JP3567869B2

JP3567869B2 - Sampling rate converter

Info

Publication number: JP3567869B2
Application number: JP2000256915A
Authority: JP
Inventors: 哲彦金秋; 則之江間
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2004-09-22
Anticipated expiration: 2020-08-28
Also published as: JP2002077063A

Description

【０００１】
【発明の属する技術分野】
本発明はデジタルオーディオ等に用いるサンプリングレートコンバータに関し、特に入力信号のサンプリングレートが出力信号のサンプリングレートと非同期である非同期型サンプリングレートコンバータに関する。
【０００２】
【従来の技術】
従来、非同期型サンプリングレートコンバータについては、例えば、アイエー出版社発行、ラジオ技術誌１９９４年５月号第１３３頁〜第１４４頁に記載されたものが知られている。非同期型サンプリングレートコンバータにおいては、入出力信号のサンプリングレート比、つまり周波数比がどうなっているかを求めることが重要で、この正確さが変換性能を決める重要なポイントとなる。この値を求めるには、計測する入力クロックは周波数が高いほど、また、計測時間が長いほど分解能が向上する。そこで、従来のサンプリングレートコンバータでは、入力信号のサンプリングレートｆｓｉｎの１２８倍のクロック信号を３２出力サンプルの周期を計測してＴ１とし、これを６４個加えた値をＴ２とする。周波数比が一定の場合はＴ１を６４倍した値とＴ２は等しくなるので、Ｔ２を周波数比として用い、周波数比が変化している場合はＴ１を６４倍した値とＴ２が一致しないため計測遅れによる誤差の少ないＴ１を周波数比として用いるものである。
【０００３】
【発明が解決しようとする課題】
しかしながら上記のような構成では、例えば、衛生放送等のように入力信号のサンプリングレートｆｓｉｎの１２８倍のクロック信号が存在しないような場合はその信号を受け側の機器で発生せねばならず、この際、クロック信号にジッタが発生することは避けられない。このジッタが故に計測値Ｔ１は計測値Ｔ２に比較して常に大きく変動し、計測値Ｔ１の６４倍は殆どの場合計測値Ｔ２と一致せず、入力信号が長期的には安定であるにもかかわらず常に精度の悪い周波数比データを用いてサンプリングレート変換（以後ｆｓ変換と称す）を行わねばならないという課題があった。
【０００４】
本発明は上記の問題点に鑑み、常に正確な周波数比を求めることができ、しかも、上記のように基準となるべきクロック信号にジッタが存在する場合においても精度の高いｆｓ変換が行なえるサンプリングレートコンバータを提供するものである。
【０００５】
【課題を解決するための手段】
この課題を解決するために本発明は、第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路（以下、ＰＬＬ回路と称す）と、逓倍信号に基づき、第１のサンプリングレートと第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、周波数比検出手段は、ステータスフラグを周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が完了フラグの状態に応じて変化するようにしたものである。
【０００６】
【発明の実施の形態】
本発明の第１の発明は、第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、前記第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路と、前記逓倍信号に基づき、前記第１のサンプリングレートと前記第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、前記ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、前記周波数比検出手段は、前記ステータスフラグを前記周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が前記完了フラグの状態に応じて変化することを特徴とするものであり、これにより完了フラグが立った直後は周波数比変動が充分に小さくなった後ｆｓ変換動作を行うため、高い周波数比精度を得ることができ、更に、ｆｓ変換動作開始後は周波数比変動幅がやや大きくなってもｆｓ変換動作が停止されることなく安定に、且つ高い周波数比精度を保ったまま動作するという作用を有する。
【０００７】
また、本発明の第２の発明は、上記第１の発明に加え、前記所定値の変化の幅が、前記完了フラグが未完了を示す場合は、完了フラグが完了を示す場合と比較して、ほぼ２分の１であることを特徴とするものであり、これにより完了フラグが立った直後の周波数比精度を高く保ちながらｆｓ変換動作開始後に入力信号のサンプリングレートが何らかの事由で変化した場合においても確実にその変化を捕捉できる、しかも変動幅の許容値を可変にしたことによる回路規模の増加を最小限に抑えるという作用を有する。
【０００８】
以下、本発明の実施の形態について図面を用いて説明する。
【０００９】
（実施の形態１）
図１は本発明の実施の形態１によるサンプリングレートコンバータの構成を示すブロック図である。
【００１０】
図１において、１は周波数比較手段であり、周波数比検出器４、遅延器５及び比較器６から成る。また、２はサンプリングレート変換器であり、第１のサンプリングレートを有する入力データを、周波数比データＪに基づき、第２のサンプリングレートを有する出力信号に変換する。３はフェーズロックループ回路である。
【００１１】
以下、本実施の形態におけるサンプリングレートコンバータの動作について、説明する。
【００１２】
ＰＬＬ回路３は、入力データのサンプリングレートｆｓｉｎを逓倍し、ｆｓｉｎの１２８倍の周波数を有するクロック信号ｆｘを発生する。逓倍動作が完了、即ちＰＬＬがロックすれば、完了フラグｆｌｏｃｋが立つ（“１”になる）。クロック信号ｆｘに基づき、周波数比検出手段１が出力信号と入力信号のサンプリングレートの比である周波数比を検出する。ここでは、周波数比検出器４によって出力信号のサンプリング周期の２０４８倍の期間内に存在するクロック信号ｆｘのパルス数を継続的に計測する。入力データのサンプリングレートｆｓｉｎが４８ｋＨｚの場合、周波数比データとしては２８５３２６〜７の値が得られる。遅延器５が前回の計測値（Ｊｚ）を保持しており、比較器６によって新たな計測値Ｊと前回の計測値Ｊｚの比較を行い、差が完了フラグｆｌｏｃｋにより定まる一定の値以内であれば入力信号のサンプリングレートが安定していると判断し、ステータスフラグＲＤＹを出力する。
【００１３】
図２は比較器６の具体的な構成を示すブロック図である。この図を説明すると、電源ＯＮ直後等のＰＬＬ回路３が動作を開始した直後や、入力データのサンプリングレートｆｓｉｎが変化した時は完了フラグｆｌｏｃｋは“０”である。今、入力データのサンプリングレートｆｓｉｎが時刻Ｔ_１でｆ_１からｆ_２に変化したとする（図３、時刻Ｔ_１）と、完了フラグｆｌｏｃｋは“０”になり、この信号がフリップフロップ２０、２４のリセット端子ＮＲに与えられているのでフリップフロップ２０、２４のＱ出力は“０”となる。ここでＰＬＬがロックし完了フラグｆｌｏｃｋが“１”になるとフリップフロップ２０、２４のリセットは解除されるが何れも“０”を保持し続ける。故にステータスフラグＲＤＹは時刻Ｔ_１で“０”になりそのまま保持される。セレクタ２１は端子Ａに与えられている６４を選択し、出力する。差検出器２２は新たな周波数比データＪと前回の周波数比データＪｚの差を求め出力する。コンパレータ２３により、セレクタ２１出力である６４と差検出器２２の出力とが比較され、新たな周波数比データＪと前回の周波数比データＪｚの差が６４以下であれば“１”を出力、フリップフロップ２４がこの値をラッチしてステータスフラグＲＤＹとして出力する（図３、時刻Ｔ_３）。
【００１４】
ここで、ＰＬＬ回路３出力について考えると、ＰＬＬ回路出力は通常ある程度のジッタを有しており、微視的に見ればクロック信号ｆｘはかなり変動している。しかし、長期的には安定していると言える。しかし、変動の具合や、周期計測を行う期間（図３、時刻Ｔ_０〜Ｔ_２）によっては計測結果の変動幅の大きい場合があり得るが、コンパレータ２３にセレクタ２１によって小さい値を選択して与えているため、計測結果の変動幅が小さかった時の値を周波数比データＪとするようになっている。
【００１５】
ステータスフラグＲＤＹが“１”になるとこの情報を受け、サンプリングレート変換部２がｆｓ変換動作を開始する。ステータスフラグＲＤＹが“１”になると、これによりフリップフロップ２０は完了フラグｆｌｏｃｋの値を取り込むため、そのＱ出力は“１”になり、セレクタ２１は１２８を選択してコンパレータ２３に与える。故に一旦ステータスフラグＲＤＹが“１”になるとコンパレータ２３は１２８と差検出器２２出力との比較を行うため、完了フラグｆｌｏｃｋが“１”になった直後と比較するとより緩やかな条件でステータスフラグＲＤＹを“１”にする。
【００１６】
ステータスフラグＲＤＹの閾値として完了フラグｆｌｏｃｋが立った直後は６４、その後はその２倍の１２８としているのは、ＰＬＬ回路３出力はジッタを有するものの長期間での安定度は高く、周期計測時に上記閾値を逸脱することはそれ程発生しないことによる。故に、６４よりも幅が広く、しかも回路構成上もコンパレータ２３に依る比較が簡単な２のべき乗である１２８としているものである。
【００１７】
このようにすることにより、クロック信号ｆｘが有するジッタによって周波数比データＪの変動がたまたま大きくなった場合においてもステータスフラグＲＤＹが“０”に落ちることはない。
【００１８】
以上述べたように本発明によるサンプリングレートコンバータはＰＬＬのようなジッタを発生する回路によるクロックを用いた場合においても高精度の周波数比データを得ることができ、しかも常に安定にｆｓ変換動作を行うことができるものである。
【００１９】
なお、以上の実施の形態においては、周波数比検出器４によるクロック信号ｆｘの計測期間を出力信号のサンプリング周期の２０４８倍の期間とし、また、コンパレータ２３による比較値を６４或いは１２８としたが、無論これに限定するものではない。
【００２０】
【発明の効果】
以上のように本発明によれば、周波数比検出手段における周波数比変動幅の許容値をＰＬＬ回路のロック完了直後と通常動作時で異ならしめるようにしたため、ＰＬＬのようなジッタを発生する回路によるクロックを用いた場合においても高精度の周波数比データを得ることができ、しかも常に安定にｆｓ変換動作を行うことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるサンプリングレートコンバータの構成を示すブロック図
【図２】同サンプリングレートコンバータにおける比較器の詳細構成を示すブロック図
【図３】同サンプリングレートコンバータにおける各部の動作を示す波形図
【符号の説明】
１周波数比検出手段
２サンプリングレート変換部
３ＰＬＬ回路
４周波数比検出器
５遅延器
６比較器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a sampling rate converter used for digital audio and the like, and more particularly, to an asynchronous sampling rate converter in which a sampling rate of an input signal is asynchronous with a sampling rate of an output signal.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as an asynchronous sampling rate converter, for example, one described in Radio Technology Magazine, May 1994, pp. 133-144, published by IAI Publishing Co., Ltd., is known. In an asynchronous sampling rate converter, it is important to determine the sampling rate ratio of input / output signals, that is, what the frequency ratio is, and this accuracy is an important point in determining the conversion performance. In order to obtain this value, the higher the frequency of the input clock to be measured and the longer the measurement time, the higher the resolution. Therefore, in the conventional sampling rate converter, a clock signal of 128 times the sampling rate fsin of the input signal is measured for a period of 32 output samples, and the result is defined as T1, and a value obtained by adding 64 to this is defined as T2. When the frequency ratio is constant, the value obtained by multiplying T1 by 64 is equal to T2, so T2 is used as the frequency ratio. When the frequency ratio is changing, the value obtained by multiplying T1 by 64 and T2 do not match, so the measurement delay Is used as the frequency ratio.
[0003]
[Problems to be solved by the invention]
However, in the above-described configuration, for example, when a clock signal having a sampling rate fsin of 128 times does not exist as in the case of satellite broadcasting or the like, the signal must be generated by a receiving device. At this time, it is inevitable that jitter occurs in the clock signal. Because of this jitter, the measured value T1 always fluctuates greatly compared to the measured value T2, and 64 times the measured value T1 does not match the measured value T2 in most cases, and the input signal is stable in the long term. Regardless, there has been a problem that sampling rate conversion (hereinafter referred to as fs conversion) must always be performed using frequency ratio data with low accuracy.
[0004]
In view of the above problems, the present invention can always obtain an accurate frequency ratio, and can perform highly accurate fs conversion even when jitter exists in a clock signal to be a reference as described above. A rate converter is provided.
[0005]
[Means for Solving the Problems]
In order to solve this problem, the present invention is a sampling rate converter for converting an input signal having a first sampling rate into an output signal having a second sampling rate, wherein the multiplied signal is obtained by multiplying the first sampling rate. And a frequency ratio data of the first sampling rate and the second sampling rate based on the multiplied signal and that the frequency ratio data is stable based on the multiplied signal. A frequency ratio detecting unit for generating a status flag, and a sampling rate conversion unit for performing a sampling rate conversion operation based on the frequency ratio data and the status flag, wherein the PLL circuit indicates that the multiplication operation has been completed. Means for generating a flag, and the frequency ratio detecting means includes a status flag. Variation width of the frequency ratio data grayed occurs by detecting that is within a predetermined value, is obtained so as to change in response to the state of the predetermined value to complete flag.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
According to a first aspect of the present invention, there is provided a sampling rate converter for converting an input signal having a first sampling rate into an output signal having a second sampling rate, wherein the multiplied signal obtained by multiplying the first sampling rate is provided. A phase lock loop circuit to be generated, and a frequency for generating frequency ratio data of the first sampling rate and the second sampling rate based on the multiplied signal and a status flag indicating that the frequency ratio data is stable. The PLL circuit includes a ratio detection unit, and a sampling rate conversion unit that performs a sampling rate conversion operation based on the frequency ratio data and the status flag, wherein the PLL circuit generates a completion flag indicating that the multiplication operation has been completed. And the frequency ratio detecting means sets the status flag to the It is generated by detecting that the fluctuation range of the wave number ratio data is within a predetermined value, and the predetermined value changes according to the state of the completion flag, whereby the completion flag is set. Immediately after that, the fs conversion operation is performed after the frequency ratio fluctuation becomes sufficiently small, so that high frequency ratio accuracy can be obtained. Further, after the fs conversion operation is started, even if the frequency ratio fluctuation width becomes slightly large, the fs conversion operation is performed. Has the effect of operating stably without stopping and maintaining high frequency ratio accuracy.
[0007]
Further, according to a second aspect of the present invention, in addition to the first aspect, the range of change of the predetermined value is smaller when the completion flag indicates incomplete than when the completion flag indicates completion. This is characterized in that the sampling rate of the input signal changes for some reason after the start of the fs conversion operation while maintaining high frequency ratio accuracy immediately after the completion flag is raised. In this case, the change can be surely captured, and the effect of minimizing an increase in the circuit scale due to the variable allowable value of the fluctuation range is provided.
[0008]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0009]
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of a sampling rate converter according to Embodiment 1 of the present invention.
[0010]
In FIG. 1, reference numeral 1 denotes frequency comparison means, which comprises a frequency ratio detector 4, a delay unit 5, and a comparator 6. Reference numeral 2 denotes a sampling rate converter, which converts input data having the first sampling rate into an output signal having the second sampling rate based on the frequency ratio data J. 3 is a phase locked loop circuit.
[0011]
Hereinafter, the operation of the sampling rate converter according to the present embodiment will be described.
[0012]
The PLL circuit 3 multiplies the sampling rate fsin of the input data and generates a clock signal fx having a frequency 128 times as high as fsin. When the multiplying operation is completed, that is, when the PLL is locked, a completion flag "flock" is set (to "1"). Based on the clock signal fx, the frequency ratio detecting means 1 detects a frequency ratio which is a ratio between a sampling rate of the output signal and a sampling rate of the input signal. Here, the frequency ratio detector 4 continuously measures the number of pulses of the clock signal fx existing within a period of 2048 times the sampling period of the output signal. When the sampling rate fsin of the input data is 48 kHz, values of 285326 to 7 are obtained as the frequency ratio data. The delay unit 5 holds the previous measurement value (Jz), the comparator 6 compares the new measurement value J with the previous measurement value Jz, and if the difference is within a certain value determined by the completion flag “flock”. For example, it determines that the sampling rate of the input signal is stable, and outputs a status flag RDY.
[0013]
FIG. 2 is a block diagram showing a specific configuration of the comparator 6. To explain this drawing, the completion flag "0" is "0" immediately after the PLL circuit 3 starts operating immediately after the power is turned on or when the sampling rate fsin of the input data changes. Now, the sampling rate fsin the input data is changed from _{f 1} at time _{T 1} to _{f 2} (Fig. 3, the time _{T 1)} and the completion flag flock becomes "0", the signal is flip-flop 20, The Q output of the flip-flops 20 and 24 becomes "0" because it is given to the reset terminal NR of 24. Here, when the PLL is locked and the completion flag “flock” becomes “1”, the reset of the flip-flops 20 and 24 is released, but both keep “0”. Therefore status flag RDY intact held to "0" at time _{T 1.} The selector 21 selects 64 given to the terminal A and outputs it. The difference detector 22 calculates and outputs the difference between the new frequency ratio data J and the previous frequency ratio data Jz. The comparator 23 compares the output 64 of the selector 21 with the output of the difference detector 22, and outputs “1” if the difference between the new frequency ratio data J and the previous frequency ratio data Jz is 64 or less, and outputs a flip-flop. The latch 24 latches this value and outputs it as a status flag RDY (FIG. 3, time T ₃ ).
[0014]
Here, considering the output of the PLL circuit 3, the output of the PLL circuit usually has a certain degree of jitter, and the clock signal fx varies considerably from a microscopic viewpoint. However, it can be said that it is stable in the long run. However, the fluctuation range of the measurement result may be large depending on the degree of the fluctuation and the period for performing the period measurement (FIG. 3, times T _{0 to} T ₂ ). Therefore, the value when the fluctuation width of the measurement result is small is set as the frequency ratio data J.
[0015]
When the status flag RDY becomes "1", this information is received, and the sampling rate converter 2 starts the fs conversion operation. When the status flag RDY becomes "1", the flip-flop 20 takes in the value of the completion flag "flock", so that the Q output thereof becomes "1", and the selector 21 selects 128 and gives it to the comparator 23. Therefore, once the status flag RDY becomes "1", the comparator 23 compares the 128 with the output of the difference detector 22, so that the status flag RDY is more gently compared with the status immediately after the completion flag "lock" becomes "1". To “1”.
[0016]
The threshold value of the status flag RDY is set to 64 immediately after the completion flag “flock” is set, and to 128 after that, which is twice the value. Deviating from the threshold value is due to the fact that it does not occur so much. Therefore, the width is wider than 64, and the circuit configuration is set to 128 which is a power of 2 which is easily compared by the comparator 23.
[0017]
By doing so, the status flag RDY does not fall to "0" even when the fluctuation of the frequency ratio data J happens to be large due to the jitter of the clock signal fx.
[0018]
As described above, the sampling rate converter according to the present invention can obtain high-accuracy frequency ratio data even when a clock generated by a circuit that generates jitter such as a PLL is used, and always performs the fs conversion operation stably. Is what you can do.
[0019]
In the above embodiment, the measurement period of the clock signal fx by the frequency ratio detector 4 is set to 2048 times the sampling period of the output signal, and the comparison value by the comparator 23 is set to 64 or 128. Of course, it is not limited to this.
[0020]
【The invention's effect】
As described above, according to the present invention, the allowable value of the frequency ratio fluctuation width in the frequency ratio detecting means is made different between immediately after the lock of the PLL circuit is completed and during normal operation. Even when a clock is used, high-accuracy frequency ratio data can be obtained, and the effect that the fs conversion operation can always be performed stably can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a sampling rate converter according to an embodiment of the present invention; FIG. 2 is a block diagram showing a detailed configuration of a comparator in the sampling rate converter; FIG. Waveform diagram showing [Description of symbols]
DESCRIPTION OF SYMBOLS 1 Frequency ratio detection means 2 Sampling rate converter 3 PLL circuit 4 Frequency ratio detector 5 Delay device 6 Comparator

Claims

第１のサンプリングレートを有する入力信号を第２のサンプリングレートを有する出力信号に変換するサンプリングレートコンバータであって、
前記第１のサンプリングレートを逓倍した逓倍信号を発生するフェーズロックループ回路（以下、ＰＬＬ回路と称す）と、
前記逓倍信号に基づき、前記第１のサンプリングレートと前記第２のサンプリングレートの周波数比データ及び該周波数比データが安定していることを示すステータスフラグを発生する周波数比検出手段と、
該周波数比データとステータスフラグに基づきサンプリングレート変換動作を実施するサンプリングレート変換部とを備え、
前記ＰＬＬ回路は、逓倍操作が完了していることを示す完了フラグを発生する手段を有し、
前記周波数比検出手段は、前記ステータスフラグを前記周波数比データの変動幅が所定値以内であることを検出して発生し、該所定値が前記完了フラグの状態に応じて変化することを特徴とするサンプリングレートコンバータ。A sampling rate converter for converting an input signal having a first sampling rate to an output signal having a second sampling rate,
A phase locked loop circuit (hereinafter, referred to as a PLL circuit) that generates a multiplied signal obtained by multiplying the first sampling rate;
Frequency ratio detecting means for generating, based on the multiplied signal, frequency ratio data of the first sampling rate and the second sampling rate and a status flag indicating that the frequency ratio data is stable;
A sampling rate conversion unit that performs a sampling rate conversion operation based on the frequency ratio data and the status flag,
The PLL circuit has means for generating a completion flag indicating that the multiplication operation has been completed,
The frequency ratio detecting means generates the status flag by detecting that the fluctuation range of the frequency ratio data is within a predetermined value, and the predetermined value changes according to a state of the completion flag. Sampling rate converter.

前記所定値の変化の幅が、前記完了フラグが未完了を示す場合は、完了フラグが完了を示す場合と比較して、ほぼ２分の１であることを特徴とする請求項１記載のサンプリングレートコンバータ。2. The sampling method according to claim 1, wherein a width of the change of the predetermined value is approximately one-half when the completion flag indicates incomplete, as compared with when the completion flag indicates completion. Rate converter.