JP3566620B2

JP3566620B2 - LCD display drive circuit

Info

Publication number: JP3566620B2
Application number: JP2000089288A
Authority: JP
Inventors: 晃久工藤; 喜代志日高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-28
Filing date: 2000-03-28
Publication date: 2004-09-15
Anticipated expiration: 2020-03-28
Also published as: JP2001282188A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数のコモン電極及びセグメント電極を有する液晶表示パネルのコモン電極を駆動する液晶表示駆動回路に係り、特に液晶表示パネルの表示領域の一部領域でのみ表示を行うパーシャル表示機能を有する液晶表示駆動回路に関する。
【０００２】
【従来の技術】
通常、液晶表示装置では、図１のブロック図に示すように、液晶表示パネル１１のコモン電極（ＣＯＭ）がコモンドライバー１２により駆動され、セグメント電極（ＳＥＧ）がセグメントドライバー１３により駆動される。
【０００３】
また、最近の液晶表示装置では、特定の使用状況に応じて表示領域の一部領域のみを表示することにより低消費電力化を達成するパーシャル表示機能というものがある。このパーシャル表示機能とは、セグメント電極の数が例えばＸ、コモン電極の数が例えばＹの液晶表示パネルにおいて、コモン電極ＣＯＭｊ〜ＣＯＭＪ＋α（ただし、ｊはエリアスタートライン、αはエリアサイズ）の範囲のみ表示を行い、それ以外の領域は非表示となる機能である。パーシャル表示時には、図示しないデータバスに機能コマンドが入力され、パーシャルスタートラインとパーシャルエリアサイズとが設定される。
【０００４】
図２は、パーシャル表示機能に対応していない一般的なコモンドライバーの回路構成を示している。このコモンドライバーにはそれぞれ信号保持回路からなる複数のコモン電極駆動回路１４が設けられている。これら複数の各コモン電極駆動回路１４は、入力ノードｉに供給される前段のコモン電極駆動回路１４からの出力をクロック信号に同期して保持し、出力ノードｃｏから対応するコモン電極ＣＯＭにコモン駆動信号として出力すると共に出力ノードｏから次段のコモン電極駆動回路１４に出力する如く多段接続されて全体でシフトレジスタ回路を構成している。
【０００５】
そして、初段のコモン電極駆動回路１４に入力信号Ｅｉｎが供給されることにより、この信号が複数のコモン電極駆動回路１４によって順次シフトされ、各コモン電極駆動回路１４で保持された信号に応じて複数のコモン電極ＣＯＭ１…ＣＯＭ３…ＣＯＭｋ，ＣＯＭｋ＋１，…ＣＯＭｘが順次駆動される。なお、最終段のコモン電極駆動回路１４の出力ノードｏからの信号Ｅｏｕｔは、液晶表示パネルを複数個用いてより大きな画面で表示を行う場合に、別の液晶表示パネルのコモン電極を駆動するコモンドライバーに対して入力信号Ｅｉｎとして供給される。
【０００６】
ところで、図２に示したようなコモンドライバーは、そのままではパーシャル表示を行うことができない。そこで、従来では、パーシャルエリアのスタートラインとエリアエンドラインに該当するコモン電極駆動回路１４内に制御回路を追加することによってパーシャル表示機能に対応させている。
【０００７】
【発明が解決しようとする課題】
しかし、従来のようにパーシャルエリアのスタートラインとエリアエンドラインに該当する両方のコモン電極駆動回路１４に制御回路を追加するものでは、パーシャルエリアのスタートラインとエリアサイズが可変であると、それに伴って追加する回路量及び配線量が増加するので、チップ・トータルの回路が大規模になるという不都合がある。
【０００８】
この発明は上記のような事情を考慮してなされたものであり、その目的は、パーシャルエリアのスタートラインとエリアサイズが可変であっても、回路量がそれ程増加せず、従って従来よりもチップ・トータルの回路規模を小さくすることができる液晶表示駆動回路を提供することである。
【０００９】
【課題を解決するための手段】
この発明の液晶表示駆動回路は、複数のコモン電極及びセグメント電極を有する液晶表示パネルのコモン電極を駆動する液晶表示駆動回路であって、前記複数のコモン電極に対応して設けられ、前段からの出力信号を同期信号に同期して保持する信号保持回路をそれぞれ有し、保持した信号を対応するコモン電極にコモン駆動信号として出力すると共に後段に出力する如く多段接続されて全体でシフトレジスタ回路を構成する複数のコモン電極駆動回路を備え、前記複数のコモン電極駆動回路のうち初段及び所定の段数置き毎の特定のコモン電極駆動回路のそれぞれには表示エリアスタートラインを設定する制御回路が上記信号保持回路の前段に付加されており、上記制御回路は、上記液晶表示パネルの表示範囲に応じて周期が変化する入力信号が共通に入力される第１の入力ノードと、表示を開始するコモン電極駆動回路では第１のレベルにされ、それ以外のコモン電極駆動回路では第２のレベルにされる表示開始制御信号が入力される第２の入力ノードと、初段のコモン電極駆動回路では接地電位に対応したレベルの信号が入力され、それ以外のコモン電極駆動回路では前段のコモン電極駆動回路からの出力信号が入力される第３のノードと、上記第１の入力ノードに入力される上記入力信号が供給されるインバータ回路と、上記インバータ回路からの出力信号が入力され、上記第２の入力ノードに入力される上記表示開始制御信号が第１のレベルのときに動作して上記インバータ回路からの出力信号を反転して上記信号保持回路に供給する第１のクロックドインバータ回路と、上記インバータ回路の出力信号及び上記第３のノードに入力される信号が供給されるＮＡＮＤ回路と、上記ＮＡＮＤ回路からの出力信号が入力され、上記第２の入力ノードに入力される上記表示開始制御信号が第２のレベルのときに動作して上記ＮＡＮＤ回路からの出力信号を反転して上記信号保持回路に供給する第２のクロックドインバータ回路とを有することを特徴する。
【００１０】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００１１】
図３は、この発明における前記図１中のコモンドライバー１２の構成を示している。このコモンドライバーにはそれぞれ信号保持回路を有する複数のコモン電極駆動回路２１−１〜２１−ｘが設けられており、これら複数のコモン電極駆動回路２１−１〜２１−ｘは前段の出力ノードｏを後段の入力ノードｉに接続する如く多段接続され、全体でシフトレジスタ回路を構成している。なお、初段のコモン電極駆動回路２１−１の入力ノードｉは接地電位に接続されており、この入力ノードｉには接地電位に対応した“Ｌ”レベルが常時入力されている。
【００１２】
また、上記複数のコモン電極駆動回路２１−１〜２１−ｘのうち初段のコモン電極駆動回路２１−１及び所定の段数置き（本例ではｋ−１段置き）毎の特定のコモン電極駆動回路２１−ｋ，…のそれぞれには、エリアスタートラインを設定するための制御回路が信号保持回路の他に追加されている。なお、これら特定のコモン電極駆動回路２１−１，２１−ｋ，…には先の入力ノードｉの他に入力ノードｃ及びｃｋとが設けられており、入力ノードｃには入力信号Ｅｉｎが供給され、入力ノードｃｋには複数の表示開始制御信号ＡＲ１…ＡＲｍのうち対応する信号が供給される。
【００１３】
図４は、エリアスタートラインを設定するための制御回路が追加された特定のコモン電極駆動回路２１−１，２１−ｋ，…の詳細な回路構成を示している。
【００１４】
入力ノードｉから入力される“Ｌ”レベルの信号もしくは前段のコモン電極駆動回路からの出力信号はＮＡＮＤ回路２２に供給される。また、入力ノードｃからの入力信号Ｅｉｎはインバータ回路２３によって反転される。このインバータ回路２３の出力信号ｃ１は上記ＮＡＮＤ回路２２及びクロックドインバータ回路２４に供給される。また、上記ＮＡＮＤ回路２２の出力信号ノードｃ２はクロックドインバータ回路２５に供給される。上記両クロックドインバータ回路２４、２５には、入力ノードｃｋから入力される表示開始制御信号ＡＲ１…ＡＲｍ及びその信号をインバータ回路２６で反転した信号からなる相補な制御信号ｃｋ，ｂｃｋが供給され、これら制御信号ｃｋ，ｂｃｋによって両クロックドインバータ回路２４、２５の動作が制御される。
【００１５】
また、上記両クロックドインバータ回路２４、２５の出力ノードは共通に接続されており、この共通接続ノードの信号ｃ３が信号保持回路２７に入力される。この信号保持回路２７はクロック信号ＣＬＫの例えば立ち上がりに同期して入力信号ｃ３を保持し、保持した信号を出力ノードｃｏを介して対応するコモン電極に出力すると共に出力ノードｏから次段のコモン電極駆動回路に出力する。
【００１６】
なお、上記特定のコモン電極駆動回路２１−１，２１−ｋ，…以外のコモン電極駆動回路、例えば２段目や３段目のコモン電極駆動回路２１−２，２１−３等では上記信号保持回路２７のみが設けられており、これら各信号保持回路２７の入力ノードが先の入力ノードｉに対応している。
【００１７】
次に上記構成でなる回路の動作を説明する。
【００１８】
まず、パーシャル表示機能を使用しない、すなわち全表示時の動作について、図５のタイミングチャートを参照して説明する。
【００１９】
全表示時には、表示開始制御信号ＡＲ１のみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにする。表示開始制御信号ＡＲ１が“Ｈ”レベルなので、初段のコモン電極駆動回路２１−１内では制御信号ｃｋが“Ｈ”レベル、ｂｃｋが“Ｌ”レベルとなり、クロックドインバータ回路２４がオンし、クロックドインバータ回路２５はオフする。このとき、入力ノードｃから入力信号Ｅｉｎの“Ｈ”レベルのパルス信号が入力されると、インバータ回路２３及びクロックドインバータ回路２４で順次反転され、信号保持回路２７に入力される。そして、信号ｃ３がクロック信号ＣＫＬの立ち上がりに同期して信号保持回路２７で保持され、対応するコモン電極ＣＯＭ１に出力されると共に出力ノードｏを介して次段のコモン電極駆動回路２１−２に出力される。
【００２０】
次段以降の特定のコモン電極駆動回路ではない各コモン電極駆動回路２１−２，…では、クロック信号ＣＫＬの立ち上がりに同期して入力ノードｉの信号が信号保持回路２７で保持され、対応するコモン電極に出力されると共に出力ノードｏを介して次段のコモン電極駆動回路へ出力される。
【００２１】
一方、初段以外の特定のコモン電極駆動回路２１−ｋ，…内では、表示開始制御信号ＡＲ２…ＡＲｍが“Ｌ”レベルなので、制御信号ｃｋが“Ｌ”レベル、ｂｃｋが“Ｈ”レベルとなり、クロックドインバータ回路２５がオンし、クロックドインバータ回路２４がオフする。このとき、入力ノードｃから入力される入力信号Ｅｉｎが“Ｌ”レベルであれば、インバータ回路２３の出力信号ｃ１が“Ｈ”レベルとなり、この期間に前段からの信号がＮＡＮＤ回路２２及びクロックドインバータ回路２５で順次反転され、信号保持回路２７に入力される。
【００２２】
従って、初段のコモン電極駆動回路２１−１から入力された入力信号Ｅｉｎの“Ｈ”レベルのパルス信号は、全てのコモン電極駆動回路２１−１〜２１−ｘによって構成されるシフトレジスタ回路によって順次シフトされ、これによりコモン電極ＣＯＭ１〜ＣＯＭｘは、図５に示すように、位相が順次シフトした駆動信号により順次駆動され、全てのコモン電極ＣＯＭ１〜ＣＯＭｘの範囲で表示が行われる。
【００２３】
そして、全てのコモン電極ＣＯＭ１〜ＣＯＭｘが駆動された後に入力信号Ｅｉｎが再び“Ｈ”レベルに立ち上がると、再度、シフトレジスタ回路によって“Ｈ”レベルの信号がシフトされ、再度表示が行われる。以下、このような動作が繰り返し行われる。
【００２４】
このように、表示開始制御信号ＡＲ１のみを“Ｈ”レベルにし、それ以外の表示開始制御信号を全て“Ｌ”レベルにすることによって全表示を行うことができる。
【００２５】
次に、パーシャル表示時の動作を説明する。ここで、例えば、エリアスタートラインがコモン電極ＣＯＭｋであるとすると、表示開始制御信号ＡＲｍのみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにする。
【００２６】
初段のコモン電極駆動回路２１−１についてみると、表示開始制御信号ＡＲ１が“Ｌ”レベルなので、制御信号ｃｋが“Ｌ”レベル、ｂｃｋが“Ｈ”レベルとなり、クロックドインバータ回路２５がオンし、クロックドインバータ回路２４がオフする。このとき、その入力ノードｉには“Ｌ”レベルの信号が供給されているので、ＮＡＮＤ回路２２の出力信号ｃ２は常時“Ｈ”レベルとなり、クロックドインバータ回路２５の出力信号ｃ２は常時“Ｌ”レベルとなる。
【００２７】
従って、コモン電極ＣＯＭｋに対応したコモン電極駆動回路２１−ｋよりも前段の各コモン電極駆動回路では“Ｌ”レベルの信号が順次シフトされ、コモン電極ＣＯＭ１〜ＣＯＭ（ｋ−１）は、図６に示すように“Ｌ”レベルのままであり、これらのコモン電極ＣＯＭ１〜ＣＯＭ（ｋ−１）では表示が行われない。
【００２８】
一方、コモン電極ＣＯＭｋに対応したコモン電極駆動回路２１−ｋでは、表示開始制御信号ＡＲｍが“Ｈ”レベルなので、制御信号ｃｋが“Ｈ”レベル、ｂｃｋが“Ｌ”レベルとなり、クロックドインバータ回路２４がオンし、クロックドインバータ回路２５はオフする。
【００２９】
この場合、入力ノードｃから入力信号Ｅｉｎの“Ｈ”レベルのパルス信号が入力されると、インバータ回路２３及びクロックドインバータ回路２４で順次反転されて信号保持回路２７に入力される。そして、信号ｃ３がクロック信号ＣＬＫの立ち上がりに同期して信号保持回路２７で保持され、対応するコモン電極ＣＯＭｋに出力されると共に出力ノードｏを介して次段のコモン電極駆動回路２１−（ｋ＋１）に出力される。
【００３０】
（ｋ＋１）段以降の特定のコモン電極駆動回路ではない各コモン電極駆動回路２１−（ｋ＋１），…では、クロック信号ＣＫＬの立ち上がりに同期して入力ノードｉの“Ｈ”レベルの信号が信号保持回路２７で保持され、対応するコモン電極に出力されると共に出力ノードｏを介して次段のコモン電極駆動回路へ出力される。従って、コモン電極ＣＯＭｋ以降のコモン電極は“Ｈ”レベルの駆動信号によって順次駆動される。
【００３１】
一方、（ｋ＋１）段よりも後段の特定のコモン電極駆動回路２１−（ｋ＋ｎ＋１）内では、表示開始制御信号が“Ｌ”レベルなので、制御信号ｃｋが“Ｌ”レベル、ｂｃｋが“Ｈ”レベルとなり、クロックドインバータ回路２５がオンし、クロックドインバータ回路２４がオフする。
【００３２】
この場合、図７のタイミングチャートに示すように、前段のコモン電極駆動回路からシフトされてきた入力ノードｉの信号と入力ノードｃから入力される信号ＥｉｎとがＮＡＮＤ回路２２によって論理がとられ、両信号が共に“Ｈ”レベルのときにその出力信号ｃ２が“Ｌ”レベル、クロックドインバータ回路２５の出力信号ｃ３は“Ｈ”レベルになる。
【００３３】
ここで、入力信号Ｅｉｎと、シフトされた入力ノードｉの信号とはクロックパルスＣＬＫの半パルス分位相がずれており、信号保持回路２７はクロックパルスＣＬＫの立ち上がりに同期して入力信号を保持するので、前段からの保持信号はクロックパルスＣＬＫの立ち上がりに対してわずかに遅延している。従って、このコモン電極駆動回路２１−（ｋ＋ｎ＋１）内の信号保持回路２７では“Ｌ”レベルの信号が保持され、このコモン電極駆動回路２１−（ｋ＋ｎ＋１）以降のコモン電極駆動回路からは“Ｌ”レベルの信号が各コモン電極に出力される。
【００３４】
すなわち、この場合にはコモン電極ＣＯＭｋがエリアスタートライン、コモン電極ＣＯＭ（ｋ＋ｎ）がエリアエンドラインとなってコモン電極ＣＯＭｋからコモン電極ＣＯＭ（ｋ＋ｎ）のｎラインの範囲でパーシャル表示が行われる。
【００３５】
エリアサイズについては、上記ｎラインモード時において、入力信号Ｅｉｎが図６に示すようにｎライン毎に“Ｈ”レベルのパルス信号が１パルス出力されることを利用し、エリアエンドラインを指定する信号は必要としない。
【００３６】
次に、コモン電極の数Ｙが例えば３２の液晶表示パネルを駆動するための液晶表示駆動回路の具体例について説明する。なお、セグメント電極の数Ｘは任意（ｉ）とする。
【００３７】
パーシャル表示の機能として、液晶表示パネルの表示エリアを、図８に示すようにコモン電極ＣＯＭ１〜ＣＯＭ８、ＣＯＭ９〜ＣＯＭ１６、ＣＯＭ１７〜ＣＯＭ２４、ＣＯＭ２５〜ＣＯＭ３２のように８ライン毎に分け、またエリアサイズは８ライン、１６ライン、２４ラインの各モードで設定できるとする。
【００３８】
このような条件のパーシャル表示機能を持つコモンドライバーの具体的な回路構成を図９に示す。ここで、コモン電極ＣＯＭ１〜ＣＯＭ８はコモン電極駆動回路２１−１〜２１−８によって、コモン電極ＣＯＭ９〜ＣＯＭ１６はコモン電極駆動回路２１−９〜２１−１６によって、コモン電極ＣＯＭ１７〜ＣＯＭ２４はコモン電極駆動回路２１−１７〜２１−２４によって、コモン電極ＣＯＭ２５〜ＣＯＭ３２はコモン電極駆動回路２１−２５〜２１−３２によってそれぞれ駆動される。また、各８ラインの先頭のコモン電極ＣＯＭ１、ＣＯＭ９、ＣＯＭ１７、ＣＯＭ２５に対応したコモン電極駆動回路２１−１、２１−９、２１−１７、２１−２５は、それぞれ図４に示すように構成されている。
【００３９】
図１０は、図９に示すコモンドライバーにおいて全表示を行う場合のタイミングチャートである。この場合、表示開始制御信号ＡＲ１のみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにする。ＡＲ１が“Ｈ”レベルなので、先に図４を用いて説明したように、コモン電極駆動回路２１−１で入力信号Ｅｉｎが選択され、この入力信号Ｅｉｎの“Ｈ”レベルのパルス信号が内部の信号保持回路２７（図４に図示）で保持される。また、コモン電極駆動回路２１−１で保持された信号はコモン電極駆動回路２１−２以降のコモン電極駆動回路で順次シフトされる。
【００４０】
また、コモン電極駆動回路２１−９、２１−１７、２１−２５では、表示開始制御信号ＡＲ２、ＡＲ３、ＡＲ４が全て“Ｌ”レベルなので、先に図４を用いて説明したように、前段のコモン電極駆動回路からの出力信号が選択され、各前段のコモン電極駆動回路からの出力信号の“Ｈ”レベルのパルス信号が内部の信号保持回路２７（図４に図示）で保持される。
【００４１】
従って、図９の回路は全体で３２段のシフトレジスタ回路を構成し、入力信号Ｅｉｎがこれら３２段のシフトレジスタ回路で順次シフトされることにより、３２個のコモン電極の全てが順次駆動され、全表示が行われる。
【００４２】
図１１は、図９に示すコモンドライバーにおいて、エリアスタートラインがＣＯＭ１、エリアサイズが８ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号ＡＲ１のみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにし、入力信号Ｅｉｎの周期は全表示の場合の１／４に設定する。
【００４３】
この場合には、図１１に示すようにコモン電極ＣＯＭ１から駆動が開始され、コモン電極ＣＯＭ８まで駆動された後は非表示状となる。
【００４４】
図１２は、図９に示すコモンドライバーにおいて、エリアスタートラインがＣＯＭ９、エリアサイズが８ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号ＡＲ２のみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにし、入力信号Ｅｉｎの周期は図１１の場合と同様に全表示の場合の１／４に設定する。
【００４５】
この場合には、図１２に示すようにコモン電極ＣＯＭ１〜ＣＯＭ８は非表示状となり、コモン電極ＣＯＭ９から駆動が開始され、コモン電極ＣＯＭ１６まで駆動された後は再び非表示状態となる。
【００４６】
図１３は、図９に示すコモンドライバーにおいて、エリアスタートラインがＣＯＭ９、エリアサイズが１６ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号ＡＲ２のみを“Ｈ”レベルにし、それ以外の表示開始制御信号は全て“Ｌ”レベルにし、入力信号Ｅｉｎの周期は全表示の場合の１／２に設定する。
【００４７】
この場合には、図１３に示すようにコモン電極ＣＯＭ１〜ＣＯＭ８は非表示状となり、コモン電極ＣＯＭ９から駆動が開始され、コモン電極ＣＯＭ２４まで駆動された後は再び非表示状態となる。
【００４８】
このように上記実施の形態によるコモンドライバーでは、パーシャルエリアのスタートラインとエリアエンドラインの両方を変更することができ、しかもパーシャルエリアのスタートラインに該当するコモン電極駆動回路のみに制御回路を追加すればよいため、従来のようにパーシャルエリアのスタートラインとエリアエンドラインの両方に対応したコモン電極駆動回路に制御回路を追加する場合に比べて追加する回路を少なくすることができ、チップ・トータルの回路規模を従来よりも小さくすることができる。
【００４９】
【発明の効果】
以上説明したようにこの発明によれば、パーシャルエリアのスタートラインとエリアサイズが可変であっても、回路量がそれ程増加せず、従って従来よりもチップ・トータルの回路規模を小さくすることができる液晶表示駆動回路を提供することができる。
【図面の簡単な説明】
【図１】液晶表示装置のブロック図。
【図２】パーシャル表示機能に対応していない一般的なコモンドライバーの構成を示す回路図。
【図３】この発明の一実施の形態に係るコモンドライバーの構成を示す回路図。
【図４】図３中の一部のコモン電極駆動回路の詳細な構成を示す回路図。
【図５】図３のコモンドライバーにおける全表示時の動作の一例を示すタイミングチャート。
【図６】図３のコモンドライバーにおけるパーシャル表示時の動作の一例を示すタイミングチャート。
【図７】図４の回路の動作の一例を示すタイミングチャート。
【図８】液晶表示パネルの表示エリアの一例を示す図。
【図９】図９の表示エリアに対応したコモンドライバーの構成を示す図。
【図１０】図９のコモンドライバーにおいて全表示を行う場合のタイミングチャート。
【図１１】図９のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【図１２】図９のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【図１３】図９のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【符号の説明】
１１…液晶表示パネル、
１２…コモンドライバー
１３…セグメントドライバー、
２１−１〜２１−ｘ…コモン電極駆動回路、
２２…ＮＡＮＤ回路、
２３、２６…インバータ回路、
２４、２５…クロックドインバータ回路、
２７…信号保持回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display driving circuit that drives a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes, and particularly has a partial display function of performing display only in a part of a display area of the liquid crystal display panel. The present invention relates to a liquid crystal display drive circuit.
[0002]
[Prior art]
Usually, in the liquid crystal display device, as shown in the block diagram of FIG. 1, a common electrode (COM) of a liquid crystal display panel 11 is driven by a common driver 12 and a segment electrode (SEG) is driven by a segment driver 13.
[0003]
In recent liquid crystal display devices, there is a partial display function that achieves low power consumption by displaying only a part of a display region according to a specific use situation. This partial display function means that in a liquid crystal display panel in which the number of segment electrodes is X and the number of common electrodes is Y, for example, only the range of common electrodes COMj to COMJ + α (where j is an area start line and α is an area size) This is a function of performing display and hiding other areas. At the time of partial display, a function command is input to a data bus (not shown), and a partial start line and a partial area size are set.
[0004]
FIG. 2 shows a circuit configuration of a general common driver that does not support the partial display function. The common driver is provided with a plurality of common electrode drive circuits 14 each including a signal holding circuit. Each of the plurality of common electrode driving circuits 14 holds the output from the preceding common electrode driving circuit 14 supplied to the input node i in synchronization with the clock signal, and performs common driving from the output node co to the corresponding common electrode COM. It is connected in multiple stages so as to output as a signal and output from the output node o to the next stage common electrode drive circuit 14, so that a shift register circuit is constituted as a whole.
[0005]
When the input signal Ein is supplied to the first-stage common electrode driving circuit 14, the signal is sequentially shifted by the plurality of common electrode driving circuits 14, and a plurality of signals are shifted in accordance with the signals held by each common electrode driving circuit 14. COM3, COMk, COMk + 1,... COMx are sequentially driven. Note that the signal Eout from the output node o of the common electrode drive circuit 14 at the final stage is a common signal for driving a common electrode of another liquid crystal display panel when displaying on a larger screen using a plurality of liquid crystal display panels. It is supplied to the driver as an input signal Ein.
[0006]
By the way, the common driver as shown in FIG. 2 cannot perform partial display as it is. Therefore, conventionally, a control circuit is added to the common electrode drive circuit 14 corresponding to the start line and the area end line of the partial area to support the partial display function.
[0007]
[Problems to be solved by the invention]
However, in the case where a control circuit is added to both the common electrode drive circuit 14 corresponding to the start line and the area end line of the partial area as in the related art, if the start line and the area size of the partial area are variable, However, since the amount of added circuits and the amount of wiring increases, there is a disadvantage that the total circuit of the chip becomes large.
[0008]
The present invention has been made in consideration of the above-described circumstances, and has as its object the circuit amount does not increase so much even if the start line and the area size of the partial area are variable, so that the chip amount is smaller than that of the related art. -To provide a liquid crystal display drive circuit capable of reducing the total circuit scale.
[0009]
[Means for Solving the Problems]
A liquid crystal display driving circuit of the present invention is a liquid crystal display driving circuit for driving a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes, provided in correspondence with the plurality of common electrodes, and provided from a preceding stage. Each has a signal holding circuit that holds the output signal in synchronization with the synchronization signal, and outputs the held signal as a common drive signal to a corresponding common electrode and is connected in multiple stages so as to be output to a subsequent stage. A control circuit for setting a display area start line is provided for each of a first common electrode driving circuit and a specific common electrode driving circuit for every predetermined number of stages of the plurality of common electrode driving circuits. The control circuit is provided before the holding circuit, and the control circuit has an input whose period changes according to the display range of the liquid crystal display panel. A first input node to which a signal is commonly input and a display start control signal which is set to a first level in a common electrode drive circuit which starts display and which is set to a second level in other common electrode drive circuits. A signal having a level corresponding to the ground potential is input to the second input node to be input and the first-stage common electrode drive circuit, and an output signal from the previous-stage common electrode drive circuit is input to the other common electrode drive circuits. A third node, an inverter circuit to which the input signal inputted to the first input node is supplied, and an output signal from the inverter circuit inputted to the second input node. A first clocked inverter circuit that operates when the display start control signal is at the first level, inverts an output signal from the inverter circuit, and supplies the inverted signal to the signal holding circuit; A NAND circuit to which an output signal of the inverter circuit and a signal input to the third node are supplied, and an output signal from the NAND circuit to be input and the display start control to be input to the second input node A second clocked inverter circuit that operates when the signal is at the second level, inverts the output signal from the NAND circuit, and supplies the inverted signal to the signal holding circuit .
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0011]
FIG. 3 shows the configuration of the common driver 12 in FIG. 1 according to the present invention. The common driver is provided with a plurality of common electrode driving circuits 21-1 to 21-x each having a signal holding circuit, and the plurality of common electrode driving circuits 21-1 to 21-x are connected to an output node o of a preceding stage. Are connected in multiple stages so as to be connected to the input node i at the subsequent stage, and a shift register circuit is constituted as a whole. Note that the input node i of the first stage common electrode drive circuit 21-1 is connected to the ground potential, and the "L" level corresponding to the ground potential is always input to this input node i.
[0012]
Further, among the plurality of common electrode drive circuits 21-1 to 21-x, the first-stage common electrode drive circuit 21-1 and a specific common electrode drive circuit for every predetermined number of stages (in this example, every k-1 stages) A control circuit for setting an area start line is added to each of 21-k,... In addition to the signal holding circuit. Are provided with input nodes c and ck in addition to the input node i, and the input signal Ein is supplied to the input node c. ARm are supplied to the input node ck.
[0013]
FIG. 4 shows a detailed circuit configuration of specific common electrode drive circuits 21-1, 21-k,... To which a control circuit for setting an area start line is added.
[0014]
The “L” level signal input from the input node i or the output signal from the preceding common electrode drive circuit is supplied to the NAND circuit 22. The input signal Ein from the input node c is inverted by the inverter circuit 23. The output signal c1 of the inverter circuit 23 is supplied to the NAND circuit 22 and the clocked inverter circuit 24. The output signal node c2 of the NAND circuit 22 is supplied to the clocked inverter circuit 25. ARm input from the input node ck and complementary control signals ck and bck composed of signals obtained by inverting the signals by the inverter circuit 26 are supplied to the clocked inverter circuits 24 and 25. The operation of both clocked inverter circuits 24 and 25 is controlled by these control signals ck and bck.
[0015]
The output nodes of the clocked inverter circuits 24 and 25 are commonly connected, and the signal c3 of the common connection node is input to the signal holding circuit 27. The signal holding circuit 27 holds the input signal c3 in synchronization with, for example, the rising edge of the clock signal CLK, outputs the held signal to the corresponding common electrode via the output node co, and outputs the signal from the output node o to the next common electrode. Output to the drive circuit.
[0016]
In the common electrode drive circuits other than the specific common electrode drive circuits 21-1, 21-k,..., For example, the second and third-stage common electrode drive circuits 21-2, 21-3, etc. Only the circuit 27 is provided, and the input node of each of the signal holding circuits 27 corresponds to the previous input node i.
[0017]
Next, the operation of the circuit having the above configuration will be described.
[0018]
First, the operation when the partial display function is not used, that is, the operation at the time of full display will be described with reference to the timing chart of FIG.
[0019]
At the time of full display, only the display start control signal AR1 is set to “H” level, and all other display start control signals are set to “L” level. Since the display start control signal AR1 is at "H" level, the control signal ck is at "H" level and bck is at "L" level in the first stage common electrode drive circuit 21-1, the clocked inverter circuit 24 is turned on, and the clock signal is turned on. The inverter circuit 25 is turned off. At this time, when an “H” level pulse signal of the input signal Ein is input from the input node c, it is sequentially inverted by the inverter circuit 23 and the clocked inverter circuit 24 and input to the signal holding circuit 27. Then, the signal c3 is held in the signal holding circuit 27 in synchronization with the rise of the clock signal CKL, is output to the corresponding common electrode COM1, and is output to the next common electrode drive circuit 21-2 via the output node o. Is done.
[0020]
In each of the common electrode drive circuits 21-2,... Which are not the specific common electrode drive circuits in the subsequent stages, the signal of the input node i is held by the signal holding circuit 27 in synchronization with the rise of the clock signal CKL, and The signal is output to the electrode and output to the next common electrode drive circuit via the output node o.
[0021]
On the other hand, in the specific common electrode drive circuits 21-k,... Other than the first stage, since the display start control signals AR2... ARm are at "L" level, the control signal ck is at "L" level and bck is at "H" level. The clocked inverter circuit 25 turns on and the clocked inverter circuit 24 turns off. At this time, if the input signal Ein input from the input node c is at the "L" level, the output signal c1 of the inverter circuit 23 is at the "H" level, and during this period, the signal from the preceding stage is supplied to the NAND circuit 22 and the clocked signal. The signals are sequentially inverted by the inverter circuit 25 and input to the signal holding circuit 27.
[0022]
Accordingly, the "H" level pulse signal of the input signal Ein input from the first-stage common electrode drive circuit 21-1 is sequentially output by the shift register circuit composed of all the common electrode drive circuits 21-1 to 21-x. As a result, the common electrodes COM1 to COMx are sequentially driven by the drive signals whose phases are sequentially shifted as shown in FIG. 5, and display is performed in the range of all the common electrodes COM1 to COMx.
[0023]
Then, when the input signal Ein rises to the “H” level again after all the common electrodes COM1 to COMx are driven, the “H” level signal is again shifted by the shift register circuit, and the display is performed again. Hereinafter, such an operation is repeatedly performed.
[0024]
As described above, by setting only the display start control signal AR1 to the “H” level and setting all other display start control signals to the “L” level, the entire display can be performed.
[0025]
Next, the operation at the time of partial display will be described. Here, for example, if the area start line is the common electrode COMk, only the display start control signal ARm is set to “H” level, and all other display start control signals are set to “L” level.
[0026]
Regarding the first stage common electrode drive circuit 21-1, since the display start control signal AR1 is at "L" level, the control signal ck is at "L" level and bck is at "H" level, and the clocked inverter circuit 25 is turned on. , The clocked inverter circuit 24 turns off. At this time, since the signal at the "L" level is supplied to the input node i, the output signal c2 of the NAND circuit 22 is always at the "H" level, and the output signal c2 of the clocked inverter circuit 25 is always at the "L" level. "Level.
[0027]
Therefore, in each of the common electrode drive circuits preceding the common electrode drive circuit 21-k corresponding to the common electrode COMk, the "L" level signal is sequentially shifted, and the common electrodes COM1 to COM (k-1) are shown in FIG. As shown in (1), the signal remains at the "L" level, and no display is performed on these common electrodes COM1 to COM (k-1).
[0028]
On the other hand, in the common electrode drive circuit 21-k corresponding to the common electrode COMk, since the display start control signal ARm is at the "H" level, the control signal ck is at the "H" level, bck is at the "L" level, and the clocked inverter circuit 24 turns on and the clocked inverter circuit 25 turns off.
[0029]
In this case, when an “H” level pulse signal of the input signal Ein is input from the input node c, the input signal Ein is sequentially inverted by the inverter circuit 23 and the clocked inverter circuit 24 and input to the signal holding circuit 27. Then, the signal c3 is held in the signal holding circuit 27 in synchronization with the rise of the clock signal CLK, is output to the corresponding common electrode COMk, and is output via the output node o to the next-stage common electrode drive circuit 21- (k + 1). Is output to
[0030]
In each of the common electrode driving circuits 21- (k + 1),... Which are not the specific common electrode driving circuit after the (k + 1) stage, the signal of the “H” level of the input node i is held in synchronization with the rise of the clock signal CKL. The signal is held by the circuit 27, output to the corresponding common electrode, and output to the next common electrode drive circuit via the output node o. Therefore, the common electrodes subsequent to the common electrode COMk are sequentially driven by the “H” level drive signal.
[0031]
On the other hand, in the specific common electrode drive circuit 21- (k + n + 1) subsequent to the (k + 1) stage, since the display start control signal is at the “L” level, the control signal ck is at the “L” level and bck is at the “H” level. Thus, the clocked inverter circuit 25 turns on and the clocked inverter circuit 24 turns off.
[0032]
In this case, as shown in the timing chart of FIG. 7, the signal of the input node i shifted from the common electrode driving circuit of the preceding stage and the signal Ein input from the input node c are logically taken by the NAND circuit 22, When both signals are at "H" level, the output signal c2 is at "L" level, and the output signal c3 of the clocked inverter circuit 25 is at "H" level.
[0033]
Here, the input signal Ein and the shifted signal at the input node i are out of phase by a half pulse of the clock pulse CLK, and the signal holding circuit 27 holds the input signal in synchronization with the rise of the clock pulse CLK. Therefore, the hold signal from the preceding stage is slightly delayed with respect to the rise of the clock pulse CLK. Therefore, the signal holding circuit 27 in the common electrode driving circuit 21- (k + n + 1) holds the signal at the "L" level, and the common electrode driving circuits 21- (k + n + 1) and subsequent common electrode driving circuits hold the signal at the "L" level. A level signal is output to each common electrode.
[0034]
That is, in this case, the common electrode COMk serves as an area start line and the common electrode COM (k + n) serves as an area end line, and partial display is performed in a range from the common electrode COMk to n lines of the common electrode COM (k + n).
[0035]
As for the area size, in the above-mentioned n-line mode, an area end line is specified by utilizing the fact that one pulse signal of "H" level is output for every n lines as shown in FIG. No signal is required.
[0036]
Next, a specific example of a liquid crystal display driving circuit for driving a liquid crystal display panel in which the number of common electrodes Y is, for example, 32 will be described. The number X of the segment electrodes is arbitrary (i).
[0037]
As a function of the partial display, the display area of the liquid crystal display panel is divided into eight lines such as common electrodes COM1 to COM8, COM9 to COM16, COM17 to COM24, and COM25 to COM32 as shown in FIG. It is assumed that the setting can be made in each mode of 8, 16 and 24 lines.
[0038]
FIG. 9 shows a specific circuit configuration of a common driver having a partial display function under such conditions. Here, the common electrodes COM1 to COM8 are driven by common electrode driving circuits 21-1 to 21-8, the common electrodes COM9 to COM16 are driven by common electrode driving circuits 21-9 to 21-16, and the common electrodes COM17 to COM24 are driven by common electrode. The common electrodes COM25 to COM32 are driven by the common electrode driving circuits 21-25 to 21-32 by the circuits 21-17 to 21-24, respectively. The common electrode driving circuits 21-1, 21-9, 21-17, 21-25 corresponding to the first common electrodes COM1, COM9, COM17, COM25 of each of the eight lines are configured as shown in FIG. ing.
[0039]
FIG. 10 is a timing chart in the case where full display is performed in the common driver shown in FIG. In this case, only the display start control signal AR1 is set to “H” level, and all other display start control signals are set to “L” level. Since AR1 is at the "H" level, the input signal Ein is selected by the common electrode driving circuit 21-1 as described above with reference to FIG. 4, and the "H" level pulse signal of the input signal Ein is internally stored. The signal is held by the signal holding circuit 27 (shown in FIG. 4). The signals held by the common electrode drive circuit 21-1 are sequentially shifted by the common electrode drive circuits 21-2 and subsequent common electrode drive circuits.
[0040]
In the common electrode drive circuits 21-9, 21-17, and 21-25, the display start control signals AR2, AR3, and AR4 are all at the “L” level, and therefore, as described above with reference to FIG. An output signal from the common electrode drive circuit is selected, and an “H” level pulse signal of the output signal from each preceding stage common electrode drive circuit is held by an internal signal holding circuit 27 (shown in FIG. 4).
[0041]
Therefore, the circuit of FIG. 9 forms a 32 stage shift register circuit as a whole, and the input signal Ein is sequentially shifted by these 32 stage shift register circuits, whereby all 32 common electrodes are sequentially driven, All display is performed.
[0042]
FIG. 11 is a timing chart when the common driver shown in FIG. 9 performs partial display in which the area start line is COM1 and the area size is 8 lines. In this case, only the display start control signal AR1 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is set to １／ of the case of full display.
[0043]
In this case, driving is started from the common electrode COM1 as shown in FIG. 11, and after driving to the common electrode COM8, the display is in a non-display state.
[0044]
FIG. 12 is a timing chart when the common driver shown in FIG. 9 performs partial display in which the area start line is COM9 and the area size is 8 lines. In this case, only the display start control signal AR2 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is 1 in the case of full display as in the case of FIG. Set to / 4.
[0045]
In this case, as shown in FIG. 12, the common electrodes COM1 to COM8 are in the non-display state, the driving is started from the common electrode COM9, and after the common electrode COM16 is driven, the display is in the non-display state again.
[0046]
FIG. 13 is a timing chart in the case where the common driver shown in FIG. 9 performs partial display in which the area start line is COM9 and the area size is 16 lines. In this case, only the display start control signal AR2 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is set to の of the case of full display.
[0047]
In this case, as shown in FIG. 13, the common electrodes COM1 to COM8 are in a non-display state, the driving is started from the common electrode COM9, and after the common electrode COM24 is driven, the non-display state is set again.
[0048]
As described above, in the common driver according to the above-described embodiment, both the start line and the area end line of the partial area can be changed, and a control circuit can be added only to the common electrode drive circuit corresponding to the start line of the partial area. Therefore, the number of circuits to be added can be reduced as compared with the case where a control circuit is added to the common electrode drive circuit corresponding to both the start line and the area end line of the partial area as in the related art, and the chip total can be reduced. The circuit scale can be made smaller than before.
[0049]
【The invention's effect】
As described above, according to the present invention, even if the start line and the area size of the partial area are variable, the circuit amount does not increase so much, and therefore, the circuit scale of the chip as a whole can be made smaller than in the past. A liquid crystal display driving circuit can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram of a liquid crystal display device.
FIG. 2 is a circuit diagram showing a configuration of a general common driver that does not support a partial display function.
FIG. 3 is a circuit diagram showing a configuration of a common driver according to one embodiment of the present invention.
FIG. 4 is a circuit diagram showing a detailed configuration of a part of the common electrode driving circuit in FIG. 3;
5 is a timing chart showing an example of an operation at the time of full display in the common driver of FIG. 3;
6 is a timing chart showing an example of an operation at the time of partial display in the common driver of FIG. 3;
FIG. 7 is a timing chart showing an example of the operation of the circuit in FIG. 4;
FIG. 8 illustrates an example of a display area of a liquid crystal display panel.
9 is a diagram showing a configuration of a common driver corresponding to the display area of FIG.
FIG. 10 is a timing chart in the case of performing full display in the common driver of FIG. 9;
FIG. 11 is a timing chart in a case where partial display is performed in the common driver of FIG. 9;
FIG. 12 is a timing chart when a partial display is performed in the common driver of FIG. 9;
FIG. 13 is a timing chart in a case where partial display is performed in the common driver of FIG. 9;
[Explanation of symbols]
11 ... Liquid crystal display panel,
12: Common driver 13: Segment driver,
21-1 to 21-x ... common electrode drive circuit,
22 ... NAND circuit,
23, 26 ... inverter circuit,
24, 25 ... clocked inverter circuit,
27 ... Signal holding circuit.

Claims

複数のコモン電極及びセグメント電極を有する液晶表示パネルのコモン電極を駆動する液晶表示駆動回路であって、
前記複数のコモン電極に対応して設けられ、前段からの出力信号を同期信号に同期して保持する信号保持回路をそれぞれ有し、保持した信号を対応するコモン電極にコモン駆動信号として出力すると共に後段に出力する如く多段接続されて全体でシフトレジスタ回路を構成する複数のコモン電極駆動回路を備え、
前記複数のコモン電極駆動回路のうち初段及び所定の段数置き毎の特定のコモン電極駆動回路のそれぞれには表示エリアスタートラインを設定する制御回路が上記信号保持回路の前段に付加されており、
上記制御回路は、
上記液晶表示パネルの表示範囲に応じて周期が変化する入力信号が共通に入力される第１の入力ノードと、
表示を開始するコモン電極駆動回路では第１のレベルにされ、それ以外のコモン電極駆動回路では第２のレベルにされる表示開始制御信号が入力される第２の入力ノードと、
初段のコモン電極駆動回路では接地電位に対応したレベルの信号が入力され、それ以外のコモン電極駆動回路では前段のコモン電極駆動回路からの出力信号が入力される第３のノードと、
上記第１の入力ノードに入力される上記入力信号が供給されるインバータ回路と、
上記インバータ回路からの出力信号が入力され、上記第２の入力ノードに入力される上記表示開始制御信号が第１のレベルのときに動作して上記インバータ回路からの出力信号を反転して上記信号保持回路に供給する第１のクロックドインバータ回路と、
上記インバータ回路の出力信号及び上記第３のノードに入力される信号が供給されるＮＡＮＤ回路と、
上記ＮＡＮＤ回路からの出力信号が入力され、上記第２の入力ノードに入力される上記表示開始制御信号が第２のレベルのときに動作して上記ＮＡＮＤ回路からの出力信号を反転して上記信号保持回路に供給する第２のクロックドインバータ回路とを有することを特徴する液晶表示駆動回路。A liquid crystal display driving circuit for driving a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes,
A plurality of signal holding circuits are provided corresponding to the plurality of common electrodes and hold output signals from a previous stage in synchronization with a synchronization signal, and output the held signals to the corresponding common electrodes as common drive signals. A plurality of common electrode drive circuits that are connected in multiple stages so as to output to the subsequent stage and that constitute a shift register circuit as a whole,
A control circuit for setting a display area start line is added to a preceding stage of the signal holding circuit for each of the first common electrode driving circuit and the specific common electrode driving circuit for every predetermined number of stages of the plurality of common electrode driving circuits ,
The control circuit includes:
A first input node to which an input signal whose cycle changes according to a display range of the liquid crystal display panel is commonly input;
A second input node to which a display start control signal that is set to a first level in a common electrode drive circuit that starts display and is set to a second level in other common electrode drive circuits is input;
A third node to which a signal at a level corresponding to the ground potential is input in the first-stage common electrode drive circuit, and an output signal from the previous-stage common electrode drive circuit is input to the other common electrode drive circuits;
An inverter circuit supplied with the input signal input to the first input node;
An output signal from the inverter circuit is input, and operates when the display start control signal input to the second input node is at a first level to invert an output signal from the inverter circuit and output the signal. A first clocked inverter circuit that supplies the holding circuit;
A NAND circuit to which an output signal of the inverter circuit and a signal input to the third node are supplied;
When the output signal from the NAND circuit is input and the display start control signal input to the second input node is at a second level, it operates to invert the output signal from the NAND circuit and output the signal. And a second clocked inverter circuit for supplying to the holding circuit .