JP3566620B2 - LCD display drive circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、複数のコモン電極及びセグメント電極を有する液晶表示パネルのコモン電極を駆動する液晶表示駆動回路に係り、特に液晶表示パネルの表示領域の一部領域でのみ表示を行うパーシャル表示機能を有する液晶表示駆動回路に関する。
【0002】
【従来の技術】
通常、液晶表示装置では、図1のブロック図に示すように、液晶表示パネル11のコモン電極(COM)がコモンドライバー12により駆動され、セグメント電極(SEG)がセグメントドライバー13により駆動される。
【0003】
また、最近の液晶表示装置では、特定の使用状況に応じて表示領域の一部領域のみを表示することにより低消費電力化を達成するパーシャル表示機能というものがある。このパーシャル表示機能とは、セグメント電極の数が例えばX、コモン電極の数が例えばYの液晶表示パネルにおいて、コモン電極COMj〜COMJ+α(ただし、jはエリアスタートライン、αはエリアサイズ)の範囲のみ表示を行い、それ以外の領域は非表示となる機能である。パーシャル表示時には、図示しないデータバスに機能コマンドが入力され、パーシャルスタートラインとパーシャルエリアサイズとが設定される。
【0004】
図2は、パーシャル表示機能に対応していない一般的なコモンドライバーの回路構成を示している。このコモンドライバーにはそれぞれ信号保持回路からなる複数のコモン電極駆動回路14が設けられている。これら複数の各コモン電極駆動回路14は、入力ノードiに供給される前段のコモン電極駆動回路14からの出力をクロック信号に同期して保持し、出力ノードcoから対応するコモン電極COMにコモン駆動信号として出力すると共に出力ノードoから次段のコモン電極駆動回路14に出力する如く多段接続されて全体でシフトレジスタ回路を構成している。
【0005】
そして、初段のコモン電極駆動回路14に入力信号Einが供給されることにより、この信号が複数のコモン電極駆動回路14によって順次シフトされ、各コモン電極駆動回路14で保持された信号に応じて複数のコモン電極COM1…COM3…COMk,COMk+1,…COMxが順次駆動される。なお、最終段のコモン電極駆動回路14の出力ノードoからの信号Eoutは、液晶表示パネルを複数個用いてより大きな画面で表示を行う場合に、別の液晶表示パネルのコモン電極を駆動するコモンドライバーに対して入力信号Einとして供給される。
【0006】
ところで、図2に示したようなコモンドライバーは、そのままではパーシャル表示を行うことができない。そこで、従来では、パーシャルエリアのスタートラインとエリアエンドラインに該当するコモン電極駆動回路14内に制御回路を追加することによってパーシャル表示機能に対応させている。
【0007】
【発明が解決しようとする課題】
しかし、従来のようにパーシャルエリアのスタートラインとエリアエンドラインに該当する両方のコモン電極駆動回路14に制御回路を追加するものでは、パーシャルエリアのスタートラインとエリアサイズが可変であると、それに伴って追加する回路量及び配線量が増加するので、チップ・トータルの回路が大規模になるという不都合がある。
【0008】
この発明は上記のような事情を考慮してなされたものであり、その目的は、パーシャルエリアのスタートラインとエリアサイズが可変であっても、回路量がそれ程増加せず、従って従来よりもチップ・トータルの回路規模を小さくすることができる液晶表示駆動回路を提供することである。
【0009】
【課題を解決するための手段】
この発明の液晶表示駆動回路は、複数のコモン電極及びセグメント電極を有する液晶表示パネルのコモン電極を駆動する液晶表示駆動回路であって、前記複数のコモン電極に対応して設けられ、前段からの出力信号を同期信号に同期して保持する信号保持回路をそれぞれ有し、保持した信号を対応するコモン電極にコモン駆動信号として出力すると共に後段に出力する如く多段接続されて全体でシフトレジスタ回路を構成する複数のコモン電極駆動回路を備え、前記複数のコモン電極駆動回路のうち初段及び所定の段数置き毎の特定のコモン電極駆動回路のそれぞれには表示エリアスタートラインを設定する制御回路が上記信号保持回路の前段に付加されており、上記制御回路は、上記液晶表示パネルの表示範囲に応じて周期が変化する入力信号が共通に入力される第1の入力ノードと、表示を開始するコモン電極駆動回路では第1のレベルにされ、それ以外のコモン電極駆動回路では第2のレベルにされる表示開始制御信号が入力される第2の入力ノードと、初段のコモン電極駆動回路では接地電位に対応したレベルの信号が入力され、それ以外のコモン電極駆動回路では前段のコモン電極駆動回路からの出力信号が入力される第3のノードと、上記第1の入力ノードに入力される上記入力信号が供給されるインバータ回路と、上記インバータ回路からの出力信号が入力され、上記第2の入力ノードに入力される上記表示開始制御信号が第1のレベルのときに動作して上記インバータ回路からの出力信号を反転して上記信号保持回路に供給する第1のクロックドインバータ回路と、上記インバータ回路の出力信号及び上記第3のノードに入力される信号が供給されるNAND回路と、上記NAND回路からの出力信号が入力され、上記第2の入力ノードに入力される上記表示開始制御信号が第2のレベルのときに動作して上記NAND回路からの出力信号を反転して上記信号保持回路に供給する第2のクロックドインバータ回路とを有することを特徴する。
【0010】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【0011】
図3は、この発明における前記図1中のコモンドライバー12の構成を示している。このコモンドライバーにはそれぞれ信号保持回路を有する複数のコモン電極駆動回路21−1〜21−xが設けられており、これら複数のコモン電極駆動回路21−1〜21−xは前段の出力ノードoを後段の入力ノードiに接続する如く多段接続され、全体でシフトレジスタ回路を構成している。なお、初段のコモン電極駆動回路21−1の入力ノードiは接地電位に接続されており、この入力ノードiには接地電位に対応した“L”レベルが常時入力されている。
【0012】
また、上記複数のコモン電極駆動回路21−1〜21−xのうち初段のコモン電極駆動回路21−1及び所定の段数置き(本例ではk−1段置き)毎の特定のコモン電極駆動回路21−k,…のそれぞれには、エリアスタートラインを設定するための制御回路が信号保持回路の他に追加されている。なお、これら特定のコモン電極駆動回路21−1,21−k,…には先の入力ノードiの他に入力ノードc及びckとが設けられており、入力ノードcには入力信号Einが供給され、入力ノードckには複数の表示開始制御信号AR1…ARmのうち対応する信号が供給される。
【0013】
図4は、エリアスタートラインを設定するための制御回路が追加された特定のコモン電極駆動回路21−1,21−k,…の詳細な回路構成を示している。
【0014】
入力ノードiから入力される“L”レベルの信号もしくは前段のコモン電極駆動回路からの出力信号はNAND回路22に供給される。また、入力ノードcからの入力信号Einはインバータ回路23によって反転される。このインバータ回路23の出力信号c1は上記NAND回路22及びクロックドインバータ回路24に供給される。また、上記NAND回路22の出力信号ノードc2はクロックドインバータ回路25に供給される。上記両クロックドインバータ回路24、25には、入力ノードckから入力される表示開始制御信号AR1…ARm及びその信号をインバータ回路26で反転した信号からなる相補な制御信号ck,bckが供給され、これら制御信号ck,bckによって両クロックドインバータ回路24、25の動作が制御される。
【0015】
また、上記両クロックドインバータ回路24、25の出力ノードは共通に接続されており、この共通接続ノードの信号c3が信号保持回路27に入力される。この信号保持回路27はクロック信号CLKの例えば立ち上がりに同期して入力信号c3を保持し、保持した信号を出力ノードcoを介して対応するコモン電極に出力すると共に出力ノードoから次段のコモン電極駆動回路に出力する。
【0016】
なお、上記特定のコモン電極駆動回路21−1,21−k,…以外のコモン電極駆動回路、例えば2段目や3段目のコモン電極駆動回路21−2,21−3等では上記信号保持回路27のみが設けられており、これら各信号保持回路27の入力ノードが先の入力ノードiに対応している。
【0017】
次に上記構成でなる回路の動作を説明する。
【0018】
まず、パーシャル表示機能を使用しない、すなわち全表示時の動作について、図5のタイミングチャートを参照して説明する。
【0019】
全表示時には、表示開始制御信号AR1のみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにする。表示開始制御信号AR1が“H”レベルなので、初段のコモン電極駆動回路21−1内では制御信号ckが“H”レベル、bckが“L”レベルとなり、クロックドインバータ回路24がオンし、クロックドインバータ回路25はオフする。このとき、入力ノードcから入力信号Einの“H”レベルのパルス信号が入力されると、インバータ回路23及びクロックドインバータ回路24で順次反転され、信号保持回路27に入力される。そして、信号c3がクロック信号CKLの立ち上がりに同期して信号保持回路27で保持され、対応するコモン電極COM1に出力されると共に出力ノードoを介して次段のコモン電極駆動回路21−2に出力される。
【0020】
次段以降の特定のコモン電極駆動回路ではない各コモン電極駆動回路21−2,…では、クロック信号CKLの立ち上がりに同期して入力ノードiの信号が信号保持回路27で保持され、対応するコモン電極に出力されると共に出力ノードoを介して次段のコモン電極駆動回路へ出力される。
【0021】
一方、初段以外の特定のコモン電極駆動回路21−k,…内では、表示開始制御信号AR2…ARmが“L”レベルなので、制御信号ckが“L”レベル、bckが“H”レベルとなり、クロックドインバータ回路25がオンし、クロックドインバータ回路24がオフする。このとき、入力ノードcから入力される入力信号Einが“L”レベルであれば、インバータ回路23の出力信号c1が“H”レベルとなり、この期間に前段からの信号がNAND回路22及びクロックドインバータ回路25で順次反転され、信号保持回路27に入力される。
【0022】
従って、初段のコモン電極駆動回路21−1から入力された入力信号Einの“H”レベルのパルス信号は、全てのコモン電極駆動回路21−1〜21−xによって構成されるシフトレジスタ回路によって順次シフトされ、これによりコモン電極COM1〜COMxは、図5に示すように、位相が順次シフトした駆動信号により順次駆動され、全てのコモン電極COM1〜COMxの範囲で表示が行われる。
【0023】
そして、全てのコモン電極COM1〜COMxが駆動された後に入力信号Einが再び“H”レベルに立ち上がると、再度、シフトレジスタ回路によって“H”レベルの信号がシフトされ、再度表示が行われる。以下、このような動作が繰り返し行われる。
【0024】
このように、表示開始制御信号AR1のみを“H”レベルにし、それ以外の表示開始制御信号を全て“L”レベルにすることによって全表示を行うことができる。
【0025】
次に、パーシャル表示時の動作を説明する。ここで、例えば、エリアスタートラインがコモン電極COMkであるとすると、表示開始制御信号ARmのみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにする。
【0026】
初段のコモン電極駆動回路21−1についてみると、表示開始制御信号AR1が“L”レベルなので、制御信号ckが“L”レベル、bckが“H”レベルとなり、クロックドインバータ回路25がオンし、クロックドインバータ回路24がオフする。このとき、その入力ノードiには“L”レベルの信号が供給されているので、NAND回路22の出力信号c2は常時“H”レベルとなり、クロックドインバータ回路25の出力信号c2は常時“L”レベルとなる。
【0027】
従って、コモン電極COMkに対応したコモン電極駆動回路21−kよりも前段の各コモン電極駆動回路では“L”レベルの信号が順次シフトされ、コモン電極COM1〜COM(k−1)は、図6に示すように“L”レベルのままであり、これらのコモン電極COM1〜COM(k−1)では表示が行われない。
【0028】
一方、コモン電極COMkに対応したコモン電極駆動回路21−kでは、表示開始制御信号ARmが“H”レベルなので、制御信号ckが“H”レベル、bckが“L”レベルとなり、クロックドインバータ回路24がオンし、クロックドインバータ回路25はオフする。
【0029】
この場合、入力ノードcから入力信号Einの“H”レベルのパルス信号が入力されると、インバータ回路23及びクロックドインバータ回路24で順次反転されて信号保持回路27に入力される。そして、信号c3がクロック信号CLKの立ち上がりに同期して信号保持回路27で保持され、対応するコモン電極COMkに出力されると共に出力ノードoを介して次段のコモン電極駆動回路21−(k+1)に出力される。
【0030】
(k+1)段以降の特定のコモン電極駆動回路ではない各コモン電極駆動回路21−(k+1),…では、クロック信号CKLの立ち上がりに同期して入力ノードiの“H”レベルの信号が信号保持回路27で保持され、対応するコモン電極に出力されると共に出力ノードoを介して次段のコモン電極駆動回路へ出力される。従って、コモン電極COMk以降のコモン電極は“H”レベルの駆動信号によって順次駆動される。
【0031】
一方、(k+1)段よりも後段の特定のコモン電極駆動回路21−(k+n+1)内では、表示開始制御信号が“L”レベルなので、制御信号ckが“L”レベル、bckが“H”レベルとなり、クロックドインバータ回路25がオンし、クロックドインバータ回路24がオフする。
【0032】
この場合、図7のタイミングチャートに示すように、前段のコモン電極駆動回路からシフトされてきた入力ノードiの信号と入力ノードcから入力される信号EinとがNAND回路22によって論理がとられ、両信号が共に“H”レベルのときにその出力信号c2が“L”レベル、クロックドインバータ回路25の出力信号c3は“H”レベルになる。
【0033】
ここで、入力信号Einと、シフトされた入力ノードiの信号とはクロックパルスCLKの半パルス分位相がずれており、信号保持回路27はクロックパルスCLKの立ち上がりに同期して入力信号を保持するので、前段からの保持信号はクロックパルスCLKの立ち上がりに対してわずかに遅延している。従って、このコモン電極駆動回路21−(k+n+1)内の信号保持回路27では“L”レベルの信号が保持され、このコモン電極駆動回路21−(k+n+1)以降のコモン電極駆動回路からは“L”レベルの信号が各コモン電極に出力される。
【0034】
すなわち、この場合にはコモン電極COMkがエリアスタートライン、コモン電極COM(k+n)がエリアエンドラインとなってコモン電極COMkからコモン電極COM(k+n)のnラインの範囲でパーシャル表示が行われる。
【0035】
エリアサイズについては、上記nラインモード時において、入力信号Einが図6に示すようにnライン毎に“H”レベルのパルス信号が1パルス出力されることを利用し、エリアエンドラインを指定する信号は必要としない。
【0036】
次に、コモン電極の数Yが例えば32の液晶表示パネルを駆動するための液晶表示駆動回路の具体例について説明する。なお、セグメント電極の数Xは任意(i)とする。
【0037】
パーシャル表示の機能として、液晶表示パネルの表示エリアを、図8に示すようにコモン電極COM1〜COM8、COM9〜COM16、COM17〜COM24、COM25〜COM32のように8ライン毎に分け、またエリアサイズは8ライン、16ライン、24ラインの各モードで設定できるとする。
【0038】
このような条件のパーシャル表示機能を持つコモンドライバーの具体的な回路構成を図9に示す。ここで、コモン電極COM1〜COM8はコモン電極駆動回路21−1〜21−8によって、コモン電極COM9〜COM16はコモン電極駆動回路21−9〜21−16によって、コモン電極COM17〜COM24はコモン電極駆動回路21−17〜21−24によって、コモン電極COM25〜COM32はコモン電極駆動回路21−25〜21−32によってそれぞれ駆動される。また、各8ラインの先頭のコモン電極COM1、COM9、COM17、COM25に対応したコモン電極駆動回路21−1、21−9、21−17、21−25は、それぞれ図4に示すように構成されている。
【0039】
図10は、図9に示すコモンドライバーにおいて全表示を行う場合のタイミングチャートである。この場合、表示開始制御信号AR1のみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにする。AR1が“H”レベルなので、先に図4を用いて説明したように、コモン電極駆動回路21−1で入力信号Einが選択され、この入力信号Einの“H”レベルのパルス信号が内部の信号保持回路27(図4に図示)で保持される。また、コモン電極駆動回路21−1で保持された信号はコモン電極駆動回路21−2以降のコモン電極駆動回路で順次シフトされる。
【0040】
また、コモン電極駆動回路21−9、21−17、21−25では、表示開始制御信号AR2、AR3、AR4が全て“L”レベルなので、先に図4を用いて説明したように、前段のコモン電極駆動回路からの出力信号が選択され、各前段のコモン電極駆動回路からの出力信号の“H”レベルのパルス信号が内部の信号保持回路27(図4に図示)で保持される。
【0041】
従って、図9の回路は全体で32段のシフトレジスタ回路を構成し、入力信号Einがこれら32段のシフトレジスタ回路で順次シフトされることにより、32個のコモン電極の全てが順次駆動され、全表示が行われる。
【0042】
図11は、図9に示すコモンドライバーにおいて、エリアスタートラインがCOM1、エリアサイズが8ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号AR1のみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにし、入力信号Einの周期は全表示の場合の1/4に設定する。
【0043】
この場合には、図11に示すようにコモン電極COM1から駆動が開始され、コモン電極COM8まで駆動された後は非表示状となる。
【0044】
図12は、図9に示すコモンドライバーにおいて、エリアスタートラインがCOM9、エリアサイズが8ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号AR2のみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにし、入力信号Einの周期は図11の場合と同様に全表示の場合の1/4に設定する。
【0045】
この場合には、図12に示すようにコモン電極COM1〜COM8は非表示状となり、コモン電極COM9から駆動が開始され、コモン電極COM16まで駆動された後は再び非表示状態となる。
【0046】
図13は、図9に示すコモンドライバーにおいて、エリアスタートラインがCOM9、エリアサイズが16ラインのパーシャル表示を行う場合のタイミングチャートである。この場合、表示開始制御信号AR2のみを“H”レベルにし、それ以外の表示開始制御信号は全て“L”レベルにし、入力信号Einの周期は全表示の場合の1/2に設定する。
【0047】
この場合には、図13に示すようにコモン電極COM1〜COM8は非表示状となり、コモン電極COM9から駆動が開始され、コモン電極COM24まで駆動された後は再び非表示状態となる。
【0048】
このように上記実施の形態によるコモンドライバーでは、パーシャルエリアのスタートラインとエリアエンドラインの両方を変更することができ、しかもパーシャルエリアのスタートラインに該当するコモン電極駆動回路のみに制御回路を追加すればよいため、従来のようにパーシャルエリアのスタートラインとエリアエンドラインの両方に対応したコモン電極駆動回路に制御回路を追加する場合に比べて追加する回路を少なくすることができ、チップ・トータルの回路規模を従来よりも小さくすることができる。
【0049】
【発明の効果】
以上説明したようにこの発明によれば、パーシャルエリアのスタートラインとエリアサイズが可変であっても、回路量がそれ程増加せず、従って従来よりもチップ・トータルの回路規模を小さくすることができる液晶表示駆動回路を提供することができる。
【図面の簡単な説明】
【図1】液晶表示装置のブロック図。
【図2】パーシャル表示機能に対応していない一般的なコモンドライバーの構成を示す回路図。
【図3】この発明の一実施の形態に係るコモンドライバーの構成を示す回路図。
【図4】図3中の一部のコモン電極駆動回路の詳細な構成を示す回路図。
【図5】図3のコモンドライバーにおける全表示時の動作の一例を示すタイミングチャート。
【図6】図3のコモンドライバーにおけるパーシャル表示時の動作の一例を示すタイミングチャート。
【図7】図4の回路の動作の一例を示すタイミングチャート。
【図8】液晶表示パネルの表示エリアの一例を示す図。
【図9】図9の表示エリアに対応したコモンドライバーの構成を示す図。
【図10】図9のコモンドライバーにおいて全表示を行う場合のタイミングチャート。
【図11】図9のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【図12】図9のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【図13】図9のコモンドライバーにおいてパーシャル表示を行う場合のタイミングチャート。
【符号の説明】
11…液晶表示パネル、
12…コモンドライバー
13…セグメントドライバー、
21−1〜21−x…コモン電極駆動回路、
22…NAND回路、
23、26…インバータ回路、
24、25…クロックドインバータ回路、
27…信号保持回路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display driving circuit that drives a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes, and particularly has a partial display function of performing display only in a part of a display area of the liquid crystal display panel. The present invention relates to a liquid crystal display drive circuit.
[0002]
[Prior art]
Usually, in the liquid crystal display device, as shown in the block diagram of FIG. 1, a common electrode (COM) of a liquid
[0003]
In recent liquid crystal display devices, there is a partial display function that achieves low power consumption by displaying only a part of a display region according to a specific use situation. This partial display function means that in a liquid crystal display panel in which the number of segment electrodes is X and the number of common electrodes is Y, for example, only the range of common electrodes COMj to COMJ + α (where j is an area start line and α is an area size) This is a function of performing display and hiding other areas. At the time of partial display, a function command is input to a data bus (not shown), and a partial start line and a partial area size are set.
[0004]
FIG. 2 shows a circuit configuration of a general common driver that does not support the partial display function. The common driver is provided with a plurality of common
[0005]
When the input signal Ein is supplied to the first-stage common
[0006]
By the way, the common driver as shown in FIG. 2 cannot perform partial display as it is. Therefore, conventionally, a control circuit is added to the common
[0007]
[Problems to be solved by the invention]
However, in the case where a control circuit is added to both the common
[0008]
The present invention has been made in consideration of the above-described circumstances, and has as its object the circuit amount does not increase so much even if the start line and the area size of the partial area are variable, so that the chip amount is smaller than that of the related art. -To provide a liquid crystal display drive circuit capable of reducing the total circuit scale.
[0009]
[Means for Solving the Problems]
A liquid crystal display driving circuit of the present invention is a liquid crystal display driving circuit for driving a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes, provided in correspondence with the plurality of common electrodes, and provided from a preceding stage. Each has a signal holding circuit that holds the output signal in synchronization with the synchronization signal, and outputs the held signal as a common drive signal to a corresponding common electrode and is connected in multiple stages so as to be output to a subsequent stage. A control circuit for setting a display area start line is provided for each of a first common electrode driving circuit and a specific common electrode driving circuit for every predetermined number of stages of the plurality of common electrode driving circuits. The control circuit is provided before the holding circuit, and the control circuit has an input whose period changes according to the display range of the liquid crystal display panel. A first input node to which a signal is commonly input and a display start control signal which is set to a first level in a common electrode drive circuit which starts display and which is set to a second level in other common electrode drive circuits. A signal having a level corresponding to the ground potential is input to the second input node to be input and the first-stage common electrode drive circuit, and an output signal from the previous-stage common electrode drive circuit is input to the other common electrode drive circuits. A third node, an inverter circuit to which the input signal inputted to the first input node is supplied, and an output signal from the inverter circuit inputted to the second input node. A first clocked inverter circuit that operates when the display start control signal is at the first level, inverts an output signal from the inverter circuit, and supplies the inverted signal to the signal holding circuit; A NAND circuit to which an output signal of the inverter circuit and a signal input to the third node are supplied, and an output signal from the NAND circuit to be input and the display start control to be input to the second input node A second clocked inverter circuit that operates when the signal is at the second level, inverts the output signal from the NAND circuit, and supplies the inverted signal to the signal holding circuit .
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0011]
FIG. 3 shows the configuration of the
[0012]
Further, among the plurality of common electrode drive circuits 21-1 to 21-x, the first-stage common electrode drive circuit 21-1 and a specific common electrode drive circuit for every predetermined number of stages (in this example, every k-1 stages) A control circuit for setting an area start line is added to each of 21-k,... In addition to the signal holding circuit. Are provided with input nodes c and ck in addition to the input node i, and the input signal Ein is supplied to the input node c. ARm are supplied to the input node ck.
[0013]
FIG. 4 shows a detailed circuit configuration of specific common electrode drive circuits 21-1, 21-k,... To which a control circuit for setting an area start line is added.
[0014]
The “L” level signal input from the input node i or the output signal from the preceding common electrode drive circuit is supplied to the
[0015]
The output nodes of the clocked
[0016]
In the common electrode drive circuits other than the specific common electrode drive circuits 21-1, 21-k,..., For example, the second and third-stage common electrode drive circuits 21-2, 21-3, etc. Only the
[0017]
Next, the operation of the circuit having the above configuration will be described.
[0018]
First, the operation when the partial display function is not used, that is, the operation at the time of full display will be described with reference to the timing chart of FIG.
[0019]
At the time of full display, only the display start control signal AR1 is set to “H” level, and all other display start control signals are set to “L” level. Since the display start control signal AR1 is at "H" level, the control signal ck is at "H" level and bck is at "L" level in the first stage common electrode drive circuit 21-1, the clocked
[0020]
In each of the common electrode drive circuits 21-2,... Which are not the specific common electrode drive circuits in the subsequent stages, the signal of the input node i is held by the
[0021]
On the other hand, in the specific common electrode drive circuits 21-k,... Other than the first stage, since the display start control signals AR2... ARm are at "L" level, the control signal ck is at "L" level and bck is at "H" level. The clocked
[0022]
Accordingly, the "H" level pulse signal of the input signal Ein input from the first-stage common electrode drive circuit 21-1 is sequentially output by the shift register circuit composed of all the common electrode drive circuits 21-1 to 21-x. As a result, the common electrodes COM1 to COMx are sequentially driven by the drive signals whose phases are sequentially shifted as shown in FIG. 5, and display is performed in the range of all the common electrodes COM1 to COMx.
[0023]
Then, when the input signal Ein rises to the “H” level again after all the common electrodes COM1 to COMx are driven, the “H” level signal is again shifted by the shift register circuit, and the display is performed again. Hereinafter, such an operation is repeatedly performed.
[0024]
As described above, by setting only the display start control signal AR1 to the “H” level and setting all other display start control signals to the “L” level, the entire display can be performed.
[0025]
Next, the operation at the time of partial display will be described. Here, for example, if the area start line is the common electrode COMk, only the display start control signal ARm is set to “H” level, and all other display start control signals are set to “L” level.
[0026]
Regarding the first stage common electrode drive circuit 21-1, since the display start control signal AR1 is at "L" level, the control signal ck is at "L" level and bck is at "H" level, and the clocked
[0027]
Therefore, in each of the common electrode drive circuits preceding the common electrode drive circuit 21-k corresponding to the common electrode COMk, the "L" level signal is sequentially shifted, and the common electrodes COM1 to COM (k-1) are shown in FIG. As shown in (1), the signal remains at the "L" level, and no display is performed on these common electrodes COM1 to COM (k-1).
[0028]
On the other hand, in the common electrode drive circuit 21-k corresponding to the common electrode COMk, since the display start control signal ARm is at the "H" level, the control signal ck is at the "H" level, bck is at the "L" level, and the clocked
[0029]
In this case, when an “H” level pulse signal of the input signal Ein is input from the input node c, the input signal Ein is sequentially inverted by the
[0030]
In each of the common electrode driving circuits 21- (k + 1),... Which are not the specific common electrode driving circuit after the (k + 1) stage, the signal of the “H” level of the input node i is held in synchronization with the rise of the clock signal CKL. The signal is held by the
[0031]
On the other hand, in the specific common electrode drive circuit 21- (k + n + 1) subsequent to the (k + 1) stage, since the display start control signal is at the “L” level, the control signal ck is at the “L” level and bck is at the “H” level. Thus, the clocked
[0032]
In this case, as shown in the timing chart of FIG. 7, the signal of the input node i shifted from the common electrode driving circuit of the preceding stage and the signal Ein input from the input node c are logically taken by the
[0033]
Here, the input signal Ein and the shifted signal at the input node i are out of phase by a half pulse of the clock pulse CLK, and the
[0034]
That is, in this case, the common electrode COMk serves as an area start line and the common electrode COM (k + n) serves as an area end line, and partial display is performed in a range from the common electrode COMk to n lines of the common electrode COM (k + n).
[0035]
As for the area size, in the above-mentioned n-line mode, an area end line is specified by utilizing the fact that one pulse signal of "H" level is output for every n lines as shown in FIG. No signal is required.
[0036]
Next, a specific example of a liquid crystal display driving circuit for driving a liquid crystal display panel in which the number of common electrodes Y is, for example, 32 will be described. The number X of the segment electrodes is arbitrary (i).
[0037]
As a function of the partial display, the display area of the liquid crystal display panel is divided into eight lines such as common electrodes COM1 to COM8, COM9 to COM16, COM17 to COM24, and COM25 to COM32 as shown in FIG. It is assumed that the setting can be made in each mode of 8, 16 and 24 lines.
[0038]
FIG. 9 shows a specific circuit configuration of a common driver having a partial display function under such conditions. Here, the common electrodes COM1 to COM8 are driven by common electrode driving circuits 21-1 to 21-8, the common electrodes COM9 to COM16 are driven by common electrode driving circuits 21-9 to 21-16, and the common electrodes COM17 to COM24 are driven by common electrode. The common electrodes COM25 to COM32 are driven by the common electrode driving circuits 21-25 to 21-32 by the circuits 21-17 to 21-24, respectively. The common electrode driving circuits 21-1, 21-9, 21-17, 21-25 corresponding to the first common electrodes COM1, COM9, COM17, COM25 of each of the eight lines are configured as shown in FIG. ing.
[0039]
FIG. 10 is a timing chart in the case where full display is performed in the common driver shown in FIG. In this case, only the display start control signal AR1 is set to “H” level, and all other display start control signals are set to “L” level. Since AR1 is at the "H" level, the input signal Ein is selected by the common electrode driving circuit 21-1 as described above with reference to FIG. 4, and the "H" level pulse signal of the input signal Ein is internally stored. The signal is held by the signal holding circuit 27 (shown in FIG. 4). The signals held by the common electrode drive circuit 21-1 are sequentially shifted by the common electrode drive circuits 21-2 and subsequent common electrode drive circuits.
[0040]
In the common electrode drive circuits 21-9, 21-17, and 21-25, the display start control signals AR2, AR3, and AR4 are all at the “L” level, and therefore, as described above with reference to FIG. An output signal from the common electrode drive circuit is selected, and an “H” level pulse signal of the output signal from each preceding stage common electrode drive circuit is held by an internal signal holding circuit 27 (shown in FIG. 4).
[0041]
Therefore, the circuit of FIG. 9 forms a 32 stage shift register circuit as a whole, and the input signal Ein is sequentially shifted by these 32 stage shift register circuits, whereby all 32 common electrodes are sequentially driven, All display is performed.
[0042]
FIG. 11 is a timing chart when the common driver shown in FIG. 9 performs partial display in which the area start line is COM1 and the area size is 8 lines. In this case, only the display start control signal AR1 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is set to 1 / of the case of full display.
[0043]
In this case, driving is started from the common electrode COM1 as shown in FIG. 11, and after driving to the common electrode COM8, the display is in a non-display state.
[0044]
FIG. 12 is a timing chart when the common driver shown in FIG. 9 performs partial display in which the area start line is COM9 and the area size is 8 lines. In this case, only the display start control signal AR2 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is 1 in the case of full display as in the case of FIG. Set to / 4.
[0045]
In this case, as shown in FIG. 12, the common electrodes COM1 to COM8 are in the non-display state, the driving is started from the common electrode COM9, and after the common electrode COM16 is driven, the display is in the non-display state again.
[0046]
FIG. 13 is a timing chart in the case where the common driver shown in FIG. 9 performs partial display in which the area start line is COM9 and the area size is 16 lines. In this case, only the display start control signal AR2 is set to “H” level, all other display start control signals are set to “L” level, and the cycle of the input signal Ein is set to の of the case of full display.
[0047]
In this case, as shown in FIG. 13, the common electrodes COM1 to COM8 are in a non-display state, the driving is started from the common electrode COM9, and after the common electrode COM24 is driven, the non-display state is set again.
[0048]
As described above, in the common driver according to the above-described embodiment, both the start line and the area end line of the partial area can be changed, and a control circuit can be added only to the common electrode drive circuit corresponding to the start line of the partial area. Therefore, the number of circuits to be added can be reduced as compared with the case where a control circuit is added to the common electrode drive circuit corresponding to both the start line and the area end line of the partial area as in the related art, and the chip total can be reduced. The circuit scale can be made smaller than before.
[0049]
【The invention's effect】
As described above, according to the present invention, even if the start line and the area size of the partial area are variable, the circuit amount does not increase so much, and therefore, the circuit scale of the chip as a whole can be made smaller than in the past. A liquid crystal display driving circuit can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram of a liquid crystal display device.
FIG. 2 is a circuit diagram showing a configuration of a general common driver that does not support a partial display function.
FIG. 3 is a circuit diagram showing a configuration of a common driver according to one embodiment of the present invention.
FIG. 4 is a circuit diagram showing a detailed configuration of a part of the common electrode driving circuit in FIG. 3;
5 is a timing chart showing an example of an operation at the time of full display in the common driver of FIG. 3;
6 is a timing chart showing an example of an operation at the time of partial display in the common driver of FIG. 3;
FIG. 7 is a timing chart showing an example of the operation of the circuit in FIG. 4;
FIG. 8 illustrates an example of a display area of a liquid crystal display panel.
9 is a diagram showing a configuration of a common driver corresponding to the display area of FIG.
FIG. 10 is a timing chart in the case of performing full display in the common driver of FIG. 9;
FIG. 11 is a timing chart in a case where partial display is performed in the common driver of FIG. 9;
FIG. 12 is a timing chart when a partial display is performed in the common driver of FIG. 9;
FIG. 13 is a timing chart in a case where partial display is performed in the common driver of FIG. 9;
[Explanation of symbols]
11 ... Liquid crystal display panel,
12: Common driver 13: Segment driver,
21-1 to 21-x ... common electrode drive circuit,
22 ... NAND circuit,
23, 26 ... inverter circuit,
24, 25 ... clocked inverter circuit,
27 ... Signal holding circuit.
Claims (1)
前記複数のコモン電極に対応して設けられ、前段からの出力信号を同期信号に同期して保持する信号保持回路をそれぞれ有し、保持した信号を対応するコモン電極にコモン駆動信号として出力すると共に後段に出力する如く多段接続されて全体でシフトレジスタ回路を構成する複数のコモン電極駆動回路を備え、
前記複数のコモン電極駆動回路のうち初段及び所定の段数置き毎の特定のコモン電極駆動回路のそれぞれには表示エリアスタートラインを設定する制御回路が上記信号保持回路の前段に付加されており、
上記制御回路は、
上記液晶表示パネルの表示範囲に応じて周期が変化する入力信号が共通に入力される第1の入力ノードと、
表示を開始するコモン電極駆動回路では第1のレベルにされ、それ以外のコモン電極駆動回路では第2のレベルにされる表示開始制御信号が入力される第2の入力ノードと、
初段のコモン電極駆動回路では接地電位に対応したレベルの信号が入力され、それ以外のコモン電極駆動回路では前段のコモン電極駆動回路からの出力信号が入力される第3のノードと、
上記第1の入力ノードに入力される上記入力信号が供給されるインバータ回路と、
上記インバータ回路からの出力信号が入力され、上記第2の入力ノードに入力される上記表示開始制御信号が第1のレベルのときに動作して上記インバータ回路からの出力信号を反転して上記信号保持回路に供給する第1のクロックドインバータ回路と、
上記インバータ回路の出力信号及び上記第3のノードに入力される信号が供給されるNAND回路と、
上記NAND回路からの出力信号が入力され、上記第2の入力ノードに入力される上記表示開始制御信号が第2のレベルのときに動作して上記NAND回路からの出力信号を反転して上記信号保持回路に供給する第2のクロックドインバータ回路とを有することを特徴する液晶表示駆動回路。A liquid crystal display driving circuit for driving a common electrode of a liquid crystal display panel having a plurality of common electrodes and segment electrodes,
A plurality of signal holding circuits are provided corresponding to the plurality of common electrodes and hold output signals from a previous stage in synchronization with a synchronization signal, and output the held signals to the corresponding common electrodes as common drive signals. A plurality of common electrode drive circuits that are connected in multiple stages so as to output to the subsequent stage and that constitute a shift register circuit as a whole,
A control circuit for setting a display area start line is added to a preceding stage of the signal holding circuit for each of the first common electrode driving circuit and the specific common electrode driving circuit for every predetermined number of stages of the plurality of common electrode driving circuits ,
The control circuit includes:
A first input node to which an input signal whose cycle changes according to a display range of the liquid crystal display panel is commonly input;
A second input node to which a display start control signal that is set to a first level in a common electrode drive circuit that starts display and is set to a second level in other common electrode drive circuits is input;
A third node to which a signal at a level corresponding to the ground potential is input in the first-stage common electrode drive circuit, and an output signal from the previous-stage common electrode drive circuit is input to the other common electrode drive circuits;
An inverter circuit supplied with the input signal input to the first input node;
An output signal from the inverter circuit is input, and operates when the display start control signal input to the second input node is at a first level to invert an output signal from the inverter circuit and output the signal. A first clocked inverter circuit that supplies the holding circuit;
A NAND circuit to which an output signal of the inverter circuit and a signal input to the third node are supplied;
When the output signal from the NAND circuit is input and the display start control signal input to the second input node is at a second level, it operates to invert the output signal from the NAND circuit and output the signal. And a second clocked inverter circuit for supplying to the holding circuit .
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