JP3563223B2

JP3563223B2 - Register circuit

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Publication number: JP3563223B2
Application number: JP04060897A
Authority: JP
Inventors: 木浩鈴
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1997-02-25
Filing date: 1997-02-25
Publication date: 2004-09-08
Anticipated expiration: 2017-02-25
Also published as: JPH10240496A

Description

【０００１】
【発明の属する技術分野】
本発明は、システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路に関するものである。
【０００２】
【従来の技術】
例えば、ハードディスクコントローラ等の周辺デバイスの内部には、その動作を制御するための様々な内部レジスタが設けられており、ＣＰＵから周辺デバイスの内部レジスタにデータを設定する場合には、周辺デバイスのシステムクロックに同期させて、ＣＰＵのデータを周辺デバイスの内部レジスタに書き込んだり、あるいは、ＣＰＵのライト信号によって、ＣＰＵのデータを周辺デバイスの内部レジスタに直接書き込んでいる。
【０００３】
ここで、図５に、従来のレジスタ回路の一例の構成回路図を示す。
このレジスタ回路７８は、周辺デバイスのシステムクロックに同期させて、ＣＰＵからのデータを周辺デバイスの内部レジスタに書き込む場合のレジスタ回路の一例を示したもので、図示例においては、フリップフロップ８０，８２、アドレスデコーダ２６、フリップフロップ８４，８６、ゲート８８、ＡＮＤゲート９０、セレクタ９２および内部レジスタ１２を有する。
【０００４】
一般的に、ＣＰＵから周辺デバイスの内部レジスタ１２にデータを書き込む場合、ＣＰＵからは、内部レジスタ１２にデータを書き込むためのストローブ信号となるライト信号ＣＰＵ＿ＷＲＩＴＥが立ち下がった後、データを書き込む内部レジスタ１２を指定するためのアドレスＣＰＵ＿ＡＤＤＲＥＳＳや、内部レジスタ１２に書き込むデータＣＰＵ＿ＤＡＴＡ等が出力され、ライト信号ＣＰＵ＿ＷＲＩＴＥが立ち上がる時点で、これらの値は有効（Ｖａｌｉｄ）になる。
【０００５】
図６のタイミングチャートに示されるように、ＣＰＵのライト信号ＣＰＵ＿ＷＲＩＴＥの立ち上がりで、ＣＰＵから出力された有効なアドレスＣＰＵ＿ＡＤＤＲＥＳＳとデータＣＰＵ＿ＤＡＴＡが、それぞれのフリップフロップ８０，８２に保持され、それぞれラッチアドレスＬＡＴＣＨ＿ＡＤＤＲＥＳＳとラッチデータＬＡＴＣＨ＿ＤＡＴＡとして出力された後、ラッチアドレスＬＡＴＣＨ＿ＡＤＤＲＥＳＳが、アドレスデコーダ２６によってデコードされる。
【０００６】
また、ＣＰＵのライト信号ＣＰＵ＿ＷＲＩＴＥが、周辺デバイスのシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫによって、フリップフロップ８４，８６に順次シフトされる。その後、ゲート８８によって、ライト信号ＣＰＵ＿ＷＲＩＴＥの立ち上がりが検出され、フリップフロップ８２に保持されたラッチデータＬＡＴＣＨ＿ＤＡＴＡを内部レジスタ１２に書き込むための、１クロックサイクルのハイレベルのタイミング信号が発生される。
【０００７】
ここで、ラッチアドレスＬＡＴＣＨ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものであれば、アドレスデコーダ２６の出力はハイレベルとなり、上述するタイミング信号が、ＡＮＤゲート９０を経て、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥとしてセレクタ９２の選択入力端子に入力される。これにより、セレクタ９２から、ラッチデータＬＡＴＣＨ＿ＤＡＴＡが１クロックサイクルの間出力され、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に書き込まれる。
【０００８】
これに対し、ラッチアドレスＬＡＴＣＨ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものでなければ、アドレスデコーダ２６の出力はローレベルとなり、ＡＮＤゲート９０によって、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥがローレベルに保持される。これにより、セレクタ９２からは、内部レジスタ１２に保持されているデータが出力され、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで再び内部レジスタ１２に取り込まれる。
【０００９】
続いて、図７に、従来のレジスタ回路の別の例の構成回路図を示す。
このレジスタ回路９４は、ＣＰＵのライト信号によって、ＣＰＵのデータを周辺デバイスの内部レジスタに直接書き込む場合のレジスタ回路の一例を示したもので、図示例においては、アドレスデコーダ２６、ゲート９６および内部レジスタ１２を有する。
【００１０】
図８のタイミングチャートに示されるように、ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、アドレスデコーダ２６によってデコードされ、アドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものであれば、ライト信号ＣＰＵ＿ＷＲＩＴＥが、ゲート９６を経てレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとして出力され、ＣＰＵのデータＣＰＵ＿ＤＡＴＡが、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥの立ち上がりで内部レジスタ１２に書き込まれる。
【００１１】
これに対し、アドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものでなければ、アドレスデコーダ２６の出力はローレベルとなり、ゲート９６によって、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥがハイレベルに保持される。すなわち、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥが変化しないため、ＣＰＵのデータＣＰＵ＿ＤＡＴＡは、内部レジスタ１２には書き込まれず、内部レジスタ１２のデータは保持される。
【００１２】
ところで、ＣＰＵによって、周辺デバイスの内部レジスタにデータが設定された後、周辺デバイスの内部では、その内部レジスタに設定されたデータが参照されるだけであれば、すなわち、周辺デバイスの内部で、システムクロックに同期して、内部レジスタのデータを変更して使用する必要がないのであれば、上述するいずれのレジスタ回路７８，９４の構成であってもよいが、レジスタ回路９４の方が、回路規模が小さいという利点がある。
【００１３】
これに対し、周辺デバイスの内部で、ＣＰＵによって設定された内部レジスタのデータを変更する必要がある場合、レジスタ回路９４の構成では、周辺デバイスのシステムクロックに同期して、内部レジスタ１２のデータを変更することができないため、回路規模は増大するが、レジスタ回路７８の構成のように、周辺デバイスのシステムクロックに同期して、内部レジスタ１２にデータを書き込むような回路構成にする必要がある。
【００１４】
例えば、図９に、従来のレジスタ回路のさらに別の例の構成回路図を示す。
図示例のレジスタ回路９８は、ＣＰＵによって内部レジスタに書き込まれたデータを初期値として、周辺デバイスのシステムクロックに同期して、ＣＰＵによって設定された内部レジスタのデータをカウントアップする場合のレジスタ回路の一例を示したもので、図５に示されるレジスタ回路７８において、さらに、インクリメンタ４８およびセレクタ５０を有する。
【００１５】
レジスタ回路９８においては、ＣＰＵから内部レジスタ１２にデータが書き込まれた後、インクリメンタ４８によって、内部レジスタ１２の値がインクリメント（＋１）される。ここで、カウントアップ信号ＣＯＵＮＴ＿ＵＰがハイレベルであれば、インクリメントされた値が、セレクタ５０，９２を経て、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に書き込まれ、内部レジスタ１２のデータがカウントアップされる。
【００１６】
これに対し、カウントアップ信号ＣＯＵＮＴ＿ＵＰがローレベルのときには、内部レジスタ１２に保持されているデータが、セレクタ５０，９２を経て、再度、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に取り込まれる。すなわち、内部レジスタ１２のデータは保持される。
なお、周辺デバイスの内部で、内部レジスタ１２のデータを変更する必要があるのは、上述するカウントアップに限定されるものではない。
【００１７】
ところで、例えばノートブック型のパーソナルコンピュータ等のように、電池駆動の電子機器においては、消費電力を削減して駆動時間を延長するために、例えば電源は投入されているが、所定の一定時間使用されていない等のように、特定の条件を満足したときには、例えばハードディスクのコントローラＬＳＩのシステムクロックを停止させたいというように、周辺デバイスのシステムクロックを停止させたいという要求が多くなっている。
【００１８】
しかしながら、レジスタ回路９８の構成では、周辺デバイスのシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して、内部レジスタ１２のデータを変更することはできるが、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止すると、ＣＰＵからのデータを周辺デバイスの内部レジスタ１２に書き込むことができないため、単純には、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止することができず、消費電力を削減するのが困難であるという問題点があった。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、回路規模を増大させることなく、システムクロックを停止して消費電力を削減することができるレジスタ回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路であって、ＣＰＵからの書込信号を前記システムクロックに同期させることによって、前記ＣＰＵからのデータを前記内部レジスタに書き込むためのタイミング信号を発生するタイミング発生回路と、前記タイミング信号に応じて、前記ＣＰＵからのデータまたは前記周辺デバイスの内部で発生されたデータのいずれか一方を書込データとして出力する第１のセレクタ回路と、前記タイミング信号に応じて、前記ＣＰＵからの書込信号または前記システムクロックのいずれか一方を書込クロックとして出力する第２のセレクタ回路と、前記ＣＰＵからの書込信号と前記システムクロックとを切り替えるときに、前記書込クロックにグリッチが発生するのを防止するグリッチ防止回路とを有し、
前記書込クロックによって、前記内部レジスタに前記書込データを書き込むことを特徴とするレジスタ回路を提供するものである。
【００２１】
ここで、上記レジスタ回路であって、
さらに、前記システムクロックが停止されたときに、前記第１のセレクタ回路からは、前記ＣＰＵからのデータが前記書込データとして出力され、かつ、前記第２のセレクタ回路からは、前記ＣＰＵからの書込信号が書込クロックとして出力されるように制御するクロック停止回路を有するのが好ましい。
【００２２】
また、本発明は、システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路であって、
ＣＰＵからのデータを保持するデータレジスタと、このデータレジスタに前記ＣＰＵからのデータが保持されたことを示す書込フラグを保持するフラグレジスタと、前記書込フラグを前記システムクロックに同期させることによって、前記データレジスタに保持された前記ＣＰＵからのデータを前記内部レジスタに書き込むためのタイミング信号を発生し、かつ、前記フラグレジスタに保持された書込フラグをクリアするためのリセット信号を発生するタイミング発生回路と、前記タイミング信号に応じて、前記データレジスタに保持されたデータまたは前記周辺デバイスの内部で発生されたデータのいずれか一方を書込データとして出力するセレクタ回路とを有し、
前記タイミング信号に応じて、前記システムクロックによって、前記内部レジスタに前記書込データを書き込んだ後、前記リセット信号によって、前記フラグレジスタに保持された書込フラグをクリアすることを特徴とするレジスタ回路を提供するものである。
【００２３】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のレジスタ回路を詳細に説明する。
【００２４】
図１は、本発明のレジスタ回路の一実施例の構成回路図である。
このレジスタ回路１０は、システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路の一例を示したもので、図示例においては、内部レジスタ１２の他、アドレスデコード回路１４、タイミング発生回路１６、セレクタ回路１８、グリッチ防止回路２０、クロック停止回路２２およびカウントアップ回路２４を有する。
【００２５】
ここで、アドレスデコード回路１４は、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳおよびライト信号ＣＰＵ＿ＷＲＩＴＥから、内部レジスタ１２にＣＰＵからのデータＣＰＵ＿ＤＡＴＡを書き込むための書込信号となるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥを発生するもので、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳをデコードするアドレスデコーダ２６、および、ゲート２８を有する。
【００２６】
アドレスデコーダ２６には、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが入力され、その出力は、ゲート２８の一方の入力端子に入力されている。また、ゲート２８の他方の反転入力端子には、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが入力され、その出力は、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡを内部レジスタ１２に書き込むための書込信号となるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとされている。
【００２７】
続いて、タイミング発生回路１６は、ＣＰＵからの書込信号であるライト信号ＣＰＵ＿ＷＲＩＴＥをシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期させることによって、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡを内部レジスタ１２に書き込むためのタイミング信号ＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２を発生するもので、図示例においては、直列接続された２つのフリップフロップ３０，３２を有する。
【００２８】
フリップフロップ３０のデータ入力端子には、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが入力され、その出力は、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１とされている。また、フリップフロップ３２のデータ入力端子には、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１が入力され、その出力は、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ２とされている。また、フリップフロップ３０，３２のクロック入力端子には、ともにシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが入力されている。
【００２９】
続いて、セレクタ回路１８は、図示例においては、タイミング信号ＲＥＧ＿ＣＫ＿ＳＥＬに応じて、内部レジスタ１２への書込データとなるレジスタデータＲＥＧ＿ＤＡＴＡ、および、内部レジスタ１２の書込クロックとなるレジスタクロックＲＥＧ＿ＣＬＯＣＫを切り替えるもので、第１および第２のセレクタとなる２つのセレクタ３４，３６を有する。
【００３０】
セレクタ３４は、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡ、または、カウントアップ回路２４から出力されるデータのいずれか一方を書込データであるレジスタデータＲＥＧ＿ＤＡＴＡとして出力するもので、その入力端子１，０には、それぞれカウントアップ回路２４の出力、および、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが入力され、その出力であるレジスタデータＲＥＧ＿ＤＡＴＡは、内部レジスタ１２のデータ入力端子に入力されている。
【００３１】
セレクタ３６は、ＣＰＵからの書込信号であるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥ、または、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫのいずれか一方を書込クロックであるレジスタクロックＲＥＧ＿ＣＬＯＣＫとして出力するもので、その入力端子１，０には、それぞれシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫ、および、クロック停止回路２２の出力が入力され、その出力であるレジスタクロックＲＥＧ＿ＣＬＯＣＫは、内部レジスタ１２のクロック入力端子に入力されている。
【００３２】
続いて、グリッチ防止回路２０は、ＣＰＵからの書込信号であるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫとを切り替えるときに、書込クロックとなるレジスタクロックＲＥＧ＿ＣＬＯＣＫにグリッチが発生するのを防止するもので、図示例においては、ゲート３８が用いられている。ゲート３８には、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥおよびタイミング信号ＣＰＵ＿ＷＲ＿Ｄ２が入力されている。
【００３３】
続いて、クロック停止回路２２は、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが停止されたときに、セレクタ回路１８のセレクタ３４からは、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが書込データとして出力され、かつ、セレクタ３６からは、ＣＰＵからの書込信号であるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥが書込クロックとして出力されるように制御するもので、図示例においては、フリップフロップ４０、セレクタ４２、および、ゲート４６を有する。
【００３４】
フリップフロップ４０のクロック入力端子には、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが入力され、その出力は、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰとされている。なお、図示を省略しているが、フリップフロップ４０のデータ入力端子には、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止するための条件を満足したときに、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止するための制御信号が与えられる。
【００３５】
また、セレクタ４２の入力端子１，０には、それぞれレジスタライト信号ＲＥＧ＿ＷＲＩＴＥ、および、グリッチ防止回路２０のゲート３８出力が入力され、その選択入力端子には、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰが入力され、その出力は、セレクタ回路１８のセレクタ３６の入力端子０に入力されている。また、ゲート４６には、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰおよびタイミング信号ＣＰＵ＿ＷＲ＿Ｄ１が入力され、その出力は、セレクタ回路１８のセレクタ３４，３６の選択入力端子に入力されている。
【００３６】
続いて、カウントアップ回路２４は、カウントアップ信号ＣＯＵＮＴ＿ＵＰに応じて、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して、内部レジスタ１２のデータをカウントアップするもので、図示例においては、インクリメンタ４８およびセレクタ５０を有する。インクリメンタ４８には、内部レジスタ１２の出力が入力されている。セレクタ５０の入力端子１，０には、それぞれインクリメンタ４８の出力および内部レジスタ１２の出力が入力され、その出力は、セレクタ回路１８のセレクタ３４の入力端子１に入力されている。
【００３７】
レジスタ回路１０において、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが動作しているときに、すなわち、図示例においては、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰがローレベルのときに、ＣＰＵから内部レジスタ１２にデータを書き込もうとした場合、図２（ａ）のタイミングチャートに示されるように、まず、ＣＰＵからのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、アドレスデコード回路１４のアドレスデコーダ２６によってデコードされる。
【００３８】
ここで、ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものであれば、アドレスデコーダ２６の出力はハイレベルとなり、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが、ゲート２８を経て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥとして出力される。一方、ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものでなければ、アドレスデコーダ２６の出力はローレベルとなり、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥはハイレベルの状態に保持される。
【００３９】
また、レジスタ回路１０においては、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが、タイミング発生回路１６の２つのフリップフロップ３０，３２によって、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して順次シフトされ、フリップフロップ３０，３２からは、それぞれＣＰＵからのデータＣＰＵ＿ＤＡＴＡを内部レジスタ１２に書き込むためのタイミング信号ＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２が出力される。
【００４０】
ここでは、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰがローレベルであるため、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１が、ゲート４６を経て、セレクタ回路１８の２つのセレクタ３４，３６の選択入力端子に入力される。
【００４１】
これにより、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１がローレベルの間、セレクタ３４からは、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが、書込データとなるレジスタデータＲＥＧ＿ＤＡＴＡとして出力され、セレクタ３６からは、グリッチ防止回路２０のゲート３８、クロック停止回路２２のセレクタ４２を経て、書込クロックとなるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥが出力され、レジスタデータＲＥＧ＿ＤＡＴＡは、レジスタクロックＲＥＧ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に書き込まれる。
【００４２】
なお、グリッチ防止回路２０において、ゲート３８でレジスタライト信号ＲＥＧ＿ＷＲＩＴＥとタイミング信号ＣＰＵ＿ＷＲ＿Ｄ２の論理和を取っていることにより、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１によって、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥとシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを切り替えるときの両者のレベルがいずれもハイレベルとなるため、レジスタクロックＲＥＧ＿ＣＬＯＣＫにグリッチが発生するのを防止することができ、回路の誤動作を防止することができる。
【００４３】
続いて、ＣＰＵから内部レジスタ１２にデータが書き込まれ、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥがハイレベルになると、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して、タイミング信号ＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２はいずれもハイレベルとなり、セレクタ回路１８のセレクタ３４からは、レジスタデータＲＥＧ＿ＤＡＴＡとして、カウントアップ回路２４の出力が出力され、セレクタ３６からは、レジスタクロックＲＥＧ＿ＣＬＯＣＫとして、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが出力される。
【００４４】
従来技術の説明において既に述べたように、カウントアップ回路２４においては、インクリメンタ４８によって、内部レジスタ１２のデータがインクリメント（＋１）される。ここで、カウントアップ信号ＣＯＵＮＴ＿ＵＰがハイレベルであれば、インクリメントされたデータが、セレクタ５０，３４を経て、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に再度書き込まれ、内部レジスタ１２のデータがカウントアップされる。
【００４５】
ここで、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止する条件を満足したときに、クロック停止回路２２のフリップフロップ４０のデータ入力端子に、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫを停止するための制御信号が入力されると、図２（ｂ）のタイミングチャートに示されるように、フリップフロップ４０からは、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰが出力される。
【００４６】
システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが停止された後、すなわち、図示例においては、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰがハイレベルとされた後、ＣＰＵから内部レジスタ１２にデータを書き込もうとした場合、クロックストップ信号ＣＬＯＣＫ＿ＳＴＯＰがハイレベルであるため、ゲート４６によって、セレクタ回路１８の２つのセレクタ３４，３６の選択入力端子はローレベルとされる。
【００４７】
これにより、セレクタ３４からは、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが、書込データとなるレジスタデータＲＥＧ＿ＤＡＴＡとして出力され、セレクタ３６からは、クロック停止回路２２のセレクタ４２を経て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥが、書込クロックとなるレジスタクロックＲＥＧ＿ＣＬＯＣＫとして出力される。このレジスタデータＲＥＧ＿ＤＡＴＡは、レジスタクロックＲＥＧ＿ＣＬＯＣＫの立ち上がりで内部レジスタ１２に書き込まれる。
【００４８】
次いで、図３に、本発明のレジスタ回路の別の実施例の構成回路図を示す。
レジスタ回路５２は、システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路の別の例を示したもので、図示例においては、内部レジスタ１２の他、アドレスデコード回路１４、データレジスタ５４、フラグレジスタ５８、タイミング発生回路６２、セレクタ回路７４、および、カウントアップ回路２４を有する。
【００４９】
ここで、データレジスタ５４は、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡを一時的に保持するためのもので、図示例においては、フリップフロップ５６が用いられている。フリップフロップ５６のデータ入力端子には、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが入力され、そのクロック入力端子には、アドレスデコード回路１４によって発生される、ＣＰＵからの書込信号となるレジスタライト信号ＲＥＧ＿ＷＲＩＴＥが入力されている。
【００５０】
続いて、フラグレジスタ５８は、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥによって、データレジスタ５４にＣＰＵからのデータＣＰＵ＿ＤＡＴＡが保持されたことを示す書込フラグを保持するもので、図示例においては、フリップフロップ６０が用いられている。フリップフロップ６０のデータ入力端子は電源に接続され、そのクロック入力端子には、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥが入力され、その出力は、ライトフラグ信号ＷＲ＿ＦＬＡＧとされている。
【００５１】
続いて、タイミング発生回路６２は、書込フラグとなるライトフラグ信号ＷＲ＿ＦＬＡＧをシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期させることによって、データレジスタ５４に保持されたＣＰＵからのデータＣＰＵ＿ＤＡＴＡを内部レジスタ１２に書き込むためのタイミング信号である同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥを発生し、かつ、フラグレジスタ５８のフリップフロップ６０に保持されたライトフラグ信号ＷＲ＿ＦＬＡＧをクリアするためのリセット信号となるフラグリセット信号ＦＬＡＧ＿ＲＳＴを発生するものである。
【００５２】
図示例のタイミング発生回路６２は、フリップフロップ６４，６６、ゲート６８、フリップフロップ７０、および、インバータ７２を有する。フリップフロップ６４のデータ入力端子には、ライトフラグ信号ＷＲ＿ＦＬＡＧが入力され、その出力は、フリップフロップ６６のデータ入力端子に入力されている。ゲート６８には、フリップフロップ６４，６６の出力が入力され、その出力は、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥとされている。
【００５３】
また、フリップフロップ７０のデータ入力端子には、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥが入力され、その出力は、インバータ７２に入力されている。インバータ７２の出力は、フラグリセット信号ＦＬＡＧ＿ＲＳＴとされ、フラグレジスタ５８のフリップフロップ６０のリセット入力端子に入力されている。また、フリップフロップ６４，６６，７０のクロック入力端子には、ともにシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが入力されている。
【００５４】
続いて、セレクタ回路７４は、タイミング信号である同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥに応じて、データレジスタ５４のフリップフロップ５６に保持されたＣＰＵからのデータＣＰＵ＿ＤＡＴＡ、または、カウントアップ回路２４から出力されるデータのいずれか一方を書込データとして出力するもので、図示例においては、セレクタ７６が用いられている。セレクタ７６の入力端子１，０には、それぞれデータレジスタ５４のフリップフロップ５６に保持されたＣＰＵからのデータＣＰＵ＿ＤＡＴＡ、および、カウントアップ回路２４の出力が入力され、その選択入力端子には、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥが入力されている。
【００５５】
また、内部レジスタ１２のデータ入力端子には、セレクタ回路７４のセレクタ７６の出力が入力され、そのクロック入力端子には、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが入力されている。なお、アドレスデコード回路１４およびカウントアップ回路２４は、図１に示される本発明のレジスタ回路１０において使用されているものと全く同じものであるから、同一の構成要素には同一符号を付し、ここでは、その詳細な説明を省略する。
【００５６】
レジスタ回路５２において、例えばシステムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが停止された後、ＣＰＵから内部レジスタ１２にデータを書き込もうとした場合、図４のタイミングチャートに示されるように、ＣＰＵのアドレスＣＰＵ＿ＡＤＤＲＥＳＳが、内部レジスタ１２を指定するものであれば、ＣＰＵからのライト信号ＣＰＵ＿ＷＲＩＴＥが、ゲート２８を経て、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥとして出力される。
【００５７】
これにより、ＣＰＵからのデータＣＰＵ＿ＤＡＴＡが、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥの立ち上がりで、データレジスタ５４のフリップフロップ５６に保持されるのと同時に、フラグレジスタ５８のフリップフロップ６０が、レジスタライト信号ＲＥＧ＿ＷＲＩＴＥの立ち上がりで、電源に接続されたデータ入力端子のハイレベルを保持することにより、書込フラグとなるライトフラグ信号ＷＲ＿ＦＬＡＧがハイレベルとなる。
【００５８】
その後、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが動作を開始すると、フラグレジスタ５８のフリップフロップ６０のライトフラグ信号ＷＲ＿ＦＬＡＧが、タイミング発生回路６２の２つのフリップフロップ６４，６６によって、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫに同期して順次シフトされ、ゲート６８によって、ライトフラグ信号ＷＲ＿ＦＬＡＧがハイレベルにセットされていることが検出され、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥが出力される。
【００５９】
これにより、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥがハイレベルの間、セレクタ回路７４のセレクタ７６からは、書込データとして、データレジスタ５４のフリップフロップ５６に保持されているＣＰＵからのデータＣＰＵ＿ＤＡＴＡが出力され、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫの立ち上がりで、内部レジスタ１２に書き込まれるのと同時に、同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥのハイレベルが、フリップフロップ７０に保持される。
【００６０】
続いて、フリップフロップ７０に保持された同期ライト信号ＳＹＮＣ＿ＷＲＩＴＥのハイレベルは、インバータ７２によって反転され、リセット信号となるフラグリセット信号ＦＬＡＧ＿ＲＳＴとして、フラグレジスタ５８のフリップフロップ６０のリセット入力端子に入力される。フリップフロップ６０は、このフラグリセット信号ＦＬＡＧ＿ＲＳＴによってリセットされ、ライトフラグ信号ＷＲ＿ＦＬＡＧがローレベルとなる。
【００６１】
その後、図示例のレジスタ回路５２においては、カウントアップ回路２４によって、カウントアップ信号ＣＯＵＮＴ＿ＵＰに応じて、内部レジスタ１２のデータが適宜カウントアップされる。
なお、レジスタ回路５２においては、システムクロックＳＹＳＴＥＭ＿ＣＬＯＣＫが動作中の場合であっても、同じように、ＣＰＵから内部レジスタ１２へデータを書き込むことができるのは言うまでもないことである。
【００６２】
このように、本発明のレジスタ回路においては、図１に示されるレジスタ回路１０、および、図３に示されるレジスタ回路５２のいずれの構成の場合であっても、システムクロックが動作中にはもちろん、システムクロックが停止されていたとしても、ＣＰＵから周辺デバイスの内部レジスタにデータを書き込むことができるし、かつ、内部レジスタのデータをシステムクロックに同期させて変更することもできる。
【００６３】
また、本発明のレジスタ回路は、例えば図９に示される従来のレジスタ回路９８と比較して、ＣＰＵからのアドレスやデータを保持するための数十個のフリップフロップが必要ないため、回路規模を削減することができるという利点もある。また、従来のレジスタ回路では、システムクロックを停止することはできなかったが、本発明のレジスタ回路においては、システムクロックを停止することができるため、消費電力を削減することができる。
【００６４】
例えば、パーソナルコンピュータ等の補助記憶装置として使用されるハードディスクの標準インターフェースであるＩＤＥ（ＩｎｔｅｌｌｉｇｅｎｔＤｒｉｖｅＥｌｅｃｔｒｏｎｉｃｓ）インターフェースのコントローラＬＳＩにおいては、ＣＰＵから、転送セクタ数、セクタ番号、シリンダ番号、ヘッド番号を所定のレジスタに設定した後、読み出しまたは書き込みのコマンドを所定のレジスタに書き込むことによって、データの読み出しまたは書き込みが行われる。
【００６５】
また、コマンドの実行時には、１セクタのデータの読み出しまたは書き込みが終了する毎に、例えば転送セクタ数がデクリメント（−１）され、セクタ番号がインクリメント（＋１）される。このように、ＩＤＥインターフェースのコントローラＬＳＩにおいては、まず、ＣＰＵによって各レジスタに初期値が設定された後、コントローラＬＳＩの内部で、ＣＰＵによって設定された各レジスタの値が変更されて使用される。
【００６６】
ここで、ＩＤＥインターフェースのコントローラＬＳＩにおいては、例えば消費電力を削減するために、コントローラＬＳＩのシステムクロックを停止した場合であっても、ＣＰＵからコントローラＬＳＩの各内部レジスタへのデータの書き込みは可能でなければならない。また、読み出しまたは書き込みのコマンドが所定のレジスタに書き込まれると、システムクロックが再起動され、コントローラＬＳＩの動作が再開されなければならない。
【００６７】
しかしながら、既に述べたように、図９に示される従来のレジスタ回路９８の構成では、システムクロックを停止すると、ＣＰＵからのデータを内部レジスタ１２に書き込むことができないため、単純にシステムクロックを停止することはできないが、本発明のレジスタ回路１０，５２の構成であれば、システムクロックを停止しても、内部レジスタ１２にデータを書き込むことができるため、システムクロックを停止して消費電力を削減することができる。
【００６８】
このように、本発明のレジスタ回路は、例えばＣＰＵおよび周辺デバイスの両方からデータが書き込まれる内部レジスタを有する周辺デバイスにおいて、システムクロックを停止する必要のある場合に好適に用いることができる。
なお、上記実施例においては、周辺デバイスの内部で、内部レジスタの値が変更される場合の一例として、カウントアップ回路を例示しているが、これに限定されるものではない。
【００６９】
以上、本発明のレジスタ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００７０】
【発明の効果】
以上詳細に説明したように、本発明のレジスタ回路においては、周辺デバイスのシステムクロックが動作しているときはもちろん、停止されているときでも、ＣＰＵから周辺デバイスの内部レジスタにデータを書き込むことができるし、周辺デバイスの内部で、システムクロックに同期して内部レジスタの値を変更することもできる。このため、本発明のレジスタ回路によれば、特定の条件を満足したときに、周辺デバイスのシステムクロックを停止して消費電力を削減することができる。また、本発明のレジスタ回路によれば、従来のレジスタ回路のように、ＣＰＵからのアドレスやデータを一旦保持しておく必要がないため、回路規模を大幅に削減することができるという効果もある。
【図面の簡単な説明】
【図１】本発明のレジスタ回路の一実施例の構成回路図である。
【図２】（ａ）および（ｂ）は、ともに図１に示される本発明のレジスタ回路の動作を表す一実施例のタイミングチャートである。
【図３】本発明のレジスタ回路の別の実施例の構成回路図である。
【図４】図３に示される本発明のレジスタ回路の動作を表す一実施例のタイミングチャートである。
【図５】従来のレジスタ回路の一例の構成回路図である。
【図６】図５に示される従来のレジスタ回路の動作を表す一例のタイミングチャートである。
【図７】従来のレジスタ回路の別の例の構成回路図である。
【図８】図７に示される従来のレジスタ回路の動作を表す一例のタイミングチャートである。
【図９】従来のレジスタ回路のさらに別の例の構成回路図である。
【符号の説明】
１０，５２，７８，９４，９８レジスタ回路
１２内部レジスタ
１４アドレスデコード回路
１６，６２タイミング発生回路
１８，７４セレクタ回路
２０グリッチ防止回路
２２クロック停止回路
２４カウントアップ回路
２６アドレスデコーダ
３０，３２，４０，５６，６０，６４，６６，７０，８０，８２，８４，８６フリップフロップ
３４，３６，４２，５０，７６，９２セレクタ
４８インクリメンタ
５４データレジスタ
５８フラグレジスタ
９０ＡＮＤゲート
７２インバータ
２８，３８，４６，６８，８８，９６ゲート
ＣＰＵ＿ＡＤＤＲＥＳＳＣＰＵアドレス
ＣＰＵ＿ＤＡＴＡＣＰＵデータ
ＣＰＵ＿ＷＲＩＴＥライト信号
ＳＹＳＴＥＭ＿ＣＬＯＣＫシステムクロック
ＣＰＵ＿ＷＲ＿Ｄ１，ＣＰＵ＿ＷＲ＿Ｄ２，ＲＥＧ＿ＣＫ＿ＳＥＬタイミング信号
ＣＬＯＣＫ＿ＳＴＯＰクロックストップ信号
ＲＥＧ＿ＷＲＩＴＥレジスタライト信号
ＲＥＧ＿ＤＡＴＡレジスタデータ
ＲＥＧ＿ＣＬＯＣＫレジスタクロック
ＣＯＵＮＴ＿ＵＰカウントアップ信号
ＳＹＮＣ＿ＷＲＩＴＥ同期ライト信号
ＷＲ＿ＦＬＡＧライトフラグ信号
ＦＬＡＧ＿ＲＳＴフラグリセット信号
ＬＡＴＣＨ＿ＡＤＤＲＥＳＳラッチアドレス
ＬＡＴＣＨ＿ＤＡＴＡラッチデータ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a register circuit for writing data to an internal register of a peripheral device that operates in synchronization with a system clock.
[0002]
[Prior art]
For example, various internal registers for controlling the operation of the peripheral device such as a hard disk controller are provided inside the peripheral device. When data is set in the internal register of the peripheral device from the CPU, the system of the peripheral device is used. In synchronization with the clock, CPU data is written to an internal register of a peripheral device, or CPU data is directly written to an internal register of a peripheral device by a write signal of the CPU.
[0003]
Here, FIG. 5 shows a configuration circuit diagram of an example of a conventional register circuit.
The register circuit 78 is an example of a register circuit for writing data from a CPU to an internal register of a peripheral device in synchronization with a system clock of the peripheral device. In the illustrated example, flip-flops 80 and 82 are shown. , Address decoder 26, flip-flops 84 and 86, gate 88, AND gate 90, selector 92 and internal register 12.
[0004]
In general, when data is written from the CPU to the internal register 12 of the peripheral device, the write signal CPU_WRITE, which is a strobe signal for writing data to the internal register 12, falls from the CPU. Are output, and when the write signal CPU_WRITE rises, these values become valid (Valid).
[0005]
As shown in the timing chart of FIG. 6, at the rise of the CPU write signal CPU_WRITE, the valid address CPU_ADDRESS and data CPU_DATA output from the CPU are held in the respective flip-flops 80 and 82, and the latch addresses LATCH_ADDRESS and After being output as the latch data LATCH_DATA, the latch address LATCH_ADDRESS is decoded by the address decoder 26.
[0006]
Further, the CPU write signal CPU_WRITE is sequentially shifted to the flip-flops 84 and 86 by the system clock SYSTEM_CLOCK of the peripheral device. Thereafter, the rise of the write signal CPU_WRITE is detected by the gate 88, and a one-clock cycle high-level timing signal for writing the latch data LATCH_DATA held in the flip-flop 82 to the internal register 12 is generated.
[0007]
Here, if the latch address LATCH_ADDRESS designates the internal register 12, the output of the address decoder 26 goes high, and the above-mentioned timing signal passes through the AND gate 90 and is selected by the selector 92 as the synchronous write signal SYNC_WRITE. Input to the input terminal. As a result, the latch data LATCH_DATA is output from the selector 92 for one clock cycle, and is written to the internal register 12 at the rise of the system clock SYSTEM_CLOCK.
[0008]
On the other hand, if the latch address LATCH_ADDRESS does not specify the internal register 12, the output of the address decoder 26 goes low, and the AND gate 90 holds the synchronous write signal SYNC_WRITE low. As a result, the data held in the internal register 12 is output from the selector 92, and is taken into the internal register 12 again at the rise of the system clock SYSTEM_CLOCK.
[0009]
Next, FIG. 7 shows a configuration circuit diagram of another example of the conventional register circuit.
The register circuit 94 is an example of a register circuit for directly writing data of the CPU to an internal register of a peripheral device by a write signal of the CPU. In the illustrated example, the address circuit 26, the gate 96 and the internal register It has 12.
[0010]
As shown in the timing chart of FIG. 8, if the address CPU_ADDRESS of the CPU is decoded by the address decoder 26 and the address CPU_ADDRESS specifies the internal register 12, the write signal CPU_WRITE is sent to the register write through the gate 96. The signal is output as the signal REG_WRITE, and the data CPU_DATA of the CPU is written to the internal register 12 at the rise of the register write signal REG_WRITE.
[0011]
On the other hand, if the address CPU_ADDRESS does not specify the internal register 12, the output of the address decoder 26 goes low, and the gate 96 holds the register write signal REG_WRITE at the high level. That is, since the register write signal REG_WRITE does not change, the data CPU_DATA of the CPU is not written in the internal register 12, and the data in the internal register 12 is retained.
[0012]
By the way, after data is set in the internal register of the peripheral device by the CPU, if the data set in the internal register is only referred to inside the peripheral device, that is, the system If there is no need to change and use the data in the internal register in synchronization with the clock, any of the above-described register circuits 78 and 94 may be used, but the register circuit 94 has a larger circuit size. Has the advantage of being small.
[0013]
On the other hand, when it is necessary to change the data in the internal register set by the CPU inside the peripheral device, the configuration of the register circuit 94 causes the data in the internal register 12 to be synchronized with the system clock of the peripheral device. Since it cannot be changed, the circuit scale increases, but it is necessary to adopt a circuit configuration such as the configuration of the register circuit 78 that writes data to the internal register 12 in synchronization with the system clock of the peripheral device.
[0014]
For example, FIG. 9 shows a configuration circuit diagram of still another example of the conventional register circuit.
The register circuit 98 in the illustrated example is a register circuit for counting up the data of the internal register set by the CPU in synchronization with the system clock of the peripheral device using the data written to the internal register by the CPU as an initial value. An example is shown. In the register circuit 78 shown in FIG. 5, an incrementer 48 and a selector 50 are further provided.
[0015]
In the register circuit 98, after data is written from the CPU to the internal register 12, the value of the internal register 12 is incremented (+1) by the incrementer 48. Here, if the count-up signal COUNT_UP is at a high level, the incremented value is written to the internal register 12 at the rising edge of the system clock SYSTEM_CLOCK via the selectors 50 and 92, and the data in the internal register 12 is counted up. .
[0016]
On the other hand, when the count-up signal COUNT_UP is at the low level, the data held in the internal register 12 is taken into the internal register 12 again at the rising edge of the system clock SYSTEM_CLOCK via the selectors 50 and 92. That is, the data of the internal register 12 is held.
The need to change the data in the internal register 12 inside the peripheral device is not limited to the above-described count-up.
[0017]
By the way, in a battery-powered electronic device such as a notebook-type personal computer, for example, the power is turned on to reduce power consumption and extend the driving time. When a specific condition is satisfied, such as when the system clock is not performed, there is an increasing demand to stop the system clock of the peripheral device, for example, to stop the system clock of the controller LSI of the hard disk.
[0018]
However, in the configuration of the register circuit 98, although the data of the internal register 12 can be changed in synchronization with the system clock SYSTEM_CLOCK of the peripheral device, when the system clock SYSTEM_CLOCK is stopped, the data from the CPU is transferred to the internal register of the peripheral device. 12, the system clock SYSTEM_CLOCK simply cannot be stopped, and there is a problem that it is difficult to reduce power consumption.
[0019]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION An object of the present invention is to provide a register circuit capable of stopping a system clock and reducing power consumption without increasing the circuit scale, in view of the problems based on the conventional technology.
[0020]
[Means for Solving the Problems]
To achieve the above object, the present invention is a register circuit for writing data to an internal register of a peripheral device that operates in synchronization with a system clock, and synchronizes a write signal from a CPU with the system clock. A timing generation circuit for generating a timing signal for writing data from the CPU to the internal register; and a data generator for generating data from the CPU or data generated inside the peripheral device in response to the timing signal. A first selector circuit for outputting one of the write data as a write data, and a second selector for outputting either a write signal from the CPU or the system clock as a write clock in accordance with the timing signal Circuit, a write signal from the CPU, and the system clock. When obtaining, and a glitch prevention circuit for preventing the glitch occurs in the write clock,
It is another object of the present invention to provide a register circuit, wherein the write data is written to the internal register by the write clock.
[0021]
Here, in the register circuit,
Further, when the system clock is stopped, the data from the CPU is output as the write data from the first selector circuit, and the data from the CPU is output from the second selector circuit. It is preferable to have a clock stop circuit for controlling a write signal to be output as a write clock.
[0022]
Further, the present invention is a register circuit for writing data to an internal register of a peripheral device operating in synchronization with a system clock,
A data register for holding data from the CPU, a flag register for holding a write flag indicating that data from the CPU is held in the data register, and synchronizing the write flag with the system clock. Generating a timing signal for writing the data from the CPU held in the data register to the internal register, and generating a reset signal for clearing the write flag held in the flag register A generation circuit, and a selector circuit that outputs one of data held in the data register or data generated inside the peripheral device as write data in accordance with the timing signal,
A register circuit for writing the write data to the internal register by the system clock in response to the timing signal, and then clearing the write flag held in the flag register by the reset signal; Is provided.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the register circuit of the present invention will be described in detail based on a preferred embodiment shown in the accompanying drawings.
[0024]
FIG. 1 is a configuration circuit diagram of an embodiment of the register circuit of the present invention.
The register circuit 10 is an example of a register circuit for writing data to an internal register of a peripheral device operating in synchronization with a system clock. In the illustrated example, in addition to the internal register 12, an address decode circuit 14 , A timing generation circuit 16, a selector circuit 18, a glitch prevention circuit 20, a clock stop circuit 22, and a count-up circuit 24.
[0025]
Here, the address decode circuit 14 generates a register write signal REG_WRITE as a write signal for writing the data CPU_DATA from the CPU into the internal register 12 from the address CPU_ADDRESS and the write signal CPU_WRITE from the CPU. Address decoder 26 for decoding the address CPU_ADDRESS, and a gate 28.
[0026]
The address CPU_ADDRESS from the CPU is input to the address decoder 26, and the output is input to one input terminal of the gate 28. A write signal CPU_WRITE from the CPU is input to the other inverting input terminal of the gate 28, and its output is a register write signal REG_WRITE which is a write signal for writing data CPU_DATA from the CPU to the internal register 12. Have been.
[0027]
Subsequently, the timing generation circuit 16 generates timing signals CPU_WR_D1 and CPU_WR_D2 for writing data CPU_DATA from the CPU to the internal register 12 by synchronizing the write signal CPU_WRITE, which is a write signal from the CPU, with the system clock SYSTEM_CLOCK. In the illustrated example, two flip-flops 30 and 32 are connected in series.
[0028]
A write signal CPU_WRITE from the CPU is input to a data input terminal of the flip-flop 30, and the output is a timing signal CPU_WR_D1. A timing signal CPU_WR_D1 is input to a data input terminal of the flip-flop 32, and an output thereof is a timing signal CPU_WR_D2. The system clock SYSTEM_CLOCK is input to both clock input terminals of the flip-flops 30 and 32.
[0029]
Subsequently, in the illustrated example, the selector circuit 18 switches the register data REG_DATA serving as write data to the internal register 12 and the register clock REG_CLOCK serving as a write clock for the internal register 12 according to the timing signal REG_CK_SEL. And has two selectors 34 and 36 serving as first and second selectors.
[0030]
The selector 34 outputs one of the data CPU_DATA from the CPU and the data output from the count-up circuit 24 as register data REG_DATA which is write data. The output of the count-up circuit 24 and the data CPU_DATA from the CPU are input, and the output register data REG_DATA is input to the data input terminal of the internal register 12.
[0031]
The selector 36 outputs one of a register write signal REG_WRITE as a write signal from the CPU and a system clock SYSTEM_CLOCK as a register clock REG_CLOCK as a write clock. The system clock SYSTEM_CLOCK and the output of the clock stop circuit 22 are input, and the register clock REG_CLOCK, which is the output, is input to the clock input terminal of the internal register 12.
[0032]
Subsequently, the glitch prevention circuit 20 prevents a glitch from occurring in the register clock REG_CLOCK serving as a write clock when switching between the register write signal REG_WRITE, which is a write signal from the CPU, and the system clock SYSTEM_CLOCK. In the illustrated example, a gate 38 is used. The gate 38 receives the register write signal REG_WRITE and the timing signal CPU_WR_D2.
[0033]
Subsequently, when the system clock SYSTEM_CLOCK is stopped, the clock stop circuit 22 outputs the data CPU_DATA from the CPU as write data from the selector 34 of the selector circuit 18, and outputs the data from the CPU to the selector 36. And a register write signal REG_WRITE, which is a write signal of the control circuit, is output as a write clock. In the illustrated example, the register write signal REG_WRITE includes a flip-flop 40, a selector 42, and a gate 46.
[0034]
The clock input terminal of the flip-flop 40 receives the system clock SYSTEM_CLOCK, and outputs the clock stop signal CLOCK_STOP. Although not shown, a control signal for stopping the system clock SYSTEM_CLOCK is provided to the data input terminal of the flip-flop 40 when a condition for stopping the system clock SYSTEM_CLOCK is satisfied.
[0035]
The register write signal REG_WRITE and the output of the gate 38 of the glitch prevention circuit 20 are input to the input terminals 1 and 0 of the selector 42, respectively, and the clock stop signal CLOCK_STOP is input to the selection input terminal thereof and the output thereof. Is input to the input terminal 0 of the selector 36 of the selector circuit 18. Further, the clock stop signal CLOCK_STOP and the timing signal CPU_WR_D1 are input to the gate 46, and the output thereof is input to the selection input terminals of the selectors 34 and 36 of the selector circuit 18.
[0036]
Subsequently, the count-up circuit 24 counts up data in the internal register 12 in synchronization with the system clock SYSTEM_CLOCK in response to the count-up signal COUNT_UP, and has an incrementer 48 and a selector 50 in the illustrated example. . The output of the internal register 12 is input to the incrementer 48. The output of the incrementer 48 and the output of the internal register 12 are input to the input terminals 1 and 0 of the selector 50, respectively, and the output is input to the input terminal 1 of the selector 34 of the selector circuit 18.
[0037]
In the register circuit 10, when data is written from the CPU to the internal register 12 when the system clock SYSTEM_CLOCK is operating, that is, in the illustrated example, when the clock stop signal CLOCK_STOP is at a low level, FIG. As shown in the timing chart of a), first, the address CPU_ADDRESS from the CPU is decoded by the address decoder 26 of the address decoding circuit 14.
[0038]
Here, if the address CPU_ADDRESS of the CPU specifies the internal register 12, the output of the address decoder 26 becomes high level, and the write signal CPU_WRITE from the CPU is output as the register write signal REG_WRITE via the gate 28. You. On the other hand, if the address CPU_ADDRESS of the CPU does not designate the internal register 12, the output of the address decoder 26 goes low, and the register write signal REG_WRITE is held at the high level.
[0039]
In the register circuit 10, the write signal CPU_WRITE from the CPU is sequentially shifted by the two flip-flops 30 and 32 of the timing generation circuit 16 in synchronization with the system clock SYSTEM_CLOCK, and from the flip-flops 30 and 32, respectively. Timing signals CPU_WR_D1 and CPU_WR_D2 for writing data CPU_DATA from the CPU to the internal register 12 are output.
[0040]
Here, since the clock stop signal CLOCK_STOP is at the low level, the timing signal CPU_WR_D1 is input to the selection input terminals of the two selectors 34 and 36 of the selector circuit 18 via the gate 46.
[0041]
Accordingly, while the timing signal CPU_WR_D1 is at the low level, the data CPU_DATA from the CPU is output from the selector 34 as the register data REG_DATA serving as write data, and the gate 36 of the glitch prevention circuit 20 and the clock A register write signal REG_WRITE serving as a write clock is output via the selector 42 of the stop circuit 22, and the register data REG_DATA is written to the internal register 12 at the rise of the register clock REG_CLOCK.
[0042]
In the glitch prevention circuit 20, the gate 38 takes the logical sum of the register write signal REG_WRITE and the timing signal CPU_WR_D2. Since both become high level, it is possible to prevent a glitch from occurring in the register clock REG_CLOCK, and to prevent a malfunction of the circuit.
[0043]
Subsequently, when data is written from the CPU to the internal register 12 and the write signal CPU_WRITE from the CPU goes high, the timing signals CPU_WR_D1 and CPU_WR_D2 both go high in synchronization with the system clock SYSTEM_CLOCK. The selector 34 outputs the output of the count-up circuit 24 as register data REG_DATA, and the selector 36 outputs the system clock SYSTEM_CLOCK as the register clock REG_CLOCK.
[0044]
As described above, in the count-up circuit 24, the data of the internal register 12 is incremented (+1) by the incrementer 48 in the count-up circuit 24. Here, if the count-up signal COUNT_UP is at a high level, the incremented data is rewritten into the internal register 12 at the rise of the system clock SYSTEM_CLOCK via the selectors 50 and 34, and the data in the internal register 12 is counted up. You.
[0045]
Here, when a condition for stopping the system clock SYSTEM_CLOCK is satisfied and a control signal for stopping the system clock SYSTEM_CLOCK is input to the data input terminal of the flip-flop 40 of the clock stop circuit 22, FIG. As shown in the timing chart of), the flip-flop 40 outputs a clock stop signal CLOCK_STOP in synchronization with the system clock SYSTEM_CLOCK.
[0046]
After the system clock SYSTEM_CLOCK is stopped, that is, in the illustrated example, after the clock stop signal CLOCK_STOP is set to the high level and then the CPU attempts to write data to the internal register 12, the clock stop signal CLOCK_STOP is at the high level. Therefore, the gate 46 sets the selection input terminals of the two selectors 34 and 36 of the selector circuit 18 to low level.
[0047]
As a result, the data CPU_DATA from the CPU is output from the selector 34 as the register data REG_DATA serving as write data, and the register write signal REG_WRITE is written from the selector 36 via the selector 42 of the clock stop circuit 22. It is output as a register clock REG_CLOCK serving as a clock. This register data REG_DATA is written to the internal register 12 at the rising edge of the register clock REG_CLOCK.
[0048]
Next, FIG. 3 shows a configuration circuit diagram of another embodiment of the register circuit of the present invention.
The register circuit 52 is another example of a register circuit for writing data to an internal register of a peripheral device operating in synchronization with a system clock. In the illustrated example, the register circuit 52 includes an address decode circuit in addition to the internal register 12. 14, a data register 54, a flag register 58, a timing generation circuit 62, a selector circuit 74, and a count-up circuit 24.
[0049]
Here, the data register 54 temporarily holds data CPU_DATA from the CPU, and in the illustrated example, a flip-flop 56 is used. The data input terminal of the flip-flop 56 receives data CPU_DATA from the CPU, and its clock input terminal receives a register write signal REG_WRITE generated by the address decode circuit 14 and serving as a write signal from the CPU. ing.
[0050]
Subsequently, the flag register 58 holds a write flag indicating that the data CPU_DATA from the CPU is held in the data register 54 in response to the write signal CPU_WRITE from the CPU. Used. A data input terminal of the flip-flop 60 is connected to a power supply, a clock input terminal of the flip-flop 60 is supplied with a register write signal REG_WRITE, and an output thereof is a write flag signal WR_FLAG.
[0051]
Subsequently, the timing generation circuit 62 synchronizes the write flag signal WR_FLAG serving as a write flag with the system clock SYSTEM_CLOCK to write the data CPU_DATA from the CPU held in the data register 54 into the internal register 12. And generates a flag reset signal FLAG_RST which is a reset signal for clearing the write flag signal WR_FLAG held in the flip-flop 60 of the flag register 58.
[0052]
The illustrated timing generation circuit 62 includes flip-flops 64 and 66, a gate 68, a flip-flop 70, and an inverter 72. A write flag signal WR_FLAG is input to a data input terminal of the flip-flop 64, and an output thereof is input to a data input terminal of the flip-flop 66. The output of the flip-flops 64 and 66 is input to the gate 68, and the output is the synchronous write signal SYNC_WRITE.
[0053]
Further, a synchronous write signal SYNC_WRITE is input to a data input terminal of the flip-flop 70, and an output thereof is input to the inverter 72. The output of the inverter 72 is a flag reset signal FLAG_RST, which is input to the reset input terminal of the flip-flop 60 of the flag register 58. The clock input terminals of the flip-flops 64, 66, and 70 are all supplied with the system clock SYSTEM_CLOCK.
[0054]
Subsequently, in response to the synchronous write signal SYNC_WRITE, which is a timing signal, the selector circuit 74 selects one of the data CPU_DATA from the CPU held in the flip-flop 56 of the data register 54 and the data output from the count-up circuit 24. One of them is output as write data, and a selector 76 is used in the illustrated example. Data CPU_DATA from the CPU held in the flip-flop 56 of the data register 54 and the output of the count-up circuit 24 are input to input terminals 1 and 0 of the selector 76, respectively. The signal SYNC_WRITE is input.
[0055]
The output of the selector 76 of the selector circuit 74 is input to the data input terminal of the internal register 12, and the system clock SYSTEM_CLOCK is input to its clock input terminal. It should be noted that the address decode circuit 14 and the count-up circuit 24 are exactly the same as those used in the register circuit 10 of the present invention shown in FIG. Here, the detailed description is omitted.
[0056]
In the register circuit 52, for example, when data is written from the CPU to the internal register 12 after the system clock SYSTEM_CLOCK is stopped, the address CPU_ADDRESS of the CPU specifies the internal register 12 as shown in the timing chart of FIG. If so, a write signal CPU_WRITE from the CPU is output as the register write signal REG_WRITE via the gate 28.
[0057]
Accordingly, the data CPU_DATA from the CPU is held in the flip-flop 56 of the data register 54 at the rising edge of the register write signal REG_WRITE, and at the same time, the flip-flop 60 of the flag register 58 is held at the rising edge of the register write signal REG_WRITE. By holding the high level of the data input terminal connected to the power supply, the write flag signal WR_FLAG serving as a write flag becomes high level.
[0058]
Thereafter, when the system clock SYSTEM_CLOCK starts operating, the write flag signal WR_FLAG of the flip-flop 60 of the flag register 58 is sequentially shifted by the two flip-flops 64 and 66 of the timing generation circuit 62 in synchronization with the system clock SYSTEM_CLOCK. The gate 68 detects that the write flag signal WR_FLAG is set to the high level, and outputs the synchronous write signal SYNC_WRITE.
[0059]
Thereby, while the synchronous write signal SYNC_WRITE is at the high level, the data CPU_DATA from the CPU held in the flip-flop 56 of the data register 54 is output from the selector 76 of the selector circuit 74 as write data, and the system clock At the rising edge of SYSTEM_CLOCK, the high level of the synchronous write signal SYNC_WRITE is held in the flip-flop 70 at the same time as the data is written to the internal register 12.
[0060]
Subsequently, the high level of the synchronous write signal SYNC_WRITE held in the flip-flop 70 is inverted by the inverter 72 and is input to the reset input terminal of the flip-flop 60 of the flag register 58 as the flag reset signal FLAG_RST serving as a reset signal. . The flip-flop 60 is reset by the flag reset signal FLAG_RST, and the write flag signal WR_FLAG becomes low level.
[0061]
Thereafter, in the register circuit 52 of the illustrated example, the data of the internal register 12 is appropriately counted up by the count-up circuit 24 in accordance with the count-up signal COUNT_UP.
In the register circuit 52, it is needless to say that data can be written from the CPU to the internal register 12 in the same manner even when the system clock SYSTEM_CLOCK is operating.
[0062]
As described above, in the register circuit of the present invention, in any case of the configuration of the register circuit 10 shown in FIG. 1 and the configuration of the register circuit 52 shown in FIG. Even if the system clock is stopped, data can be written from the CPU to the internal register of the peripheral device, and the data in the internal register can be changed in synchronization with the system clock.
[0063]
In addition, the register circuit of the present invention does not require several tens of flip-flops for holding addresses and data from the CPU as compared with the conventional register circuit 98 shown in FIG. There is also an advantage that it can be reduced. Further, in the conventional register circuit, the system clock cannot be stopped, but in the register circuit of the present invention, the system clock can be stopped, so that power consumption can be reduced.
[0064]
For example, in a controller LSI of an IDE (Intelligent Drive Electronics) interface which is a standard interface of a hard disk used as an auxiliary storage device of a personal computer or the like, a transfer sector number, a sector number, a cylinder number, and a head number are determined by a CPU from a predetermined number. After setting in the register, data is read or written by writing a read or write command to a predetermined register.
[0065]
When the command is executed, every time reading or writing of one sector of data is completed, for example, the number of transfer sectors is decremented (-1) and the sector number is incremented (+1). As described above, in the controller LSI having the IDE interface, first, the initial values are set in the registers by the CPU, and then the values of the registers set by the CPU are changed and used inside the controller LSI.
[0066]
Here, in the controller LSI of the IDE interface, data can be written from the CPU to each internal register of the controller LSI even when the system clock of the controller LSI is stopped in order to reduce power consumption, for example. There must be. When a read or write command is written to a predetermined register, the system clock must be restarted, and the operation of the controller LSI must be restarted.
[0067]
However, as described above, in the configuration of the conventional register circuit 98 shown in FIG. 9, if the system clock is stopped, data from the CPU cannot be written to the internal register 12, so that the system clock is simply stopped. However, with the configuration of the register circuits 10 and 52 of the present invention, even if the system clock is stopped, data can be written to the internal register 12, so that the system clock is stopped to reduce power consumption. be able to.
[0068]
As described above, the register circuit of the present invention can be suitably used, for example, in a peripheral device having an internal register into which data is written from both the CPU and the peripheral device when the system clock needs to be stopped.
In the above embodiment, the count-up circuit is exemplified as an example of the case where the value of the internal register is changed inside the peripheral device, but the present invention is not limited to this.
[0069]
As described above, the register circuit of the present invention has been described in detail. However, the present invention is not limited to the above-described embodiment, and various modifications and changes may be made without departing from the gist of the present invention. .
[0070]
【The invention's effect】
As described in detail above, in the register circuit of the present invention, data can be written from the CPU to the internal register of the peripheral device even when the system clock of the peripheral device is operating or stopped. Alternatively, the value of the internal register can be changed in the peripheral device in synchronization with the system clock. Therefore, according to the register circuit of the present invention, when a specific condition is satisfied, the system clock of the peripheral device can be stopped to reduce power consumption. Further, according to the register circuit of the present invention, unlike the conventional register circuit, it is not necessary to temporarily hold the address and data from the CPU, so that the circuit size can be greatly reduced. .
[Brief description of the drawings]
FIG. 1 is a configuration circuit diagram of an embodiment of a register circuit of the present invention.
FIGS. 2A and 2B are timing charts of one embodiment showing the operation of the register circuit of the present invention shown in FIG. 1;
FIG. 3 is a configuration circuit diagram of another embodiment of the register circuit of the present invention.
FIG. 4 is a timing chart of one embodiment showing the operation of the register circuit of the present invention shown in FIG. 3;
FIG. 5 is a configuration circuit diagram of an example of a conventional register circuit.
FIG. 6 is a timing chart showing an example of the operation of the conventional register circuit shown in FIG.
FIG. 7 is a configuration circuit diagram of another example of a conventional register circuit.
FIG. 8 is a timing chart showing an example of the operation of the conventional register circuit shown in FIG. 7;
FIG. 9 is a configuration circuit diagram of still another example of the conventional register circuit.
[Explanation of symbols]
10, 52, 78, 94, 98 register circuit
12 Internal register
14. Address decode circuit
16,62 timing generation circuit
18,74 selector circuit
20 Glitch prevention circuit
22 Clock stop circuit
24 count-up circuit
26 Address decoder
30, 32, 40, 56, 60, 64, 66, 70, 80, 82, 84, 86 flip-flops
34, 36, 42, 50, 76, 92 selector
48 Incremental
54 Data Register
58 Flag Register
90 AND gate
72 Inverter
28, 38, 46, 68, 88, 96 gates
CPU_ADDRESS CPU address
CPU_DATA CPU data
CPU_WRITE write signal
SYSTEM_CLOCK System clock
CPU_WR_D1, CPU_WR_D2, REG_CK_SEL timing signal
CLOCK_STOP Clock stop signal
REG_WRITE register write signal
REG_DATA register data
REG_CLOCK register clock
COUNT_UP count up signal
SYNC_WRITE Synchronous write signal
WR_FLAG write flag signal
FLAG_RST flag reset signal
LATCH_ADDRESS Latch address
LATCH_DATA Latch data

Claims

システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路であって、
ＣＰＵからの書込信号を前記システムクロックに同期させることによって、前記ＣＰＵからのデータを前記内部レジスタに書き込むためのタイミング信号を発生するタイミング発生回路と、前記タイミング信号に応じて、前記ＣＰＵからのデータまたは前記周辺デバイスの内部で発生されたデータのいずれか一方を書込データとして出力する第１のセレクタ回路と、前記タイミング信号に応じて、前記ＣＰＵからの書込信号または前記システムクロックのいずれか一方を書込クロックとして出力する第２のセレクタ回路と、前記ＣＰＵからの書込信号と前記システムクロックとを切り替えるときに、前記書込クロックにグリッチが発生するのを防止するグリッチ防止回路とを有し、
前記書込クロックによって、前記内部レジスタに前記書込データを書き込むことを特徴とするレジスタ回路。A register circuit for writing data to an internal register of a peripheral device that operates in synchronization with a system clock,
A timing generation circuit for generating a timing signal for writing data from the CPU to the internal register by synchronizing a write signal from the CPU with the system clock; and A first selector circuit that outputs either data or data generated inside the peripheral device as write data; and a write signal from the CPU or the system clock according to the timing signal. A second selector circuit that outputs one of them as a write clock, and a glitch prevention circuit that prevents a glitch from occurring in the write clock when switching between a write signal from the CPU and the system clock. Has,
A register circuit, wherein the write data is written to the internal register by the write clock.

請求項１に記載のレジスタ回路であって、
さらに、前記システムクロックが停止されたときに、前記第１のセレクタ回路からは、前記ＣＰＵからのデータが前記書込データとして出力され、かつ、前記第２のセレクタ回路からは、前記ＣＰＵからの書込信号が書込クロックとして出力されるように制御するクロック停止回路を有することを特徴とするレジスタ回路。The register circuit according to claim 1, wherein
Further, when the system clock is stopped, the data from the CPU is output as the write data from the first selector circuit, and the data from the CPU is output from the second selector circuit. A register circuit having a clock stop circuit for controlling a write signal to be output as a write clock.

システムクロックに同期して動作する周辺デバイスの内部レジスタにデータを書き込むためのレジスタ回路であって、
ＣＰＵからのデータを保持するデータレジスタと、このデータレジスタに前記ＣＰＵからのデータが保持されたことを示す書込フラグを保持するフラグレジスタと、前記書込フラグを前記システムクロックに同期させることによって、前記データレジスタに保持された前記ＣＰＵからのデータを前記内部レジスタに書き込むためのタイミング信号を発生し、かつ、前記フラグレジスタに保持された書込フラグをクリアするためのリセット信号を発生するタイミング発生回路と、前記タイミング信号に応じて、前記データレジスタに保持されたデータまたは前記周辺デバイスの内部で発生されたデータのいずれか一方を書込データとして出力するセレクタ回路とを有し、
前記タイミング信号に応じて、前記システムクロックによって、前記内部レジスタに前記書込データを書き込んだ後、前記リセット信号によって、前記フラグレジスタに保持された書込フラグをクリアすることを特徴とするレジスタ回路。A register circuit for writing data to an internal register of a peripheral device that operates in synchronization with a system clock,
A data register for holding data from the CPU, a flag register for holding a write flag indicating that data from the CPU is held in the data register, and synchronizing the write flag with the system clock. Generating a timing signal for writing the data from the CPU held in the data register to the internal register, and generating a reset signal for clearing the write flag held in the flag register A generation circuit, and a selector circuit that outputs one of data held in the data register or data generated inside the peripheral device as write data in accordance with the timing signal,
A register circuit for writing the write data to the internal register by the system clock in response to the timing signal, and then clearing the write flag held in the flag register by the reset signal; .