JP3561196B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路、特に演算増幅器の出力側回路について、出力信号に歪を生じないようにするための改良技術に関する。
【0002】
【従来の技術】
増幅回路は、種々の電子回路を構成する場合に必要不可欠とされる基本要素である。増幅回路の一つである演算増幅器は、一般に、図5のブロック図に示すような構成となっている。
図5に示す演算増幅器は、大きな電圧利得でもって入力信号を増幅する入力側回路100と、出力信号の電流容量が大きくなるように電流増幅をする出力側回路200とを有している。ここで、入力側回路100には、電圧振幅が駆動電圧VDからグランド電圧の範囲で変化する入力信号に対応するため、Nチャネル型(あるいはNPN型)トランジスタによる第1の差動増幅回路とPチャネル型(あるいはPNP型)トランジスタによる第2の差動増幅回路が併設されている。一方、出力側回路200には、出力信号の電圧振幅を駆動電圧VDからグランド電圧の範囲で変化させるために、プッシュプル電流増幅回路が適用されている。
【0003】
プッシュプル構成となっている出力側回路200の出力トランジスタ201、202をB級増幅の動作点で駆動すると、出力信号にはトランジスタ素子のカットオフ電圧に基づくクロスオーバー歪が現れる。クロスオーバー歪が出現すると入力信号に対する出力信号の波形の再現性が悪くなってしまう。このクロスオーバー歪を低減するには、B級よりもわずかにA級側にバイアスしたAB級増幅の動作点で出力トランジスタ201、202を駆動する必要が有る。
そこで、出力側回路200の内部に構成されたコントロール回路210は、出力トランジスタ201、202をAB級増幅の動作点で駆動するように内部回路が構成されている。
【0004】
コントロール回路210の内部構成としては様々なものが提供されているが、レベルシフト回路と電流源とを組み合わせたものが広く使用されている。このようなコントロール回路では、出力トランジスタに供給する各制御信号に対し、レベルシフト回路によって、トランジスタ素子が持つカットオフ電圧の分だけバイアスを与えておく。これにより、カットオフ電圧の存在によって2つの出力トランジスタ201、202が同時にオフ状態となることを防止し、クロスオーバー歪を低減するのである。
【0005】
【発明が解決しようとする課題】
レベルシフト回路によるバイアス量を大きくするとクロスオーバー歪は減少する。しかしその反面、2つの出力トランジスタが同時に導通する期間が発生し、2つの出力トランジスタの主電流路を貫通する電流が流れる。この電流はクロスカレントと呼ばれ、これが大きくなると回路の効率が悪くなってしまう。
このような問題に対し、様々なバイアス量制御機能を付加した改良案が提出されている。その改良案の内容は、クロスオーバー歪、クロスカレントが共に小さくなるように、出力トランジスタに供給するバイアス量を適切な値に調節するというものである。しかし、それら改良案のほとんどは回路構成が複雑で、素子数およびコストの増加を招いていた。
そこで本発明は、簡素な回路構成でもってクロスオーバー歪、クロスカレントの双方を低減することが可能な、演算増幅器を含む半導体集積回路を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明による半導体集積回路は、互いの主電流路の一端が共通接続され、その主電流路の共通接続点が回路の出力端子に接続された、互いに異なる導電型の第1と第2の出力トランジスタと、 第1、第2の出力トランジスタのそれぞれの制御端子に接続される第1と第2の信号ラインと、 第1と第2の信号ライン間に主電流が接続され、第1の信号ラインの信号状態に応じて動作する、第1の出力トランジスタと同じ導電型の第1のトランジスタと、 第1と第2の信号ライン間に主電流が接続され、第2の信号ラインの信号状態に応じて動作する、第2の出力トランジスタと同じ導電型の第2のトランジスタと、を具備し、第1のトランジスタと第2のトランジスタが相補対称動作をすることを特徴とする。
【0007】
【発明の実施の形態】
駆動電圧供給点とグランドとの間に互いに異なる導電型の2つの出力トランジスタの主電流路を直列に接続し、各出力トランジスタの主電流路の共通接続点を回路の出力端子に接続する。第1の出力トランジスタのゲートには第1の信号ラインを接続し、第2の出力トランジスタのゲートには第2の信号ラインを接続する。第1の信号ラインと第2の信号ラインの間には第1の出力トランジスタと同じ導電型の第1のトランジスタの主電流路と、第2の出力トランジスタと同じ導電型の第2のトランジスタの主電流路をそれぞれ接続する。第1のトランジスタの制御端子は同じ導電型の第3のトランジスタの主電流路の一端に接続し、第3のトランジスタの制御端子は第1の信号ラインに接続する。また第2のトランジスタの制御端子は同じ導電型の第4のトランジスタの主電流路の一端に接続し、第4のトランジスタの制御端子は第2の信号ラインに接続する。
【0008】
第3のトランジスタの主電流路の他端は駆動電圧供給点に接続し、第4のトランジスタの主電流路の他端はグランドに接続する。第3のトランジスタの主電流路の一端とグランドの間に第1の電流源を接続し、第4のトランジスタの主電流路の一端と駆動電圧供給点の間に第2の電流源を接続する。
このような回路構成では、第1と第2の信号ラインの信号状態に応じて、第1のトランジスタと第2のトランジスタは、一方が導通状態、他方が遮断状態となる。すると、第1の出力トランジスタと第2の出力トランジスタは、一方が導通状態となり、他方がカレントミラー動作状態となる。
【0009】
【実施例】
簡素な回路構成でもってクロスオーバー歪、クロスカレントの双方を低減することのできる、本発明による半導体集積回路の第1の実施例の回路図を図1に示した。図1の半導体集積回路は以下のようにして演算増幅器を構成している。
なお、図1において、図5の入力側回路100を構成する要素には100番台あるいはS10番台の符号を、出力側回路200を構成する要素には200番台あるいはS20番台の符号を付与してある。
Nチャネル型のトランジスタ101と102の各ソースを共通接続し、当該ソースの共通接続点は電流源S11を介してグランドに接続し、第1の差動増幅回路を構成する。同様に、Pチャネル型のトランジスタ103と104の各ソースを共通接続し、当該ソースの共通接続点は電流源S12を介して駆動電圧供給点(VD)に接続し、第2の差動増幅回路を構成する。
【0010】
各差動増幅回路を構成する一方のトランジスタ101とトランジスタ103のゲートを反転入力端子IN2に接続する。そして、Nチャネル型のトランジスタ101のドレインは駆動電圧供給点(VD)に接続し、Pチャネル型のトランジスタ103のドレインはグランドに接続する。
各差動増幅回路を構成する他方のトランジスタ102とトランジスタ104のゲートを非反転入力端子IN1に接続する。Nチャネル型のトランジスタ102のドレインは、電流源S13を介して駆動電圧供給点(VD)に接続し、さらに第1の信号ライン301を介して出力トランジスタ201のゲートにも接続する。Pチャネル型のトランジスタ104のドレインは、電流源S14を介してグランドに接続し、さらに第2の信号ライン302を介して出力トランジスタ202のゲートにも接続する。
【0011】
Pチャネル型の出力トランジスタ201とNチャネル型の出力トランジスタ202の各ドレインは共通接続し、当該ドレインの共通接続点は出力端子OUTに接続する。出力トランジスタ201のソースは駆動電圧供給点(VD)に接続し、出力トランジスタ202のソースはグランドに接続する。
第1の信号ライン301と第2の信号ライン302の間には位相補償用のコンデンサC1とコンデンサC2を直列に接続し、各コンデンサC1、C2の接続点は出力端子OUTに接続する。
【0012】
第1の信号ライン301と第2の信号ライン302の間にPチャネル型のトランジスタ211の主電流路を接続し、トランジスタ211のゲートはPチャネル型のトランジスタ213のドレインに接続する。トランジスタ213のソースは駆動電圧供給点(VD)に、ドレインは電流源S21を介してグランドに、ゲートは第1の信号ライン301に、それぞれ接続する。
また、第1の信号ライン301と第2の信号ライン302の間にNチャネル型のトランジスタ212の主電流路を接続し、トランジスタ212のゲートはNチャネル型のトランジスタ214のドレインに接続する。トランジスタ214のソースはグランドに、ドレインは電流源S22を介して駆動電圧供給点(VD)に、ゲートは第2の信号ライン302に、それぞれ接続する。
【0013】
以上のような構成とした図1の回路において、非反転入力端子IN1と反転入力端子IN2に同一の入力信号を供給すると仮定する。
この時、電流源S13を流れる電流とトランジスタ102を通過する電流の差分の電流が第1の信号ライン301に流入する。そして、電流源S14を流れる電流とトランジスタ104を通過する電流の差分の電流が第2の信号ライン302から流出する。なお、この2つの差分の電流は同じ大きさである。するとトランジスタ211と212の主電流路には、それぞれ前記差分の電流の約1/2の大きさの電流が流れ、図1の回路の各接点における電流の入出量は平衡する。(以下、この状態を「平衡状態」と呼ぶ。)
【0014】
ここで、非反転入力端子IN1に供給される入力信号が反転入力端子IN2に供給される入力信号よりも直流的に大きくなった場合を考える。
非反転入力端子IN1に供給される入力信号が大きいと、トランジスタ102を通過する電流は大きくなり、逆にトランジスタ104を通過する電流は小さくなる。すると、電流源S12から第2の信号ライン302に対する電流供給量が減少し、第2の信号ライン302には平衡状態の時に比べて電流源S14による電流吸引力が作用する。この時、トランジスタ212のゲート・ソース間に印加されるバイアスは前記電流の吸引力によって平衡状態の時よりも増加し、トランジスタ212は導通する。
【0015】
ここで、第2の出力トランジスタ202、トランジスタ212、214および、電流源S22による回路部分については図2に示すようになる。図2中に示すAは、差動増幅回路側の電流源S12とS14によって等価的に現れる電流源を示している。なお、電流源Aは第2の信号ライン302から電流を吸引するよう作用する。
図2を見て分かるように、Nチャネル型の各トランジスタ202、212、214はカレントミラー回路の構成となっている。図2の回路では、電流源Aによって吸引される電流とほぼ等量の電流がトランジスタ212のソースから第2の信号ライン302に対して供給される。そして、第2の出力トランジスタ202とトランジスタ214はカレントミラー動作を行う。
【0016】
従って、非反転入力端子IN1に供給される入力信号が反転入力端子IN2に供給される入力信号よりも直流的に大きい場合、図1の回路の出力トランジスタ202はカレントミラー動作を行う。そして第2の出力トランジスタ202の主電流路には、電流源S22によって供給される電流と、トランジスタ214と出力トランジスタ202の各ゲート幅とゲート長の比率に応じた電流が流れることになる。
【0017】
一方、トランジスタ102を通過する電流が大きくなることで、第1の信号ライン301には平衡状態の時に比べ、電流源S11による電流吸引力が作用する。
この時、第1の信号ライン301に電流吸引力が作用することで、トランジスタ211のゲート・ソース間に印加されるバイアスが減少する。すると、バイアスが増加したトランジスタ212側に電流が偏って流入し、トランジスタ211は実質的に遮断状態となる。そして、電流源S11の作用によって出力トランジスタ201のゲート電位は低下し、出力トランジスタ201は導通状態となる。
【0018】
非反転入力端子IN1に供給される入力信号が反転入力端子IN2に供給される入力信号よりも小さい場合、各トランジスタの動作および導通/遮断状態は前述の説明とほぼ逆になる。
この場合、トランジスタ102を通過する電流は小さくなり、逆にトランジスタ104を通過する電流は大きくなる。すると、第2の信号ライン302には平衡状態の時に比べて電流源S12による電流供給力が作用し、第1の信号ライン301には平衡状態の時に比べて電流源S13による電流供給力が作用する。この時、トランジスタ211は導通状態となり、第1の出力トランジスタ201とトランジスタ213はカレントミラー動作を行う。一方、トランジスタ212は遮断状態となり、第2の出力トランジスタ202は導通する。
【0019】
図1の回路では、トランジスタ211とトランジスタ212は、各信号ライン301、302の信号状態、すなわち、平衡状態の時に比べて電流の供給力が作用するか、あるいは吸引力が作用するかに応じて、一方は導通状態になり、他方は実質的な遮断状態となる。
ここで、各入力端子IN1、IN2に印加される2つの入力信号のうち、少なくとも一方が連続的に変化し、その大きさが逆転した場合を想定する。このような場合、トランジスタ211と212は、2つの入力信号の大きさがほぼ等しい時点を境にして導通状態と遮断状態が相補対称的に切り替わる。その結果、各出力トランジスタ201、202の状態も、トランジスタ211と212の状態に応じて、導通状態とカレントミラー動作状態が相補対称的に切り替わる。
【0020】
従って、図1の回路では、各出力トランジスタ201、202は2つの入力信号の大きさがほぼ等しい時点を境にして導通状態とカレントミラー動作状態が相補対称的に切り替わる。各出力トランジスタ201、202のうち一方は必ずカレントミラー動作状態となり、同時に導通状態にならない。
なお、カレントミラー動作状態になっている出力トランジスタの主電流路を通過する電流は、出力トランジスタ(201あるいは202)とトランジスタ(213あるいは214)のゲート幅とゲート長の比率と、電流源(S21あるいはS22)の電流値によって人為的に設定できる。このため、2つの出力トランジスタの主電流路を貫通して流れる電流を小さい値にすることが可能である。
【0021】
以上のことから、本発明の回路では、クロスオーバー歪を低減しながら、同時にクロスカレントの抑制を行うことができる。
また、本発明によれば4つのトランジスタ(211〜214)と2つの定電流源(S21、S22)でコントロール回路が構成できる。このため、従来のバイアス量制御機能を付加したコントロール回路(210)に比べ、素子数は少なくて済み、回路構成も簡素にできる。
【0022】
図3には本発明による半導体集積回路の第2の実施例の回路図を示した。
図3に示す回路は図1に示す回路をさらに具体化したものである。
Nチャネル型のトランジスタ101と102の各ソースを共通接続し、当該ソースの共通接続点はNチャネル型のトランジスタ111の主電流路を介してグランドに接続する。トランジスタ101のドレインはPチャネル型のトランジスタ115の主電流路を、トランジスタ102のドレインはPチャネル型のトランジスタ113の主電流路をそれぞれ介して駆動電圧供給点(VD)に接続する。トランジスタ115とトランジスタ113のゲートを接続し、トランジスタ115のドレイン、ゲート間を接続する。
【0023】
同様に、Pチャネル型のトランジスタ103と104の各ソースを共通接続し、当該ソースの共通接続点はPチャネル型のトランジスタ112の主電流路を介して駆動電圧供給点(VD)に接続する。トランジスタ103のドレインはNチャネル型のトランジスタ116の主電流路を、トランジスタ104のドレインはNチャネル型のトランジスタ114の主電流路をそれぞれ介してグランドに接続する。トランジスタ116とトランジスタ114のゲートを接続し、トランジスタ116のドレイン、ゲート間を接続する。
【0024】
トランジスタ101とトランジスタ103のゲートを反転入力端子IN2に接続し、トランジスタ102とトランジスタ104のゲートを非反転入力端子IN1に接続する。トランジスタ102のドレインは第1の信号ライン301を介して出力トランジスタ201のゲートに接続し、トランジスタ104のドレインは第2の信号ライン302を介して出力トランジスタ202のゲートに接続する。
Pチャネル型の出力トランジスタ201とNチャネル型の出力トランジスタ202の各ドレインは共通接続し、当該ドレインの共通接続点は出力端子OUTに接続する。出力トランジスタ201のソースは駆動電圧供給点(VD)に接続し、出力トランジスタ202のソースはグランドに接続する。
【0025】
第1の信号ライン301と第2の信号ライン302の間にコンデンサC1とコンデンサC2を直列に接続し、各コンデンサC1、C2の接続点を出力端子OUTに接続する。
各信号ライン301と302の間にはPチャネル型のトランジスタ211の主電流路を接続し、トランジスタ211のゲートはPチャネル型のトランジスタ213のドレインに接続する。トランジスタ213のソースは駆動電圧供給点(VD)に、ドレインはNチャネル型のトランジスタ221の主電流路を介してグランドに、ゲートは第1の信号ライン301に、それぞれ接続する。
【0026】
また、各信号ライン301と302の間にはNチャネル型のトランジスタ212の主電流路を接続し、トランジスタ212のゲートはNチャネル型のトランジスタ214のドレインに接続する。トランジスタ214のソースはグランドに、ドレインはPチャネル型のトランジスタ222の主電流路を介して駆動電圧供給点(VD)に、ゲートは第2の信号ライン302に、それぞれ接続する。
Pチャネル型のトランジスタ112、222の各ゲートは第1のバイアス入力端子IB1に接続する。また、Nチャネル型のトランジスタ111、221の各ゲートは第2のバイアス入力端子IB2に接続する。
【0027】
以上のような構成とした図3の回路では、トランジスタ113と115によるカレントミラー回路は、図1の電流源S13として働くと同時に、トランジスタ101と102を含む差動増幅回路の能動負荷として働く。同様に、トランジスタ114と116によるカレントミラー回路は、図1の電流源S14として働くと同時に、トランジスタ103と104を含む差動増幅回路の能動負荷として働く。そして、Pチャネル型の各トランジスタ112、222が第1のバイアス入力端子IB1からの設定信号に応じて電流源として機能する。また、Nチャネル型の各トランジスタ111、221が第2のバイアス入力端子IB2からの設定信号に応じて電流源として機能する。
これらの点を除けば、図3の回路の動作は図1の回路と同じであり、説明は省略する。
【0028】
図4には本発明による半導体集積回路の第3の実施例の回路図を示した。
図4の回路は、電流源として働くPチャネル型のトランジスタ223を駆動電圧供給点(VD)と第1の信号ライン301との間に接続し、トランジスタ223のゲートをバイアス入力端子IB1に接続する。また、電流源として働くNチャネル型のトランジスタ224を第2の信号ライン302とグランドとの間に接続し、トランジスタ224のゲートをバイアス入力端子IB2に接続している。これ以外の回路構成は図3と図4で同一となっている。
【0029】
図3の回路におけるトランジスタ113と114は、それぞれの差動増幅回路の動作に必要な電流と、出力トランジスタ201、202を駆動するのに必要な電流を一手に供給していた。
これに対して図4の回路は、図3のトランジスタ113と114が担っていた2つの電流供給源としての機能の一方を、他のトランジスタに分担させたものである。すなわち、図4の回路においては、それぞれの差動増幅回路の動作に必要な電流はトランジスタ113と114から供給する。一方、トランジスタ201、202を駆動するのに必要な電流については、主に新しく設けたトランジスタ223とトランジスタ224から供給する、というようになっている。
【0030】
なお、図1から図4の実施例では、各トランジスタに電界効果型トランジスタを用いた場合について例示しているが、バイポーラトランジスタなど、他の形態のトランジスタを用いても構わない。
また、図1から図4の実施例では、本発明を適用する半導体集積回路として2入力型の演算増幅器を示しているが、出力信号の変化範囲を駆動電圧VDからグランド電圧の範囲で変化させる必要の有る他の機能回路にも本発明は適用可能である。
【0031】
【発明の効果】
本発明による半導体集積回路は、導電型の異なる第1と第2の出力トランジスタの制御端子にそれぞれ第1と第2の信号ラインを接続し、その第1と第2の信号ラインの間に、相補対称動作をする導電型の異なった第1と第2のトランジスタの主電流路を接続する。そして第1のトランジスタの制御端子には、第1のトランジスタと同じ導電型でその制御端子が第1の信号ラインに接続された第3のトランジスタの主電流路を接続する。また、第2のトランジスタの制御端子には、第2のトランジスタと同じ導電型でその制御端子が第2の信号ラインに接続された第4のトランジスタの主電流路を接続する構成を特徴としている。
【0032】
このような本発明によれば、2つの入力信号の大きさがほぼ等しい時点を境にして2つの出力トランジスタのうち一方は必ずカレントミラー動作状態となり、同時に導通状態にならない。またカレントミラー動作状態になっている出力トランジスタの主電流路を通過する電流は人為的に設定でき、2つの出力トランジスタの主電流路を貫通する電流を小さい値にすることが可能である。さらに、本発明によれば4つのトランジスタと4つの定電流源でコントロール回路が構成できるため、従来に比べて素子数は少なくて済み、回路構成も簡素にできる。
従って、簡素な構成でクロスオーバー歪とクロスカレントの低減を同時に行える半導体集積回路を提供できる。
【図面の簡単な説明】
【図1】本発明による半導体集積回路の第1の実施例の回路図。
【図2】カレントミラー回路の構成になっている回路部分の説明用回路図。
【図3】本発明による半導体集積回路の第2の実施例の回路図。
【図4】本発明による半導体集積回路の第3の実施例の回路図。
【図5】従来の半導体集積回路(演算増幅器)のブロック構成図。
【符号の説明】
IN1:非反転入力端子(+側) IN2:反転入力端子(−側) OUT:出力端子 201:第1の出力トランジスタ 202:第2の出力トランジスタ 211:第1のトランジスタ 212:第2のトランジスタ 213:第3のトランジスタ 214:第4のトランジスタ
301:第1の信号ライン 302第2の信号ライン S21:第1の電流源 S22:第2の電流源
Claims (5)
- 互いの主電流路の一端が共通接続され、該主電流路の共通接続点が回路の出力端子に接続された、互いに異なる導電型の第1と第2の出力トランジスタと、
該第1、第2の出力トランジスタのそれぞれの制御端子に接続される第1と第2の信号ラインと、
該第1と第2の信号ライン間に主電流路が接続され、該第1の信号ラインの信号状態に応じて動作する、該第1の出力トランジスタと同じ導電型の第1のトランジスタと、
該第1と第2の信号ライン間に主電流路が接続され、該第2の信号ラインの信号状態に応じて動作する、該第2の出力トランジスタと同じ導電型の第2のトランジスタと、
を具備し、
該第1のトランジスタと該第2のトランジスタが相補対称動作をすることを特徴とする半導体集積回路。 - その制御端子が前記第1の信号ラインに接続され、主電流路の一端が前記第1のトランジスタの制御端子に接続され、主電流路の他端が駆動電圧供給点に接続された、該第1のトランジスタと同じ導電型の第3のトランジスタと、
その制御端子が前記第2の信号ラインに接続され、主電流路の一端が前記第2のトランジスタの制御端子に接続され、主電流路の他端がグランドに接続された、該第2のトランジスタと同じ導電型の第4のトランジスタと、
前記第3のトランジスタの主電流路と直列に接続された第1の電流源と、
前記第4のトランジスタの主電流路と直列に接続された第2の電流源と、
を具備することを特徴とする、請求項1に記載した半導体集積回路。 - その制御端子が前記第1の信号ラインに接続され、主電流路の一端が前記第1のトランジスタの制御端子に接続され、主電流路の他端が前記第1の出力トランジスタの主電流路の他端に接続された、該第1のトランジスタと同じ導電型の第3のトランジスタと、
その制御端子が前記第2の信号ラインに接続され、主電流路の一端が前記第2のトランジスタの制御端子に接続され、主電流路の他端が前記第2の出力トランジスタの主電流路の他端に接続された、該第2のトランジスタと同じ導電型の第4のトランジスタと、
前記第3のトランジスタの主電流路と直列に接続された第1の電流源と、
前記第4のトランジスタの主電流路と直列に接続された第2の電流源と、
を具備することを特徴とする、請求項1に記載した半導体集積回路。 - 前記第1の信号ラインに接続された第3の電流源と、
前記第2の信号ラインに接続された第4の電流源と、
該第1の信号ラインに接続された第1の差動増幅回路と、
該第2の信号ラインに接続された第2の差動増幅回路と、
を具備することを特徴とする、請求項1から請求項3のいずれかに記載した半導体集積回路。 - 演算増幅器を構成することを特徴とする、請求項4に記載した半導体集積回路。
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