JP3558911B2 - D / A converter - Google Patents
D / A converter Download PDFInfo
- Publication number
- JP3558911B2 JP3558911B2 JP03271399A JP3271399A JP3558911B2 JP 3558911 B2 JP3558911 B2 JP 3558911B2 JP 03271399 A JP03271399 A JP 03271399A JP 3271399 A JP3271399 A JP 3271399A JP 3558911 B2 JP3558911 B2 JP 3558911B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- converter
- adder
- signal
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するD/A変換装置に関するものであり、特に入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のD/A変換装置に関するものである。
【0002】
【従来の技術】
入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のD/A変換装置は、入力信号の振幅精度を時間軸精度に変換することで、回路に高精度のトリミングをしなくとも高い変換精度が実現できる。この様なD/A変換装置としては、例えば雑誌『ラジオ技術』1988年5月号pp.140〜143に記載されているようなD/A変換装置があった。
【0003】
以下に、従来のD/A変換装置について説明する。
図10はD/A変換装置のブロック図である。図10において、1001はディジタルフィルタ、1002はノイズシェーパ、1003はパルス幅変調器(PWM)、1004は1ビットD/A変換器、1005はローパスフィルタである。
まず、ディジタルフィルタ1001は入力信号のサンプリング周波数をp倍(pは2以上の整数)のサンプリング周波数に変換しかつfs/2以上の(fsは入力のサンプリング周波数)不要帯域を減衰させる。次に、ノイズシェーパ1002はディジタルフィルタ1001の出力信号の語長制限と語長制限時に発生する再量子化ノイズの周波数特性を所定の特性に変化させる。つまり、ノイズシェーパ1002において、入力信号はfs/2以下の周波数帯域において元の信号と同等の精度を有するサンプリング周波数が高く語長が小さい信号に変換される。次に、パルス幅変調器1003はノイズシェーパ1002の出力信号を1ビットの信号に変換する。そして、1ビットD/A変換器1004はパルス幅変調器1003の出力信号をアナログ信号に変換する。ローパスフィルタ1005は1ビットD/A変換器1004の出力から所望の帯域(fs/2以下)の信号を取り出し出力信号を生成する。
以上のように、入力信号の振幅精度を時間軸精度に変換することで回路に高精度のトリミングをしなくとも高い変換精度が実現できる。
【0004】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。
即ち、パルス幅変調器においてノイズシェーパで語長制限したデータを1ビットのディジタル信号に変換する際に高速のクロックが必要となる。例えば、ノイズシェーパの出力が11値、64fsであれば、パルス幅変調器のクロック周波数は少なくとも11×64fsとなる。そのため、不要輻射ノイズが広い周波数帯域にわたって発生するという問題点を有していた。
また、高速クロックはそのパルス幅が小さいため高精度なクロックが得られにくい。そのため、クロックのパルス幅変動がパルス幅変調器の出力信号のパルス幅を変動させる。即ち、クロック精度がD/A変換器全体の精度を決定するという問題点を有していた。
【0005】
本発明は上記従来の問題点を解決するもので、高速クロックを必要とせず、従って、不要輻射ノイズの発生を極力抑えることができ、D/A変換器で発生するノイズやひずみを低減することができ、クロック精度の影響を受けにくいD/A変換器を提供することを目的とする。
【0006】
【課題を解決するための手段】
この目的を達成するために本発明のD/A変換装置は、入力されたディジタル信号の不要な帯域を減衰させかつサンプリング周波数をp倍(p≧2)するディジタルフィルタと、ディジタルフィルタの出力信号の語長を制限しかつ、語長制限する際に発生する再量子化ノイズの周波数特性を所定の特性に変換する第1のノイズシェーパと、第1のノイズシェーパの出力信号を複数の1ビットの信号列に変換するデコーダと、デコーダの出力をアナログ信号に変換する1ビットD/A変換器列と、1ビットD/A変換器列の出力を加算する加算機とを備え、デコーダは、第1のノイズシェーパが出力するk通り(kは正の整数)の値を0以上の整数値に変換する第1の変換器と、第1の変換器の出力を入力とする第2のノイズシェーパを少なくとも(k−1)個と、少なくとも(k−1)個ある第2のノイズシェーパの出力をn個毎にm個取り出して加算し、そのn個の加算値を1ビットの信号列に変換する第2の変換器とを備え(n≦k−1、k≦m×n+1)、第2のノイズシェーパは、第1の変換器の出力信号と帰還信号を加算する第1の加算器と、第1の加算器の出力を量子化する量子化器と、量子化器の出力に重み付けを与える係数器と、量子化器の入力から係数器の出力を減算する第2の加算器と、第2の加算器の出力を入力とする所定の伝達特性を持つフィルタとを有し、第1の加算器に入力される帰還信号はフィルタの出力であり、フィルタは、0から始まる互いに独立しかつ連続したn個の整数値を初期値に持ち、量子化器は、少なくとも(k−1)個ある前記第2の加算器の出力が0から始まる少なくとも(k−1)個の独立し且つ連続した値で、かつ出力の総和が所定の値で一定になるように第1の加算器の出力を量子化する構成としたことを特徴としている。
【0007】
本発明のD/A変換装置において、デコーダのフィルタは、z−1の1次の伝達関数で記述される伝達特性を有すること、および量子化器が第1の加算器の出力が負であれば0を、正であれば第1の加算器の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算後整数値に変換した値を量子化値として出力することが好ましい。
【0008】
また、本発明のD/A変換装置において、デコーダのフィルタは、1−(1−z−1)2で記述される伝達特性を有し、量子化器は第1の加算器の出力が負であれば−1を、正であれば前記第1の加算器の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算後整数値に変換した値を量子化値としてまた前記量子化値が3以上の場合は2を量子化値として出力するようにすることが好ましい。
さらに、本発明のD/A変換装置において、デコーダが、入力信号のサンプリング時間において、デコーダの出力値が変化するときに流れるパルス状の電源電流の和が一定となるような1ビットの信号列を出力する第3の変換器を備えた構成とすることが好ましい。
【0009】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1におけるD/A変換装置のブロック図を示す。
図2は図1に示した実施の形態1におけるD/A変換装置の動作説明図を示す。
図1において、101は入力端子、102はディジタルフィルタ、103はノイズシェーパ、104はデコーダ、105は1ビットD/A変換器列、106は加算器、107は出力端子である。
図2において、201は入力端子、202は変換器、203はノイズシェーパ、204は加算器、205は量子化器、206は係数器、207は加算器、208はフィルタ、209は変換器である。
【0010】
この様に構成された本発明の実施の形態1のD/A変換装置について、以下その動作を説明する。
入力端子101を通じてディジタル信号が入力される。この信号がコンパクトディスク(CD)から再生されたものであれば、サンプリング周波数(fs)44.1kHz、語長16ビットの信号である。
ディジタルフィルタ102は、入力端子101を介して入力された信号のサンプリング周波数をp倍(pは正の整数)し、且つ不要な帯域を減衰させる。CDを例に取れば、pは4か8で、20kHz以上を60dB以上減衰させるのが一般的である。
【0011】
次に、ノイズシェーパ103はディジタルフィルタ102の出力を数ビットの語長を持つディジタル信号に変換する。このとき入力端子101から入力された信号のfs/2以下の周波数帯域における性能(ダイナミックレンジ等)を劣化させずに語長制限を行うために、オーバーサンプリング及び再量子化ノイズの周波数特性を所望の特性(fs/2以下の周波数帯域で元の入力信号と同等のダイナミックレンジが得られる)に変換する。CDを例に取れば、入力信号(16ビット以上、4fsまたは8fs、16ビット以上になるのはディジタルフィルタでの演算誤差を少なくするためである)を1〜4ビット(2〜16値)程度に語長制限、32fs〜256fs程度にオーバーサンプリング、量子化ノイズの周波数特性を1次〜5次程度の微分特性またはハイパス特性に変換するのが一般的である。本実施の形態1ではノイズシェーパ103の出力語長は3値(1.58ビット)以上とする。
【0012】
デコーダ104は、まず、ノイズシェーパ103の出力(k値)を少なくとも(k−1)個の1ビット(2値)の信号列に変換する。入力がk値であるのに出力が(k−1)個で十分なのは、入力が0の場合は(k−1)個の出力を全て0にする事で実現できるからである。そして、この(k−1)個の1ビット信号列は、n個毎にm個取り出し加算され、そしてそのn個の加算値は再び1ビットの信号列に変換され、出力される(なお、n,mはn≦k−1、k≦m×n+1を満足する整数)。
1ビットのD/A変換器列105は、デコーダ104の出力をアナログ信号に変換する。
そして、加算器106は1ビットD/A変換器列105の出力を加算し、出力端子107を介して信号を出力する。
【0013】
次に、デコーダ104の動作を図2を用いて説明する。
まず、変換器202は、入力端子201から入力されたk値の信号(ノイズシェーパ103の出力)を0から始まる連続した正の整数値に変換する。これは、例えば、入力端子201からの入力が−2〜+2の5値の信号であれば、この信号に2を加算して0〜4の5値の信号に変換することを意味する。
この様に変換された信号は(k−1)個あるノイズシェーパ203にて1ビットの信号列に変換される。
【0014】
次に、ノイズシェーパ203の動作を説明する。加算器204は変換器202の出力とフィルタ208の出力を加算する。そして、量子化器205は加算器204の出力を量子化する。加算器207は量子化器205の入力信号から係数器206で量子化器205の出力に対して重み付けを行った出力信号の差、即ち量子化器205で発生した量子化ノイズを算出する。フィルタ208はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器204に出力する。以上の構成で、ノイズシェーパを実現している。
ここで、量子化器205は加算器204の出力を(k−1)で除算し、除算結果を整数化する。更に(k−1)個あるノイズシェーパ203で発生する量子化ノイズの総和が一定値になるように量子化器の出力値を制御している。具体的には、フィルタ208の初期値を0から始まる(k−1)個の独立しかつ連続した正の整数値とし、かつ(k−1)個ある加算器207の出力(−Ni:量子化ノイズ)が0から始まる(k−1)個の独立しかつ連続した値になるようにしている。この様にして、量子化器205は加算器204の出力を量子化している。
【0015】
次に、変換器209は、(k−1)個あるノイズシェーパ203の出力をn個の1ビット信号列に変換して出力する。変換器209の動作を説明する。まず、変換器209には、ノイズシェーパ203の出力タイミング毎に(k−1)個の信号が入力される。この(k−1)個の入力信号を例えば図2に示したノイズシェーパ0を基準に、n個飛びに(1≦n≦k−1)入力信号をm個取り出し(k≦m×n+1)、それを加算する。同様にノイズシェーパ1を基準にn個飛びに入力信号をm個取り出し、加算する。つまり、一つの出力は、ノイズシェーパ0,n,2n,3n,…,m(n−1)の出力の加算値、また他の出力は、ノイズシェーパ1,n+1,2n+1,…,m(n−1)+1の出力の加算値となり、変換器209の入力信号の入力サンプル毎にこれらの信号がn個出力される。以上の処理で、変換器209への(k−1)個の入力信号は、各m個ずつ加算されたn個の信号に変換される。更に、この加算された信号を1ビット(2値)の信号に変換後、出力する。
そして1ビットD/A変換器列105でアナログ信号に変換後、加算器106で加算され出力端子107から出力される。
【0016】
次に、デコーダ104の動作を数式を用いて説明する。ノイズシェーパ203の入力信号をx、フィルタ208の伝達関数をH(z)、各量子化器205で発生する量子化ノイズをNi(i=0,1,…,k−1)、各量子化器205の出力をQi、各1ビットD/A変換器の出力及び発生する誤差をそれぞれDi及びEi、各1ビットD/A変換器の出力値の総加平均値をD、加算器106の出力をyとすると(数1)、(数2)、(数3)が成立する。ここで、数式は量子化器205のサンプリングレートを基準に表現している。そのため、変換器209の出力を加算したものは量子化器205の出力を直接加算した場合と等価になるため省いている。
【0017】
【数1】
Qi=[x+{1−H(z)}・Ni]/(k−1)
【数2】
Di=D+Ei
【数3】
y=ΣDi・Qi
また、1ビットD/A変換器の出力の平均値Dは総加平均であるから(数4)で算出できる。
【数4】
D=ΣDi/(k−1)
従って、(数2)と(数4)より(数5)の関係が成立する。
【数5】
ΣEi=0
以上の数式を用いて(数3)を整理すると(数6)となる。
【0018】
また、量子化器205は量子化ノイズNiの総和が一定になるように加算器204の出力を量子化している。(数7)
【数7】
ΣNi=一定
また、{1−H(z)}を微分特性とすると、{1−H(z)}と一定値との積、即ち一定値の微分は0となる。(数8)
【数8】
{1−H(z)}・ΣNi=0
以上より、(数9)、(数10)が成立するから、出力yは(数11)となる。
【数10】
【数11】
y=D・x+{1−H(z)}/(k−1)・ΣEi・Ni
【0019】
従って、(数11)より加算器106の出力は1ビットD/A変換器の出力平均値Dとノイズシェーパ103の出力との積と、1ビットD/A変換器で発生する誤差と{1−H(z)}との積の和で表現できる。{1−H(z)}は微分特性であるため、fs/2以下の帯域で1ビットD/A変換器で発生する誤差成分を小さくでき、1ビットD/A変換器の回路精度を高めなくても、精度の良いD/A変換装置を提供できる。
【0020】
以上の様に、本発明の第1の実施例に示したD/A変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の1ビットの信号列に変換後、1ビットのD/A変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
【0021】
そのため、ノイズシェーパの出力をPWM等を用いて1つの1ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる。また、デコーダから出力される1ビットの信号列はノイズシェーパの出力階調数より小さいため、1ビットD/A変換器列の数を小さくできる。そのため、回路規模を小さくできる。また、1ビットD/A変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、1ビットD/A変換器の回路精度を高めなくとも高精度なD/A変換装置が実現できる。
【0022】
(実施の形態2)
図3は本発明の第2の実施の形態におけるD/A変換装置のデコーダのブロック図を示す。
図3に示す実施の形態2のデコーダ104は、図2に示す実施の形態1のデコーダ104において、各ノイズシェーパ303のフィルタ308の伝達関数を具体的なものとしたものであり、図3中、入力端子301、変換器302、加算器304、量子化器305、係数器306、加算器307および変換器309は図2の対応する構成要素201、202、204、205、206、207および209と基本的に同一の機能および構成を有する。
【0023】
そこで、以下では、デコーダ104のノイズシェーパ303の動作を具体的に説明する。加算器304は変換器302の出力とフィルタ308の出力を加算する。そして、量子化器305は加算器304の出力を量子化する。加算器307は量子化器305の入力信号から係数器306で量子化器305の出力を重み付けした出力信号の差を算出する。即ち量子化器305で発生した量子化ノイズを算出する。フィルタ308はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器304に出力する。以上の構成で、ノイズシェーパを構成する。本第2の実施の形態ではフィルタ308の伝達関数をz−1の1次の伝達特性で与える。ここでは、簡単になるようにフィルタ308の伝達特性をz−1とすると、(数1)より全体では1次のノイズシェーパを構成する。
【0024】
そして、量子化器305は(数7)を満たすために以下の動作をする。まず、(k−1)個のフィルタ308は1次の多項式であるため、各々において1個の初期値を有する。この初期値0から始まる(k−1)個の連続した正の整数値とし、加算器304の出力が負であれば0を出力する。また、正であれば加算器304の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算し、その結果を整数値に量子化し出力する。更に、量子化値が1以上にならない様に2以上は1を出力する。
【0025】
具体例を示す。入力端子301に入力される信号は−2〜+2の5値の信号で{−2,−1,0,1,2,0}の信号が入力した場合の各部の出力値を表1に示す。ここでは、説明を簡単化するために1ビットD/A変換器105の振幅値を1、発生する変換誤差を0としている。この表1より、入力信号である変換器302の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【0026】
【表1】
【0027】
次に例えば、4つの量子化器305から出力される2値信号列を2つの2値信号列に変換することを考えると、4つの2値の信号列は、変換器309で2つの1ビット(2値)の信号列に変換される。この様子を(表2)を用いて説明する。(表2)における量子化器305の4つの出力を上から順にノイズシェーパ0,1,2,3の出力とする。4つの信号列を2つの信号列にするから、変換器309の出力はノイズシェーパ0と2及び、ノイズシェーパ1と3の出力の加算値となる。次のこの加算結果を例えばPWM等で2値信号に変換する。(表2)の出力は後述する図6で示される波形にて、0,1,2の出力階調を2値信号のパルス幅に置き換えて表現している。
【0028】
【表2】
以上のようにして、全体としてノイズシェーパ303は1次のノイズシェーパ特性を実現している。その結果、fs/2以下の帯域で1ビットD/A変換器で発生する誤差成分を小さくでき、1ビットD/A変換器の回路精度を高めなくても、精度の良いD/A変換装置を提供できる。
【0029】
以上の様に、本発明の第2の実施の形態に示したD/A変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで1ビットの信号列に変換し、1ビットのD/A変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
そのため、実施の形態2においても実施の形態1と同様の作用効果を奏することができる。
【0030】
(実施の形態3)
図4は本発明の第3の実施の形態におけるD/A変換装置のデコーダのブロック図を示す。
図4を図2、図3と比較すれば明かなように、ノイズシェーパ403のフィルタ408の伝達関数を2次のノイズシェーパ特性を与えるように設定したことが特徴である。したがって、入力端子401、変換器402、加算器404、量子化器405、係数器406、加算器407および変換器409は、図2、図3に示すものと基本的に同一の機能・構成を有する。
【0031】
この様に構成された本発明の第3の実施の形態のD/A変換装置について、以下その動作について本発明の第1の実施の形態と異なる動作をする部分を中心に説明をする。
デコーダ104の動作を図4を用いて説明する。
まず、変換器402は、入力端子401から入力されたk値の信号(ノイズシェーパ103の出力)を0から始まる連続した正の整数値に変換する。例えば、入力が−2〜+2の5値の信号であればこの信号を0〜4の5値の信号に変換することを意味する。
この様に変換された信号は(k−1)個あるノイズシェーパ403にて1ビットの信号列に変換され、そして1ビットD/A変換器列105でアナログ信号に変換後加算器106で加算され出力端子107から出力される。
【0032】
次に、ノイズシェーパ403の動作を説明する。加算器404は変換器402の出力とフィルタ408の出力を加算する。そして、量子化器405は加算器404の出力を量子化する。加算器407は量子化器405の入力信号から係数器406で量子化器405の出力を重み付けした出力信号の差を算出する。即ち量子化器405で発生した量子化ノイズを算出する。フィルタ408はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器404に出力する。以上の構成で、ノイズシェーパを構成する。本第3の実施の形態ではフィルタ408の伝達関数を1−(1−z−1)2に設定し、(数1)より明らかなように全体では2次のノイズシェーパを構成する。
【0033】
そして、量子化器405は(数7)を満たすために以下の動作をする。まず、(k−1)個のフィルタ408は2次の多項式であるため、各々において2個の初期値を有する。この2つの初期値を同一とし、かつ0から始まる(k−1)個の連続した正の整数値とし、加算器404の出力が負であれば−1を出力する。また、正であれば加算器404の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算し、その結果を整数に量子化し出力する。更に、量子化値が2以上にならない様に3以上は2を出力する。
【0034】
具体例を示す。入力端子401に入力される信号は−2〜+2の5値の信号で{−2,−1,0,1,2,0}の信号が入力した場合の各部の出力値を(表3)に示す。ここでは、説明を簡単化するために1ビットD/A変換器105の振幅値を1、発生する変換誤差を0としている。この(表3)より、入力信号である変換器402の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【0035】
【表3】
【0036】
次に例えば、4つの量子化器405から出力される2値信号列を2つの2値信号列に変換することを考えると、4つの2値の信号列は、変換器409で2つの1ビット(2値)の信号列に変換される。この様子を(表4)を用いて説明する。(表4)における量子化器405の4つの出力を上から順にノイズシェーパ0,1,2,3の出力とする。4つの信号列を2つの信号列にするから、変換器409の出力はノイズシェーパ0と2及び、ノイズシェーパ1と3の出力の加算値となる。次のこの加算結果を例えばPWM等で2値信号に変換する。(表4)の出力は後述する図6で示される波形にて、0,1,2の出力階調を2値信号のパルス幅に置き換えて表現している。ノイズシェーパ403の動作タイミングの2倍で動作させることで、0,1,2の出力階調を2値信号のパルス幅に置き換えて表現している。
【0037】
【表4】
【0038】
以上のようにして、全体としてノイズシェーパ403は2次のノイズシェーパ特性を実現している。その結果、fs/2以下の帯域で1ビットD/A変換器で発生する誤差成分を小さくでき、1ビットD/A変換器の回路精度を高めなくても、精度の良いD/A変換装置を提供できる。
以上の様に、本発明の第3の実施の形態においても、第1、第2の実施の形態と同様の作用・効果を奏することができる。
【0039】
(実施の形態4)
図5は本発明の第4の実施例におけるD/A変換装置のブロック図を示す。
図5に示す本発明の第4の実施の形態のデコーダ104は、図2に示す本発明の第1の実施の形態のデコーダ104の出力側の変換器の出力に対し、さらに一つの変換器510を接続して構成したもので、入力端子501、変換器502、ノイズシェーパ503、加算器504、量子化器505、係数器506、加算器507、フィルタ508、変換器509は、図2に示した入力端子201、変換器202、ノイズシェーパ203、加算器204、量子化器205、係数器206、加算器207、フィルタ208、変換器209とまったく同一の動作をする。
【0040】
図6,図7,図8,図9は図5に示した変換器510の動作説明図である。
この様に構成された本発明の第4の実施の形態のD/A変換装置について、以下その動作を本発明の第1の実施の形態と異なる動作をする部分を中心に説明をする。即ち、異なる動作をする変換器510を中心に説明する。
実施の形態1,2,3で述べたように、デコーダ104はノイズシェーパ103の出力信号を複数の1ビット信号列に変換する。ここで、変換器510は、変換器509の出力信号をもとに、出力信号の出力値が変化する時に流れるパルス状の電源電流の和が一定になるように1ビットの信号列を出力する。
【0041】
以下、具体例を示して説明する。ここではフィルタ508の伝達関数をz−1とし、入力端子501に入力される信号は−2〜+2の5値の信号で{−2,−1,0,1,2,0}の信号が入力した場合を考える。変換器510を除いては、(表1)及び(表2)に示す動作をする。これらの表よりデコーダ104の出力信号は図6に示すパルス幅を持つ2値の信号列を出力する。このパルス信号が出力される際に(出力パルスの振幅値が変化するところ)同図に示したパルス状の電源電流が流れる。このパルス電流が回路の電源ラインやグランドラインの共通インピーダンス等により、1ビットD/A変換器間で互いに影響を及ぼしたり、電源やグランド電位の変化を発生させ、D/A変換器の出力波形に影響を及ぼし、出力信号の品質即ちD/A変換装置の性能(歪率やダイナミックレンジ等)が劣化する等の問題点がある。また、パルス電流の発生は、デコーダ104の出力値により変化する問題点もある。
【0042】
変換器510は、変換器509の出力信号に基づき、電源電流の発生を1サンプルの間で一定としている。図6からわかるように出力1と出力2の組み合わせの時が一番パルスの変化回数が多くなる。例えば、図7に示すように変換器509の出力が0と1の場合、変換器509だけでは出力1の出力パルスの変化時点のみにパルス状の電流が発生し、図6の出力1と出力2の組み合わせとは異なる。そこで、図7に示すように変換器510からパルスを発生させると、トータルの電源電流は、図6に示した出力1と出力2の組み合わせと同一となる。また、図8に示すように、出力1と出力1同士では、出力1のタイミングで図7に示した例の2倍のパルス電流が流れる。そこで、図8に示すように電源電流が互いにうち消しあうようなパルスを変換器510から出力することで、トータル電源電流が一定の形となる。更に、図9に示すように出力2同士の場合も同様に、出力2の波形が1つの場合と比較して、2倍になっている。この電源電流を打ち消しあうように、変換器510からパルスを出力するとトータルの電源電流は、デコーダ104の出力値に関係なく一定の形にすることができる。
以上のようにして、変換器510は変換器509の出力値に応じて全体として一定の電源電流が流れるように制御することで、信号データ、即ち、入力データに関係なく電源電流を一定にすることができ、D/A変換器の出力の性能を劣化させることがないD/A変換装置を提供できる。
【0043】
【発明の効果】
以上の様に、入力された信号をディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の1ビットの信号列に変換し、1ビットのD/A変換器列でアナログ信号に変換し加算器で加算して出力することで、ノイズシェーパの出力をPWM等を用いて1つの1ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる効果が得られる。
【0044】
また、デコーダから出力される1ビットの信号列はノイズシェーパの出力階調数より小さいため、1ビットD/A変換器列の数を小さくできる。そのため、回路規模を小さくできる。
また、1ビットD/A変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、1ビットD/A変換器の回路精度を高めなくとも高精度なD/A変換装置が実現できる効果が得られる。
また、1ビットD/A変換器で発生するパルス状の電源電流を出力信号に関係なく一定とすることができるため、電源電位やグランド電位の変動によりD/A変換器の出力が変動することがない。そのため、高精度なD/A変換装置が実現できる効果が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるD/A変換装置の構成を示すブロック図。
【図2】本発明の第1の実施の形態におけるD/A変換装置のデコーダの構成を示すブロック図。
【図3】本発明の第2の実施の形態におけるD/A変換装置のデコーダの構成を示すブロック図。
【図4】本発明の第3の実施の形態におけるD/A変換装置のデコーダの構成を示すブロック図。
【図5】本発明の第4の実施の形態におけるD/A変換装置のデコーダの構成を示すブロック図。
【図6】本発明の第4の実施の形態におけるD/A変換装置のデコーダの動作を説明する説明図。
【図7】本発明の第4の実施の形態におけるD/A変換装置のデコーダの動作を説明する説明図。
【図8】本発明の第4の実施の形態におけるD/A変換装置のデコーダの動作を説明する説明図。
【図9】本発明の第4の実施の形態におけるD/A変換装置のデコーダの動作を説明する説明図。
【図10】従来のD/A変換装置の構成を示すブロック図。
【符号の説明】
101 入力端子
102 ディジタルフィルタ
103 ノイズシェーパ
104 デコーダ
105 1ビットD/A変換器列
106 加算器
107 出力端子
202、302、402 変換器
203、303、403 ノイズシェーパ
204、304、404 加算器
205、305、405 量子化器
206、306、406 係数器
207、307、407 加算器
208、308、408 フィルタ
209、309、409、509 変換器
510 変換器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital-to-analog (D / A) converter for converting a digital signal into an analog signal, and more particularly to a digital-to-analog (D / A) converter that performs oversampling and bit compression of an input digital signal using a digital filter and a noise shaper. Things.
[0002]
[Prior art]
A D / A converter that performs oversampling and bit compression of an input digital signal using a digital filter and a noise shaper converts the amplitude accuracy of the input signal to time axis accuracy, thereby performing high-precision trimming on the circuit. A high conversion accuracy can be realized without doing so. As such a D / A converter, for example, a magazine “Radio Technology”, May 1988, pp. There was a D / A converter as described in 140-143.
[0003]
Hereinafter, a conventional D / A converter will be described.
FIG. 10 is a block diagram of the D / A converter. In FIG. 10, 1001 is a digital filter, 1002 is a noise shaper, 1003 is a pulse width modulator (PWM), 1004 is a 1-bit D / A converter, and 1005 is a low-pass filter.
First, the digital filter 1001 converts the sampling frequency of the input signal to a sampling frequency p times (p is an integer of 2 or more) and attenuates an unnecessary band of fs / 2 or more (fs is the sampling frequency of the input). Next, the noise shaper 1002 limits the word length of the output signal of the digital filter 1001 and changes the frequency characteristics of the requantization noise generated when the word length is limited to predetermined characteristics. That is, in the noise shaper 1002, the input signal is converted into a signal having a high sampling frequency and a small word length having the same accuracy as the original signal in a frequency band of fs / 2 or less. Next, the
As described above, by converting the amplitude accuracy of the input signal to the time axis accuracy, high conversion accuracy can be realized without performing high-precision trimming on the circuit.
[0004]
[Problems to be solved by the invention]
However, the above conventional configuration has the following problems.
That is, a high-speed clock is required when the data whose word length is limited by the noise shaper is converted into a 1-bit digital signal in the pulse width modulator. For example, if the output of the noise shaper is 11 values and 64 fs, the clock frequency of the pulse width modulator is at least 11 × 64 fs. Therefore, there is a problem that unnecessary radiation noise is generated over a wide frequency band.
In addition, since the high-speed clock has a small pulse width, it is difficult to obtain a high-accuracy clock. Therefore, the pulse width fluctuation of the clock changes the pulse width of the output signal of the pulse width modulator. That is, there has been a problem that the clock accuracy determines the accuracy of the entire D / A converter.
[0005]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems, and does not require a high-speed clock. Therefore, it is possible to suppress the generation of unnecessary radiation noise as much as possible, and to reduce noise and distortion generated in a D / A converter. And a D / A converter that is less affected by clock accuracy.
[0006]
[Means for Solving the Problems]
In order to achieve this object, a D / A converter according to the present invention includes a digital filter that attenuates an unnecessary band of an input digital signal and increases the sampling frequency p times (p ≧ 2), and an output signal of the digital filter. And a first noise shaper for converting the frequency characteristic of requantization noise generated when the word length is restricted to a predetermined characteristic, and converting the output signal of the first noise shaper into a plurality of 1-bit signals. A decoder for converting the output of the decoder into an analog signal, and an adder for adding the output of the 1-bit D / A converter train. A first converter that converts k values (k is a positive integer) output by the first noise shaper into an integer value of 0 or more, and a second noise that receives an output of the first converter as an input Fewer shapers Also, (k-1) and at least (k-1) outputs of the second noise shaper having at least (k-1) m are extracted and added every n, and the added values of n are converted into a 1-bit signal sequence. (N ≦ k−1, k ≦ m × n + 1), and the second noise shaper includes a first adder that adds the output signal of the first converter and the feedback signal. A quantizer for quantizing the output of the first adder, a coefficient unit for weighting the output of the quantizer, a second adder for subtracting the output of the coefficient unit from the input of the quantizer, A filter having a predetermined transfer characteristic with the output of the second adder as an input, wherein a feedback signal input to the first adder is an output of the filter, and the filters are independent of each other starting from 0. And an initial value of n consecutive integer values, and the quantizer performs at least (k-1) second integers. Are quantized such that the outputs of the adders are at least (k-1) independent and continuous values starting from 0 and the sum of the outputs is constant at a predetermined value. It is characterized by having a configuration.
[0007]
In the D / A converter of the present invention, the filter of the decoder is z -1 , And the quantizer sets the output of the first adder to 1 bit if the output of the first adder is negative and 1 bit if the output of the first adder is negative. It is preferable that a value converted into an integer value after division by the number of D / A converters (at least (k-1)) is output as a quantization value.
[0008]
In the D / A converter of the present invention, the filter of the decoder is 1- (1-z -1 ) 2 , And the quantizer converts the output of the first adder to -1 if the output of the first adder is negative, and outputs the output of the first adder to a 1-bit D / A converter if the output is positive. It is preferable to output a value converted to an integer value after division by the number (at least (k-1)) as a quantized value, and to output 2 as a quantized value when the quantized value is 3 or more. .
Further, in the D / A converter according to the present invention, the decoder is arranged such that a one-bit signal train in which the sum of pulse-like power supply currents flowing when the output value of the decoder changes is constant during the sampling time of the input signal. Is preferably provided with a third converter that outputs
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a block diagram of a D / A converter according to
FIG. 2 is a diagram illustrating the operation of the D / A converter according to the first embodiment shown in FIG.
In FIG. 1, 101 is an input terminal, 102 is a digital filter, 103 is a noise shaper, 104 is a decoder, 105 is a 1-bit D / A converter train, 106 is an adder, and 107 is an output terminal.
2,
[0010]
The operation of the D / A converter according to
A digital signal is input through the
The
[0011]
Next, the
[0012]
First, the
The 1-bit D /
Then, the
[0013]
Next, the operation of the
First, the
The signal thus converted is converted into a 1-bit signal sequence by the (k-1) noise shapers 203.
[0014]
Next, the operation of the noise shaper 203 will be described. The
Here, the
[0015]
Next, the
After being converted into an analog signal by the 1-bit D /
[0016]
Next, the operation of the
[0017]
(Equation 1)
Qi = [x + {1-H (z)}. Ni] / (k-1)
(Equation 2)
Di = D + Ei
(Equation 3)
y = ΣDi ・ Qi
Also, the average value D of the output of the 1-bit D / A converter is the total averaging, and can be calculated by (Equation 4).
(Equation 4)
D = ΣDi / (k−1)
Therefore, the relationship of (Expression 5) is established from (Expression 2) and (Expression 4).
(Equation 5)
ΣEi = 0
(Equation 3) is rearranged into (Equation 6) using the above equations.
[0018]
Further, the
(Equation 7)
ΣNi = constant
When {1-H (z)} is a differential characteristic, the product of {1-H (z)} and a constant value, that is, the derivative of the constant value is zero. (Equation 8)
(Equation 8)
{1-H (z)}. {Ni = 0
As described above, since (Equation 9) and (Equation 10) are satisfied, the output y is (Equation 11).
(Equation 10)
(Equation 11)
y = D · x + {1-H (z)} / (k−1) · {Ei · Ni
[0019]
Therefore, according to (Equation 11), the output of the
[0020]
As described above, the D / A converter according to the first embodiment of the present invention performs band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise with a digital filter and a noise shaper. After converting data into a plurality of 1-bit signal strings by a decoder, the data is converted into an analog signal by a 1-bit D / A converter string, added by an adder, and output.
[0021]
Therefore, since it is not necessary to convert the output of the noise shaper into one 1-bit signal sequence using PWM or the like, a high clock is not required. Therefore, generation of unnecessary radiation noise is reduced. Further, since the 1-bit signal train output from the decoder is smaller than the number of output gradations of the noise shaper, the number of 1-bit D / A converter trains can be reduced. Therefore, the circuit scale can be reduced. Further, the error generated in the 1-bit D / A converter can be reduced by the noise shaper characteristic of the decoder. Therefore, a highly accurate D / A converter can be realized without increasing the circuit accuracy of the 1-bit D / A converter.
[0022]
(Embodiment 2)
FIG. 3 shows a block diagram of a decoder of a D / A converter according to a second embodiment of the present invention.
The
[0023]
Therefore, the operation of the noise shaper 303 of the
[0024]
Then, the
[0025]
A specific example will be described. The signal input to the
[0026]
[Table 1]
[0027]
Next, for example, considering that the binary signal sequence output from the four
[0028]
[Table 2]
As described above, the noise shaper 303 realizes a primary noise shaper characteristic as a whole. As a result, an error component generated by the 1-bit D / A converter can be reduced in a band of fs / 2 or less, and a high-precision D / A converter can be performed without increasing the circuit accuracy of the 1-bit D / A converter. Can be provided.
[0029]
As described above, the D / A converter according to the second embodiment of the present invention performs band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise using a digital filter and a noise shaper. The data is converted into a 1-bit signal sequence by a decoder, converted into an analog signal by a 1-bit D / A converter sequence, added by an adder, and output.
Therefore, the same operation and effect as in the first embodiment can be obtained in the second embodiment.
[0030]
(Embodiment 3)
FIG. 4 shows a block diagram of a decoder of a D / A converter according to the third embodiment of the present invention.
As is clear from comparison of FIG. 4 with FIGS. 2 and 3, a characteristic is that the transfer function of the
[0031]
The operation of the D / A converter according to the third embodiment of the present invention having the above-described configuration will be described below, focusing on parts that operate differently from the first embodiment of the present invention.
The operation of the
First, the
The signal thus converted is converted into a 1-bit signal sequence by (k-1) noise shapers 403, converted into an analog signal by a 1-bit D /
[0032]
Next, the operation of the noise shaper 403 will be described.
[0033]
Then, the
[0034]
A specific example will be described. The signal input to the
[0035]
[Table 3]
[0036]
Next, for example, considering that the binary signal sequence output from the four
[0037]
[Table 4]
[0038]
As described above, the noise shaper 403 realizes a secondary noise shaper characteristic as a whole. As a result, an error component generated by the 1-bit D / A converter can be reduced in a band of fs / 2 or less, and a high-precision D / A converter can be performed without increasing the circuit accuracy of the 1-bit D / A converter. Can be provided.
As described above, also in the third embodiment of the present invention, the same operation and effect as those of the first and second embodiments can be obtained.
[0039]
(Embodiment 4)
FIG. 5 is a block diagram of a D / A converter according to a fourth embodiment of the present invention.
The
[0040]
FIGS. 6, 7, 8, and 9 are explanatory diagrams of the operation of the
The operation of the D / A converter according to the fourth embodiment of the present invention having the above-described configuration will be described below, focusing on parts that operate differently from the first embodiment of the present invention. That is, the description focuses on the
As described in the first, second, and third embodiments, the
[0041]
Hereinafter, a specific example will be described. Here, the transfer function of the
[0042]
As described above,
[0043]
【The invention's effect】
As described above, the input signal is subjected to band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise by a digital filter and a noise shaper, and the data is converted into a plurality of 1-bit signal strings by a decoder. It is necessary to convert the output of the noise shaper into one 1-bit signal sequence using PWM or the like by converting the signal and converting it into an analog signal with a 1-bit D / A converter sequence and adding and outputting the analog signal with an adder. There is no need for high clocks. Therefore, an effect of reducing generation of unnecessary radiation noise can be obtained.
[0044]
Further, since the 1-bit signal train output from the decoder is smaller than the number of output gradations of the noise shaper, the number of 1-bit D / A converter trains can be reduced. Therefore, the circuit scale can be reduced.
Further, the error generated in the 1-bit D / A converter can be reduced by the noise shaper characteristic of the decoder. Therefore, an effect that a highly accurate D / A converter can be realized without increasing the circuit accuracy of the 1-bit D / A converter is obtained.
In addition, since the pulsed power supply current generated by the 1-bit D / A converter can be constant regardless of the output signal, the output of the D / A converter fluctuates due to fluctuations in the power supply potential and the ground potential. There is no. Therefore, an effect that a highly accurate D / A converter can be realized is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a D / A converter according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a decoder of the D / A converter according to the first embodiment of the present invention.
FIG. 3 is a block diagram illustrating a configuration of a decoder of a D / A converter according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a decoder of a D / A converter according to a third embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 6 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 7 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 8 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 9 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a conventional D / A converter.
[Explanation of symbols]
101 input terminal
102 Digital filter
103 Noise Shaper
104 decoder
105 1-bit D / A converter train
106 adder
107 output terminal
202, 302, 402 converter
203, 303, 403 Noise shaper
204, 304, 404 adder
205, 305, 405 Quantizer
206, 306, 406 Coefficient unit
207, 307, 407 Adder
208, 308, 408 filters
209, 309, 409, 509 Converter
510 converter
Claims (4)
前記ディジタルフィルタの出力信号の語長を制限しかつ、語長制限する際に発生する再量子化ノイズの周波数特性を所定の特性に変換する第1のノイズシェーパと、
前記第1のノイズシェーパの出力信号を前記第1のノイズシェーパの出力階調より小さい階調を表現できる複数の1ビットの信号列に変換するデコーダと、
前記デコーダの出力をアナログ信号に変換する1ビットD/A変換器列と、
前記1ビットD/A変換器列の出力を加算する加算器とを備え、
前記デコーダは、前記第1のノイズシェーパが出力するk通り(kは正の整数)の値を0以上の整数値に変換する第1の変換器と、
前記第1の変換器の出力を入力とする第2のノイズシェーパを少なくとも(k−1)個と、
前記少なくとも(k−1)個ある第2のノイズシェーパの出力をn個毎にm個取り出して加算し、そのn個の加算値を1ビットの信号列に変換する第2の変換器とを備え(n≦k−1、k≦m×n+1)、
前記第2のノイズシェーパは、前記第1の変換器の出力信号を一方の加算値とする第1の加算器と、
前記第1の加算器の出力を量子化する量子化器と、
前記量子化器の出力に重み付けを与える係数器と、
前記量子化器の入力から前記係数器の出力を減算する第2の加算器と、
前記第2の加算器の出力を入力とする所定の伝達特性を持つフィルタとを有し、
前記フィルタは、0から始まる互いに独立しかつ連続したn個の整数値を初期値に持ち、その出力は前記第1の加算器に入力されて前記第1の変換器の出力と加算され、
前記量子化器は、少なくとも(k−1)個ある前記第2の加算器の出力が0から始まる少なくとも(k−1)個の独立し且つ連続した値で、かつ出力の総和が所定の値で一定になるように前記第1の加算器の出力を量子化することを特徴とするD/A変換装置。A digital filter for attenuating an unnecessary band of the input digital signal and p times the sampling frequency (p ≧ 2);
A first noise shaper that limits a word length of the output signal of the digital filter and converts a frequency characteristic of requantization noise generated when the word length is limited into a predetermined characteristic;
A decoder for converting an output signal of the first noise shaper into a plurality of 1-bit signal strings capable of expressing a gradation smaller than an output gradation of the first noise shaper;
A 1-bit D / A converter train for converting the output of the decoder into an analog signal;
An adder for adding the output of the 1-bit D / A converter sequence,
A first converter for converting k values (k is a positive integer) output from the first noise shaper into integer values of 0 or more;
At least (k-1) second noise shapers having the output of the first converter as an input;
A second converter for extracting and adding m outputs of at least (k-1) second noise shapers every n and converting the n added values into a 1-bit signal sequence; Equipped (n ≦ k−1, k ≦ m × n + 1),
A second adder that takes the output signal of the first converter as one addition value,
A quantizer for quantizing an output of the first adder;
A coefficient unit that weights the output of the quantizer;
A second adder for subtracting the output of the coefficient unit from the input of the quantizer;
A filter having a predetermined transfer characteristic having an output of the second adder as an input,
The filter has an initial value of n independent and consecutive integer values starting from 0, an output of which is input to the first adder and added to an output of the first converter ,
The quantizer has at least (k-1) at least (k-1) independent and continuous values of the outputs of the second adders starting from 0, and the sum of the outputs is a predetermined value. Wherein the output of the first adder is quantized so as to be constant.
前記デコーダの量子化器は、第1の加算器の出力が負であれば0を、正であれば前記第1の加算器の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算後整数値に変換した値を量子化値として出力することを特徴とする請求項1記載のD/A変換器。The filter of the decoder has a transfer characteristic described by a first-order transfer function of z −1 ,
The quantizer of the decoder converts the output of the first adder to 0 if the output of the first adder is negative, and outputs the output of the first adder to the number of 1-bit D / A converters (at least (k− The D / A converter according to claim 1, wherein a value converted into an integer value after division by 1) is output as a quantization value.
前記デコーダの量子化器は、第1の加算器の出力が負であれば−1を、正であれば前記第1の加算器の出力を1ビットD/A変換器の数(少なくとも(k−1)個)で除算後整数値に変換した値を量子化値としてまた前記量子化値が3以上の場合は2を量子化値として出力することを特徴とする請求項1記載のD/A変換器。The filter of the decoder has a transfer characteristic described by 1- (1-z- 1 ) 2 ,
The quantizer of the decoder converts the output of the first adder to -1 if the output of the first adder is negative, or to the number of 1-bit D / A converters (at least (k 2. The D / D converter according to claim 1, wherein a value converted into an integer value after division by -1) is output as a quantization value, and when the quantization value is 3 or more, 2 is output as a quantization value. A converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03271399A JP3558911B2 (en) | 1999-02-10 | 1999-02-10 | D / A converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03271399A JP3558911B2 (en) | 1999-02-10 | 1999-02-10 | D / A converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000232363A JP2000232363A (en) | 2000-08-22 |
JP3558911B2 true JP3558911B2 (en) | 2004-08-25 |
Family
ID=12366490
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03271399A Expired - Fee Related JP3558911B2 (en) | 1999-02-10 | 1999-02-10 | D / A converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3558911B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112008001060T5 (en) | 2007-04-18 | 2010-02-11 | Advantest Corp. | D / A converter and D / A conversion method |
-
1999
- 1999-02-10 JP JP03271399A patent/JP3558911B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000232363A (en) | 2000-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5815102A (en) | Delta sigma pwm dac to reduce switching | |
US6150969A (en) | Correction of nonlinear output distortion in a Delta Sigma DAC | |
US6967607B2 (en) | Data converters with digitally filtered pulse width modulation output stages and methods and systems using the same | |
CA2218893C (en) | Lossless coding method for waveform data | |
JP3226099B2 (en) | Analog and digital converter | |
US7696913B2 (en) | Signal processing system using delta-sigma modulation having an internal stabilizer path with direct output-to-integrator connection | |
JPH04229723A (en) | Sigma-delta analog/digital converter of high order | |
KR20040071289A (en) | Method and apparatus for generating a pulse width modulated signal | |
JPH06224772A (en) | Method and equipment for calibrating multi-bit delta-sigma modulator | |
US4109110A (en) | Digital-to-analog converter | |
CN100514858C (en) | Word length reduction circuit | |
CN114301464A (en) | Sigma-Delta analog-to-digital converter with aliasing suppression function | |
US6256395B1 (en) | Hearing aid output clipping apparatus | |
JP3558911B2 (en) | D / A converter | |
EP1557953B1 (en) | Digital signal processing device and audio signal reproduction device | |
JP4058175B2 (en) | Audio signal processing device | |
JP3407851B2 (en) | Delta-sigma D / A converter with PWM circuit / weighting circuit combination | |
JP3226660B2 (en) | Digital ΔΣ modulator | |
KR100193359B1 (en) | Delta. Sigma type D / A converter | |
WO2019087809A1 (en) | A/d converter | |
JP3416477B2 (en) | Delta-sigma D / A converter | |
CA2585240C (en) | Lossless coding method for waveform data | |
JPH11154871A (en) | D/a converting device | |
JP2000353960A (en) | D/a converting device | |
US20140062743A1 (en) | System and method for pulse width modulation digital-to-analog converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040401 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040511 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040519 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |