JP3557225B2

JP3557225B2 - Digital image signal receiving / reproducing device

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Publication number: JP3557225B2
Application number: JP26077392A
Authority: JP
Inventors: 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-03
Filing date: 1992-09-03
Publication date: 2004-08-25
Anticipated expiration: 2019-08-25
Also published as: JPH0686247A

Description

【０００１】
【産業上の利用分野】
この発明は、ディジタル画像信号の受信／再生装置、特に、エラー訂正符号を使用しないでエラーデータを修正できる装置に関する。
【０００２】
【従来の技術】
ディジタル画像信号を例えばＶＴＲで記録／再生する時に、エラー対策としてエラー訂正符号化を行うのが普通である。エラー訂正符号としては、単純パリティ、リード・ソロモン符号、これらとインターリーブを組み合わせるもの等が実用化されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、エラー訂正符号の場合には、エラー訂正能力を向上させようとすると、パリティ数が増え、冗長度が増大する。また、エラー訂正できない場合には、エラーの画素を周辺の正しい画素データで補間するコンシール回路を必要とする。コンピュータのソフトウェアのようなデータは、一般的に相関が存在しない。しかしながら、画像信号の場合には、空間的、時間的相関が存在する。
【０００４】
従って、この発明の目的は、画像信号の空間的な相関の存在に注目して、エラー訂正符号を使用しないでエラーを修正できるディジタル画像信号の受信／再生装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１の発明は、受信または再生されたディジタル画像信号の受信／再生装置において、
検出すべき注目画素の時間的または空間的に近接する所定の位置にある複数の画素値の時間的または空間的相関に基づいたクラス情報を出力するクラス情報出力回路と、
トレーニングによって予め用意された、クラス情報に対応して画素データの存在できる領域を示す存在領域データが格納されたメモリ回路と、
クラス情報出力回路の出力からメモリ回路の対応するクラスの存在領域データを読出す読出し回路と、
存在領域データと注目画素の画素データとを比較する比較回路とを有し、
比較回路の出力に基づいてエラーの有無を検出することを特徴とするディジタル画像信号の受信／再生装置である。
【０００６】
請求項２の発明は、上述のディジタル画像信号の受信／再生装置において、
メモリ回路には、トレーニングによって予め用意された、クラス情報に対応して代表値が格納されており、比較回路が注目画素の画素データが存在領域データの範囲外にあると判定した場合に注目画素の画素データに対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【０００７】
請求項３の発明は、上述のディジタル画像信号の受信／再生装置において、
クラス情報出力回路は、復号された注目画素に近接する複数の画素値の時間的または空間的相関に基づいてクラス情報を出力するようになされていることを特徴とするディジタル画像信号の受信／再生装置である。
【０００８】
請求項４の発明は、上述のディジタル画像信号の受信／再生装置において、
受信または再生されたディジタル画像信号は、ＤＣＴされた係数データが可変長符号化された信号であることを特徴とするディジタル画像信号の受信／再生装置である。
【０００９】
請求項５の発明は、上述のディジタル画像信号の受信／再生装置において、
クラス情報出力回路は、入力された画素データに対してＡＤＲＣ符号化を行うＡＤＲＣ符号化回路を有し、
ＡＤＲＣ符号が行われた複数の画素データに基づいて、クラス情報を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【００１０】
請求項６の発明は、上述のディジタル画像信号の受信／再生装置において、
存在領域データは、トレーニングにおいて検出された複数の真値についての、クラス毎の最大値と最小値であることを特徴とするディジタル画像信号の受信／再生装置である。
【００１１】
請求項７の発明は、上述のディジタル画像信号の受信／再生装置において、
代表値は、標準的なビデオデータを用いたトレーニングにおいて検出された複数の真値のクラス毎の平均値であることを特徴とするディジタル画像信号の受信／再生装置である。
【００１２】
請求項８の発明は、上述のディジタル画像信号の受信／再生装置において、
メモリ回路には、クラス毎に係数データが格納されており、エラーが検出された場合に複数の画素データを係数データを用いて重み加算することによって注目画素に対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置である。
【００１３】
請求項９の発明は、上述のディジタル画像信号の受信／再生装置において、
係数データは、トレーニングにおいて検出された複数の真値のクラス毎の誤差を最小とするものであることを特徴とするディジタル画像信号の受信／再生装置である。
【００１４】
請求項１０の発明は、請求項８のディジタル画像信号の受信／再生装置において、
所定期間に比較回路が注目画素の画素データが存在領域データの範囲外にあると判定した画素の数をカウントするカウンタ回路を有し、
該カウンタ回路の出力に基づいて存在領域データを可変するようにしたことを特徴とするディジタル画像信号の受信／再生装置である。
【００１５】
【作用】
注目画素と近接するデータからクラス分けを行ない、各クラスに用意された現画素の信号レベル存在領域と実レベルを比較することで、エラーを確率的に検出し、エラー画素は、これも、クラス毎に用意された予測値で置き換えることによってエラーを修正できる。
【００１６】
【実施例】
以下、この発明の一実施例について説明する。図１は、この一実施例、すなわち、ディジタルＶＴＲの信号処理の概略的構成を示す。１で示す入力端子からディジタルビデオ信号、例えば１サンプルが８ビットに量子化された信号が供給される。このディジタルビデオ信号がブロック化回路２に供給される。この実施例では、ブロック化回路２では、１フィールドあるいは１フレームの有効領域が（８×８）画素の大きさのＤＣＴブロックに分割される。
【００１７】
ブロック化回路３からのブロックの順序に走査変換されたディジタルビデオ信号がＤＣＴ（ＤｉｓｃｒｅｔｅＣｏｓｉｎｅＴｒａｎｓｆｏｒｍ）回路３に供給される。ＤＣＴ回路３からは、１個の直流成分と６３個の交流成分からなる係数データが発生する。この係数データが量子化回路４に供給される。量子化回路４では、係数データが所望の量子化ステップ幅で再量子化され、データのビット数が減少される。量子化回路４の出力がＶＬＣ（可変長符号）符号化回路５に供給され、ランレングス符号、ハフマン符号等の可変長符号化の処理を受け、さらに圧縮される。
【００１８】
ＤＣＴ回路３で発生した直流成分のデータは、そのブロックの画像復元にとって重要度が高いために、量子化回路４およびＶＬＣ符号化回路５の処理を受けずに、そのまま伝送される。フレーム化回路６は、直流成分とＶＬＣ符号化回路５からの可変長符号化データとその他の制御用、ＩＤ用データとを同期ブロックの連続するデータに構成する。従来では、フレーム化の時に、エラー訂正符号化の処理がされていたが、この発明では、エラー訂正符号化が不要である。
【００１９】
フレーム化回路６の出力が記録回路７を介して回転ヘッドＨに供給され、磁気テープＴ上に斜めのトラックとして記録される。記録回路７には、チャンネル符号化回路、記録アンプ等が含まれる。チャンネル符号化は、記録データの直流分を低減させるための処理である。通常、２以上の回転ヘッドが使用されるが、簡単のために、一つのヘッドのみが図示されている。
【００２０】
磁気テープＴから回転ヘッドＨにより取り出された再生データは、再生アンプ、チャンネル復号回路等を含む再生回路１１に供給され、チャンネル符号化の復号がなされる。再生回路１１の出力データがフレーム分解回路１２に供給され、記録データからの各種のデータの分離がなされる。フレーム分解回路１２の出力データがＶＬＣ復号回路１３に供給される。ＶＬＣ復号回路１３は、可変長符号化の復号を行う。
【００２１】
ＶＬＣ復号回路１３には、逆量子化回路１４が接続される。逆量子化回路１４は、記録側の量子化回路４の量子化と逆の処理を行う。逆量子化回路１４の出力データが逆ＤＣＴ回路１５に供給される。逆ＤＣＴ回路１５によって、係数データが（８×８）のブロックの画素データに復号される。逆ＤＣＴ回路１５の出力データがブロック分解回路１６に供給される。ブロック分解回路１６によって、データの順序がブロックの順序からラスター走査の順序へ戻される。ブロック分解回路１６の出力データがこの発明による修正回路１７に供給される。修正回路１７の出力端子１８に出力データが得られる。
【００２２】
この発明による修正回路１７の一例を図２に示す。ブロック分解回路１６からの再生データが入力端子２１に供給される。この再生データが３ラインメモリ２２に供給され、３ラインメモリ２２の出力データがブロック化回路２３に供給される。ブロック化回路２３の出力データがＡＤＲＣ符号化回路２４に供給される。
【００２３】
ブロック化回路４３は、図４に示すように、ブロックｘ１を形成すると、次にブロックｘ２を形成し、その次にブロックｘ３を形成する。すなわち、水平方向に１画素ずつずれたブロックを順次形成する。重複したブロックの形成のために、３ラインメモリ２２が設けられている。また、１ライン期間にわたってブロックの形成を終了して、その下に、新たなブロックを形成する時には、１ラインずれたブロックを形成する。各ブロックの中央の１画素がエラー検出およびエラー修正の対象画素である。
【００２４】
ＡＤＲＣ符号化２４は、９画素のブロック毎に画素値の最大値ＭＡＸ、最小値ＭＩＮ、ＭＡＸとＭＩＮの差であるダイナミックレンジＤＲを検出し、このダイナミックレンジＤＲに適応して画素値を量子化する。ＡＤＲＣ符号化回路２４は、１ビットの量子化データを発生する符号化回路である。
【００２５】
ＡＤＲＣ符号化回路２４の一例を図５に示す。図５において、入力端子５１からのデータに関して、検出回路５２がブロック毎に最大値ＭＡＸ、最小値ＭＩＮを検出する。減算回路５３に対してＭＡＸおよびＭＩＮが供給され、その出力にダイナミックレンジＤＲが発生する。入力データおよびＭＩＮが減算回路５４に供給され、減算回路５４から最小値が除去されることで、正規化された画素データが発生する。
【００２６】
ダイナミックレンジＤＲが割算回路５５に供給され、正規化された画素データがダイナミックレンジＤＲで割算され、出力端子５８に量子化データＤＴｘ（例えば小数点３桁までのデータ）として取り出される。図４中で、ＤＴｘ１、ＤＴｘ２、ＤＴｘ３は、ブロックｘ１、ｘ２、ｘ３の量子化データを表す。また、割算回路５５の出力データが比較回路５６に供給される。比較回路５６では、中央画素以外の８個の画素の割算出力が０．５を基準として、より大きいか、より小さいかが判断される。この結果に応じて、｀０’ または｀１’ のデータＤＴが発生する。この比較出力ＤＴが出力端子５７に取り出される。
【００２７】
図２に戻って説明すると、上述の１ビットＡＤＲＣ符号化回路子２４の出力データ中のＤＴが同時化回路２５に供給され、量子化データＤＴｘがセレクタ２６、比較回路３０および３１に供給される。同時化回路２５は、上述のように、中央位置の画素を除くそのブロックの８画素の比較結果ＤＴを同時化する。この同時化回路２５の出力データ（８ビット）、すなわち、クラス情報がメモリ２９ａに読出しアドレス信号として供給される。
【００２８】
このメモリ２９ａには、後述のようにトレーニングによって予め形成されたクラス毎の存在領域データ（ＭＡＸ∧およびＭＩＮ∧）とクラス毎に予測された代表値（ＤＴｘ∧）が格納されている。同時化回路２５からのクラス情報が与えられることによって、メモリ２９ａからは、そのクラス情報と対応する上記の代表値が読出される。
【００２９】
読出された代表値ＤＴｘ∧がセレクタ２６に供給される。読出されたＭＡＸ∧が比較回路３０に供給され、ＭＩＮ∧が比較回路３１に供給される。比較回路３０および３１の出力がロジック３２に供給され、ロジック３２からセレクタ２６を制御する制御信号が発生する。比較回路３０および３１とロジック３２は、ウインドウコンパレータとして機能する。すなわち、ＭＡＸ∧＜ＤＴｘ＜ＭＩＮ∧の時には、存在領域内に量子化データＤＴｘが存在するから、データＤＴｘがエラーでないと判断し、それ以外のＤＴｘ＜ＭＩＮ∧、ＤＴｘ＞ＭＡＸ∧の時には、データＤＴｘがエラーと判断する。
【００３０】
エラーでない場合には、セレクタ２６がＡＤＲＣ符号化回路２４の出力データＤＴｘを選択し、エラーと決定された場合には、セレクタ２６がメモリ２９ａからの読出しデータＤＴｘ∧を選択する。従って、エラーであると判定されたデータの代わりにデータＤＴｘ∧が選択される。セレクタ２６の選択出力とＡＤＲＣ符号化回路２４からのＤＲ、ＭＩＮがＡＤＲＣ復号回路２７に供給される。
【００３１】
ＡＤＲＣ復号回路２７は、上述の符号化と逆に、ダイナミックレンジＤＲとセレクタ２６の出力データを乗算し、乗算結果に対して最小値ＭＩＮを加算する。ＡＤＲＣ復号回路２７の出力端子２８に、エラーが修正された出力データが取り出される。このように、エラー訂正符号化を用いないで、エラーの画素データを修正できる。
【００３２】
メモリ２９ａには、トレーニングによって予め作成された存在領域データとクラス毎に予測された代表データとが格納されている。図３は、トレーニング時の構成を示す。図３において、４１には、ディジタルビデオ信号が供給され、これが３ラインメモリ４２を介してブロック化回路４３に供給される。ブロック化回路４３の出力がＡＤＲＣ符号化回路４４に供給される。
【００３３】
これらの３ラインメモリ４２、ブロック化回路４３、ＡＤＲＣ符号化回路４４は、上述した修正回路１７の３ラインメモリ２２、ブロック化回路２３、ＡＤＲＣ符号化回路２４と同様のものである。但し、入力データは、トレーニングのための標準的なビデオデータであるのが好ましく、例えば種々の絵柄の静止画像からなる信号を採用できる。ＡＤＲＣ符号化回路４４の出力中の比較出力ＤＴが同時化回路４５に供給され、その量子化データＤＴｘがメモリ４６ａにそのデータ入力として供給される。同時化回路４５は、上述の同時化回路２５と同様に、３×３のブロックの中央の画素を除く他の８画素の比較出力を並列化する。
【００３４】
同時化回路４５からの８ビットがメモリ４６ａにその書込みアドレスとして供給される。メモリ４６ａの読出しアドレスは、アドレスカウンタ４７で形成される。メモリ４６ａに対する書込みアドレスは、同時化回路４６からの８ビットのクラス情報であり、メモリ４６ａには、２５６個の各クラスに対して、実際に得られた中央の画素の量子化データＤＴｘが書込まれる。
【００３５】
書込みが終了すると、メモリ４６ａからアドレスカウンタ４７からの読出しアドレスによって、メモリ４６ａの各アドレス（すなわち、各クラス）のデータが読出される。読出しアドレスは、０〜２５５まで、インクリメントする。読出されたデータが平均化回路４８および検出回路４９に供給される。平均化回路４８は、各クラスの代表値ＤＴｘ∧を予測し、検出回路４９は、各クラスの量子化データの最大値ＭＡＸ∧およびＭＩＮ∧を検出する。
【００３６】
平均化回路４８の出力および検出回路４９の出力がメモリ２９ａにデータ入力として供給され、アドレスカウンタ４７の出力で規定されるアドレスに書込まれる。このようにして、トレーニングを行った結果、メモリ２９ａには、３×３の領域において、近接する８画素で規定されるクラスと、そのクラスの代表量子化データ（ＤＴｘ∧）と、そのクラスの存在領域データ（ＭＡＸ∧、ＭＩＮ∧）とが格納される。このメモリ２９ａが上述のように、修正回路１７において使用される。
【００３７】
図３は、トレーニングの原理を分かりやすく示すためのもので、メモリ２９ａの各アドレスデータ領域が無限に必要となり、実際的ではない。そこで、図６に示す構成が使用される。同時化回路４５からの８ビットのクラス情報がスイッチング回路６１に供給される。また、量子化データＤＴｘが比較および選択回路６５および６６と加算回路６７に供給される。
【００３８】
スイッチング回路６１は、１ブロックの期間の前半（読出し期間）で出力端子ｂを選択し、その後半（書込み期間）で出力端子ａを選択する。スイッチング回路６１の出力端子ａからの書込みアドレスがメモリ４６ｂに供給される。出力端子ｂは、スイッチング回路６３の入力端子ｄに供給される。スイッチング回路６３の入力端子ｃには、アドレスカウンタ６２の出力が供給される。このアドレスカウンタ６２は、図３のアドレスカウンタ４７に対応している。スイッチング回路６３は、トレーニング中では、入力端子ｄからの読出しアドレスを選択し、トレーニング終了後では、入力端子ｃからの読出しアドレスを選択する。
【００３９】
メモリ４６ｂは、データ入力／出力として、累算値Σ、最大値、最小値、カウント値ＣＮＴとを有する。メモリ４６ｂの累算値出力は、加算回路６７および割算回路６８に供給される。加算回路６７の加算出力がメモリ４６ｂのデータ入力とされる。従って、各クラスの量子化データの累算値がメモリ４６ｂに入力される。
【００４０】
比較および選択回路６５は、量子化データＤＴｘとメモリ４６ｂからの最小値出力とが供給され、より小さいデータを選択し、これをメモリ４６ｂに供給する。比較および選択回路６６は、量子化データＤＴｘとメモリ４６ｂからの最大値出力とが供給され、より大きいデータを選択し、これをメモリ４６ｂに供給する。カウント値出力は、加算回路６４に供給され、＋１された加算出力がメモリ４６ｂに入力される。
【００４１】
メモリ４６ｂは、読出しを行ない、その後に書込みを行うので、上述の構成によって、トレーニング期間が終了した時には、メモリ４６ｂには、量子化データの累算値、最大値、最小値、発生度数がクラス毎に蓄えられる。トレーニング終了後に、スイッチング回路６３が切り換えられて、アドレスカウンタ６２からのインクリメントするアドレスがメモリ４６ｂに対する読出しアドレスおよびメモリ２９ｂに対する書込みアドレスとして供給される。
【００４２】
メモリ４６ｂからの累算値が割算回路６８において、度数のカウント値で除算され、その出力に平均値、すなわち、予測された量子化データＤＴｘ∧が発生し、これがメモリ２９ｂに書込まれる。メモリ４６ｂからの最大値および最小値が存在領域データＭＡＸ∧およびＭＩＮ∧としてメモリ２９ｂに取り込まれる。この図６の構成によって、メモリ４６ｂの各アドレスのデータ領域が無限に必要となることを防止できる。
【００４３】
次に、この発明の他の実施例について説明する。他の実施例の記録回路、再生回路の全体的な構成は、図１と同一である。修正回路１７の他の例が図７に示されている。上述の修正回路１７の一例（図２）と対応する回路ブロックには、同一符号を付して示す。メモリ２９ｃには、後述のトレーニングによって、重み係数データω１〜ω８と誤差の許容範囲データσとが格納されている。
【００４４】
ブロック化回路２３が３×３のブロック（ブロック内の画素値をａ〜ｉで表す）を順次形成し、その中央の画素の実データｅが比較演算回路７１およびセレクタ７５に供給される。中央画素以外の他の８個の画素データがＡＤＲＣ符号化回路２４および演算回路７２に供給される。ＡＤＲＣ符号化回路２４は、図５と同様の構成のものであるが、８画素の比較出力ＤＴのみを発生する。ＡＤＲＣ符号化回路２４に接続された同時化回路２５によって、８ビットのクラスデータが形成され、これがメモリ２９ｃの読出しアドレスとして供給される。
【００４５】
メモリ２９ｃからの重み係数データω１〜ω８が演算回路７２に供給され、演算回路７２からは、次式で表される中央の画素ｅの予測値ｅ∧が発生する。
ｅ∧＝ω１ａ＋ω２ｂ＋ω３ｃ＋・・・＋ω８ｉ
演算回路７２からの推定値ｅ∧と誤差範囲データσとが加算回路７３に供給され、ｅ∧＋σが生成される。演算回路７２からの予測値ｅ∧と誤差範囲データσとが減算回路７４に供給され、ｅ∧−σが生成される。これらの加算回路７３および減算回路７４の出力データが比較演算回路７１に供給される。
【００４６】
比較演算回路７１は、存在領域、すなわち、ｅ∧−σ＜ｅ＜ｅ∧＋σが成立する時に、エラーがないと判定し、それ以外では、エラーがあると判定する。この比較演算回路７１がセレクタ７５の制御信号を発生し、セレクタ７５は、エラーがない時には、実データｅを選択し、エラーがある時には、予測値ｅ∧を選択する。セレクタ７５の出力端子７６に修正された出力データが発生する。
【００４７】
上述のメモリ２９ｃに必要なデータを格納するためのトレーニングの構成を図８に示す。トレーニングのために、入力端子４１に対して標準的な絵柄のディジタル画像信号が供給される。図３の構成と対応する回路ブロックには、同一参照符号を付す。ブロック化回路４３で形成されるブロックは、図８に示すように、参照符号ａ〜ｉの画素値のデータからなる。各ブロックのデータがＡＤＲＣ符号化回路４４、同定回路７７および誤差演算回路７８に供給される。同時化回路４５からの８ビットのクラス情報と、アドレスカウンタ４７からの順次アドレスとが同定回路７７に供給される。
【００４８】
同定回路７７は、最小自乗法によって、誤差の自乗和が最小となるような重み係数ω１〜ω８を同定する。この同定回路７７には、データメモリが設けられる。このデータメモリには、クラス情報であるアドレスに対して、ブロック内の画素データの値が書き込まれる。例えばあるクラスと対応するアドレスには、画素データａに関して（ａ１、ａ２、・・・、ａｎ）、画素データｂに関して（ｂ１、ｂ２、・・・、ｂｎ）、画素データｃに関して（ｃ１、ｃ２、・・・、ｃｎ）、・・・・・、画素データｉに関して（ｉ１、ｉ２、・・・、ｉｎ）、が蓄えられる。他のクラスのアドレスについても、同様に画素データが蓄えられる。
【００４９】
次に、蓄積データを使用した最小自乗法によって、誤差を最小とする係数データω１〜ω８が求められる。一つのクラスに注目すると、このクラスに関しては、下記の式が成り立つ。
ｅ１＝ω１ａ１＋ω２ｂ１＋ω３ｃ１＋・・・＋ω８ｉ１
ｅ２＝ω１ａ２＋ω２ｂ２＋ω３ｃ２＋・・・＋ω８ｉ２
・
・
・
ｅｎ＝ω１ａｎ＋ω２ｂｎ＋ω３ｃｎ＋・・・＋ω８ｉｎ
【００５０】
ここで、ａ１〜ａｎ、ｂ１〜ｂｎ、・・・・・、ｉ１〜ｉｎが既知であるので、ｅ１〜ｅｎ（実際の値）に対する誤差の自乗を最小とするような重み係数ω１〜ω８が求められる。他のクラスについても同様である。同定回路７７で求められた各クラスのω１〜ω８がアドレスカウンタ４７からのアドレスに対して、メモリ２９ｃに順次書込まれる。
【００５１】
誤差演算回路７８は、同定された係数ω１〜ω８とブロック内のｅを除く実データとを演算し、予測値ｅ∧を生成し、真値ｅと予測値ｅ∧との誤差を演算する。この誤差を検出するための演算は、各クラスについてなされる。あるクラスについては、次のような複数の誤差データＥｉが求められる。
Ｅ１＝ｅ∧１−ｅ１
Ｅ２＝ｅ∧２−ｅ２
・
・
・
Ｅｎ＝ｅ∧ｎ−ｅｎ
【００５２】
誤差演算回路７８の出力データＥ１〜Ｅｎが検出回路７９に供給される。検出回路７９は、各クラスの誤差の最大値ＭＡＸ、最小値ＭＩＮをそれぞれ検出する。検出回路７９の出力が乗算回路８０に供給される。乗算回路８０には、入力端子８１からの所定の係数Ｎ（但し、０＜Ｎ＜１）が供給される。乗算回路８０は、下記の演算を行い、誤差の許容範囲データσを生成する。
σ＝（ＭＡＸ−ＭＩＮ）×Ｎ／２
Ｎの値は、可変できることが望ましい。
【００５３】
乗算回路８０で生成されたデータσがメモリ２９ｃの各アドレスのデータ領域に順次書込まれる。以上のように、トレーニングによって、各アドレスのデータ領域には、重み係数ω１〜ω８と許容範囲データσとがそれぞれ格納される。このメモリ２９ｃが図７の修正回路において使用される。上述のように、メモリ２９ｃのデータを使用して、エラーの有無の検出とエラーの修正が可能である。
【００５４】
次に、この発明のさらに他の実施例について図９を参照して説明する。上述の図７の修正回路は、メモリ２９ｃから読出された許容範囲データσを固定としている。さらに他の実施例は、エラーの割合に応じてσを可変する学習機能を有するものである。図９中で図７と対応する回路ブロックに対しては、同一参照符号を付す。
【００５５】
メモリ２９ｃから読出された許容範囲データσが乗算回路８２を介して加算回路７３および減算回路７４に供給される。乗算回路８２がσを可変するための回路である。上述のように、比較演算回路７１からは、再生された画素データｅがエラーであるかどうかを示す１ビットの出力信号が発生する。この出力信号がカウンタ８３に供給され、エラーであることを示す（例えば｀１’ ）の出力信号をカウントする。カウンタ８３は、図示しないが１ライン毎にリセットされる。
【００５６】
図１０に示すように、３×３のブロックがブロック化回路２３によって順次形成される。カウンタ８３は、３ライン分の画素データで構成される複数のブロックに関してのエラー数をカウントする。カウンタ８３のカウント値がラッチ８４に保持され、ラッチ８４の出力がＲＯＭ８５にアドレスとして供給される。ＲＯＭ８３は、可変のための係数Ｋ（０＜Ｋ≦１）を発生する。この係数Ｋが乗算回路８２に供給され、乗算回路８２は、Ｋσを発生し、次の１ラインの処理にこの値が使用される。
【００５７】
ＲＯＭ８３に格納されているテーブルとしては、エラー数が少ない時には、Ｋを小とし、エラー数が多い時には、Ｋを大とする傾向のものである。すなわち、エラー数が少なければ、誤差の許容範囲σを小さくすることによって再生データを使用する割合を増加させ、一方、エラー数が多ければ、誤差の許容範囲σを大きくすることによって修正の割合を増加させる。その結果、再生画像の画質を向上できる。
【００５８】
なお、上述の修正回路の実施例と異なり、トレーニングをＤＣＴの係数で行ない、ＤＣＴの係数で修正を行うようにしても良い。また、記録データ量を圧縮するためのブロック符号化としては、ＤＣＴ以外のＡＤＲＣ、ベクトル量子化等を使用しても良い。
【００５９】
【発明の効果】
この発明によれば、エラー訂正符号を使用せずに、受信または再生された画像データのエラーを修正できる。従って、伝送データの冗長度の増大を防止することができる。図１１に示すように、トレーニングによって形成された各クラスの最大値ＭＡＸおよび最小値ＭＩＮの範囲内に、代表量子化データを中心として、そのクラスの実際のデータが含まれる確率が極めて高く、高精度にエラーを修正できる。
【図面の簡単な説明】
【図１】この発明を適用できるディジタルＶＴＲの記録／再生回路の全体的なブロック図である。
【図２】この発明による修正回路の一例のブロック図である。
【図３】修正用データを作成するための構成の一例のブロック図である。
【図４】ブロック化の説明のための略線図である。
【図５】１ビットＡＤＲＣ符号化回路の一例のブロック図である。
【図６】修正用データを作成するための実際的な構成の一例のブロック図である。
【図７】この発明による修正回路の他の例のブロック図である。
【図８】修正用データを作成するための構成の他の例のブロック図である。
【図９】この発明による修正回路のさらに他の例のブロック図である。
【図１０】この発明による修正回路のさらに他の例の説明のための略線図である。
【図１１】この発明のエラー修正の説明のための略線図である。
【符号の説明】
１７修正回路
２９ａ、２９ｂ、２９ｃ修正用データが格納されたメモリ[0001]
[Industrial applications]
The present invention relates to a digital image signal receiving / reproducing device, and more particularly to a device capable of correcting error data without using an error correction code.
[0002]
[Prior art]
When recording / reproducing a digital image signal by, for example, a VTR, it is common to perform error correction encoding as a measure against errors. As error correction codes, simple parity, Reed-Solomon codes, and combinations of these with interleaving have been put to practical use.
[0003]
[Problems to be solved by the invention]
However, in the case of an error correction code, if the error correction capability is to be improved, the number of parities increases, and the redundancy increases. If the error cannot be corrected, a concealment circuit for interpolating the erroneous pixel with surrounding correct pixel data is required. Data such as computer software is generally uncorrelated. However, in the case of image signals, there are spatial and temporal correlations.
[0004]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a digital image signal receiving / reproducing apparatus capable of correcting an error without using an error correction code, paying attention to the existence of a spatial correlation of the image signal.
[0005]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided an apparatus for receiving / reproducing a received or reproduced digital image signal.
A plurality of pixels at predetermined positions temporally or spatially close to the target pixel to be detectedTemporal or spatial correlation of valuesA class information output circuit that outputs class information based on
A memory circuit stored in advance that is prepared by training and that stores existence area data indicating an area where pixel data can exist in accordance with the class information,
A read circuit for reading the existence area data of the corresponding class of the memory circuit from the output of the class information output circuit;
A comparison circuit that compares the existence area data with the pixel data of the pixel of interest,
A digital image signal receiving / reproducing apparatus for detecting the presence or absence of an error based on an output of a comparison circuit.
[0006]
According to a second aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
Memory circuitToIsAccording to the class information prepared in advance by trainingrepresentativevalueStored,When the comparison circuit determines that the pixel data of the target pixel is out of the range of the existence area data, the representative value corresponding to the pixel data of the target pixel is determined.A digital image signal receiving / reproducing apparatus characterized by outputting.
[0007]
According to a third aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
The class information output circuit includes a plurality of pixels adjacent to the decoded target pixel.Temporal or spatial correlation of valuesA digital image signal receiving / reproducing apparatus characterized in that class information is output based on the digital image signal.
[0008]
According to a fourth aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
Digital image signal received or reproducedIs a digital image signal receiving / reproducing apparatus characterized in that DCT coefficient data is a signal obtained by performing variable length coding.
[0009]
According to a fifth aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
classInformation outputThe circuit has an ADRC encoding circuit that performs ADRC encoding on input pixel data,
ADRC code performedpluralBased on the pixel data,Output class informationA digital image signal receiving / reproducing apparatus characterized in that:
[0010]
According to a sixth aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
The existence area data is a digital image signal receiving / reproducing apparatus characterized in that it is a maximum value and a minimum value of a plurality of true values detected in training for each class.
[0011]
According to a seventh aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
representativeValues used standard video dataA digital image signal receiving / reproducing apparatus characterized in that it is an average value for each class of a plurality of true values detected in training.
[0012]
The invention according to claim 8 is the digital image signal receiving / reproducing apparatus,
Memory circuitToIs for each classThe coefficient data is stored, and when an error is detected, a representative value corresponding to the pixel of interest is output by weight-adding a plurality of pixel data using the coefficient data.A digital image signal receiving / reproducing apparatus characterized in that:
[0013]
According to a ninth aspect of the present invention, in the above digital image signal receiving / reproducing apparatus,
The coefficient data minimizes the error for each class of a plurality of true values detected in training.A digital image signal receiving / reproducing apparatus characterized in that:
[0014]
According to a tenth aspect of the present invention, in the digital image signal receiving / reproducing apparatus of the eighth aspect,
In a predetermined periodThe comparison circuit has determined that the pixel data of the target pixel is out of the range of the existence area dataCounter circuit that counts the number of pixelsHas,
Based on the output of the counter circuitExistence area dataIs a digital image signal receiving / reproducing apparatus characterized in that the digital image signal is varied.
[0015]
[Action]
An error is detected stochastically by classifying the data from the data adjacent to the target pixel and comparing the signal level existing area of the current pixel prepared for each class with the actual level. The error can be corrected by replacing with a predicted value prepared for each.
[0016]
【Example】
Below,ClearAn embodiment will be described. FIG. 1 shows a schematic configuration of this embodiment, that is, signal processing of a digital VTR. A digital video signal, for example, a signal in which one sample is quantized to 8 bits is supplied from an input terminal denoted by reference numeral 1. This digital video signal is supplied to the blocking circuit 2. In this embodiment, in the blocking circuit 2, the effective area of one field or one frame is divided into DCT blocks having a size of (8 × 8) pixels.
[0017]
The digital video signal scan-converted in the order of blocks from the blocking circuit 3 is supplied to a DCT (Discrete Cosine Transform) circuit 3. The DCT circuit 3 generates coefficient data composed of one DC component and 63 AC components. The coefficient data is supplied to the quantization circuit 4. In the quantization circuit 4, the coefficient data is requantized with a desired quantization step width, and the number of data bits is reduced. The output of the quantization circuit 4 is supplied to a VLC (variable length code) coding circuit 5, where it is subjected to variable length coding processing such as run length coding and Huffman coding, and is further compressed.
[0018]
The DC component data generated by the DCT circuit 3 is transmitted as it is without being processed by the quantization circuit 4 and the VLC encoding circuit 5 because the DC component data has a high importance for image restoration of the block. The framing circuit 6 configures the DC component, the variable-length coded data from the VLC coding circuit 5, and other control and ID data into continuous data of a synchronous block. Conventionally, error correction coding processing is performed at the time of framing, but in the present invention, error correction coding is not required.
[0019]
The output of the framing circuit 6 is supplied to the rotary head H via the recording circuit 7 and recorded on the magnetic tape T as an oblique track. The recording circuit 7 includes a channel encoding circuit, a recording amplifier, and the like. Channel encoding is a process for reducing the DC component of recording data. Typically, more than one rotating head is used, but for simplicity only one is shown.
[0020]
The reproduction data extracted from the magnetic tape T by the rotary head H is supplied to a reproduction circuit 11 including a reproduction amplifier, a channel decoding circuit, and the like, where channel encoding is decoded. The output data of the reproducing circuit 11 is supplied to the frame decomposing circuit 12, and various data are separated from the recording data. Output data of the frame decomposition circuit 12 is supplied to the VLC decoding circuit 13. The VLC decoding circuit 13 decodes variable-length coding.
[0021]
An inverse quantization circuit 14 is connected to the VLC decoding circuit 13. The inverse quantization circuit 14 performs processing opposite to the quantization of the quantization circuit 4 on the recording side. Output data of the inverse quantization circuit 14 is supplied to the inverse DCT circuit 15. The coefficient data is decoded by the inverse DCT circuit 15 into pixel data of (8 × 8) blocks. Output data of the inverse DCT circuit 15 is supplied to the block decomposition circuit 16. The block decomposition circuit 16 returns the data order from the block order to the raster scan order. Output data of the block decomposition circuit 16 is supplied to a correction circuit 17 according to the present invention. Output data is obtained at an output terminal 18 of the correction circuit 17.
[0022]
FIG. 2 shows an example of the correction circuit 17 according to the present invention. Reproduction data from the block decomposition circuit 16 is supplied to an input terminal 21. The reproduced data is supplied to the three-line memory 22, and the output data of the three-line memory 22 is supplied to the blocking circuit 23. The output data of the blocking circuit 23 is supplied to the ADRC encoding circuit 24.
[0023]
As shown in FIG. 4, when forming the block x1, the blocking circuit 43 forms the block x2, and then forms the block x3. That is, blocks shifted one pixel at a time in the horizontal direction are sequentially formed. A 3-line memory 22 is provided for forming overlapping blocks. In addition, when the formation of a block is completed for one line period and a new block is formed therebelow, a block shifted by one line is formed. One pixel at the center of each block is a target pixel for error detection and error correction.
[0024]
The ADRC encoder 24 detects a maximum value MAX, a minimum value MIN, and a dynamic range DR that is a difference between MAX and MIN of the pixel value for each block of 9 pixels, and quantizes the pixel value according to the dynamic range DR. I do. The ADRC encoding circuit 24 is an encoding circuit that generates 1-bit quantized data.
[0025]
FIG. 5 shows an example of the ADRC encoding circuit 24. In FIG. 5, a detection circuit 52 detects a maximum value MAX and a minimum value MIN for each block from data from an input terminal 51. MAX and MIN are supplied to the subtraction circuit 53, and a dynamic range DR is generated at the output. The input data and MIN are supplied to the subtraction circuit 54, and the minimum value is removed from the subtraction circuit 54, thereby generating normalized pixel data.
[0026]
The dynamic range DR is supplied to the division circuit 55, and the normalized pixel data is divided by the dynamic range DR, and is taken out to the output terminal 58 as quantized data DTx (for example, data to three decimal places). In FIG. 4, DTx1, DTx2, and DTx3 represent quantized data of blocks x1, x2, and x3. The output data of the division circuit 55 is supplied to the comparison circuit 56. The comparison circuit 56 determines whether the dividing power of the eight pixels other than the center pixel is larger or smaller based on 0.5. According to this result, data DT of '0' or '1' is generated. The comparison output DT is taken out to the output terminal 57.
[0027]
Returning to FIG. 2, DT in the output data of the above-mentioned 1-bit ADRC encoding circuit 24 is supplied to the synchronization circuit 25, and the quantized data DTx is supplied to the selector 26 and the comparison circuits 30 and 31. . As described above, the synchronizing circuit 25 synchronizes the comparison results DT of the eight pixels in the block excluding the pixel at the center position. Output data (8 bits) of the synchronization circuit 25, that is, class information is supplied to the memory 29a as a read address signal.
[0028]
As will be described later, the memory 29a stores existence area data (MAX # and MIN #) for each class formed in advance by training and a representative value (DTx #) predicted for each class. Given the class information from the synchronization circuit 25, the representative value corresponding to the class information is read from the memory 29a.
[0029]
Read representative value DTx # is supplied to selector 26. MAX # that has been read is supplied to comparison circuit 30, and MIN # is supplied to comparison circuit 31. The outputs of the comparison circuits 30 and 31 are supplied to the logic 32, and the logic 32 generates a control signal for controlling the selector 26. The comparison circuits 30 and 31 and the logic 32 function as a window comparator. That is, when MAX {<DTx <MIN}, since the quantized data DTx exists in the existence area, it is determined that the data DTx is not an error. DTx determines that an error has occurred.
[0030]
When there is no error, the selector 26 selects the output data DTx of the ADRC encoding circuit 24. When it is determined that there is an error, the selector 26 selects the read data DTx # from the memory 29a. Therefore, data DTx # is selected instead of the data determined to be in error. The selected output of the selector 26 and DR and MIN from the ADRC encoding circuit 24 are supplied to the ADRC decoding circuit 27.
[0031]
The ADRC decoding circuit 27 multiplies the dynamic range DR by the output data of the selector 26, and adds the minimum value MIN to the multiplication result, contrary to the above-described encoding. The output data with the error corrected is taken out to the output terminal 28 of the ADRC decoding circuit 27. As described above, the error pixel data can be corrected without using the error correction coding.
[0032]
The memory 29a stores existing area data created in advance by training and representative data predicted for each class. FIG. 3 shows a configuration at the time of training. In FIG. 3, a digital video signal is supplied to 41, which is supplied to a blocking circuit 43 via a three-line memory. The output of the blocking circuit 43 is supplied to the ADRC encoding circuit 44.
[0033]
The three-line memory 42, the blocking circuit 43, and the ADRC encoding circuit 44 are similar to the three-line memory 22, the blocking circuit 23, and the ADRC encoding circuit 24 of the correction circuit 17 described above. However, the input data is preferably standard video data for training, and for example, a signal composed of still images of various patterns can be adopted. The comparison output DT output from the ADRC encoding circuit 44 is supplied to the synchronization circuit 45, and the quantized data DTx is supplied to the memory 46a as its data input. The synchronizing circuit 45 parallelizes the comparison outputs of the other eight pixels except for the central pixel of the 3 × 3 block, similarly to the synchronizing circuit 25 described above.
[0034]
Eight bits from the synchronization circuit 45 are supplied to the memory 46a as its write address. The read address of the memory 46a is formed by an address counter 47. The write address for the memory 46a is 8-bit class information from the synchronization circuit 46, and the quantized data DTx of the central pixel actually obtained for each of the 256 classes is written in the memory 46a. Be included.
[0035]
When the writing is completed, data of each address (that is, each class) of the memory 46a is read from the memory 46a by the read address from the address counter 47. The read address is incremented from 0 to 255. The read data is supplied to the averaging circuit 48 and the detection circuit 49. The averaging circuit 48 predicts the representative value DTx # of each class, and the detection circuit 49 detects the maximum values MAX # and MIN # of the quantized data of each class.
[0036]
The output of the averaging circuit 48 and the output of the detection circuit 49 are supplied as data inputs to the memory 29a, and are written to an address defined by the output of the address counter 47. As a result of the training performed in this manner, the memory 29a stores, in the 3 × 3 area, a class defined by eight adjacent pixels, representative quantized data (DTx∧) of the class, and the class. Existence area data (MAX #, MIN #) is stored. This memory 29a is used in the correction circuit 17 as described above.
[0037]
FIG. 3 shows the principle of the training in an easy-to-understand manner.The area isInfinitely necessary and impractical. Therefore, the configuration shown in FIG. 6 is used. The 8-bit class information from the synchronization circuit 45 is supplied to the switching circuit 61. The quantized data DTx is supplied to comparison and selection circuits 65 and 66 and an addition circuit 67.
[0038]
The switching circuit 61 selects the output terminal b in the first half (reading period) of the period of one block, and selects the output terminal a in the latter half (writing period). The write address from the output terminal a of the switching circuit 61 is supplied to the memory 46b. The output terminal b is supplied to an input terminal d of the switching circuit 63. The output of the address counter 62 is supplied to the input terminal c of the switching circuit 63. This address counter 62 corresponds to the address counter 47 in FIG. The switching circuit 63 selects a read address from the input terminal d during training, and selects a read address from the input terminal c after training.
[0039]
The memory 46b has an accumulated value Σ, a maximum value, a minimum value, and a count value CNT as data input / output. The output of the accumulated value of the memory 46b is supplied to an addition circuit 67 and a division circuit 68. The addition output of the addition circuit 67 is used as the data input of the memory 46b. Therefore, the accumulated value of the quantized data of each class is input to the memory 46b.
[0040]
The comparison and selection circuit 65 is supplied with the quantized data DTx and the minimum value output from the memory 46b, selects smaller data, and supplies this to the memory 46b. The comparison and selection circuit 66 is supplied with the quantized data DTx and the maximum value output from the memory 46b, selects larger data, and supplies this to the memory 46b. The count value output is supplied to the adding circuit 64, and the added output of +1 is input to the memory 46b.
[0041]
Since the memory 46b performs reading and then writing, when the training period is terminated by the above-described configuration, the accumulated value, the maximum value, the minimum value, and the occurrence frequency of the quantized data are stored in the memory 46b. It is stored every time. After the end of the training, the switching circuit 63 is switched, and the incrementing address from the address counter 62 is supplied as a read address for the memory 46b and a write address for the memory 29b.
[0042]
The accumulated value from the memory 46b is divided by the frequency count value in the division circuit 68, and an average value, that is, predicted quantized data DTx # is generated at the output thereof, and is written into the memory 29b. The maximum value and the minimum value from memory 46b are taken into memory 29b as existence area data MAX # and MIN #. According to the configuration of FIG. 6, the data of each address of the memory 46b isThe area isIt is possible to prevent an infinite need.
[0043]
Next, another embodiment of the present invention will be described. The overall configuration of the recording circuit and reproducing circuit of the other embodiment is the same as that of FIG. Another example of the correction circuit 17 is shown in FIG. Circuit blocks corresponding to the above-described example of the correction circuit 17 (FIG. 2) are denoted by the same reference numerals. The memory 29c stores weight coefficient data ω1 to ω8 and error allowable range data σ by training described later.
[0044]
The blocking circuit 23 sequentially forms 3 × 3 blocks (pixel values in the blocks are represented by a to i), and the actual data e of the central pixel is supplied to the comparison operation circuit 71 and the selector 75. Eight other pixel data other than the center pixel are supplied to the ADRC encoding circuit 24 and the arithmetic circuit 72. The ADRC encoding circuit 24 has the same configuration as that of FIG. 5, but generates only the comparison output DT of eight pixels. The synchronizing circuit 25 connected to the ADRC encoding circuit 24 forms 8-bit class data, which is supplied as a read address of the memory 29c.
[0045]
The weight coefficient data ω1 to ω8 from the memory 29c are supplied to the arithmetic circuit 72, and the arithmetic circuit 72 generates a predicted value e∧ of the central pixel e represented by the following equation.
e∧ = ω1a + ω2b + ω3c + ... + ω8i
The estimated value e∧ from the arithmetic circuit 72 and the error range data σ are supplied to the addition circuit 73, and e∧ + σ is generated. The predicted value ∧ and the error range data σ from the arithmetic circuit 72 are supplied to the subtraction circuit 74, and ∧−σ is generated. The output data of the addition circuit 73 and the subtraction circuit 74 are supplied to the comparison operation circuit 71.
[0046]
The comparison operation circuit 71 determines that there is no error when the existence area, ie, ∧−σ <e <e∧ + σ, is satisfied, and otherwise determines that there is an error. The comparison operation circuit 71 generates a control signal for the selector 75. The selector 75 selects the actual data e when there is no error, and selects the predicted value e∧ when there is an error. The corrected output data is generated at the output terminal 76 of the selector 75.
[0047]
FIG. 8 shows a configuration of training for storing necessary data in the memory 29c. For training, a digital image signal of a standard picture is supplied to the input terminal 41. Circuit blocks corresponding to the configuration in FIG. 3 are denoted by the same reference numerals. As shown in FIG. 8, the block formed by the blocking circuit 43 is composed of pixel value data of reference symbols a to i. The data of each block is supplied to the ADRC encoding circuit 44, the identification circuit 77, and the error calculation circuit 78. The 8-bit class information from the synchronization circuit 45 and the sequential address from the address counter 47 are supplied to the identification circuit 77.
[0048]
The identification circuit 77 identifies the weighting coefficients ω1 to ω8 that minimize the sum of squares of the error by the least square method. The identification circuit 77 is provided with a data memory. In this data memory, the value of the pixel data in the block is written for the address that is the class information. For example, addresses corresponding to a certain class include pixel data a (a1, a2,..., An), pixel data b (b1, b2,..., Bn), and pixel data c (c1, c2). , Cn),..., (I1, i2,..., In) for the pixel data i. Pixel data is similarly stored for other classes of addresses.
[0049]
Next, coefficient data ω1 to ω8 that minimize the error are obtained by the least square method using the accumulated data. Focusing on one class, the following equation holds for this class.
e1 = ω1a1 + ω2b1 + ω3c1 + ... + ω8i1
e2 = ω1a2 + ω2b2 + ω3c2 +... + ω8i2
・
・
・
en = ω1an + ω2bn + ω3cn +... + ω8in
[0050]
Here, since a1 to an, b1 to bn,..., I1 to in are known, weighting factors ω1 to ω8 that minimize the square of the error with respect to e1 to en (actual values) are obtained. Desired. The same applies to other classes. The ω1 to ω8 of each class obtained by the identification circuit 77 are sequentially written into the memory 29c with respect to the address from the address counter 47.
[0051]
The error calculation circuit 78 calculates the identified coefficients ω1 to ω8 and the actual data excluding e in the block, generates a predicted value ∧, and calculates an error between the true value e and the predicted value ∧. The calculation for detecting this error is performed for each class. For a certain class, the following plurality of error data Ei are obtained.
E1 = e∧1-e1
E2 = e∧2-e2
・
・
・
En = e @ n-en
[0052]
Output data E1 to En of the error calculation circuit 78 are supplied to the detection circuit 79. The detection circuit 79 detects a maximum value MAX and a minimum value MIN of the error of each class. The output of the detection circuit 79 is supplied to the multiplication circuit 80. The multiplier 80 is supplied with a predetermined coefficient N (where 0 <N <1) from an input terminal 81. The multiplication circuit 80 performs the following operation to generate the allowable error range data σ.
σ = (MAX−MIN) × N / 2
It is desirable that the value of N be variable.
[0053]
The data σ generated by the multiplying circuit 80 is sequentially written to the data area of each address of the memory 29c. As described above, the weight coefficients ω1 to ω8 and the allowable range data σ are stored in the data area of each address by the training. This memory 29c is used in the correction circuit of FIG. As described above, it is possible to detect the presence or absence of an error and correct the error using the data in the memory 29c.
[0054]
Next, still another embodiment of the present invention will be described with reference to FIG. The above-described correction circuit in FIG. 7 fixes the allowable range data σ read from the memory 29c. Still another embodiment has a learning function of varying σ according to the error rate. In FIG. 9, the same reference numerals are given to circuit blocks corresponding to FIG.
[0055]
The allowable range data σ read from the memory 29c is supplied to the addition circuit 73 and the subtraction circuit 74 via the multiplication circuit 82. The multiplication circuit 82 is a circuit for changing σ. As described above, the comparison operation circuit 71 generates a 1-bit output signal indicating whether or not the reproduced pixel data e has an error. This output signal is supplied to the counter 83 and counts an output signal (for example, “1”) indicating an error. Although not shown, the counter 83 is reset for each line.
[0056]
As shown in FIG. 10, 3 × 3 blocks are sequentially formed by the blocking circuit 23. The counter 83 counts the number of errors for a plurality of blocks composed of three lines of pixel data. The count value of the counter 83 is held in the latch 84, and the output of the latch 84 is supplied to the ROM 85 as an address. The ROM 83 generates a coefficient K for variation (0 <K ≦ 1). The coefficient K is supplied to the multiplying circuit 82, which generates Kσ, and uses this value in the processing of the next one line.
[0057]
As a table stored in the ROM 83, K is small when the number of errors is small, and K is large when the number of errors is large. That is, if the number of errors is small, the rate of use of reproduced data is increased by reducing the allowable range of error σ, while if the number of errors is large, the rate of correction is increased by increasing the allowable range of error σ. increase. As a result, the quality of the reproduced image can be improved.
[0058]
Note that, unlike the above-described embodiment of the correction circuit, the training may be performed using DCT coefficients, and the correction may be performed using DCT coefficients. Also, as block coding for compressing the recording data amount, ADRC other than DCT, vector quantization, or the like may be used.
[0059]
【The invention's effect】
According to the present invention, an error of received or reproduced image data can be corrected without using an error correction code. Therefore, it is possible to prevent an increase in the redundancy of the transmission data. As shown in FIG. 11, the probability that actual data of the class is included within the range of the maximum value MAX and the minimum value MIN of each class formed by training, with the representative quantized data as the center, is extremely high. Errors can be corrected to accuracy.
[Brief description of the drawings]
FIG. 1 is an overall block diagram of a recording / reproducing circuit of a digital VTR to which the present invention can be applied.
FIG. 2 is a block diagram of an example of a correction circuit according to the present invention.
FIG. 3 is a block diagram illustrating an example of a configuration for creating correction data;
FIG. 4 is a schematic diagram for explaining blocking.
FIG. 5 is a block diagram illustrating an example of a 1-bit ADRC encoding circuit;
FIG. 6 is a block diagram of an example of a practical configuration for creating correction data.
FIG. 7 is a block diagram of another example of the correction circuit according to the present invention.
FIG. 8 is a block diagram of another example of a configuration for creating correction data.
FIG. 9 is a block diagram of still another example of the correction circuit according to the present invention.
FIG. 10 is a schematic diagram for explaining still another example of the correction circuit according to the present invention.
FIG. 11 is a schematic diagram for explaining error correction according to the present invention.
[Explanation of symbols]
17 Correction circuit
29a, 29b, 29c Memory storing correction data

Claims

受信または再生されたディジタル画像信号の受信／再生装置において、
検出すべき注目画素の時間的または空間的に近接する所定の位置にある複数の画素値の時間的または空間的相関に基づいたクラス情報を出力するクラス情報出力手段と、
トレーニングによって予め用意された、クラス情報に対応して画素データの存在できる領域を示す存在領域データが格納されたメモリ手段と、
上記クラス情報出力手段の出力から上記メモリ手段の対応するクラスの存在領域データを読出す読出し手段と、
上記存在領域データと上記注目画素の画素データとを比較する比較手段とを有し、
上記比較手段の出力に基づいてエラーの有無を検出することを特徴とするディジタル画像信号の受信／再生装置。In a receiving / reproducing apparatus for a received or reproduced digital image signal,
Class information output means for outputting class information based on a temporal or spatial correlation of a plurality of pixel values at a predetermined position temporally or spatially close to a target pixel to be detected,
Memory means, which is prepared in advance by training and stores existence area data indicating an area where pixel data can exist in accordance with the class information;
Reading means for reading the existence area data of the corresponding class of the memory means from the output of the class information output means;
Comparing means for comparing the existence area data with the pixel data of the pixel of interest,
An apparatus for receiving / reproducing a digital image signal, wherein the presence / absence of an error is detected based on the output of the comparing means.

請求項１のディジタル画像信号の受信／再生装置において、上記メモリ手段には、トレーニングによって予め用意された、クラス情報に対応して代表値が格納されており、上記比較手段が上記注目画素の画素データが上記存在領域データの範囲外にあると判定した場合に上記注目画素の画素データに対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置。2. A digital image signal receiving / reproducing apparatus according to claim 1, wherein said memory means stores a representative value corresponding to the class information prepared in advance by training, and said comparing means stores a representative value of said pixel of interest. A digital image signal receiving / reproducing apparatus which outputs a representative value corresponding to the pixel data of the target pixel when it is determined that the data is outside the range of the existence area data.

請求項１のディジタル画像信号の受信／再生装置において、上記クラス情報出力手段は、復号された注目画素に近接する複数の画素値の時間的または空間的相関に基づいてクラス情報を出力するようになされていることを特徴とするディジタル画像信号の受信／再生装置。2. The digital image signal receiving / reproducing apparatus according to claim 1, wherein said class information output means outputs class information based on a temporal or spatial correlation of a plurality of pixel values adjacent to the decoded target pixel. A digital image signal receiving / reproducing apparatus characterized in that it is made.

請求項３のディジタル画像信号の受信／再生装置において、受信または再生されたディジタル画像信号は、ＤＣＴされた係数データが可変長符号化された信号であることを特徴とするディジタル画像信号の受信／再生装置。4. A digital image signal receiving / reproducing apparatus according to claim 3, wherein the received or reproduced digital image signal is a signal obtained by subjecting DCT coefficient data to variable length coding. Playback device.

請求項１のディジタル画像信号の受信／再生装置において、上記クラス情報出力手段は、入力された画素データに対してＡＤＲＣ符号化を行うＡＤＲＣ符号化手段を有し、
上記ＡＤＲＣ符号が行われた複数の画素データに基づいて、上記クラス情報を出力することを特徴とするディジタル画像信号の受信／再生装置。2. The digital image signal receiving / reproducing apparatus according to claim 1, wherein the class information output unit includes an ADRC encoding unit that performs ADRC encoding on the input pixel data.
An apparatus for receiving / reproducing a digital image signal, wherein the class information is output based on a plurality of pixel data on which the ADRC code has been performed.

請求項１のディジタル画像信号の受信／再生装置において、上記存在領域データは、上記トレーニングにおいて検出された複数の真値についての、クラス毎の最大値と最小値であることを特徴とするディジタル画像信号の受信／再生装置。2. The digital image signal receiving / reproducing apparatus according to claim 1, wherein said existence area data is a maximum value and a minimum value for each class of a plurality of true values detected in said training. Signal receiving / reproducing device.

請求項２のディジタル画像信号の受信／再生装置において、上記代表値は、標準的なビデオデータを用いた上記トレーニングにおいて検出された複数の真値のクラス毎の平均値であることを特徴とするディジタル画像信号の受信／再生装置。3. The digital image signal receiving / reproducing apparatus according to claim 2, wherein said representative value is an average value of a plurality of true values detected in said training using standard video data for each class. Digital image signal receiving / reproducing device.

請求項１のディジタル画像信号の受信／再生装置において、上記メモリ手段には、クラス毎に係数データが格納されており、エラーが検出された場合に上記複数の画素データを上記係数データを用いて重み加算することによって上記注目画素に対応する代表値を出力することを特徴とするディジタル画像信号の受信／再生装置。2. A digital image signal receiving / reproducing apparatus according to claim 1, wherein said memory means stores coefficient data for each class, and when an error is detected, said plurality of pixel data is obtained by using said coefficient data. A digital image signal receiving / reproducing apparatus which outputs a representative value corresponding to the pixel of interest by performing weight addition.

請求項８のディジタル画像信号の受信／再生装置において、上記係数データは、上記トレーニングにおいて検出された複数の真値のクラス毎の誤差を最小とするものであることを特徴とするディジタル画像信号の受信／再生装置。9. The digital image signal receiving / reproducing apparatus according to claim 8, wherein said coefficient data minimizes an error for each class of a plurality of true values detected in said training. Receiving / reproducing device.

請求項８のディジタル画像信号の受信／再生装置において、
所定期間に上記比較手段が上記注目画素の画素データが上記存在領域データの範囲外にあると判定した画素の数をカウントするカウンタ手段を有し、
該カウンタ手段の出力に基づいて上記存在領域データを可変するようにしたことを特徴とするディジタル画像信号の受信／再生装置。The digital image signal receiving / reproducing apparatus according to claim 8,
The counter has a counter for counting the number of pixels that the comparison unit determines that the pixel data of the target pixel is outside the range of the existence area data during a predetermined period,
An apparatus for receiving / reproducing a digital image signal, wherein the presence area data is varied based on an output of the counter means.