JP3556497B2 - 信号変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、音響信号に関連して好適に実施され、該音響信号の電力増幅などにあたって、ΔΣ変調等を用いて該音響信号を量子化するための信号変換回路に関する。
【０００２】
【従来の技術】
図５は、典型的な従来技術の信号変換回路であるΔΣ変調回路３を備えるスイッチング増幅器１の電気的構成を示すブロック図である。アナログ信号源２からのアナログの入力音声信号は、該スイッチング増幅器１に入力され、まず前記ΔΣ変調回路３によって、１ビットデジタル信号に変換される。
【０００３】
前記ΔΣ変調回路３は、たとえばこの図５で示すように、入力された前記音声信号を順次積分してゆく縦属接続された高次の積分器と、各積分器からの出力を相互に加算する加算器とを備えて構成される積分器・加算器群４と、前記積分器・加算器群４の前記加算器からの出力を１ビット信号に量子化する量子化器５と、量子化器５からの前記１ビット信号を１標本化クロックだけ遅延する遅延器６と、遅延器６からの１ビット信号をデジタル／アナログ変換するデジタル／アナログ変換器７と、前記アナログ信号源２からの入力音声信号から前記デジタル／アナログ変換器７からフィードバックされる音声信号を減算する加算器８とを備えて構成されている。これによって、量子化器５からの１ビット信号が入力アナログ音声信号に対応したものとなるように、フィードバック制御が実現されている。
【０００４】
前記量子化器５からの１ビット信号は、定電圧スイッチ９に与えられ、作成された前記１ビット信号に対応した所定の定電圧のパルス信号は、ローパスフィルタ１０でアナログ音声信号に復調された後出力され、スピーカ１１によって音響化される。
【０００５】
このように構成されるスイッチング増幅器１は、従来の増幅器のように半導体電力増幅素子の線形域（不飽和域）を使用するのではなく、定電圧スイッチ９に使用される前記半導体電力増幅素子を非線形域（飽和域）で使用するので、極めて高効率に電力増幅を行うことができるという利点を有している。
【０００６】
図６は、前記定電圧スイッチ９の具体的な一構成例である定電圧スイッチ９ａの電気回路図である。この定電圧スイッチ９ａは、一定の高電位＋Ｅ０ と一定の低電位−Ｅ０ との電源間に、半導体スイッチング素子Ｑ１１とＱ１２との直列回路を備えて構成されている。前記半導体スイッチング素子Ｑ１１の制御入力端子が入力端子Ｐ１１となり、前記半導体スイッチング素子Ｑ１２の制御入力端子が入力端子Ｐ１２となり、これらの半導体スイッチング素子Ｑ１１，Ｑ１２の接続点が出力端子Ｐ２となっている。入力端子Ｐ１３には前記ΔΣ変調回路３の量子化器５からの１ビット信号が与えられ、この１ビット信号は、前記入力端子Ｐ１１には直接与えられ、入力端子Ｐ１２には反転バッファＢで反転した後与えられ、電力増幅された１ビット信号は、出力端子Ｐ２から前記ローパスフィルタ１０へ出力される。
【０００７】
図７は、前記定電圧スイッチ９ａの動作を説明するための波形図である。前記量子化器５からの入力１ビット信号に応答して、出力信号の電位は、＋Ｅ０ と−Ｅ０ との間で変化していることが理解される。したがって、比較的小振幅の信号を出力する場合にも、＋Ｅ０ または−Ｅ０ の大振幅を出力し、それを打消すために、さらに−Ｅ０ または＋Ｅ０ の大振幅を出力し…という動作を繰返すことになるので、電力効率が悪いという問題がある。そこで、このような不具合を解消するために、図８で示すような定電圧スイッチ９ｂが提案された。
【０００８】
図８は、前記定電圧スイッチ９の他の構成例である定電圧スイッチ９ｂの電気回路図である。この定電圧スイッチ９ｂでは、前記高電位＋Ｅ０ の電源と前記低電位−Ｅ０ の電源との間に、半導体スイッチング素子Ｑ１１，Ｑ１２の直列回路と、半導体スイッチング素子Ｑ１３，Ｑ１４の直列回路とが相互に並列に配置されて構成されており、半導体スイッチング素子Ｑ１１，Ｑ１２間の接続点が一方の出力端子Ｐ２１となり、半導体スイッチング素子Ｑ１３，Ｑ１４間の接続点が他方の出力端子Ｐ２２となる。対角線上に配列される半導体スイッチング素子Ｑ１１，Ｑ１４の制御入力端子Ｐ１１，１４には共通の１ビット信号が与えられ、同様に半導体スイッチング素子Ｑ１２，Ｑ１３の制御入力端子Ｐ１２，Ｐ１３に共通の１ビット信号が入力される。
【０００９】
この定電圧スイッチ９ｂの動作波形を図９で示す。図９から明らかなように、出力端子Ｐ２１，Ｐ２２間には、＋２Ｅ０ または−２Ｅ０ の電圧が印加されるだけでなく、両出力端子Ｐ２１，Ｐ２２間が短絡状態となる０電圧の印加タイミングを有している。このようにして、小信号時には０電圧を印加する期間が長くなり、前記定電圧スイッチ９ａに比べて、さらに一層電力効率の向上を図ることができる。
【００１０】
【発明が解決しようとする課題】
図１０は、前記定電圧スイッチ９ａに対応した量子化器５ａの構成を示す図である。この図１０で示すように、２値入力の前記定電圧スイッチ９ａには、単に１個の比較器ｃｍｐを用い、積分器・加算器群４からの入力信号ｖｉｎを、予め定める量子化基準値ｖｒｅｆでレベル弁別し、得られた２値出力ｖｏを前記定電圧スイッチ９ａの入力端子Ｐ１３に与えるだけでよい。
【００１１】
しかしながら、前記定電圧スイッチ９ｂでは、前記図９で示すように出力は３値となるので、一対の半導体スイッチング素子Ｑ１１，１４と半導体スイッチング素子Ｑ１２，Ｑ１３とをそれぞれ駆動するように、図１１の量子化器５ｂで示すように、２つの比較器ｃｍｐ１，ｃｍｐ２が必要となる。すなわち、前記積分器・加算器群４からの入力信号ｖｉｎを、第１の比較器ｃｍｐ１は第１の量子化基準値ｖｒｅｆ１でレベル弁別して第１の制御信号ｖｏ１を作成し、第２の比較器ｃｍｐ２は第２の量子化基準値ｖｒｅｆ２でレベル弁別して第２の制御出力ｖｏ２を作成する。
【００１２】
ここで、前記図８で示す定電圧スイッチ９ｂでは、半導体スイッチング素子Ｑ１１，Ｑ１４と、半導体スイッチング素子Ｑ１２，Ｑ１３とは相互に逆極性であり、この場合には、一対の制御入力端子Ｐ１１，Ｐ１４と制御入力端子Ｐ１２，１３とのいずれか一方の対に比較器ｃｍｐ１からの制御信号ｖｏ１を与え、いずれか他方に比較器ｃｍｐ２からの制御信号ｖｏ２を与えればよく、全ての半導体スイッチング素子Ｑ１１〜Ｑ１４が相互に同一極性である場合には、比較器ｃｍｐ１と比較器ｃｍｐ２とのいずれか一方の入力を逆極性とするか、出力側にインバータを設ければよい。
【００１３】
また、積分器・加算器群４内の積分器や加算器の係数を変更しても、これらの量子化基準値ｖｒｅｆ１，ｖｒｅｆ２が一定のままでは、発振限界が小さくなったり、ダイナミックレンジが狭くなったりするという問題がある。同様に、接続されるアナログ信号源２の出力レベルに差がある場合にも、前記量子化基準値ｖｒｅｆ１，ｖｒｅｆ２が一定のままでは、大信号入力時には発振してしまい、小信号入力時にはダイナミックレンジが狭くなるという問題がある。
【００１４】
さらにまた、メーカー側では、低価格製品の前記定電圧スイッチ９ａを用いる構成と、高価格製品の前記定電圧スイッチ９ｂを用いる構成とに、それぞれ個別のΔΣ変調用の集積回路を作製しなければならず、コストが嵩むという問題もある。
【００１５】
本発明の目的は、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる信号変換回路を提供することである。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る信号変換回路は、入力信号を高次の積分器で順次積分し、各積分器出力の加算値を量子化器が予め定める量子化基準値でレベル弁別することによって量子化するとともに、その量子化結果を入力側に負帰還し、前記入力信号に対する量子化誤差を抑制するようにした信号変換回路において、前記量子化基準値を複数備え、該量子化基準値の少なくとも何れか１つを連続的に変化することができる基準値設定手段を含むことを特徴とする。
【００１７】
上記の構成によれば、たとえばバイアス電圧を抵抗分圧することによって前記量子化基準値を作成する場合、その分圧抵抗の少なくとも１つを、たとえば電子ボリウムなどで実現し、基準値設定手段からの出力に応答して、該電子ボリウムがその抵抗値を変化することによって、前記量子化基準値の少なくとも何れか１つを連続可変とする。
【００１８】
したがって、前記積分器や加算器の係数の変更や、前記入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【００１９】
また、請求項２の発明に係る信号変換回路では、前記量子化基準値は２つ設定され、前記基準値設定手段は前記２つの量子化基準値を相互に同一値に設定することができ、前記２つの量子化基準値による３値ΔΣ変調出力と、１つの量子化基準値による２値ΔΣ変調出力とに出力切換え可能であることを特徴とする。
【００２０】
上記の構成によれば、前記図１１で示すような２つの量子化器の構成に、量子化基準値を相互に同一値に設定するので、この場合、その量子化器は、図１０で示すような量子化器と同様の動作となり、前記図７で示すような２値出力のΔΣ変調回路として動作することができる。これに対して、前記量子化基準値を相互に異なる値のままとすると、前記図９で示すような３値のΔΣ変調を実現することができ、こうして共通の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【００２１】
さらにまた、請求項３の発明に係る信号変換回路は、前記入力信号の振幅レベルを検出し、前記基準値設定手段に、前記振幅レベルが小さい場合には前記量子化基準値の間隔を小さくさせ、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくさせる入力検出手段をさらに備えることを特徴とする。
【００２２】
上記の構成によれば、量子化基準値の間隔が小さくなると、マルチビット信号で考えた場合に、１ビット当りの電圧振幅が小さくなったことと等価である。入力検出手段は、基準値設定手段に、入力信号が小振幅である場合には量子化基準値の間隔を小さくさせ、大振幅である場合には前記間隔を大きくさせる。
【００２３】
したがって、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【００２４】
さらにまた、請求項４の発明に係る信号変換回路は、前記積分器および加算器の少なくとも何れか１つの係数が変化可能に構成されており、その係数に対応して、前記基準値設定手段に、前記複数の量子化基準値の少なくとも何れか１つを変化させる係数設定手段をさらに備えることを特徴とする。
【００２５】
上記の構成によれば、積分器および加算器の係数を変更すると、量子化器への入力レベルが変化するので、それに適応して、係数設定手段は、基準値設定手段に量子化器の量子化基準値を変化させる。
【００２６】
したがって、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【００２７】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば以下のとおりである。
【００２８】
図１は、本発明の実施の一形態の信号変換回路であるΔΣ変調回路２１を備えるスイッチング増幅器２２の電気的構成を示すブロック図である。このスイッチング増幅器２２では、前記図８で示す定電圧スイッチ９ｂを用いており、３値ΔΣ変調出力を導出する。この定電圧スイッチ９ｂに対応して、ΔΣ変調回路２１は、２つの２値出力Ｖｏ１，Ｖｏ２を出力する。アナログ信号源２、ローパスフィルタ１０およびスピーカ１１は、前述の図５で示すスイッチング増幅器１と同様の構成である。
【００２９】
アナログ信号源２からのアナログの入力音声信号は、該スイッチング増幅器２２に入力されると、入力回路２３を介して加算器２４に与えられる。加算器２４において、後述のフィードバック信号が減算された前記入力音声信号は、積分器・加算器群２５に入力される。積分器・加算器群２５は、大略的に、たとえば後述するような、７次の積分器と、各積分器からの出力を相互に加算する加算器となどを備えて構成され、該積分器・加算器群からの出力は、入力信号Ｖｉｎとして、２つの２値量子化器ＣＭＰ１，ＣＭＰ２に共通に入力される。
【００３０】
前記２値量子化器ＣＭＰ１，ＣＭＰ２は、基準値設定回路２７から与えられる各量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２に基づいて、それぞれ前記入力信号Ｖｉｎをレベル弁別し、前記２値出力Ｖｏ１，Ｖｏ２を作成する。前記２値出力Ｖｏ１，Ｖｏ２は、定電圧スイッチ９ｂに入力されるとともに、遅延器２８で１ビット期間だけ遅延され、デジタル／アナログ変換器２９でアナログ信号に変換された後、前記加算器２４にフィードバックされ、入力音声信号から減算される。
【００３１】
前記積分器・加算器群２５に関連して、係数設定回路３０が設けられている。この係数設定回路３０は、プリセット係数器３１とスイッチ３２とを備えて構成されており、プリセット係数器３１内には、積分器・加算器群２５内の積分器および加算器の各係数の組合わせが、参照符ａ，ｂ，ｃで示されるように、予めストアされている。各係数群ａ，ｂ，ｃは、前記入力音声信号の種類や、ΔΣ変調特性などに対応して、スイッチ３２を切換えることによって、選択的に積分器・加算器群２５内の対応する積分器および加算器にそれぞれ設定される。
【００３２】
前記係数設定回路３０内のスイッチ３２のスイッチング状態は、係数選択情報として前記基準値設定回路２７に与えられる。また、前記基準値設定回路２７には、入力検出回路３３によって検出された入力音声信号の振幅レベルを表す振幅情報が入力されている。
【００３３】
図２は、前記入力検出回路３３の一構成例を示すブロック図である。前記入力音声信号は、振幅絶対値検出回路４１に入力されて、その絶対値レベルがサンプリングされる。振幅絶対値検出回路４１からのサンプリング値は、最大振幅一定時間ホールド回路４２に入力されて、該サンプリング値のピーク値が一定時間ホールドされる。すなわち、最大振幅一定時間ホールド回路４２は、振幅絶対値検出回路４１からのサンプリング値を前記一定時間ホールドする間に、より大きなサンプリング値が入力されると、ホールド値を、そのより大きなサンプリング値に更新し、その時点から一定時間のホールドを行う。
【００３４】
前記最大振幅一定時間ホールド回路４２のホールド値は、レベル判定回路４３において、第何段階のレベルであるのかなどのレベル判定が行われ、振幅情報出力回路４４は、その判定結果に応答して、前記振幅情報を基準値設定回路２７へ出力する。
【００３５】
図３は、基準値設定回路２７を説明するための電気回路図である。この基準値設定回路２７は、大略的に、高電位＋Ｅ０ 側の電源と、低電位−Ｅ０ 側の電源との間に、抵抗Ｒ１，Ｒ２，Ｒ３の直列回路が介在されて構成されている。本発明では、抵抗Ｒ２が連続可変とされており、たとえば電子ボリウムなどで実現され、その抵抗値が０（すなわち両端子間が短絡）から、所望とする抵抗値までの間で連続可変となっている。
【００３６】
図４は、ΔΣ変調回路２１の具体的な一構成例を示す電気回路図である。この図４において、図１に対応する部分には同一の参照符号を付して示している。このΔΣ変調回路２１では、２つの２値出力Ｖｏ１，Ｖｏ２をフィードバックするために、デジタル／アナログ変換器２９を介するフィードバック信号に対応して、積分器・加算器群２５内の第１段目の積分器は、アンプＡ１１を備える積分器Ｍ１１と、アンプＡ１２を備える積分器Ｍ１２との２つ設けられている。これに対応して、入力回路２３側では、結合コンデンサＣを介して入力される音声信号Ｖｉを反転増幅するアンプＡ０１と、さらにそれをゲイン１で反転増幅して正転出力とするアンプＡ０２とが設けられている。
【００３７】
前記アンプＡ１１側では、入力回路２３のアンプＡ０１からの出力が入力抵抗Ｒ１１１を介して与えられ、アンプＡ１２側では、アンプＡ０２からの出力が入力抵抗Ｒ１２１を介して与えられる。また、デジタル／アナログ変換器２９からのフィードバック信号は、入力抵抗Ｒ１１２，Ｒ１２２をそれぞれ介して、前記アンプＡ１１，Ａ１２にそれぞれ入力される。したがって、アンプＡ１１，Ａ１２の入力側では、入力回路２３からの出力とフィードバック信号とが相互に加算されることになり、前記加算器２４にも対応する。積分器Ｍ１１，Ｍ１２からの出力は、アンプＡ１３によって相互に加算される。
【００３８】
アンプＡ１３からの出力は、入力抵抗Ｒ２１を介して、アンプＡ２を備える第２段目の積分器Ｍ２に入力される。積分器Ｍ２からの出力は、入力抵抗Ｒ３１を介して、アンプＡ３を備える第３段目の積分器Ｍ３に入力される。積分器Ｍ２，Ｍ３間には、抵抗Ｒ２３１，Ｒ２３２，Ｒ２３３およびアンプＡ２３から成り、ΔΣ変調における零点制御のための部分負帰還ループが形成されている。
【００３９】
積分器Ｍ３からの出力は、入力抵抗Ｒ４１を介して、アンプＡ４を備える第４段目の積分器Ｍ４に入力され、その出力は、入力抵抗Ｒ５１を介して、アンプＡ５を備える第５段目の積分器Ｍ５に入力される。積分器Ａ４，Ａ５間にも、抵抗４５１，Ｒ４５２，Ｒ４５３およびアンプＡ４５から成り、前記零点制御のための部分負帰還ループが形成されている。
【００４０】
前記積分器Ｍ５からの出力は、入力抵抗Ｒ６１を介して、アンプＡ６を備える第６段目の積分器Ｍ６に入力され、その出力が、入力抵抗Ｒ７１を介して、アンプＡ７を備える第７段目の積分器Ｍ７に入力される。積分器Ｍ６，Ｍ７間にも、抵抗Ｒ６７１，Ｒ６７２，Ｒ６７３およびアンプＡ６７から成る零点制御のための部分負帰還ループが形成されている。
【００４１】
各積分器Ｍ１（Ｍ１１とＭ１２とを総称して表す），Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７からの出力は、それぞれ抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０を介して、係数処理されて相互に加算されることになる。その加算器には、アンプＡ８１から成る負側の加算器と、アンプＡ８２から成る正側の加算器と、それらの出力を相互に加算するアンプＡ８３から成る加算器とを備えて構成されている。この図４で示す例では、奇数次の積分器Ｍ１，Ｍ３，５，Ｍ７からの出力はアンプＡ８１によって加算され、偶数次の積分器Ｍ２，Ｍ４，Ｍ６からの出力はアンプＡ８２によって加算される。アンプＡ８３からの出力が、量子化器ＣＭＰに、前記入力信号Ｖｉｎとして入力される。
【００４２】
前記量子化器ＣＭＰは、２つのヒステリシスコンパレータＱ１，Ｑ２と、フリップフロップＦ１〜Ｆ６などから成り、前記ヒステリシスコンパレータＱ１，Ｑ２からの出力をサンプリング信号ｆｓで規定されたタイミングでラッチして、後段の定電圧スイッチ９ｂの速度限界に対応して、スイッチングの時間間隔をタイミング調整した信号を出力する出力回路４０とを備えて構成されている。
【００４３】
上述のように構成されるスイッチング増幅器２２において、ΔΣ変調回路２１内の２値量子化器ＣＭＰ１，ＣＭＰ２の量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を基準値設定回路２７によって変更可能とするので、該ΔΣ変調回路２１を集積回路で作成するにあたって、作成後に該基準値設定回路２７によって量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を変化させることができ、抵抗Ｒ１〜Ｒ３の高精度な合わせ込みを行う必要はなく、チップの歩留りを向上することができるとともに、設計上の負担も少なくなり、低コスト化を図ることができる。
【００４４】
また、音源の種類などに対応して、ノイズレベルの低減や発振限界値の拡大などを目的として、積分器・加算器群２５における、たとえば入力抵抗Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１や、抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０などの、係数値を係数設定回路３０によって切換えると、前記基準値設定回路２７は、係数選択情報に応答して、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を設定する。したがって、前記係数値に応じて変化する入力信号Ｖｉｎのレベルや発振限界値などに対応して、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を設定することができ、該ΔΣ変調回路２１による伝送周波数帯域を最も広く設定することができる。
【００４５】
さらにまた、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２は、入力検出回路３３によって検出された振幅情報に応答して、基準値設定回路２７によって、小振幅であるときには、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２間の間隔が小さく設定されて、量子化ノイズが減少され、また大振幅であるときには、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２間の間隔が広くされるので、発振限界値を高くし、発振を防止することができる。
【００４６】
さらにまた、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２は、前記抵抗Ｒ２の抵抗値を０とすることによって、相互に同一値に設定することが可能であり、該ΔΣ変調回路２１が、図８および図９で示す３値ΔΣ変調出力を導出する定電圧スイッチ９ｂだけでなく、前記図６および図７で示す２値ΔΣ変調出力を導出する定電圧スイッチ９ａにも適用することができ、汎用性を向上し、スイッチング増幅器の低価格な製品から高価格な製品まで、広く適用することができる。
【００４７】
なお、上述のΔΣ変調回路２１では、量子化器は、ＣＭＰ１，ＣＭＰ２の２つつ設けられたけれども、３つ以上設けられていてもよいことは言うまでもない。
【００４８】
【発明の効果】
請求項１の発明に係る信号変換回路は、以上のように、ΔΣ変調回路などの信号変換回路において、複数の量子化基準値を設定し、その少なくとも何れか１つを連続可変とする。
【００４９】
それゆえ、量子化基準値の高精度な合わせ込みが不要となり、設計の負担の軽減や製造の歩留りの向上によってコストを削減することができるとともに、前記ΔΣ変調回路における積分器や加算器の係数の変更や、入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【００５０】
また、請求項２の発明に係る信号変換回路は、以上のように、量子化基準値を２つ設定し、かつそれらを相互に同一値に設定可能とし、２つの量子化基準値による３値ΔΣ変調出力と、１つの量子化基準値による２値ΔΣ変調出力とに出力切換え可能とする。
【００５１】
それゆえ、共通のΔΣ変調回路の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【００５２】
さらにまた、請求項３の発明に係る信号変換回路は、以上のように、入力信号の振幅レベルを検出し、該振幅レベルが小さい場合には前記量子化基準値の間隔を小さくし、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくする。
【００５３】
それゆえ、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【００５４】
さらにまた、請求項４の発明に係る信号変換回路は、以上のように、前記積分器および加算器の少なくとも何れか１つの係数の変化に対応して、複数の量子化基準値の少なくとも何れか１つを変化させる。
【００５５】
それゆえ、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図２】図１で示すスイッチング増幅器における入力検出回路の一構成例を示すブロック図である。
【図３】図１で示すスイッチング増幅器における基準値設定回路の一構成例を示す電気回路図である。
【図４】図１で示すΔΣ変調回路の具体的な一構成例を示す電気回路図である。
【図５】典型的な従来技術の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図６】スイッチング増幅器に用いられる定電圧スイッチの一構成例を示す電気回路図である。
【図７】図６で示す定電圧スイッチの動作を説明するための波形図である。
【図８】スイッチング増幅器に用いられる定電圧スイッチの他の構成例を示す電気回路図である。
【図９】図８で示す定電圧スイッチの動作を説明するための波形図である。
【図１０】ΔΣ変調回路における典型的な従来技術の量子化器の一構成例を示す図である。
【図１１】ΔΣ変調回路における量子化器の他の構成例を示す図である。
【符号の説明】
２ アナログ信号源
９ａ，９ｂ 定電圧スイッチ
１０ ローパスフィルタ
１１ スピーカ
２１ ΔΣ変調回路（信号変換回路）
２２ スイッチング増幅器
２３ 入力回路
２４ 加算器
２５ 積分器・加算器群
２７ 基準値設定回路（基準値設定手段）
２８ 遅延器
２９ デジタル／アナログ変換器
３０ 係数設定回路（係数設定手段）
３１ プリセット係数器
３２ スイッチ
３３ 入力検出回路（入力検出手段）
４０ 出力回路
４１ 振幅絶対値検出回路
４２ 最大振幅一定時間ホールド回路
４３ レベル判定回路
４４ 振幅情報出力回路
ＣＭＰ 量子化器
ＣＭＰ１，ＣＭＰ２ ２値量子化器
Ｍ１１，Ｍ１２，Ｍ２〜Ｍ７ 積分器
Ｑ１１〜Ｑ１４ 半導体スイッチング素子
Ｑ１，Ｑ２ ヒステリシスコンパレータ
Ｒ；Ｒ１〜Ｒ３ 抵抗
【発明の属する技術分野】
本発明は、音響信号に関連して好適に実施され、該音響信号の電力増幅などにあたって、ΔΣ変調等を用いて該音響信号を量子化するための信号変換回路に関する。
【０００２】
【従来の技術】
図５は、典型的な従来技術の信号変換回路であるΔΣ変調回路３を備えるスイッチング増幅器１の電気的構成を示すブロック図である。アナログ信号源２からのアナログの入力音声信号は、該スイッチング増幅器１に入力され、まず前記ΔΣ変調回路３によって、１ビットデジタル信号に変換される。
【０００３】
前記ΔΣ変調回路３は、たとえばこの図５で示すように、入力された前記音声信号を順次積分してゆく縦属接続された高次の積分器と、各積分器からの出力を相互に加算する加算器とを備えて構成される積分器・加算器群４と、前記積分器・加算器群４の前記加算器からの出力を１ビット信号に量子化する量子化器５と、量子化器５からの前記１ビット信号を１標本化クロックだけ遅延する遅延器６と、遅延器６からの１ビット信号をデジタル／アナログ変換するデジタル／アナログ変換器７と、前記アナログ信号源２からの入力音声信号から前記デジタル／アナログ変換器７からフィードバックされる音声信号を減算する加算器８とを備えて構成されている。これによって、量子化器５からの１ビット信号が入力アナログ音声信号に対応したものとなるように、フィードバック制御が実現されている。
【０００４】
前記量子化器５からの１ビット信号は、定電圧スイッチ９に与えられ、作成された前記１ビット信号に対応した所定の定電圧のパルス信号は、ローパスフィルタ１０でアナログ音声信号に復調された後出力され、スピーカ１１によって音響化される。
【０００５】
このように構成されるスイッチング増幅器１は、従来の増幅器のように半導体電力増幅素子の線形域（不飽和域）を使用するのではなく、定電圧スイッチ９に使用される前記半導体電力増幅素子を非線形域（飽和域）で使用するので、極めて高効率に電力増幅を行うことができるという利点を有している。
【０００６】
図６は、前記定電圧スイッチ９の具体的な一構成例である定電圧スイッチ９ａの電気回路図である。この定電圧スイッチ９ａは、一定の高電位＋Ｅ０ と一定の低電位−Ｅ０ との電源間に、半導体スイッチング素子Ｑ１１とＱ１２との直列回路を備えて構成されている。前記半導体スイッチング素子Ｑ１１の制御入力端子が入力端子Ｐ１１となり、前記半導体スイッチング素子Ｑ１２の制御入力端子が入力端子Ｐ１２となり、これらの半導体スイッチング素子Ｑ１１，Ｑ１２の接続点が出力端子Ｐ２となっている。入力端子Ｐ１３には前記ΔΣ変調回路３の量子化器５からの１ビット信号が与えられ、この１ビット信号は、前記入力端子Ｐ１１には直接与えられ、入力端子Ｐ１２には反転バッファＢで反転した後与えられ、電力増幅された１ビット信号は、出力端子Ｐ２から前記ローパスフィルタ１０へ出力される。
【０００７】
図７は、前記定電圧スイッチ９ａの動作を説明するための波形図である。前記量子化器５からの入力１ビット信号に応答して、出力信号の電位は、＋Ｅ０ と−Ｅ０ との間で変化していることが理解される。したがって、比較的小振幅の信号を出力する場合にも、＋Ｅ０ または−Ｅ０ の大振幅を出力し、それを打消すために、さらに−Ｅ０ または＋Ｅ０ の大振幅を出力し…という動作を繰返すことになるので、電力効率が悪いという問題がある。そこで、このような不具合を解消するために、図８で示すような定電圧スイッチ９ｂが提案された。
【０００８】
図８は、前記定電圧スイッチ９の他の構成例である定電圧スイッチ９ｂの電気回路図である。この定電圧スイッチ９ｂでは、前記高電位＋Ｅ０ の電源と前記低電位−Ｅ０ の電源との間に、半導体スイッチング素子Ｑ１１，Ｑ１２の直列回路と、半導体スイッチング素子Ｑ１３，Ｑ１４の直列回路とが相互に並列に配置されて構成されており、半導体スイッチング素子Ｑ１１，Ｑ１２間の接続点が一方の出力端子Ｐ２１となり、半導体スイッチング素子Ｑ１３，Ｑ１４間の接続点が他方の出力端子Ｐ２２となる。対角線上に配列される半導体スイッチング素子Ｑ１１，Ｑ１４の制御入力端子Ｐ１１，１４には共通の１ビット信号が与えられ、同様に半導体スイッチング素子Ｑ１２，Ｑ１３の制御入力端子Ｐ１２，Ｐ１３に共通の１ビット信号が入力される。
【０００９】
この定電圧スイッチ９ｂの動作波形を図９で示す。図９から明らかなように、出力端子Ｐ２１，Ｐ２２間には、＋２Ｅ０ または−２Ｅ０ の電圧が印加されるだけでなく、両出力端子Ｐ２１，Ｐ２２間が短絡状態となる０電圧の印加タイミングを有している。このようにして、小信号時には０電圧を印加する期間が長くなり、前記定電圧スイッチ９ａに比べて、さらに一層電力効率の向上を図ることができる。
【００１０】
【発明が解決しようとする課題】
図１０は、前記定電圧スイッチ９ａに対応した量子化器５ａの構成を示す図である。この図１０で示すように、２値入力の前記定電圧スイッチ９ａには、単に１個の比較器ｃｍｐを用い、積分器・加算器群４からの入力信号ｖｉｎを、予め定める量子化基準値ｖｒｅｆでレベル弁別し、得られた２値出力ｖｏを前記定電圧スイッチ９ａの入力端子Ｐ１３に与えるだけでよい。
【００１１】
しかしながら、前記定電圧スイッチ９ｂでは、前記図９で示すように出力は３値となるので、一対の半導体スイッチング素子Ｑ１１，１４と半導体スイッチング素子Ｑ１２，Ｑ１３とをそれぞれ駆動するように、図１１の量子化器５ｂで示すように、２つの比較器ｃｍｐ１，ｃｍｐ２が必要となる。すなわち、前記積分器・加算器群４からの入力信号ｖｉｎを、第１の比較器ｃｍｐ１は第１の量子化基準値ｖｒｅｆ１でレベル弁別して第１の制御信号ｖｏ１を作成し、第２の比較器ｃｍｐ２は第２の量子化基準値ｖｒｅｆ２でレベル弁別して第２の制御出力ｖｏ２を作成する。
【００１２】
ここで、前記図８で示す定電圧スイッチ９ｂでは、半導体スイッチング素子Ｑ１１，Ｑ１４と、半導体スイッチング素子Ｑ１２，Ｑ１３とは相互に逆極性であり、この場合には、一対の制御入力端子Ｐ１１，Ｐ１４と制御入力端子Ｐ１２，１３とのいずれか一方の対に比較器ｃｍｐ１からの制御信号ｖｏ１を与え、いずれか他方に比較器ｃｍｐ２からの制御信号ｖｏ２を与えればよく、全ての半導体スイッチング素子Ｑ１１〜Ｑ１４が相互に同一極性である場合には、比較器ｃｍｐ１と比較器ｃｍｐ２とのいずれか一方の入力を逆極性とするか、出力側にインバータを設ければよい。
【００１３】
また、積分器・加算器群４内の積分器や加算器の係数を変更しても、これらの量子化基準値ｖｒｅｆ１，ｖｒｅｆ２が一定のままでは、発振限界が小さくなったり、ダイナミックレンジが狭くなったりするという問題がある。同様に、接続されるアナログ信号源２の出力レベルに差がある場合にも、前記量子化基準値ｖｒｅｆ１，ｖｒｅｆ２が一定のままでは、大信号入力時には発振してしまい、小信号入力時にはダイナミックレンジが狭くなるという問題がある。
【００１４】
さらにまた、メーカー側では、低価格製品の前記定電圧スイッチ９ａを用いる構成と、高価格製品の前記定電圧スイッチ９ｂを用いる構成とに、それぞれ個別のΔΣ変調用の集積回路を作製しなければならず、コストが嵩むという問題もある。
【００１５】
本発明の目的は、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる信号変換回路を提供することである。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る信号変換回路は、入力信号を高次の積分器で順次積分し、各積分器出力の加算値を量子化器が予め定める量子化基準値でレベル弁別することによって量子化するとともに、その量子化結果を入力側に負帰還し、前記入力信号に対する量子化誤差を抑制するようにした信号変換回路において、前記量子化基準値を複数備え、該量子化基準値の少なくとも何れか１つを連続的に変化することができる基準値設定手段を含むことを特徴とする。
【００１７】
上記の構成によれば、たとえばバイアス電圧を抵抗分圧することによって前記量子化基準値を作成する場合、その分圧抵抗の少なくとも１つを、たとえば電子ボリウムなどで実現し、基準値設定手段からの出力に応答して、該電子ボリウムがその抵抗値を変化することによって、前記量子化基準値の少なくとも何れか１つを連続可変とする。
【００１８】
したがって、前記積分器や加算器の係数の変更や、前記入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【００１９】
また、請求項２の発明に係る信号変換回路では、前記量子化基準値は２つ設定され、前記基準値設定手段は前記２つの量子化基準値を相互に同一値に設定することができ、前記２つの量子化基準値による３値ΔΣ変調出力と、１つの量子化基準値による２値ΔΣ変調出力とに出力切換え可能であることを特徴とする。
【００２０】
上記の構成によれば、前記図１１で示すような２つの量子化器の構成に、量子化基準値を相互に同一値に設定するので、この場合、その量子化器は、図１０で示すような量子化器と同様の動作となり、前記図７で示すような２値出力のΔΣ変調回路として動作することができる。これに対して、前記量子化基準値を相互に異なる値のままとすると、前記図９で示すような３値のΔΣ変調を実現することができ、こうして共通の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【００２１】
さらにまた、請求項３の発明に係る信号変換回路は、前記入力信号の振幅レベルを検出し、前記基準値設定手段に、前記振幅レベルが小さい場合には前記量子化基準値の間隔を小さくさせ、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくさせる入力検出手段をさらに備えることを特徴とする。
【００２２】
上記の構成によれば、量子化基準値の間隔が小さくなると、マルチビット信号で考えた場合に、１ビット当りの電圧振幅が小さくなったことと等価である。入力検出手段は、基準値設定手段に、入力信号が小振幅である場合には量子化基準値の間隔を小さくさせ、大振幅である場合には前記間隔を大きくさせる。
【００２３】
したがって、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【００２４】
さらにまた、請求項４の発明に係る信号変換回路は、前記積分器および加算器の少なくとも何れか１つの係数が変化可能に構成されており、その係数に対応して、前記基準値設定手段に、前記複数の量子化基準値の少なくとも何れか１つを変化させる係数設定手段をさらに備えることを特徴とする。
【００２５】
上記の構成によれば、積分器および加算器の係数を変更すると、量子化器への入力レベルが変化するので、それに適応して、係数設定手段は、基準値設定手段に量子化器の量子化基準値を変化させる。
【００２６】
したがって、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【００２７】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば以下のとおりである。
【００２８】
図１は、本発明の実施の一形態の信号変換回路であるΔΣ変調回路２１を備えるスイッチング増幅器２２の電気的構成を示すブロック図である。このスイッチング増幅器２２では、前記図８で示す定電圧スイッチ９ｂを用いており、３値ΔΣ変調出力を導出する。この定電圧スイッチ９ｂに対応して、ΔΣ変調回路２１は、２つの２値出力Ｖｏ１，Ｖｏ２を出力する。アナログ信号源２、ローパスフィルタ１０およびスピーカ１１は、前述の図５で示すスイッチング増幅器１と同様の構成である。
【００２９】
アナログ信号源２からのアナログの入力音声信号は、該スイッチング増幅器２２に入力されると、入力回路２３を介して加算器２４に与えられる。加算器２４において、後述のフィードバック信号が減算された前記入力音声信号は、積分器・加算器群２５に入力される。積分器・加算器群２５は、大略的に、たとえば後述するような、７次の積分器と、各積分器からの出力を相互に加算する加算器となどを備えて構成され、該積分器・加算器群からの出力は、入力信号Ｖｉｎとして、２つの２値量子化器ＣＭＰ１，ＣＭＰ２に共通に入力される。
【００３０】
前記２値量子化器ＣＭＰ１，ＣＭＰ２は、基準値設定回路２７から与えられる各量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２に基づいて、それぞれ前記入力信号Ｖｉｎをレベル弁別し、前記２値出力Ｖｏ１，Ｖｏ２を作成する。前記２値出力Ｖｏ１，Ｖｏ２は、定電圧スイッチ９ｂに入力されるとともに、遅延器２８で１ビット期間だけ遅延され、デジタル／アナログ変換器２９でアナログ信号に変換された後、前記加算器２４にフィードバックされ、入力音声信号から減算される。
【００３１】
前記積分器・加算器群２５に関連して、係数設定回路３０が設けられている。この係数設定回路３０は、プリセット係数器３１とスイッチ３２とを備えて構成されており、プリセット係数器３１内には、積分器・加算器群２５内の積分器および加算器の各係数の組合わせが、参照符ａ，ｂ，ｃで示されるように、予めストアされている。各係数群ａ，ｂ，ｃは、前記入力音声信号の種類や、ΔΣ変調特性などに対応して、スイッチ３２を切換えることによって、選択的に積分器・加算器群２５内の対応する積分器および加算器にそれぞれ設定される。
【００３２】
前記係数設定回路３０内のスイッチ３２のスイッチング状態は、係数選択情報として前記基準値設定回路２７に与えられる。また、前記基準値設定回路２７には、入力検出回路３３によって検出された入力音声信号の振幅レベルを表す振幅情報が入力されている。
【００３３】
図２は、前記入力検出回路３３の一構成例を示すブロック図である。前記入力音声信号は、振幅絶対値検出回路４１に入力されて、その絶対値レベルがサンプリングされる。振幅絶対値検出回路４１からのサンプリング値は、最大振幅一定時間ホールド回路４２に入力されて、該サンプリング値のピーク値が一定時間ホールドされる。すなわち、最大振幅一定時間ホールド回路４２は、振幅絶対値検出回路４１からのサンプリング値を前記一定時間ホールドする間に、より大きなサンプリング値が入力されると、ホールド値を、そのより大きなサンプリング値に更新し、その時点から一定時間のホールドを行う。
【００３４】
前記最大振幅一定時間ホールド回路４２のホールド値は、レベル判定回路４３において、第何段階のレベルであるのかなどのレベル判定が行われ、振幅情報出力回路４４は、その判定結果に応答して、前記振幅情報を基準値設定回路２７へ出力する。
【００３５】
図３は、基準値設定回路２７を説明するための電気回路図である。この基準値設定回路２７は、大略的に、高電位＋Ｅ０ 側の電源と、低電位−Ｅ０ 側の電源との間に、抵抗Ｒ１，Ｒ２，Ｒ３の直列回路が介在されて構成されている。本発明では、抵抗Ｒ２が連続可変とされており、たとえば電子ボリウムなどで実現され、その抵抗値が０（すなわち両端子間が短絡）から、所望とする抵抗値までの間で連続可変となっている。
【００３６】
図４は、ΔΣ変調回路２１の具体的な一構成例を示す電気回路図である。この図４において、図１に対応する部分には同一の参照符号を付して示している。このΔΣ変調回路２１では、２つの２値出力Ｖｏ１，Ｖｏ２をフィードバックするために、デジタル／アナログ変換器２９を介するフィードバック信号に対応して、積分器・加算器群２５内の第１段目の積分器は、アンプＡ１１を備える積分器Ｍ１１と、アンプＡ１２を備える積分器Ｍ１２との２つ設けられている。これに対応して、入力回路２３側では、結合コンデンサＣを介して入力される音声信号Ｖｉを反転増幅するアンプＡ０１と、さらにそれをゲイン１で反転増幅して正転出力とするアンプＡ０２とが設けられている。
【００３７】
前記アンプＡ１１側では、入力回路２３のアンプＡ０１からの出力が入力抵抗Ｒ１１１を介して与えられ、アンプＡ１２側では、アンプＡ０２からの出力が入力抵抗Ｒ１２１を介して与えられる。また、デジタル／アナログ変換器２９からのフィードバック信号は、入力抵抗Ｒ１１２，Ｒ１２２をそれぞれ介して、前記アンプＡ１１，Ａ１２にそれぞれ入力される。したがって、アンプＡ１１，Ａ１２の入力側では、入力回路２３からの出力とフィードバック信号とが相互に加算されることになり、前記加算器２４にも対応する。積分器Ｍ１１，Ｍ１２からの出力は、アンプＡ１３によって相互に加算される。
【００３８】
アンプＡ１３からの出力は、入力抵抗Ｒ２１を介して、アンプＡ２を備える第２段目の積分器Ｍ２に入力される。積分器Ｍ２からの出力は、入力抵抗Ｒ３１を介して、アンプＡ３を備える第３段目の積分器Ｍ３に入力される。積分器Ｍ２，Ｍ３間には、抵抗Ｒ２３１，Ｒ２３２，Ｒ２３３およびアンプＡ２３から成り、ΔΣ変調における零点制御のための部分負帰還ループが形成されている。
【００３９】
積分器Ｍ３からの出力は、入力抵抗Ｒ４１を介して、アンプＡ４を備える第４段目の積分器Ｍ４に入力され、その出力は、入力抵抗Ｒ５１を介して、アンプＡ５を備える第５段目の積分器Ｍ５に入力される。積分器Ａ４，Ａ５間にも、抵抗４５１，Ｒ４５２，Ｒ４５３およびアンプＡ４５から成り、前記零点制御のための部分負帰還ループが形成されている。
【００４０】
前記積分器Ｍ５からの出力は、入力抵抗Ｒ６１を介して、アンプＡ６を備える第６段目の積分器Ｍ６に入力され、その出力が、入力抵抗Ｒ７１を介して、アンプＡ７を備える第７段目の積分器Ｍ７に入力される。積分器Ｍ６，Ｍ７間にも、抵抗Ｒ６７１，Ｒ６７２，Ｒ６７３およびアンプＡ６７から成る零点制御のための部分負帰還ループが形成されている。
【００４１】
各積分器Ｍ１（Ｍ１１とＭ１２とを総称して表す），Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７からの出力は、それぞれ抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０を介して、係数処理されて相互に加算されることになる。その加算器には、アンプＡ８１から成る負側の加算器と、アンプＡ８２から成る正側の加算器と、それらの出力を相互に加算するアンプＡ８３から成る加算器とを備えて構成されている。この図４で示す例では、奇数次の積分器Ｍ１，Ｍ３，５，Ｍ７からの出力はアンプＡ８１によって加算され、偶数次の積分器Ｍ２，Ｍ４，Ｍ６からの出力はアンプＡ８２によって加算される。アンプＡ８３からの出力が、量子化器ＣＭＰに、前記入力信号Ｖｉｎとして入力される。
【００４２】
前記量子化器ＣＭＰは、２つのヒステリシスコンパレータＱ１，Ｑ２と、フリップフロップＦ１〜Ｆ６などから成り、前記ヒステリシスコンパレータＱ１，Ｑ２からの出力をサンプリング信号ｆｓで規定されたタイミングでラッチして、後段の定電圧スイッチ９ｂの速度限界に対応して、スイッチングの時間間隔をタイミング調整した信号を出力する出力回路４０とを備えて構成されている。
【００４３】
上述のように構成されるスイッチング増幅器２２において、ΔΣ変調回路２１内の２値量子化器ＣＭＰ１，ＣＭＰ２の量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を基準値設定回路２７によって変更可能とするので、該ΔΣ変調回路２１を集積回路で作成するにあたって、作成後に該基準値設定回路２７によって量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を変化させることができ、抵抗Ｒ１〜Ｒ３の高精度な合わせ込みを行う必要はなく、チップの歩留りを向上することができるとともに、設計上の負担も少なくなり、低コスト化を図ることができる。
【００４４】
また、音源の種類などに対応して、ノイズレベルの低減や発振限界値の拡大などを目的として、積分器・加算器群２５における、たとえば入力抵抗Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１や、抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０などの、係数値を係数設定回路３０によって切換えると、前記基準値設定回路２７は、係数選択情報に応答して、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を設定する。したがって、前記係数値に応じて変化する入力信号Ｖｉｎのレベルや発振限界値などに対応して、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２を設定することができ、該ΔΣ変調回路２１による伝送周波数帯域を最も広く設定することができる。
【００４５】
さらにまた、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２は、入力検出回路３３によって検出された振幅情報に応答して、基準値設定回路２７によって、小振幅であるときには、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２間の間隔が小さく設定されて、量子化ノイズが減少され、また大振幅であるときには、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２間の間隔が広くされるので、発振限界値を高くし、発振を防止することができる。
【００４６】
さらにまた、前記量子化基準値Ｖｒｅｆ１，Ｖｒｅｆ２は、前記抵抗Ｒ２の抵抗値を０とすることによって、相互に同一値に設定することが可能であり、該ΔΣ変調回路２１が、図８および図９で示す３値ΔΣ変調出力を導出する定電圧スイッチ９ｂだけでなく、前記図６および図７で示す２値ΔΣ変調出力を導出する定電圧スイッチ９ａにも適用することができ、汎用性を向上し、スイッチング増幅器の低価格な製品から高価格な製品まで、広く適用することができる。
【００４７】
なお、上述のΔΣ変調回路２１では、量子化器は、ＣＭＰ１，ＣＭＰ２の２つつ設けられたけれども、３つ以上設けられていてもよいことは言うまでもない。
【００４８】
【発明の効果】
請求項１の発明に係る信号変換回路は、以上のように、ΔΣ変調回路などの信号変換回路において、複数の量子化基準値を設定し、その少なくとも何れか１つを連続可変とする。
【００４９】
それゆえ、量子化基準値の高精度な合わせ込みが不要となり、設計の負担の軽減や製造の歩留りの向上によってコストを削減することができるとともに、前記ΔΣ変調回路における積分器や加算器の係数の変更や、入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【００５０】
また、請求項２の発明に係る信号変換回路は、以上のように、量子化基準値を２つ設定し、かつそれらを相互に同一値に設定可能とし、２つの量子化基準値による３値ΔΣ変調出力と、１つの量子化基準値による２値ΔΣ変調出力とに出力切換え可能とする。
【００５１】
それゆえ、共通のΔΣ変調回路の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【００５２】
さらにまた、請求項３の発明に係る信号変換回路は、以上のように、入力信号の振幅レベルを検出し、該振幅レベルが小さい場合には前記量子化基準値の間隔を小さくし、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくする。
【００５３】
それゆえ、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【００５４】
さらにまた、請求項４の発明に係る信号変換回路は、以上のように、前記積分器および加算器の少なくとも何れか１つの係数の変化に対応して、複数の量子化基準値の少なくとも何れか１つを変化させる。
【００５５】
それゆえ、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図２】図１で示すスイッチング増幅器における入力検出回路の一構成例を示すブロック図である。
【図３】図１で示すスイッチング増幅器における基準値設定回路の一構成例を示す電気回路図である。
【図４】図１で示すΔΣ変調回路の具体的な一構成例を示す電気回路図である。
【図５】典型的な従来技術の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図６】スイッチング増幅器に用いられる定電圧スイッチの一構成例を示す電気回路図である。
【図７】図６で示す定電圧スイッチの動作を説明するための波形図である。
【図８】スイッチング増幅器に用いられる定電圧スイッチの他の構成例を示す電気回路図である。
【図９】図８で示す定電圧スイッチの動作を説明するための波形図である。
【図１０】ΔΣ変調回路における典型的な従来技術の量子化器の一構成例を示す図である。
【図１１】ΔΣ変調回路における量子化器の他の構成例を示す図である。
【符号の説明】
２ アナログ信号源
９ａ，９ｂ 定電圧スイッチ
１０ ローパスフィルタ
１１ スピーカ
２１ ΔΣ変調回路（信号変換回路）
２２ スイッチング増幅器
２３ 入力回路
２４ 加算器
２５ 積分器・加算器群
２７ 基準値設定回路（基準値設定手段）
２８ 遅延器
２９ デジタル／アナログ変換器
３０ 係数設定回路（係数設定手段）
３１ プリセット係数器
３２ スイッチ
３３ 入力検出回路（入力検出手段）
４０ 出力回路
４１ 振幅絶対値検出回路
４２ 最大振幅一定時間ホールド回路
４３ レベル判定回路
４４ 振幅情報出力回路
ＣＭＰ 量子化器
ＣＭＰ１，ＣＭＰ２ ２値量子化器
Ｍ１１，Ｍ１２，Ｍ２〜Ｍ７ 積分器
Ｑ１１〜Ｑ１４ 半導体スイッチング素子
Ｑ１，Ｑ２ ヒステリシスコンパレータ
Ｒ；Ｒ１〜Ｒ３ 抵抗
Claims (1)
- 入力信号を高次の積分器で順次積分し、各積分器出力の加算値を量子化器が予め定める量子化基準値でレベル弁別することによって量子化するとともに、その量子化結果を入力側に負帰還し、前記入力信号に対する量子化誤差を抑制するようにした信号変換回路において、
前記量子化基準値を複数備え、該量子化基準値の少なくとも何れか１つを連続的に変化することができる基準値設定手段と、
前記入力信号の振幅レベルを検出し、前記基準値設定手段に、前記振幅レベルが小さい場合には前記量子化基準値の間隔を小さくさせ、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくさせる入力検出手段とを含むことを特徴とする信号変換回路。
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