JP3556497B2 - 信号変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、音響信号に関連して好適に実施され、該音響信号の電力増幅などにあたって、ΔΣ変調等を用いて該音響信号を量子化するための信号変換回路に関する。
【0002】
【従来の技術】
図5は、典型的な従来技術の信号変換回路であるΔΣ変調回路3を備えるスイッチング増幅器1の電気的構成を示すブロック図である。アナログ信号源2からのアナログの入力音声信号は、該スイッチング増幅器1に入力され、まず前記ΔΣ変調回路3によって、1ビットデジタル信号に変換される。
【0003】
前記ΔΣ変調回路3は、たとえばこの図5で示すように、入力された前記音声信号を順次積分してゆく縦属接続された高次の積分器と、各積分器からの出力を相互に加算する加算器とを備えて構成される積分器・加算器群4と、前記積分器・加算器群4の前記加算器からの出力を1ビット信号に量子化する量子化器5と、量子化器5からの前記1ビット信号を1標本化クロックだけ遅延する遅延器6と、遅延器6からの1ビット信号をデジタル/アナログ変換するデジタル/アナログ変換器7と、前記アナログ信号源2からの入力音声信号から前記デジタル/アナログ変換器7からフィードバックされる音声信号を減算する加算器8とを備えて構成されている。これによって、量子化器5からの1ビット信号が入力アナログ音声信号に対応したものとなるように、フィードバック制御が実現されている。
【0004】
前記量子化器5からの1ビット信号は、定電圧スイッチ9に与えられ、作成された前記1ビット信号に対応した所定の定電圧のパルス信号は、ローパスフィルタ10でアナログ音声信号に復調された後出力され、スピーカ11によって音響化される。
【0005】
このように構成されるスイッチング増幅器1は、従来の増幅器のように半導体電力増幅素子の線形域(不飽和域)を使用するのではなく、定電圧スイッチ9に使用される前記半導体電力増幅素子を非線形域(飽和域)で使用するので、極めて高効率に電力増幅を行うことができるという利点を有している。
【0006】
図6は、前記定電圧スイッチ9の具体的な一構成例である定電圧スイッチ9aの電気回路図である。この定電圧スイッチ9aは、一定の高電位+E0 と一定の低電位−E0 との電源間に、半導体スイッチング素子Q11とQ12との直列回路を備えて構成されている。前記半導体スイッチング素子Q11の制御入力端子が入力端子P11となり、前記半導体スイッチング素子Q12の制御入力端子が入力端子P12となり、これらの半導体スイッチング素子Q11,Q12の接続点が出力端子P2となっている。入力端子P13には前記ΔΣ変調回路3の量子化器5からの1ビット信号が与えられ、この1ビット信号は、前記入力端子P11には直接与えられ、入力端子P12には反転バッファBで反転した後与えられ、電力増幅された1ビット信号は、出力端子P2から前記ローパスフィルタ10へ出力される。
【0007】
図7は、前記定電圧スイッチ9aの動作を説明するための波形図である。前記量子化器5からの入力1ビット信号に応答して、出力信号の電位は、+E0 と−E0 との間で変化していることが理解される。したがって、比較的小振幅の信号を出力する場合にも、+E0 または−E0 の大振幅を出力し、それを打消すために、さらに−E0 または+E0 の大振幅を出力し…という動作を繰返すことになるので、電力効率が悪いという問題がある。そこで、このような不具合を解消するために、図8で示すような定電圧スイッチ9bが提案された。
【0008】
図8は、前記定電圧スイッチ9の他の構成例である定電圧スイッチ9bの電気回路図である。この定電圧スイッチ9bでは、前記高電位+E0 の電源と前記低電位−E0 の電源との間に、半導体スイッチング素子Q11,Q12の直列回路と、半導体スイッチング素子Q13,Q14の直列回路とが相互に並列に配置されて構成されており、半導体スイッチング素子Q11,Q12間の接続点が一方の出力端子P21となり、半導体スイッチング素子Q13,Q14間の接続点が他方の出力端子P22となる。対角線上に配列される半導体スイッチング素子Q11,Q14の制御入力端子P11,14には共通の1ビット信号が与えられ、同様に半導体スイッチング素子Q12,Q13の制御入力端子P12,P13に共通の1ビット信号が入力される。
【0009】
この定電圧スイッチ9bの動作波形を図9で示す。図9から明らかなように、出力端子P21,P22間には、+2E0 または−2E0 の電圧が印加されるだけでなく、両出力端子P21,P22間が短絡状態となる0電圧の印加タイミングを有している。このようにして、小信号時には0電圧を印加する期間が長くなり、前記定電圧スイッチ9aに比べて、さらに一層電力効率の向上を図ることができる。
【0010】
【発明が解決しようとする課題】
図10は、前記定電圧スイッチ9aに対応した量子化器5aの構成を示す図である。この図10で示すように、2値入力の前記定電圧スイッチ9aには、単に1個の比較器cmpを用い、積分器・加算器群4からの入力信号vinを、予め定める量子化基準値vrefでレベル弁別し、得られた2値出力voを前記定電圧スイッチ9aの入力端子P13に与えるだけでよい。
【0011】
しかしながら、前記定電圧スイッチ9bでは、前記図9で示すように出力は3値となるので、一対の半導体スイッチング素子Q11,14と半導体スイッチング素子Q12,Q13とをそれぞれ駆動するように、図11の量子化器5bで示すように、2つの比較器cmp1,cmp2が必要となる。すなわち、前記積分器・加算器群4からの入力信号vinを、第1の比較器cmp1は第1の量子化基準値vref1でレベル弁別して第1の制御信号vo1を作成し、第2の比較器cmp2は第2の量子化基準値vref2でレベル弁別して第2の制御出力vo2を作成する。
【0012】
ここで、前記図8で示す定電圧スイッチ9bでは、半導体スイッチング素子Q11,Q14と、半導体スイッチング素子Q12,Q13とは相互に逆極性であり、この場合には、一対の制御入力端子P11,P14と制御入力端子P12,13とのいずれか一方の対に比較器cmp1からの制御信号vo1を与え、いずれか他方に比較器cmp2からの制御信号vo2を与えればよく、全ての半導体スイッチング素子Q11〜Q14が相互に同一極性である場合には、比較器cmp1と比較器cmp2とのいずれか一方の入力を逆極性とするか、出力側にインバータを設ければよい。
【0013】
また、積分器・加算器群4内の積分器や加算器の係数を変更しても、これらの量子化基準値vref1,vref2が一定のままでは、発振限界が小さくなったり、ダイナミックレンジが狭くなったりするという問題がある。同様に、接続されるアナログ信号源2の出力レベルに差がある場合にも、前記量子化基準値vref1,vref2が一定のままでは、大信号入力時には発振してしまい、小信号入力時にはダイナミックレンジが狭くなるという問題がある。
【0014】
さらにまた、メーカー側では、低価格製品の前記定電圧スイッチ9aを用いる構成と、高価格製品の前記定電圧スイッチ9bを用いる構成とに、それぞれ個別のΔΣ変調用の集積回路を作製しなければならず、コストが嵩むという問題もある。
【0015】
本発明の目的は、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる信号変換回路を提供することである。
【0016】
【課題を解決するための手段】
請求項1の発明に係る信号変換回路は、入力信号を高次の積分器で順次積分し、各積分器出力の加算値を量子化器が予め定める量子化基準値でレベル弁別することによって量子化するとともに、その量子化結果を入力側に負帰還し、前記入力信号に対する量子化誤差を抑制するようにした信号変換回路において、前記量子化基準値を複数備え、該量子化基準値の少なくとも何れか1つを連続的に変化することができる基準値設定手段を含むことを特徴とする。
【0017】
上記の構成によれば、たとえばバイアス電圧を抵抗分圧することによって前記量子化基準値を作成する場合、その分圧抵抗の少なくとも1つを、たとえば電子ボリウムなどで実現し、基準値設定手段からの出力に応答して、該電子ボリウムがその抵抗値を変化することによって、前記量子化基準値の少なくとも何れか1つを連続可変とする。
【0018】
したがって、前記積分器や加算器の係数の変更や、前記入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【0019】
また、請求項2の発明に係る信号変換回路では、前記量子化基準値は2つ設定され、前記基準値設定手段は前記2つの量子化基準値を相互に同一値に設定することができ、前記2つの量子化基準値による3値ΔΣ変調出力と、1つの量子化基準値による2値ΔΣ変調出力とに出力切換え可能であることを特徴とする。
【0020】
上記の構成によれば、前記図11で示すような2つの量子化器の構成に、量子化基準値を相互に同一値に設定するので、この場合、その量子化器は、図10で示すような量子化器と同様の動作となり、前記図7で示すような2値出力のΔΣ変調回路として動作することができる。これに対して、前記量子化基準値を相互に異なる値のままとすると、前記図9で示すような3値のΔΣ変調を実現することができ、こうして共通の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【0021】
さらにまた、請求項3の発明に係る信号変換回路は、前記入力信号の振幅レベルを検出し、前記基準値設定手段に、前記振幅レベルが小さい場合には前記量子化基準値の間隔を小さくさせ、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくさせる入力検出手段をさらに備えることを特徴とする。
【0022】
上記の構成によれば、量子化基準値の間隔が小さくなると、マルチビット信号で考えた場合に、1ビット当りの電圧振幅が小さくなったことと等価である。入力検出手段は、基準値設定手段に、入力信号が小振幅である場合には量子化基準値の間隔を小さくさせ、大振幅である場合には前記間隔を大きくさせる。
【0023】
したがって、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【0024】
さらにまた、請求項4の発明に係る信号変換回路は、前記積分器および加算器の少なくとも何れか1つの係数が変化可能に構成されており、その係数に対応して、前記基準値設定手段に、前記複数の量子化基準値の少なくとも何れか1つを変化させる係数設定手段をさらに備えることを特徴とする。
【0025】
上記の構成によれば、積分器および加算器の係数を変更すると、量子化器への入力レベルが変化するので、それに適応して、係数設定手段は、基準値設定手段に量子化器の量子化基準値を変化させる。
【0026】
したがって、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【0027】
【発明の実施の形態】
本発明の実施の一形態について、図1〜図4に基づいて説明すれば以下のとおりである。
【0028】
図1は、本発明の実施の一形態の信号変換回路であるΔΣ変調回路21を備えるスイッチング増幅器22の電気的構成を示すブロック図である。このスイッチング増幅器22では、前記図8で示す定電圧スイッチ9bを用いており、3値ΔΣ変調出力を導出する。この定電圧スイッチ9bに対応して、ΔΣ変調回路21は、2つの2値出力Vo1,Vo2を出力する。アナログ信号源2、ローパスフィルタ10およびスピーカ11は、前述の図5で示すスイッチング増幅器1と同様の構成である。
【0029】
アナログ信号源2からのアナログの入力音声信号は、該スイッチング増幅器22に入力されると、入力回路23を介して加算器24に与えられる。加算器24において、後述のフィードバック信号が減算された前記入力音声信号は、積分器・加算器群25に入力される。積分器・加算器群25は、大略的に、たとえば後述するような、7次の積分器と、各積分器からの出力を相互に加算する加算器となどを備えて構成され、該積分器・加算器群からの出力は、入力信号Vinとして、2つの2値量子化器CMP1,CMP2に共通に入力される。
【0030】
前記2値量子化器CMP1,CMP2は、基準値設定回路27から与えられる各量子化基準値Vref1,Vref2に基づいて、それぞれ前記入力信号Vinをレベル弁別し、前記2値出力Vo1,Vo2を作成する。前記2値出力Vo1,Vo2は、定電圧スイッチ9bに入力されるとともに、遅延器28で1ビット期間だけ遅延され、デジタル/アナログ変換器29でアナログ信号に変換された後、前記加算器24にフィードバックされ、入力音声信号から減算される。
【0031】
前記積分器・加算器群25に関連して、係数設定回路30が設けられている。この係数設定回路30は、プリセット係数器31とスイッチ32とを備えて構成されており、プリセット係数器31内には、積分器・加算器群25内の積分器および加算器の各係数の組合わせが、参照符a,b,cで示されるように、予めストアされている。各係数群a,b,cは、前記入力音声信号の種類や、ΔΣ変調特性などに対応して、スイッチ32を切換えることによって、選択的に積分器・加算器群25内の対応する積分器および加算器にそれぞれ設定される。
【0032】
前記係数設定回路30内のスイッチ32のスイッチング状態は、係数選択情報として前記基準値設定回路27に与えられる。また、前記基準値設定回路27には、入力検出回路33によって検出された入力音声信号の振幅レベルを表す振幅情報が入力されている。
【0033】
図2は、前記入力検出回路33の一構成例を示すブロック図である。前記入力音声信号は、振幅絶対値検出回路41に入力されて、その絶対値レベルがサンプリングされる。振幅絶対値検出回路41からのサンプリング値は、最大振幅一定時間ホールド回路42に入力されて、該サンプリング値のピーク値が一定時間ホールドされる。すなわち、最大振幅一定時間ホールド回路42は、振幅絶対値検出回路41からのサンプリング値を前記一定時間ホールドする間に、より大きなサンプリング値が入力されると、ホールド値を、そのより大きなサンプリング値に更新し、その時点から一定時間のホールドを行う。
【0034】
前記最大振幅一定時間ホールド回路42のホールド値は、レベル判定回路43において、第何段階のレベルであるのかなどのレベル判定が行われ、振幅情報出力回路44は、その判定結果に応答して、前記振幅情報を基準値設定回路27へ出力する。
【0035】
図3は、基準値設定回路27を説明するための電気回路図である。この基準値設定回路27は、大略的に、高電位+E0 側の電源と、低電位−E0 側の電源との間に、抵抗R1,R2,R3の直列回路が介在されて構成されている。本発明では、抵抗R2が連続可変とされており、たとえば電子ボリウムなどで実現され、その抵抗値が0(すなわち両端子間が短絡)から、所望とする抵抗値までの間で連続可変となっている。
【0036】
図4は、ΔΣ変調回路21の具体的な一構成例を示す電気回路図である。この図4において、図1に対応する部分には同一の参照符号を付して示している。このΔΣ変調回路21では、2つの2値出力Vo1,Vo2をフィードバックするために、デジタル/アナログ変換器29を介するフィードバック信号に対応して、積分器・加算器群25内の第1段目の積分器は、アンプA11を備える積分器M11と、アンプA12を備える積分器M12との2つ設けられている。これに対応して、入力回路23側では、結合コンデンサCを介して入力される音声信号Viを反転増幅するアンプA01と、さらにそれをゲイン1で反転増幅して正転出力とするアンプA02とが設けられている。
【0037】
前記アンプA11側では、入力回路23のアンプA01からの出力が入力抵抗R111を介して与えられ、アンプA12側では、アンプA02からの出力が入力抵抗R121を介して与えられる。また、デジタル/アナログ変換器29からのフィードバック信号は、入力抵抗R112,R122をそれぞれ介して、前記アンプA11,A12にそれぞれ入力される。したがって、アンプA11,A12の入力側では、入力回路23からの出力とフィードバック信号とが相互に加算されることになり、前記加算器24にも対応する。積分器M11,M12からの出力は、アンプA13によって相互に加算される。
【0038】
アンプA13からの出力は、入力抵抗R21を介して、アンプA2を備える第2段目の積分器M2に入力される。積分器M2からの出力は、入力抵抗R31を介して、アンプA3を備える第3段目の積分器M3に入力される。積分器M2,M3間には、抵抗R231,R232,R233およびアンプA23から成り、ΔΣ変調における零点制御のための部分負帰還ループが形成されている。
【0039】
積分器M3からの出力は、入力抵抗R41を介して、アンプA4を備える第4段目の積分器M4に入力され、その出力は、入力抵抗R51を介して、アンプA5を備える第5段目の積分器M5に入力される。積分器A4,A5間にも、抵抗451,R452,R453およびアンプA45から成り、前記零点制御のための部分負帰還ループが形成されている。
【0040】
前記積分器M5からの出力は、入力抵抗R61を介して、アンプA6を備える第6段目の積分器M6に入力され、その出力が、入力抵抗R71を介して、アンプA7を備える第7段目の積分器M7に入力される。積分器M6,M7間にも、抵抗R671,R672,R673およびアンプA67から成る零点制御のための部分負帰還ループが形成されている。
【0041】
各積分器M1(M11とM12とを総称して表す),M2,M3,M4,M5,M6,M7からの出力は、それぞれ抵抗R10,R20,R30,R40,R50,R60,R70を介して、係数処理されて相互に加算されることになる。その加算器には、アンプA81から成る負側の加算器と、アンプA82から成る正側の加算器と、それらの出力を相互に加算するアンプA83から成る加算器とを備えて構成されている。この図4で示す例では、奇数次の積分器M1,M3,5,M7からの出力はアンプA81によって加算され、偶数次の積分器M2,M4,M6からの出力はアンプA82によって加算される。アンプA83からの出力が、量子化器CMPに、前記入力信号Vinとして入力される。
【0042】
前記量子化器CMPは、2つのヒステリシスコンパレータQ1,Q2と、フリップフロップF1〜F6などから成り、前記ヒステリシスコンパレータQ1,Q2からの出力をサンプリング信号fsで規定されたタイミングでラッチして、後段の定電圧スイッチ9bの速度限界に対応して、スイッチングの時間間隔をタイミング調整した信号を出力する出力回路40とを備えて構成されている。
【0043】
上述のように構成されるスイッチング増幅器22において、ΔΣ変調回路21内の2値量子化器CMP1,CMP2の量子化基準値Vref1,Vref2を基準値設定回路27によって変更可能とするので、該ΔΣ変調回路21を集積回路で作成するにあたって、作成後に該基準値設定回路27によって量子化基準値Vref1,Vref2を変化させることができ、抵抗R1〜R3の高精度な合わせ込みを行う必要はなく、チップの歩留りを向上することができるとともに、設計上の負担も少なくなり、低コスト化を図ることができる。
【0044】
また、音源の種類などに対応して、ノイズレベルの低減や発振限界値の拡大などを目的として、積分器・加算器群25における、たとえば入力抵抗R21,R31,R41,R51,R61,R71や、抵抗R10,R20,R30,R40,R50,R60,R70などの、係数値を係数設定回路30によって切換えると、前記基準値設定回路27は、係数選択情報に応答して、前記量子化基準値Vref1,Vref2を設定する。したがって、前記係数値に応じて変化する入力信号Vinのレベルや発振限界値などに対応して、前記量子化基準値Vref1,Vref2を設定することができ、該ΔΣ変調回路21による伝送周波数帯域を最も広く設定することができる。
【0045】
さらにまた、前記量子化基準値Vref1,Vref2は、入力検出回路33によって検出された振幅情報に応答して、基準値設定回路27によって、小振幅であるときには、前記量子化基準値Vref1,Vref2間の間隔が小さく設定されて、量子化ノイズが減少され、また大振幅であるときには、前記量子化基準値Vref1,Vref2間の間隔が広くされるので、発振限界値を高くし、発振を防止することができる。
【0046】
さらにまた、前記量子化基準値Vref1,Vref2は、前記抵抗R2の抵抗値を0とすることによって、相互に同一値に設定することが可能であり、該ΔΣ変調回路21が、図8および図9で示す3値ΔΣ変調出力を導出する定電圧スイッチ9bだけでなく、前記図6および図7で示す2値ΔΣ変調出力を導出する定電圧スイッチ9aにも適用することができ、汎用性を向上し、スイッチング増幅器の低価格な製品から高価格な製品まで、広く適用することができる。
【0047】
なお、上述のΔΣ変調回路21では、量子化器は、CMP1,CMP2の2つつ設けられたけれども、3つ以上設けられていてもよいことは言うまでもない。
【0048】
【発明の効果】
請求項1の発明に係る信号変換回路は、以上のように、ΔΣ変調回路などの信号変換回路において、複数の量子化基準値を設定し、その少なくとも何れか1つを連続可変とする。
【0049】
それゆえ、量子化基準値の高精度な合わせ込みが不要となり、設計の負担の軽減や製造の歩留りの向上によってコストを削減することができるとともに、前記ΔΣ変調回路における積分器や加算器の係数の変更や、入力信号のレベルなどに適応して、常に広いダイナミックレンジおよび発振限界値を得ることができる。こうして、各種のアプリケーションに適応し、それぞれのアプリケーションで良好な特性を発揮することができる。
【0050】
また、請求項2の発明に係る信号変換回路は、以上のように、量子化基準値を2つ設定し、かつそれらを相互に同一値に設定可能とし、2つの量子化基準値による3値ΔΣ変調出力と、1つの量子化基準値による2値ΔΣ変調出力とに出力切換え可能とする。
【0051】
それゆえ、共通のΔΣ変調回路の集積回路を使用して、後段側の定電圧スイッチなどの違いに対応することができ、汎用性を向上することができる。
【0052】
さらにまた、請求項3の発明に係る信号変換回路は、以上のように、入力信号の振幅レベルを検出し、該振幅レベルが小さい場合には前記量子化基準値の間隔を小さくし、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくする。
【0053】
それゆえ、小信号入力時には、量子化ノイズレベルの上昇、すなわちダイナミックレンジが狭くなってしまうことはなく、また大信号入力時には、発振限界値が高くなり、発振を防止することができる。
【0054】
さらにまた、請求項4の発明に係る信号変換回路は、以上のように、前記積分器および加算器の少なくとも何れか1つの係数の変化に対応して、複数の量子化基準値の少なくとも何れか1つを変化させる。
【0055】
それゆえ、前記係数変化に対しても、前記量子化ノイズレベルの変化、すなわちダイナミックレンジの変化や、発振限界値の変化を防止することができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図2】図1で示すスイッチング増幅器における入力検出回路の一構成例を示すブロック図である。
【図3】図1で示すスイッチング増幅器における基準値設定回路の一構成例を示す電気回路図である。
【図4】図1で示すΔΣ変調回路の具体的な一構成例を示す電気回路図である。
【図5】典型的な従来技術の信号変換回路であるΔΣ変調回路を備えるスイッチング増幅器の電気的構成を示すブロック図である。
【図6】スイッチング増幅器に用いられる定電圧スイッチの一構成例を示す電気回路図である。
【図7】図6で示す定電圧スイッチの動作を説明するための波形図である。
【図8】スイッチング増幅器に用いられる定電圧スイッチの他の構成例を示す電気回路図である。
【図9】図8で示す定電圧スイッチの動作を説明するための波形図である。
【図10】ΔΣ変調回路における典型的な従来技術の量子化器の一構成例を示す図である。
【図11】ΔΣ変調回路における量子化器の他の構成例を示す図である。
【符号の説明】
2 アナログ信号源
9a,9b 定電圧スイッチ
10 ローパスフィルタ
11 スピーカ
21 ΔΣ変調回路(信号変換回路)
22 スイッチング増幅器
23 入力回路
24 加算器
25 積分器・加算器群
27 基準値設定回路(基準値設定手段)
28 遅延器
29 デジタル/アナログ変換器
30 係数設定回路(係数設定手段)
31 プリセット係数器
32 スイッチ
33 入力検出回路(入力検出手段)
40 出力回路
41 振幅絶対値検出回路
42 最大振幅一定時間ホールド回路
43 レベル判定回路
44 振幅情報出力回路
CMP 量子化器
CMP1,CMP2 2値量子化器
M11,M12,M2〜M7 積分器
Q11〜Q14 半導体スイッチング素子
Q1,Q2 ヒステリシスコンパレータ
R;R1〜R3 抵抗
Claims (1)
- 入力信号を高次の積分器で順次積分し、各積分器出力の加算値を量子化器が予め定める量子化基準値でレベル弁別することによって量子化するとともに、その量子化結果を入力側に負帰還し、前記入力信号に対する量子化誤差を抑制するようにした信号変換回路において、
前記量子化基準値を複数備え、該量子化基準値の少なくとも何れか1つを連続的に変化することができる基準値設定手段と、
前記入力信号の振幅レベルを検出し、前記基準値設定手段に、前記振幅レベルが小さい場合には前記量子化基準値の間隔を小さくさせ、前記振幅レベルが大きい場合には前記量子化基準値の間隔を大きくさせる入力検出手段とを含むことを特徴とする信号変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP37110598A JP3556497B2 (ja) | 1998-12-25 | 1998-12-25 | 信号変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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