JP3555110B2 - Logic function reconfigurable integrated circuit and reconfiguration method - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路製造後であっても、論理関数機能を再構成することが可能である集積回路に係り、特に、論理関数の再構成を可能にする可変論理部として、しきい素子回路網を使用する集積回路において、素子数の低減方法とその方法を実現する回路の構成とに関するものである。
【０００２】
【従来の技術】
デバイス製造後に論理関数機能の書き換えが可能であるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に代表される再構成可能デバイスを用いたリコンフィギュラブルコンピューテイングシステム（ＲＣＳ：Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｃｏｍｐｕｔｉｎｇ Ｓｙｓｔｅｍ）の研究開発が、文献１「末吉敏則、Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｃｏｍｐｕｔｉｎｇ Ｓｙｓｔｅｍの現状と課題−Ｃｏｍｐｕｔｅｒ Ｅｖｏｌｕｔｉｏｎへ向けて−、信学技報、ＶＬＤ９６−７９，ＣＰＳＹ９６−９１，ｐｐ．１１１−１１８．１９９６−１２」に示すように行われている。
【０００３】
上記研究開発が進む様々なＲＣＳにおいて、論理関数機能の再構成を可能にしているデバイス部分は、論理関数機能の可変性を実現する可変論理部とメモリ回路とを基本回路し、これらの基本回路の構成についても、様々な提案がされている。
【０００４】
従来、再構成可能デバイスは、製品のプロトタイピングや多品種少量生産を必要とするＡＳＩＣの代替品として、主に利用されている。この利用方法においては、システムに組み込む前または、組み込んだ後に、一度、必要となる機能を構成することで十分である。
【０００５】
この要求に応える再構成可能デバイスの可変論理部における基本デバイスとしては、真理値表をＳＲＡＭ（Ｓｔａｔｉｃ−ＲＡＭ）等のメモリ回路に直接実装するＬＵＴ（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ）型、マルチプレクサのカスケード接続構造と接続切り替え素子であるアンチフィーズとを用いて論理関数を表現する方法を実装するマルチプレクサ（ＭＵＸ、Ｍｕｌｔｉｐｌｅｘｅｒ）型、論理関数をＡＮＤ−ＯＲの論理和形（積和形）等で表現し、論理関数機能を保持するＥＥＰＲＯＭ等を使用するＰＬＡ（Ｐｒｏｇｒａｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）型がある。
【０００６】
一方、可変論理部の性能と機能の向上とを目的として、上記のデバイスとは異なるしきい素子を用いた可変論理部も提案されている。
【０００７】
上記しきい素子を用いた可変論理部は、たとえば、文献２「青山一生、澤田宏、名古屋彰、中島和生、ニューロンＭＯＳによる対称関数回路の設計手法、信学技法、ＣＰＳＹ９９−９０，ｐｐ．４９−５６．１９９９−１１」、文献３「青山一生、澤田宏・名古屋彰・ニューロンＭＯＳによる論理関数回路の一設計手法、第１３回 回路とシステム（軽井沢）ワークショップ、Ａｐｒｉ１、２０００」に記載されている。文献２と文献３とには、ニューロンＭＯＳインバータを用いた回路レベルが記述されている。
【０００８】
ここでは、回路固有の特性ではなく、論理関数機能の可変性に焦点を当てるために、ニューロンＭＯＳインバータを、否定出力型しきい素子とみなし、ニューロンＭＯＳインバータを用いた可変論理部に関する従来技術を、論理素子レベルで説明する。
【０００９】
図１７は、２段論理フィードフォワード回路を示す図である。
【００１０】
上記文献２では、対称関数機能を持つ可変論理部を、図１７に示す２段論理フィードフォワード回路を用いて、自動設計する手法について記載している。
【００１１】
対称関数とは、入力変数の任意の置換に対して、出力値が不変である論理関数であり、算術演算や論理演算を行なう回路において多用されている。たとえば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、Ｅｘｃｌｕｓｉｖｅ−ＯＲ（ＸＯＲ）、Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ（ＸＮＯＲ）は、全て対称関数である。
【００１２】
ここでは、図１７に示す２段論理フィードフォワード回路が、対称関数機能を実現することを、１段目のしきい素子の動作と、２段目のしきい素子の動作とを用いて、説明する。
【００１３】
図１７に示すような否定出力型しきい素子を用いた回路に、論理的に「１」または「０」をとる入力変数Ｘ_１〜Ｘ_ｋが入力され、各入力変数に掛けられる重みを１とする。さらに、
【００１４】
【数１】

【００１５】
が入力状態数ξであると定義する。
【００１６】
また、１段目の（ｋ＋１）個の否定出力型しきい素子の「入力閾値」ｔｈ_ｉ、（１≦ｉ≦ｋ＋１）を、制御変数ｃｆｇ_ｉによって、｛ｉ−（３／２）、ｉ−（１／２）｝のいずれか一方を選択できるとする。
【００１７】
ここでは、ｃｆｇ_ｉが論理的１であるときに、小さい値、すなわちｔｈ_ｉ＝ｉ−（３／２）であり、ｃｆｇ_ｉが論理的０であるときに、大きい値、ｔｈ_ｉ＝ｉ−（１／２）である。
【００１８】
ここで用いた「入力閾値」は、入力変数とその重みとの積和値からみた閾値のことである。たとえば、入力変数以外に重み１を持つ１つの制御変数ｃｆｇ_ｉが、しきい素子に入力されている場合、このしきい素子の全ての入力値と重みとの積和値Ｓｕｍは、次の式（１）、式（２）で表される。
【００１９】
【数２】

【００２０】
上記積和値Ｓｕｍが大小比較され、出力値が決定される場合における比較対象の値を、閾値と呼び、（Ｓｕｍ−ｃｆｇ_ｉ）の比較対象の値を、「入力閾値」と呼ぶ。したがって、入力閾値は、制御変数の値によって変化する。
【００２１】
上記入力閾値を持つ場合、１段目のｉ番目の否定出力型しきい素子の出力Ｙ_ｉは、式（３）になる。
【００２２】
【数３】

【００２３】
２段目の１つの否定出力型しきい素子の閾値は、ｔｈ＝ｋ＋（１／２）に設定され、しきい素子に入力される値に対する重みｗは、１に設定されている。
【００２４】
図１８は、２段目の否定出力型しきい素子の入力状態数に対する入力の和の関係を表す図である。
【００２５】
図１８において、その横軸は、入力状態数であるξを示し、その縦軸は、入力変数と重みとの積
【００２６】
【数４】

【００２７】
と、１段目の否定出力型しきい素子の出力値と重みとの積と
【００２８】
【数５】

【００２９】
の和を表している。
【００３０】
２段目の否定出力型しきい素子は、縦軸の値を、閾値であるｋ＋（１／２）と比較し、その大小関係に応じて出力する。
【００３１】
図１８中、白抜き丸印（○）は、Ｙ_（ξ_＋１）＝０である場合、すなわち、図１７における、ｃｆｇ_（ξ_＋１）＝１である場合を表し、塗りつぶし丸印（●）は、Ｙ_（ξ_＋１）＝１である場合、すなわち、ｃｆｇ_（ξ_＋１）＝０である場合を表す。
【００３２】
図１８より、図１７中２段目の否定出力型しきい素子は、○印である場合、入力の和が閾値よりも小さいので、論理的１を出力し、●印である場合、入力の和が閾値より大きいので、論理的０を出力する。
【００３３】
入力状態数がξであるときにおける入出力関係式は、式（４）になる。ただし、２段目の否定出力型しきい素子の出力値をＺとした。
【００３４】
【数６】

【００３５】
式（４）から判るように、図１７の回路では、ある１つの入力状態数に、ある１つの１段目の否定出力型しきい素子の出力値を対応させ、取り得る２つの出力値（１，０）を、その否定出力型しきい素子に入力される１つの制御変数によって選択可能にすることにより、ある入力状態数のときに、論理的１または論理的０を選択的に出力できるようにしている。ある入力状態数において選択的に出力値を決定できることは、任意の対称関数を実現できることを意味している。
【００３６】
この回路と方法とを用いる場合、入力状態数と、１段目の否定出力型しきい素子の数とを一致させる必要がある。したがって、任意のｋ入力変数対称関数を実現するためには、入力状態数と等しい（ｋ＋１）の否定出力型しきい素子が、１段目に必要である。
【００３７】
一方、上記文献３には、否定出力型しきい素子を用いて、任意の論理関数を実現するための２通りの回路構成と方法とが記載されている。
【００３８】
まず、論理関数を実現するには、対称関数の場合と異なり、入力変数の置換に対して、異なる出力値を与えられることが必要であり、このためには、入力状態として、対称関数を実現する際に用いた入力変数中の論理的１である変数の数である入力状態数ではなく、入力ベクトルを用いる必要があると述べられている。
【００３９】
入力ベクトルをしきい素子の入力状態として用いる典型的な方法として、入力変数に対する重みｗとして、２のべき乗を用いる方法が示されている。このときに、入力状態数は、論理関数用に新たに式（５）のように定義し直され、ｋ入力変数論理関数の入力状態数は、０〜２^ｋ−１である２^ｋ個の整数となる。
【００４０】
【数７】

【００４１】
論理関数を実現する第１の方法は、上記任意の対称関数を実現する場合と同様の方法で、１段目に、入力状態数の数と同数である２^ｋ個の否定出力型しきい素子を用い、そのそれぞれの出力値に、各入力状態数であるときにおける２段目の否定出力型しきい素子の出力値を対応させる方法である。
【００４２】
上記第１の方法は、入力変数の数に応じて指数関数的に増加する２^ｋ個の否定出力型しきい素子を、１段目に必要とする。
【００４３】
図１９は、論理関数を実現する第２の方法を実現する回路構成を示す図である。
【００４４】
この第２の方法が、上記第１の方法と異なる点は、
（１）１段目の否定出力型しきい素子として、１つの制御信号によって、２つの入力閾値から１つの入力閾値を選択できる否定出力型しきい素子のみならず、２つの制御信号によって、４つの入力閾値から１つの入力閾値を選択できる否定出力型しきい素子を用いた点、
（２）１段目の否定出力型しきい素子の出力に乗算される重みｗ_ｙｉとして、異なる値である｛１，２｝のどちらかを用いることができる点、
である。
【００４５】
これらの点によって、連続する４つの入力状態数を、３つの否定出力型しきい素子の出力値に対応付けることが可能になり・任意のｋ入力変数論理関数を実現する際に、１段目の否定出力型しきい素子として、（３／４）・２^ｋ個の素子が必要になる。
【００４６】
上記従来例では、ｋ入力変数の任意の対称関数を実現するには、２段論理フィードフォワード型回路構成の１段目の否定出力型しきい素子を、（ｋ＋１）個必要であり、任意の論理関数を実現するには、少くとも（３／４）・２^ｋ個が必要である。
【００４７】
回路規模の低減のためには、任意の対称関数と、任意の論理関数とを実現する際に使用する否定出力型しきい素子の数をできる限り少くする方法が望まれている。
【００４８】
【発明が解決しようとする課題】
従来の否定出力型しきい素子用いた２段論理フィードフォワード回路による可変論理部では、任意の対称関数を実現する際に、１段目に（ｋ＋１）個の否定出力型しきい素子が必要であり、論理関数を実現する際には、１段目に少なくとも（３／４）・２^ｋ個の否定出力型しきい素子が必要である。
【００４９】
本発明は、しきい素子を用いた再構成可能デバイスの可変論理部において、使用する素子数を低減することができる方法とその方法を実現する回路を提供することを目的とするものである。
【００５０】
【課題を解決するための手段】
本発明は、しきい素子回路網に入力される入力ベクトルの１次元表示である入力状態数について、３つの入力状態数を１つのグループとし、各グループのそれぞれの入力状態数であるときにおけるしきい素子回路網の出力値と、２つのしきい素子の出力値とを対応付け、上記２つのしきい素子の出力値を上記しきい素子に入力する多値表現された関数機能構成データによって制御することによって、しきい素子回路網におけるしきい素子数を低減するものである。
【００５１】
従来技術である任意のｋ入力変数対称関数を実現する場合と、任意のｋ入力変数論理関数を実現する場合とについて、一般的である２段論理しきい素子回路網を用いて説明する。
【００５２】
任意のｋ入力変数対称関数を実現する場合、各入力状態数であるときにおける出力値と、２段論理回路の１段目の１つのしきい素子の出力値とを対応付けるので、入力状態数である（ｋ＋１）個のしきい素子が、１段目に必要であり、２段目のしきい素子をも含めると、少なくとも（ｋ＋２）個のしきい素子が必要である。
【００５３】
任意のｋ入力変数論理関数を実現する場合、上記任意の対称関数を実現する方法と同じ方法を採用すると、１段目のしきい素子として、入力状態数と同数の２^ｋ個のしきい素子が必要になり、２段目のしきい素子をも含めると、少なくとも（２^ｋ＋１）個のしきい素子が必要である。
【００５４】
また、入力状態数をグループ化する方法として、入力状態数が２のべき乗であるので、４＝２^２個の入力状態数を１つのグループとし、各グループのそれぞれの入力状態数であるときにおけるしきい素子回路網の出力値と、１段目の３つのしきい素子の出力値とを対応付け、しきい素子数を、（２^ｋ・３／４＋１）個に低減する方法が提案されている。
【００５５】
本発明は、入力状態数をグループ化する際に、３つの入力状態数を１つのグループにし、余りの発生を許容するものである。このようにしたので、本発明は、任意の数の入力状態数に適用することができる。
【００５６】
【発明の実施の形態および実施例】
［アウトライン］
本発明は、しきい素子回路網を用いた論理関数機能再構成可能デバイスに関して、任意の論理関数、または、任意の対称関数を実現する際に必要となるしきい素子数を低減する回路である。
【００５７】
本発明の第１の実施例は、任意の論理関数を実現する際に、素子数を低減する実施例であり、本発明の第２の実施例は、任意の対称関数を実現する際に、素子数を低減する実施例であり、第１、２の実施例ともに、しきい素子を用いた論理レベルで説明する。本発明の第３の実施例は、回路レベルで説明し、具体的な回路例を挙げる。
【００５８】
以下の説明では、ｉｎｔ［ｘ／ｙ］は、実数ｘ，ｙ（ｙ≠０）によるｘ／ｙの整数部分であり、ｍｏｄ［ｘ／ｙ］は、実数ｘ，ｙ（ｙ≠０）によるｘ／ｙの余りの整数である。なお、０≦ｍｏｄ［ｘ／ｙ］＜ｙである。
【００５９】
［第１の実施例］
第１の実施例は、任意の論理関数を実現する回路において、複数ビットによる多値表現を用い、しきい素子数を低減する方法と回路構成である。
【００６０】
従来方法は、約２^ｋ個または約（３／４）・２^ｋ個のしきい素子を必要とする。第１の実施例は、必要なしきい素子数を、約（２／３）・２^ｋ個に低減することができ、正確には、必要なしきい素子数を、ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］＋１個に低減することができる。
【００６１】
［第２の実施例］
第２の実施例は、任意の対称関数を実現する回路において、複数ビットによる多値表現を用い、しきい素子数を低減する方法と回路構成である。
【００６２】
従来方法は、（ｋ＋２）個のしきい素子を必要とする。第２の実施例は、必要なしきい素子数を、約（２／３）・（ｋ＋１）個に低減し、正確には、ｉｎｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ［（ｋ＋１）／３］＋１個に低減する。
【００６３】
［第３の実施例］」
第３の実施例は、しきい素子の実装対象と、実回路レベルにおいて任意の論理関数とを、ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］＋１個のしきい素子によって実現する回路である。この回路は、第２の実施例を参照することによって、任意の対称関数にも適用可能なように変更できる。
【００６４】
第３の実施例におけるしきい素子の具体的な実装対象は、複数の入力ゲート（信号が入力される端子）と、過渡的に電気的絶縁状態にすることが可能な端子とが、容量を介して直列接続され、上記電気的絶縁状態にすることが可能な端子の電位を入力値とする非線形素子によって構成されるしきい素子（たとえば、ニューロンＭＯＳインバータ）である。
【００６５】
上記実施例では、任意の論理関数または任意の対称関数を実現するために、制御変数の多値表現を行い、素子数を低減している。
【００６６】
多値の表現方法として、多ビット化（第２の実施例であり、これは空間上に分散された２値信号の組合せによって多値を表現したとも言える）、多電位を用いて信号の振幅上に多値を表現する方法や、Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ（ＰＷＭ）を用い、２値信号を時間軸上に分散し、多値を表現する方法でも、上記と同様の効果を得ることができる。
【００６７】
また、時間軸上での展開は、ＰＷＭのみならず、Ｐｕｌｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｒａｔｉｏｎ（ＰＤＭ）を使った場合も、上記と同様である。
【００６８】
［第１の実施例］
［ｋ入力変数論理関数を実現するための回路構成に対する要求］
ｋ入力変数論理関数を実現するためには、ｋ個の入力変数で構成される２^ｋ個の入力ベクトルが、しきい素子の入力としてみたときに、互いに異なることが必要であり、かつ、互いに区別された各入力ベクトルに対する出力値として、論理的「１」または「０」を選択的に与えることが可能であることが必要である。上記２つの要請を満たすときに、ｋ入力変数によって構成される２^ｋ個の入力ベクトルに対する２^ｑ個（ただし、ｑ＝２^ｋ、つまり、２の２のｋ乗個、たとえばｋ＝３であれば２^８＝２５６個）の論理関数を実現することができる。
【００６９】
しきい素子上で、２^ｋ個の入力ベクトルを互いに区別する（入力ベクトルを識別可能にする）ために、各入力変数に対して異なる重みを用いる。
【００７０】
たとえば、入力ベクトル｛Ｘ_１，Ｘ_２，…，Ｘ_ｉ，…，Ｘ_ｋ｝に対する重みを｛ｗ_ｘ１，ｗ_ｘ２，…，ｗ_ｘｉ，…，ｗ_ｘｋ｝とすると、ｗ_ｘｉ＝２^ｉ−１とすることによって、入力ベクトルは識別可能になる。このときに、入力変数と重みとの積和値
【００７１】
【数８】

【００７２】
は、式（６）を満たす整数値であり、この積和値を、入力状態数（ξ）と呼ぶ。
【００７３】
【数９】

【００７４】
入力ベクトルを識別可能にする方法は、ｗ_ｘｉ＝２^ｉ−１とする方法だけに限定されない。たとえば、ｗ_ｘｉ＝α^ｉ−１、（α＞２）とする方法でもよい。しかし、上記実施例においては、簡単化のために、ｗ_ｘｉ＝２^ｉ−１を用いる。
【００７５】
［任意の論理関数を実現する回路の一般的構成］
図１は、本発明の第１の実施例である集積回路（論理関数機能再構成可能集積回路１００）の構成を示すブロック図である。
【００７６】
集積回路１００は、ｋ入力変数の任意の論理関数を、｛ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］｝＋１個の否定出力型しきい素子（以下、これを「しきい素子」という）によって実現する２段論理フィードフォワード型回路である。
【００７７】
集積回路１００は、１段目のｎ＝｛ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］｝個のしきい素子ＴＨＧ１〜ＴＨＧｎと、２段目の１つのしきい素子ＴＨＧ０とによって構成されている。ただし、ｉｎｔ（２／３）・２^ｋは、（２／３）・２^ｋの整数部分を表し、ｍｏｄ［２^ｋ／３］は、２^ｋ／３の余りの整数を表す。
【００７８】
図１９に示す従来の２段論理フィードフォワード回路では、連続する４つの入力状態数に、３つの１段目のしきい素子の出力を対応付けることによって、任意のｋ入力変数論理関数を、（３／４）・２^ｋ＋１個のしきい素子数を用いて実現できる。
【００７９】
一方、上記第１の実施例では、連続する３つの入力状態数に、２つの１段目のしきい素子の出力を対応付けることによって、任意の論理関数を実現する。ｋ入力変数の入力状態数の個数は、２^ｋであり、３つの入力状態数を１つのグループにした場合、必ず余りが出る。
【００８０】
上記実施例は、余りが存在することを許容する方法である。この余りの入力状態数ｍｏｄ［２^ｋ／３］に対して、それぞれ１段目のしきい素子の出力を対応付ける。このために、上記実施例におけるしきい素子数は、１段目のしきい素子数ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］に、２段目のしきい素子数１を加えた値になる。しきい素子数は、ｍｏｄ［２^ｋ／３］が１または２であるので、ｋ≦３では、従来方法と同数であるが、ｋ≧４では、上記実施例の方法によって、しきい素子数を低減することができる。
【００８１】
次に、各しきい素子の持つ特徴である入力と、「入力閾値」と、出力とについて一般的な部分について説明する。
【００８２】
ここで、「閾値」と「入力閾値」とは、従来技術で説明したのと同じ定義で用いる。１段目のしきい素子は、全ての入力変数と、入力閾値を制御するための制御変数とを入力とする。入力変数に乗算される重みについては、上記の通り、入力ベクトルを識別可能なように設定される。１段目のしきい素子には、２つの入力閾値から１つの入力閾値を選択できるものと、４つの入力閾値から１つの入力閾値を選択できるものとの２つの種類がある。
【００８３】
また、２つの種類のしきい素子は共に、１つの閾値を持つ否定出力型しきい素子であるので、入力の積和値が入力閾値を越えるまでは、論理的「１」を出力し、一旦入力閾値を越えると、論理的「０」を出力し、再び「１」を出力することはないという特徴を持つ。２段目のしきい素子は、全ての入力変数と、１段目の全てのしきい素子からの出力値とを入力とする。閾値は、予め決められた１つの値である。
【００８４】
次に、上記実施例における具体的回路構成を説明する前に、回路構成を分類する。
【００８５】
１段目のしきい素子数におけるｍｏｄ［２^ｋ／３］は、１または２であるので、集積回路１００の具体的構成は、図２に示すｍｏｄ［２^ｋ／３］＝１である場合と、図３に示すｍｏｄ［２^ｋ／３］＝２である場合との２通りに分類される。
【００８６】
［ｍｏｄ［２^ｋ／３］＝１の場合：Ａ］
図２は、ｍｏｄ［２^ｋ／３］＝１である場合における回路構成を示す図である。
【００８７】
まず、初めに１段目のしきい素子の構成について述べ、次に、その動作について説明する。
【００８８】
１段目の全てのしきい素子の出力値と全ての入力変数とを入力とする２段目のしきい素子の構成を示し、最後に、２段目のしきい素子の動作に着目し、任意の論理関数を実現できることについて説明する。
【００８９】
［Ａ：１段目のしきい素子の構成］
今、ｍｏｄ［２^ｋ／３］＝１であるから、２^ｋ−１＝３・ｍとなる整数ｍが存在する。入力状態数ξに関して、値の小さい順に連続する３つの入力状態数を１組にすると、ξは、ｍ個の組と１つの入力状態数とに分けられる。連続する３つの入力状態数のそれぞれにおいて、集積回路１００の出力値として論理的「１」または「０」を、２つの１段目のしきい素子の出力値によって選択できるときに、ｍ個の組の入力状態数に対応付けられるしきい素子数は、２・ｍ個になる。
【００９０】
一方、１つの入力状態数における集積回路１００の出力値として、「１」と「０」とを選択できるように、１つのしきい素子の出力値を対応付ける。このときに、１段目のしきい素子数は、（２ｍ＋１）個になる。今、１段目のしきい素子を番号付けし、ＴＨＧ_１，ＴＨＧ_２，…，ＴＨＧ_{（２ｊ−１）}，ＴＨＧ_（２ｊ），…，ＴＨＧ_{（２ｍ＋１）}、（１≦ｊ≦ｍ）とする。
【００９１】
図４は、ｋ入力変数論理関数を実現する回路における１段目のしきい素子ＴＨＧ_{（２ｊ−１）}を表す図である。
【００９２】
ＴＨＧ_（２ｊ）も、ＴＨＧ_{（２ｊ−１）}と同じ構成である。ＴＨＧ_{（２ｊ−１）}には、全ての入力変数Ｘ_１〜Ｘ_ｋと、制御変数ｃｆｇ_{（２ｊ−１）１}、ｃｆｇ_{（２ｊ−１）２}とが入力される。また、入力値に乗算される重みは、入力変数Ｘ_ｉに対して、ｗ_ｘｉ＝２^ｉ−１であり、制御変数ｃｆｇ_{（２ｊ−１）１}に対する重みｗ_{ｃ（２ｊ−１）１}を、ｗ_{ｃ（２ｊ−１）１}＝２とし、ｃｆｇ_{（２ｊ−１）２}に対する重みｗ_{ｃ（２ｊ−１）２}を、ｗ_{ｃ（２ｊ−１）２}＝１とする。また、閾値ｔｈ_{（２ｊ−１）}は、ｔｈ_{（２ｊ−１）}＝（３ｊ−１／２）であるとする。なお、出力値は、Ｙ_{（２ｊ−１）}で表される。
【００９３】
図５は、１段目のしきい素子ＴＨＧ_{（２ｍ＋１）}を表す図である。
【００９４】
しきい素子ＴＨＧ_{（２ｊ−１）}と同じく、全ての入力変数を入力とし、それぞれに対する重みも同じである。しかし、制御変数が、ｃｆｇ_{（２ｍ＋１）１}だけである点が、異なる。また、制御変数ｃｆｇ_{（２ｍ＋１）１}に対する重みｗ_{ｃ（２ｍ＋１）１}は、ｗ_{ｃ（２ｍ＋１）１}＝１である。閾値ｔｈ_{（２ｍ＋１）}は、ｔｈ_{（２ｍ＋１）}＝（３ｍ＋１／２）に設定され、出力値は、Ｙ_{（２ｍ＋１）}で表される。
【００９５】
［Ａ：１段目のしきい素子の動作］
次に、ＴＨＧ_{（２ｊ−１）}とＴＨＧ_{（２ｍ＋１）}との動作について順に説明する。
【００９６】
図４で示したＴＨＧ_{（２ｊ−１）}に関して、入力状態数ξをＳｕｍｘと表現し直すと、全ての入力と、重みの積和値Ｓｕｍと、Ｓｕｍｘとの関係は、式（８）となる。
【００９７】
【数１０】

【００９８】
式（８）において、（３ｊ−７／２）＜Ｓｕｍｘ＜（３ｊ−１／２）の場合は、ｃｆｇ_{（２ｊ−１）１}とｃｆｇ_{（２ｊ−１）２}との値に依存して出力値が決まる。
【００９９】
ここで、式（８）の関係を、ｊ＝１を具体例として説明する。
【０１００】
図６は、入力状態数ＳｕｍｘとＳｕｍとの関係を表す図である。
【０１０１】
縦軸のＳｕｍは、全ての入力が論理的「０」であるときの値である「０」と、全ての入力が論理的「１」であるときの値である「２^ｋ＋２」との間の値を取る。閾値ｔｈ_１は、（２＋１／２）であるので、Ｓｕｍｘが３以上の領域Ｂ１においては、式（８）に示すように、Ｓｕｍｘ＞（２＋１／２）を満たし、制御変数の値に依存せず、Ｓｕｍは、常に閾値を越え、出力値は、Ｙ_１＝０となる。
【０１０２】
一方、Ｓｕｍｘ＝０、１、２である領域Ａ１では、制御変数の値に依存して、Ｓｕｍと閾値との関係は異なる。
【０１０３】
Ｓｕｍｘ＝０である場合は、ｃｆｇ_１１とｃｆｇ_１２との値が共に１である場合に、Ｓｕｍは閾値を越え、Ｓｕｍｘ＝１である場合は、ｃｆｇ_１１の値が１であれば、Ｓｕｍ閾値を越え、Ｓｕｍｘ＝２の場合は、ｃｆｇ_１１とｃｆｇ_１２との少なくとも一方が１であれば、Ｓｕｍは閾値を越える。各入力状態数のときの２つの制御変数ｃｆｇ_１１、ｃｆｇ_１２の値と、Ｓｕｍおよび出力値Ｙ_１との関係を、図２０にまとめてある。
【０１０４】
図７は、図２０に示す関係中の入力状態数Ｓｕｍｘと出力値Ｙ_１との関係を示す図である。
【０１０５】
領域Ｂ１では、Ｓｕｍが閾値よりも大きいので、常に論理的「０」出力になる。一方、領域Ａ１では、図２０に示すように、４つの場合を取ることができる。
【０１０６】
図２０中の＃４は、図７の「ａ」に対応する。すなわち、制御変数の値の和だけで閾値を越えているので、如何なる入力状態数であっても、閾値を越えるため、出力値が０になる。図２０の＃３は、「ｂ」に対応し、＃２は、「ｃ」に対応し、＃１は、「ｄ」に対応する。
【０１０７】
上記のように、ｊ＝１である場合におけるしきい素子ＴＨＧ_１は、４つの異なる場合を持つ。つまり、入力状態数Ｓｕｍｘが０以上で出力値が０になる場合と、Ｓｕｍｘ＝１で始めて出力値が０になる場合と、Ｓｕｍｘ＝２で始めて出力値が０になる場合と、Ｓｕｍｘ＝３で始めて出力値が０になる場合との４つの異なる場合を持つ。
【０１０８】
式（８）から判るように、上記具体的な例は、ＴＨＧ_{（２ｊ−１）}、ＴＨＧ_（２ｊ）の場合に容易に拡張できる。ＴＨＧ_{（２ｊ−１）}とＴＨＧ_（２ｊ）とについても、上記と同様に、始めて０を出力する入力状態数が４通り存在する。
【０１０９】
次に、図５に示すＴＨＧ_{（２ｍ＋１）}の動作について、説明する。
【０１１０】
ＴＨＧ_{（２ｊ−１）}の場合と同じく、全ての入力変数と、重みｗ_{ｃ（２ｍ＋１）１}＝１が乗算された制御変数ｃｆｇ_{（２ｍ＋１）１}とが入力であり、閾値ｔｈ_{（２ｍ＋１）}が、ｔｈ_{（２ｍ＋１）}＝（３ｍ＋１／２）＝（２^ｋ−１／２）に設定されている。
【０１１１】
ｋ入力変数である場合、入力状態数Ｓｕｍｘの最大値は、２^ｋ−１であるので、全ての入力変数が論理的「１」であっても、Ｓｕｍｘだけでは閾値を越えない。制御変数ｃｆｇ_{（２ｍ＋１）１}が論理的「１」であるときに、初めてＳｕｍは、閾値を越える。Ｙ_{（２ｍ＋１）}とＳｕｍとの関係は、式（９）で表される。
【０１１２】
【数１１】

【０１１３】
以上、しきい素子ＴＨＧ_{（２ｍ＋１）}の出力値Ｙ_{（２ｍ＋１）}は、入力状態数（２^ｋ−１）において、ｃｆｇ_{（２ｍ＋１）１}の値に依存し、論理的「１」、「０」のいずれか一方を選択的に取ることを説明した。
【０１１４】
［Ａ：２段目のしきい素子の構成］
次に、２段目のしきい素子ＴＨＧ_０の入力と閾値と出力とについて説明する。
【０１１５】
図２に示すように、ＴＨＧ_０には、全ての入力変数と、全ての１段目のしきい素子の出力値とが入力される。入力変数の重みｗ_ｘｉを、ｗ_ｘｉ＝２^ｉ−１とする。一方、１段目のしきい素子ＴＨＧ_{（２ｊ−１）}の出力値Ｙ_{（２ｊ−１）}の重み、ＴＨＧ_（２ｊ）の出力値Ｙ_（２ｊ）の重み、ＴＨＧ_{（２ｍ＋１）}の出力値Ｙの重みを、それぞれｗ_{ｙ（２ｊ−１）}、ｗ_{ｙ（２ｊ）}、ｗ_{ｙ（２ｍ＋１）}としたときに、ｗ_{ｙ（２ｊ−１）}＝２、ｗ_{ｙ（２ｊ）}＝１、ｗ_{ｙ（２ｍ＋１）}＝１のように設定する。このときに、ＴＨＧ_０に入力される値と、重みの積和値Ｓｕｍとは、入力状態数をＳｕｍｘとし、１段目のしきい素子の出力値と重みとの積和値をＳｕｍｙとし、出力値が、制御変数とは無関係に論理的１または０を取ることができると仮定すると、式（１０）に示すように、０以上（２^ｋ＋１−１）以下の整数値となる。
【０１１６】
【数１２】

【０１１７】
ここで、２段目のしきい素子ＴＨＧ_０の閾値を、Ｓｕｍの取り得る値の最大値である（２^ｋ＋１−１）の（１／２）である（２^ｋ−（１／２））と設定する。
【０１１８】
［Ａ：２段目のしきい素子を用いた任意の論理関数実現の説明］
次に、図２に示す回路構成の２段目のしきい素子ＴＨＧ_０の動作を説明し、最後に、任意の論理関数を実現できることについて説明する。
【０１１９】
図８は、２段目のしきい素子ＴＨＧ_０において、入力される入力変数Ｘ_１〜Ｘ_ｋと、重みｗ_ｘ１〜ｗ_ｘｋとの積和値である入力状態数Ｓｕｍｘに対する全ての入力値に対する積和値（Ｓｕｍ＝Ｓｕｍｘ＋Ｓｕｍｙ）の関係を示す図である。
【０１２０】
入力状態数の小さい順に、３つの連続する入力状態数、たとえば、ｊ＝１に対応するＳｕｍｘ＝０、１、２に注目する。
【０１２１】
上記のように、１段目のしきい素子は、選択された１つの入力閾値を持つ否定出力のしきい関数を実現する素子であるので、一度論理的「０」を出力したしきい素子の出力値を、再び論理的「１」を出力するように設定することができない。ここで、この特徴を有するしきい素子が、論理的「０」を出力する最も小さい入力状態数を、「０出力状態数」と定義する。このときに、１段目のしきい素子ＴＨＧ_１とＴＨＧ_２とを除く全てのしきい素子の閾値は、３よりも大きくなるので、０出力状態数は３以上である。
【０１２２】
このために、入力状態数Ｓｕｍｘが０、１、２である場合、ＴＨＧ_１、ＴＨＧ_２を除く、全ての１段目のしきい素子は、論理的「１」を出力する。したがって、２段目のしきい素子ＴＨＧ_０の入力の積和値の中で、１段目のしきい素子の出力による積和値Ｓｕｍｙは、式（１４）によって表され、全ての入力の積和値Ｓｕｍは、式（１５）で表される。また、式（１５）は、図８中の閾値近傍の階段型の実線で表されている。
【０１２３】
【数１３】

【０１２４】
Ｓｕｍは、ＴＨＧ_０の閾値である（２^ｋ−１／２）と大小比較され、出力値が決定される。Ｓｕｍと（２^ｋ−１／２）との差を、ΔＳｕｍとすると、ΔＳｕｍは、式（１６）で表される。
【０１２５】
【数１４】

【０１２６】
今、ΔＳｕｍ＞０である場合を、ΔＳｕｍの論理値が「１」であると呼び、逆に、ΔＳｕｍ＜０である場合を、論理値が「０」であると呼ぶ。ΔＳｕｍの論理値が１であるときに、ＴＨＧ_０の出力値Ｚは、Ｚ＝０になり、ΔＳｕｍの論理値が０であるときに、Ｚ＝１になる。式（１６）から、ΔＳｕｍの論理値を制御するのは、Ｙ_１とＹ_２との値であることが判る。
【０１２７】
ここで、Ｙ_１、Ｙ_２と、入力状態数Ｓｕｍｘとの関係について説明する。
【０１２８】
上記のように、１段目のしきい素子ＴＨＧ_１とＴＨＧ_２と０出力状態数は、０より小と、０と１との間と、１と２との間と、２と３との間との４つの区間のうちのいずれか１つに設定されることができる。
【０１２９】
図２１は、３つの入力状態数０、１、２を１組とした場合に実現できる８つのΔＳｕｍの状態を、２つのしきい素子の出力値Ｙ_１、Ｙ_２を制御することによって実現する方法を示す図である。
【０１３０】
図２１において、Ｙ_１の０出力状態数が０である場合は、式（１６）におけるＳｕｍｘ＝０、１、２の３つの入力状態数の全てにおいて、Ｙ_１＝０になり、Ｙ_１の０出力状態数が２である場合は、Ｓｕｍｘ＝０、１であれば、Ｙ_１＝１であり、Ｓｕｍｘ＝２であれば、Ｙ_１＝０になることを意味している。他の場合も、これから類推できる。
【０１３１】
次に、図２１の＃５を用いてＴＨＧ_０の動作の具体例を示す。
【０１３２】
図９は、図２１の＃５の場合を示す図である。
【０１３３】
Ｙ_１の０出力状態数が１であり、Ｙ_２の０出力状態数が２であるので、Ｓｕｍｘ＝０では、Ｙ_１＝Ｙ_２＝１であり、式（１６）から、ΔＳｕｍ＝１／２＞０になり、ΔＳｕｍの論理値は１になる。
【０１３４】
Ｓｕｍｘ＝１では、Ｙ_１＝０、Ｙ_２＝１であり、ΔＳｕｍ＝−１／２＜０になり、ΔＳｕｍの論理値は０になる。Ｓｕｍｘ＝２では、Ｙ_１＝０、Ｙ_２＝０であり、ΔＳｕｍ＝−１／２＜０になり、ΔＳｕｍの論理値は０になる。
【０１３５】
このように、入力状態数Ｓｕｍｘ＝０、１、２であるときのΔＳｕｍの論理値（１，０，０）を実現することができる。また、これは、ＴＨＧ_０の出力値が、Ｓｕｍｘ＝０、１、２に対して、（０，１，１）であることを意味している。図２１で示した８つの状態は、３入力変数に対する任意の論理関数に対応しているとも言える。
【０１３６】
次に、上記ｊ＝１である場合の説明を、ｊ＝ｈとして一般化する。
【０１３７】
式（１８）の連続する３つの入力状態数Ｓｕｍｘに対して、上記説明と同様に、２つの１段目のしきい素子の出力Ｙ_{（２ｈ−１）}とＹ_（２ｈ）との値によって、選択的に任意のΔＳｕｍの論理値を設定できることについて、説明する。
【０１３８】

このＳｕｍｘの領域では、１段目のしきい素子ＴＨＧ_{（２ｈ−１）}とＴＨＧ_（２ｈ）との２つの出力値Ｙ_{（２ｈ−１）}、Ｙ_（２ｈ）だけが、制御変数に依存し、他のしきい素子の出力値は、制御変数とは独立に決まることを示す。
【０１３９】
上記のように、ＴＨＧ_{（２ｈ−１）}とＴＨＧ_（２ｈ）との閾値は、それぞれｔｈ_{（２ｈ−１）}＝（３ｈ−１／２）、ｔｈ_（２ｈ）＝（３ｈ−１／２）である。このために、ＴＨＧ_{（２ｈ−１）}とＴＨＧ_（２ｈ）とに対する入力を、それぞれＳｕｍ_{（２ｈ−１）}とＳｕｍ_（２ｈ）にすると、式（７）と同じく、式（１８）、式（１９）で表される。
【０１４０】
Ｓｕｍ_{（２ｈ−１）}＝２・ｃｆｇ_{（２ｈ−１）}＋ｃｆｇ_{（２ｈ−１）}＋Ｓｕｍｘ …式（１８）
Ｓｕｍ_（２ｈ）＝２・ｃｆｇ_{（２ｈ）１}＋ｃｆｇ_{（２ｈ）２}＋Ｓｕｍｘ …式（１９）
０≦２・ｃｆｇ_{（２ｈ−１）}＋ｃｆｇ_{（２ｈ−１）}≦３であるので、式（１８）の領域のＳｕｍｘに対して、（Ｓｕｍ_{（２ｈ−１）}−ｔｈ_{（２ｈ−１）}）は、ｃｆｇ_{（２ｈ−１）}とｃｆｇ_（２ｈ）との値に依存し、正の値、負の値のいずれか一方を選択的に取ることが可能である。これは、Ｓｕｍｘがこの領域にあるときに、ＴＨＧ_{（２ｈ−１）}の出力値Ｙ_{（２ｈ−１）}を制御変数の値に依存し、論理的１、０のいずれか一方にすることができることを意味する。また、Ｓｕｍ_（２ｈ）−ｔｈ_（２ｈ）に対しても、これと同じことが言える。
【０１４１】
一方、ｊ＜ｈのしきい素子ＴＨＧ_{（２ｊ−１）}、ＴＨＧ_（２ｊ）に対する入力は、Ｓｕｍｘが、式（１８）の領域では、Ｓｕｍｘ自身が閾値よりも大きいので、制御変数が如何なる値であっても、出力値は常に論理的０である。逆に、ｊ＞ｈのしきい素子では、Ｓｕｍｘが式（１８）の領域では、制御変数が如何なる値であっても、閾値を越えることがないので、出力値は、常に論理的に１である。
【０１４２】
以上、連続する３つの入力状態数の場合について説明した。
【０１４３】
Ｓｕｍｘが式（１８）の領域の３つの連続する入力状態数であるときに、しきい素子ＴＨＧ_{（２ｈ−１）}とＴＨＧ_（２ｈ）との２つのしきい素子の出力値だけが、すなわち、２つのしきい素子に入力される制御変数の組合せが、２段目のしきい素子ＴＨＧ_０の入力と閾値（２^ｋ−１／２）との大小関係を決めることになる。
【０１４４】
次に、ｍｏｄ［２^ｋ／３］＝１の余りの１つの入力状態数について、２段目のしきい素子ＴＨＧ_{（２ｍ＋１）}の入力値と重みの積和値とが、選択的に閾値の大小関係を変えることが可能であることについて説明する。
【０１４５】
最大入力状態数（２^ｋ−１）を余りの１つとしたので、図２中のしきい素子ＴＨＧ_{（２ｍ＋１）}以外の１段目のしきい素子ＴＨＧ_１〜ＴＨＧ_（２ｍ）の出力値は、全て論理的「０」である。また、Ｙ_{（２ｍ＋１）}に重みとして乗算される値は、ｗ_{ｙ（２ｍ＋１）}＝１であるから、入力状態数Ｓｕｍｘ＝２^ｋ−１であるときのＳｕｍの値は、式（２０）になる。
【０１４６】
Ｓｕｍ＝Ｙ_{（２ｍ＋１）}＋（２^ｋ−１） ……式（２０）
ＴＨＧ_０の閾値は（２^ｋ−１／２）であるので、式（２０）から判るように、しきい素子ＴＨＧ_{（２ｍ＋１）}の出力値Ｙ_{（２ｍ＋１）}に依存して、Ｓｕｍの値は、論理的１、０を選択的に取ることが可能である。
【０１４７】
以上、余りの入力状態数の場合にも、ＴＨＧ_０の入力が、選択的に論理的１または０を取ることができることを説明した。
【０１４８】
上記方法と回路構成とによって、ｋ入力変数の際の任意の入力状態数のそれぞれにおいて、ＴＨＧ_０の入力は、選択的に論理的１または０を取ることができる。これは、ＴＨＧ_０に、選択的に論理的１または０に出力させることが可能であることを意味し、図２に示す回路構成を用いて、それぞれの入力状態数に対して、論理的１または０を出力させることができることを意味している。この機能によって、図２に示す回路は、任意のｋ入力変数論理関数を実現することが可能になる。
【０１４９】
上記実施例では、余りの入力状態数を、最大の入力状態数の場合として説明しているが、３つの入力状態数による組みを、他の入力状態から独立して取り扱うことが可能である点、式（２０）で表される１つの否定出力型しきい素子を用いた場合も、０出力状態数を設定することで他の入力状態への影響を排除できる点から、余りの入力状態数を、任意の入力状態数に設定することも可能である。
【０１５０】
［ｍｏｄ［２^ｋ／３］＝２である場合：Ｂ］
次に、図３の回路図に示すｍｏｄ［２^ｋ／３］＝２である場合について、ｍｏｄ［２^ｋ／３］＝１である場合との相違点に焦点を当て説明する。
【０１５１】
入力状態数０から２^ｋ−２までを、小さい順に連続する３つの入力状態数を１つの組にし、２^ｋ−２＝３・ｍ、（１≦ｊ≦ｍ）とする。この中の１つの組において、８つの状態を２つのしきい素子を用いて選択的に実現する方法は、ｍｏｄ［２^ｋ／３］で既に説明した方法と同じであり、上記の場合と異なる点は、余りの入力状態数（２^ｋ−２，２^ｋ−１）が２つある点である。
【０１５２】
上記実施例では、２つの余りの入力状態数に対して、ｍｏｄ［２^ｋ／３］＝１の場合と同じく、他の入力状態数から独立して、選択的に論理的１または０を出力できるようにする。
【０１５３】
［Ｂ：１段目のしきい素子の構成と動作］
余りの入力状態数に対応する１段目のしきい素子を、ＴＨＧ_{（２ｍ＋１）}とＴＨＧ_{（２ｍ＋１）}とする。ＴＨＧ_{（２ｍ＋１）}の構成は、図５に示すｍｏｄ［２^ｋ／３］＝１である場合のしきい素子の構成と同じであるが、閾値ｔｈ_{（２ｍ＋１）}＝（３・ｍ＋１／２）＝（２^ｋ−３／２）である点は、注意を要する。ＴＨＧ_{（２ｍ＋２）}の構成は、ＴＨＧ_{（２ｍ＋１）}と類似であるが、制御変数としてｃｆｇ_{（２ｍ＋２）１}を与える点と、閾値ｔｈ_{（２ｍ＋２）}としてｔｈ_{（２ｍ＋２）}＝（３・ｍ＋３／２）＝（２^ｋ−１／２）を与える点と、出力値としてＹ_{（２ｍ＋２）}を与える点とが異なる。
【０１５４】
２つのしきい素子の動作原理は、上記のｍｏｄ［２^ｋ／３］＝１である場合のＴＨＧ_{（２ｍ＋１）}と同様であり、ｍｏｄ［２^ｋ／３］＝２である場合のＴＨＧ_{（２ｍ＋１）}の出力値は、入力状態数Ｓｕｍｘ＝２^ｋ−２であるときに、論理的１または０を、ｃｆｇ_{（２ｍ＋１）}１の値によって選択的に取ることができ、ＴＨＧ_{（２ｍ＋２）}の出力値は、入力状態数Ｓｕｍｘ＝２^ｋ−１のときに、論理的１または０をｃｆｇ_{（２ｍ＋２）１}の値によって選択的に取ることができる
［Ｂ：２段目のしきい素子の構成と動作］
ここで、ｍｏｄ［２^ｋ／３］＝２である場合の２段目のしきい素子ＴＨＧ_０の構成と動作とについて説明する。
【０１５５】
ＴＨＧ_０には、全ての入力変数と重みとの積和値と、全ての１段目のしきい素子の出力値と重みとの積和値との和が入力される。入力変数と重みとの積和値に関しては、ｍｏｄ［２^ｋ／３］＝１である場合と同じである。また、１段目のしきい素子ＴＨＧ_１から、ＴＨＧ_（２ｍ）の出力値と重みとの積和値についても、ｍｏｄ［２^ｋ／３］＝１である場合と同様である。
【０１５６】
入力状態数Ｓｕｍｘ≦２^ｋである場合は、ＴＨＧ_１から、ＴＨＧ_（２ｍ）のしきい素子によって、Ｓｕｍが制御され、ｍｏｄ［２^ｋ／３］＝１である場合の動作から類推できる。また、Ｓｕｍｘ＝２^ｋ＋１とＳｕｍｘ＝２^ｋ＋２との場合のＳｕｍは、式（２１）で表される。
【０１５７】
Ｓｕｍ＝Ｙ_{（２ｍ＋１）}＋Ｙ_{（２ｍ＋２）}＋（２^ｋ−２） …式（２１）
Ｙ_{（２ｍ＋１）}は、Ｓｕｍｘ＝２ｍ＋２＝２^ｋ−１では、常に論理的０を出力し、逆に、Ｙ_{（２ｍ＋２）}は、Ｓｕｍｘ＝２ｍ＋１＝２^ｋ−２では、常に論理的１を出力するため、この２つの入力状態数におけるＳｕｍは、式（２２）で表される。
【０１５８】
【数１５】

【０１５９】
閾値が（２^ｋ−１／２）であるので、式（２２）から次のことが判る。Ｓｕｍｘ＝２ｍ＋１である場合、Ｙ_{（２ｍ＋１）}＝１であれば、Ｓｕｍは閾値を越え、出力値Ｚ＝０になり、Ｙ_{（２ｍ＋１）}＝０であれば、Ｓｕｍは閾値よりも小さく、出力値Ｚ＝１になる。Ｓｕｍｘ＝２ｍ＋２である場合、Ｙ_{（２ｍ＋２）}＝１であれば、Ｓｕｍは閾値を越え、出力値Ｚ＝０になり、Ｙ_{（２ｍ＋２）}＝０であれば、Ｓｕｍは閾値よりも小さく、出力値Ｚ＝１となる。このように、Ｙ_{（２ｍ＋１）}、Ｙ_{（２ｍ＋２）}の値に応じて出力値Ｚが決定される。
【０１６０】
以上、ｍｏｄ［２^ｋ／３］＝２である場合の２段目のしきい素子の入出力特性について説明し、任意の入力状態数のときに、論理的「１」または「０」を選択可能であることを示した。
【０１６１】
［まとめ＝第１の実施例］
以上、上記実施例で説明した１段目のしきい素子と２段目のしきい素子とを用いた２段論理フィードフォワード回路構成で、｛ｉｎｔ［（２／３）・２^ｋ］＋ｍｏｄ［２^ｋ／３］＋１｝個の否定出力型しきい素子によって、任意のｋ入力変数論理関数を実現できる。
【０１６２】
図１０は、入力変数の数ｋに対する１段目のしきい素子数について、従来技術である、２^ｋ個のしきい素子を用いる方法と、（３／４）・２^ｋ個のしきい素子を用いる方法と、上記実施例の方法とを比較した図である。
【０１６３】
上記実施例では、最も少いしきい素子数によって、任意の論理関数を実現できる。
【０１６４】
［第２の実施例］
第１の実施例は、任意の論理関数を実現する回路である。
【０１６５】
第２の実施例は、任意の対称関数を実現する｛ｉｎｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ［（ｋ＋１）／３］＋１｝個の否定出力型しきい素子を用いた２段論理フィードフォワード回路である。
【０１６６】
［ｋ入力変数対称関数を実現するための回路構成に対する要求］
対称関数は、入力変数の任意の置換に対して、出力値が不変である関数であるので、入力ベクトルの識別は、入力変数の中で論理的１である入力変数の数によって行うことができる。
【０１６７】
すなわち、入力状態数は、入力変数中の論理的１である変数の数を意味する。たとえば、（Ｘ_１，Ｘ_２，Ｘ_３）の３入力変数の場合、（Ｘ_１，Ｘ_２，Ｘ_３）＝（１、０、０）と、（Ｘ_１，Ｘ_２，Ｘ_３）＝（０、１、０）とは、Ｘ_１とＸ_２とを置換することによって同じベクトルになるので、この２つの入力ベクトルは識別される必要はない。したがって、ｋ入力変数である場合、入力状態数は０からｋまでの（ｋ＋１）個の整数値になる。しきい素子上では、全ての入力変数に対する重みを等しく設定することによって、上記特性を実現することができる。上記実施例においては、入力変数に対する重みｗ_ｘｉを全て等しくｗ_ｘｉ＝１にする。
【０１６８】
［任意の対称関数実現する回路構成］
第１の実施例と同様に、連続する３つの入力状態数を１つの組にまとめると、ｍｏｄ［（ｋ＋１）／３］の値によって３つの場合、
（１）（ｋ＋１）＝３ｍ、
（２）（ｋ＋１）＝３ｍ＋１、
（３）（ｋ＋１）＝３ｍ＋２、
に分類することができる。
【０１６９】
上記（２）、（３）の場合は、それぞれ第１の実施例で、図２と図３とを用いて説明した場合と、入力変数に乗算される重みが異なる以外は、同様である。上記（１）の場合は、余りが存在しない場合であり、この場合の実現方法と回路構成とは、余りが存在する場合から容易に類推できる。
【０１７０】
［１段目のしきい素子の構成と動作］
第１の実施例で説明したように、１段目のしきい素子には、４つの連続する入力状態数を、選択的に０出力状態数に設定できるしきい素子と、ｍｏｄ［（ｋ＋１）／３］≠０の場合に用いる２つの入力状態数とのどちらか一方を選択的に０出力状態数に設定できるしきい素子の２種類がある。
【０１７１】
図１１は、連続する４つの入力状態数の中のいずれか１つの入力状態数を、選択的に０出力状態数とすることが可能なしきい素子の構成を表す図である。
【０１７２】
図４のしきい素子とは、入力変数に対する重みｗ_ｘｉが異なる。図１１に示すしきい素子ＴＨＧ_{（２ｊ−１）}は、（１≦ｊ≦ｍ）のときに用いられる。また、ＴＨＧ_（２ｊ）も、ＴＨＧ_{（２ｊ−１）}と同じ入力変数と重みｗ_ｘｉであり、閾値も同じく、ｔｈ_（２ｊ）＝（３ｊ−１／２）であり、２つの制御変数として、ｃｆｇ_{（２ｊ）１}、ｃｆｇ_{（２ｊ）２}を持ち、それぞれの重みが２と１とである。このしきい素子の動作については、第１の実施例で既に説明してある。
【０１７３】
図１２は、連続する２つの入力状態数のいずれか１つの入力状態数を、選択的に０出力状態数とすることが可能なしきい素子の構成を表す図である。
【０１７４】
図５に示すしきい素子とは、入力変数に対する重みｗ_ｘｉが異なる。ｍｏｄ［（ｋ＋１）／３］＝２である場合は、図１２に示すＴＨＧ_{（２ｍ＋１）}の他に、ＴＨＧ_{（２ｍ＋２）}も用いられる。ＴＨＧ_{（２ｍ＋２）}の構成は、図１２に示すＴＨＧ_{（２ｍ＋２）}と類似であるが、制御変数としてｃｆｇ_{（２ｍ＋２）１}を用い、その重みとしてｗ_{ｃ（２ｍ＋２）１}＝１を用い、しきい値ｔｈ_{（２ｍ＋２）}＝３ｍ＋３／２＝ｋ＋１／２として、出力値Ｙ_{（２ｍ＋２）}を用いる。このしきい素子の動作については、第１の実施例で既に説明している。
【０１７５】
［２段目のしきい素子の構成と動作］
２段目のしきい素子の構成は、第１の実施例における２段目のしきい素子の構成と類似であるが、３つの入力状態数を１つのグループとして全入力状態数を分割するｍと入力変数ｋとの関係と、閾値とが、第１の実施例とは異なる。
【０１７６】
まず、入力変数ｋと（ｋ＋１）個存在する入力状態数を分割するｍとの関係について説明する。
【０１７７】
第１の実施例における関係は、ｉｎｔ［２^ｋ／３］＝ｍであり、実施例におけるｍとｋとの関係は、上記の通り、ｉｎｔ［（ｋ＋１）／３］＝ｍである。
【０１７８】
次に、閾値について説明する。
【０１７９】
第１の実施例では、２段目のしきい素子に入力される値Ｓｕｍの最大値は、（２^ｋ＋１−１）であり、閾値は、その１／２である（２^ｋ−１／２）としている。
【０１８０】
一方、第２の実施例における２段目のしきい素子へ入力される値Ｓｕｍの最大値について、図１３を用いて説明する。
【０１８１】
図１３は、ｍｏｄ［（ｋ＋１）／３］＝１である場合における２段目のしきい素子ＴＨＧ_０の構成を表す図である。
【０１８２】
２段目のしきい素子には、ｋ入力変数の全てが重み１を乗算され入力され、１段目のしきい素子の出力値にも２または１の重みが乗算され入力される。１段目のしきい素子ＴＨＧ _{（２ｊ−１）} の出力値Ｙ_{（２ｊ−１）} の重みには、重みｗ_{ｙ（２ｊ−１）}＝２が乗算され、Ｙ _（２ｊ） の重みには、重みｗ_{ｙ（２ｊ）}＝１が乗算され、Ｙ_{（２ｍ＋１）}には、重みｗ_{ｙ（２ｍ＋１）}＝１が乗算される。ただし、１≦ｊ≦ｍである。したがって、ＴＨＧ_０に入力される値Ｓｕｍの最大値は、ｋ＋（ｋ＋１）＝（２・ｋ＋１）である。第１の実施例と同様、最大値の１／２である（ｋ＋１／２）を閾値ｔｈ_０とする。
【０１８３】
図１４は、任意のｋ入力変数対称関数を実現する２段論理フィードフォワード回路における入力状態数Ｓｕｍｘと、２段目のしきい素子の入力値と、重みの積和値Ｓｕｍとの関係を表す図である。
【０１８４】
図１４は、第１の実施例における図８に類似の図である。横軸は、入力状態数であるＳｕｍｘを示し、縦軸は、しきい素子に入力される値Ｓｕｍを表している。Ｓｕｍの最大値は、２ｋ＋１であり、閾値は、ｋ＋１／２である。図中、斜線部分は、Ｓｕｍにおける入力状態数Ｓｕｍｘの寄与分を表し、実線は、１段目のしきい素子の出力値であって、かつ、制御変数から独立して決まる出力値に重みが乗算された値を表している。
【０１８５】
点線は、１段目のしきい素子の出力値において、その値が制御変数に依存して決まる場合のＳｕｍを表している。第１の実施例における図２０に示すものと同様に、ｊ＝１である場合の３つの入力状態数Ｓｕｍｘ＝０，１，２を例にとる。このときに、１段目のしきい素子の出力値Ｙ_１とＹ_２とに重みが乗算された値である２・Ｙ_１とＹ_２との２つの値の組合せによって、Ｓｕｍｘ＝０，１，２の各入力状態数においてＳｕｍと、閾値であるｋ＋１／２との大小関係を選択的に決定することができる。これと同様のことが、任意のｊにも適用できる。また、ｍｏｄ［（ｋ＋１）／３］≠０である場合も、第１の実施例と同様である。
【０１８６】
上記に示した、重みと閾値とを用いることによって、第１の実施例と同様の手法を適用することができ、任意の対称関数を実現することができる。
【０１８７】
［まとめ＝第２の実施例］
以上、第２の実施例で説明した１段目のしきい素子と、２段目のしきい素子とを用いた２段論理フィードフォワード回路構成で、｛ｉｎｔ［（２／３）・（ｋ＋１）］＋ｍｏｄ［（ｋ＋１）／３］＋１｝個の否定出力型しきい素子によって、任意のｋ入力変数対称関数を実現することができる。
【０１８８】
［第３の実施例］
第３の実施例は、第１の実施例と第２の実施例とで使用した否定出力型しきい素子を実装する実回路である。
【０１８９】
［しきい素子を実装する回路の一般的構成］
図１５は、図４に示す否定出力型しきい素子の回路図である。
【０１９０】
図４のｋ入力変数Ｘ_１〜Ｘ_ｋはそれぞれ、図１５における容量値Ｃ_ｘ１＝１・α〜Ｃ_ｘｋ＝２^ｋ−１・αを持つ容量の一方の端子に、電位Ｖ_ｘ１〜Ｖ_ｘｋとして入力され、図４の制御変数ｃｆｇ_{（２ｊ−１）１}、ｃｆｇ_{（２ｊ−１）２}は、それぞれ、図１５における容量値Ｃ_{ｃ（２ｊ−１）１}＝２・αと、Ｃ_{ｃ（２ｊ−１）２}＝１・αとを持つ容量の一方の端子に、電位Ｖ_{ｃ（２ｊ−１）１}とＶ_ｃ（_{２ｊ−１）２}として入力される。
【０１９１】
図４中の各入力に対する重みは、図１５中の容量値に対応している。また、図４中の閾値ｔｈ_{（２ｊ−１）}を実現するために、図１５では、固定電位に一方の端子が接続されている容量を用いる。一方の端子が電源電位に接続されている容量値Ｃ_ｖｄｄの容量と、グランド電位に接続されている容量値Ｃ_ｇｎｄの容量とである。これらの容量の他方の端子は、それぞれ端子ｆｌｔｇに接続され、端子ｆｌｔｇはインバータ回路ＩＮＶの入力端子になる。
【０１９２】
図１５は、複数の容量の並列接続と、その並列に接続された容量とインバータ回路の直列接続とによって構成された否定出力型しきい素子を表す図である。
【０１９３】
［しきい素子の実装に用いるインバータ回路としてＣＭ０Ｓインバータを用いる構成］
図１６は、図１５に示すインバータ回路ＩＮＶを、ＣＭ０Ｓインバータで置換した回路を示す図である。
【０１９４】
複数の容量の一方の端子は、入力端子として用いられ、他方の端子は、フローティングゲートであるｆｌｔｇに接続されている。このフローティングゲートｆｌｔｇは、ＰＭ０ＳＦＥＴとＮＭ０ＳＦＥＴとから成るＣＭ０Ｓインバータの入力ゲートでもある。
【０１９５】
［しきい素子回路の動作］
図１６に示す回路が、図４に示す否定出力型しきい素子と同じ機能であることを説明する。
【０１９６】
初めに、フローティングゲートｆｌｔｇは、金属またはＰｏｌｙ−Ｓｉのように金属に準ずる性質を持ち、フローティングゲートｆｌｔｇと入力端子との間の容量値の総和は、フローティングゲートｆｌｔｇとＰＭ０ＳＦＥＴまたはＮＭ０ＳＦＥＴとの間の容量の総和に比べて、非常に大きくなるように設定され、フローティングゲートの初期状態での電荷量は０、すなわち、電気的に中性であるとする。このときに、フローティングゲートｆｌｔｇの電位Ｙ_ｆｌｔｇは、式（２３）で表される。
【０１９７】
【数１６】

【０１９８】
式（２３）では、容量値は容量比で代替され、図４で示すしきい素子の重みと等しい。ここで、新たにＣ_ｖｄｄ／α＝ｗ_ｖｄｄ、Ｃ_ｇｎｄ／α＝ｗ_ｇｎｄとする。また、入力される電位Ｖ_ｘｉと、Ｖ_{ｃ（２ｊ−１）ｉ}電源電位Ｖ_ｄｄまたはグランド電位０の２値のいずれか一方であるときに、式（２３）を電源電位で規格化することによって、Ｖ_ｘｉとＶ_{ｃ（２ｊ−１）ｉ}とは、それぞれ図４中のｘ_ｉとｃｆｇ_{（２ｊ−１）ｉ}とに等しくなる。また、Ｖ_ｆｌｔｇ／Ｖ_ｄｄ＝Ｕ_ｆｌｔｇとすることによって、Ｕ_ｆｌｔｇは、式（２４）で表される。
【０１９９】
【数１７】

【０２００】
式（２４）は、式（２５）のように変形できる。
【０２０１】
次に、ＣＭ０Ｓインバータが論理反転をするフローティングゲート電位をフローティングゲートしき閾値電位Ｖ_ｆｔｈとし、電源電位で規格化した値をＵ_ｆｔｈとする。ＰＭ０ＳＦＥＴとＮＭ０ＳＦＥＴとのゲート幅を調整することによって、Ｕ_ｆｔｈ＝１／２にする。また、Ｕ_ｆｔｈとＵ_ｆｌｔｇとインバータの出力値Ｕ_{ｙ（２ｊ−１）}＝Ｖ_{ｙ（２ｊ−１）}／Ｖ_ｄｄとの関係は、式（２６）であるとする。ただし、Ｕ_{ｙ（２ｊ−１）}＞１／２のときの値を、論理値を用いてＹ_{（２ｊ−１）}＝１で表し、Ｕ_{ｙ（２ｊ−１）}＜１／２のときの値を、論理値を用いてＹ_{（２ｊ−１）}＝０で表す。
【０２０２】
【数１８】

【０２０３】
式（２５）を用いて（Ｕ_ｆｌｔｇ−Ｕ_ｆｔｈ）を変形すると、式（２７）になる。
【０２０４】
Ｕ_ｆｌｔｇ−Ｕ_ｆｔｈ＝Ｓｕｍｘ＋２・ｃｆｇ_{（２ｊ−１）１}＋ｃｆｇ_{（２ｊ−１）２}−｛２^ｋ−１＋１＋（ｗ_ｇｎｄ−ｗ_ｖｄｄ）／２｝ …式（２７）
式（２７）において、式（２８）が成立するように、ｗ_ｖｄｄとｗ_ｇｎｄを選択する。
【０２０５】
２^ｋ−１＋１＋（ｗ_ｇｎｄ−ｗ_ｖｄｄ）／２＝３・ｊ−１／２ …式（２８）
このときに、式（２６）は、第１の実施例で示した式（８）と同じ（再び以下に示す）になり、図４で示したしきい素子の動作を表すことになる。
【０２０６】
【数１９】

【０２０７】
以上、否定出力型しきい素子の実装回路の構成と動作について説明した。
【０２０８】
【発明の効果】
本発明によれば、しきい素子回路網を用いて任意の対称関数を実現することができるという効果を奏する。
【０２０９】
また、本発明によれば、任意の論理関数を実現する際に、３つの連続する入力状態数を、１つのグループにし、各グループの各入力状態数のときの出力値と回路中の２つのしきい素子の出力値とを対応付けることによって、各入力状態数のときの出力値とあるしきい素子の出力値とを対応付ける従来の方法と比較して、しきい素子回路網中に含まれるしきい素子数を約２／３に低減することができるという効果を奏する。
【図面の簡単な説明】
【図１】任意のｋ入力変数論理関数を実現する｛ｉｎｔ［２^ｋ／３］＋ｍｏｄ［２^ｋ／３］＋１｝個の否定出力型しきい素子で構成される２段論理フィードフォワード回路を表す図である。
【図２】図１の回路でｍｏｄ［２^ｋ／３］＝１の場合を表す回路図である。
【図３】図１の回路でｍｏｄ［２^ｋ／３］＝２の場合を表す回路図である。
【図４】任意のｋ入力変数論理関数を実現する図１の２段論理フィードフォワード回路における１段目の否定出力型しきい素子ＴＨＧ_{（２ｊ−１）}、（１≦ｊ≦２^ｋ−ｍｏｄ［２^ｋ／３］）の構成を表す図である。
【図５】任意のｋ入力変数論理関数を実現する図２の２段論理フィードフォワード回路における１段目の否定出力型しきい素子ＴＨＧ_{（２ｍ＋１）}、（３ｍ＝２^ｋ−１）の構成を表す図である。
【図６】図２の回路における１段目の否定出力型しきい素子への入力値と重みの積和値Ｓｕｍと入力状態数Ｓｕｍｘとの関係を表す図である。
【図７】図２の回路における１段目の否定出力型しきい素子ＴＨＧ_１について、２つの制御変数の値の組合せによって入力状態数Ｓｕｍｘに対する出力値Ｙ_１の変化が異なることを表す図である。
【図８】図２の回路における２段目のしきい素子ＴＨＧ_０において、入力される入力変数Ｘ_１〜Ｘ_ｋと重みｗ_ｘ１〜ｗ_ｘｋとの積和値である入力状態数Ｓｕｍｘに対する全ての入力値に対する積和値（Ｓｕｍ＝Ｓｕｍｘ＋Ｓｕｍｙ）の関係を示した図である。
【図９】図２の回路において、入力状態数が０、１、２において、Ｙ_１とＹ_２とについて初めて論理的０を出力する入力状態数（０出力状態数）がそれぞれ１と２である場合の２段目のしきい素子ＴＨＧ_０への入力値と重みの積和値Ｓｕｍとしきい値の関係を表す図である。
【図１０】入力変数の数ｋに対する１段目のしきい素子数について、従来技術である、２^ｋ個のしきい素子を用いる方法と、（３／４）・２^ｋ個のしきい素子を用いる方法と、第１の実施例の方法とを比較した図である。
【図１１】任意のｋ入力変数対称関数を実現するしきい素子で構成された２段論理フィードフォワード回路における１段目のしきい素子中、連続する４つの入力状態数の中のいずれか１つの入力状態数を選択的に０出力状態数とすることが可能なしきい素子の構成を表す図である。
【図１２】任意のｋ入力変数対称関数を実現するしきい素子で構成された２段論理フィードフォワード回路における１段目のしきい素子中、連続する２つの入力状態数の中のいずれか１つの入力状態数を選択的に０出力状態数とすることが可能なしきい素子の構成を表す図である。
【図１３】ｍｏｄ［（ｋ＋１）／３］＝１の場合の任意のｋ入力変数対称関数を実現する２段論理フィードフォワード回路における２段目のしきい素子ＴＨＧ_０の構成を表す図である。
【図１４】任意のｋ入力変数対称関数を実現する２段論理フィードフォワード回路における入力状態数Ｓｕｍｘと２段目のしきい素子の入力値と重みの積和値Ｓｕｍとの関係を表す図である。
【図１５】図４で示した否定出力型しきい素子の実装対象となる回路図である。
【図１６】図１５のインバータ回路をＣＭＯＳインバータによって実現した回路図である。
【図１７】従来の任意のｋ入力変数対称関数を実現する否定出力型しきい素子を用いた２段論理フィードフォワード回路図である。
【図１８】従来の任意のｋ入力変数対称関数を実現する否定出力型しきい素子を用いた２段論理フィードフォワード回路における２段目の否定出力型しきい素子への入力値と重みの積和値と入力状態数の関係を表す図である。
【図１９】従来の任意のｋ入力変数論理関数を実現する否定出力型しきい素子を用いた２段論理フィードフォワード回路の構成を表す図である。
【図２０】３つの入力状態数０、１、２を１組とした場合に実現できる８つのΔＳｕｍの状態を、２つのしきい素子の出力値Ｙ_１、Ｙ_２を制御することによって実現する方法を示す図である。
【図２１】入力状態数０、１、２において選択的にΔＳｕｍを決定するＹ_１、Ｙ_２との組み合わせを示す図である。
【符号の説明】
１００…論理関数機能再構成可能集積回路、
Ｓｕｍｘ…入力状態数、
Ｙ…出力値、
ｔｈ…閾値、
ｃｆｇ…制御変数、
ＴＨＧ…しきい素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an integrated circuit capable of reconfiguring a logic function even after manufacturing an integrated circuit, and more particularly, to a threshold element circuit as a variable logic unit capable of reconfiguring a logic function. The present invention relates to a method for reducing the number of elements in an integrated circuit using a network and a configuration of a circuit for realizing the method.
[0002]
[Prior art]
Research and development of a reconfigurable computing system (RCS: Reconfigurable Computing System) using a reconfigurable device typified by an FPGA (Field Programmable Gate Array) capable of rewriting the logic function after device manufacture is described in Reference 1. "Toshinori Sueyoshi, Current Status and Issues of Reconfigurable Computing System-Towards Computer Evolution-, IEICE Technical Report, VLD96-79, CPSY96-91, pp.111-118.1996-12" .
[0003]
In the various RCSs for which the above-mentioned R & D has progressed, the device portion enabling the reconfiguration of the logic function function has a basic circuit consisting of a variable logic section for realizing the variability of the logic function function and a memory circuit. Various proposals have also been made for the configuration.
[0004]
2. Description of the Related Art Conventionally, reconfigurable devices are mainly used as alternatives to ASICs that require product prototyping and high-mix low-volume production. In this method of use, it is sufficient to configure the necessary functions once before or after incorporation into the system.
[0005]
As a basic device in the variable logic unit of the reconfigurable device that meets this demand, an LUT (Look-Up Table) type in which a truth table is directly mounted on a memory circuit such as an SRAM (Static-RAM), a cascade connection structure of multiplexers A multiplexer (MUX, Multiplexer) type that implements a method of expressing a logical function by using an anti-phase that is a connection switching element, and a logical function expressed by a logical sum form (product sum form) of AND-OR and the like. There is a PLA (Programmable Logic Array) type using an EEPROM or the like having a function function.
[0006]
On the other hand, for the purpose of improving the performance and function of the variable logic unit, a variable logic unit using a threshold element different from the above device has also been proposed.
[0007]
The variable logic unit using the above threshold element is described in, for example, Document 2, "Isao Aoyama, Hiroshi Sawada, Akira Nagoya, Kazuo Nakajima, a design method of a symmetric function circuit using neuron MOS, a religion technique, CPSY99-90, pp. 139-287, pp. 139-287, 2003. 49-56. 1999-11 ", Reference 3" Isao Aoyama, Hiroshi Sawada, Akira Nagoya, One Design Method for Logic Function Circuits Using Neuron MOS, 13th Circuit and System (Karuizawa) Workshop, April 1, 2000 " Have been. Documents 2 and 3 describe circuit levels using neuron MOS inverters.
[0008]
Here, in order to focus on the variability of the logic function function, not on the inherent characteristics of the circuit, the neuron MOS inverter is regarded as a negative output type threshold element, and the prior art relating to the variable logic unit using the neuron MOS inverter is described. , Will be described at the logic element level.
[0009]
FIG. 17 is a diagram showing a two-stage logical feedforward circuit.
[0010]
Reference 2 describes a method of automatically designing a variable logic unit having a symmetric function function using a two-stage logic feedforward circuit shown in FIG.
[0011]
A symmetric function is a logical function whose output value is invariant with respect to arbitrary substitution of an input variable, and is frequently used in circuits that perform arithmetic operations and logical operations. For example, AND, OR, NAND, NOR, Exclusive-OR (XOR), and Exclusive-NOR (XNOR) are all symmetric functions.
[0012]
Here, the realization of the symmetric function function by the two-stage logic feedforward circuit shown in FIG. 17 will be described using the operation of the first-stage threshold element and the operation of the second-stage threshold element. I do.
[0013]
In a circuit using a negative output type threshold element as shown in FIG. 17, an input variable X which logically takes "1" or "0" is added.₁~ X_kIs input, and the weight applied to each input variable is set to 1. further,
[0014]
(Equation 1)

[0015]
Is the number of input statesξIs defined as
[0016]
The “input threshold” th of the (k + 1) negative output type threshold elements in the first stage_i, (1 ≦ i ≦ k + 1) by the control variable cfg_i, One of {i- (3/2) and i- (1/2)} can be selected.
[0017]
Here, cfg_iIs a logical one, a small value, ie, th_i= I- (3/2) and cfg_iIs a logical 0, a large value, th_i= I-(1/2).
[0018]
The “input threshold” used here is a threshold as viewed from the sum of products of an input variable and its weight. For example, one control variable cfg having a weight of 1 other than the input variable_iIs input to the threshold element, the sum-of-products Sum of all the input values of the threshold element and the weight is expressed by the following equations (1) and (2).
[0019]
(Equation 2)

[0020]
A value to be compared when the sum-of-products Sum is compared in magnitude and an output value is determined is called a threshold, and (Sum-cfg)_i) Is referred to as an “input threshold”. Therefore, the input threshold changes according to the value of the control variable.
[0021]
In the case of having the above input threshold, the output Y of the i-th negative output type threshold element of the first stage_iBecomes Expression (3).
[0022]
(Equation 3)

[0023]
The threshold value of one negative output type threshold element in the second stage is set to th = k + (1/2), and the weight w for the value input to the threshold element is set to one.
[0024]
FIG. 18 is a diagram illustrating the relationship between the number of input states and the sum of inputs of the negative output type threshold element in the second stage.
[0025]
In FIG. 18, the horizontal axis is the number of input states.ξThe vertical axis indicates the product of the input variable and the weight.
[0026]
(Equation 4)

[0027]
And the product of the output value of the first stage negative output type threshold element and the weight
[0028]
(Equation 5)

[0029]
Represents the sum of
[0030]
The second-stage negative output type threshold element compares the value on the vertical axis with the threshold value k + (1/2) and outputs the value according to the magnitude relation.
[0031]
In FIG. 18, a white circle (○) indicates Y₍ξ₊₁₎= 0, that is, cfg in FIG.₍ξ₊₁₎= 1, and the filled circle (●) indicates Y₍ξ₊₁₎= 1, ie, cfg₍ξ₊₁₎= 0.
[0032]
From FIG. 18, the negative output type threshold element in the second stage in FIG. 17 outputs a logical 1 when the mark is “○” because the sum of the inputs is smaller than the threshold value, Since the sum is greater than the threshold, a logical 0 is output.
[0033]
The input / output relational expression when the number of input states is ξ is expressed by Expression (4). However, the output value of the second-stage negative output type threshold element was Z.
[0034]
(Equation 6)

[0035]
As can be seen from Expression (4), in the circuit of FIG. 17, the output value of a certain first-stage negative output type threshold element corresponds to a certain input state number, and two possible output values ( 1, 0) can be selected by one control variable input to the negative output type threshold element, so that logical 1 or logical 0 can be selectively output at a certain number of input states. Like that. The ability to selectively determine the output value for a certain number of input states means that an arbitrary symmetric function can be realized.
[0036]
When using this circuit and method, it is necessary to make the number of input states equal to the number of negative output type threshold elements in the first stage. Therefore, in order to realize an arbitrary k-input variable symmetric function, a negative output type threshold element having (k + 1) equal to the number of input states is required in the first stage.
[0037]
On the other hand, Document 3 describes two types of circuit configurations and methods for realizing an arbitrary logical function using a negative output type threshold element.
[0038]
First, in order to realize a logical function, unlike the case of a symmetric function, it is necessary to give different output values to the substitution of input variables. It is stated that it is necessary to use an input vector instead of the number of input states, which is the number of variables that are logical 1 in the input variables used in the processing.
[0039]
As a typical method of using an input vector as an input state of a threshold element, a method of using a power of 2 as a weight w for an input variable is shown. At this time, the number of input states is newly defined as a formula (5) for the logic function, and the number of input states of the k-input variable logic function is 0 to 2^k-1Is 2^kIntegers.
[0040]
(Equation 7)

[0041]
The first method for realizing a logical function is the same as that for realizing the above-mentioned arbitrary symmetric function, and the first stage has the same number of input states as the number of input states.^kIn this method, a plurality of negative output type threshold elements are used, and the respective output values correspond to the output values of the second-stage negative output type threshold element when the number of input states is equal.
[0042]
The first method is to increase exponentially according to the number of input variables.^kNegative output type threshold elements are required in the first stage.
[0043]
FIG. 19 is a diagram showing a circuit configuration for realizing the second method for realizing a logical function.
[0044]
The difference between this second method and the first method is that
(1) As a first-stage negative output type threshold element, not only a negative output type threshold element capable of selecting one input threshold from two input thresholds by one control signal but also two control signals Using a negative output type threshold element capable of selecting one input threshold from two input thresholds,
(2) Weight w by which the output of the first-stage negative output type threshold element is multiplied_yiCan use any of the different values {1, 2}
It is.
[0045]
These points make it possible to associate four consecutive input state numbers with the output values of three negative output type threshold elements. When realizing an arbitrary k-input variable logic function, the first stage (3/4) · 2 as a negative output type threshold element^kElements are required.
[0046]
In the above conventional example, in order to realize an arbitrary symmetric function of k input variables, (k + 1) first-stage negative output type threshold elements of a two-stage logical feedforward type circuit configuration are required, and an arbitrary To implement a logical function, at least (3/4) · 2^kI need a piece.
[0047]
In order to reduce the circuit scale, there is a demand for a method of minimizing the number of negative output type threshold elements used for realizing an arbitrary symmetric function and an arbitrary logical function as much as possible.
[0048]
[Problems to be solved by the invention]
In a conventional variable logic unit using a two-stage logic feedforward circuit using a negative output type threshold element, (k + 1) negative output type threshold elements are required in the first stage when an arbitrary symmetric function is realized. When implementing a logical function, at least (3/4) · 2^kNegative output type threshold elements are required.
[0049]
An object of the present invention is to provide a method capable of reducing the number of elements used in a variable logic unit of a reconfigurable device using a threshold element, and a circuit for realizing the method.
[0050]
[Means for Solving the Problems]
According to the present invention, the number of input states, which is a one-dimensional display of an input vector input to the threshold element network, is defined as a case where three input state numbers are grouped into one group and the respective input state numbers of each group. The output values of the threshold element network and the output values of the two threshold elements are associated with each other, and the output values of the two threshold elements are controlled by multi-valued functional function configuration data input to the threshold elements. By doing so, the number of threshold elements in the threshold element network is reduced.
[0051]
The case of realizing an arbitrary k-input variable symmetric function and the case of realizing an arbitrary k-input variable logical function, which are conventional techniques, will be described using a general two-stage logic threshold element network.
[0052]
When an arbitrary k-input variable symmetric function is realized, the output value at each input state number is associated with the output value of one threshold element in the first stage of the two-stage logic circuit. Some (k + 1) threshold elements are required in the first stage, and when including the second-stage threshold elements, at least (k + 2) threshold elements are required.
[0053]
To realize an arbitrary k-input variable logic function, if the same method as the above-mentioned method for realizing an arbitrary symmetric function is adopted, the same number of input states as the number of input states, 2^kThreshold elements are required, and including the second-stage threshold element, at least (2^k+1) threshold elements are required.
[0054]
As a method of grouping the number of input states, the number of input states is a power of 2, so that 4 = 2²The number of input states as one group, and associating the output values of the threshold element network with the output values of the three threshold elements in the first stage when the number of input states of each group is the number of input states, The number of threshold elements is (2^kA method of reducing the number to (3/4 + 1) has been proposed.
[0055]
According to the present invention, when the number of input states is grouped, the three input states are grouped into one group, and the generation of a remainder is allowed. Thus, the present invention can be applied to any number of input states.
[0056]
Embodiments and Examples of the Invention
[outline]
The present invention relates to a logic function reconfigurable device using a threshold element network, and is a circuit for reducing the number of threshold elements required to realize an arbitrary logic function or an arbitrary symmetric function. .
[0057]
The first embodiment of the present invention is an embodiment in which the number of elements is reduced when implementing an arbitrary logical function, and the second embodiment of the present invention is adapted to implement an arbitrary symmetric function. This is an embodiment in which the number of elements is reduced, and both the first and second embodiments will be described with a logic level using a threshold element. The third embodiment of the present invention will be described at the circuit level, and specific circuit examples will be given.
[0058]
In the following description, int [x / y] is an integer part of x / y based on real numbers x, y (y ≠ 0), and mod [x / y] is based on real numbers x, y (y ≠ 0). This is the remainder of x / y. Note that 0 ≦ mod [x / y] <y.
[0059]
[First Embodiment]
The first embodiment is a method and a circuit configuration for reducing the number of threshold elements by using a multi-valued expression using a plurality of bits in a circuit that realizes an arbitrary logical function.
[0060]
The conventional method is about 2^kOr about (3/4) .2^kRequires three threshold elements. In the first embodiment, the number of necessary threshold elements is reduced to about (2/3) · 2^k, And more precisely, the number of necessary threshold elements can be reduced to int [(2/3) · 2^k] + Mod [2^k/ 3] +1.
[0061]
[Second embodiment]
The second embodiment relates to a method and a circuit configuration for reducing the number of threshold elements by using a multi-value expression using a plurality of bits in a circuit for realizing an arbitrary symmetric function.
[0062]
The conventional method requires (k + 2) threshold elements. The second embodiment reduces the number of unnecessary threshold elements to about (2/3) · (k + 1), and more precisely, int [(2/3) · (k + 1)] + mod [(k + 1) / 3] +1.
[0063]
[Third Embodiment] "
In the third embodiment, an int [(2/3) · 2^k] + Mod [2^k/ 3] + 1 threshold element. This circuit can be modified so as to be applicable to any symmetric function by referring to the second embodiment.
[0064]
The specific mounting object of the threshold element in the third embodiment is that a plurality of input gates (terminals to which signals are input) and terminals that can be transiently insulated from each other have a capacitance. A threshold element (for example, a neuron MOS inverter) which is connected in series via a non-linear element and has an input value of a potential of a terminal which can be brought into the electrically insulating state.
[0065]
In the above embodiment, in order to realize an arbitrary logical function or an arbitrary symmetric function, a multi-value expression of a control variable is performed to reduce the number of elements.
[0066]
As a multi-value expression method, multi-bit conversion (this is a second embodiment, which can be said to be multi-value expression by a combination of binary signals dispersed in space), and signal amplitude using multi-potentials The same effect as described above can be obtained also by a method of expressing multi-values on the upper side or a method of expressing multi-values by dispersing a binary signal on a time axis using Pulse Width Modulation (PWM).
[0067]
The development on the time axis is the same as described above when not only PWM but also Pulse Density Modulation (PDM) is used.
[0068]
[First Embodiment]
[Requirement for Circuit Configuration for Realizing k Input Variable Logic Function]
In order to realize a k-input variable logic function, two k-input variables are used.^kAre required to be different from each other when viewed as inputs of the threshold element, and logically “1” or “0” is selectively used as an output value for each of the input vectors distinguished from each other. It is necessary to be able to give When the above two requirements are satisfied, 2^k2 for the input vectors^q(However, q = 2^kThat is, 2 2 to the k-th power, for example, 2 if k = 3⁸= 256) logical functions.
[0069]
On the threshold element, 2^kDifferent weights are used for each input variable to distinguish the input vectors from each other (make the input vectors identifiable).
[0070]
For example, the input vector ｛X₁, X₂, ..., X_i, ..., X_kThe weight for｝ is ｛w_x1, W_x2, ..., w_xi, ..., w_xk｝, W_xi= 2^i-1By doing so, the input vector becomes identifiable. At this time, the product sum value of the input variable and the weight
[0071]
(Equation 8)

[0072]
Is an integer value that satisfies Expression (6), and this sum of products is referred to as the number of input states (ξ).
[0073]
(Equation 9)

[0074]
A method for making the input vector identifiable is w_xi= 2^i-1It is not limited only to the method. For example, w_xi= Α^i-1, (Α> 2). However, in the above embodiment, for simplicity, w_xi= 2^i-1Is used.
[0075]
[General configuration of a circuit that realizes an arbitrary logic function]
FIG. 1 is a block diagram showing a configuration of an integrated circuit (logic function reconfigurable integrated circuit 100) according to a first embodiment of the present invention.
[0076]
The integrated circuit 100 calculates an arbitrary logical function of the k input variables as ｛int [(2/3) · 2^k] + Mod [2^k/ 3] This is a two-stage logic feedforward type circuit realized by｝ +1 negative output type threshold elements (hereinafter referred to as “threshold elements”).
[0077]
The integrated circuit 100 has a first stage n = ｛int [(2/3) · 2^k] + Mod [2^k/ 3]} threshold elements THG1 to THGn and one threshold element THG0 in the second stage. However, int (2/3) · 2^kIs (2/3) · 2^kRepresents the integer part of^k/ 3] is 2^k/ 3 represents the remainder of the integer.
[0078]
In the conventional two-stage logic feed-forward circuit shown in FIG. 19, an arbitrary k-input variable logic function can be expressed as (3 / 4) ・ 2^kThis can be realized by using +1 number of threshold elements.
[0079]
On the other hand, in the first embodiment, an arbitrary logic function is realized by associating the outputs of the two first-stage threshold elements with the number of three consecutive input states. The number of input states of k input variables is 2^kIn the case where the number of input states is set to one group, there is always a surplus.
[0080]
The above embodiment is a method of allowing a remainder to exist. The remaining number of input states mod [2^k/ 3] is associated with the output of the first-stage threshold element. For this reason, the number of threshold elements in the above embodiment is equal to the number of threshold elements in the first stage int [(2/3) · 2^k] + Mod [2^k/ 3] plus 1 for the second-stage threshold element. The number of threshold elements is mod [2^k/ 3] is 1 or 2, so that when k ≦ 3, the number is the same as in the conventional method, but when k ≧ 4, the number of threshold elements can be reduced by the method of the above embodiment.
[0081]
Next, a general part of an input, an “input threshold”, and an output, which are characteristics of each threshold element, will be described.
[0082]
Here, the “threshold” and the “input threshold” are used with the same definitions as described in the related art. The first-stage threshold element receives all input variables and control variables for controlling the input threshold. As described above, the weight by which the input variable is multiplied is set so that the input vector can be identified. There are two types of first-stage threshold elements, one that can select one input threshold from two input thresholds and one that can select one input threshold from four input thresholds.
[0083]
In addition, since the two types of threshold elements are both negative output type threshold elements having one threshold, a logical "1" is output until the product sum of the inputs exceeds the input threshold. When the input threshold value is exceeded, logical "0" is output, and "1" is not output again. The second-stage threshold elements receive all input variables and output values from all first-stage threshold elements. The threshold is one predetermined value.
[0084]
Next, before describing a specific circuit configuration in the above embodiment, the circuit configuration is classified.
[0085]
Mod [2] at the number of threshold elements in the first stage^k/ 3] is 1 or 2, so the specific configuration of the integrated circuit 100 is mod [2] shown in FIG.^k/ 3] = 1 and mod [2] shown in FIG.^k/ 3] = 2.
[0086]
[Mod [2^k/ 3] = 1: A]
FIG. 2 shows that mod [2^kFIG. 3 is a diagram illustrating a circuit configuration when [/ 3] = 1.
[0087]
First, the configuration of the first-stage threshold element will be described, and then its operation will be described.
[0088]
The configuration of the second-stage threshold element that receives the output values of all the first-stage threshold elements and all the input variables is shown. Finally, focusing on the operation of the second-stage threshold element, The fact that an arbitrary logical function can be realized will be described.
[0089]
[A: Configuration of first-stage threshold element]
Now, mod [2^k/ 3] = 1, 2^kThere is an integer m such that −1 = 3 · m. As for the number of input states ξ, if three consecutive input state numbers are arranged in ascending order of value, ξ is divided into m sets and one input state number. In each of the three consecutive input state numbers, when the logical value “1” or “0” can be selected as the output value of the integrated circuit 100 by the output values of the two first-stage threshold elements, m The number of threshold elements associated with the number of input states of a set is 2 · m.
[0090]
On the other hand, output values of one threshold element are associated with each other so that “1” and “0” can be selected as output values of the integrated circuit 100 for one input state number. At this time, the number of threshold elements in the first stage is (2m + 1). Now, numbering the first-stage threshold elements, THG₁, THG₂, ..., THG_(2j-1), THG_(2j), ..., THG_{(2m + 1)}, (1 ≦ j ≦ m).
[0091]
FIG. 4 shows a first-stage threshold element THG in a circuit for implementing a k-input variable logic function._(2j-1)FIG.
[0092]
THG_(2j)Also, THG_(2j-1)It has the same configuration as. THG_(2j-1)Has all input variables X₁~ X_kAnd the control variable cfg_{(2j-1) 1}, Cfg_{(2j-1) 2}Is input. The weight by which the input value is multiplied is the input variable X_iFor w_xi= 2^i-1And the control variable cfg_{(2j-1) 1}Weight w for_{c (2j-1) 1}, W_{c (2j-1) 1}= 2 and cfg_{(2j-1) 2}Weight w for_{c (2j-1) 2}, W_{c (2j-1) 2}= 1. Also, the threshold th_(2j-1)Is th_(2j-1)= (3j-1 / 2). The output value is Y_(2j-1)Is represented by
[0093]
FIG. 5 shows a first-stage threshold element THG._{(2m + 1)}FIG.
[0094]
Threshold element THG_(2j-1)Similarly, all input variables are input, and the weights for each are the same. However, if the control variable is cfg_{(2m + 1) 1}The only difference is that Also, the control variable cfg_{(2m + 1) 1}Weight w for_{c (2m + 1) 1}Is w_{c (2m + 1) 1}= 1. Threshold th_{(2m + 1)}Is th_{(2m + 1)}= (3m + ／), and the output value is Y_{(2m + 1)}Is represented by
[0095]
[A: Operation of first-stage threshold element]
Next, THG_(2j-1)And THG_{(2m + 1)}Will be described in order.
[0096]
THG shown in FIG._(2j-1)When the number of input states 直 す is re-expressed as Sumx, the relationship between all inputs, the sum-of-products Sum of weights, and Sumx is represented by Expression (8).
[0097]
(Equation 10)

[0098]
In equation (8), if (3j−7 / 2) <Sumx <(3j− ／), cfg_{(2j-1) 1}And cfg_{(2j-1) 2}The output value is determined depending on the value of.
[0099]
Here, the relationship of Expression (8) will be described using j = 1 as a specific example.
[0100]
FIG. 6 is a diagram illustrating the relationship between the number of input states Sumx and Sum.
[0101]
Sum on the vertical axis is “0” which is a value when all inputs are logical “0”, and “2” which is a value when all inputs are logical “1”.^k+2 ”. Threshold th₁Is (2 + ／), so in the area B1 where Sumx is 3 or more, as shown in Expression (8), Sumx> (2 + ／) is satisfied, and Sumx does not depend on the value of the control variable. Always exceeds the threshold, and the output value is Y₁= 0.
[0102]
On the other hand, in the area A1 where Sumx = 0, 1, and 2, the relationship between Sum and the threshold differs depending on the value of the control variable.
[0103]
If Sumx = 0, cfg₁₁And cfg₁₂Sum is greater than the threshold value when both are 1, and cfg when Sumx = 1.₁₁Is greater than the Sum threshold if the value is 1, and if Sumx = 2, cfg₁₁And cfg₁₂If at least one of is equal to 1, Sum exceeds the threshold. Two control variables cfg for each number of input states₁₁, Cfg₁₂, Sum and output value Y₁Is summarized in FIG.
[0104]
FIG. 7 shows the number of input states Sumx and the output value Y in the relationship shown in FIG.₁FIG.
[0105]
In the area B1, since the sum is larger than the threshold value, a logical “0” is always output. On the other hand, in the area A1, four cases can be taken as shown in FIG.
[0106]
# 4 in FIG. 20 corresponds to “a” in FIG. That is, since the threshold value is exceeded only by the sum of the values of the control variables, the output value becomes zero because the threshold value is exceeded regardless of the number of input states. In FIG. 20, # 3 corresponds to "b", # 2 corresponds to "c", and # 1 corresponds to "d".
[0107]
As described above, the threshold element THG when j = 1₁Has four different cases. That is, the case where the output value becomes 0 when the number of input states Sumx is 0 or more, the case where the output value becomes 0 starting with Sumx = 1, the case where the output value becomes 0 starting with Sumx = 2, and the case where Sumx = 3 And four different cases from when the output value becomes 0 for the first time.
[0108]
As can be seen from equation (8), the specific example is THG_(2j-1), THG_(2j)Can easily be extended in the case of. THG_(2j-1)And THG_(2j)Similarly, there are four input states that output 0 for the first time in the same manner as described above.
[0109]
Next, the THG shown in FIG._{(2m + 1)}Will be described.
[0110]
THG_(2j-1)As in the case of, all input variables and weight w_{c (2m + 1) 1}= Control variable cfg multiplied by 1_{(2m + 1) 1}Is an input and the threshold th_{(2m + 1)}But th_{(2m + 1)}= (3m + ／) = (2^k-1/2).
[0111]
If there are k input variables, the maximum value of the input state number Sumx is 2^k-1Therefore, even if all the input variables are logical “1”, the threshold value does not exceed with only Sumx. Control variable cfg_{(2m + 1) 1}Sum is above the threshold only when is a logical "1". Y_{(2m + 1)}And Sum are represented by equation (9).
[0112]
(Equation 11)

[0113]
This is the threshold element THG_{(2m + 1)}Output value Y_{(2m + 1)}Is the number of input states (2^kIn -1), cfg_{(2m + 1) 1}Has been described as selectively taking either one of the logical "1" and "0" depending on the value of.
[0114]
[A:Second stageConfiguration of threshold element]
Next, the second-stage threshold element THG₀, The threshold value and the output will be described.
[0115]
As shown in FIG.₀, All input variables and the output values of all the first-stage threshold elements are input. Input variable weight w_xi, W_xi= 2^i-1And On the other hand, the first-stage threshold element THG_(2j-1)Output value Y_(2j-1)Weight, THG_(2j)Output value Y_(2j)Weight, THG_{(2m + 1)}Weight of the output value Y of w_{y (2j-1)}, W_{y (2j)}, W_{y (2m + 1)}And then, w_{y (2j-1)}= 2, w_{y (2j)}= 1, w_{y (2m + 1)}= 1. At this time, THG₀And the sum of the weights Sum, the sum of the input states is Sumx, the sum of the output value of the first-stage threshold element and the weight is Sumy, and the output value is a control variable. Assuming that a logical 1 or 0 can be taken independently of the above, as shown in equation (10), 0 or more (2^{k + 1}-1) The following integer value is obtained.
[0116]
(Equation 12)

[0117]
Here, the second-stage threshold element THG₀Is the maximum of the possible values of Sum (2^{k + 1}-1) (1/2) (2)^k− (１ ／)).
[0118]
[A: Description of Realization of Arbitrary Logic Function Using Second Threshold Element]
Next, the second-stage threshold element THG of the circuit configuration shown in FIG.₀Finally, the fact that an arbitrary logical function can be realized will be described.
[0119]
FIG. 8 shows a second-stage threshold element THG.₀, The input variable X to be input₁~ X_kAnd weight w_x1~ W_xkIt is a figure which shows the relationship of the sum-of-products value (Sum = Sumx + Sumy) with respect to all the input values with respect to the input state number Sumx which is the sum-of-products value.
[0120]
Attention is paid to three consecutive input state numbers, for example, Sumx = 0, 1, 2 corresponding to j = 1, in ascending order of the input state number.
[0121]
As described above, the first-stage threshold element is an element that realizes a negative output threshold function having the selected one input threshold, and is therefore a threshold element that once outputs a logical “0”. The output value cannot be set to output a logical "1" again. Here, the smallest number of input states at which the threshold element having this feature outputs a logical “0” is defined as “number of 0 output states”. At this time, the first-stage threshold element THG₁And THG₂Since the threshold values of all the threshold elements except for the above are larger than 3, the number of 0 output states is 3 or more.
[0122]
For this reason, when the number of input states Sumx is 0, 1, 2, THG₁, THG₂, All the first-stage threshold elements output a logical “1”. Therefore, the second-stage threshold element THG₀, The sum-of-products Sum by the output of the first-stage threshold element is expressed by Expression (14), and the sum-of-products Sum of all inputs is expressed by Expression (15). Is done. Equation (15) is represented by a stair-shaped solid line near the threshold in FIG.
[0123]
(Equation 13)

[0124]
Sum is THG₀(2)^k−1/2) and the output value is determined. Sum and (2^kAssuming that the difference from (−1/2) is ΔSum, ΔSum is represented by Expression (16).
[0125]
[Equation 14]

[0126]
Now, the case where ΔSum> 0 is called the logical value of ΔSum is “1”, and conversely, the case where ΔSum <0 is called the logical value is “0”. When the logical value of ΔSum is 1, THG₀Becomes Z = 0, and when the logical value of ΔSum is 0, Z = 1. From the expression (16), the logical value of ΔSum is controlled by Y₁And Y₂It turns out that it is the value of.
[0127]
Where Y₁, Y₂And the relationship between the input state number Sumx and the input state number Sumx will be described.
[0128]
As described above, the first-stage threshold element THG₁And THG₂And the number of 0 output states are set in any one of four sections: less than 0, between 0 and 1, between 1 and 2, and between 2 and 3. be able to.
[0129]
FIG. 21 shows eight ΔSum states that can be realized when the number of three input states 0, 1, and 2 is one set, and the output values Y of two threshold elements.₁, Y₂FIG. 6 is a diagram showing a method realized by controlling the control.
[0130]
In FIG. 21, Y₁If the number of 0 output states is 0, then in all of the three input states of Sumx = 0, 1, 2 in equation (16), Y₁= 0 and Y₁If the number of 0 output states of is 2, Sumx = 0, if 1, then Y₁= 1, and if Sumx = 2, Y₁= 0. In other cases, it can be inferred from this.
[0131]
Next, THG using # 5 in FIG.₀The following is a specific example of the operation.
[0132]
FIG. 9 is a diagram showing the case of # 5 in FIG.
[0133]
Y₁Is 0, the number of output states is 1, and Y₂Since the number of 0 output states of is equal to 2, when Sumx = 0, Y₁= Y₂= 1, ΔSum = 1/2> 0 from the equation (16), and the logical value of ΔSum becomes 1.
[0134]
For Sumx = 1, Y₁= 0, Y₂= 1, ΔSum = − ／ <0, and the logical value of ΔSum becomes 0. For Sumx = 2, Y₁= 0, Y₂= 0, ΔSum = − ／ <0, and the logical value of ΔSum becomes 0.
[0135]
In this manner, the logical value (1, 0, 0) of ΔSum when the number of input states Sumx = 0, 1, 2 can be realized. This is THG₀Is (0, 1, 1) for Sumx = 0, 1, 2. It can be said that the eight states shown in FIG. 21 correspond to arbitrary logical functions for three input variables.
[0136]
Next, the case where j = 1 is generalized to j = h.
[0137]
For the three consecutive input state numbers Sumx in Expression (18), the output Y of the two first-stage threshold elements is calculated in the same manner as described above._(2h-1)And Y_(2h)The fact that an arbitrary logical value of ΔSum can be selectively set based on the values of (1) and (2) will be described.
[0138]

In this Sumx region, the first-stage threshold element THG_(2h-1)And THG_(2h)And the two output values Y_(2h-1), Y_(2h)Only depends on the control variable, and the output values of the other threshold elements are determined independently of the control variable.
[0139]
As mentioned above, THG_(2h-1)And THG_(2h)And the thresholds are th_(2h-1)= (3h-1 / 2), th_(2h)= (3h-1 / 2). For this, THG_(2h-1)And THG_(2h)And the input to_(2h-1)And Sum_(2h)Then, as in Expression (7), Expressions (18) and (19) are used.
[0140]
Sum_(2h-1)= 2 · cfg_(2h-1)+ Cfg_(2h-1)+ Sumx ... Equation (18)
Sum_(2h)= 2 · cfg_{(2h) 1}+ Cfg_{(2h) 2}+ Sumx ... Equation (19)
0 ≦ 2 · cfg_(2h-1)+ Cfg_(2h-1)Since ≦ 3, (Sum_(2h-1)-Th_(2h-1)) Is cfg_(2h-1)And cfg_(2h)It is possible to selectively take one of a positive value and a negative value depending on the value of. This is because when Sumx is in this area, THG_(2h-1)Output value Y_(2h-1)Depends on the value of the control variable and can be either logical 1 or logical 0. Also, Sum_(2h)-Th_(2h)The same can be said for.
[0141]
On the other hand, the threshold element THG where j <h_(2j-1), THG_(2j)As for the input to, the output value is always logical 0 irrespective of the value of the control variable because Sumx is larger than the threshold value in the region of the equation (18). Conversely, for a threshold element with j> h, in the region where Sumx is in the expression (18), the control value does not exceed the threshold value regardless of the value of the control variable, so that the output value is always logically 1 is there.
[0142]
The case of three consecutive input states has been described above.
[0143]
When Sumx is the number of three consecutive input states in the region of equation (18), the threshold element THG_(2h-1)And THG_(2h)Only the output values of the two threshold elements, that is, the combination of the control variables input to the two threshold elements is the threshold element THG of the second stage.₀Input and threshold (2^k-1/2).
[0144]
Next, mod [2^k/ 3] = 1 for the remainder of one input state number, the second-stage threshold element THG_{(2m + 1)}That the sum of the input values and the product sum of the weights can selectively change the magnitude relationship of the threshold will be described.
[0145]
Maximum number of input states (2^k-1) is set as one of the remainders, so that the threshold element THG in FIG._{(2m + 1)}Other than the first-stage threshold element THG₁~ THG_(2m)Are all logical "0". Also, Y_{(2m + 1)}Is multiplied as a weight by w_{y (2m + 1)}= 1, the number of input states Sumx = 2^kThe value of Sum when it is -1 is represented by Expression (20).
[0146]
Sum = Y_{(2m + 1)}+ (2^k-1) ... Equation (20)
THG₀The threshold of (2^k−１ ／), and as can be seen from equation (20), the threshold element THG_{(2m + 1)}Output value Y_{(2m + 1)}, The value of Sum can take on a logical 1, 0 selectively.
[0147]
As described above, even when the number of input states is excessive, THG₀Has been described as being able to take a logical 1 or 0 selectively.
[0148]
According to the above method and circuit configuration, THG is obtained for each of the arbitrary number of input states in the case of k input variables.₀Can selectively take a logical one or zero. This is THG₀Means that a logical 1 or 0 can be selectively output, and a logical 1 or 0 is output for each input state number using the circuit configuration shown in FIG. It means you can do it. With this function, the circuit shown in FIG. 2 can realize any k-input variable logic function.
[0149]
In the above embodiment, the remaining number of input states is described as the case of the maximum number of input states. , Even when one negative output type threshold element represented by the equation (20) is used, the influence on other input states can be eliminated by setting the number of 0 output states. Can be set to an arbitrary number of input states.
[0150]
[Mod [2^k/ 3] = 2: B]
Next, mod [2] shown in the circuit diagram of FIG.^k/ 3] = 2, mod [2]^k/ 3] = 1 will be described.
[0151]
Number of input states 0 to 2^k-2 into one set of three input state numbers that are consecutive in ascending order.^k−2 = 3 · m, (1 ≦ j ≦ m). In one set of the above, a method of selectively realizing eight states using two threshold elements is mod [2^k/ 3] is the same as the method described above, and the difference from the above case is that the number of remaining input states (2^k−2,2^k-1) is two points.
[0152]
In the above embodiment, mod [2^k/ 3] = 1, so that logical 1 or 0 can be selectively output independently of the number of other input states.
[0153]
[B: Configuration and operation of first-stage threshold element]
The first-stage threshold element corresponding to the remaining number of input states is THG_{(2m + 1)}And THG_{(2m + 1)}And THG_{(2m + 1)}Has a mod [2] shown in FIG.^k/ 3] = 1, but the threshold value th_{(2m + 1)}= (3 · m + ／) = (2^kIt should be noted that this is −3/2). THG_{(2m + 2)}The configuration of THG_{(2m + 1)}Is similar to_{(2m + 2) 1}And a threshold th_{(2m + 2)}As th_{(2m + 2)}= (3 · m + 3/2) = (2^k−1/2) and Y as an output value._{(2m + 2)}Is different.
[0154]
The operating principle of the two threshold elements is mod [2]^k/ 3] = 1 when THG_{(2m + 1)}And mod [2^k/ 3] = 2 when THG = 2_{(2m + 1)}Is the number of input states Sumx = 2^kWhen -2, logical 1 or 0 is set to cfg_{(2m + 1)}THG can be selectively taken by the value of 1._{(2m + 2)}Is the number of input states Sumx = 2^kWhen −1, logical 1 or 0 is cfg_{(2m + 2) 1}Can be taken selectively by the value of
[B: Configuration and operation of the second-stage threshold element]
Here, mod [2^k/ 3] = 2, the second-stage threshold element THG₀Will be described.
[0155]
THG₀Is the sum of the product sum of all input variables and weights and the product sum of output values and weights of all first-stage threshold elements. For the sum of products of the input variables and the weights, mod [2^k/ 3] = 1. Also, the first-stage threshold element THG₁From, THG_(2m)Of the product value of the output value of^k/ 3] = 1.
[0156]
Number of input states Sumx ≦ 2^kIf THG₁From, THG_(2m)Sum is controlled by the threshold element, and mod [2]^k/ 3] = 1 can be inferred from the operation. Also, Sumx = 2^k+1 and Sumx = 2^kSum in the case of +2 is represented by Expression (21).
[0157]
Sum = Y_{(2m + 1)}+ Y_{(2m + 2)}+ (2^k-2) ... Equation (21)
Y_{(2m + 1)}Is Sumx = 2m + 2 = 2^k-1 always outputs logical 0, and conversely, Y_{(2m + 2)}Is Sumx = 2m + 1 = 2^kIn the case of −2, since logical 1 is always output, Sum in these two input state numbers is represented by Expression (22).
[0158]
(Equation 15)

[0159]
If the threshold is (2^k−1/2), the following can be found from equation (22). If Sumx = 2m + 1, Y_{(2m + 1)}If = 1, Sum exceeds the threshold, the output value Z = 0, and Y_{(2m + 1)}If = 0, Sum is smaller than the threshold, and the output value Z = 1. If Sumx = 2m + 2, Y_{(2m + 2)}If = 1, Sum exceeds the threshold, the output value Z = 0, and Y_{(2m + 2)}If = 0, Sum is smaller than the threshold, and the output value Z = 1. Thus, Y_{(2m + 1)}, Y_{(2m + 2)}The output value Z is determined according to the value of.
[0160]
As described above, mod [2^k/ 3] = 2, the input / output characteristics of the second-stage threshold element will be described, showing that logical “1” or “0” can be selected when the number of input states is arbitrary. Was.
[0161]
[Summary = First Embodiment]
As described above, in the two-stage logical feedforward circuit configuration using the first-stage threshold element and the second-stage threshold element described in the above-described embodiment, ｛int [(2/3) · 2^k] + Mod [2^kAn arbitrary k-input variable logic function can be realized by / 3] +1} negative output type threshold elements.
[0162]
FIG. 10 shows the prior art of the number of threshold elements in the first stage with respect to the number k of input variables.^kA method using three threshold elements, and (3/4) · 2^kFIG. 7 is a diagram comparing a method using the threshold elements with the method of the above embodiment.
[0163]
In the above embodiment, an arbitrary logic function can be realized with the smallest number of threshold elements.
[0164]
[Second embodiment]
The first embodiment is a circuit for realizing an arbitrary logic function.
[0165]
The second embodiment employs two stages using {int [(2/3). (K + 1)] + mod [(k + 1) / 3] +1} negative output type threshold elements for realizing an arbitrary symmetric function. It is a logic feedforward circuit.
[0166]
[Requirement for Circuit Configuration for Realizing k Input Variable Symmetric Function]
Since a symmetric function is a function whose output value is invariant with respect to any replacement of an input variable, identification of an input vector can be performed by the number of input variables that are logically 1 in the input variables. .
[0167]
That is, the number of input states means the number of variables that are logical 1 in the input variables. For example, (X₁, X₂, X₃), (X₁, X₂, X₃) = (1,0,0) and (X₁, X₂, X₃) = (0,1,0) means X₁And X₂The two input vectors do not need to be identified, since the replacement of Therefore, when there are k input variables, the number of input states is (k + 1) integer values from 0 to k. On a threshold element, the above characteristics can be realized by setting the weights for all input variables equal. In the above embodiment, the weight w for the input variable_xiAre all equal w_xi= 1.
[0168]
[Circuit configuration to realize arbitrary symmetric function]
Similarly to the first embodiment, if the number of continuous three input states is grouped into one set, the number of the input states is three according to the value of mod [(k + 1) / 3].
(1) (k + 1) = 3m,
(2) (k + 1) = 3m + 1,
(3) (k + 1) = 3m + 2,
Can be classified.
[0169]
The cases (2) and (3) are the same as those described in the first embodiment with reference to FIGS. 2 and 3 except that the weights by which the input variables are multiplied are different. The case (1) above is a case where there is no remainder, and the realization method and circuit configuration in this case can be easily inferred from the case where there is a remainder.
[0170]
[Configuration and operation of first-stage threshold element]
As described in the first embodiment, the first-stage threshold element includes a threshold element that can selectively set the number of four consecutive input states to the number of zero output states, and mod [(k + 1) / 3] There are two types of threshold elements that can selectively set either one of the two input state numbers used in the case of ≠ 0 to the 0 output state number.
[0171]
FIG. 11 is a diagram illustrating a configuration of a threshold element capable of selectively setting any one of the four continuous input state numbers to the zero output state number.
[0172]
The threshold element in FIG. 4 is a weight w for an input variable._xiAre different. The threshold element THG shown in FIG._(2j-1)Is used when (1 ≦ j ≦ m). Also, THG_(2j)Also, THG_(2j-1)Input variables and weights w_xiAnd the same applies to the threshold, th_(2j)= (3j-1 / 2), and cfg as two control variables_{(2j) 1}, Cfg_{(2j) 2}And their weights are 2 and 1, respectively. The operation of the threshold element has already been described in the first embodiment.
[0173]
FIG. 12 is a diagram illustrating a configuration of a threshold element capable of selectively setting any one of two consecutive input state numbers to 0 output state number.
[0174]
The threshold element shown in FIG. 5 is a weight w for an input variable._xiAre different. If mod [(k + 1) / 3] = 2, the THG shown in FIG._{(2m + 1)}Besides, THG_{(2m + 2)}Is also used. THG_{(2m + 2)}Has a THG configuration shown in FIG._{(2m + 2)}Is similar to_{(2m + 2) 1}And w is used as the weight._{c (2m + 2) 1}= 1 and the threshold th_{(2m + 2)}= 3m + 3/2 = k + ／, the output value Y_{(2m + 2)}Is used. The operation of the threshold element has already been described in the first embodiment.
[0175]
[Configuration and operation of second-stage threshold element]
The configuration of the second-stage threshold element is similar to the configuration of the second-stage threshold element in the first embodiment. The relationship between the first embodiment and the input variable k and the threshold value are different from those of the first embodiment.
[0176]
First, the relationship between an input variable k and m that divides the number of (k + 1) input states will be described.
[0177]
The relationship in the first embodiment is int [2^k/ 3] = m, and the relationship between m and k in the embodiment is int [(k + 1) / 3] = m as described above.
[0178]
Next, the threshold will be described.
[0179]
In the first embodiment, the maximum value of the value Sum input to the second-stage threshold element is (2^{k + 1}−1), and the threshold value is そ の of that (2)^k-1/2).
[0180]
On the other hand, the maximum value of the value Sum input to the second-stage threshold element in the second embodiment will be described with reference to FIG.
[0181]
FIG. 13 shows the second-stage threshold element THG when mod [(k + 1) / 3] = 1.₀It is a figure showing the structure of.
[0182]
All of the k input variables are multiplied by the weight 1 and input to the second-stage threshold element, and the output value of the first-stage threshold element is also multiplied by 2 or 1 and input. First-stage threshold elementTHG _(2j-1) Output valueY_(2j-1) Weight ofHas weight w_{y (2j-1)}= 2,Y _(2j) Weight ofHas weight w_{y (2j)}= 1 and Y_{(2m + 1)}Has weight w_{y (2m + 1)}= 1. However, 1 ≦ j ≦ m. Therefore, THG₀Is the maximum value of the value Sum input to (k + (k + 1) = (2 · k + 1)). As in the first embodiment, (k + ／) which is の of the maximum value is set to the threshold th.₀And
[0183]
FIG. 14 shows the relationship between the number of input states Sumx, the input value of the second-stage threshold element, and the sum-of-products Sum of the weights in the two-stage logic feedforward circuit that realizes an arbitrary k-input variable symmetric function. FIG.
[0184]
FIG. 14 is a view similar to FIG. 8 in the first embodiment. The horizontal axis indicates Sumx, which is the number of input states, and the vertical axis indicates the value Sum input to the threshold element. The maximum value of Sum is 2k + 1, and the threshold value is k + ／. In the figure, the hatched portion represents the contribution of the number of input states Sumx in Sum, and the solid line represents the output value of the first-stage threshold element, and the weight is assigned to the output value determined independently of the control variable. Represents the multiplied value.
[0185]
The dotted line represents the sum when the output value of the first-stage threshold element is determined depending on the control variable. As in the first embodiment shown in FIG. 20, three input state numbers Sumx = 0, 1, 2 when j = 1 are taken as an example. At this time, the output value Y of the first-stage threshold element₁And Y₂2 · Y which is the value obtained by multiplying₁And Y₂By the combination of these two values, the magnitude relationship between Sum and the threshold value k + ／ can be selectively determined for each input state number of Sumx = 0, 1, and 2. The same applies to any j. Also, the case where mod [(k + 1) / 3] ≠ 0 is the same as in the first embodiment.
[0186]
By using the weights and the thresholds described above, the same method as in the first embodiment can be applied, and an arbitrary symmetric function can be realized.
[0187]
[Summary = second embodiment]
As described above, in the two-stage logic feedforward circuit configuration using the first-stage threshold element and the second-stage threshold element described in the second embodiment, ｛int [(2/3) · (k + 1) )] + Mod [(k + 1) / 3] +1} n-output-type threshold elements can realize an arbitrary k-input variable symmetric function.
[0188]
[Third embodiment]
The third embodiment is an actual circuit for mounting the negative output type threshold element used in the first embodiment and the second embodiment.
[0189]
[General configuration of circuit for mounting threshold element]
FIG. 15 is a circuit diagram of the negative output type threshold element shown in FIG.
[0190]
K input variable X in FIG.₁~ X_kAre the capacitance values C in FIG._x1= 1 · α-C_xk= 2^k-1The potential V is applied to one terminal of the capacitor having α._x1~ V_xkAnd the control variable cfg of FIG._{(2j-1) 1}, Cfg_{(2j-1) 2}Are the capacitance values C in FIG._{c (2j-1) 1}= 2 · α and C_{c (2j-1) 2}= 1 · α, the potential V_{c (2j-1) 1}And V_c(_{2j-1) 2}Is entered as
[0191]
The weight for each input in FIG. 4 corresponds to the capacitance value in FIG. Further, the threshold value th in FIG._(2j-1)In FIG. 15, a capacitor having one terminal connected to a fixed potential is used in order to realize. Capacitance C whose one terminal is connected to the power supply potential_vddAnd the capacitance value C connected to the ground potential_gndAnd capacity. The other terminals of these capacitors are respectively connected to a terminal fltg, and the terminal fltg becomes an input terminal of the inverter circuit INV.
[0192]
FIG. 15 is a diagram showing a negative output type threshold element configured by connecting a plurality of capacitors in parallel and connecting the capacitors connected in parallel and the inverter circuit in series.
[0193]
[Configuration using CM0S inverter as inverter circuit used to mount threshold element]
FIG. 16 is a diagram showing a circuit in which the inverter circuit INV shown in FIG. 15 is replaced with a CM0S inverter.
[0194]
One terminal of the plurality of capacitors is used as an input terminal, and the other terminal is connected to fltg which is a floating gate. This floating gate fltg is also the input gate of the CM0S inverter composed of PM0SFET and NM0SFET.
[0195]
[Operation of threshold element circuit]
It will be described that the circuit shown in FIG. 16 has the same function as the negative output type threshold element shown in FIG.
[0196]
First, the floating gate fltg has a property similar to a metal such as metal or Poly-Si, and the sum of the capacitance values between the floating gate fltg and the input terminal is equal to the value between the floating gate fltg and the PM0SFET or NM0SFET. The floating gate is set to be much larger than the sum of the capacitances, and the charge amount in the initial state of the floating gate is 0, that is, it is electrically neutral. At this time, the potential Y of the floating gate fltg is_fltgIs represented by equation (23).
[0197]
(Equation 16)

[0198]
In equation (23), the capacitance value is replaced by a capacitance ratio, which is equal to the weight of the threshold element shown in FIG. Here, C_vdd/ Α = w_vdd, C_gnd/ Α = w_gndAnd Further, the input potential V_xiAnd V_{c (2j-1) i}Power supply potential V_ddAlternatively, when one of the two values of the ground potential 0 is used, the equation (23) is normalized by the power supply potential, whereby V_xiAnd V_{c (2j-1) i}Means x in FIG._iAnd cfg_{(2j-1) i}Becomes equal to Also, V_fltg/ V_dd= U_fltgBy doing, U_fltgIs represented by equation (24).
[0199]
[Equation 17]

[0200]
Equation (24) can be transformed into equation (25).
[0201]
Next, the floating gate potential at which the CM0S inverter performs logical inversion is changed to the floating gate threshold potential V_fthAnd the value normalized by the power supply potential is U_fthAnd By adjusting the gate width of PM0SFET and NM0SFET, U_fth= 1/2. Also, U_fthAnd U_fltgAnd the output value U of the inverter_{y (2j-1)}= V_{y (2j-1)}/ V_ddIs given by equation (26). Where U_{y (2j-1)}The value at the time of &gt;_(2j-1)= 1 and U_{y (2j-1)}The value at the time of <1/2 is converted to Y_(2j-1)= 0.
[0202]
(Equation 18)

[0203]
Using equation (25), (U_fltg-U_fth) Is transformed into equation (27).
[0204]
U_fltg-U_fth= Sumx + 2 · cfg_{(2j-1) 1}+ Cfg_{(2j-1) 2}− ｛2^k-1+1+ (w_gnd-W_vdd) / 2｝ ... Equation (27)
In Expression (27), w is set such that Expression (28) is satisfied._vddAnd w_gndSelect
[0205]
2^k-1+1+ (w_gnd-W_vdd) / 2 = 3 · j−1 / 2 Equation (28)
At this time, equation (26) becomes the same as equation (8) shown in the first embodiment (shown again below), and represents the operation of the threshold element shown in FIG.
[0206]
[Equation 19]

[0207]
The configuration and operation of the mounting circuit of the negative output type threshold element have been described above.
[0208]
【The invention's effect】
According to the present invention, there is an effect that an arbitrary symmetric function can be realized using a threshold element network.
[0209]
Further, according to the present invention, when realizing an arbitrary logic function, three consecutive input state numbers are grouped into one group, and the output value at each input state number of each group and the two By associating the output value of the threshold element with the output value of each threshold state, the output value of each threshold value is compared with the conventional method of associating the output value of a certain threshold element with the output value of the threshold element. There is an effect that the number of threshold elements can be reduced to about 2/3.
[Brief description of the drawings]
FIG. 1 illustrates an int [2] that implements an arbitrary k-input variable logic function^k/ 3] + mod [2^kFIG. 3 is a diagram illustrating a two-stage logical feed-forward circuit composed of [/ 3] +1} negative output type threshold elements.
FIG. 2 is a circuit diagram of FIG.^kFIG. 3 is a circuit diagram illustrating a case where [/ 3] = 1.
FIG. 3 is a circuit diagram of FIG.^kFIG. 3 is a circuit diagram illustrating a case where [/ 3] = 2.
FIG. 4 is a first-stage negative output type threshold element THG in the two-stage logic feedforward circuit of FIG. 1 for realizing an arbitrary k-input variable logic function;_(2j-1), (1 ≦ j ≦ 2^k−mod [2^k/ 3]).
5 is a first-stage negative output type threshold element THG in the two-stage logical feedforward circuit of FIG. 2 for realizing an arbitrary k-input variable logical function;_{(2m + 1)}, (3m = 2^kIt is a figure showing the structure of -1).
6 is a diagram illustrating a relationship between a sum-of-product value Sum of an input value and a weight to a first-stage negative output type threshold element in the circuit of FIG. 2 and a number of input states Sumx.
FIG. 7 is a first-stage negative output type threshold element THG in the circuit of FIG. 2;₁, The output value Y for the input state number Sumx by the combination of the values of the two control variables₁It is a figure showing that the change of is different.
8 is a second-stage threshold element THG in the circuit of FIG. 2;₀, The input variable X to be input₁~ X_kAnd weight w_x1~ W_xkFIG. 10 is a diagram illustrating a relationship between a sum of products (Sum = Sumx + Sumy) for all input values with respect to the number of input states Sumx which is a sum of products.
FIG. 9 is a circuit diagram of the circuit shown in FIG.₁And Y₂When the number of input states (the number of 0 output states) for outputting logical 0 for the first time is 1 and 2, respectively, the second-stage threshold element THG₀FIG. 6 is a diagram illustrating a relationship between a sum of products sum of weights and a threshold value.
FIG. 10 shows the number of threshold elements in the first stage with respect to the number k of input variables, which is 2^kA method using three threshold elements, and (3/4) · 2^kFIG. 5 is a diagram comparing a method using one threshold element with the method of the first embodiment.
FIG. 11 shows one of four consecutive input state numbers in a first-stage threshold element in a two-stage logical feedforward circuit constituted by threshold elements realizing an arbitrary k-input variable symmetric function; It is a figure showing the structure of the threshold element which can make one input state number into 0 output state number selectively.
FIG. 12 shows one of two consecutive input state numbers in a first-stage threshold element in a two-step logical feedforward circuit constituted by threshold elements realizing an arbitrary k-input variable symmetric function; It is a figure showing the structure of the threshold element which can make one input state number into 0 output state number selectively.
FIG. 13 shows a second-stage threshold element THG in a two-stage logic feedforward circuit that realizes an arbitrary k-input variable symmetric function when mod [(k + 1) / 3] = 1.₀It is a figure showing the structure of.
FIG. 14 is a diagram illustrating the relationship between the number of input states Sumx and the sum of products of the input values and weights of the second-stage threshold elements in the two-stage logical feedforward circuit that realizes an arbitrary k-input variable symmetric function; is there.
15 is a circuit diagram on which the negative output type threshold element shown in FIG. 4 is mounted.
FIG. 16 is a circuit diagram in which the inverter circuit of FIG. 15 is realized by a CMOS inverter.
FIG. 17 is a conventional two-stage logic feedforward circuit using a negative output type threshold element realizing an arbitrary k-input variable symmetric function.
FIG. 18 shows a conventional product of input values and weights to a second-stage negative output type threshold element in a two-stage logical feedforward circuit using a negative output type threshold element realizing an arbitrary k-input variable symmetric function. It is a figure showing the relationship between a sum value and the number of input states.
FIG. 19 is a diagram showing a configuration of a conventional two-stage logic feedforward circuit using a negative output type threshold element realizing an arbitrary k-input variable logic function.
FIG. 20 shows eight ΔSum states that can be realized when three input state numbers 0, 1, and 2 are set as one set, and output values Y of two threshold elements.₁, Y₂FIG. 6 is a diagram showing a method realized by controlling the control.
FIG. 21 is a diagram showing Y for selectively determining ΔSum in the number of input states 0, 1, and 2.₁, Y₂It is a figure showing the combination with.
[Explanation of symbols]
100: logic function reconfigurable integrated circuit,
Sumx: number of input states,
Y: output value,
th: threshold,
cfg: control variable,
THG: threshold element.

Claims (7)

入力状態数ξにおける出力値を、論理的１または０に選択的に設定する２段論理フィードフォワード型しきい素子回路であって、
｛ｉｎｔ［（２／３）ξ］＋ｍｏｄ［ξ／３］｝個の１段目のしきい素子を有し、
上記１段目のしきい素子の｛ｉｎｔ［（２／３）ξ］｝個は、少なくとも４つの入力閾値を有し、
上記｛ｉｎｔ［（２／３）ξ］｝個のしきい素子の出力値に乗算される重みのうちの半数は、他の半数の２倍の値を有し、
上記｛ｉｎｔ［（２／３）ξ］｝個のしきい素子とは別の｛ｍｏｄ［ξ／３］｝個の１段目のしきい素子は、少なくとも２つの入力閾値を有し、
上記｛ｍｏｄ［ξ／３］｝個の１段目のしきい素子の出力値に乗算される重みの値は、上記｛ｉｎｔ［（２／３）ξ］｝個の重みの小さい値と等しいことを特徴とする論理関数機能再構成可能集積回路。 A two-stage logic feedforward type threshold element circuit for selectively setting an output value at the number of input states ξ to logical 1 or 0,
{Int [(2/3)}] + mod [{/ 3]} first-stage threshold elements,
{Int [(2/3)}] of the first-stage threshold elements have at least four input thresholds,
Half of the weights multiplied by the output values of the {int [(2/3)}] threshold elements have twice the value of the other half, and
{Mod [{/ 3}}} first-stage threshold elements different from the {int [(2/3)}] threshold elements have at least two input thresholds,
The value of the weight multiplied by the output value of the {mod [{/ 3}} first-stage threshold elements is equal to the small value of the {int [(2/3)}] weight A logic function reconfigurable integrated circuit, characterized in that: 請求項１において、
上記しきい素子が、複数の容量を有し、
上記容量の一方の端子に、入力変数と関数機能を構成するデータとが入力され、上記容量の他方の端子が、互いに接続され、１つの端子となる構造を有し、
上記１つの端子の電位が、しきい処理を行う非線形素子の入力値となる構造を有することを特徴とする論理関数機能再構成可能集積回路。In claim 1 ,
The threshold element has a plurality of capacitances,
An input variable and data forming a function function are input to one terminal of the capacitor, and the other terminals of the capacitor are connected to each other and have a structure of one terminal,
A logic function reconfigurable integrated circuit having a structure in which the potential of the one terminal is an input value of a nonlinear element that performs threshold processing. 請求項２において、
上記しきい処理を行う非線形素子は、ＭＯＳトランジスタを用いたインバータであることを特徴とする論理関数機能再構成可能集積回路。In claim 2 ,
A logic function reconfigurable integrated circuit, wherein the nonlinear element that performs the threshold processing is an inverter using a MOS transistor. 任意の論理関数を実現するしきい素子回路網であって、上記しきい素子を複数段結合する構造を有し、論理関数機能を構成するデータとして、多値表現されたデータを用いる論理関数機能再構成可能集積回路における再構成方法であって、
入力ベクトルを１次元表示し、それぞれ区別した値を、入力状態数と呼ぶときに、
連続する３つの入力状態数を、１つのグループとし、
上記グループのそれぞれの入力状態数であるときのしきい素子網の出力値と、上記しきい回路網中の２つのしきい素子の出力値とを対応付け、
上記２つのしきい素子の出力値と、それぞれのしきい素子に入力される関数構成データの値とを対応付け、
上記関数構成データの値を変更することによって、任意の論理関数を実現することを特徴とする論理関数機能再構成方法。A threshold element circuit network for realizing an arbitrary logic function, having a structure in which the threshold elements are connected in a plurality of stages, and using a multi-valued data as data constituting the logic function function. A reconfiguration method for a reconfigurable integrated circuit, comprising:
When the input vector is displayed one-dimensionally and the distinguished value is called the number of input states,
The number of three consecutive input states is taken as one group,
Associating the output value of the threshold element network when the number of input states of each of the groups is equal to the output value of two threshold elements in the threshold network,
The output values of the two threshold elements are associated with the values of the function configuration data input to the respective threshold elements,
A logic function reconfiguration method, wherein an arbitrary logic function is realized by changing the value of the function configuration data. 任意の対称関数を実現するしきい素子回路網であって、上記しきい素子を複数段結合する構造を有し、対称関数機能を構成するデータとして、多値表現されたデータを用いる論理関数機能再構成可能集積回路における再構成方法であって、
入力ベクトルを１次元表示し、それぞれ区別した値を、入力状態数と呼ぶときに、
連続する３つの入力状態数を、１つのグループとし、
上記グループのそれぞれの入力状態数であるときのしきい素子網の出力値と、しきい回路網中の２つのしきい素子の出力値とを対応付け、
上記２つのしきい素子の出力値と、それぞれのしきい素子に入力される関数構成データの値とを対応付け、
関数構成データの値を変更することによって、任意の対称関数を実現することを特徴とする対称関数機能再構成方法。A threshold element network for realizing an arbitrary symmetric function, having a structure in which the threshold elements are connected in a plurality of stages, and a logic function function using multivalued data as data constituting the symmetric function function. A reconfiguration method for a reconfigurable integrated circuit, comprising:
When the input vector is displayed one-dimensionally and the distinguished value is called the number of input states,
The number of three consecutive input states is taken as one group,
The output value of the threshold element network when the number of input states of each of the above groups is associated with the output values of two threshold elements in the threshold network,
The output values of the two threshold elements are associated with the values of the function configuration data input to the respective threshold elements,
A symmetric function function reconstructing method, wherein an arbitrary symmetric function is realized by changing a value of function configuration data. 任意の論理関数を実現するしきい素子回路網であって、上記しきい素子を複数段結合する構造を有し、論理関数機能を構成するデータとして、多値表現されたデータを用いる論理関数機能再構成可能集積回路であって、A threshold element circuit network for realizing an arbitrary logic function, having a structure in which the threshold elements are connected in a plurality of stages, and a logic function function using multivalued data as data constituting the logic function function. A reconfigurable integrated circuit,
入力ベクトルを１次元表示し、それぞれ区別した値を、入力状態数と呼ぶときに、When the input vector is displayed one-dimensionally and the distinguished value is called the number of input states,
連続する３つの入力状態数を、１つのグループとするグループ化手段と；Grouping means for grouping three consecutive input state numbers into one group;
上記グループのそれぞれの入力状態数であるときのしきい素子網の出力値と、上記しきい回路網中の２つのしきい素子の出力値とを対応付ける第１の対応付け手段と；First associating means for associating an output value of the threshold element network with the number of input states of each of the groups with an output value of two threshold elements in the threshold network;
上記２つのしきい素子の出力値と、それぞれのしきい素子に入力される関数構成データの値とを対応付ける第２の対応付け手段と；Second associating means for associating the output values of the two threshold elements with the values of the function configuration data input to the respective threshold elements;
を有し、上記関数構成データの値を変更することによって、任意の論理関数を実現することを特徴とする論理関数機能再構成可能集積回路。And a logic function reconfigurable integrated circuit having an arbitrary logic function realized by changing the value of the function configuration data. 任意の対称関数を実現するしきい素子回路網であって、上記しきい素子を複数段結合する構造を有し、対称関数機能を構成するデータとして、多値表現されたデータを用いる論理関数機能再構成可能集積回路であって、A threshold element circuit network for realizing an arbitrary symmetric function, having a structure in which the threshold elements are connected in a plurality of stages, and a logical function function using multivalued data as data constituting a symmetric function function. A reconfigurable integrated circuit,
入力ベクトルを１次元表示し、それぞれ区別した値を、入力状態数と呼ぶときに、When the input vector is displayed one-dimensionally and the distinguished value is called the number of input states,
連続する３つの入力状態数を、１つのグループとするグループ化手段と；Grouping means for grouping three consecutive input state numbers into one group;
上記グループのそれぞれの入力状態数であるときのしきい素子網の出力値と、しきい回路網中の２つのしきい素子の出力値とを対応付ける第１の対応付け手段と；First associating means for associating an output value of the threshold element network with the number of input states of each of the groups with an output value of two threshold elements in the threshold network;
上記２つのしきい素子の出力値と、それぞれのしきい素子に入力される関数構成データの値とを対応付ける第２の対応付け手段と；Second associating means for associating the output values of the two threshold elements with the values of the function configuration data input to the respective threshold elements;
を有し、関数構成データの値を変更することによって、任意の対称関数を実現することを特徴とする論理関数機能再構成可能集積回路。And a logic function reconfigurable integrated circuit that realizes an arbitrary symmetric function by changing a value of function configuration data.

Images