JP3554028B2 - 電気回路板及びプリント配線板 - Google Patents
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Description
【産業上の利用分野】
本発明は電気回路板及びプリント配線板に関し、更に詳しくはデジタル回路に好適に使用し得る電気回路板及び該電気回路板に使用し得るプリント配線板に回する。
【0002】
【従来の技術】
従来より信号線が不要な信号輻射を受ける結果、ノイズを拾ってしまい誤動作等が発生するという問題があった。このため従来より不要輻射を小さくする対策として、信号線に抵抗やフェライトビーズを挿入したり、信号線とグランド(GND)線との間にコンデンサを挿入することが行なわれている。信号線とGND間にコンデンサを挿入する場合は抵抗およびインダクタンスと組み合わせローパスフィルタを形成するのが一般的である。
【0003】
特に、このような不要輻射対策は100MH以上の高周波成分が発生する回路において重要であり、近年のデジタル回路の発展は不要輻射対策の重要性を再認識させている。
【0004】
従来の不要輻射対策の一例を図面を用いて説明する。
【0005】
図6は従来の電気回路板に配置された各電気部品の配置の一例を説明するための模式的配置図である。
【0006】
図6において、1はクワッド フラット パッケージタイプ(Quad Flat Package;QFPタイプ)のデジタルIC(集積回路素子)、3は出力信号ピン、4はGNDピン、6はGND線、7は信号線、9はコンデンサ、10はスモール アウトライン パッケージタイプ(Small Outline Package;SOPタイプ)のIC、11はIC10の入力信号ピン、である。
【0007】
図6に示されるように、信号線7とGND線6とはIC1の端子側でコンデンサ9を介して接続されている。
【0008】
このようなコンデンサ9の挿入によって、周波数の非常に高い領域においてコンデンサ9を通るループを形成することで不要輻射対策が行なわれている。
【0009】
【発明が解決しようとする課題】
しかしながら、図6に示されるような信号線7とGND線6との間にのみコンデンサ9を挿入するだけでは、信号レベルがハイ(High)からロー(Low)に変化する場合は問題がないが、信号レベルがLowからHighに変化する場合は充分な対策とはいえない場合がある。
【0010】
図7は図6に示される電気回路板の回路の一部を示す概略的回路図である。この図を用いて上記理由を説明する。
【0011】
図7において、22はIC1中のバッファ、26はIC10中のバッファ、27はIC1のバイパスコンデンサ、28,29,30,31は夫々電源線パターンのインダクタンス、32はIC10のバイパスコンデンサである。尚、図中において図6と同じ番号のものは図6と同じものを指している。
【0012】
周波数の非常に高い領域において不要輻射対策を行なう場合、対策する高周波電流の流れる経路を短くし、高周波電流がつくるループ面積を小さくすることは重要である。
【0013】
そこで、図6及び図7に示されるように信号線7とGND線6との間にコンデンサ9を介装することにより、高周波がつくるループ面積を小さくしようとしていた。
【0014】
しかしながら、信号レベルがHigh→Lowの場合は図中25の矢印に示されるような短い経路のループが形成されるものの、Low→Highの場合は図中34の矢印に示されるような長い経路のループが形成される。
【0015】
つまり、図に示されるような不要輻射対策の場合、HighからLowへの過渡期は充分な効果が出ても、LowからHighへの過渡期の場合は充分な対策とはならない場合があった。
【0016】
このように、高周波電流の流れる経路が長くなると、直接的にノーマルモードの放射が大きくなるばかりか、ICの電源,グランド系が不安定となり、結果としてコモンモードの放射も増加し、不要輻射対策の効果が小さくなる場合があった。
【0017】
尚、ノーマルモードの放射は信号線とグランドからなるループに流れる電流から生じる放射であり、コモンモード放射はコモンモード電位(多くの場合グランド電位)によりケーブル等をアンテナとして放射される放射のことである。
【0018】
本発明は電気回路、特にデジタル信号を取扱う電気回路で問題となる不要輻射の問題が生じないか実質的に生じない電気回路板及び該電気回路板に使用し得るプリント配線板を提供することを目的とする。
【0019】
また本発明は特に周波数の高い領域において高い不要輻射対策の効果を有する電気回路板及び該電気回路板に使用し得るプリント配線板を提供することを目的とする。
【0020】
更に本発明は、より広い周波数帯域において高い不要輻射対策を行なうことが可能な電気回路板及び該電気回路板に使用し得るプリント配線板を提供することを目的とする。
【0021】
加えて本発明は、信号線のLowからHighへの過渡期及びHighからLowへの過渡期のいずれにおいても効果的に不要輻射対策を行なうことが可能な電気回路板及び該電気回路板に使用し得るプリント配線板を提供することを目的とする。
【0022】
【課題を解決するための手段】
上記目的を達成する本発明の電気回路板は、基板上に配された複数の端子を有する集積回路素子と、該集積回路素子の前記端子近傍において、前記端子と接続される信号線と電源線及び信号線とグランド線との間にコンデンサを有することを特徴とする。
【0023】
また、上記目的を達成する本発明のプリント配線板は、基体と、該基体上の集積回路素子が配される位置に、前記集積回路素子の複数の端子に対応して設けられたランド部と該ランド部に接続された配線とを有するプリント配線板において、前記ランド部近傍で前記配線の1つと該配線とは異なる2つの配線との間に夫々コンデンサを有することを特徴とする。
【0024】
【作用】
上記した構成とすることによって、信号レベルがHighからLowに変化する場合も、またLowからHighに変化する場合も各コンデンサによって不要輻射の要因となる高周波電流のループをより小さい面積(高周波電流の流れる経路をより短く)にできるため、充分な不要輻射対策を行なうことができる。
【0025】
また、信号線を更に電源線とグランド線を隣接させてブロックすることによって、より一層の不要輻射対策を行なうことができる。
【0026】
【実施例】
以下、図面を用いて本発明を説明する。
【0027】
<実施例1>
図1は本発明の第1の実施例を説明するための電気回路板の各部品の模式的配置を説明する模式図(以下「模式的配置図」)である。
【0028】
本実施例においては、信号線7とGND線6との間にコンデンサ9が別部品として実装、挿入されているだけでなく、信号線7と電源線5との間に更に別部品としてコンデンサ8が実装、挿入されている。
【0029】
IC1及びIC10は夫々プリント配線板上に形成された導電層を有するランド部に半田付けによって実装されている。
【0030】
従って、IC1の出力信号ピン3は信号線7と、電源ピン2は電源線5と、GNDピン4はGND線6と夫々電気的に接続されている。
【0031】
なお、図1において、IC1は図6と同様に4方向にリードピンがでているQFPタイプのデジタルICで、たとえばCMOSのデジタルICなどである。また、IC10も図6と同様に2方向にリードピンがでているSOPタイプのデジタルICの例で示してある。
【0032】
図2に、図1の電気回路板の回路の一部を示す概略的回路図を示す。
【0033】
本実施例においては、信号線7と電源線5との間にコンデンサ8を挿入してあるので、特にデジタル信号がLowからHighに変化する時に発生する非常に高い周波数成分の高周波電流は図中33で示した矢印の経路で流れるためループが最短になり、ノーマルモードの放射はもちろん、電源も安定化するためコモンモードの放射もおさえることができる。
【0034】
もちろん、HighからLowへ変化するときには図中25の経路で高周波電流は流れるのでやはりループは最短になり不要な輻射をおさえることができる。
【0035】
又、コンデンサ8及び9は、できる限りICの各ピンと信号線7、電源線5、GND線6との接続部の近くに配されることが望ましい。これは、図1及び図2からも理解されるように、コンデンサ8及び9がIC1のピンと離れる程、形成される電流の流れる経路が長くなり、ループの面積が大きくなって放射を抑えることが難しくなるためである。
【0036】
また、コンデンサ8と9の容量を等しい容量にすることには必ずしも必要ない。集積回路素子の特性に応じてコンデンサの容量を変えることは好ましいことである。
【0037】
たとえば、信号を出力する集積回路素子の立上り、立下り時間の特性を比較し、立上り時間が立下り時間より速い場合は信号線と電源線との間に接続するコンデンサ(コンデンサ8)の容量を大きくし、信号の立下り時間が速い場合は信号線とグランド線との間に接続するコンデンサ(コンデンサ9)の容量を大きくすることが望ましい。
【0038】
コンデンサ8と9の容量は、好ましくは10pF以上、100pF以下、より好ましくは15pF以上、80pF以下、さらに好ましくは20pF以上、60pF以下とするのが望ましい。
【0039】
もちろん、これらの値は不要輻射対策を行ないたい目的の周波数に応じて適宜選択されるのが好ましい。
【0040】
<実施例2>
図3に本発明の第2の実施例の電気回路板の各部品の模式的配置図を示す。
【0041】
本実施例では実施例1で説明した2つのコンデンサ8,9に加えてIC1の信号ピン3とコンデンサ8及び9との間に抵抗12を挿入してある。尚、抵抗12はインダクタンス成分を有するものを代わりに介挿しても良い。
【0042】
本実施例によれば、実施例1の場合に較べてより低い周波数帯域において不要輻射の問題を低減することができた。
【0043】
尚、コンデンサの容量や抵抗の大きさを適宜選択することが好ましい。一般には、容量もしくは抵抗が小さい程高く周波数側に、大きい程低い周波数側に効果がある。ただし、必要以上に容量もしくは抵抗を大きくすると信号波形がなまるので注意が必要である。
【0044】
<実施例3>
図4に本発明の第3の実施例の電気回路板の各部品の模式的配置図を示す。
【0045】
本実施例では実施例2と同様に2つのコンデンサと1つの抵抗を不要輻射対策のために有するに加えて、信号線7の一方の側に電源線5を他方の側にGND線6を信号線7に近接して沿って配してある。
【0046】
コンデンサ8は電源線5と信号線7の間に、コンデンサ9は信号線7とGND線6の間に、そして信号線7の途中には抵抗12を夫々挿入している。
【0047】
もちろん、本実施例の場合も抵抗12はインダクタンス成分を有するものを用いて良い。
【0048】
GND線6と電源線5は夫々信号線7に近接して配されガードした構造とされている。電源線5はIC10の下を通ってIC10の電源ピン17に接続されている。またGND線6はIC10の下を通ってIC10のGNDピン18に接続される。もちろん実施例1及び2においても各線の接続先は同じである。
【0049】
IC10側で電源線5及びGND線6がIC10のパッケージの下側を通って各ピンに接続された例を示してあるが、これは、信号線7のガードを信号線7と信号ピン11との接続部分まで行なうためである。
【0050】
従って、IC10の各ピンの位置などによって、この配線の引き廻しは適宜変更できる。
【0051】
本実施例によれば実施例1に較べてより低い周波数から高い周波数まで不要輻射に対して効果があった。
【0052】
又、本実施例は信号線7を電源線5及びGND線6でガードしているばかりでなく、コンデンサ8及び9と抵抗12の配置の仕方から実施例2に較べてもより不要輻射に対する効果が高い。
【0053】
つまり、電源5及びGND線6による信号線7のガードは各配線間に容量が形成され、これが不要輻射に対して効果をあげる。
【0054】
また、コンデンサ8及び9が実施例2に較べてIC1側に近づいて配されているので(実施例2では抵抗12の分だけ離れてコンデンサ8及び9が配されている)、先述したようによりループが小さくなり不要輻射に対する一層の効果がある。
【0055】
<実施例4>
図5に本発明の第4の実施例の電気回路板の各部品の模式的配置図を示す。
【0056】
本実施例では上記各実施例と異なり、コンデンサ8及び9を別部品として実装しておらず、プリント配線板に作り込んでいる。
【0057】
つまり、導電層を櫛形パターン状とし、各突出した部分同士が接触しないように対向させて組み合わせ、すなわち、一方の配線の導電層の突部の間と他方の配線の突部が位置するように配され容量を形成する。
【0058】
図5で説明すれば信号線7のIC1側において信号線7に交わるように枝部(突部)7aを形成し、該枝部7aの間に電源線5から延びた枝部(突部)5a又はGND線6から延びた枝部(突部)6aが位置するように導電層が形成されている。
【0059】
尚、本実施例においても、信号線7を電源線5及びGND線6がガードしているのは実施例3と同様である。
【0060】
本実施例においては、容量がプリント配線板に形成されているのでコンデンサをあらためて実装部品として実装する必要がなく、実装コストや半田付不良を生じず信頼性が向上する。
【0061】
また、コンデンサはICの各ピンのより近傍に形成可能なためより一層小さいループとすることが容易である。
【0062】
尚、本実施例で例示したコンデンサは図に示されるような位置に限定されるものではなく、一部がIC1のパッケージの下側になるようにしても良い。
【0063】
コンデンサは、図示される形態以外に変形可能であるし、プリント配線板の基材を間にして上下方向に対向電極を設けてコンデンサ構造を形成してもよいものである。
【0064】
【発明の効果】
デジタル信号を出力するIC端子の近傍で信号線−電源および信号線−GND間の双方に、コンデンサ部品を実装するか、あるいはプリントパターン等で容量性のパターンを形成することで、HighからLow状態への信号変化のみならず特にデジタル信号がLowからHigh状態への過渡期において高周波電流が流れる経路を最短にできるため不要輻射対策に効果が大きい。
【0065】
また、信号線の一部または全部を電源線とGND線の双方でガードすることで、電源とGNDの双方に信号線から容量を付加した特性を示し、さらに効果的である。
【0066】
尚、本発明は上記した実施例に限定されることはなく、本発明の主旨の範囲内で適宜変形、組合せできることはいうまでもないことである。
【図面の簡単な説明】
【図1】本発明の電気回路板の模式的配置を説明する模式図である。
【図2】本発明の電気回路板の回路構成を説明するための概略的回路図である。
【図3】本発明の電気回路板の模式的配置を説明する模式図である。
【図4】本発明の電気回路板の模式的配置を説明する模式図である。
【図5】本発明の電気回路板の模式的配置を説明する模式図である。
【図6】従来の電気回路板の模式的配置を説明する模式図である。
【図7】従来の電気回路板の回路構成を説明するための概略的回路図である。
【符号の説明】
1 IC(集積回路素子)
2 電源ピン
3 出力信号ピン
4 GNDピン
5 電源線
6 GND線
7 信号線
8 コンデンサ
9 コンデンサ
10 IC
11 入力信号ピン
12 抵抗
Claims (19)
- 基板上に配された複数の端子を有する集積回路素子と、該集積回路素子の前記端子近傍において、前記端子と接続される信号線と電源線及び信号線とグランド線との間にコンデンサを有することを特徴とする電気回路板。
- 前記集積回路素子はデジタル信号を取扱う請求項1に記載の電気回路板。
- 前記コンデンサは実装部品である請求項1に記載の電気回路板。
- 前記コンデンサは前記基体上に形成された導電層を有する請求項1に記載の電気回路板。
- 前記導電層は櫛形パターンを有する請求項4に記載の電気回路板。
- 前記信号線と接続される前記端子はデジタル信号を出力する請求項1に記載野電気回路板。
- 前記コンデンサの容量は10pF以上100pF以下の容量を有する請求項1に記載の電気回路板。
- 前記信号線と前記電源線との間に設けられた前記コンデンサの容量と、前記信号線と前記グランド線との間に設けられた前記コンデンサの容量は等しい請求項1に記載の電気回路板。
- 前記信号線と前記電源線との間に設けられた前記コンデンサの容量と、前記信号線と前記グランド線との間に設けられた前記コンデンサの容量は異なっている請求項1に記載の電気回路板。
- 前記集積回路素子の特性に応じて前記コンデンサの容量が変えられている請求項1に記載の電気回路板。
- 基体と、該基体上の集積回路素子が配される位置に、前記集積回路素子の複数の端子に対応して設けられたランド部と該ランド部に接続された配線とを有するプリント配線板において、前記ランド部近傍で前記配線の1つと該配線とは異なる2つの配線との間に夫々コンデンサを有することを特徴とするプリント配線板。
- 前記配線の1つは信号線として使用され、該配線とは異なる2つの配線は1つが電源線として、残りの1つがグランド線として使用される請求項11に記載のプリント配線板。
- 前記信号線はデジタル信号を取扱う請求項12に記載のプリント配線板。
- 前記コンデンサは前記基体上に形成された導電層によって形成されている請求項11に記載のプリント配線板。
- 前記導電層は櫛形パターンを有する請求項14に記載のプリント配線板。
- 前記コンデンサの容量は夫々等しい請求項11に記載のプリント配線板。
- 前記コンデンサの容量は夫々異なる請求項11に記載のプリント配線板。
- 前記コンデンサの容量は集積回路素子の特性に応じて異なっている請求項17に記載のプリント配線板。
- 前記コンデンサの容量は10pF以上100pF以下の容量を有する請求項11に記載のプリント配線板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16110494A JP3554028B2 (ja) | 1994-07-13 | 1994-07-13 | 電気回路板及びプリント配線板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16110494A JP3554028B2 (ja) | 1994-07-13 | 1994-07-13 | 電気回路板及びプリント配線板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0832200A JPH0832200A (ja) | 1996-02-02 |
JP3554028B2 true JP3554028B2 (ja) | 2004-08-11 |
Family
ID=15728687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16110494A Expired - Fee Related JP3554028B2 (ja) | 1994-07-13 | 1994-07-13 | 電気回路板及びプリント配線板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3554028B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006098076A1 (ja) * | 2005-03-15 | 2006-09-21 | Murata Manufacturing Co., Ltd. | 回路基板 |
JP2008124105A (ja) * | 2006-11-09 | 2008-05-29 | Seiko Epson Corp | 多層プリント配線板 |
-
1994
- 1994-07-13 JP JP16110494A patent/JP3554028B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0832200A (ja) | 1996-02-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040506 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |