JP3553576B2 - 固体撮像装置、mosトランジスタ及び寄生容量抑制方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、固体撮像装置、MOSトランジスタ及び寄生容量抑制方法に関し、特に、ソース領域とドレイン領域の間及び周囲に、ウェル領域と反対の導電型の低濃度領域を形成し、ソース及びドレイン領域と、ウェル領域の間のPN接合を逆バイアス状態にすることにより、PN接合容量を低減するようにした固体撮像装置、MOSトランジスタ及び寄生容量抑制方法に関する。
【0002】
【従来の技術】
従来より、MOSトランジスタは、半導体集積回路中において、スイッチング素子として使用されている。
【0003】
例えば、ラインセンサ、イメージセンサ等の固体撮像装置においても、MOSトランジスタはスイッチング素子として使用されている。図6は、MOSトランジスタをスイッチング素子として使用した場合の固体撮像装置の一構成例を示すブロック図である。この固体撮像装置1の撮像領域2の内部には、複数の画素(図示せず)が、マトリクス状に形成されており、その各画素が被写体からの光を受光し、その光を信号電荷に光電変換して蓄積するようになされている。
【0004】
上記各画素は、通常、水平選択線(後述する出力信号線6に平行な方向に形成されている線)(図示せず)及び垂直信号線4に接続されている。
【0005】
水平方向の画素数分だけ設けられている水平転送MOSトランジスタ3は、その一端が、撮像領域2から引き出された、対応する垂直信号線4に接続されており、その他端が出力信号線6に接続されている。また、水平転送MOSトランジスタ3のゲートは、水平走査回路5に接続されている。
【0006】
水平走査回路5は、水平転送MOSトランジスタ3のゲートにパルス電圧を印加し、水平転送MOSトランジスタ3のONまたはOFFを制御するようになされている。出力信号線6の後段には、出力端7が設けられており、この出力端7から外部に信号電荷が出力される。
【0007】
なお、図6においては、水平転送MOSトランジスタ3及び垂直信号線4は、それぞれ、6個ずつ示されているが、実際には、より多くの数(撮像領域2内の水平方向に並べられた画素の数に対応する数、例えば800個)の水平転送MOSトランジスタ3及び垂直信号線4が設けられている。
【0008】
次に、この固体撮像装置1の動作について説明する。
【0009】
所定のタイミングにおいて、撮像領域2内の所定の画素に蓄積されていた信号電荷(被写体の光に対応した信号電荷)に対応する信号が、その画素に接続されている垂直信号線4を介して、所定の水平転送MOSトランジスタ3の一端に転送される。そして、その水平転送MOSトランジスタ3のゲートが水平走査回路5から所定のレベルの電圧の印加を受けると、水平転送MOSトランジスタ3の一端に転送されている信号が、その他端から出力信号線6に転送される。出力信号線6に転送された信号は、出力端7から外部に出力される。
【0010】
ところで、上記の固体撮像装置1は、MOSトランジスタをスイッチング素子(水平転送MOSトランジスタ3)として使用しているが、この場合、MOSトランジスタには動作速度、耐圧等様々な素子性能が要求され、その要求される素子性能に影響を与える問題の1つに寄生容量の問題がある。ラインセンサ、イメージセンサ等の固体撮像装置に使用されるスイッチング素子の寄生容量は、装置全体の性能に多大な影響を与える場合があり、重要な問題とされている。
【0011】
例えば、図6に示す固体撮像装置1においては、水平転送MOSトランジスタ3の出力信号線6側には、それぞれ、寄生容量CSが形成される。また、水平方向に並んでいる水平転送MOSトランジスタ3の数をNHとすると、出力信号線6の全体の容量CHは、次の(1)式で表される。
CH=(NH×CS)+(出力信号線6の固有の容量) ・・・(1)
【0012】
近年、ラインセンサ、イメージセンサ等の固体撮像装置の画素数は、益々増加する傾向にあり、水平方向に並べられる画素の数が増加されることにより、水平転送トランジスタ3の数NHも増加する。従って、画素数が増加された場合、出力信号線6の容量CHが増加してしまい、固体撮像装置の感度、動作速度が低下してしまうという問題が生じる。
【0013】
図7は、従来、スイッチング素子として用いられているノーマリオフ(エンハンスメント)型のMOSトランジスタの構成例を示す断面図である(すなわち、同図に示すMOSトランジスタは、例えば、図6の水平転送MOSトランジスタ3として使用される)。このMOSトランジスタ10Bにおいては、N型基板(シリコン基板)11の主面側に、P型のウェル領域12が設けられており、このウェル領域12へのコンタクトを形成するP+型のコンタクト領域12Aが、ウェル領域12の表面付近に形成されている。ウェル領域12の表面付近にはまた、N型の高濃度領域(以下、N+型高濃度型領域という)13及び14が所定の間隔だけ離間されて形成されている。
【0014】
N+型高濃度領域13及び14は、一方がソース領域とされ、他方がドレイン領域となるが、MOSトランジスタをスイッチング素子として用いる場合、N+型高濃度領域13,14の極性が反転することがあるため、そのいずれかをソース領域として、固定して呼ぶことは、必ずしも適切ではない。しかしながら、便宜上、両者を区別するために、以下の記載においては、N+型高濃度領域13をソース領域と呼び、N+型高濃度領域14をドレイン領域と呼ぶことにする。
【0015】
N型基板11(ウェル領域12を含む)の表面上には、例えばSiO2よりなる絶縁膜(酸化膜)17が形成されており、その絶縁膜17中の、上記N+型高濃度領域13,14の間に対応する位置には、ゲート電極15が形成されている。
【0016】
このMOSトランジスタ10Bをスイッチング素子として用いた場合、寄生容量が大きいという問題がある。従って、このMOSトランジスタ10Bを固体撮像装置等に使用した場合、上述したように、感度、動作速度等が低下してしまう。
【0017】
MOSトランジスタ10Bの寄生容量は、ソース領域(N+型高濃度領域13)、ドレイン領域(N+型高濃度領域14)と、P型のウェル領域12の間に形成されるPN接合部のPN接合容量Cjによって決まる。
【0018】
PN接合部の接合容量Cjは、PN接合の接合部の濃度分布を片側ステップ接合で近似した場合、以下に示す(2),(3)式によって表される。
【0019】
Cj=εs/xd ・・・(2)
xd={2εs(VR+φT)/qCW}1/2 ・・・(3)
【0020】
なお、(2),(3)式中の、εsは半導体の誘電率、xdは空乏層幅、VRはPN接合に印加された逆バイアス電圧、φTはPN接合のビルトイン電圧、qは単位電荷、CWはウェル領域12の不純物濃度、をそれぞれ示している。
【0021】
また、半導体基板の材料としてシリコンを用いた場合、誘電率εsは11.7ε0(ε0:真空の誘電率)であり、また、φTは濃度等によって異なるが、高々1V程度である。
【0022】
(2),(3)式より明らかなように、PN接合部の接合容量Cjを低減するには、ウェル領域12の不純物濃度CWの低減、または、逆バイアス電圧VRの印加によって、空乏層幅xdを増加させることが有効である。
【0023】
ところが、通常、ウェル領域12の不純物濃度CWは、素子耐圧等の制約から、所定の範囲内に限定して絞り込む必要があり、これを大幅に変更(低減)することは困難とされている。
【0024】
例えば、PN接合部の接合容量Cjを1/2にするためには、(2),(3)式より、ウェル領域12の不純物濃度CWを1/4に低減する必要があるが、これは実際上不可能である。
【0025】
一方、ソース領域(N+型高濃度領域13)及びドレイン領域(N+型高濃度領域14)と、P型のウェル領域12の間のPN接合に、逆バイアス電圧VRを印加し、ソース領域、ドレイン領域の周囲に空乏層を広げ、PN接合容量Cjを低減することは、図7に示す従来構造のエンハンスメント型のMOSトランジスタ1においても可能であり、この場合のMOSトランジスタ10Bの様子を図8に示す。
【0026】
図8において、VW,VS,VD,VGは、それぞれ、ウェル領域12、ソース領域13、ドレイン領域14、ゲート電極15のポテンシャル(印加されている電圧)を示している。これらの各ポテンシャルVW,VS,VD,VGは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルVW,VS,VD,VGを以下に示すように仮定する。
【0027】
すなわち、ゲート電極15のポテンシャルVGは、そのハイレベル(ON動作時)を5V、ローレベル(OFF動作時)を0Vとする。ソース領域13のポテンシャルVSは、常に0Vとする。ドレイン領域14のポテンシャルVDは、ソース領域13のポテンシャルVS以上とする。ウェル領域12のポテンシャルVWは、ウェル領域12と、ソース領域13及びドレイン領域14の間のPN接合を逆バイアス状態とするため、ソース領域13のポテンシャルVSよりも低い−5Vとする。すなわち、上述したソース領域13及びドレイン領域14と、P型のウェル領域12の間のPN接合に印加される(以下、単にPN接合に印加されるという)逆バイアス電圧VRは5Vとされる。
【0028】
以上のように仮定した場合、このMOSトランジスタ10Bのソース領域13及びドレイン領域14の周囲には、空乏層20Bが形成される(すなわち、空乏層幅が増加する)。
【0029】
また、この場合における効果として、このMOSトランジスタ10BのPN接合の接合容量Cjが、(2),(3)式から、φTを1Vと仮定したとき、逆バイアス電圧VRを印加しない場合の接合容量の1/61/2(=1/2.4)倍となり、PN接合容量Cjが半分以下に低減される。
【0030】
従って、このMOSトランジスタ10Bを図6に示す固体撮像装置1の水平転送MOSトランジスタ3として使用する場合、ソース領域13及びドレイン領域14とウェル領域12の間のPN接合を逆バイアス状態にすることにより、容量Cs,CHを小さくすることができる。
【0031】
【発明が解決しようとする課題】
しかしながら、エンハンスメント型(ノーマリオフ型)のMOSトランジスタ10Bのソース(ドレイン)領域13とウェル領域12の間のPN接合に逆バイアス電圧を印加すると、スイッチング素子としてのコンダクタンス(チャネルコンダクタンス)まで低下してしまうという課題が生じる。
【0032】
ここで、MOSトランジスタ10BのチャネルコンダクタンスgDは、以下に示す(4)式によって表される。また、MOSトランジスタ10BのPN接合(ソース領域13とウェル領域12の間のPN接合)に逆バイアス電圧を印加したときのしきい値電圧(スイッチのONまたはOFFの切り換わる電圧)VTのシフト量ΔVTは以下に示す(5)式によって表される。
【0033】
なお、(4),(5)式中のWはチャネル幅、Lはチャネル長(ソース領域13とドレイン領域14の間隔)を表している。また、COXはゲート酸化膜容量であり、絶縁膜(酸化膜)17の厚さが500オングストロームとされているとき、6.9×10−8F/cm−2となる。
【0034】
以下、(4),(5)式を用いて、PN接合に逆バイアス電圧VR(=5V)を印加した場合におけるチャネルコンダクタンスgDの変化について説明する。まず、(5)式より、しきい値電圧のシフト量ΔVTを求めると、CWが5×1016cm−3、VRが5V、φTが1V、εsが11.7ε0、であるとき、ΔVTは2.7Vとなる。従って、逆バイアス電圧VR(=5V)の印加前のしきい値電圧を1Vと仮定すると、逆バイアス電圧VRの印加後のしきい値電圧は3.7V(=1V+2.7V)となる。
【0035】
一方、チャネルコンダクタンスgDは、(4)式より明らかなように、(VGS−VT)に比例している。上述したように、ON動作時のゲート電極15のポテンシャルが5Vであると仮定され、ソース領域13のポテンシャルVSが常に0Vであると仮定されているので、ON動作時において、VGSは5V(一定)となる。従って、上記のように、しきい値電圧が1Vから3.7Vにシフトされたことに伴って、(VGS−VT)は、4Vから1.3Vに変化する。つまり、(VGS−VT)に比例するチャネルコンダクタンスgDは、しきい値電圧VTのシフトにより、約1/3に減少してしまう。
【0036】
なお、このチャネルコンダクタンスgDの低下は、VGSを増加することによって抑制することができるが、VGSの増加のためには、ゲート領域15に印加するパルスの振幅を大きくしたり(例えば、0V(OFF動作時)と8V(ON動作時)のパルス電圧を印加したり)、パルスのローレベルの値とハイレベルの値を全体的にシフトする必要があり、それぞれ、消費電力の増加、駆動回路の複雑化といった問題を有しているため、必ずしも実用的ではない。
【0037】
本発明はこのような状況に鑑みてなされたものであり、MOSトランジスタのコンダクタンスを低減することなく、その寄生容量を低減することを目的とする。
【0038】
【課題を解決するための手段】
請求項1に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と対応する位置に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第1及び第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第1の高濃度領域と第2の高濃度領域の間の、第2導電型の低濃度領域の上部に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0039】
請求項2に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0040】
請求項4に記載のMOSトランジスタは、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0041】
請求項5に記載の寄生容量抑制方法は、半導体基板中に、低濃度の第1導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第1導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第2導電型の第1の高濃度領域と第2の高濃度領域を形成し、第2導電型の第2の高濃度領域は、第1の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に、第2導電型の低濃度領域を形成し、第2導電型の低濃度領域の上部にゲート領域を環状に形成し、第1及び第2の高濃度領域の周囲と低濃度領域を空乏化するように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合を常に逆バイアス状態とすることを特徴とする。
【0042】
請求項1に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と対応する位置に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と第2の高濃度領域の間と、第1及び第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第1の高濃度領域と第2の高濃度領域の間の、第2導電型の低濃度領域の上部に形成されているゲート領域とを備えている。第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【0043】
請求項2に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備えている。第1及び第2の高濃度領域とウェル領域の第1導電型と第2導電型の接合が、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【0044】
請求項4に記載のMOSトランジスタにおいては、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされている。
【0045】
請求項5に記載の寄生容量抑制方法においては、半導体基板中に、低濃度の第1導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第1導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第2導電型の第1の高濃度領域と第2の高濃度領域を形成し、第2導電型の第2の高濃度領域は、第1の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に、第2導電型の低濃度領域を形成し、第2導電型の低濃度領域の上部にゲート領域を環状に形成し、第1及び第2の高濃度領域の周囲と低濃度領域を空乏化するように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合を常に逆バイアス状態とされる。
【0046】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。なお、従来の場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【0047】
図1は、本発明を適用したMOSトランジスタの一実施例の構成を示す断面図である。このMOSトランジスタ10の構成は、図7に示す場合と基本的に同様であるが、N+型高濃度領域13(第2導電型の第1の高濃度領域)とN+型高濃度領域14(第2導電型の第2の高濃度領域)の間(すなわち、チャネルの形成される部分)と、N+型高濃度領域13及び14の周囲に、N+型高濃度領域13,14に比べて低濃度のN型低濃度領域16(第2導電型の低濃度領域)が形成されている。なお、このN型低濃度領域16の不純物濃度は、後述する逆バイアス電圧において、N型低濃度領域16が空乏化されるように設定されている。
【0048】
また、本実施例においても、従来例の場合と同様の仮定を行う。すなわち、N+型高濃度領域13及び14は、一方がソース領域とされ、他方がドレイン領域となるが、便宜上、両者を区別するために、以下の記載においては、N+型高濃度領域13をソース領域と呼び、N+型高濃度領域14をドレイン領域と呼ぶことにする。
【0049】
図2は、図1に示すMOSトランジスタ10のソース領域13及びドレイン領域14と、ウェル領域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。図2において、VW,VS,VD,VGは、それぞれ、ウェル領域12、ソース領域13、ドレイン領域14、ゲート電極15のポテンシャルを示している。これらの各ポテンシャルVW,VS,VD,VGは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルVW,VS,VD,VGを、従来例と同様に、以下に示すように仮定する。
【0050】
すなわち、ゲート電極15のポテンシャルVGは、ハイレベル(ON動作時)を5V、ローレベル(OFF動作時)を0Vとする。ソース領域13のポテンシャルVSは、常に0Vとする。ドレイン領域14のポテンシャルVDは、ソース領域13のポテンシャルVS以上とする。ウェル領域12のポテンシャル(コンタクト領域12Aに印加される電圧)VWは、ウェル領域12と、ソース領域13及びドレイン領域14の間のPN接合を逆バイアス状態とするため、ソース領域13のポテンシャルVSよりも低い−5Vとする。すなわち、上述したソース領域13及びドレイン領域14と、P型のウェル領域12の間のPN接合に印加される逆バイアス電圧VRは、5Vとされる。
【0051】
以上のように仮定した場合、図2に示すように、N型低濃度領域16の全部と、N+型高濃度領域13,14及びN型低濃度領域16の周囲に空乏層20が形成される。
【0052】
また、この場合における効果として、まず、このMOSトランジスタ10のPN接合の接合容量Cjが、(2),(3)式から、逆バイアス電圧VRを印加しない場合の接合容量の1/61/2(=1/2.4)倍となり、接合容量を半分以下に低減することができる。
【0053】
さらに、本実施例においては、上記逆バイアス電圧VRを印加することによって、ソース領域13及びドレイン領域14の周囲に形成した低濃度領域16のすべてを空乏化させているため、さらに、このMOSトランジスタ10の接合容量Cjを低減することができる。以下に、その理由を述べる。
【0054】
一般に、P型のウェル領域12は、N型基板11の表面にP型不純物を注入し、そのP型不純物を熱拡散処理によりN型基板11の内部に拡散させることによって形成されている。すなわち、熱拡散によって形成されているウェル領域12の濃度CWは、その内部において均一ではなく、表面近傍(ソース領域13及びドレイン領域14の側面部)の濃度が最も高くなっている。また、(2),(3)式より明らかなように、ウェル領域12の濃度CWが高い部分では空乏層の広がりが抑制され、その部分(ソース領域13及びドレイン領域14の側面部)において接合容量Cjが最も大きくなる。これは、(2),(3)式より明らかなように、ウェル領域の濃度CWが高いと空乏層の広がりが抑圧されるからである。
【0055】
本実施例においては、上記のウェル領域12の濃度CWが高い部分(すなわち、ソース領域13とドレイン領域14の間及びその周囲)にN型低濃度領域16を形成し、PN接合に逆バイアス電圧VRを印加することにより、N型低濃度領域16を空乏化させている。
【0056】
従って、空乏層の横方向への広がりが増加するため、ソース領域13及びドレイン領域14の側面部の容量が減少する。
【0057】
一方、本実施例のMOSトランジスタ10は、構造としては、ノーマリオン型のトランジスタであるが、PN接合に逆バイアス電圧VRを印加することにより、ノーマリオフ特性を得ている。従って、高いチャネルコンダクタンスを確保することができる。以下に、その理由を説明する。
【0058】
MOSトランジスタ10のチャネルコンダクタンスgDは、従来例に示す(4)式より明らかなように、(VGS−VT)に比例している。従って、同一のVGSにおいてgDの値を大きくするには、しきい値電圧VTを小さい値に抑える必要がある。そのために、例えば、しきい値電圧VTを負の値にすることが考えられる。しかしながら、本実施例の仮定においては、ゲート電極15に印加されるパルス電圧VGが0V(OFF動作時)と5V(ON動作時)であるので、しきい値電圧VTが負の値とされると、ゲート電極15にローレベルの電圧(=0V)が印加されたときに、このMOSトランジスタ10がOFFしないため、スイッチング素子として機能しなくなる。従って、しきい値電圧VTを負の値とすることはできない。そこで、しきい値電圧VTは、正の小さな値にする必要がある。
【0059】
仮に、PN接合に逆バイアス電圧VR(=5V)を印加した場合に伴うしきい値電圧VTの変化量ΔVTを、従来例の場合と同様に、2.7Vとすると、逆バイアス電圧VRの印加前のしきい値電圧VTを−1.7V(ノーマリオン型のMOSトランジスタであるため)に設定しておくと、逆バイアス電圧VRの印 加により、しきい値電圧VTを1V(=−1.7V+2.7V)とすることがで き、従来例に示す場合(しきい値電圧VTが3.7Vに変位した場合)に比べて、しきい値電圧VTを小さい値に抑えることができるとともに、ノーマリオフ特 性を得ることもできる。従って、しきい値電圧VTを小さい値に抑えることに対 応して、(4)式より、このMOSトランジスタ10は、高いチャネルコンダクタンスgDを得ることができる。
【0060】
以上に説明したMOSトランジスタ10は、図3に示す固体撮像装置のスイッチング素子として用いることができる。図3に示す固体撮像装置1の構成は、図6に示す固体撮像装置の構成と基本的に同様である。すなわち、本実施例においては、図2に示すMOSトランジスタ10を、水平走査回路5(制御手段)の制御に対応して、撮像領域2(光電変換手段)から出力される信号を出力信号線6(出力手段)に転送するスイッチング素子である水平転送MOSトランジスタ3(転送手段)として使用する。
【0061】
本実施例においては、チャネルコンダクタンスを低下させることなく寄生容量をさらに低減したMOSトランジスタ10を用いているので、出力信号線6に発生する寄生容量CHを、従来例に比べてさらに(約1/3に)低減することができる。
【0062】
また、本発明においては、MOSトランジスタを他の構造にすることも可能である。図4は、本発明を適用したMOSトランジスタの他の実施例の構成を示す断面図である。同図に示すMOSトランジスタ10Aの構成は、図1に示すMOSトランジスタ10の構成と基本的に同様であるが、以下に示す点が異なっている。
【0063】
すなわち、本実施例におけるMOSトランジスタ10Aにおいては、ウェル領域12の表面付近にサイズの小さいN+型高濃度領域13Aが形成され、N+型高濃度領域14Aが、N+型高濃度領域13Aの外周に、環状に形成されている。また、N型低濃度領域16Aが、N+型高濃度領域13AとN+型高濃度領域14Aの間、及びN+型高濃度領域14Aの周囲に形成されている。N+型高濃度領域13AとN+型高濃度領域14Aの間のN型低濃度領域16Aの上部の絶縁膜17中には、ゲート電極15Aが、環状に形成されている。
【0064】
本実施例においても、図1及び図2に示す実施例の場合と同様の仮定が成り立っているものとする(すなわち、本実施例においても、N+型高濃度領域13Aをソース領域と呼び、N+型高濃度領域14Aをドレイン領域と呼ぶことにする)。
【0065】
図5は、図4に示すMOSトランジスタ10AのPN接合(ソース領域13A及びドレイン領域14Aと、ウェル領域12の間のPN接合)を逆バイアス状態とした場合の様子を示す断面図である。なお、ポテンシャルVG,VS,VD,VWは、図2に示す場合と同様の値をとるものとする。
【0066】
このような構造にした場合においても、PN接合に逆バイアス電圧VRを印加することにより、N+型高濃度領域13A,14Aの周囲、及びN型低濃度領域16Aの全てが空乏化されて空乏層20Aが形成される。従って、従来の場合に比べて、PN接合容量Cjを小さくすることができる。なお、本実施例においても、図2に示す実施例の場合と同様の理由により、MOSトランジスタ10BのチャネルコンダクタンスgDを高い値とすることができる。
【0067】
さらに、本実施例においては、N+型高濃度領域(ソース領域)13AがN+型高濃度領域(ドレイン領域)14Aに比べて小さいサイズであるので、N+型高濃度領域13AにおけるPN接合容量が、N+型高濃度領域14AのPN接合容量よりも小さくなる。一方、図3に示す固体撮像装置においては、従来例に示したように、出力信号線6に発生する寄生容量CHが問題とされている。従って、本実施例のMOSトランジスタ10Aを図3の水平転送MOSトランジスタ3として用いる場合、N+型高濃度領域13Aを出力信号線6に接続することにより、出力信号線6に発生する寄生容量CHを小さくすることができる。すなわち、図5に示すMOSトランジスタ10Aは、ソースまたはドレインのいずれか一方の寄生容量だけを小さくする場合に適している。
【0068】
【発明の効果】
以上のように、本発明の固体撮像装置、MOSトランジスタ及び寄生容量抑制方法によれば、第1導電型のウェル領域中に形成されている第2導電型の第1の高濃度領域と第2の高濃度領域の間及び周囲に、第2導電型の低濃度領域を形成し、ウェル領域と第1及び第2の高濃度領域との間の、第1導電型と第2導電型の接合を逆バイアス状態にするようにしたので、MOSトランジスタのチャネルコンダクタンスを低減することなく寄生容量を抑制することができる。
【図面の簡単な説明】
【図1】本発明を適用したMOSトランジスタの一実施例の構成を示す断面図である。
【図2】図1に示すMOSトランジスタ10のソース領域13及びドレイン領域14と、ウェル用域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。
【図3】本発明を適用した固体撮像装置の一実施例の構成を示すブロック図である。
【図4】本発明を適用したMOSトランジスタの他の実施例の構成を示す断面図である。
【図5】図4に示すMOSトランジスタ10Aのソース領域13A及びドレイン領域14Aと、ウェル領域12の間のPN接合を逆バイアス状態にした場合の様子を示す断面図である。
【図6】従来の固体撮像装置の一構成例を示すブロック図である。
【図7】従来のMOSトランジスタの構成例を示す断面図である。
【図8】図7に示すMOSトランジスタ10Bの、ソース領域13及びドレイン領域14と、ウェル領域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。
【符号の説明】
1 固体撮像装置
2 撮像領域
3 水平転送MOSトランジスタ
4 垂直信号線
5 水平走査回路
6 出力信号線
7 出力端
10,10A,10B MOSトランジスタ
11 N型基板
12 ウェル領域
12A コンタクト領域
13,13A,14,14A N+型高濃度領域
15 ゲート電極
16 N型低濃度領域
17 絶縁膜
20,20A,20B 空乏層
【発明の属する技術分野】
本発明は、固体撮像装置、MOSトランジスタ及び寄生容量抑制方法に関し、特に、ソース領域とドレイン領域の間及び周囲に、ウェル領域と反対の導電型の低濃度領域を形成し、ソース及びドレイン領域と、ウェル領域の間のPN接合を逆バイアス状態にすることにより、PN接合容量を低減するようにした固体撮像装置、MOSトランジスタ及び寄生容量抑制方法に関する。
【0002】
【従来の技術】
従来より、MOSトランジスタは、半導体集積回路中において、スイッチング素子として使用されている。
【0003】
例えば、ラインセンサ、イメージセンサ等の固体撮像装置においても、MOSトランジスタはスイッチング素子として使用されている。図6は、MOSトランジスタをスイッチング素子として使用した場合の固体撮像装置の一構成例を示すブロック図である。この固体撮像装置1の撮像領域2の内部には、複数の画素(図示せず)が、マトリクス状に形成されており、その各画素が被写体からの光を受光し、その光を信号電荷に光電変換して蓄積するようになされている。
【0004】
上記各画素は、通常、水平選択線(後述する出力信号線6に平行な方向に形成されている線)(図示せず)及び垂直信号線4に接続されている。
【0005】
水平方向の画素数分だけ設けられている水平転送MOSトランジスタ3は、その一端が、撮像領域2から引き出された、対応する垂直信号線4に接続されており、その他端が出力信号線6に接続されている。また、水平転送MOSトランジスタ3のゲートは、水平走査回路5に接続されている。
【0006】
水平走査回路5は、水平転送MOSトランジスタ3のゲートにパルス電圧を印加し、水平転送MOSトランジスタ3のONまたはOFFを制御するようになされている。出力信号線6の後段には、出力端7が設けられており、この出力端7から外部に信号電荷が出力される。
【0007】
なお、図6においては、水平転送MOSトランジスタ3及び垂直信号線4は、それぞれ、6個ずつ示されているが、実際には、より多くの数(撮像領域2内の水平方向に並べられた画素の数に対応する数、例えば800個)の水平転送MOSトランジスタ3及び垂直信号線4が設けられている。
【0008】
次に、この固体撮像装置1の動作について説明する。
【0009】
所定のタイミングにおいて、撮像領域2内の所定の画素に蓄積されていた信号電荷(被写体の光に対応した信号電荷)に対応する信号が、その画素に接続されている垂直信号線4を介して、所定の水平転送MOSトランジスタ3の一端に転送される。そして、その水平転送MOSトランジスタ3のゲートが水平走査回路5から所定のレベルの電圧の印加を受けると、水平転送MOSトランジスタ3の一端に転送されている信号が、その他端から出力信号線6に転送される。出力信号線6に転送された信号は、出力端7から外部に出力される。
【0010】
ところで、上記の固体撮像装置1は、MOSトランジスタをスイッチング素子(水平転送MOSトランジスタ3)として使用しているが、この場合、MOSトランジスタには動作速度、耐圧等様々な素子性能が要求され、その要求される素子性能に影響を与える問題の1つに寄生容量の問題がある。ラインセンサ、イメージセンサ等の固体撮像装置に使用されるスイッチング素子の寄生容量は、装置全体の性能に多大な影響を与える場合があり、重要な問題とされている。
【0011】
例えば、図6に示す固体撮像装置1においては、水平転送MOSトランジスタ3の出力信号線6側には、それぞれ、寄生容量CSが形成される。また、水平方向に並んでいる水平転送MOSトランジスタ3の数をNHとすると、出力信号線6の全体の容量CHは、次の(1)式で表される。
CH=(NH×CS)+(出力信号線6の固有の容量) ・・・(1)
【0012】
近年、ラインセンサ、イメージセンサ等の固体撮像装置の画素数は、益々増加する傾向にあり、水平方向に並べられる画素の数が増加されることにより、水平転送トランジスタ3の数NHも増加する。従って、画素数が増加された場合、出力信号線6の容量CHが増加してしまい、固体撮像装置の感度、動作速度が低下してしまうという問題が生じる。
【0013】
図7は、従来、スイッチング素子として用いられているノーマリオフ(エンハンスメント)型のMOSトランジスタの構成例を示す断面図である(すなわち、同図に示すMOSトランジスタは、例えば、図6の水平転送MOSトランジスタ3として使用される)。このMOSトランジスタ10Bにおいては、N型基板(シリコン基板)11の主面側に、P型のウェル領域12が設けられており、このウェル領域12へのコンタクトを形成するP+型のコンタクト領域12Aが、ウェル領域12の表面付近に形成されている。ウェル領域12の表面付近にはまた、N型の高濃度領域(以下、N+型高濃度型領域という)13及び14が所定の間隔だけ離間されて形成されている。
【0014】
N+型高濃度領域13及び14は、一方がソース領域とされ、他方がドレイン領域となるが、MOSトランジスタをスイッチング素子として用いる場合、N+型高濃度領域13,14の極性が反転することがあるため、そのいずれかをソース領域として、固定して呼ぶことは、必ずしも適切ではない。しかしながら、便宜上、両者を区別するために、以下の記載においては、N+型高濃度領域13をソース領域と呼び、N+型高濃度領域14をドレイン領域と呼ぶことにする。
【0015】
N型基板11(ウェル領域12を含む)の表面上には、例えばSiO2よりなる絶縁膜(酸化膜)17が形成されており、その絶縁膜17中の、上記N+型高濃度領域13,14の間に対応する位置には、ゲート電極15が形成されている。
【0016】
このMOSトランジスタ10Bをスイッチング素子として用いた場合、寄生容量が大きいという問題がある。従って、このMOSトランジスタ10Bを固体撮像装置等に使用した場合、上述したように、感度、動作速度等が低下してしまう。
【0017】
MOSトランジスタ10Bの寄生容量は、ソース領域(N+型高濃度領域13)、ドレイン領域(N+型高濃度領域14)と、P型のウェル領域12の間に形成されるPN接合部のPN接合容量Cjによって決まる。
【0018】
PN接合部の接合容量Cjは、PN接合の接合部の濃度分布を片側ステップ接合で近似した場合、以下に示す(2),(3)式によって表される。
【0019】
Cj=εs/xd ・・・(2)
xd={2εs(VR+φT)/qCW}1/2 ・・・(3)
【0020】
なお、(2),(3)式中の、εsは半導体の誘電率、xdは空乏層幅、VRはPN接合に印加された逆バイアス電圧、φTはPN接合のビルトイン電圧、qは単位電荷、CWはウェル領域12の不純物濃度、をそれぞれ示している。
【0021】
また、半導体基板の材料としてシリコンを用いた場合、誘電率εsは11.7ε0(ε0:真空の誘電率)であり、また、φTは濃度等によって異なるが、高々1V程度である。
【0022】
(2),(3)式より明らかなように、PN接合部の接合容量Cjを低減するには、ウェル領域12の不純物濃度CWの低減、または、逆バイアス電圧VRの印加によって、空乏層幅xdを増加させることが有効である。
【0023】
ところが、通常、ウェル領域12の不純物濃度CWは、素子耐圧等の制約から、所定の範囲内に限定して絞り込む必要があり、これを大幅に変更(低減)することは困難とされている。
【0024】
例えば、PN接合部の接合容量Cjを1/2にするためには、(2),(3)式より、ウェル領域12の不純物濃度CWを1/4に低減する必要があるが、これは実際上不可能である。
【0025】
一方、ソース領域(N+型高濃度領域13)及びドレイン領域(N+型高濃度領域14)と、P型のウェル領域12の間のPN接合に、逆バイアス電圧VRを印加し、ソース領域、ドレイン領域の周囲に空乏層を広げ、PN接合容量Cjを低減することは、図7に示す従来構造のエンハンスメント型のMOSトランジスタ1においても可能であり、この場合のMOSトランジスタ10Bの様子を図8に示す。
【0026】
図8において、VW,VS,VD,VGは、それぞれ、ウェル領域12、ソース領域13、ドレイン領域14、ゲート電極15のポテンシャル(印加されている電圧)を示している。これらの各ポテンシャルVW,VS,VD,VGは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルVW,VS,VD,VGを以下に示すように仮定する。
【0027】
すなわち、ゲート電極15のポテンシャルVGは、そのハイレベル(ON動作時)を5V、ローレベル(OFF動作時)を0Vとする。ソース領域13のポテンシャルVSは、常に0Vとする。ドレイン領域14のポテンシャルVDは、ソース領域13のポテンシャルVS以上とする。ウェル領域12のポテンシャルVWは、ウェル領域12と、ソース領域13及びドレイン領域14の間のPN接合を逆バイアス状態とするため、ソース領域13のポテンシャルVSよりも低い−5Vとする。すなわち、上述したソース領域13及びドレイン領域14と、P型のウェル領域12の間のPN接合に印加される(以下、単にPN接合に印加されるという)逆バイアス電圧VRは5Vとされる。
【0028】
以上のように仮定した場合、このMOSトランジスタ10Bのソース領域13及びドレイン領域14の周囲には、空乏層20Bが形成される(すなわち、空乏層幅が増加する)。
【0029】
また、この場合における効果として、このMOSトランジスタ10BのPN接合の接合容量Cjが、(2),(3)式から、φTを1Vと仮定したとき、逆バイアス電圧VRを印加しない場合の接合容量の1/61/2(=1/2.4)倍となり、PN接合容量Cjが半分以下に低減される。
【0030】
従って、このMOSトランジスタ10Bを図6に示す固体撮像装置1の水平転送MOSトランジスタ3として使用する場合、ソース領域13及びドレイン領域14とウェル領域12の間のPN接合を逆バイアス状態にすることにより、容量Cs,CHを小さくすることができる。
【0031】
【発明が解決しようとする課題】
しかしながら、エンハンスメント型(ノーマリオフ型)のMOSトランジスタ10Bのソース(ドレイン)領域13とウェル領域12の間のPN接合に逆バイアス電圧を印加すると、スイッチング素子としてのコンダクタンス(チャネルコンダクタンス)まで低下してしまうという課題が生じる。
【0032】
ここで、MOSトランジスタ10BのチャネルコンダクタンスgDは、以下に示す(4)式によって表される。また、MOSトランジスタ10BのPN接合(ソース領域13とウェル領域12の間のPN接合)に逆バイアス電圧を印加したときのしきい値電圧(スイッチのONまたはOFFの切り換わる電圧)VTのシフト量ΔVTは以下に示す(5)式によって表される。
【0033】
なお、(4),(5)式中のWはチャネル幅、Lはチャネル長(ソース領域13とドレイン領域14の間隔)を表している。また、COXはゲート酸化膜容量であり、絶縁膜(酸化膜)17の厚さが500オングストロームとされているとき、6.9×10−8F/cm−2となる。
【0034】
以下、(4),(5)式を用いて、PN接合に逆バイアス電圧VR(=5V)を印加した場合におけるチャネルコンダクタンスgDの変化について説明する。まず、(5)式より、しきい値電圧のシフト量ΔVTを求めると、CWが5×1016cm−3、VRが5V、φTが1V、εsが11.7ε0、であるとき、ΔVTは2.7Vとなる。従って、逆バイアス電圧VR(=5V)の印加前のしきい値電圧を1Vと仮定すると、逆バイアス電圧VRの印加後のしきい値電圧は3.7V(=1V+2.7V)となる。
【0035】
一方、チャネルコンダクタンスgDは、(4)式より明らかなように、(VGS−VT)に比例している。上述したように、ON動作時のゲート電極15のポテンシャルが5Vであると仮定され、ソース領域13のポテンシャルVSが常に0Vであると仮定されているので、ON動作時において、VGSは5V(一定)となる。従って、上記のように、しきい値電圧が1Vから3.7Vにシフトされたことに伴って、(VGS−VT)は、4Vから1.3Vに変化する。つまり、(VGS−VT)に比例するチャネルコンダクタンスgDは、しきい値電圧VTのシフトにより、約1/3に減少してしまう。
【0036】
なお、このチャネルコンダクタンスgDの低下は、VGSを増加することによって抑制することができるが、VGSの増加のためには、ゲート領域15に印加するパルスの振幅を大きくしたり(例えば、0V(OFF動作時)と8V(ON動作時)のパルス電圧を印加したり)、パルスのローレベルの値とハイレベルの値を全体的にシフトする必要があり、それぞれ、消費電力の増加、駆動回路の複雑化といった問題を有しているため、必ずしも実用的ではない。
【0037】
本発明はこのような状況に鑑みてなされたものであり、MOSトランジスタのコンダクタンスを低減することなく、その寄生容量を低減することを目的とする。
【0038】
【課題を解決するための手段】
請求項1に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と対応する位置に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第1及び第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第1の高濃度領域と第2の高濃度領域の間の、第2導電型の低濃度領域の上部に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0039】
請求項2に記載の固体撮像装置は、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0040】
請求項4に記載のMOSトランジスタは、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされていることを特徴とする。
【0041】
請求項5に記載の寄生容量抑制方法は、半導体基板中に、低濃度の第1導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第1導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第2導電型の第1の高濃度領域と第2の高濃度領域を形成し、第2導電型の第2の高濃度領域は、第1の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に、第2導電型の低濃度領域を形成し、第2導電型の低濃度領域の上部にゲート領域を環状に形成し、第1及び第2の高濃度領域の周囲と低濃度領域を空乏化するように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合を常に逆バイアス状態とすることを特徴とする。
【0042】
請求項1に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と対応する位置に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域と第2の高濃度領域の間と、第1及び第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第1の高濃度領域と第2の高濃度領域の間の、第2導電型の低濃度領域の上部に形成されているゲート領域とを備えている。第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【0043】
請求項2に記載の固体撮像装置においては、転送手段が、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備えている。第1及び第2の高濃度領域とウェル領域の第1導電型と第2導電型の接合が、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、常に逆バイアス状態とされている。
【0044】
請求項4に記載のMOSトランジスタにおいては、半導体基板中に形成されている第1導電型の低濃度のウェル領域と、ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、ウェル領域中の表面付近に形成されている、第1導電型と反対の第2導電型の第1の高濃度領域と、ウェル領域中の表面付近の第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、第2導電型の低濃度領域の上部に環状に形成されているゲート領域とを備え、第1及び第2の高濃度領域の周囲と低濃度領域が空乏化されるように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合が常に逆バイアス状態とされている。
【0045】
請求項5に記載の寄生容量抑制方法においては、半導体基板中に、低濃度の第1導電型のウェル領域を形成し、ウェル領域中の所定の位置に、高濃度の第1導電型のコンタクト領域を形成し、ウェル領域中の表面付近に、第2導電型の第1の高濃度領域と第2の高濃度領域を形成し、第2導電型の第2の高濃度領域は、第1の高濃度領域の外周に環状に配置され、ウェル領域中の表面付近の、第1の高濃度領域と第2の高濃度領域の間と、第2の高濃度領域の周囲に、第2導電型の低濃度領域を形成し、第2導電型の低濃度領域の上部にゲート領域を環状に形成し、第1及び第2の高濃度領域の周囲と低濃度領域を空乏化するように、第1及び第2の高濃度領域とウェル領域の間の第1導電型と第2導電型の接合を常に逆バイアス状態とされる。
【0046】
【発明の実施の形態】
以下、本発明の実施例を図面を参照して説明する。なお、従来の場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【0047】
図1は、本発明を適用したMOSトランジスタの一実施例の構成を示す断面図である。このMOSトランジスタ10の構成は、図7に示す場合と基本的に同様であるが、N+型高濃度領域13(第2導電型の第1の高濃度領域)とN+型高濃度領域14(第2導電型の第2の高濃度領域)の間(すなわち、チャネルの形成される部分)と、N+型高濃度領域13及び14の周囲に、N+型高濃度領域13,14に比べて低濃度のN型低濃度領域16(第2導電型の低濃度領域)が形成されている。なお、このN型低濃度領域16の不純物濃度は、後述する逆バイアス電圧において、N型低濃度領域16が空乏化されるように設定されている。
【0048】
また、本実施例においても、従来例の場合と同様の仮定を行う。すなわち、N+型高濃度領域13及び14は、一方がソース領域とされ、他方がドレイン領域となるが、便宜上、両者を区別するために、以下の記載においては、N+型高濃度領域13をソース領域と呼び、N+型高濃度領域14をドレイン領域と呼ぶことにする。
【0049】
図2は、図1に示すMOSトランジスタ10のソース領域13及びドレイン領域14と、ウェル領域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。図2において、VW,VS,VD,VGは、それぞれ、ウェル領域12、ソース領域13、ドレイン領域14、ゲート電極15のポテンシャルを示している。これらの各ポテンシャルVW,VS,VD,VGは、素子の動作状態によって変化するものであり、また、上述したように、ソース領域、ドレイン領域については、極性が反転することもあるので、一律に規定することはできないが、ここでは、簡単のため、各ポテンシャルVW,VS,VD,VGを、従来例と同様に、以下に示すように仮定する。
【0050】
すなわち、ゲート電極15のポテンシャルVGは、ハイレベル(ON動作時)を5V、ローレベル(OFF動作時)を0Vとする。ソース領域13のポテンシャルVSは、常に0Vとする。ドレイン領域14のポテンシャルVDは、ソース領域13のポテンシャルVS以上とする。ウェル領域12のポテンシャル(コンタクト領域12Aに印加される電圧)VWは、ウェル領域12と、ソース領域13及びドレイン領域14の間のPN接合を逆バイアス状態とするため、ソース領域13のポテンシャルVSよりも低い−5Vとする。すなわち、上述したソース領域13及びドレイン領域14と、P型のウェル領域12の間のPN接合に印加される逆バイアス電圧VRは、5Vとされる。
【0051】
以上のように仮定した場合、図2に示すように、N型低濃度領域16の全部と、N+型高濃度領域13,14及びN型低濃度領域16の周囲に空乏層20が形成される。
【0052】
また、この場合における効果として、まず、このMOSトランジスタ10のPN接合の接合容量Cjが、(2),(3)式から、逆バイアス電圧VRを印加しない場合の接合容量の1/61/2(=1/2.4)倍となり、接合容量を半分以下に低減することができる。
【0053】
さらに、本実施例においては、上記逆バイアス電圧VRを印加することによって、ソース領域13及びドレイン領域14の周囲に形成した低濃度領域16のすべてを空乏化させているため、さらに、このMOSトランジスタ10の接合容量Cjを低減することができる。以下に、その理由を述べる。
【0054】
一般に、P型のウェル領域12は、N型基板11の表面にP型不純物を注入し、そのP型不純物を熱拡散処理によりN型基板11の内部に拡散させることによって形成されている。すなわち、熱拡散によって形成されているウェル領域12の濃度CWは、その内部において均一ではなく、表面近傍(ソース領域13及びドレイン領域14の側面部)の濃度が最も高くなっている。また、(2),(3)式より明らかなように、ウェル領域12の濃度CWが高い部分では空乏層の広がりが抑制され、その部分(ソース領域13及びドレイン領域14の側面部)において接合容量Cjが最も大きくなる。これは、(2),(3)式より明らかなように、ウェル領域の濃度CWが高いと空乏層の広がりが抑圧されるからである。
【0055】
本実施例においては、上記のウェル領域12の濃度CWが高い部分(すなわち、ソース領域13とドレイン領域14の間及びその周囲)にN型低濃度領域16を形成し、PN接合に逆バイアス電圧VRを印加することにより、N型低濃度領域16を空乏化させている。
【0056】
従って、空乏層の横方向への広がりが増加するため、ソース領域13及びドレイン領域14の側面部の容量が減少する。
【0057】
一方、本実施例のMOSトランジスタ10は、構造としては、ノーマリオン型のトランジスタであるが、PN接合に逆バイアス電圧VRを印加することにより、ノーマリオフ特性を得ている。従って、高いチャネルコンダクタンスを確保することができる。以下に、その理由を説明する。
【0058】
MOSトランジスタ10のチャネルコンダクタンスgDは、従来例に示す(4)式より明らかなように、(VGS−VT)に比例している。従って、同一のVGSにおいてgDの値を大きくするには、しきい値電圧VTを小さい値に抑える必要がある。そのために、例えば、しきい値電圧VTを負の値にすることが考えられる。しかしながら、本実施例の仮定においては、ゲート電極15に印加されるパルス電圧VGが0V(OFF動作時)と5V(ON動作時)であるので、しきい値電圧VTが負の値とされると、ゲート電極15にローレベルの電圧(=0V)が印加されたときに、このMOSトランジスタ10がOFFしないため、スイッチング素子として機能しなくなる。従って、しきい値電圧VTを負の値とすることはできない。そこで、しきい値電圧VTは、正の小さな値にする必要がある。
【0059】
仮に、PN接合に逆バイアス電圧VR(=5V)を印加した場合に伴うしきい値電圧VTの変化量ΔVTを、従来例の場合と同様に、2.7Vとすると、逆バイアス電圧VRの印加前のしきい値電圧VTを−1.7V(ノーマリオン型のMOSトランジスタであるため)に設定しておくと、逆バイアス電圧VRの印 加により、しきい値電圧VTを1V(=−1.7V+2.7V)とすることがで き、従来例に示す場合(しきい値電圧VTが3.7Vに変位した場合)に比べて、しきい値電圧VTを小さい値に抑えることができるとともに、ノーマリオフ特 性を得ることもできる。従って、しきい値電圧VTを小さい値に抑えることに対 応して、(4)式より、このMOSトランジスタ10は、高いチャネルコンダクタンスgDを得ることができる。
【0060】
以上に説明したMOSトランジスタ10は、図3に示す固体撮像装置のスイッチング素子として用いることができる。図3に示す固体撮像装置1の構成は、図6に示す固体撮像装置の構成と基本的に同様である。すなわち、本実施例においては、図2に示すMOSトランジスタ10を、水平走査回路5(制御手段)の制御に対応して、撮像領域2(光電変換手段)から出力される信号を出力信号線6(出力手段)に転送するスイッチング素子である水平転送MOSトランジスタ3(転送手段)として使用する。
【0061】
本実施例においては、チャネルコンダクタンスを低下させることなく寄生容量をさらに低減したMOSトランジスタ10を用いているので、出力信号線6に発生する寄生容量CHを、従来例に比べてさらに(約1/3に)低減することができる。
【0062】
また、本発明においては、MOSトランジスタを他の構造にすることも可能である。図4は、本発明を適用したMOSトランジスタの他の実施例の構成を示す断面図である。同図に示すMOSトランジスタ10Aの構成は、図1に示すMOSトランジスタ10の構成と基本的に同様であるが、以下に示す点が異なっている。
【0063】
すなわち、本実施例におけるMOSトランジスタ10Aにおいては、ウェル領域12の表面付近にサイズの小さいN+型高濃度領域13Aが形成され、N+型高濃度領域14Aが、N+型高濃度領域13Aの外周に、環状に形成されている。また、N型低濃度領域16Aが、N+型高濃度領域13AとN+型高濃度領域14Aの間、及びN+型高濃度領域14Aの周囲に形成されている。N+型高濃度領域13AとN+型高濃度領域14Aの間のN型低濃度領域16Aの上部の絶縁膜17中には、ゲート電極15Aが、環状に形成されている。
【0064】
本実施例においても、図1及び図2に示す実施例の場合と同様の仮定が成り立っているものとする(すなわち、本実施例においても、N+型高濃度領域13Aをソース領域と呼び、N+型高濃度領域14Aをドレイン領域と呼ぶことにする)。
【0065】
図5は、図4に示すMOSトランジスタ10AのPN接合(ソース領域13A及びドレイン領域14Aと、ウェル領域12の間のPN接合)を逆バイアス状態とした場合の様子を示す断面図である。なお、ポテンシャルVG,VS,VD,VWは、図2に示す場合と同様の値をとるものとする。
【0066】
このような構造にした場合においても、PN接合に逆バイアス電圧VRを印加することにより、N+型高濃度領域13A,14Aの周囲、及びN型低濃度領域16Aの全てが空乏化されて空乏層20Aが形成される。従って、従来の場合に比べて、PN接合容量Cjを小さくすることができる。なお、本実施例においても、図2に示す実施例の場合と同様の理由により、MOSトランジスタ10BのチャネルコンダクタンスgDを高い値とすることができる。
【0067】
さらに、本実施例においては、N+型高濃度領域(ソース領域)13AがN+型高濃度領域(ドレイン領域)14Aに比べて小さいサイズであるので、N+型高濃度領域13AにおけるPN接合容量が、N+型高濃度領域14AのPN接合容量よりも小さくなる。一方、図3に示す固体撮像装置においては、従来例に示したように、出力信号線6に発生する寄生容量CHが問題とされている。従って、本実施例のMOSトランジスタ10Aを図3の水平転送MOSトランジスタ3として用いる場合、N+型高濃度領域13Aを出力信号線6に接続することにより、出力信号線6に発生する寄生容量CHを小さくすることができる。すなわち、図5に示すMOSトランジスタ10Aは、ソースまたはドレインのいずれか一方の寄生容量だけを小さくする場合に適している。
【0068】
【発明の効果】
以上のように、本発明の固体撮像装置、MOSトランジスタ及び寄生容量抑制方法によれば、第1導電型のウェル領域中に形成されている第2導電型の第1の高濃度領域と第2の高濃度領域の間及び周囲に、第2導電型の低濃度領域を形成し、ウェル領域と第1及び第2の高濃度領域との間の、第1導電型と第2導電型の接合を逆バイアス状態にするようにしたので、MOSトランジスタのチャネルコンダクタンスを低減することなく寄生容量を抑制することができる。
【図面の簡単な説明】
【図1】本発明を適用したMOSトランジスタの一実施例の構成を示す断面図である。
【図2】図1に示すMOSトランジスタ10のソース領域13及びドレイン領域14と、ウェル用域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。
【図3】本発明を適用した固体撮像装置の一実施例の構成を示すブロック図である。
【図4】本発明を適用したMOSトランジスタの他の実施例の構成を示す断面図である。
【図5】図4に示すMOSトランジスタ10Aのソース領域13A及びドレイン領域14Aと、ウェル領域12の間のPN接合を逆バイアス状態にした場合の様子を示す断面図である。
【図6】従来の固体撮像装置の一構成例を示すブロック図である。
【図7】従来のMOSトランジスタの構成例を示す断面図である。
【図8】図7に示すMOSトランジスタ10Bの、ソース領域13及びドレイン領域14と、ウェル領域12の間のPN接合を逆バイアス状態にした場合の状態を示す断面図である。
【符号の説明】
1 固体撮像装置
2 撮像領域
3 水平転送MOSトランジスタ
4 垂直信号線
5 水平走査回路
6 出力信号線
7 出力端
10,10A,10B MOSトランジスタ
11 N型基板
12 ウェル領域
12A コンタクト領域
13,13A,14,14A N+型高濃度領域
15 ゲート電極
16 N型低濃度領域
17 絶縁膜
20,20A,20B 空乏層
Claims (5)
- 被写体の光を信号電荷に光電変換して蓄積する光電変換手段と、
前記光電変換手段により生成された前記信号電荷を外部に出力する出力手段と、
前記光電変換手段と前記出力手段の間に配置され、前記光電変換手段から前記出力手段に前記信号電荷を転送する転送手段と、
前記転送手段をオンまたはオフすることにより、前記信号電荷の読み出しを制御する制御手段と
を備える固体撮像装置において、
前記転送手段は、
半導体基板中に形成されている第1導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第1導電型と反対の第2導電型の第1の高濃度領域と、
前記ウェル領域中の表面付近の前記第1の高濃度領域と対応する位置に形成されている第2導電型の第2の高濃度領域と、
前記ウェル領域中の表面付近の、前記第1の高濃度領域と前記第2の高濃領域の間と、前記第1及び第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、
前記第1の高濃度領域と第2の高濃度領域の間の、前記第2導電型の低濃度領域の上部に形成されているゲート領域と
を備え、
前記第1及び第2の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第1及び第2の高濃度領域と前記ウェル領域の間の前記第1導電型と前記第2導電型の接合が常に逆バイアス状態とされている
ことを特徴とする固体撮像装置。 - 被写体の光を信号電荷に光電変換して蓄積する光電変換手段と、
前記光電変換手段により生成された前記信号電荷を外部に出力する出力手段と、
前記光電変換手段と前記出力手段の間に配置され、前記光電変換手段から前記出力手段に前記信号電荷を転送する転送手段と、
前記転送手段をオンまたはオフすることにより、前記信号電荷の読み出しを制御する制御手段と
を備える固体撮像装置において、
前記転送手段は、
半導体基板中に形成されている第1導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第1導電型と反対の第2導電型の第1の高濃度領域と、
前記ウェル領域中の表面付近の前記第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、
前記ウェル領域中の表面付近の、前記第1の高濃度領域と前記第2の高濃領域の間と、前記第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、
前記第2導電型の低濃度領域の上部に環状に形成されているゲート領域と
を備え、
前記第1及び第2の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第1及び第2の高濃度領域と前記ウェル領域の間の前記第1導電型と前記第2導電型の接合が常に逆バイアス状態とされている
ことを特徴とする固体撮像装置。 - 前記第1の高濃度領域は、前記出力手段に接続され、
前記第2の高濃度領域は、前記光電変換手段に接続されている
ことを特徴とする請求項2に記載の固体撮像装置。 - 半導体基板中に形成されている第1導電型の低濃度のウェル領域と、
前記ウェル領域へのコンタクトを形成する、第1導電型の高濃度のコンタクト領域と、
前記ウェル領域中の表面付近に形成されている、前記第1導電型と反対の第2導電型の第1の高濃度領域と、
前記ウェル領域中の表面付近の前記第1の高濃度領域の外周に環状に形成されている第2導電型の第2の高濃度領域と、
前記ウェル領域中の表面付近の、前記第1の高濃度領域と前記第2の高濃度領域の間と、前記第2の高濃度領域の周囲に形成されている第2導電型の低濃度領域と、
前記第2導電型の低濃度領域の上部に環状に形成されているゲート領域と
を備え、
前記第1及び第2の高濃度領域の周囲と前記低濃度領域が空乏化されるように、前記第1及び第2の高濃度領域と前記ウェル領域の間の前記第1導電型と前記第2導電型の接合が常に逆バイアス状態とされている
ことを特徴とするMOSトランジスタ。 - 半導体基板中に、低濃度の第1導電型のウェル領域を形成し、
前記ウェル領域中の所定の位置に、高濃度の第1導電型のコンタクト領域を形成し、
前記ウェル領域中の表面付近に、第2導電型の第1の高濃度領域と第2の高濃度領域を形成し、前記第2導電型の第2の高濃度領域は、前記第1の高濃度領域の外周に環状に配置され、
前記ウェル領域中の表面付近の、前記第1の高濃度領域と前記第2の高濃度領域の間と、前記第2の高濃度領域の周囲に、第2導電型の低濃度領域を形成し、
前記第2導電型の低濃度領域の上部にゲート領域を環状に形成し、
前記第1及び第2の高濃度領域の周囲と前記低濃度領域を空乏化するように、前記第1及び第2の高濃度領域と前記ウェル領域の間の前記第1導電型と前記第2導電型の接合を常に逆バイアス状態とする
ことを特徴とする寄生容量抑制方法。
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