JP3551957B2 - メモリ等の素子間の信号伝送システム - Google Patents
メモリ等の素子間の信号伝送システム Download PDFInfo
- Publication number
- JP3551957B2 JP3551957B2 JP2002005468A JP2002005468A JP3551957B2 JP 3551957 B2 JP3551957 B2 JP 3551957B2 JP 2002005468 A JP2002005468 A JP 2002005468A JP 2002005468 A JP2002005468 A JP 2002005468A JP 3551957 B2 JP3551957 B2 JP 3551957B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transmission line
- circuit
- transmission
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Memory System (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
Description
【発明の属する技術分野】
本発明はCPUやメモリ等の素子間(例えばCMOS等により構成されたデジタル回路間又はその機能ブロック間)での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されるバス伝送を高速に行うための技術に関する。
【0002】
【従来の技術】
半導体集積回路装置により構成されたデジタル回路間の信号伝送を高速に行うための技術として、信号振幅を1Vのような小振幅で伝達する低振幅インタフェースに関する技術があげられる。低振幅インタフェースの代表的なものとして、GTL(Gunning transceiver logic)インタフェースやCTT(Center tapped termination)インタフェースがある。これらの低振幅インタフェースについては、例えば日経エレクトロニクス9月27日号P269〜290(日経BP社、平成5年発行)に詳しく記載されている。
【0003】
一方、デジタル回路間の信号の高速伝送を実現するには信号振幅を小さくするとともに、インピーダンス整合をとったバス設計を行うことが必要である。特に近年半導体集積回路の益々の高速化によって、信号波形の立ち上がり速度や立ち下がり速度が早まることにより、インピーダンスの不整合による波形歪が無視できなくなっている。このため、インピーダンスの整合設計はますます重要な課題となる。
【0004】
このインピーダンスの整合設計の重要性を従来の技術の1例である図1に示す例で説明する。図1は伝送線路に分岐配線がある場合の例を示す。
【0005】
終端電源60,61及び終端抵抗50,51により終端された伝送線路100には、送出回路ブロック1と受信回路ブロック2,3,4が接続される。この例において、伝送線路100のインピーダンスは50Ω、分岐配線11〜14のインピーダンスは50Ω、終端抵抗50、51はそれぞれ50Ω、終端電源60、61は0.5V、そして送出回路21のオン抵抗は10Ωとする。また、送出回路21はHigh出力時には伝送線路11を1V電源と接続し、Low出力時にはグランド、すなわち0Vと接続する回路であり、また図中の32〜34は受信回路とする。このバスにおいて、送出回路21がLow出力からHigh出力に切り替わるとき、図中の各点に信号がどのように伝わるかを説明する。
【0006】
まず、送出回路21からLow出力を出している時の伝送線路100の電位を求めると、このときの伝送線路の電圧は終端電源0.5Vを終端抵抗50、51と送出回路21のオン抵抗によって分圧された電圧となるから、
0.5×10/(10+25)=0.14(V)
である。
【0007】
次に送出回路の出力をLowからHighへと切り替え、信号が図1のA点に伝わるときの電位を求める。
【0008】
送出回路を切り替えた直後は、送出回路21の電源1Vが送出回路のオン抵抗と伝送線路11のインピーダンス50Ωとによって分圧されるため、A点での電位上昇分は
1×50/(50+10)=0.83(V)
となる。さきに求めた初期電圧0.14Vをこの上昇分に加えた0.97V(V)が求めるA点における電位である。
さらに、この振幅0.83Vの波形が分岐点B点に到達したときを考える。線路11から伝送線路100を見ると、左右2方に分かれているため、伝送線路11から見た伝送線路100の見かけ上のインピーダンスは、伝送線路100のインピーダンス50Ωの半分、すなわち25Ωに見える。一方、伝送線路11のインピーダンスは50Ωであるので、B点においてインピーダンスの不整合による反射が起こる。
【0009】
このインピーダンス不整合による反射係数を求めると
(50ー25)/(50+25)=0.33
となり、A点に伝わった0.83Vの信号振幅のうち、1/3に相当する振幅0.28Vの信号が反射し、送信回路側に戻る。残りの振幅0.55Vの信号が一回目の透過波となって伝送線路100に伝わる。よって、透過信号の電位はこの0.55Vに初期電位を加えた電位、すなわち0.69Vとなる。
【0010】
送出回路に戻った0.55V振幅の信号は送信回路に到達すると全反射をし、再びB点に到達する。このうち2/3が伝送線路100に出て、1/3が再び伝送線路11に戻る。このように信号は伝送線路11を幾度も往復し、その都度、B点に到達した波形は、その2/3を伝送線路100に出力する。こうして、A点に伝わった0.83Vの振幅を少しづつ伝送線路100に伝えていくのである。
【0011】
話を元に戻し、先ほどのB点で通過した信号に注目する。この伝送線路100に伝わった0.69Vの信号がC点に伝わると、前方に50Ωの伝送線路が2本見え、前方の合成インピーダンス25Ωと、いままで伝わってきた伝送線路のインピーダンス50Ωとのインピーダンスの不整合による反射が起こる。
【0012】
反射係数を求めると、
(50ー25)/(50+25)=0.33
となり、C点を通り抜ける波形の電位は、B点の信号振幅0.55Vに透過率2/3(=1−1/3)を掛け、初期電位を加えた電位となる。すなわち、
0.55×2/3+0.14=0.50(V)となる。
同様の反射が点E、点Gでも起こり、それぞれの電位は0.38(V)、0.30(V)となる。
【0013】
【発明が解決しようとする課題】
これらの結果を示したのが図2である。図2において、(a)は図1に示す点Cに着目し、点Cに入ってくる信号であるB点と点Cから出て行く信号である点Dと点Eの信号を示したものであり、説明のため点Aの信号も示している。同様に(b)は点Eに着目した信号波形を示した図、(c)は点Gに着目した信号波形を示した図である。図2中、201は図1におけるA点の信号波形,202はB点,203はC点,204はD点,205はE点,206はF点,207はG点,208はH点の信号波形を示している。信号の立ち下がり時においても、同様のことがおこり、そのときの信号波形は図3のようになる。図3においても、201から208はそれぞれ図1におけるA点からH点までの信号波形を示す。
【0014】
このように従来の信号伝送回路を用いると、送出回路21からの最初の波形は受信回路において、みな、信号のHigh、Lowを確定する基準電圧Vref(上記条件では0.5V)を越えられないことがわかる。
【0015】
また、分岐点C、E、Gにおいて分岐配線内に入った信号は、伝送線路11と同様、分岐配線内で反射を繰り返し、反射波形が分岐点に戻ってきたとき、信号の2/3が伝送線路100に出る。これが、伝送線路100における波形の歪の原因になる。
【0016】
このように、分岐配線では各分岐点において反射が起こり、それぞれの反射による電位降下が重なることで、送出回路の遠方での信号電位の上昇が遅れ、その結果、遅延時間がを増え、高速伝送を不可能となるわけである。
【0017】
さらに、前記の文献にて開示された回路では送出回路のオン抵抗を特殊な値である100Ωにすることで、送出回路に供給される電源電圧に3.3Vを与えても伝送線上で1V振幅を実施しているが、オン抵抗を特殊な値とすることは、現在広く使われている10Ω前後のオン抵抗を持つトランジスタを無意味なものとしてしまう。
【0018】
また、このように送出回路のオン抵抗を高い値とすることは、送出回路で消費する電力を大きくすることとなり、消費電力が増大するという問題もある。
【0019】
更に、受信回路ブロックに入り込む信号が受信回路部分で反射し、再び伝送路100に入り込むことの考慮が成されておらず、信号波形の歪みの問題が残る。
【0020】
本発明の目的は、図1のような分岐配線を持った伝送線路において、伝送線路での信号電位の落ち込みの抑え込みと分岐配線内での反射の繰り返しの防止及びバス上の低振幅を実現し、高速に信号の伝送を行なうことが可能な信号伝送回路を提供することにある。
【0021】
【課題を解決するための手段】
上記目的を達成するために、送出回路と前記送出回路によって作られた信号を伝えるための伝送線路とを有する1つ以上のユニットと、受信回路と前記受信回路に入力する信号を伝えるための伝送線路とを有する1つ以上のユニットと、前記ユニット間を伝達するための伝送線路とから構成される信号伝送回路において、前記ユニット間伝達用伝送線路の特性インピーダンス値またはその近傍の抵抗値を持つ素子によって前記ユニット間伝達用伝送線路の終端をおこない、さらに前記ユニット内伝送線路のインピーダンスから前記ユニット間伝達用伝送線路のインピーダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を、前記ユニット内の伝送線路と前記ユニット間信号伝達用伝送線路との間に設ける。
【0022】
また、送出回路または受信回路と前記回路の出力信号または入力信号を伝えるための伝送線路とを有する2つ以上のユニットと、前記ユニット間を伝達するための伝送線路とから構成される信号伝送回路において、前記ユニット間伝達用伝送線路の特性インピーダンス値またはその近傍の抵抗値を持つ素子によって前記ユニット間伝達用伝送線路の終端をおこない、さらに前記ユニット内伝送線路のインピーダンスから前記ユニット間伝達用伝送線路のインピーダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を、前記ユニット内伝送線路と前記ユニット間信号伝達用伝送線路との間に設けるユニット間伝達用伝送線路の特性インピーダンス値またはその近傍の抵抗値を持つ素子によって前記ユニット間伝達用伝送線路の終端を行ない、ユニット内伝送線路のインピーダンスからユニット間伝達用伝送線路のインピーダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を、ユニット内の伝送線路とユニット間信号伝達用伝送線路との間に設けることにより、伝送線路と分岐配線との間に挿入した抵抗と、終端抵抗とにより分圧される小振幅の信号を伝送線路に伝えることになり、また上記抵抗により分岐配線内での信号の反射の繰り返しを防止することができ、分岐配線を持った伝送線路において高速伝送が可能となる。
【0023】
【発明の実施の形態】
以下、本発明の一実施例を図面を用いて詳細に説明する。
(実施例1)図4に、単一方向用伝送線路に本発明を適用した一実施例の基本ブロック図を示す。
【0024】
図4において、1は送出回路21を持つ送出回路ブロック、2〜4は受信回路32〜34をもつ受信回路ブロックである。各々の回路ブロックにはそれぞれ抵抗80〜83と伝送線路11〜14を有する。また伝送線路100は各回路ブロック1〜4を接続し、さらに伝送線路100の特性インピーダンス値、またはその近傍の抵抗値をもつ抵抗50、51によって終端されている。
【0025】
なお、この例では両端終端した例を示したが、抵抗1つで終端した片端終端でもよい。また、受信回路を持つ受信回路ブロックの数が3の場合を示しているが、受信回路を持つブロックの数は1以上であれば、本発明は適用できる。
【0026】
図5には図4で用いる送出回路の一例を示す。この送出回路はプルアップ・トランジスタ70とプルダウン・トランジスタ71とで構成されるプッシュプル型送出回路である。なお、図5ではプルアップ・トランジスタ70にNMOSを用いた場合の図を示したが、NMOSに限定されるものではなくPMOSでもよい。
【0027】
プッシュプル型送出回路を用いた低振幅用送出回路は、従来技術で提げた文献に詳細に示されている。そこで使われている送出回路ではオン抵抗と終端抵抗との分圧によって小振幅を実現するために100Ω前後の高いオン抵抗をもったトランジスタを使っている。これに対し、本発明では現在広く使われている10Ω前後のオン抵抗を持つトランジスタを使用することが出来る。従来の送出回路が使用できるのは、本発明によって追加した抵抗80〜83とこの10Ω前後のオン抵抗との和が、先のオン抵抗100Ωと近いために、伝送線路上の振幅は同等の大きさとなるからである。
【0028】
例えば、伝送線路のインピーダンスと終端抵抗を50Ω、分岐配線のインピーダンスを100Ω、終端電源を1.5V、送出回路に供給されている電源を3Vとすると、オン抵抗100Ωのトランジスタを使用した前記文献の伝送路では信号振幅は0.6Vとなり、図4で示した伝送線路での振幅0.68Vとほぼ等しい値になる。
【0029】
なお、ここで抵抗80〜83の抵抗値を75Ωとした。この抵抗値の決め方は後で明らかにする。
【0030】
また、このように送出回路のオン抵抗を100Ωから10Ωへと下げたことにより、送出回路で消費する電力を削減することが出来る。例えば、先の条件では、100Ωのオン抵抗を使用した従来の場合、消費電力は14.4mWであるが、本発明によれば1.9mWと大幅に削減することが出来る。
【0031】
次に受信回路の一例を図6に示す。この受信回路は、基準電圧に対し入力電圧が高いか、低いかによって入力信号のHigh、Lowを判定する差動型受信回路である。ここで用いる基準電圧は受信回路を構成する集積回路内で作ることもできるが、集積回路内部で発生した電源ノイズや外部より入った電源ノイズなどにより電源が変動すると、これにともない基準電圧も変動するため、基準電圧は外部より供給するのがより良い。この受信回路についても先に提示した文献に開示されている。
【0032】
なお、図4では各回路ブロック内の受信回路は1つしか記載されていないが、本発明は受信回路の数に制限されるものではない。
【0033】
このように構成された信号伝送回路において、抵抗80〜83の抵抗値を以下の方法で設定する。例えば、抵抗80の抵抗値は伝送線路11のインピーダンスからバス100のインピーダンスの半分を引いた値にする。バス100のインピーダンスの半分とするのは、送出回路ブロックからの信号はバス100との接点Bにおいて2方向に分岐するからである。
【0034】
つまり伝送線路11のインピーダンスをZs、バス100のインピーダンスをZ0、抵抗80の抵抗値をRmとすれば、
Rm=Zs−Z0/2 (1)
とする。
【0035】
これにより、伝送線路11から見た抵抗80とバス100との合成インピーダンスは伝送線路11自身のインピーダンスと等しくなり、分岐配線内での反射の繰り返しを防止することができる。
【0036】
抵抗81〜83についても同様の方法で設定する。これにより、他のブロックにおいても、前記したブロック1と同等の効果をもたらすことが出来る。
【0037】
なお、前記した本発明の効果は式(1)で求めた抵抗値の抵抗によってのみ有効なものではなく、式(1)で求めた抵抗値の近傍であれば、十分有効なものである。
【0038】
そこで(1)で求めた抵抗の効果を説明するために、図4の回路図を用いて送出回路21がLow出力からHigh出力へと切り替わった時に図中の各点にどのような波形が伝わるのかを以下に説明する。
【0039】
図4において伝送線路100のインピーダンスを50Ω、分岐配線11〜14のインピーダンスを100Ω、終端抵抗50、51をそれぞれ50Ω、終端電源60、61を1.5V、そして送出回路21のオン抵抗を10Ωとする。
【0040】
また、送出回路21はHigh出力時には伝送線路を3V電源と接続し、Low出力時にはグランド、すなわち0Vと接続する回路である。また図中の32〜34を受信回路とする。このとき、抵抗80〜83の抵抗値は式(1)より75Ωである。
【0041】
まず、送出回路21からLow出力をしたときの伝送線路100の電位を求める。伝送線路の電圧は終端電源1.5Vを終端抵抗50、51と抵抗80、そして送出回路21のオン抵抗によって分圧された電圧となるから
1.5×(75+10)/(10+75+25)=1.16(V)
となる。
【0042】
図4の回路では、送出回路21から出た信号はB点で反射せずに、すべて伝送線路100に伝わる。このため、送出回路の出力をLowからHighへと切り替えたときのB点に伝わる信号の電位は、終端電源1.5Vと送出回路21の電源3Vを終端抵抗50、51、抵抗80、送出回路21のオン抵抗によって分圧された電圧となるから、B点での信号電位は
1.5+(3ー1.5)×25/(10+75+25)=1.84V
となる。すなわち、B点に伝わる信号の振幅は、
1.84−1.116==0.68V
である。
【0043】
この伝送線路100に伝わった振幅0.68Vの信号はC点に伝わると、前方に50Ωの伝送線路と75Ωの抵抗と100Ωの伝送線路が見えるが、この2本の配線の合成インピーダンス38.9Ωと、いままで伝わってきた伝送線路のインピーダンス50Ωとが異なるため、インピーダンスの不整合による反射が起こる。
【0044】
透過係数を求めると、
1ー(50ー38.9)/(50+38.9)=0.875
となり、E点を通過する信号の電位は、B点の信号振幅0.68Vに透過率0.875を掛け、初期電位を加えた電位となる。すなわち、
0.68×0.875+1.16=1.76(V)
となる。同様の反射が点E、点Gでも起こり、それぞれの電位は1.68(V)、1.61(V)となる。
【0045】
これらの結果を示したのが図7である。図7において、(a)は図4に示す点Cに着目し、点Cに入ってくる信号である点Bと、点Cから出て行く信号である点Dと点Eの信号波形を示したものである。同様に(b)は点Eに着目した信号波形を示した図、(c)は点Gに着目した信号波形を示した図である。図7中、702は図4における点Bの信号波形,703はC点,704はD点,705はE点,706はF点,707はG点,708はH点の信号波形を示している。信号の立ち下がり時においても、同様のことがおこり、そのときの信号波形は図8のようになる。図8においても、702から708はそれぞれ図4におけるB点からH点までの信号波形を示す。
【0046】
このように、本実施例で明らかにした信号伝送回路を用いると、各分岐点における送出回路21からの最初の信号は、すべて基準電圧(上記条件では1.5V)を越えていることがわかる。
【0047】
なお、分岐配線の本数が多くなると本実施例で用いた信号伝送回路を用いても、基準電圧を越えることが出来なくなる。この場合についての対策については実施例3で明らかにする。
【0048】
また、点C、E、Gで伝送線路12〜14に入った信号は、それぞれ受信回路のところで全反射し、分岐点に戻るのだが、今回の回路ではインピーダンス整合がとれているため、分岐点で反射することなく1回で全電位を伝送線路100に伝えることが出来る。
【0049】
図より明らかのように、本発明によって挿入した抵抗によって、反射による電位降下が大幅に削減でき、送出回路から遠い受信回路での信号電位落ち込みもわずかなものになっている。
【0050】
このように、抵抗の挿入によって、伝送線路における信号の低振幅化と高速伝送を同時に実現している。
【0051】
また、低振幅の割合は伝送線路100インピーダンスと各ブロック内の伝送線路のインピーダンスを変えることにより、自由に設計することが出来る。例えば、送出回路のオン抵抗が10Ωの場合、ブロック内伝送線路のインピーダンスを100Ω、そして伝送線路100のインピーダンスを25Ωとすると、伝送線路上の信号振幅は、抵抗80〜83が87.5Ωとなるので、
1.5×20/(20+100+10)×2=0.34(V)
となる。このときの波形を図18、図19に示す。図中の702から708は図4におけるB点からH点の信号波形を示す。この図より、振幅がさらに小さくなり、しかも落ち込みの小さな波形が得られていることがわかる。
【0052】
また、抵抗80〜83はユニット内の負荷容量による伝送線路100のインピーダンス低下を低減する効果もある。すなわち、伝送線路100と回路ブロック1〜5との間に抵抗を挿入すると、回路ブロック内の容量は抵抗を通して見えるため、この結果、伝送線路のインピーダンスの低下は抑えられる。
【0053】
さらに、本発明による信号伝達方式を用いると、動作中の伝送線路にボードを新たに追加したり、実装されているボードを抜き取る場合、すなわち活線挿抜を行うときも本発明は有効な効果を生む。例えば、Low信号が伝わっている伝送線路にHighレベルに充電されたボードを挿入する場合を考える。このとき、ボード内の容量の電位と伝送線路の電位とが異なるために、ボードから伝送線路に電流が流れる。このときに流れた電流が伝送線路に伝わり波形歪となって伝送線路上、さらには分岐配線内の受信回路までで伝わる。 この波形歪が基準電圧を越えた電位になると、受信回路はHigh信号が伝わってきたものと認識して誤動作をする。
【0054】
波形歪の例を図9に示す。図9は従来の伝送線路において活線挿抜を行った時の波形である。
【0055】
また、図10に本発明で提供した伝送回路を用いて活線挿抜を行ったときの波形を示す。これらの図より明らかのように、活線挿抜による波形歪も本発明によって削減することができる。
【0056】
(実施例2)次に、実施例2として、双方向用伝送線路に本発明を適用した一実施例を説明する。
図11にその一実施例の基本ブロック図を示す。回路ブロック1〜4には送出回路21〜24と受信回路31〜34と抵抗80〜83と伝送線路11〜14を備える。伝送線路100は各回路ブロック1〜4を接続し、さらに伝送線路100の特性インピーダンス値の抵抗値をもつ抵抗50、51によって終端する構成である。
【0057】
なお、図11では両端終端した例を示したが、抵抗1つで終端した片端終端でもよい。また、図11ではブロックの数が4の場合を示しているが、ブロックの数は2以上であれば、本発明は適用できる。
【0058】
図11で示す各回路ブロックに有する送出回路21〜24と受信回路31から34の構成は、図5、図6で説明したものと同じである。また、抵抗80から83の値も図4で示す実施例1における決め方と同様である。更に、回路ブロック1から信号を発する場合を想定した場合に、点Aから点Hにおける信号波形は、実施例1と同様である。
【0059】
実施例2で示す1つの回路ブロックで送出回路及び受信回路を有する構成において、抵抗値を前述の式(1)で求めた抵抗値またはその近傍の値の抵抗値とすることにより、送出回路の切り替えに伴う待ち時間を短縮することができる。以下では、図11に示す回路構成において、送出回路の切替動作を行なったときの信号波形の変化について示す。
【0060】
まず送出回路の切り替えを以下の手順で行う
(1)送出回路21よりHigh信号を出力する。
(2)(1)より10ns後に、送出回路21をハイ・インピーダンスにし、また同時に送出回路24よりHigh信号を出力する。
【0061】
こうして送出回路の切り替えを行うと、送出回路21近傍の伝送線路では送出回路24からのHigh信号が伝わってくるまでの間、終端電位によって信号電位は落ち込み、この落ち込み波形が伝送線路を経て各分岐配線に伝わる。
この落ち込み波形の各点での波形を、抵抗が無い従来の伝送線路の場合を図12に、本発明で提供した伝送線路で評価した結果を図13に示す。図中の波形は、送出回路21があるユニット1の隣にあるユニット2の受信回路32における入力部での波形である。
【0062】
図12より明らからのように、従来の伝送線路においては分岐配線内における反射の繰り返しの影響と送出回路の切り替えに伴う信号の落ち込みの影響がかさなり、受信回路が入力信号を取り込めるのは、送出回路が切り替わってから2Tdの時間の後であることがわかる。ここでTdとは信号が伝送線路の端から端まで伝わる時間であり、ここでは約6nsである。
一方、本発明で提供する伝送線路によれば送出回路が切り替わってからTd待てば取り込むことができる。すなわち、本発明によって送出回路の切り替えに伴う待ち時間を2TdからTdへと短縮することができる。
【0063】
なお、本実施例ではHighからHighへの切り替えについて説明を行ったが、LowからLow、LowからHigh、HighからLowのすべての切り替えにおいても同様である。またこの効果は切り替わる送出回路には依存せずすべての組み合わせにおいて有効である。
【0064】
(実施例3)本実施例では、前記実施例1、2において、分岐配線の先にある容量が大きい場合や分岐配線の本数が多い場合に有効な発明を説明する。単一方向用伝送線路における本実施例を説明する基本ブロック図を図14に、また双方向用伝送路における本実施例を説明する基本ブロック図を図15に示す。図14においては回路ブロック1に送出回路21があり、回路ブロック2〜4には受信回路32〜34がある。さらに各ブロックに抵抗80〜83と伝送線路11〜14がある。また図15においては、回路ブロック1〜4には送出回路21〜24と受信回路31〜34とがあり、さらに抵抗80〜83と伝送線路11〜14がある。また図14、図15とも伝送線路100は各回路ブロック1〜4を接続し、さらに伝送線路100の特性インピーダンス値の抵抗値をもつ抵抗50、51によって終端されている。
【0065】
なお、図14、15において両端終端した例を示したが、抵抗1つで終端した片端終端でもよい。また、図14、15ではブロックの数が4の場合を示しているが、ブロックの数は2以上であれば、本発明は適用できる。90〜93はスイッチ、110〜113は抵抗である。
【0066】
本実施例では、図14または15の基本ブロック図を用いてスイッチの動作、およびその効果について説明を行い、それ以外は実施例1、2と同等であるのでここでは省略する。 分岐配線の先にある容量が重くなったり、分岐配線の本数が多くなると、伝送線路の分岐点における信号電位の落ち込みはますます大きくなり、実施例1、2においても、落ち込み量を抑えることは不可能となる。
【0067】
例えば、実施例1で示した例での条件、すなわち図4において伝送線路100のインピーダンスを50Ω、分岐配線11〜14のインピーダンスを100Ω、終端抵抗50、51をそれぞれ50Ω、終端電源60、61を1.5V、抵抗80〜83の抵抗値を75Ω、送出回路21のオン抵抗を10Ωとし、また、送出回路21はHigh出力時には伝送線路を3V電源と接続し、Low出力時にはグランド、すなわち0Vと接続する回路とすると、このようなバスでは分岐配線が6本を越えると、6番目以降の最初に分岐点に到達する信号は基準電圧(Vref)を越えることができない。
【0068】
このため、実施例3ではこの分岐点での信号電位の落ち込み分を埋め合わせるのに十分な電流を、送出回路動作時に余分に流すことで、信号電位の落ち込みによる遅延時間をなくす方法について説明する。
【0069】
まず送出回路を動かす時に、送出回路がある回路ブロックのスイッチを閉じ、伝送線路100とユニット内伝送線路との間の抵抗を下げる。これにより、バス100における信号振幅を大きくすることができる。
【0070】
例えば、終端抵抗50、51を50Ω、マッチング抵抗80〜83の抵抗値を75Ω、送出回路21〜25のオン抵抗を10Ω、そしてスイッチの抵抗80〜83の抵抗を10Ωとすると、スイッチを閉じることにより、伝送線路100と分岐配線11との間の抵抗は75Ωから8.8Ωに低減し、伝送線路100上の振幅は0.68Vから1.3Vへと振幅が大きくなり、分岐点における信号電圧の落ち込みによる遅延時間をなくすことができる。
【0071】
さらに、つぎのサイクルで信号が反転した場合でも高速転送が行えるようにするために、たとえば送出回路が信号を出してから、0.3サイクル後にスイッチを開く。こうすることで、本来設定した信号振幅に戻すことができ、高速転送が可能な小振幅に戻る。
【0072】
この発明の効果を説明する図面を図16、17に示す。この図に示した波形は図14、15の回路を用いて、送出回路21を動かした時の波形である。図16は波形の立ち上がり時の波形、図17は立ち下がり時の波形である。
【0073】
図16,17において、(a)は図14に示す点Cに着目し、点Cに入ってくる信号である点Bと、点Cから出て行く信号である点Dと点Eの信号波形を示したものである。同様に(b)は点Eに着目した信号波形を示した図、(c)は点Gに着目した信号波形を示した図である。1402は図14における点Bの信号波形,1403はC点,1404はD点,1405はE点,1406はF点,1407はG点,1408はH点の信号波形を示している。
【0074】
スイッチを使うことで、伝送線路100における信号振幅を大きくすることができ、分岐点における信号電位の落ち込みによる遅延時間をなくすことができていることがわかる。 このようにスイッチを制御することで、負荷容量の大きい伝送線路や分岐配線の本数が多い伝送線路において高速な小振幅転送が可能となる。
【0075】
スイッチの制御は図示していないが、送出回路を含む回路ブロック内の制御部が行なう。 また、抵抗の代わりに容量を用いても同様の効果を作ることが出来る。容量を用いた場合の一実施例を図20、図21に示す。図20は図14に示す例を容量に変更した例を、図21は図15に示す例の抵抗を容量に変更した例を示す。ここで、120〜123が容量である。容量は一般的には、数十ピコファラッド程度のものが望ましい。
【0076】
送出回路からの信号により容量の送出側の電位が変化すると、電荷保存則により容量の伝送線100側の電位も上がるため、抵抗80〜83のみを介して変化させた振幅に比べ、大きな振幅を得ることができる。
【0077】
なお、スイッチは送出回路を動かすユニットにあるスイッチを閉じ、そのほかのスイッチは開くのがもっとも良い。また、容量によって大きくなった伝送線路100上の振幅は終端50、51によって数ns程度で元の振幅に戻るため、送出回路が動いている間はスイッチを閉じたままでも良い。
【0078】
図22、図23は、図20の回路図において送出回路21を動かした時の各点における立ち上がり波形、立ち下がり波形を示したものである。
【0079】
図22,23において、(a)は図20に示す点Cに着目し、点Cに入ってくる信号である点Bと、点Cから出て行く信号である点Dと点Eの信号波形を示したものである。同様に(b)は点Eに着目した信号波形を示した図、(c)は点Gに着目した信号波形を示した図である。図中2002は図20における点Bの信号波形,2003はC点,2004はD点,2005はE点,2006はF点,2007はG点,2008はH点の信号波形を示している。
このように、容量を用いても伝送線路100における信号振幅を大きくすることができ、分岐点における信号電位の落ち込みによる遅延時間をなくすことができる。
【0080】
【発明の効果】
本発明によれば分岐配線のインピーダンスからバスのインピーダンスの半分を引いた値の近傍の抵抗値を持った抵抗を分岐配線とバスとの間に挿入することにより、分岐配線内での反射の繰り返しを防止することができ、挿入抵抗、終端抵抗の分圧によって伝送線路上の振幅を低振幅にすることができるので、高速に信号伝送が可能となる。また、伝送線路上に多数の分岐点がある場合、分岐配線内の容量が抵抗を通して見えるためバスのインピーダンスの低下を抑える効果もある。更に、活線挿抜における波形歪も抑えることができる。
【図面の簡単な説明】
【図1】従来の単一方向用伝送線路を説明する図である。
【図2】従来の伝送線路を用いたときの信号波形(立ち上がり波形)を説明する図である。
【図3】従来の伝送線路を用いたときの信号波形(立ち下がり波形)を説明する図である。
【図4】本発明の実施例1を示すブロック図である。
【図5】送出回路の一例を説明する図である。
【図6】差動型受信回路の一例を説明する図である。
【図7】本発明の実施例1の信号波形(立ち上がり波形)を表す図である。
【図8】本発明の実施例1の信号波形(立ち下がり波形)を表す図である。
【図9】従来の伝送線路を用いた場合の活線挿抜による波形歪を示す図である。
【図10】本発明の実施例1の回路を用いた場合の活線挿抜による波形歪を示す図である。
【図11】本発明の実施例2を示すブロック図である。
【図12】従来の伝送線路を用いて送出回路の切り替えを行ったときの波形を示す図である。
【図13】本発明の実施例2の回路を用いて送出回路の切り替えを行ったときの波形を示す図である。
【図14】本発明の実施例3を示すブロック図である。
【図15】本発明の実施例3の他の例を示すブロック図である。
【図16】本発明の実施例3の回路を用いた場合の信号波形(立ち上がり波形)を示す図である。
【図17】本発明の実施例3の回路を用いた場合の信号波形(立ち下がり波形)を示す図である。
【図18】本発明の実施例1の回路において伝送路のインピーダンスを変えた場合の信号波形(立ち上がり波形)を示す図である。
【図19】本発明の実施例1の回路において伝送路のインピーダンスを変えた場合の信号波形(立ち下がり波形)を示す図である。
【図20】本発明の実施例3の抵抗を容量に変更した例を示す図である。
【図21】本発明の実施例3抵抗を容量に変更した他の例を示す図である。
【図22】図20で示す例を用いた場合の信号波形(立ち上がり波形)を示す図である。
【図23】図20で示す例を用いた場合の信号波形(立ち下がり波形)を示す図である。
【符号の説明】
1,2,3,4…回路ブロック
11,12,13,14…伝送線路
21,22,23,24…送信回路
31,32,33,34…受信回路
50,51,52,53…終端抵抗
62…ドライバ供給電源,63…グランド
70,71,72,73,74,75,76…MOSFET
80,82,83…マッチング抵抗
90,91,92,93…スイッチ
100…回路ブロック間伝達用伝送線路
110,111,112,113…抵抗
120,121,122,123…容量
Vref 基準電圧
Claims (6)
- 少なくとも一端を終端抵抗で終端した第1の伝送線路と、
第1の受信回路と第1の送信回路を有する第1のメモリと、
前記第1のメモリと前記第1の伝送線路の間で信号を伝送する第2の伝送線路と、
前記第2の伝送線路と前記第1の伝送線路の間にある第1の抵抗素子と、
前記第1の送信回路から出力される信号の信号振幅を変える第1の切換回路と、
第2の受信回路と第2の送信回路を有する第2のメモリと、
前記第2のメモリと前記第1の伝送線路の間で信号を伝送する第3の伝送線路と、
前記第3の伝送線路と前記第1の伝送線路の間の第2の抵抗素子と、
前記第2の送信回路から出力される信号の信号振幅を変える第2の切換回路と、
を備えたメモリ等の素子間の信号伝送システム。 - 請求項1記載のメモリ等の素子間の信号伝送システムにおいて、
前記第1の切換回路は、前記第1の抵抗素子と並列に設けられ、第3の抵抗素子と信号送出時は閉じており信号送出後一定時間の後に開く第1のスイッチング素子とからなり、
前記第2の切換回路は、前記第2の抵抗素子と並列に設けられ、
第4の抵抗素子と信号送出時は閉じており信号送出後一定時間後に開く第2のスイッチング素子とからなることを特徴とするメモリ等の素子間の信号伝送システム。 - 請求項1記載のメモリ等の素子間の信号伝送システムにおいて、
前記第1の切換回路は、前記第1の抵抗素子と並列に設けられ、第1の容量素子と信号送出時は閉じておリ信号送出後一定時間の後に開く第1のスイッチング素子とからなり、
前記第2の切換回路は、前記第2の抵抗素子と並列に設けられ、第2の容量素子と信号送出時は閉じておリ信号送出後一定時間の後に開く第2のスイッチング素子とからなることを特徴とするメモリ等の素子間の信号伝送システム。 - 少なくとも一端を終端抵抗で終端した信号を伝送する第1の伝送線路と、
第1の受信回路と第1の送信回路を有するメモリと、
前記メモリと前記第1の伝送線路の間で信号を伝送する第2の伝送線路と、
前記第2の伝送線路と前記第1の伝送線路の間の第1の抵抗素子と、
前記第1の送信回路から出力される信号の信号振幅を変える第1の切換回路と、
前記メモリから出力された信号を受信する第2の受信回路と、
前記メモリに信号を送信する第2の送信回路と、
前記第2の受信回路及び前記第2の送信回路と前記第1の伝送線路の間で信号を伝送する第3の伝送線路と、
前記第3の伝送線路と前記第1の伝送線路の間の第2の抵抗素子を備えたメモリ等の素子間の信号伝送システム。 - 請求項4記載のメモリ等の素子間のメモリシステムにおいて、
前記第1の切換回路は、前記第1の抵抗素子と並列に設けられ、
第3の抵抗素子と信号送出時は閉じており信号送出後一定時間の後に開く第1のスイッチング素子とからなることを特徴とするメモリ等の素子間の信号伝送システム。 - 請求項4記載のメモリ等の素子間のメモリシステムにおいて、
前記第1の切換回路は、前記第1の抵抗素子と並列に設けられ、第1の容量素子と信号送出時は閉じておリ信号送出後一定時間の後に開く第1のスイッチング素子とからなることを特徴とするメモリ等の素子間の信号伝送システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002005468A JP3551957B2 (ja) | 2002-01-15 | 2002-01-15 | メモリ等の素子間の信号伝送システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002005468A JP3551957B2 (ja) | 2002-01-15 | 2002-01-15 | メモリ等の素子間の信号伝送システム |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15881598A Division JP3284973B2 (ja) | 1998-06-08 | 1998-06-08 | メモリ等の素子間の信号伝送システム |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003384482A Division JP3666497B2 (ja) | 2003-11-14 | 2003-11-14 | 信号伝送装置及び回路ブロック |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002325107A JP2002325107A (ja) | 2002-11-08 |
JP3551957B2 true JP3551957B2 (ja) | 2004-08-11 |
Family
ID=19191109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002005468A Expired - Lifetime JP3551957B2 (ja) | 2002-01-15 | 2002-01-15 | メモリ等の素子間の信号伝送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3551957B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101177413B1 (ko) * | 2012-01-11 | 2012-08-27 | 주식회사 아나패스 | 차동 신호 회로 및 이를 이용한 통신 방법 |
CN107409107B (zh) * | 2015-04-06 | 2021-01-26 | 索尼公司 | 总线***和通信装置 |
-
2002
- 2002-01-15 JP JP2002005468A patent/JP3551957B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2002325107A (ja) | 2002-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2882266B2 (ja) | 信号伝送装置及び回路ブロック | |
US5668834A (en) | Signal transmitting device suitable for fast signal transmission including an arrangement to reduce signal amplitude in a second stage transmission line | |
US7383373B1 (en) | Deriving corresponding signals | |
WO2000070474A1 (en) | Apparatus for reducing reflections when using dynamic termination logic signaling | |
US6838900B2 (en) | Middle pull-up point-to-point transceiving bus structure | |
JP3551957B2 (ja) | メモリ等の素子間の信号伝送システム | |
JP2002033775A (ja) | インターフェース回路 | |
JP3008873B2 (ja) | 信号伝送装置 | |
JPH07302144A (ja) | インタフェース回路 | |
JP3551956B2 (ja) | メモリ等の素子間の信号伝送システムに接続する回路ブロック | |
JP3284973B2 (ja) | メモリ等の素子間の信号伝送システム | |
JP3666497B2 (ja) | 信号伝送装置及び回路ブロック | |
US6265912B1 (en) | High-speed bus capable of effectively suppressing a noise on a bus line | |
JPH07283836A (ja) | 信号伝送装置及び信号受信モジュール | |
US6163165A (en) | Method for operating an information handling system | |
US6842038B1 (en) | Self optimizing off chip driver | |
JP3339582B2 (ja) | 信号伝送装置 | |
JP3613265B2 (ja) | ボード | |
JPH07250104A (ja) | 信号伝送回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040227 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040419 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |