JP3550157B2 - 回路測定用端子の製造方法 - Google Patents
回路測定用端子の製造方法 Download PDFInfo
- Publication number
- JP3550157B2 JP3550157B2 JP00837392A JP837392A JP3550157B2 JP 3550157 B2 JP3550157 B2 JP 3550157B2 JP 00837392 A JP00837392 A JP 00837392A JP 837392 A JP837392 A JP 837392A JP 3550157 B2 JP3550157 B2 JP 3550157B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- needle
- forming
- opening
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【産業上の利用分野】
この発明は、例えば半導体集積回路の特性を測定するため、半導体集積回路のパッドに接触される回路測定用端子の製造方法に関するものである。
【0002】
【従来の技術】
半導体集積回路は、製造段階において何度か電気的特性を測定する必要がある。例えばLSIの場合、ウェハ内に回路素子を製造した段階で、各チップを構成する回路素子の動作をテストするための測定が行われ、この後、ウェハから切取られたチップをパッケージに収容したり、TABテープに実装した状態で、再度動作をテストするための測定が行われる。このうち、前者は、通常タングステン等の金属によって構成された針状の測定端子を有するプローブカードが使用される。また、後者は、アウターリードが挿入されるソケットを使用することが多いが、TABの場合は、プローブカードが使用されることがある。
【0003】
図1、図2は、従来のプローブカードを示すものである。このプローブカード10において、カード基板11の中央部には開口部11a設けられている。カード基板11の裏面には複数の配線パターン12が設けられ、これら配線パターン12には、細い金属製の針13の一端が接続されている。これら針13はさらに図示せぬ樹脂によってカード基板11に固定されている。これら針13の他端は、例えばウェハ14に形成されたLSIチップ15のパッド16に接触される。このように針13をLSIチップ15のパッド16に接触した状態で所要の測定が行われる。
【0004】
【発明が解決しようとする課題】
ところで、LISの高密度化に伴い、前記パッド16のサイズは小さくなっており、しかも、パッド16の数は増大している。特に、論理デバイスでは300〜500個のパッドを有するものも珍しくなくなっている。したがって、パッド相互の間隔が狭くなっているため、図1、図2に示すような従来のプローブカードでは、この状況に対応できなくなりつつある。
すなわち、パッドのサイズが小さくなった場合、次のような問題が生ずる。
【0005】
従来のプローブカード10では、針13が傾斜してパッド16の表面に接触している。パッド16は通常アルミニウム合金によって構成されており、この表面には酸化膜ができる。このため、プローブカード10に加重を加え、針13で酸化膜を擦って除去している。しかし、パッドのサイズが小さくなった場合、針13で酸化膜を擦る際、図3、図4に示すように、針13がパッド16からはみ出し、表面保護用の絶縁膜17を破ることがある。
次に、パッドの間隔が狭くなった場合、次のような問題が生ずる。
【0006】
この場合、プローブカードの針の位置精度を維持できなくなる。すなわち、通常、プローブカードの針の位置は樹脂によって配線パターンに固定され、この後、針の相互間隔が微調整される。しかし、針の先端の径は、30μm程度であり、パッドのピッチが80μmであると、針の平均間隔は50μmとなり、製造が困難となりつつある。
また、パッドの数が増加した場合、次のような問題が生ずる。
【0007】
すなわち、図1、図2に示す従来のプローブカードは、針13が平面状に並べられており、針13の間隔はパッド16に接触する他端部から配線パターン12に接続される一端部に向けて次第に広げられている。これは、配線パターン12の相互間隔を確保し、外部へ信号を取出すための配線の接続を容易にするためである。しかし、パッドの数が増加した場合、配線パターン12の相互間隔を十分確保することが困難となる。
【0008】
さらに、近時、高温の状態でLSIをテストすることが増えつつある。この場合、プローブカードもある程度高温となるが、LSIの基板としてのシリコンウェハと、プローブカードのカード基板を構成する例えばエポキシ樹脂は、熱膨張係数が異なっている。このため、針の位置とパッドの位置が大きくずれ、測定が困難となることがあった。
このように、従来のプローブカードでは、狭ピッチ、小サイズ、多数個のパッドに対応することが困難なものであった。
【0009】
この発明は、上記課題を解決するものであり、その目的とするところは、パッドが狭ピッチ、小サイズとなり、且つ、パッド数が増大した場合においても、確実に接触することが可能な回路測定用端子の製造方法を提供しようとするものである。
【0010】
【課題を解決するための手段】
この発明は上記課題を解決するため、半導体集積回路のパッドに接触される回路測定用端子の製造方法であって、成長を制御できる材料からなる基板の表面に基板と絶縁された複数の配線パターンを形成し、これら配線パターンに前記基板を露出させる第1の開口部をそれぞれ形成する工程と、前記基板および配線パターンの全面に絶縁膜を形成し、この絶縁膜に前記各第1の開口部に対応して前記第1の開口部より直径の大きく、前記配線パターンの一部を露出させる第2の開口部を形成する工程と、前記各第1の開口部内に、前記基板と合金を形成するための金属を配置する工程と、前記基板と同一材料を含む雰囲気内において、前記金属内に前記基板と同一材料を取込み前記第1の開口部内の基板上に前記基板と同一材料からなる針状結晶をそれぞれ成長させる工程と、これら針状結晶の表面に、前記第2の開口部から露出された配線パターンと接続される導電性金属をそれぞれ設ける工程とを具備することを特徴とする。
【0015】
また、この発明は、半導体集積回路のパッドに接触される回路測定用端子の製造方法であって、成長を制御できる材料からなる基板の表面に、この基板と合金を形成するための金属を複数個配置する工程と、前記基板と同一材料を含む雰囲気内において、前記金属内に前記基板と同一材料を取込み基板上に前記基板と同一材料からなる複数の針状結晶を成長させる工程と、これら針状結晶および前記基板の表面に導電性金属を形成する工程と、前記基板の表面に位置する導電性金属上に、複数の前記針状結晶を保持するための絶縁体を形成する工程と、前記基板および基板の表面に位置する導電性金属を除去する工程と、前記絶縁体の裏面に、複数の前記針状結晶の表面に設けられた前記導電性金属とそれぞれ接続される複数の配線パターンを形成する工程とを具備することを特徴とする。
【0016】
【作用】
この発明は、基板上に針状結晶を成長させ、この針状結晶の表面に金属を設けるとともに、針状結晶の表面に設けられた金属と接続された配線パターンを設け、測定用端子を形成している。これら針状結晶や配線パターン等は、LSIの微細加工プロセスに用いられるリゾグラフやドライエッチング等の技術を使用して形成できるため、従来のプローブカードに比べて飛躍的に微細化することができる。したがって、パッドの数が増大したり、パッド相互のピッチが狭まった場合においても十分対応できるものである。
【0017】
【実施例】
以下、この発明の一実施例について図面を参照して説明する。
【0018】
先ず、基板の所定の位置に針状結晶を形成する方法について説明する。この方法は、「R.S.Wagner and W.C.Ellis : Appl.Phys Letters 4 (1964) 89」に開示されているものである。
【0019】
図5(a)において、表面が(111)面であるシリコン単結晶(Si)31の所定の位置に金(Au)粒子32を載置する。これをSiH4 、Sicl4 等のシリコンを含むガスの雰囲気中でSi−Au合金の融点以上に加熱する。Si−Au合金はその融点が低いため、金粒子32が載置された部分にこの合金の液滴ができる。このとき、ガスの熱分解により、シリコンが雰囲気中より取込まれるが、液状体は他の固体状態に比べてシリコン原子を取込み易く、Si−Au合金の液滴中には次第にシリコンが過剰となる。この過剰シリコンはシリコン基板31上にエピタキシャル成長し、同図(b)に示すように、[111]軸方向に沿って針状結晶33が成長する。この針状結晶33は単結晶であり、基板31の結晶方向と同一方位を有する。また、この針状結晶33の直径は液滴の直径とほぼ同一である。
次に、上記シリコンの針状結晶を形成する方法を用いた回路測定用端子の製造方法について説明する。
図6、図7は、この発明の第1の実施例を示すものである。
【0020】
先ず、図6(a)において、表面が(111)面であるシリコン単結晶基板41の上にタングステンによって信号伝送用の配線パターン42を形成する。このとき、配線パターン42と基板41との反応を抑えるため、基板41上に、先ずTiN層43を設け、このTiN層43の上に配線パターン42を形成する。これら配線パターン42とTiN層43の針状結晶を形成する部分には、針状結晶の直径に相当する開口部44が設けられている。したがって、この開口部44では、基板41が露出されている。
【0021】
次に、図6(b)に示すように、前記配線パターン42、開口部44を含む基板41の全面に、CVD法等によってSiO2 膜45を形成し、このSiO2 膜45の前記開口部44と対応する部分に開口部46を形成する。この開口部46の直径は前記開口部44の直径より若干大きくされ、この開口部46より配線パターン42の一部が露出されている。
【0022】
次に、図6(c)に示すように、この開口部46内のみに金(Au)47を堆積する。この堆積方法としては、例えば選択性を有する金の無電界メッキ法、あるいは蒸着等により金を開口部46内を含むSiO2 膜45の全面に堆積し、これをエッチバック法により除去し、開口部46の内部のみに金47を残す方法が適用できる。
【0023】
この後、基板41をSi−Au合金の融点以上に加熱することにより、開口部44内の基板41上に、図7(a)に示すように、Si−Au液滴48を形成する。
次に、例えばSiCl4 ガスを供給することにより、開口部44内の基板41上に、図7(b)に示すように、シリコンの針状結晶49を成長させる。
【0024】
最後に、図7(c)に示すように、成長されたシリコンの針状結晶49の表面に、例えば選択性を有する無電界メッキ法により、金50をコートする。この針状結晶49の表面にコートされた金50は、開口部46内に露出されたタングステンの配線パターン42と接続される。このようにしてシリコン基板41上の所定の位置に針状の測定用端子51を形成することができる。
【0025】
上記実施例によれば、この測定用端子51を、LSIの微細加工プロセスに用いられるリゾグラフ、ドライエッチング等の技術を使用して形成できるため、従来のプローブカードに比べて飛躍的に微細化することができる。したがって、パッドの数が増大したり、パッド相互のピッチが狭まった場合においても十分対応できるものである。上記方法によって、具体的には、直径が50μm、相互間隔が100μm、高さが1〜2mmの測定用端子51を作ることができた。
【0026】
また、上記実施例の場合、基板41がシリコンであるため、熱膨張計数がLSIのウェハと同一である。したがって、高温の条件で測定する場合においても、パッドと測定用端子51の位置ずれを防止することができる。
【0027】
さて、前述したように、従来のプローブカードは、針によってパッドの表面を斜めから擦することにより、表面の自然酸化膜を破っていた。この実施例において、測定用端子51の先端は、Si−Au合金である。この測定用端子51の先端を、図8に示すように、アルミニウム合金製のパッド52の表面に当接し、基板41を加圧すると、測定用端子51によって自然酸化膜53が破かれ、測定用端子51とパッド52とが接触される。
【0028】
上記のように基板41を加圧すると、図9に示すように、測定用端子51は弾性変化して湾曲する。この測定用端子51を構成する針状結晶は殆ど結晶欠陥のない完全結晶であるため機械的強度が強く、弾性変形範囲が大きい。具体的には、直径が30μm、長さが1mmの測定用端子51に対して、その軸方向に8gfの加重を加えた場合、図9に示す反り量lは400μmであった。このように、測定用端子51は機械的強度が強いため、測定用端子51によってパッド52の自然酸化膜53を確実に破ることができるとともに、多数回の使用にも絶え得るものである。
尚、基板41全体を超音波を印加し、測定用端子51を振動させることにより、パッド52の自然酸化膜53を一層有効に除去することができる。
次に、図10、図11を参照して参考例について説明する。
【0029】
前記第1の実施例では、測定用端子51相互は、シリコン基板41の抵抗によって絶縁されている。不純物を添加しないシリコンを使用した場合、かなりの高抵抗を得ることができるが、この参考例においては、測定用端子51相互をより完全に絶縁する方法について説明する。
【0030】
先ず、図10(a)に示すように、シリコン基板61上に金粒子62を載置し、図10(b)に示すように、第1の実施例と同様にしてシリコン基板61上に針状結晶63を成長させる。次に、図10(c)に示すように、シリコン基板61および針状結晶63の全面にSiO2 膜64を堆積させる。このSiO2 膜64は、例えばSiO2 が過飽和状態にある弗酸溶液から析出して形成される。
【0031】
この後、図11(a)に示すように、蒸着法によりパラジウム(Pd)65を全面にコートする。このとき、針状結晶63の部分にもパラジウム65が十分コートされるよう、基板61を動かしながらコートする。さらに、針状結晶63のパラジウム65の表面を除くパラジウム65の上に、通常のスピンコート法により、レジスト66を塗布する。
【0032】
次に、図11(b)に示すように、通常の露光現像法により、配線パターンとなる以外の部分にのみレジスト66を残す。さらに、レジスト66によって覆われず、パラジウム65が露出された部分に電界メッキにより、金67をコートし、配線パターン68を形成する。
最後に、図11(c)に示すように、レジスト66を除去した後、金67をマスクとしてパラジウム65を除去する。
このようにして、図12に示す如く、配線パターン68と接続された測定用端子69が完成される。
【0033】
上記参考例によれば、測定用端子69相互は、SiO2 膜64によって完全に絶縁される。さらに、この実施例によっても、第1の実施例と同様の効果を得ることができる。
次に、図13を参照してこの発明の第2の実施例について説明する。
上記第1の実施例及び参考例においては、測定用端子と配線パターンを基板の表面で電気的に接続したが、基板の裏面でこれらを接続することも可能である。
【0034】
すなわち、図13(a)に示すように、第1の実施例及び参考例と同様にして、シリコン基板71上に針状結晶72を成長させ、この針状結晶72および基板71の全面に金73をコートする。この金73のコート方法は、例えば蒸着、無電界メッキ、またはペースト液へのディップである。
【0035】
次に、図13(b)に示すように、針状結晶72の金73の表面を除く、金73の表面に、溶剤によって溶かした樹脂74をスピンコート法により塗布し、乾燥させる。
【0036】
この後、図13(c)に示すように、基板71および基板71に設けられた金73を削り取り、金73がコートされた針状結晶72をそれぞれ分離する。続いて、樹脂74の裏面、且つ、前記針状結晶72と対応する部分に、例えばタングステンによって配線パターン75を形成し、この配線パターン75と針状結晶72の金73を接続する。このようにして、測定用端子76が完成される。
上記第2の実施例によれば、測定用端子76は樹脂74によって確実に絶縁され、しかも、第1の実施例及び参考例と同様の効果を得ることができる
【0037】
尚、上記第1の実施例、参考例、及び第2の実施例においては、シリコン基板から針状結晶を成長させたが、基板の材料としては、シリコンに限定されるものではなく、例えばSiC、Fe、Ni等成長を制御できる材料であればよい。
【0038】
また、基板の材料としてシリコンを使用する場合において、シリコンと合金を作るための金属は、金に限定されるものではなく、低融点合金となる物であればよい。
【0039】
さらに、針状結晶の表面には金をコートしたが、このコート材料は金に限定されるものではなく、他の金属でも可能である。但し、酸化物ができにくい貴金属が望ましい。
【0040】
また、回路測定用端子によって半導体集積回路の動作特性を測定する場合について説明したが、この発明の回路測定用端子は半導体集積回路に限定されるものではなく、他の回路の測定にも適用可能である。
【0041】
【発明の効果】
以上、詳述したようにこの発明によれば、パッドが狭ピッチ、小サイズとなり、且つ、パッド数が増大した場合においても、確実に接触することが可能な回路測定用端子の製造方法を提供できる。
【図面の簡単な説明】
【図1】従来のプローブカードを示す平面図。
【図2】図1の2−2線に沿った断面図。
【図3】従来の針とパッドの関係を説明するために示す図。
【図4】図3の側断面図。
【図5】図5(a)(b)は、この発明に適用される針状結晶の形成方法を説明するために示す図。
【図6】図6(a)乃至(c)は、この発明の第1の実施例に係わるものであり、製造工程を順次示す断面図。
【図7】図7(a)乃至(c)は、この発明の第1の実施例に係わるものであり、製造工程を順次示す断面図。
【図8】第1の実施例に係わる測定用端子とパッドの接触状態を示す側断面図。
【図9】第1の実施例に係わる測定用端子をパッドに接触し加圧した状態を示す側面図。
【図10】図10(a)乃至(c)は、参考例に係わるものであり、製造工程を順次示す断面図。
【図11】図11(a)乃至(c)は、参考例に係わるものであり、製造工程を順次示す断面図。
【図12】図11(c)の平面図。
【図13】図13(a)乃至(c)は、この発明の第2の実施例に係わるものであり、製造工程を順次示す断面図。
【符号の説明】
41、61、71…基板、42、68、75…配線パターン、49、63、72…針状結晶、50、67、73…金、51、69、76…測定用端子、52…パッド、62…金粒子、64…SiO2 膜、65…パラジウム、74…樹脂。
Claims (2)
- 半導体集積回路のパッドに接触される回路測定用端子の製造方法であって、
成長を制御できる材料からなる基板の表面に基板と絶縁された複数の配線パターンを形成し、これら配線パターンに前記基板を露出させる第1の開口部をそれぞれ形成する工程と、
前記基板および配線パターンの全面に絶縁膜を形成し、この絶縁膜に前記各第1の開口部に対応して前記第1の開口部より直径の大きく、前記配線パターンの一部を露出させる第2の開口部を形成する工程と、
前記各第1の開口部内に、前記基板と合金を形成するための金属を配置する工程と、
前記基板と同一材料を含む雰囲気内において、前記金属内に前記基板と同一材料を取込み前記第1の開口部内の基板上に前記基板と同一材料からなる針状結晶をそれぞれ成長させる工程と、
これら針状結晶の表面に、前記第2の開口部から露出された配線パターンと接続される導電性金属をそれぞれ設ける工程と、
を具備することを特徴とする回路測定用端子の製造方法。 - 半導体集積回路のパッドに接触される回路測定用端子の製造方法であって、
成長を制御できる材料からなる基板の表面に、この基板と合金を形成するための金属を複数個配置する工程と、
前記基板と同一材料を含む雰囲気内において、前記金属内に前記基板と同一材料を取込み基板上に前記基板と同一材料からなる複数の針状結晶を成長させる工程と、
これら針状結晶および前記基板の表面に導電性金属を形成する工程と、
前記基板の表面に位置する導電性金属上に、複数の前記針状結晶を保持するための絶縁体を形成する工程と、
前記基板および基板の表面に位置する導電性金属を除去する工程と、
前記絶縁体の裏面に、複数の前記針状結晶の表面に設けられた前記導電性金属とそれぞれ接続される複数の配線パターンを形成する工程と、
を具備することを特徴とする回路測定用端子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00837392A JP3550157B2 (ja) | 1992-01-21 | 1992-01-21 | 回路測定用端子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00837392A JP3550157B2 (ja) | 1992-01-21 | 1992-01-21 | 回路測定用端子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05198636A JPH05198636A (ja) | 1993-08-06 |
JP3550157B2 true JP3550157B2 (ja) | 2004-08-04 |
Family
ID=11691434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00837392A Expired - Fee Related JP3550157B2 (ja) | 1992-01-21 | 1992-01-21 | 回路測定用端子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3550157B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3456542B2 (ja) * | 1993-07-27 | 2003-10-14 | 電気化学工業株式会社 | 針状単結晶体の加工品の製法 |
JP3456541B2 (ja) * | 1993-07-27 | 2003-10-14 | 電気化学工業株式会社 | 導電性針状単結晶体及び包埋物 |
JPH07144999A (ja) * | 1993-11-22 | 1995-06-06 | Denki Kagaku Kogyo Kk | 針状単結晶体及びその製法 |
US5903161A (en) * | 1995-01-26 | 1999-05-11 | Denki Kagaku Kogyo Kabushiki Kaisha | Electrically conductive rod-shaped single crystal product and assembly for measuring electrical properties employing such product, as well as processes for their production |
JP2001174482A (ja) | 1999-12-21 | 2001-06-29 | Toshiba Corp | 電気的特性評価用接触針、プローブ構造体、プローブカード、および電気的特性評価用接触針の製造方法 |
JP4741949B2 (ja) | 2003-04-15 | 2011-08-10 | 日本電気株式会社 | 検査プローブ |
JP2005265720A (ja) | 2004-03-19 | 2005-09-29 | Nec Corp | 電気接点構造及びその形成方法と素子検査方法 |
JP2005334067A (ja) * | 2004-05-24 | 2005-12-08 | Toyohashi Univ Of Technology | 生体試料の物理現象または化学現象を検出する機能を有するマルチセンサ |
JP2005337756A (ja) * | 2004-05-24 | 2005-12-08 | Toyohashi Univ Of Technology | マルチプローブ、これによって形成されるマルチセンサおよびマルチプローブの製造方法 |
JP4553183B2 (ja) * | 2004-05-24 | 2010-09-29 | 国立大学法人豊橋技術科学大学 | マルチpHセンサおよびその製造方法 |
JP4573239B2 (ja) * | 2004-05-24 | 2010-11-04 | 国立大学法人豊橋技術科学大学 | 刺激供給機能およびそれに基づく物理現象または化学現象の検出機能を有するマルチプローブ |
US7852101B2 (en) | 2005-09-07 | 2010-12-14 | Nec Corporation | Semiconductor device testing apparatus and power supply unit for semiconductor device testing apparatus |
JP2007250996A (ja) * | 2006-03-17 | 2007-09-27 | Kyocera Corp | 配線基板、並びにその配線基板を備えた電子装置およびプローブカード |
JP4775335B2 (ja) * | 2007-06-26 | 2011-09-21 | パナソニック電工株式会社 | 電極の引き出し構造及びプローブ型構造体 |
US11111598B2 (en) * | 2019-06-28 | 2021-09-07 | Kabushiki Kaisha Toshiba | Crystal growth method in a semiconductor device |
-
1992
- 1992-01-21 JP JP00837392A patent/JP3550157B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05198636A (ja) | 1993-08-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7330039B2 (en) | Method for making a socket to perform testing on integrated circuits | |
JP3550157B2 (ja) | 回路測定用端子の製造方法 | |
US7330036B2 (en) | Engagement Probes | |
US7032307B2 (en) | Method for fabricating a probe pin for testing electrical characteristics of an apparatus | |
US5625298A (en) | Semi-conductor chip test probe | |
EP1099247B1 (en) | Method for transferring solder to a device and/or testing the device | |
US6897667B2 (en) | Test system for silicon substrate having electrical contacts | |
JP3222179B2 (ja) | 回路測定用端子およびその製造方法 | |
JPH11237406A (ja) | メッキしたプローブ構造 | |
JPH05215774A (ja) | 回路測定用端子およびその製造方法 | |
JP3156874B2 (ja) | 回路測定用端子およびその製造方法 | |
JPH0733596A (ja) | 針状単結晶体複合品 | |
JPH08105915A (ja) | 導電性針状構造体及びこれを用いた組立物 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |