JP3548301B2 - 固体撮像装置及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に固定パターンノイズ（ＦＰＮ）を削減し、且つチップサイズの小さい固体撮像装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置は、光電変換素子は基本的に金属ー酸化物ー半導体のＭＯＳ構造からなり、この光電変換素子は１次元状に並べてラインセンサとして、２次元状に並べてエリアセンサとして、ビデオカメラや、複写機など、今後の映像時代に向け、技術的にも、社会的にもますますの発展が期待されている。
【０００３】
かかる光電変換素子を用いた固体撮像装置の例を図１０〜図１３に示す。図１０は全体の回路構成を表わす図である。図において、画素２１−１１〜２１−ｍｎは同一基板にマトリックス状に形成し、その各々の画素は撮像素子としてのｎチャネル・ノーマリーオン形（デプレッション形）のＳＩＴ（静電誘導トランジスタ）２２と、そのフローティングゲート２３に設けたゲートキャパシタ２４と、フローティングゲート２３に接続したソース−ドレイン通路を有するｐチャネルエンハンスメント形の制御トランジスタ２５とをもって構成する（図中、各画素を破線で図示する。）。
【０００４】
各画素を構成するＳＩＴのドレイン（基板）にはビデオ電圧ＶＤ を印加し、Ｘ方向に配列された各行の画素群２１−１１〜２１−１ｎ；…；２１−ｍ１〜２１−ｍｎのＳＩＴのゲートキャパシタには各行ライン２６−１，…，２６−ｍを接続して垂直走査回路（垂直シフトレジスタ）２７により行選択信号φＧ１，…，φＧｍを印加する。またＹ方向に配列された各列の画素群２１−１１〜２１−ｍ１；…；２１−１ｎ〜２１−ｍｎのＳＩＴのソースには各列ライン２８−１，…，２８−ｎを接続し、これらの列ラインを各列選択トランジスタ２９−１，…，２９−ｎ、共通のビデオライン３０および一方を接地した負荷抵抗３１を経て出力Ｖｏｕｔされる。その時、各列選択トランジスタ２９−１，…，２９−ｎのゲートに水平走査回路（水平シフトレジスタ）３２から列選択信号φＳ１，…，φＳｎを順次印加する。
【０００５】
さらに、各画素を構成する制御トランジスタ２５のゲートおよびドレインには、それぞれ制御ゲートライン３３及びオーバーフロー・ドレイン・ライン３４を接続して制御ゲート信号φＣ および制御ドレイン電圧ＶＣ を印加する。
【０００６】
図１１は互いに隣接する４画素の構成を示す平面図であり、図１２はそのＡ−Ａ′線断面図である。本構成例では基板４０に形成する画素の面積効率を上げるため、互いに隣接する４画素を図において上下および左右対称に形成する。基板４０はＳＩＴのドレインを構成するもので、ｎ＋ またはｎ形半導体を用い、この基板４０上にｎ− エピタキシャル層４１を成長させると共に、このエピタキシャル層４１に埋込絶縁物等よりなる分離領域４２を形成して隣接する画素間を電気的および光学的に分離する。各画素において、ＳＩＴのゲートおよびソースはそれぞれエピタキシャル層４１の表面に形成したｐ＋ 拡散層４３およびｎ＋ 拡散層４４をもって構成し、ｎ＋ 拡散層４４は例えばポリシリコンより成る配線層４５を経て対応する列ライン２８−ｉ，２８−（ｉ＋１）に接続し、ｐ＋ 拡散層４３上にはゲート酸化膜を介して行ライン２６−ｉ，２６−（ｉ＋１）を形成する例えばポリシリコンより成る行ライン電極４６−ｉ，４６−（ｉ＋１）を被着して、行ライン電極がｐ＋ 拡散層４３と対向する部分にゲートキャパシタを形成する。
【０００７】
各画素のｐ＋ 拡散層４３は、互いに隣接する４画素の中央部まで延在して形成され、その部分を図１０に示す各画素の制御トランジスタ２５のソースとして作用させると共に、その４画素の中央部のエピタキシャル層４１の表面には、各画素のＳＩＴのゲート２３および制御トランジスタ２５のソースを構成するｐ＋ 拡散層４３と分離して、４画素の制御トランジスタ２５のドレインを構成するｐ＋ 拡散層４７を共通に形成し、このｐ＋ 拡散層４７に配線用電極４８を経てオーバーフロー・ドレイン・ライン３４を接続する。また、ｐ＋ 拡散層４７とｐ＋ 拡散層４３との間のエピタキシャル層４１の表面には、ゲート酸化膜を介して制御ゲートライン３３を形成する４画素の制御トランジスタ２５の制御ゲート電極４９を共通に設ける。
【０００８】
以下、本構成例の動作を図１３に示すタイミングチャートの信号波形図を参照しながら説明する。本構成例においても、上述したと同様、行ライン２６−１〜２６−ｍを順次選択すると共に、各行ラインの選択下において列ライン２８−１〜２８−ｎを順次選択する。こうして選択するＸＹアドレス方式により、画素信号を順次読出し、各行ラインにおいて信号読出し期間ｔＨ が完了してから次の行ラインの選択に移る水平ブランキング期間ｔＢＬに、その行ラインの全ての画素を同時にリセットするものであるが、特に画素２１−２２に注目し、そのフローティングゲート２３の電位ＶＧ （２，２）の変化を図１３に示してその動作を説明する。なお、図１３の最下段に示す画素２１−２２のフローティングゲート２３の電位ＶＧ （２，２）において、実線は撮像中光入射が有る場合の電位を、破線は撮像中光入射が無い場合の電位を表わす。
【０００９】
図１３を参照し、タイミングｔ１ において、行ライン２６−２に印加される行選択信号φＧ２が電圧ＶφＧ になると、この行のライン２６−２に接続された各ＳＩＴのフローティングゲート２３の電位は、ほぼＶφＧ 、より詳しくはゲートキャパシタ２４の容量をＣＧ 、ｐ＋拡散層４３の寄生拡散容量をＣＪ とすると、
｛ＣＧ／（ＣＪ ＋ＣＧ）｝・ＶφＧ
だけ上昇する。
【００１０】
タイミングｔ２ において、列選択信号φＳ２が高レベルとなって列ライン２８−２すなわち画素２１−２２が選択されると、そのときの画素２１−２２のフローティングゲート２３の電位ＶＧ （２，２）に依存した信号電流が列ライン２８−２、列選択トランジスタ２９−２およびビデオライン３０を経て負荷抵抗３１に流れ、その負荷抵抗３１の電圧降下から出力信号ＶＯＵＴ として読出される。この信号読出しにおいては、通常フローティングゲート２３に蓄積されている光電荷がそのまま保持されるから、非破壊読出しとなる。
【００１１】
次に、最終ライン２８−ｎの選択が終了し、行ライン２６−２に接続された全ての画素２１−２１〜２１−２ｎの信号読出しが完了したタイミングｔ３ 、すなわち水平ブランキング期間ｔＢＬの開始において、制御ゲートライン３３に印加する制御ゲート信号φＣ の負電圧を制御トランジスタ２５が導通（オン）する電圧−ＶφＣとする。このとき制御ゲート電極４９下の表面電位はφＳ （０）→φＳ （−ＶφＣ ）と変化し、ゲート電位ＶＧ （２，２）は電位φＳ （−ＶφＣ ）に強制的にクランプされ、これによりゲート電位がリセットされて読出し以後の光照射によってゲートに蓄積された光電荷ＱＰ がはき出される。ここで、制御ゲート信号φＣの電圧−ＶφＣ は、これが印加されたときの制御ゲート電極４９下の表面電位φＳ （−ＶφＣ ）がＳＩＴのピンチオフ電圧ＶＧＯにほぼ等しく、かつ制御ドレイン電圧ＶＣ に対してφＳ （−ＶφＣ ）＞ＶＣ となるように設定する。
【００１２】
タイミングｔ４ 、すなわち水平ブランキング期間ｔＢＬの終了時点において、行選択信号φＧ２を低レベルにすると共に、制御ゲート信号φＣ を零ボルトとする。このようにすると、ゲート電位ＶＧ （２，２）はＶＧ （２，２）＝φＳ （−ＶφＣ ）−ＶφＧ に下がり、以後は次回の読出しまでの撮像期間中に入射光量に応じた光電荷の積分が行なわれて、例えばＱＰ ／ＣＧ （＝ΔＶＧＰ）だけ上昇する。
【００１３】
本構成例において、制御ゲート信号φＣ は選択された行ラインに接続された画素の制御ゲートライン３３の電極のみに印加されるのではなく、他の非選択状態にある全ての画素の制御ゲート３３の電極にも印加される。したがって、制御ゲート信号φＣ が電圧−ＶφＣ となると、非選択画素の制御ゲート３３の電極下の表面電位も、選択画素と同様にφＳ （−ＶφＣ ）、すなわちＳＩＴのピンチオフ電圧ＶＧＯとほぼ等しくなるから、一部の非選択画素において光電荷の蓄積が等しく、それによるゲート電位の上昇分ΔＶＧＰが、
φＳ （−ＶφＣ ）−ＶφＧ ＋ΔＶＧＰ＞φＳ （−ＶφＣ ）、
すなわち、ΔＶＧＰ＞ＶφＧ となっても、電位φＳ （−ＶφＣ ）すなわちＳＩＴのピンチオフ電圧ＶＧＯを越えるゲート電位分に相当する光電荷は制御ゲート電極下のチャネルを通してオーバーフロー・ドレイン・ライン３４へと掃き出される。しかも、この過剰電荷のオーバーフロー動作は、行ラインが切替わる毎に全ての非選択画素に対して行われるから、強い入射光があってもそれによってフローティングゲートの電位がピンチオフ電圧ＶＧＯを越えることはなく、したがって半選択信号現象の発生を有効に防止することができる。また、このことは等価的にブルーミング制御を行っていると見ることもできる。
【００１４】
さらに、各画素のリセットを、制御ゲート信号φＣ によりＳＩＴのフローティングゲート２３の電位をφＳ （−ＶφＣ ）にクランプすることによって行なうようにしたから、リセット時の残留光電荷を完全になくすことができる。したがって、ＳＩＴのゲート−ソース間にｐｎ接合を順方向にバイアスしてリセットする場合に数々見られる残像現象も、本構成例によれば完全に制御することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来例では増幅型固体撮像素子の欠点の１つである固体パターンノイズ（以降、ＦＰＮと言う）が大きいといった問題点があった。さらに、光量検出器としてのディテクタの用途を考えた場合、薄明りの中でも目標物を高精度で抽出する必要があり、いわゆる外光除去機能が要求されていた。
【００１６】
このような課題を解決するために、例えば特開平０６−２１４２２号公報や特願平０５−２８７８５４号にて報告されており、図１４に特願平０５−２８７８５４号で開示した具体的な回路例を示す。
【００１７】
この従来例において、この単位画素はＮＰＮトランジスタ５１、容量５２、ＰＭＯＳトランジスタ５３の３つのデバイスから構成され、図１４では縦２画素、横２画素の２次元状に配置されている。また、垂直シフトレジスタＩから駆動される画素部の上方には画素と全く同じ構成の垂直シフトレジスタＩＩから駆動されるメモリ素子が同じくＮＰＮトランジスタ７１、容量７２、ＰＭＯＳトランジスタ７３の３つのデバイスから構成され、２行、２列に配置されている。更に、それらの画素とメモリ素子の間にはクランプ容量８７とＮＰＮトランジスタ８９とＮＭＯＳトランジスタ９１で構成されるバッファ手段が設けられ、スイッチ８１、８３を介して接続される。
【００１８】
この図１４の回路例の動作を簡単に説明すると、まず画素部において、光キャリアの蓄積動作を行い、行単位でその信号を読み出すと、クランプ容量８７、バッファ手段を通してＮＰＮトランジスタ８９のエミッタ端子に出力される。このとき、垂直シフトレジスタＩＩを動作させ、メモリ素子のリセットを行うと、メモリ素子のエミッタ端子には画素からの読み出し信号が出力されているため、各メモリ素子のベース電位は読み出し信号に対しておよそＶｂｅだけ高い電圧が書き込まれる。
【００１９】
つぎに、再び画素をリセットし、第２の蓄積動作を行った後、垂直シフトレジスタＩＩを動作させ、先にメモリ素子に書き込んだ信号を読み出し、クランプ回路により信号を反転させた後、画素の光信号を再び読み出すと、クランプ回路において、
［第２の蓄積による信号］−［第１の蓄積による信号］
の電圧を得ることができ、この信号を先述と同じ方法でメモリ素子に書き込んだ後、再度メモリ素子を今度は蓄積容量である保持容量５７に読み出す。その後、水平シフトレジスタを動作させ、各信号をシリアルに端子６６に出力する。
【００２０】
この場合、ＦＰＮを低減したり、外光除去を行ったりすることができるものの、構成する画素数と同じ数のメモリ素子と垂直シフトレジスタが２個必要であるため、特に高解像度用途の撮像装置ほど、チップサイズが大きくなるといった欠点があった。
【００２１】
【課題を解決するための手段】
本発明の固体撮像装置は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする。
【００２２】
また、本発明の固体撮像装置は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の第１の出力線と、
前記複数本の第１の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記第１の出力線との接続を制御するスイッチ手段と、
前記複数のアンプからの出力信号を共通に出力する第２の出力線と、
前記複数のアンプからの出力信号を前記第２の出力線に転送するための転送スイッチ手段と、
前記複数のアンプからの出力信号を時系列的に前記第２の出力線に転送するために、前記転送スイッチ手段を制御する水平走査回路と、を有し、
前記第２のトランジスタは前記第１の出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを接続して前記アンプの出力信号を前記第１の出力線に読み出し、前記第１の出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出すことを特徴とする。
【００２３】
また、本発明の固体撮像装置の駆動方法は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段である固体撮像装置の駆動方法において、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、各実施例と共に図面を参照しつつ詳細に説明する。
【００２６】
（第１の実施例）
本発明の第１の実施例の構成を図１に示す。本例の説明を簡略化するため、２画素からなる１次元の光電変換装置として説明する。このうち１画素部はフォトダイオード、及び２個のＮＭＯＳトランジスタから構成されている。即ち、画素部はフォトダイオードＤ２１，Ｄ２２とその出力をゲートに入力するＮＭＯＳトランジスタＭ１２１，Ｍ１２２とスイッチ用ＮＭＯＳトランジスタＭ３２１，Ｍ３２２とから構成されている。さらに画素出力は、垂直出力線ｖ１，ｖ２を介してスイッチＮＭＯＳトランジスタＭＲ４１，ＭＲ４２、クランプ容量であるコンデンサＣＣ１，ＣＣ２、ボルテージホロワＭＲ８１，ＭＲ８２を通って、又は画素出力はスイッチＮＭＯＳトランジスタＭＲ３１，ＭＲ３２を通って、さらに、スイッチＮＭＯＳトランジスタＭＲ６１，ＭＲ６２、蓄積容量である保持容量Ｃ１，Ｃ２、スイッチＮＭＯＳトランジスタＭＲ７１，ＭＲ７２を通って水平出力線ｖｈ、ボルテージホロワＭＲ８３を介して端子１４１に出力される。
【００２７】
以下に本実施例の動作を図２のタイミングチャートを用いて簡単に説明する。先ず時刻ｔ１において、端子１２２にＨｉｇｈレベルのパルスを印加した後、時刻ｔ２において、端子１２１にＨｉｇｈレベルのパルスを印加すると、各々のタイミングにおいて、ＮＭＯＳトランジスタＭＲ１１，ＭＲ１２及び、ＭＲ３２１，ＭＲ３２２がオン状態になり、各画素のフォトダイオードＤ２１，Ｄ２２は端子１２３に与えられた電圧Ｖｒｅｓにリセットされる。リセットが終了すると、時刻ｔ３、ｔ４において、端子１２２，１２１の各々のパルスがＬｏｗレベルまで立ち下がり、フォトキャリアの蓄積動作（第１の蓄積動作）が開始される。ここで、本実施例における光電変換素子はエレクトロンをＮＭＯＳトランジスタＭ１２１，Ｍ１２２のゲート上に蓄積するもので、入射光量が大きいほどエレクトロンの負電荷のためゲート電位は下がる。
【００２８】
蓄積動作が終了し、各画素の光信号を読み出すにあたり、時刻ｔ５において、端子１２６にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＲ４１，ＭＲ４２をオン状態にした後、時刻ｔ６において、端子１２４にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＲ２１，ＭＲ２２を０Ｎ状態にすると、各画素のトランジスタＭ１２１，Ｍ１２２とＭＲ２１，ＭＲ２２間で各々反転アンプが構成され、フォトダイオードＤ２１，Ｄ２２上に蓄積された光信号が垂直出力線ｖ１，ｖ２に読み出され、クランプ容量ＣＣ１，ＣＣ２に蓄積される。
【００２９】
時刻ｔ７において、光信号の読み出し動作が終了したら、今度は時刻ｔ８において、端子１２７のパルスを立ち下げ、ＮＭＯＳトランジスタＭＲ５１，ＭＲ５２をオフ状態にすると、容量ＣＣ１，ＣＣ２のアンプ側節点Ｎ１，Ｎ２は端子１２８に与えられた電位で浮遊状態となる。
【００３０】
その後、時刻ｔ９において、端子１２２にＨｉｇｈレベルのパルスを印加し、垂直出力線ｖ１，ｖ２をリセットすると、ボルテージホロワＭＲ８１，ＭＲ８２の入力点Ｎ１，Ｎ２の電圧は容量ＣＣ１，ＣＣ２を介して負側に振られ、さらに、時刻ｔ１０，ｔ１１において、端子１２６，１２２のパルスを立ち下げ、容量ＣＣ１，ＣＣ２の両端を浮遊状態にし、リセットＭＯＳトランジスタＭＲ１１，ＭＲ１２をオフ状態にした後、時刻ｔ１２において、端子１２５にＨｉｇｈレベルのパルスを印加すると、節点Ｎ１，Ｎ２の電位がボルテージホロワＭＲ８１，ＭＲ８２のオペアンプを通して、垂直出力線ｖ１，ｖ２に出力され、さらに時刻ｔ１３において、端子１２１にＨｉｇｈレベルのパルスを印加すると、各画素が垂直出力線ｖ１，ｖ２の電位にリセットされる。
【００３１】
その後、時刻ｔ１４において、リセットが終了した後、各画素は第２の蓄積動作を開始する。そして、時刻ｔ１５、ｔ１６を経て、蓄積動作が終了すると、時刻ｔ１７、ｔ１８、ｔ１９、ｔ２０、ｔ２１、ｔ２２において、光信号を再び読み出すが、このとき、時刻ｔ１９において端子１２９にＨｉｇｈレベルのパルスを印加すると、節点Ｎ１，Ｎ２の信号電圧がＮＭＯＳトランジスタＭＲ６１，ＭＲ６２を通して保持容量Ｃ１，Ｃ２に読み出され、その後、水平走査回路１４０を動作させ、時刻ｔ２３、ｔ２４、ｔ２５、ｔ２６、ｔ２７、ｔ２８、ｔ２９、ｔ３０、ｔ３１にかけて保持容量Ｃ１，Ｃ２の信号をシリアルに水平出力線ｖｈ、さらにボルテージホロワＭＲ８３を介して出力端子１４１に読み出して一連の動作の一巡を終了する。
【００３２】
以上説明したように、本発明では、１周期当たり、２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定するため、例えば１回目の信号蓄積時を暗状態にするか、蓄積時間を無視できるほど短くすると、各画素の暗電流成分を含めたＦＰＮを除去した信号を得ることができる。
【００３３】
また、光電変換のディテクターとしての用途を考えた場合、画素の受光面に直接、外光が入射する時でも、２回目の蓄積期間に被写体にＬＥＤ等の光源から光を照射すると、その外光成分を取り除くことができ、検出精度を大幅に向上させることができる。
【００３４】
本実施例では、クランプ部の節点Ｎ１，Ｎ２にオペアンプを設けているが、オペアンプの代わりに、ソースホロワやエミッタホロワ等、別のバッファ手段を用いても何ら問題はない。
【００３５】
（第２の実施例）
図３に第２の実施例の回路図を示す。本実施例は第１の実施例に対して光電変換素子を縦２画素、横２画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている点を除いて、第１の実施例と同様である。また、本実施例によれば、図１４におけるメモリセル７１〜７３及び垂直シフトレジスタＩＩが不要であるので、チップサイズを大幅に縮小できる。
【００３６】
本２×２画素のセンサでは、各画素はフォトダイオードと３つのＮＭＯＳトランジスタから構成され、端子ＶＲ１，ＶＲ２は垂直シフトレジスタからの走査リセット電圧が供給され、端子ＶＴ１，ＶＴ２は垂直シフトレジスタからの走査トレース電圧が供給されて、水平線ｈ１，ｈ２のＨｉｇｈレベルのパルスが順次供給されて、１水平線からの画素が読み出されて、次の水平線の画素が読み出される。その他のタイミングは第１の実施例と同様に動作する。
【００３７】
以上、第１、第２の実施例では、画素部はＮＭＯＳトランジスタのゲート電極にフォトキャリアを蓄積し、さらに読み出し時には上記ＮＭＯＳトランジスタを反転アンプとして用いるタイプの光電変換素子を用いたが、ＭＯＳ型光電変換素子や、ＣＭＤ，ＡＭＩ，ＳＩＴといったその他の光電変換素子を用いても全く同様の動作、機能が実現できる。例えば、図４は光電変換素子としてＳＩＴを用いて縦３画素、横３画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている。その動作は第１の実施例とほとんど同じなので省略する。
【００３８】
図４においては、光電変換素子としてＳＩＴ（静電誘導トランジスタ）ＱＳ１１〜ＱＳ３３を用いたもので、センサのＳＩＴからの信号の読み出しは、垂直走査回路５０の出力を中間レベルの電圧に設定し、クランプ動作をさせた後、クランプ出力をＮＭＯＳトランジスタＮＭ３１〜３３を通してＳＩＴのソースにフィードバックさせる。その後、垂直走査回路５０の出力をＨｉｇｈレベルにするとＳＩＴのゲート電圧ＶＧＳは、
ＶＧＳ＝ＦＢ＋ΦＢ ………（４）
ただし、ＦＢ……クランプ後のダーリントントランジスタの出力
ΦＢ……ＳＩＴのゲート、ソース間ビルトインポテンシャル
となりクランプ容量ＣＣ１〜ＣＣ３のリセット電圧（端子１０７）を適当な値に設定することによってクランプ出力電圧から新たに信号蓄積を行うことができる。
【００３９】
なお、本実施例においても、２次元状エリアセンサとして多数の行列配置された光電変換素子を用いてよいのは勿論である。また、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する動作は上記実施例と同様であり、こうして、２次元状パターンのＦＰＮを除去でき、ノイズの小さな、高Ｓ／Ｎの高密度な画像信号を得ることができる。
【００４０】
（第３の実施例）
図５に本発明による第３の実施例の概略回路図を示す。本実施例は光電変換素子としてバイポーラ型光電変換素子を用い、これを１次元状に３個並べた例を示したものである。
【００４１】
本実施例の動作を図６のタイミングチャートを用いて簡単に説明する。
【００４２】
まず、時刻ｔ０において、端子１００にＬｏｗレベルのパルスを印加すると、ＰＭＯＳトランジスタＭＰＲが導通すると同時に、ＮＭＯＳトランジスタＭＮＲ１がオフし、ＮＰＮトランジスタＱＲのエミッタ端子には電源電圧を抵抗Ｒ１，Ｒ２で分割された電圧からＶＢＥだけ落ちた電圧（ＶＲＥＳとする）があらわれる。この時、端子１０３はＬｏｗレベルにあるため、
ＶＲＥＳ ＞ ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４のＶＴＨ
（ただし、ＶＴＨは各ＰＭＯＳトランジスタのスレシホールド電圧である。）
となるように抵抗Ｒ１，Ｒ２を設定すると、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４が導通し、各光電変換素子のベース領域が上述したＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタ電圧にリセットされる（第１のリセット）。その後時刻ｔ１において端子１００のパルスがＨｉｇｈレベルになると、ＰＭＯＳトランジスタＭＰＲおよびＮＰＮトランジスタＱＲがオフするとともにＮＭＯＳトランジスタＭＮＲ１が導通するため、ＮＰＮトランジスタＱＲのエミッタ端子はＧＮＤ電位になり、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４がオフし、第１のリセットは終了する。
【００４３】
その後、時刻ｔ２において端子１０４にＨｉｇｈレベルのパルスが印加されると、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３が導通し、各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタ電位がリセット電位（図ではＧＮＤ）にリセットされた後に、時刻ｔ３において、端子１０３にＨｉｇｈレベルのパルスが印加されるとＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４は非導通状態のままで、ベース容量Ｃｘ１〜Ｃｘ３を介した容量結合によりＮＰＮトランジスタＱＳ１〜ＱＳ３のベース電位が上昇し、ベース・エミッタ間電圧が順バイアスされ、ＮＰＮトランジスタＱＳ１〜ＱＳ３はエミッタフォロア動作を行い、浮遊状態であるベース領域上のホールが再結合され、その結果ベース電圧はリセットされる（第２のリセット）。このリセットが終了すると、時刻ｔ４において、端子１０３のパルスがＬｏｗレベルまで立ち下がり、今度は各画素のベース電位は負側にふられ、ベース・エミッタ間電圧は逆バイアス状態になりこの時点で蓄積動作が開始される。
【００４４】
つぎに所定の蓄積時間が経過した後、時刻ｔ５において端子１０６のパルスをＬｏｗレベルまで立ち下げると、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３が導通しクランプ容量Ｃｃ１〜Ｃｃ３が端子１０７に与えられる電圧にリセットされる。そして、その後時刻ｔ６において端子１０４のパルスをＬｏｗレベルまで立ち下げ、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３をオフし、ＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタを浮遊（フローティング）状態にした後、時刻ｔ７において端子１０３にＨｉｇｈレベルのパルスを印加すると、各画素のベース電位はベース容量Ｃｘ１〜Ｃｘ３を介して正側にふられ各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のベース・エミッタ間電圧が順バイアス状態になり、したがって各画素で光電変換されベース領域に蓄積された信号はそれぞれ、出力線ｖ１〜ｖ３に読み出され、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３を介してクランプ容量Ｃｃ１〜Ｃｃ３に供給される。
【００４５】
こうして読み出し動作が終了すると、時刻ｔ８において、端子１０６のパルスを立ち上げ、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３をオフし、ダーリントントランジスタＤ１〜Ｄ３のベースを浮遊状態にした後、時刻ｔ９において、端子１０４にＨｉｇｈレベルのパルスを印加すると、出力線ｖ１〜ｖ３はリセットされると同時に、クランプ容量Ｃｃ１〜Ｃｃ３を通してダーリントン接続されたトランジスタＤ１〜Ｄ３のベースおよびエミッタ電位は、個々の画素の信号に見合った分だけ負側にふられる。さらに、その後、時刻ｔ１０において端子１０８のパルスを立ち下げ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３をオフし、クランプ容量Ｃｃ１〜Ｃｃ３を出力線ｖ１〜ｖ３から切り離した上で、端子１０４のパルスを立ち下げた後、時刻ｔ１１において再び第１のリセットを行なった後、今度は時刻ｔ１２において、端子１０９にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＮ３１〜３３をオン状態にしたうえで、時刻ｔ１３において、端子１０３にＨｉｇｈレベルのパルスを印加すると、各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のベースはＮＭＯＳトランジスタＭＮ３１〜３３を介してダーリントントランジスタＤ１〜Ｄ３のエミッタ電位に対して第２のリセットを行うため先の蓄積によって得られた信号電圧に応じて初期化される。この時、先の読出した信号電圧が高い程、低い電圧値にリセットされる。
【００４６】
その後、第２のリセット、第２の信号蓄積が終了した後に、時刻ｔ１６〜ｔ１７においてダーリントントランジスタＤ１〜Ｄ３のベース電位を初期化し、時刻ｔ１８において端子１０９のパルスを立ち下げ、端子１１０にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＮＭ４１〜４３をオン状態にした後、時刻ｔ１９において、端子１０３のパルスを立ち上げると、各画素の信号に見合った電圧が容量ＣＴ１〜ＣＴ３に読み出される。そして、時刻ｔ２２以降、水平走査回路に端子１１１よりスタートパルスを、端子１１２に走査パルスを入力することにより、画素の信号が出力端子１１５に時系列的に読み出される。なお、出力端子１１５は図では省略したが、出力バッファ手段が設けられている。
【００４７】
以上説明したように、本発明では、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定するため、例えば１回目の信号蓄積時を暗状態にすれば、ＦＰＮ除去した信号を得ることができる他、１回目の信号蓄積時に被写体に外光が当たっている場合でも、その外光成分を取り除くことができる。
【００４８】
また、上記説明では第１および第２の蓄積で得られた信号をそれぞれＶ１ ，Ｖ２ とすると（Ｖ２ −Ｖ１ ）の信号を出力する場合について述べたが、クランプ回路の駆動タイミングを一部変換するだけで（Ｖ１ ＋Ｖ２ ）の信号を得ることもできる。これによると、まず、第１の蓄積で得られた信号Ｖ１ を読み出し、その結果信号量が不十分な場合には、Ｖ１ の信号に対して再び第２の蓄積を行なうことができ、露光量（蓄積時間）の最適化が容易に行なえる。
【００４９】
なお、上記実施例においては、画素を１次元３画素について説明したが、ラインセンサとして複数個を配置しても、この周辺回路を同様に構成することが可能であり、特にクランプ容量やその周辺のダーリントントランジスタや、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは、各列毎に設ければよく、かくして、１周期当たり２回のリセット／蓄積／読み出し動作を行い、所定の効果を得ることができる。
【００５０】
（第４の実施例）
図７に本発明による第４の実施例の概略回路図を示す。本実施例は第３の実施例に対して光電変換素子を縦３画素、横３画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている点を除いて実施例１と全く同様である。
【００５１】
即ち、第３の実施例の端子１０３へのタイミング信号は、本実施例においては、端子１０３に所定の電圧を供給するとともに、垂直走査回路へのスタート信号端子１０１と垂直走査タイミング端子１０２のタイミングに従って、端子１０３の供給電圧をスイッチングして、各水平駆動ライン毎に読み出し信号を読み出す。そうして、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する。
【００５２】
従って、第３の実施例では、いわゆるラインセンサによるＦＰＮを除去できるのに加え、本第４の実施例では、２次元状パターンのＦＰＮを除去できる。実際は、３行３列に限られず、例えば６４０行４６０列の高密度エリアセンサとして、ノイズの小さな、高Ｓ／Ｎの高密度な画像信号を得ることができる。
【００５３】
また、本実施例によれば、図１４におけるメモリセル７１−７３および垂直走査回路ＩＩが要らないため、チップサイズを大幅に縮小することができる。
【００５４】
（第５の実施例）
第３および第４の実施例では、クランプ容量Ｃｃ１〜Ｃｃ３の出力にダーリントン接続のＮＰＮトランジスタを用いていたが、図８に示すＯＰアンプＯＰ１〜ＯＰ３を用いても全く問題ない。
【００５５】
本実施例において、ＯＰアンプＯＰ１〜ＯＰ３はボルテージホロワとして組み込まれ、入力インピーダンスが高く、実効出力抵抗が極めて低いので、端子１０７に所定の電圧を供給し、端子１０６にタイミングパルスを供給してＰＭＯＳトランジスタをオン・オフして、読み出しレベルを正確に転送できる。また本実施例においても、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する。
【００５６】
（第６の実施例）
図９に本発明による第６の実施例を示す。本実施例は、第４の実施例に対して、改良を施したものであり、転送スイッチＮＭ４１〜４３、信号蓄積容量である保持（クランプ）容量ＣＴ１〜３を削除し、水平出力線に負荷抵抗ＲＬを設けたものである。この構成により、チップ上に一部の容量やＭＯＳスイッチを削除できるので、チップサイズを小さくでき、また、ベース容量ＣＸ１１〜ＣＸ１３からクランプ容量ＣＣ１〜ＣＣ３への転送は通常の速度で読み出し、クランプ容量ＣＣ１〜ＣＣ３の電荷を出力する際には高速走査が可能となる。
【００５７】
ここで、信号読み出し時における抵抗値ＲＬを流れる電流は信号電圧をＶＳとすると
ＶＳ／ＲＬ ………（１）
で与えられ、一方、読み出し時間をΔＴとすると、読み出し動作中のダーリントントランジスタのベース電圧の変化量ΔＶＢは以下の式で表わされる。
【００５８】
ΔＶＢ＝（ＶＳ／ＲＬ）×（ＨＦＥ２×ΔＴ／ＣＣ） ……（２）
ただし、ＨＦＥはＮＰＮトランジスタの電流増幅率、ＣＣはクランプ容量ＣＣ１〜ＣＣ３の容量値である。
【００５９】
従って、（２）式の値が十分小さくなるように負荷抵抗ＲＬ，信号保持（クランプ）容量ＣＣ等を設定すれば、安定した出力を得ることができる。図５，図７，図８では蓄積容量ＣＴから水平出力線などの浮遊容量ＣＨへの転送ゲインＡＴは、
ＡＴ＝ＣＨ／（ＣＴ＋ＣＨ） ………（３）
で与えられ、これを大きくするために、蓄積容量ＣＴを大きくする必要があったため、本実施例ではクランプ容量に蓄積された電荷を直接水平出力線に出力することにより、さらに大幅にチップサイズの縮小ができる。
【００６０】
上記各実施例においては、光電変換素子として、フォトダイオード、バイポーラ型光電変換素子又は静電誘導型光電変換素子の例を示したが、他の光電変換する素子であってもよいことは勿論である。
【００６１】
【発明の効果】
本発明によれば、固体撮像装置において、高解像度を確保するために光電変換素子を多数集積化した場合でも、固体パターンノイズを小さくすると共に、チップサイズを小さくできるという効果を奏し得る。
【００６２】
また、光量検出器としてのディテクタの用途を考えた場合、薄明りの中でも目標物を高精度で抽出する、いわゆる外光除去機能をも高めつつ、チップサイズも小さくできる。
【図面の簡単な説明】
【図１】本発明による一実施例による概略等価回路図である。
【図２】本発明による一実施例の図５の動作を説明するタイミングチャートである。
【図３】本発明による一実施例による概略等価回路図である。
【図４】本発明による一実施例による概略等価回路図である。
【図５】本発明による一実施例による概略等価回路図である。
【図６】本発明による一実施例の図５の動作を説明するタイミングチャートである。
【図７】本発明による一実施例による概略等価回路図である。
【図８】本発明による一実施例による概略等価回路図である。
【図９】本発明による一実施例による概略等価回路図である。
【図１０】従来の固体撮像装置による概略等価回路図である。
【図１１】従来の固体撮像装置による画素周辺の平面図である。
【図１２】従来の固体撮像装置による概略断面図である。
【図１３】従来の固体撮像装置による動作を説明するタイミングチャートである。
【図１４】従来の固体撮像装置による概略等価回路図である。
【符号の説明】
２１ 画素
２２ ＳＩＴ
２３ フローティングゲート
２４ ゲートキャパシタ
２５ 制御トランジスタ
２６ 行ライン
２７ 垂直走査回路
２８ 列ライン
２９ 各列選択トランジスタ
３０ ビデオライン
３１ 負荷抵抗
３２ 水平走査回路
ＱＳ１〜ＱＳ３ 画素トランジスタ
ＣＸ１〜ＣＸ３ ゲート容量
ＣＣ１〜ＣＣ３ クランプ容量
ＣＴ１〜ＣＴ３ 蓄積容量
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に固定パターンノイズ（ＦＰＮ）を削減し、且つチップサイズの小さい固体撮像装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置は、光電変換素子は基本的に金属ー酸化物ー半導体のＭＯＳ構造からなり、この光電変換素子は１次元状に並べてラインセンサとして、２次元状に並べてエリアセンサとして、ビデオカメラや、複写機など、今後の映像時代に向け、技術的にも、社会的にもますますの発展が期待されている。
【０００３】
かかる光電変換素子を用いた固体撮像装置の例を図１０〜図１３に示す。図１０は全体の回路構成を表わす図である。図において、画素２１−１１〜２１−ｍｎは同一基板にマトリックス状に形成し、その各々の画素は撮像素子としてのｎチャネル・ノーマリーオン形（デプレッション形）のＳＩＴ（静電誘導トランジスタ）２２と、そのフローティングゲート２３に設けたゲートキャパシタ２４と、フローティングゲート２３に接続したソース−ドレイン通路を有するｐチャネルエンハンスメント形の制御トランジスタ２５とをもって構成する（図中、各画素を破線で図示する。）。
【０００４】
各画素を構成するＳＩＴのドレイン（基板）にはビデオ電圧ＶＤ を印加し、Ｘ方向に配列された各行の画素群２１−１１〜２１−１ｎ；…；２１−ｍ１〜２１−ｍｎのＳＩＴのゲートキャパシタには各行ライン２６−１，…，２６−ｍを接続して垂直走査回路（垂直シフトレジスタ）２７により行選択信号φＧ１，…，φＧｍを印加する。またＹ方向に配列された各列の画素群２１−１１〜２１−ｍ１；…；２１−１ｎ〜２１−ｍｎのＳＩＴのソースには各列ライン２８−１，…，２８−ｎを接続し、これらの列ラインを各列選択トランジスタ２９−１，…，２９−ｎ、共通のビデオライン３０および一方を接地した負荷抵抗３１を経て出力Ｖｏｕｔされる。その時、各列選択トランジスタ２９−１，…，２９−ｎのゲートに水平走査回路（水平シフトレジスタ）３２から列選択信号φＳ１，…，φＳｎを順次印加する。
【０００５】
さらに、各画素を構成する制御トランジスタ２５のゲートおよびドレインには、それぞれ制御ゲートライン３３及びオーバーフロー・ドレイン・ライン３４を接続して制御ゲート信号φＣ および制御ドレイン電圧ＶＣ を印加する。
【０００６】
図１１は互いに隣接する４画素の構成を示す平面図であり、図１２はそのＡ−Ａ′線断面図である。本構成例では基板４０に形成する画素の面積効率を上げるため、互いに隣接する４画素を図において上下および左右対称に形成する。基板４０はＳＩＴのドレインを構成するもので、ｎ＋ またはｎ形半導体を用い、この基板４０上にｎ− エピタキシャル層４１を成長させると共に、このエピタキシャル層４１に埋込絶縁物等よりなる分離領域４２を形成して隣接する画素間を電気的および光学的に分離する。各画素において、ＳＩＴのゲートおよびソースはそれぞれエピタキシャル層４１の表面に形成したｐ＋ 拡散層４３およびｎ＋ 拡散層４４をもって構成し、ｎ＋ 拡散層４４は例えばポリシリコンより成る配線層４５を経て対応する列ライン２８−ｉ，２８−（ｉ＋１）に接続し、ｐ＋ 拡散層４３上にはゲート酸化膜を介して行ライン２６−ｉ，２６−（ｉ＋１）を形成する例えばポリシリコンより成る行ライン電極４６−ｉ，４６−（ｉ＋１）を被着して、行ライン電極がｐ＋ 拡散層４３と対向する部分にゲートキャパシタを形成する。
【０００７】
各画素のｐ＋ 拡散層４３は、互いに隣接する４画素の中央部まで延在して形成され、その部分を図１０に示す各画素の制御トランジスタ２５のソースとして作用させると共に、その４画素の中央部のエピタキシャル層４１の表面には、各画素のＳＩＴのゲート２３および制御トランジスタ２５のソースを構成するｐ＋ 拡散層４３と分離して、４画素の制御トランジスタ２５のドレインを構成するｐ＋ 拡散層４７を共通に形成し、このｐ＋ 拡散層４７に配線用電極４８を経てオーバーフロー・ドレイン・ライン３４を接続する。また、ｐ＋ 拡散層４７とｐ＋ 拡散層４３との間のエピタキシャル層４１の表面には、ゲート酸化膜を介して制御ゲートライン３３を形成する４画素の制御トランジスタ２５の制御ゲート電極４９を共通に設ける。
【０００８】
以下、本構成例の動作を図１３に示すタイミングチャートの信号波形図を参照しながら説明する。本構成例においても、上述したと同様、行ライン２６−１〜２６−ｍを順次選択すると共に、各行ラインの選択下において列ライン２８−１〜２８−ｎを順次選択する。こうして選択するＸＹアドレス方式により、画素信号を順次読出し、各行ラインにおいて信号読出し期間ｔＨ が完了してから次の行ラインの選択に移る水平ブランキング期間ｔＢＬに、その行ラインの全ての画素を同時にリセットするものであるが、特に画素２１−２２に注目し、そのフローティングゲート２３の電位ＶＧ （２，２）の変化を図１３に示してその動作を説明する。なお、図１３の最下段に示す画素２１−２２のフローティングゲート２３の電位ＶＧ （２，２）において、実線は撮像中光入射が有る場合の電位を、破線は撮像中光入射が無い場合の電位を表わす。
【０００９】
図１３を参照し、タイミングｔ１ において、行ライン２６−２に印加される行選択信号φＧ２が電圧ＶφＧ になると、この行のライン２６−２に接続された各ＳＩＴのフローティングゲート２３の電位は、ほぼＶφＧ 、より詳しくはゲートキャパシタ２４の容量をＣＧ 、ｐ＋拡散層４３の寄生拡散容量をＣＪ とすると、
｛ＣＧ／（ＣＪ ＋ＣＧ）｝・ＶφＧ
だけ上昇する。
【００１０】
タイミングｔ２ において、列選択信号φＳ２が高レベルとなって列ライン２８−２すなわち画素２１−２２が選択されると、そのときの画素２１−２２のフローティングゲート２３の電位ＶＧ （２，２）に依存した信号電流が列ライン２８−２、列選択トランジスタ２９−２およびビデオライン３０を経て負荷抵抗３１に流れ、その負荷抵抗３１の電圧降下から出力信号ＶＯＵＴ として読出される。この信号読出しにおいては、通常フローティングゲート２３に蓄積されている光電荷がそのまま保持されるから、非破壊読出しとなる。
【００１１】
次に、最終ライン２８−ｎの選択が終了し、行ライン２６−２に接続された全ての画素２１−２１〜２１−２ｎの信号読出しが完了したタイミングｔ３ 、すなわち水平ブランキング期間ｔＢＬの開始において、制御ゲートライン３３に印加する制御ゲート信号φＣ の負電圧を制御トランジスタ２５が導通（オン）する電圧−ＶφＣとする。このとき制御ゲート電極４９下の表面電位はφＳ （０）→φＳ （−ＶφＣ ）と変化し、ゲート電位ＶＧ （２，２）は電位φＳ （−ＶφＣ ）に強制的にクランプされ、これによりゲート電位がリセットされて読出し以後の光照射によってゲートに蓄積された光電荷ＱＰ がはき出される。ここで、制御ゲート信号φＣの電圧−ＶφＣ は、これが印加されたときの制御ゲート電極４９下の表面電位φＳ （−ＶφＣ ）がＳＩＴのピンチオフ電圧ＶＧＯにほぼ等しく、かつ制御ドレイン電圧ＶＣ に対してφＳ （−ＶφＣ ）＞ＶＣ となるように設定する。
【００１２】
タイミングｔ４ 、すなわち水平ブランキング期間ｔＢＬの終了時点において、行選択信号φＧ２を低レベルにすると共に、制御ゲート信号φＣ を零ボルトとする。このようにすると、ゲート電位ＶＧ （２，２）はＶＧ （２，２）＝φＳ （−ＶφＣ ）−ＶφＧ に下がり、以後は次回の読出しまでの撮像期間中に入射光量に応じた光電荷の積分が行なわれて、例えばＱＰ ／ＣＧ （＝ΔＶＧＰ）だけ上昇する。
【００１３】
本構成例において、制御ゲート信号φＣ は選択された行ラインに接続された画素の制御ゲートライン３３の電極のみに印加されるのではなく、他の非選択状態にある全ての画素の制御ゲート３３の電極にも印加される。したがって、制御ゲート信号φＣ が電圧−ＶφＣ となると、非選択画素の制御ゲート３３の電極下の表面電位も、選択画素と同様にφＳ （−ＶφＣ ）、すなわちＳＩＴのピンチオフ電圧ＶＧＯとほぼ等しくなるから、一部の非選択画素において光電荷の蓄積が等しく、それによるゲート電位の上昇分ΔＶＧＰが、
φＳ （−ＶφＣ ）−ＶφＧ ＋ΔＶＧＰ＞φＳ （−ＶφＣ ）、
すなわち、ΔＶＧＰ＞ＶφＧ となっても、電位φＳ （−ＶφＣ ）すなわちＳＩＴのピンチオフ電圧ＶＧＯを越えるゲート電位分に相当する光電荷は制御ゲート電極下のチャネルを通してオーバーフロー・ドレイン・ライン３４へと掃き出される。しかも、この過剰電荷のオーバーフロー動作は、行ラインが切替わる毎に全ての非選択画素に対して行われるから、強い入射光があってもそれによってフローティングゲートの電位がピンチオフ電圧ＶＧＯを越えることはなく、したがって半選択信号現象の発生を有効に防止することができる。また、このことは等価的にブルーミング制御を行っていると見ることもできる。
【００１４】
さらに、各画素のリセットを、制御ゲート信号φＣ によりＳＩＴのフローティングゲート２３の電位をφＳ （−ＶφＣ ）にクランプすることによって行なうようにしたから、リセット時の残留光電荷を完全になくすことができる。したがって、ＳＩＴのゲート−ソース間にｐｎ接合を順方向にバイアスしてリセットする場合に数々見られる残像現象も、本構成例によれば完全に制御することができる。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来例では増幅型固体撮像素子の欠点の１つである固体パターンノイズ（以降、ＦＰＮと言う）が大きいといった問題点があった。さらに、光量検出器としてのディテクタの用途を考えた場合、薄明りの中でも目標物を高精度で抽出する必要があり、いわゆる外光除去機能が要求されていた。
【００１６】
このような課題を解決するために、例えば特開平０６−２１４２２号公報や特願平０５−２８７８５４号にて報告されており、図１４に特願平０５−２８７８５４号で開示した具体的な回路例を示す。
【００１７】
この従来例において、この単位画素はＮＰＮトランジスタ５１、容量５２、ＰＭＯＳトランジスタ５３の３つのデバイスから構成され、図１４では縦２画素、横２画素の２次元状に配置されている。また、垂直シフトレジスタＩから駆動される画素部の上方には画素と全く同じ構成の垂直シフトレジスタＩＩから駆動されるメモリ素子が同じくＮＰＮトランジスタ７１、容量７２、ＰＭＯＳトランジスタ７３の３つのデバイスから構成され、２行、２列に配置されている。更に、それらの画素とメモリ素子の間にはクランプ容量８７とＮＰＮトランジスタ８９とＮＭＯＳトランジスタ９１で構成されるバッファ手段が設けられ、スイッチ８１、８３を介して接続される。
【００１８】
この図１４の回路例の動作を簡単に説明すると、まず画素部において、光キャリアの蓄積動作を行い、行単位でその信号を読み出すと、クランプ容量８７、バッファ手段を通してＮＰＮトランジスタ８９のエミッタ端子に出力される。このとき、垂直シフトレジスタＩＩを動作させ、メモリ素子のリセットを行うと、メモリ素子のエミッタ端子には画素からの読み出し信号が出力されているため、各メモリ素子のベース電位は読み出し信号に対しておよそＶｂｅだけ高い電圧が書き込まれる。
【００１９】
つぎに、再び画素をリセットし、第２の蓄積動作を行った後、垂直シフトレジスタＩＩを動作させ、先にメモリ素子に書き込んだ信号を読み出し、クランプ回路により信号を反転させた後、画素の光信号を再び読み出すと、クランプ回路において、
［第２の蓄積による信号］−［第１の蓄積による信号］
の電圧を得ることができ、この信号を先述と同じ方法でメモリ素子に書き込んだ後、再度メモリ素子を今度は蓄積容量である保持容量５７に読み出す。その後、水平シフトレジスタを動作させ、各信号をシリアルに端子６６に出力する。
【００２０】
この場合、ＦＰＮを低減したり、外光除去を行ったりすることができるものの、構成する画素数と同じ数のメモリ素子と垂直シフトレジスタが２個必要であるため、特に高解像度用途の撮像装置ほど、チップサイズが大きくなるといった欠点があった。
【００２１】
【課題を解決するための手段】
本発明の固体撮像装置は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする。
【００２２】
また、本発明の固体撮像装置は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の第１の出力線と、
前記複数本の第１の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記第１の出力線との接続を制御するスイッチ手段と、
前記複数のアンプからの出力信号を共通に出力する第２の出力線と、
前記複数のアンプからの出力信号を前記第２の出力線に転送するための転送スイッチ手段と、
前記複数のアンプからの出力信号を時系列的に前記第２の出力線に転送するために、前記転送スイッチ手段を制御する水平走査回路と、を有し、
前記第２のトランジスタは前記第１の出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを接続して前記アンプの出力信号を前記第１の出力線に読み出し、前記第１の出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出すことを特徴とする。
【００２３】
また、本発明の固体撮像装置の駆動方法は、それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段である固体撮像装置の駆動方法において、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、各実施例と共に図面を参照しつつ詳細に説明する。
【００２６】
（第１の実施例）
本発明の第１の実施例の構成を図１に示す。本例の説明を簡略化するため、２画素からなる１次元の光電変換装置として説明する。このうち１画素部はフォトダイオード、及び２個のＮＭＯＳトランジスタから構成されている。即ち、画素部はフォトダイオードＤ２１，Ｄ２２とその出力をゲートに入力するＮＭＯＳトランジスタＭ１２１，Ｍ１２２とスイッチ用ＮＭＯＳトランジスタＭ３２１，Ｍ３２２とから構成されている。さらに画素出力は、垂直出力線ｖ１，ｖ２を介してスイッチＮＭＯＳトランジスタＭＲ４１，ＭＲ４２、クランプ容量であるコンデンサＣＣ１，ＣＣ２、ボルテージホロワＭＲ８１，ＭＲ８２を通って、又は画素出力はスイッチＮＭＯＳトランジスタＭＲ３１，ＭＲ３２を通って、さらに、スイッチＮＭＯＳトランジスタＭＲ６１，ＭＲ６２、蓄積容量である保持容量Ｃ１，Ｃ２、スイッチＮＭＯＳトランジスタＭＲ７１，ＭＲ７２を通って水平出力線ｖｈ、ボルテージホロワＭＲ８３を介して端子１４１に出力される。
【００２７】
以下に本実施例の動作を図２のタイミングチャートを用いて簡単に説明する。先ず時刻ｔ１において、端子１２２にＨｉｇｈレベルのパルスを印加した後、時刻ｔ２において、端子１２１にＨｉｇｈレベルのパルスを印加すると、各々のタイミングにおいて、ＮＭＯＳトランジスタＭＲ１１，ＭＲ１２及び、ＭＲ３２１，ＭＲ３２２がオン状態になり、各画素のフォトダイオードＤ２１，Ｄ２２は端子１２３に与えられた電圧Ｖｒｅｓにリセットされる。リセットが終了すると、時刻ｔ３、ｔ４において、端子１２２，１２１の各々のパルスがＬｏｗレベルまで立ち下がり、フォトキャリアの蓄積動作（第１の蓄積動作）が開始される。ここで、本実施例における光電変換素子はエレクトロンをＮＭＯＳトランジスタＭ１２１，Ｍ１２２のゲート上に蓄積するもので、入射光量が大きいほどエレクトロンの負電荷のためゲート電位は下がる。
【００２８】
蓄積動作が終了し、各画素の光信号を読み出すにあたり、時刻ｔ５において、端子１２６にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＲ４１，ＭＲ４２をオン状態にした後、時刻ｔ６において、端子１２４にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＲ２１，ＭＲ２２を０Ｎ状態にすると、各画素のトランジスタＭ１２１，Ｍ１２２とＭＲ２１，ＭＲ２２間で各々反転アンプが構成され、フォトダイオードＤ２１，Ｄ２２上に蓄積された光信号が垂直出力線ｖ１，ｖ２に読み出され、クランプ容量ＣＣ１，ＣＣ２に蓄積される。
【００２９】
時刻ｔ７において、光信号の読み出し動作が終了したら、今度は時刻ｔ８において、端子１２７のパルスを立ち下げ、ＮＭＯＳトランジスタＭＲ５１，ＭＲ５２をオフ状態にすると、容量ＣＣ１，ＣＣ２のアンプ側節点Ｎ１，Ｎ２は端子１２８に与えられた電位で浮遊状態となる。
【００３０】
その後、時刻ｔ９において、端子１２２にＨｉｇｈレベルのパルスを印加し、垂直出力線ｖ１，ｖ２をリセットすると、ボルテージホロワＭＲ８１，ＭＲ８２の入力点Ｎ１，Ｎ２の電圧は容量ＣＣ１，ＣＣ２を介して負側に振られ、さらに、時刻ｔ１０，ｔ１１において、端子１２６，１２２のパルスを立ち下げ、容量ＣＣ１，ＣＣ２の両端を浮遊状態にし、リセットＭＯＳトランジスタＭＲ１１，ＭＲ１２をオフ状態にした後、時刻ｔ１２において、端子１２５にＨｉｇｈレベルのパルスを印加すると、節点Ｎ１，Ｎ２の電位がボルテージホロワＭＲ８１，ＭＲ８２のオペアンプを通して、垂直出力線ｖ１，ｖ２に出力され、さらに時刻ｔ１３において、端子１２１にＨｉｇｈレベルのパルスを印加すると、各画素が垂直出力線ｖ１，ｖ２の電位にリセットされる。
【００３１】
その後、時刻ｔ１４において、リセットが終了した後、各画素は第２の蓄積動作を開始する。そして、時刻ｔ１５、ｔ１６を経て、蓄積動作が終了すると、時刻ｔ１７、ｔ１８、ｔ１９、ｔ２０、ｔ２１、ｔ２２において、光信号を再び読み出すが、このとき、時刻ｔ１９において端子１２９にＨｉｇｈレベルのパルスを印加すると、節点Ｎ１，Ｎ２の信号電圧がＮＭＯＳトランジスタＭＲ６１，ＭＲ６２を通して保持容量Ｃ１，Ｃ２に読み出され、その後、水平走査回路１４０を動作させ、時刻ｔ２３、ｔ２４、ｔ２５、ｔ２６、ｔ２７、ｔ２８、ｔ２９、ｔ３０、ｔ３１にかけて保持容量Ｃ１，Ｃ２の信号をシリアルに水平出力線ｖｈ、さらにボルテージホロワＭＲ８３を介して出力端子１４１に読み出して一連の動作の一巡を終了する。
【００３２】
以上説明したように、本発明では、１周期当たり、２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定するため、例えば１回目の信号蓄積時を暗状態にするか、蓄積時間を無視できるほど短くすると、各画素の暗電流成分を含めたＦＰＮを除去した信号を得ることができる。
【００３３】
また、光電変換のディテクターとしての用途を考えた場合、画素の受光面に直接、外光が入射する時でも、２回目の蓄積期間に被写体にＬＥＤ等の光源から光を照射すると、その外光成分を取り除くことができ、検出精度を大幅に向上させることができる。
【００３４】
本実施例では、クランプ部の節点Ｎ１，Ｎ２にオペアンプを設けているが、オペアンプの代わりに、ソースホロワやエミッタホロワ等、別のバッファ手段を用いても何ら問題はない。
【００３５】
（第２の実施例）
図３に第２の実施例の回路図を示す。本実施例は第１の実施例に対して光電変換素子を縦２画素、横２画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている点を除いて、第１の実施例と同様である。また、本実施例によれば、図１４におけるメモリセル７１〜７３及び垂直シフトレジスタＩＩが不要であるので、チップサイズを大幅に縮小できる。
【００３６】
本２×２画素のセンサでは、各画素はフォトダイオードと３つのＮＭＯＳトランジスタから構成され、端子ＶＲ１，ＶＲ２は垂直シフトレジスタからの走査リセット電圧が供給され、端子ＶＴ１，ＶＴ２は垂直シフトレジスタからの走査トレース電圧が供給されて、水平線ｈ１，ｈ２のＨｉｇｈレベルのパルスが順次供給されて、１水平線からの画素が読み出されて、次の水平線の画素が読み出される。その他のタイミングは第１の実施例と同様に動作する。
【００３７】
以上、第１、第２の実施例では、画素部はＮＭＯＳトランジスタのゲート電極にフォトキャリアを蓄積し、さらに読み出し時には上記ＮＭＯＳトランジスタを反転アンプとして用いるタイプの光電変換素子を用いたが、ＭＯＳ型光電変換素子や、ＣＭＤ，ＡＭＩ，ＳＩＴといったその他の光電変換素子を用いても全く同様の動作、機能が実現できる。例えば、図４は光電変換素子としてＳＩＴを用いて縦３画素、横３画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている。その動作は第１の実施例とほとんど同じなので省略する。
【００３８】
図４においては、光電変換素子としてＳＩＴ（静電誘導トランジスタ）ＱＳ１１〜ＱＳ３３を用いたもので、センサのＳＩＴからの信号の読み出しは、垂直走査回路５０の出力を中間レベルの電圧に設定し、クランプ動作をさせた後、クランプ出力をＮＭＯＳトランジスタＮＭ３１〜３３を通してＳＩＴのソースにフィードバックさせる。その後、垂直走査回路５０の出力をＨｉｇｈレベルにするとＳＩＴのゲート電圧ＶＧＳは、
ＶＧＳ＝ＦＢ＋ΦＢ ………（４）
ただし、ＦＢ……クランプ後のダーリントントランジスタの出力
ΦＢ……ＳＩＴのゲート、ソース間ビルトインポテンシャル
となりクランプ容量ＣＣ１〜ＣＣ３のリセット電圧（端子１０７）を適当な値に設定することによってクランプ出力電圧から新たに信号蓄積を行うことができる。
【００３９】
なお、本実施例においても、２次元状エリアセンサとして多数の行列配置された光電変換素子を用いてよいのは勿論である。また、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する動作は上記実施例と同様であり、こうして、２次元状パターンのＦＰＮを除去でき、ノイズの小さな、高Ｓ／Ｎの高密度な画像信号を得ることができる。
【００４０】
（第３の実施例）
図５に本発明による第３の実施例の概略回路図を示す。本実施例は光電変換素子としてバイポーラ型光電変換素子を用い、これを１次元状に３個並べた例を示したものである。
【００４１】
本実施例の動作を図６のタイミングチャートを用いて簡単に説明する。
【００４２】
まず、時刻ｔ０において、端子１００にＬｏｗレベルのパルスを印加すると、ＰＭＯＳトランジスタＭＰＲが導通すると同時に、ＮＭＯＳトランジスタＭＮＲ１がオフし、ＮＰＮトランジスタＱＲのエミッタ端子には電源電圧を抵抗Ｒ１，Ｒ２で分割された電圧からＶＢＥだけ落ちた電圧（ＶＲＥＳとする）があらわれる。この時、端子１０３はＬｏｗレベルにあるため、
ＶＲＥＳ ＞ ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４のＶＴＨ
（ただし、ＶＴＨは各ＰＭＯＳトランジスタのスレシホールド電圧である。）
となるように抵抗Ｒ１，Ｒ２を設定すると、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４が導通し、各光電変換素子のベース領域が上述したＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタ電圧にリセットされる（第１のリセット）。その後時刻ｔ１において端子１００のパルスがＨｉｇｈレベルになると、ＰＭＯＳトランジスタＭＰＲおよびＮＰＮトランジスタＱＲがオフするとともにＮＭＯＳトランジスタＭＮＲ１が導通するため、ＮＰＮトランジスタＱＲのエミッタ端子はＧＮＤ電位になり、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４がオフし、第１のリセットは終了する。
【００４３】
その後、時刻ｔ２において端子１０４にＨｉｇｈレベルのパルスが印加されると、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３が導通し、各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタ電位がリセット電位（図ではＧＮＤ）にリセットされた後に、時刻ｔ３において、端子１０３にＨｉｇｈレベルのパルスが印加されるとＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４は非導通状態のままで、ベース容量Ｃｘ１〜Ｃｘ３を介した容量結合によりＮＰＮトランジスタＱＳ１〜ＱＳ３のベース電位が上昇し、ベース・エミッタ間電圧が順バイアスされ、ＮＰＮトランジスタＱＳ１〜ＱＳ３はエミッタフォロア動作を行い、浮遊状態であるベース領域上のホールが再結合され、その結果ベース電圧はリセットされる（第２のリセット）。このリセットが終了すると、時刻ｔ４において、端子１０３のパルスがＬｏｗレベルまで立ち下がり、今度は各画素のベース電位は負側にふられ、ベース・エミッタ間電圧は逆バイアス状態になりこの時点で蓄積動作が開始される。
【００４４】
つぎに所定の蓄積時間が経過した後、時刻ｔ５において端子１０６のパルスをＬｏｗレベルまで立ち下げると、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３が導通しクランプ容量Ｃｃ１〜Ｃｃ３が端子１０７に与えられる電圧にリセットされる。そして、その後時刻ｔ６において端子１０４のパルスをＬｏｗレベルまで立ち下げ、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３をオフし、ＮＰＮトランジスタＱＳ１〜ＱＳ３のエミッタを浮遊（フローティング）状態にした後、時刻ｔ７において端子１０３にＨｉｇｈレベルのパルスを印加すると、各画素のベース電位はベース容量Ｃｘ１〜Ｃｘ３を介して正側にふられ各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のベース・エミッタ間電圧が順バイアス状態になり、したがって各画素で光電変換されベース領域に蓄積された信号はそれぞれ、出力線ｖ１〜ｖ３に読み出され、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３を介してクランプ容量Ｃｃ１〜Ｃｃ３に供給される。
【００４５】
こうして読み出し動作が終了すると、時刻ｔ８において、端子１０６のパルスを立ち上げ、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３をオフし、ダーリントントランジスタＤ１〜Ｄ３のベースを浮遊状態にした後、時刻ｔ９において、端子１０４にＨｉｇｈレベルのパルスを印加すると、出力線ｖ１〜ｖ３はリセットされると同時に、クランプ容量Ｃｃ１〜Ｃｃ３を通してダーリントン接続されたトランジスタＤ１〜Ｄ３のベースおよびエミッタ電位は、個々の画素の信号に見合った分だけ負側にふられる。さらに、その後、時刻ｔ１０において端子１０８のパルスを立ち下げ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３をオフし、クランプ容量Ｃｃ１〜Ｃｃ３を出力線ｖ１〜ｖ３から切り離した上で、端子１０４のパルスを立ち下げた後、時刻ｔ１１において再び第１のリセットを行なった後、今度は時刻ｔ１２において、端子１０９にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＭＮ３１〜３３をオン状態にしたうえで、時刻ｔ１３において、端子１０３にＨｉｇｈレベルのパルスを印加すると、各画素のＮＰＮトランジスタＱＳ１〜ＱＳ３のベースはＮＭＯＳトランジスタＭＮ３１〜３３を介してダーリントントランジスタＤ１〜Ｄ３のエミッタ電位に対して第２のリセットを行うため先の蓄積によって得られた信号電圧に応じて初期化される。この時、先の読出した信号電圧が高い程、低い電圧値にリセットされる。
【００４６】
その後、第２のリセット、第２の信号蓄積が終了した後に、時刻ｔ１６〜ｔ１７においてダーリントントランジスタＤ１〜Ｄ３のベース電位を初期化し、時刻ｔ１８において端子１０９のパルスを立ち下げ、端子１１０にＨｉｇｈレベルのパルスを印加し、ＮＭＯＳトランジスタＮＭ４１〜４３をオン状態にした後、時刻ｔ１９において、端子１０３のパルスを立ち上げると、各画素の信号に見合った電圧が容量ＣＴ１〜ＣＴ３に読み出される。そして、時刻ｔ２２以降、水平走査回路に端子１１１よりスタートパルスを、端子１１２に走査パルスを入力することにより、画素の信号が出力端子１１５に時系列的に読み出される。なお、出力端子１１５は図では省略したが、出力バッファ手段が設けられている。
【００４７】
以上説明したように、本発明では、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定するため、例えば１回目の信号蓄積時を暗状態にすれば、ＦＰＮ除去した信号を得ることができる他、１回目の信号蓄積時に被写体に外光が当たっている場合でも、その外光成分を取り除くことができる。
【００４８】
また、上記説明では第１および第２の蓄積で得られた信号をそれぞれＶ１ ，Ｖ２ とすると（Ｖ２ −Ｖ１ ）の信号を出力する場合について述べたが、クランプ回路の駆動タイミングを一部変換するだけで（Ｖ１ ＋Ｖ２ ）の信号を得ることもできる。これによると、まず、第１の蓄積で得られた信号Ｖ１ を読み出し、その結果信号量が不十分な場合には、Ｖ１ の信号に対して再び第２の蓄積を行なうことができ、露光量（蓄積時間）の最適化が容易に行なえる。
【００４９】
なお、上記実施例においては、画素を１次元３画素について説明したが、ラインセンサとして複数個を配置しても、この周辺回路を同様に構成することが可能であり、特にクランプ容量やその周辺のダーリントントランジスタや、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは、各列毎に設ければよく、かくして、１周期当たり２回のリセット／蓄積／読み出し動作を行い、所定の効果を得ることができる。
【００５０】
（第４の実施例）
図７に本発明による第４の実施例の概略回路図を示す。本実施例は第３の実施例に対して光電変換素子を縦３画素、横３画素の２次元状に配列したもので、画素の駆動を垂直シフトレジスタの出力によって行っている点を除いて実施例１と全く同様である。
【００５１】
即ち、第３の実施例の端子１０３へのタイミング信号は、本実施例においては、端子１０３に所定の電圧を供給するとともに、垂直走査回路へのスタート信号端子１０１と垂直走査タイミング端子１０２のタイミングに従って、端子１０３の供給電圧をスイッチングして、各水平駆動ライン毎に読み出し信号を読み出す。そうして、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する。
【００５２】
従って、第３の実施例では、いわゆるラインセンサによるＦＰＮを除去できるのに加え、本第４の実施例では、２次元状パターンのＦＰＮを除去できる。実際は、３行３列に限られず、例えば６４０行４６０列の高密度エリアセンサとして、ノイズの小さな、高Ｓ／Ｎの高密度な画像信号を得ることができる。
【００５３】
また、本実施例によれば、図１４におけるメモリセル７１−７３および垂直走査回路ＩＩが要らないため、チップサイズを大幅に縮小することができる。
【００５４】
（第５の実施例）
第３および第４の実施例では、クランプ容量Ｃｃ１〜Ｃｃ３の出力にダーリントン接続のＮＰＮトランジスタを用いていたが、図８に示すＯＰアンプＯＰ１〜ＯＰ３を用いても全く問題ない。
【００５５】
本実施例において、ＯＰアンプＯＰ１〜ＯＰ３はボルテージホロワとして組み込まれ、入力インピーダンスが高く、実効出力抵抗が極めて低いので、端子１０７に所定の電圧を供給し、端子１０６にタイミングパルスを供給してＰＭＯＳトランジスタをオン・オフして、読み出しレベルを正確に転送できる。また本実施例においても、各水平駆動ライン毎に、１周期当たり２回のリセット／蓄積／読み出し動作を行い、かつ、前回の読み出し信号レベルをもとに、次回のセンサのリセット電圧を設定する。
【００５６】
（第６の実施例）
図９に本発明による第６の実施例を示す。本実施例は、第４の実施例に対して、改良を施したものであり、転送スイッチＮＭ４１〜４３、信号蓄積容量である保持（クランプ）容量ＣＴ１〜３を削除し、水平出力線に負荷抵抗ＲＬを設けたものである。この構成により、チップ上に一部の容量やＭＯＳスイッチを削除できるので、チップサイズを小さくでき、また、ベース容量ＣＸ１１〜ＣＸ１３からクランプ容量ＣＣ１〜ＣＣ３への転送は通常の速度で読み出し、クランプ容量ＣＣ１〜ＣＣ３の電荷を出力する際には高速走査が可能となる。
【００５７】
ここで、信号読み出し時における抵抗値ＲＬを流れる電流は信号電圧をＶＳとすると
ＶＳ／ＲＬ ………（１）
で与えられ、一方、読み出し時間をΔＴとすると、読み出し動作中のダーリントントランジスタのベース電圧の変化量ΔＶＢは以下の式で表わされる。
【００５８】
ΔＶＢ＝（ＶＳ／ＲＬ）×（ＨＦＥ２×ΔＴ／ＣＣ） ……（２）
ただし、ＨＦＥはＮＰＮトランジスタの電流増幅率、ＣＣはクランプ容量ＣＣ１〜ＣＣ３の容量値である。
【００５９】
従って、（２）式の値が十分小さくなるように負荷抵抗ＲＬ，信号保持（クランプ）容量ＣＣ等を設定すれば、安定した出力を得ることができる。図５，図７，図８では蓄積容量ＣＴから水平出力線などの浮遊容量ＣＨへの転送ゲインＡＴは、
ＡＴ＝ＣＨ／（ＣＴ＋ＣＨ） ………（３）
で与えられ、これを大きくするために、蓄積容量ＣＴを大きくする必要があったため、本実施例ではクランプ容量に蓄積された電荷を直接水平出力線に出力することにより、さらに大幅にチップサイズの縮小ができる。
【００６０】
上記各実施例においては、光電変換素子として、フォトダイオード、バイポーラ型光電変換素子又は静電誘導型光電変換素子の例を示したが、他の光電変換する素子であってもよいことは勿論である。
【００６１】
【発明の効果】
本発明によれば、固体撮像装置において、高解像度を確保するために光電変換素子を多数集積化した場合でも、固体パターンノイズを小さくすると共に、チップサイズを小さくできるという効果を奏し得る。
【００６２】
また、光量検出器としてのディテクタの用途を考えた場合、薄明りの中でも目標物を高精度で抽出する、いわゆる外光除去機能をも高めつつ、チップサイズも小さくできる。
【図面の簡単な説明】
【図１】本発明による一実施例による概略等価回路図である。
【図２】本発明による一実施例の図５の動作を説明するタイミングチャートである。
【図３】本発明による一実施例による概略等価回路図である。
【図４】本発明による一実施例による概略等価回路図である。
【図５】本発明による一実施例による概略等価回路図である。
【図６】本発明による一実施例の図５の動作を説明するタイミングチャートである。
【図７】本発明による一実施例による概略等価回路図である。
【図８】本発明による一実施例による概略等価回路図である。
【図９】本発明による一実施例による概略等価回路図である。
【図１０】従来の固体撮像装置による概略等価回路図である。
【図１１】従来の固体撮像装置による画素周辺の平面図である。
【図１２】従来の固体撮像装置による概略断面図である。
【図１３】従来の固体撮像装置による動作を説明するタイミングチャートである。
【図１４】従来の固体撮像装置による概略等価回路図である。
【符号の説明】
２１ 画素
２２ ＳＩＴ
２３ フローティングゲート
２４ ゲートキャパシタ
２５ 制御トランジスタ
２６ 行ライン
２７ 垂直走査回路
２８ 列ライン
２９ 各列選択トランジスタ
３０ ビデオライン
３１ 負荷抵抗
３２ 水平走査回路
ＱＳ１〜ＱＳ３ 画素トランジスタ
ＣＸ１〜ＣＸ３ ゲート容量
ＣＣ１〜ＣＣ３ クランプ容量
ＣＴ１〜ＣＴ３ 蓄積容量
Claims (3)
- それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする固体撮像装置。 - それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の第１の出力線と、
前記複数本の第１の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記第１の出力線との接続を制御するスイッチ手段と、
前記複数のアンプからの出力信号を共通に出力する第２の出力線と、
前記複数のアンプからの出力信号を前記第２の出力線に転送するための転送スイッチ手段と、
前記複数のアンプからの出力信号を時系列的に前記第２の出力線に転送するために、前記転送スイッチ手段を制御する水平走査回路と、を有し、
前記第２のトランジスタは前記第１の出力線と前記第１のトランジスタの前記入力部との接続を制御する手段であって、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記 アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記第１の出力線とを接続して前記アンプの出力信号を前記第１の出力線に読み出し、前記第１の出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記第１の出力線に読み出すことを特徴とする固体撮像装置。 - それぞれが、光電変換部、入力部に入力された前記光電変換部からの信号を反転増幅して出力するための第１のトランジスタ及び前記第１のトランジスタの前記入力部に接続される第２のトランジスタを含む、１次元状又は２次元状に配された複数の画素と、
１次元状に配された前記複数の画素の複数の第１のトランジスタの出力部のそれぞれに一本ずつ接続された、又は前記２次元状に配された前記複数の画素のうち一配列方向の各列の複数の画素の複数の第１のトランジスタの出力部に対してそれぞれ一本ずつ共通接続された複数本の出力線と、
前記複数本の出力線のそれぞれに１つずつ入力部が容量結合された複数のアンプと、
前記アンプの入力部と所定の電位との間に接続され、前記アンプの入力部の電位を前記所定の電位及び浮遊電位に選択的に切り替える切替え手段と、
前記アンプの出力部と前記出力線との接続を制御するスイッチ手段と、を有し、
前記第２のトランジスタは前記出力線と前記第１のトランジスタの前記入力部との接続を制御する手段である固体撮像装置の駆動方法において、
前記切替え手段によって前記アンプの入力部の電位を前記所定の電位とし、かつ、前記スイッチ手段によって前記アンプの出力部と前記出力線とを非接続とした状態で、第１の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出し、
その後、前記切替え手段によって前記アンプの入力部の電位を浮遊電位に切り替え前記アンプの入力部の電位を浮遊電位とした状態で、前記スイッチ手段によって前記アンプの出力部と前記出力線とを接続して前記アンプの出力信号を前記出力線に読み出し、前記出力線を前記第１の信号に基づく電位とし、
その後、前記第２のトランジスタを介して前記第１のトランジスタの入力部に前記第１の信号に基づく電位を供給した後に、光電変換により第２の信号を前記光電変換部に蓄積し、前記第２の信号を前記第１のトランジスタで反転増幅して前記出力線に読み出すことを特徴とする固体撮像装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26686895A JP3548301B2 (ja) | 1995-10-16 | 1995-10-16 | 固体撮像装置及びその駆動方法 |
| US08/544,596 US5933188A (en) | 1994-10-19 | 1995-10-18 | Photoelectric conversion apparatus and method with reset |
| DE69527910T DE69527910T2 (de) | 1994-10-19 | 1995-10-19 | Photoelektrische Wandlungsvorrichtung |
| EP95307459A EP0708555B1 (en) | 1994-10-19 | 1995-10-19 | Photoelectric conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26686895A JP3548301B2 (ja) | 1995-10-16 | 1995-10-16 | 固体撮像装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09116817A JPH09116817A (ja) | 1997-05-02 |
| JP3548301B2 true JP3548301B2 (ja) | 2004-07-28 |
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ID=17436775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26686895A Expired - Fee Related JP3548301B2 (ja) | 1994-10-19 | 1995-10-16 | 固体撮像装置及びその駆動方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3548301B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW552799B (en) * | 2000-10-03 | 2003-09-11 | Agilent Technologies Inc | System solution for amorphous lag problem |
| JP4509202B2 (ja) * | 2008-06-09 | 2010-07-21 | キヤノン株式会社 | 信号処理装置及び撮像装置 |
| TWI682632B (zh) * | 2014-12-26 | 2020-01-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
-
1995
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| Publication number | Publication date |
|---|---|
| JPH09116817A (ja) | 1997-05-02 |
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