JP3547970B2 - 同期分離回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機やビデオテープレコーダなどで使用される映像信号から水平同期信号を分離する同期分離回路に関するもので、特にノイズの影響などを受けにくく安定に同期分離できる同期分離回路に関する。
【０００２】
【従来の技術】
テレビジョン受像機やビデオテープレコーダなどで使用される映像信号から水平同期信号を分離する同期分離回路が知られている。
同期分離回路としては例えば、図２に示されるようなものが考えられる。
図２の入力端子１には映像信号が印加される。印加された映像信号は、シンクチップ（水平同期信号の先端部）がシンクチップクランプ回路２でクランプされる。この時のクランプ電圧は、基準電圧源３の電圧である基準電圧Ｖｒｅｆ１となる。
【０００３】
クランプされた映像信号は、ＬＰＦ４でノイズ成分が除去された後、バッファ５に印加される。バッファ５を通過した映像信号は、コンパレータ６で基準電圧Ｖｒｅｆ２とレベル比較される。基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１と重畳されてコンパレータ６に印加される。
このコンパレータ６での比較により、出力端子７に同期分離された水平同期信号が得られる。
【０００４】
【発明が解決しようとする課題】
しかしながら、図２の方法では入力端子１に加わる映像信号の大きさが変化すると、水平同期信号をスライスするレベルが固定しているのでスライスする位置が変化してしまった。スライスする位置が変化すると、安定に同期分離できなくなる。極端な場合には同期分離自体ができなくなる。
【０００５】
その様子を図３に示す。スライスするレベルが図３の点線ａのように水平同期信号の先端にちかづいてしまうとする。すると、先端で発生し易いノイズの影響を受け誤判別し易くなる。逆に、スライスするレベルが図３の点線ｂのようにペデスタルレベルにちかづいてしまうとする。すると、図示のように映像信号の影響を受け、この場合も誤判別し易い。
【０００６】
【課題を解決するための手段】
本発明は、上述の点に鑑みなされたもので、映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、該シンクチップクランプ回路でクランプされた映像信号が一方の入力端子に印加されペデスタル期間のバーストゲートパルス期間のみ動作する差動増幅器と、該差動増幅器の出力信号に応じて充電されるコンデンサと、該コンデンサの出力電圧を前記差動増幅器の他方の入力端子に帰還する帰還手段とを含みペデスタルレベルを保持する保持回路と、前記シンクチップクランプ回路でクランプされた映像信号を増幅する増幅器と、該増幅器の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータとを備え該コンパレータから水平同期信号を導出するようにしたことを特徴とする。
【０００７】
【発明の実施の形態】
図１に本発明の同期分離回路を示す。
１０は映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路、１１は該シンクチップクランプ回路１０でクランプされた映像信号のペデスタルレベルを保持する保持回路、１２は前記シンクチップクランプ回路１０でクランプされた映像信号と基準電圧Ｖｒｅｆが印加される差動増幅器、１３は該差動増幅器１２の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータ、１４はＬＰＦ、１５はバッファ、１６は基準電圧源である。
【０００８】
入力端子１７には映像信号が印加される。印加された映像信号は、シンクチップ（水平同期信号の先端部）がシンクチップクランプ回路１０でクランプされる。この時のクランプ電圧は、基準電圧源１６の電圧である基準電圧Ｖｒｅｆとなる。
その様子を図４の映像信号Ａに示す。
【０００９】
クランプされた映像信号は、ＬＰＦ１４でノイズ成分が除去された後、バッファ１５に印加される。バッファ１５を通過した映像信号は、差動増幅器１２で基準電圧Ｖｒｅｆに基づき増幅される。
その様子を図４の映像信号Ｂに示す。図１の差動増幅器１２の利得を２倍に設定すると、その波形は図４のＢの如くなる。即ち、シンクチップのレベルを基準電圧Ｖｒｅｆに保った状態で振幅が２倍になっている。
【００１０】
そこで、本発明では、この２倍になった水平同期信号のセンターにスライスレベルがくるように図４の映像信号Ａのペデスタルレベルを検出してスライスレベルとして利用する。その結果、最適のレベルで水平同期信号を分離可能となる。
本実施例では差動増幅器１２の利得を２倍に設定したが、無論許容される範囲で上下させてよい。
【００１１】
図４の映像信号Ａのペデスタルレベルを検出するには、Ｓ／Ｈ回路（サンプルアンドホールド）として動作する保持回路１１を利用する。保持回路１１は、バッファ１５を通過した映像信号中のペデスタルレベルをＳ／Ｈしてコンパレータ１３に印加する。
その結果、コンパレータ１３では図４の映像信号Ｂの水平同期信号を一点鎖線のレベルでスライスできる。
【００１２】
図５は、図１の保持回路１１の具体回路図を示す。差動増幅器２０の一方の入力端子２１にはバッファ１５からの映像信号が印加される。差動増幅器２０の出力信号は、電流ミラー回路２２、２３、２４により点Ａに導出される。点Ａの電流によりコンデンサ２５は充放電される。
コンデンサ２５の電圧はトランジスタ２６、２７、２８を介して差動増幅器２０のトランジスタ２９のベースに帰還される。この帰還により、トランジスタ２９のベース電圧は、入力端子２１の電圧に追従する。
【００１３】
差動増幅器２０の動作電流源３０は端子３１からＢＧＰ（バーストゲートパルス）が印加されると動作し、それ以外の期間は電流を流さない。
このため、入力映像信号のＢＧＰ期間の電圧すなわちペデスタル電圧が出力端子３２に得られる。図５ではペデスタル期間を検出するパルスとしてＢＧＰを用いたが、ペデスタル期間に発生するパルスならばどのようなパルスでもよい。
【００１４】
【発明の効果】
以上述べた如く、本発明によれば、映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、シンクチップクランプ回路でクランプされた映像信号のペデスタルレベルを保持する保持回路と、シンクチップクランプ回路でクランプされた映像信号を増幅する増幅器とを設け、増幅器の出力映像信号と保持回路の出力電圧とのレベル比較を行うようにしているので、常に、水平同期信号のセンターにスライスレベルがくるようになる。スライスする位置が一定化すれば、映像信号の振幅に拘わらず、安定に同期分離できる。
【００１５】
更に、本発明によれば、ペデスタルレベルを簡単な回路で安定に検出できるので、確実な同期分離が可能となる。
【図面の簡単な説明】
【図１】本発明の同期分離回路を示すブロック図である。
【図２】従来の同期分離回路を示すブロック図である。
【図３】従来の動作説明に供する波形図である。
【図４】本発明の動作説明に供する波形図である。
【図５】本発明の保持回路１１の具体回路図である。
【符号の説明】
（１０） シンクチップクランプ回路
（１１） 保持回路
（１２） 差動増幅器
（１３） コンパレータ
（２０） 差動増幅器
（２５） コンデンサ
【発明の属する技術分野】
本発明は、テレビジョン受像機やビデオテープレコーダなどで使用される映像信号から水平同期信号を分離する同期分離回路に関するもので、特にノイズの影響などを受けにくく安定に同期分離できる同期分離回路に関する。
【０００２】
【従来の技術】
テレビジョン受像機やビデオテープレコーダなどで使用される映像信号から水平同期信号を分離する同期分離回路が知られている。
同期分離回路としては例えば、図２に示されるようなものが考えられる。
図２の入力端子１には映像信号が印加される。印加された映像信号は、シンクチップ（水平同期信号の先端部）がシンクチップクランプ回路２でクランプされる。この時のクランプ電圧は、基準電圧源３の電圧である基準電圧Ｖｒｅｆ１となる。
【０００３】
クランプされた映像信号は、ＬＰＦ４でノイズ成分が除去された後、バッファ５に印加される。バッファ５を通過した映像信号は、コンパレータ６で基準電圧Ｖｒｅｆ２とレベル比較される。基準電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１と重畳されてコンパレータ６に印加される。
このコンパレータ６での比較により、出力端子７に同期分離された水平同期信号が得られる。
【０００４】
【発明が解決しようとする課題】
しかしながら、図２の方法では入力端子１に加わる映像信号の大きさが変化すると、水平同期信号をスライスするレベルが固定しているのでスライスする位置が変化してしまった。スライスする位置が変化すると、安定に同期分離できなくなる。極端な場合には同期分離自体ができなくなる。
【０００５】
その様子を図３に示す。スライスするレベルが図３の点線ａのように水平同期信号の先端にちかづいてしまうとする。すると、先端で発生し易いノイズの影響を受け誤判別し易くなる。逆に、スライスするレベルが図３の点線ｂのようにペデスタルレベルにちかづいてしまうとする。すると、図示のように映像信号の影響を受け、この場合も誤判別し易い。
【０００６】
【課題を解決するための手段】
本発明は、上述の点に鑑みなされたもので、映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、該シンクチップクランプ回路でクランプされた映像信号が一方の入力端子に印加されペデスタル期間のバーストゲートパルス期間のみ動作する差動増幅器と、該差動増幅器の出力信号に応じて充電されるコンデンサと、該コンデンサの出力電圧を前記差動増幅器の他方の入力端子に帰還する帰還手段とを含みペデスタルレベルを保持する保持回路と、前記シンクチップクランプ回路でクランプされた映像信号を増幅する増幅器と、該増幅器の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータとを備え該コンパレータから水平同期信号を導出するようにしたことを特徴とする。
【０００７】
【発明の実施の形態】
図１に本発明の同期分離回路を示す。
１０は映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路、１１は該シンクチップクランプ回路１０でクランプされた映像信号のペデスタルレベルを保持する保持回路、１２は前記シンクチップクランプ回路１０でクランプされた映像信号と基準電圧Ｖｒｅｆが印加される差動増幅器、１３は該差動増幅器１２の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータ、１４はＬＰＦ、１５はバッファ、１６は基準電圧源である。
【０００８】
入力端子１７には映像信号が印加される。印加された映像信号は、シンクチップ（水平同期信号の先端部）がシンクチップクランプ回路１０でクランプされる。この時のクランプ電圧は、基準電圧源１６の電圧である基準電圧Ｖｒｅｆとなる。
その様子を図４の映像信号Ａに示す。
【０００９】
クランプされた映像信号は、ＬＰＦ１４でノイズ成分が除去された後、バッファ１５に印加される。バッファ１５を通過した映像信号は、差動増幅器１２で基準電圧Ｖｒｅｆに基づき増幅される。
その様子を図４の映像信号Ｂに示す。図１の差動増幅器１２の利得を２倍に設定すると、その波形は図４のＢの如くなる。即ち、シンクチップのレベルを基準電圧Ｖｒｅｆに保った状態で振幅が２倍になっている。
【００１０】
そこで、本発明では、この２倍になった水平同期信号のセンターにスライスレベルがくるように図４の映像信号Ａのペデスタルレベルを検出してスライスレベルとして利用する。その結果、最適のレベルで水平同期信号を分離可能となる。
本実施例では差動増幅器１２の利得を２倍に設定したが、無論許容される範囲で上下させてよい。
【００１１】
図４の映像信号Ａのペデスタルレベルを検出するには、Ｓ／Ｈ回路（サンプルアンドホールド）として動作する保持回路１１を利用する。保持回路１１は、バッファ１５を通過した映像信号中のペデスタルレベルをＳ／Ｈしてコンパレータ１３に印加する。
その結果、コンパレータ１３では図４の映像信号Ｂの水平同期信号を一点鎖線のレベルでスライスできる。
【００１２】
図５は、図１の保持回路１１の具体回路図を示す。差動増幅器２０の一方の入力端子２１にはバッファ１５からの映像信号が印加される。差動増幅器２０の出力信号は、電流ミラー回路２２、２３、２４により点Ａに導出される。点Ａの電流によりコンデンサ２５は充放電される。
コンデンサ２５の電圧はトランジスタ２６、２７、２８を介して差動増幅器２０のトランジスタ２９のベースに帰還される。この帰還により、トランジスタ２９のベース電圧は、入力端子２１の電圧に追従する。
【００１３】
差動増幅器２０の動作電流源３０は端子３１からＢＧＰ（バーストゲートパルス）が印加されると動作し、それ以外の期間は電流を流さない。
このため、入力映像信号のＢＧＰ期間の電圧すなわちペデスタル電圧が出力端子３２に得られる。図５ではペデスタル期間を検出するパルスとしてＢＧＰを用いたが、ペデスタル期間に発生するパルスならばどのようなパルスでもよい。
【００１４】
【発明の効果】
以上述べた如く、本発明によれば、映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、シンクチップクランプ回路でクランプされた映像信号のペデスタルレベルを保持する保持回路と、シンクチップクランプ回路でクランプされた映像信号を増幅する増幅器とを設け、増幅器の出力映像信号と保持回路の出力電圧とのレベル比較を行うようにしているので、常に、水平同期信号のセンターにスライスレベルがくるようになる。スライスする位置が一定化すれば、映像信号の振幅に拘わらず、安定に同期分離できる。
【００１５】
更に、本発明によれば、ペデスタルレベルを簡単な回路で安定に検出できるので、確実な同期分離が可能となる。
【図面の簡単な説明】
【図１】本発明の同期分離回路を示すブロック図である。
【図２】従来の同期分離回路を示すブロック図である。
【図３】従来の動作説明に供する波形図である。
【図４】本発明の動作説明に供する波形図である。
【図５】本発明の保持回路１１の具体回路図である。
【符号の説明】
（１０） シンクチップクランプ回路
（１１） 保持回路
（１２） 差動増幅器
（１３） コンパレータ
（２０） 差動増幅器
（２５） コンデンサ
Claims (2)
- 映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、
該シンクチップクランプ回路でクランプされた映像信号が一方の入力端子に印加されペデスタル期間のバーストゲートパルス期間のみ動作する差動増幅器と、該差動増幅器の出力信号に応じて充電されるコンデンサと、該コンデンサの出力電圧を前記差動増幅器の他方の入力端子に帰還する帰還手段とを含みペデスタルレベルを保持する保持回路と、
前記シンクチップクランプ回路でクランプされた映像信号を増幅する増幅器と、
該増幅器の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータとを備え該コンパレータから水平同期信号を導出するようにしたことを特徴とする同期分離回路。 - 映像信号のシンクチップレベルを基準電圧Ｖｒｅｆにクランプするシンクチップクランプ回路と、
該シンクチップクランプ回路でクランプされた映像信号が一方の入力端子に印加されペデスタル期間のバーストゲートパルス期間のみ動作する差動増幅器と、該差動増幅器の出力信号に応じて充電されるコンデンサと、該コンデンサの出力電圧を前記差動増幅器の他方の入力端子に帰還する帰還手段とを含みペデスタルレベルを保持する保持回路と、
前記シンクチップクランプ回路でクランプされた映像信号を基準電圧Ｖｒｅｆを利用して増幅する増幅器と、
該増幅器の出力映像信号と前記保持回路の出力電圧とのレベル比較を行うコンパレータとを備え該コンパレータから水平同期信号を導出するようにしたことを特徴とする同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01737798A JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01737798A JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220634A JPH11220634A (ja) | 1999-08-10 |
| JP3547970B2 true JP3547970B2 (ja) | 2004-07-28 |
Family
ID=11942331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01737798A Expired - Fee Related JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5237606B2 (ja) | 2007-10-10 | 2013-07-17 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 同期分離回路 |
-
1998
- 1998-01-29 JP JP01737798A patent/JP3547970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11220634A (ja) | 1999-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
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