JP3547524B2 - Current clamp circuit - Google Patents
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Description
【0001】
【産業上の利用分野】
この発明は概括的には信号を所定の基準レベルにクランプするクランプ回路に関し、とくに信号を所定の電流レベルにクランプするクランプ回路に関する。
【0002】
【従来の技術】
テレビジョンの分野では、テレビジョン信号のピーク値変動、すなわち同期信号尖頭値を、「同期信号尖頭値クランプレベル」と呼ばれる基準電圧値にクランプすることが往々にして必要となる。テレビジョン信号の変動を既知の電圧値の範囲内に収めることによって、無線周波数搬送波の過変調または不足変調を防止するのである。
通常のクランプ回路はゴトウ名義の米国特許第4,914,324号明細書に記載され、本願図1Aにクランプ回路10として示してある。クランプ回路10はループを成して互いに接続した差動増幅器15および20を備える。FETスイッチ25によりこれら増幅器15および20を結ぶ経路を完結する。FETスイッチ25の一方の側と接地点との間に保持蓄電器30を挿入する。入力電圧信号VSIGNALを増幅器15の非反転入力に供給し、出力信号VOUT を増幅器の出力からとり出す。電圧基準信号VREF を増幅器20の反転入力に供給する。クランプ回路10は入力電圧VSIGNALを電圧基準信号の電圧VREF にクランプし、クランプ出力電圧VOUT を生じるように作用する。
【0003】
クランプ回路10の動作を、図1Bに示した出力電圧VOUT 対時間TIMEのグラフを参照して次に略述する。FETスイッチ25が時点T1でオンになると、出力電圧VOUT と基準電圧VREF との差の電圧が差動増幅器15の反転入力に帰還される。この差電圧が差動増幅器15の反転入力に印加されて出力電圧レベルVOUT を補正する。このようにして、出力電圧VOUT は、この例では基準電圧VREF に等しくしてある一つの特定の電圧にクランプされる。差動増幅器20の出力は保持または平滑化蓄電器30にクランプ状態保持用に保持される。
【0004】
図2はビデオ信号50を基準電圧VREF へのクランプ前と同電圧へのクランプ後の両方について示す。より詳細に述べると、ビデオ信号50は未クランプのビデオライン55と電圧VREF にクランプしたビデオライン60とを含む。図2に見られるとおり、ビデオライン55の同期信号尖頭値65は基準値よりも低く、ビデオライン55が未クランプであることを示している。これに対して、ビデオライン60の同期信号尖頭値70は基準電圧VREF に等しい値をとり、ビデオライン60がクランプされていることを示す。同期信号尖頭値の基準電圧へのクランプはビデオカムコーダなどの民生用テレビジョン製品とよく用いられるが、商業用のテレビジョン製品ではビデオ信号のバックポーチ領域を電圧基準信号にクランプすることが多い。
【0005】
慣用のクランプ回路では大てい信号を電圧として扱い、動作用に蓄電器とダイオードとを用いる。そのような慣用のクランプ回路構成をクランプ回路100として図3に示す。クランプ回路100はAC結合信号、すなわち蓄電器結合信号の直流分再生を行う。クランプ回路100は入力信号をダイオードDに結合する入力蓄電器Cを含む。実用的なクランプ回路の多くはスーパーダイオード構成を形成するために増幅器を用いる。クランプ回路はクランプ動作にゲートをかけるためにダイオードと接地点との間にスイッチを備えることが多い。
電圧信号に応答するクランプ回路は周知であるが、ある種の用途では、電圧応答でなく電流応答のクランプ回路の方が望ましい場合もある。
【0006】
【発明が解決しようする課題】
したがって、この発明の一つの目的は電流で動作するクランプ回路を提供することである。
この発明のもう一つの目的は所定の基準電流レベルにクランプできるクランプ回路を提供することである。
この発明のさらにもう一つの目的は、比較的低い動作電圧で動作できるクランプ回路を提供することである。
【0007】
【課題を解決するための手段】
この発明の一つの実施例によると、入力電流信号の供給を受ける電流信号入力を含む電流クランプ回路が得られる。この電流クランプ回路は基準電流信号の供給を受ける基準電流入力も備えている。また、この電流クランプ回路は電流信号入力および基準電流入力に結合され入力電流信号と基準電流信号との電流差を測定する電流発生回路をさらに含む。この電流差発生回路は入力電流信号と基準電流信号との電流差を生ずる出力を備える。また、この電流クランプ回路は電流差発生回路の出力に結合され、入力電流信号を基準電流信号にクランプするように前記電流差を前記入力電流信号に加算する加算ノードを含む。
【0008】
【実施例】
この発明の一つの実施例であるクランプ回路200を図4に示す。クランプ回路200は周知の電圧モードクランプ回路と対照的な電流モードクランプ回路である。
未クランプ電流入力信号ISIG をクランプ回路200に供給する。この電流信号ISIG をIREF 信号として供給される基準電流レベルにクランプすることが要求される。簡略化のために、基準電流IREF は電流源105で、未クランプ電流信号ISIG は電流源110でそれぞれ示してある。電流源105の一つの端子および電流源110の一つの端子は接地電位点または負電圧点にそれぞれ接続してある。電流源105のもう一つの端子は電流差発生回路115の非反転入力にスイッチ120経由で接続してある。二つの入力電圧信号の差を出力する相互コンダクタンス増幅器をここに記載するように接続すれば電流差発生回路115として用いることができる。電流源110のもう一つの端子は電流差発生回路115の反転入力にスイッチ125経由で接続してある。
【0009】
スイッチ120および125はクランプパルスクロック信号CLPPに従って開閉する。クランプパルスクロック信号CLPPは図5Aに示してある。この実施例においては、CLPPがロウのときスイッチ120および125は開いている(オフ状態にある)。CLPPがハイの場合は、スイッチ120および125は閉じている(オンの状態にある)。すなわち、スイッチ120のオフ・オン動作はCLPPに従ってスイッチ120のオン・オフ動作と連携して行われる。
電流差発生回路115の出力と電流源110・スイッチ125間のノード130との間には、帰還回路が形成される。この帰還回路にはスイッチ135を挿入する。CLPPの補数すなわち反転出力反転CLPPをスイッチ135に加えてこのスイッチを制御する。このようにして、スイッチ120および125が閉じてIREF 信号およびISIG 信号のサンプリングをそれぞれ可能にしているときはスイッチ135は開いて帰還ループを開いた状態にする。逆に、スイッチ120および125が開いて上記サンプリングがCLPPパルス間で瞬間的に停まったときはスイッチ135が閉じて帰還路を形成する。クロックパルス発生器137はクランプクロック信号CLPPおよび反転CLPPを発生する。
【0010】
電流信号ISIG を基準電流レベルIREF にクランプするために、これら二つの電流レベルの差を、図5Aに示すとおり、第1の期間T1内に電流差発生回路115でサンプルする。その結果生ずる電流差を保持時間T2にわたり、すなわち図5Aおよび図5Bに示すとおり次のCLPPまで回路115により出力する。反転CLPPによって定まるこの保持時間T2の間に上記電流差は電流信号ISIG と加算され、ISIG 電流信号レベルを基準電流レベルIREF にクランプするようにその信号レベルISIG を変化させる。この結果クランプされた信号ICLAMP が、入力電流信号ISIG と電流差発生回路115の出力からの電流差との加算点であるノード130に生ずる。この差電流信号が入力電流信号ISIG に加算されるかその信号ISIG から減算されて、ノード130にクランプ出力信号ICLAMP を生ずる。
【0011】
図6はこの発明のクランプ回路のより詳細な実動化例のクランプ回路300を示す。この図6のクランプ回路300において図4のクランプ回路200と共通の構成要素には共通の参照数字を付けて示してある。クランプ回路300においては、信号IREF およびISIG を電流入力端子IP およびIM に受けてそれら電流の差を決定する電流差発生回路として相互コンダクタンス増幅器305を用いている。この相互コンダクタンス増幅器305の一例を図7Aに概略的に示す。これ以外の相互コンダクタンス増幅器も増幅器305として用いることができる。増幅器305は図7Aに示すように互いに接続したPチンネルFET311,312,313および314とNチャンネルFET315,316,317および318を備える。FET311,312,313および314のソースは正電圧源に接続する。FET311および312のゲートは共通に接続し、FET313および314のゲートは共通に接続する。FET312および313のドレーンはFET312および313のゲートにそれぞれ接続し、さらにFET315および316のドレーンにそれぞれ接続する。FET312のドレーンとFET315のドレーンとの接続点は電流入力IM を構成する。FET313のドレーンとFET316のドレーンとの接続点は電流入力IP を構成する。FET316のゲートは増幅器305の電圧入力VP である。IBIASと表示した電流の電流源320はFET315および316のソースの接続点と負電圧源との間に挿入する。電流IBIASの通常の値は50μAであるがこの値は20μAから200μAの範囲で変動し得る。
【0012】
FET317および318のソースは負電圧源に接続し、それらFETのゲートは共通に接続する。FET317および318のドレーンはFET311および314にそれぞれ接続する。FET317のドレーンおよびゲートは図示のとおり互いに接続する。FET318のドレーンおよびゲートも同様に共通接続する。相互コンダクタンス増幅器305のより簡便な表示を図7Bに示す。
図6を再び参照すると、基準電流信号IREF と電流信号ISIG が相互コンダクタンス増幅器305の入力IP およびIM にスイッチ120および125経由でそれぞれ供給される。増幅器305の出力IO はスイッチ325経由でVM 入力に帰還される。クランプパルスクロック信号CLPPはスイッチ120、125および325に供給され、CLPPがロウのときこれらスイッチは開きハイのとき閉じるようになっている。増幅器305のVM 入力は保持蓄電器330経由で負電圧源に接続してある。増幅器305のVP 入力は正電圧源VBIASに接続してある。電圧VBIASは相互コンダクタンス増幅器305の反転入力に現われるVM の公称値を設定する。出力電流の変化ΔIO は式ΔVM =ΔIO /gm に従ってVBIASの正常値からVM を変化させる。ここで、gm は増幅器305の相互コンダクタンスである。VM の公称値は正電圧源を負電圧源の電圧のおよそ中間の値、すなわち例えば3ボルト系では1.5ボルトである。
【0013】
相互コンダクタンス増幅器305の出力電流IO は電流源335 の電流ISIG ′とノード345で加算される。すなわち、増幅器305の出力はスイッチ340によって電流源335に接続されている。ISIG ′の電流源335はISIG の電流源110を追跡する電流源である。電流源335および110を形成するのにたとえば電流鏡像回路を用いて、ISIG ′をISIG と等しくしISIG の変化がISIG ′の変化に鏡像として反映されるようにすることができる。図5Bに示した反転CLPP信号はスイッチ340に加えられてこのスイッチ340のスイッチ動作を制御する。反転CLPP信号がロウのときはスイッチ340は開いており、IREF およびISIG 電流信号は相互コンダクタンス増幅器305によってサンプルされる。しかし、反転CLPPがハイの場合はスイッチ340は閉じ、増幅器305の出力は電流源335に供給される。すなわち、反転CLPPがハイのときはIP とIM との差を表わす出力電流IO がノード345で電流ISIG ′と加算される。このようにして、ノード345における電流信号がIREF 信号にクランプされる。
【0014】
クランプ回路300の動作をここでもう少し詳しく述べる。相互コンダクタンス増幅器305は図5AのCLPP信号のハイの期間中にIREF 信号とISIG 信号との差を生じる。これらISIG 信号およびIREF 信号は期間T1中に実効的にサンプルされ、これら信号の差電流信号IO が増幅器305で決定される。保持蓄電器330がCLPPパルス間の期間T2にわたり上記差電流信号の再生を援助する。すなわち、蓄積デバイスとして作用する蓄電器330に上記差電流が実効的に蓄積されるのである。電流はgm * Vとして蓄積される。すなわち、蓄電器330は電流差を出力する増幅器305の相互コンダクタンスの関数である電圧を蓄積する。
【0015】
図5Bの反転CLPP波形は保持期間T2、すなわ値ΔVM がVM 入力に印加される期間T2を設定する。蓄電器330の静電容量は保持期間T2中にVM 入力に帰還される値ΔVM が漏洩電流による大幅な劣化を受けることがないように十分大きい値を選ぶ。例えば、この発明の一つの実施例では、この静電容量値CHOLDは約15pFあれば十分である。CLPPパルスの幅T1の通常の値は2μ秒で、これはビデオ同期信号尖頭値周期の半分に対応する。反転CLPPパルスの幅T2の通常の値は64μ秒であり、これは水平走査1周期に対応する。上述の数値は特定の応用のための数値であって例示のためのものであることに留意されたい。これら数値を限定的なものと解釈してはならない。このクランプ回路における実際の諸数値は特定の応用に基づいて定まる。スイッチ340の閉じた保持期間T2には増幅器305の出力における差電流がノード345で電流ISIG ′と加算される。このようにして、入力電流信号ISIG の直流電流レベルがクランプ作用の実現のために補正される。
【0016】
増幅器305はバイアス電圧VBIASを非反転入力端子に受けた接続を備えていることに注意されたい。帰還回路は増幅器305の出力と反転入力端子との間に形成される。増幅器305の反転入力端子の電圧はこの端子を通じて増幅器305からの電流の流入または流出が生じないような値に保持される。
スイッチ120および125が開くことによって入力電流IP およびIM が除かれると、保持回路330にはVP −VM が蓄積されるので、増幅器305の出力電流(IO )はIM マイナスIP (IO =IM −IP )となる。この出力電流IO は差電流、すなわちスイッチ340が開いている保持期間T2内にノード345で信号電流ISIG ′と加算される差電流である。
【0017】
この発明のもう一つの実施例はクランプ回路におけるベース電流誤差を最小にするためのMOSFETまたはバイポーラスーパー鏡像回路を用いる。スーパー鏡像回路は例えば電流源ISIG 内に用いる。さらに、相互コンダクタンス回路305には出力インピーダンスを増加させ、それによって電流精度を上げるための縦続接続デバイスを用いることができる。
図8に示したもう一つの実施例のクランプ回路350では、相互コンダクタンス増幅器305の電圧入力に特性同一の蓄電器330,335およびスイッチ325,360を用い、CLPPパルスにおける電荷注入と遅延を最小にしている。スイッチ380,385は増幅器305からの電流を、電流鏡像回路を電流源110および335として用いた際の電流鏡像回路を開くのに振り向けるのでなく電源回路に振り向ける。スイッチ325,360は同時に開閉する。これらスイッチが開いているときは、増幅器305の反転入力端子における電荷注入が同増幅器の非反転入力端子において一致し、増幅器が阻止し得る共通モード信号となる。
【0018】
この発明のもう一つの実施例であるクランプ回路400を図9に示す。クランプ回路400は基準電流レベルIREF にクランプすべき入力電流信号ISIG を表わす入力電流源110を含む。また、クランプ回路400は所望の基準電流レベルIREF で出力電流を生ずる基準電流源105を含む。相互コンダクタンス増幅器などの電流差発生回路420は図9に示すとおりクランプ回路400内に配置する。
電流差発生回路420は図9に示すとおり互いに接続したPチャンネルMOSFET421,422,423および424とNチャンネルFET431,432,433および434とを備える。PチャンネルMOSFET421,422,423および424のソースは正電圧源に接続する。NチャンネルFET433および434のソースは負電圧源に接続する。NチャンネルFET431および432のソースは電流源442経由で負電圧源に接続する。FET421および431のドレーンは共通接続してスイッチ440経由で電流源110に接続し、CLPP信号による制御の下にISIG が電流差発生回路420に供給されるようにする。FET422のゲートおよびドレーンはFET423のゲートに共通接続する。電流源105はスイッチ425経由でFET422のドレーンとFET432のドレーンとの接続点に接続し、基準電流IREF の供給をCLPP信号による制御の下に受けるようにする。
【0019】
FET421のゲートおよびドレーンはFET424のゲートに共通に接続する。FET420のゲートおよびドレーンはFET423のゲートに共通に接続する。FET432のゲートはスイッチ445経由でFET424のドレーンおよびFET434のドレーンの接続点に接続する。保持蓄電器450をFET432のゲートと負電圧源との間に挿入する。増幅器420の出力信号はFET424および434のドレーンの接続点に形成した出力420Aに現われる。電流IREF とISIG との差は電流差信号として出力420Aに現われる。この電流差信号を出力420A・加算ノード455間のスイッチ460経由で加算ノード455に供給する。電流源465の電流信号ISIG ′も加算ノード455に加えられ、上記電流差信号と電流信号ISIG ′との加算からクランプ信号を発生する。
【0020】
反転CLPP信号をスイッチ460に供給し、このスイッチ460がCLPPのT1期間中には開きT2期間中には閉じるようにする。このようにして、IREF 信号およびISIG 信号はCLPPのハイの期間(T1)中に実効的にサンプルされて電流差信号を決定し、その電流差信号が保持期間T2中に原信号ISIG の鏡像信号ISIG ′と加算される。保持蓄電器450は反転CLPPがハイのT2期間中に比較的一定の差電流信号を保持する。出力電流信号ICLAMP はこのようにして電流レベルIREF にクランプされた形で加算ノード455に得られる。
【0021】
すなわち、電流差IREF −ISIG が図5AのCLPPパルスのハイの期間に実効的にサンプルされる。図9において、出力420Aからの帰還ループが形成されているのがわかる。出力420Aからの帰還ループは閉じているので、増幅器420の利得は出力420A(VA )における電圧をVREF にほぼ等しい値に引き込む(すなわちVA ≒VREF )。この状態はFET421経由のバイアス電流IBIASの変化ΔIBIASが電流IREF とISIG との差に等しいとき(すなわちΔIBIAS=IREF −ISIG のとき)生ずる。FET432の所要バイアスレベルは反転CLPPパルスの保持期間T2のあいだ保持蓄電器450に保持される。この所要バイアスレベルは、式ΔIBIAS=gm * バイアスレベルで定まるΔIBIASに電流を設定するのに必要なVREF との差である。ここでgm は増幅器420の相互コンダクタンスである。クランプ回路400ではIBIASの通常の値は50μAである。また、蓄電器450の通常の値は15pFであり、ISIG およびIREF の通常の値はともに50μAである。
【0022】
保持期間T2のあいだには、入力電流ISIG およびIREF は増幅器420には供給されない。したがって、出力420AにはIREF マイナスISIG に等しい正味の電流差が生ずる。この電流差を加算ノード455において電流ISIG ′と加算し、電流レベルIREF にクランプした出力を生ずる。
電流クランプ回路装置を上に述べてきたが、電流クランプの方法も併せて説明した。端的にいうと、入力電流信号を基準電流値にクランプする方法、すなわち第1および第2の論理レベルを表わすクロック信号を発生する過程を含むクランプ方法を述べた。この方法は、入力電流信号と基準電流信号とをクロックパルスの上記第1の論理レベルの期間中に電流差発生回路に供給する過程を含む。この方法はさらに、上記電流差発生回路によって、上記クロックパルスの上記第1の論理レベルの期間中に入力電流信号と基準電流信号との電流差を決定する過程を含む。また、この方法は上記決定過程から得られる電流差を蓄積して電流差蓄積値を供給する過程を含む。さらに、この方法は電流差蓄積値をクロックパルスの上記第2の論理レベルの期間中に入力電流信号と加算してその入力電流信号を基準電流値にクランプする過程を含む。
電圧信号でなく電流信号で動作する電流クランプ回路を上に述べてきた。この電流クランプ回路は正負両電圧源間の電位差が例えば3ボルトであるような比較的低い動作電圧で入力電流信号を所定の基準電流レベルにクランプする。
【0023】
【発明の効果】
上述のとおり、この発明によると、入力電流を所定の基準電流レベルにクランプする低電源電圧動作の電流クランプ回路が得られる。
この発明のいくつかの好ましい特徴項を例示として上に示したが、多数の変形や改変が可能である。したがって、特許請求の範囲の請求項の各々はこの発明の範囲内に入るそれら変形および改変をすべて包含するものである。
【図面の簡単な説明】
【図1】(A)および(B)は慣用のクランプ回路のブロック図およびそのクランプ回路のクランプ作用を示す電圧の対時間変化グラフ。
【図2】未クランプラインとクランプずみのラインとを含むビデオ信号を示す電圧の対時間変化を示すグラフ。
【図3】もう一つの慣用のクランプ回路のブロック図。
【図4】この発明の実施例のクランプ回路の簡略化したブロック図。
【図5】(A)は図4のクランプ回路を駆動するクランプパルスクロック信号(CLPP)の電圧の対時間変化を示す図。
(B)は図4のクランプ回路を駆動するクランプパルスクロック信号の補数(反転CLPP)の電圧の対時間変化を示す図。
【図6】この発明のクランプ回路のより詳細な実動化の例の回路図。
【図7】(A)は図6のクランプ回路で用い得る相互コンダクタンス増幅器の概略図。
(B)は図7Aの相互コンダクタンス増幅器の簡略表示。
【図8】図6のクランプ回路に同一特性蓄電器およびスイッチを加えて変形したクランプ回路の概略図。
【図9】この発明のもう一つの実施例のクランプ回路の概略図。
【符号の説明】
10,100 クランプ回路
15,20 差動増幅器
25 FETスイッチ
30,C 保持蓄電器
50 ビデオ信号
55,60 ビデオライン
65,70 水平同期信号尖頭値
D ダイオード
200,300,350,400 クランプ回路
105 基準電流(IREF )源
110 未クランプ入力電流(ISIG )源
120,125,135 スイッチ
115 電流差発生回路
130 加算ノード
137 クロックパルス発生器
CLPP クランプクロック信号
305 相互コンダクタンス増幅器
311−314 PチャンネルFET
315−318 NチャンネルFET
320,442 バイアス電流(IBIAS)源
325,340,360 スイッチ
330,355,450 保持蓄電器
335,465 電流信号(ISIG ′)源
420 電流差発生回路
421−424 PチャンネルMOSFET
431−434 NチャンネルFET
425,440,445,460 スイッチ
420A 出力
455 加算ノード[0001]
[Industrial applications]
The present invention relates generally to a clamp circuit for clamping a signal to a predetermined reference level, and more particularly to a clamp circuit for clamping a signal to a predetermined current level.
[0002]
[Prior art]
In the field of television, it is often necessary to clamp the peak value fluctuation of a television signal, that is, the synchronization signal peak value, to a reference voltage value called a “sync signal peak value clamp level”. By keeping the variation of the television signal within a range of known voltage values, over- or under-modulation of the radio frequency carrier is prevented.
A conventional clamp circuit is described in U.S. Pat. No. 4,914,324 to Goto and is shown as
[0003]
The operation of the
[0004]
FIG. 2 shows the
[0005]
Conventional clamp circuits generally treat signals as voltages and use capacitors and diodes for operation. Such a conventional clamp circuit configuration is shown in FIG. The
Although clamp circuits that respond to voltage signals are well known, in some applications it may be desirable to have a clamp circuit that is current responsive rather than voltage responsive.
[0006]
[Problems to be solved by the invention]
Accordingly, one object of the present invention is to provide a clamp circuit that operates with current.
It is another object of the present invention to provide a clamp circuit that can clamp to a predetermined reference current level.
Still another object of the present invention is to provide a clamp circuit that can operate at a relatively low operating voltage.
[0007]
[Means for Solving the Problems]
According to one embodiment of the present invention, a current clamping circuit including a current signal input receiving an input current signal is obtained. The current clamp circuit also has a reference current input for receiving a reference current signal. The current clamp circuit further includes a current generation circuit coupled to the current signal input and the reference current input for measuring a current difference between the input current signal and the reference current signal. The current difference generating circuit has an output for generating a current difference between the input current signal and the reference current signal. The current clamp circuit also includes an summing node coupled to the output of the current difference generating circuit for adding the current difference to the input current signal so as to clamp an input current signal to a reference current signal.
[0008]
【Example】
FIG. 4 shows a
The unclamped current input signal I SIG is supplied to the
[0009]
Switches 120 and 125 open and close according to clamp pulse clock signal CLPP. The clamp pulse clock signal CLPP is shown in FIG. 5A. In this embodiment,
A feedback circuit is formed between the output of the current
[0010]
In order to clamp the current signal I SIG to the reference current level I REF , the difference between these two current levels is sampled by the current
[0011]
FIG. 6 shows a
[0012]
The sources of
Referring again to FIG. 6, the reference current signal I REF and the current signal I SIG is supplied through the
[0013]
Output current IO of
[0014]
The operation of the
[0015]
Inverting CLPP waveform of FIG. 5B hold period T2, sets the period T2 which Sunawa value [Delta] V M is applied to the V M input. Capacitance of
[0016]
Note that
When the input current I P and I M are removed by the
[0017]
Another embodiment of the present invention uses a MOSFET or bipolar super-mirror circuit to minimize base current errors in the clamp circuit. The super mirror image circuit is used, for example, in the current source I SIG . In addition, the
In the
[0018]
FIG. 9 shows a
The current
[0019]
The gate and drain of the
[0020]
The inverted CLPP signal is supplied to a
[0021]
That is, the current difference I REF -I SIG is effectively sampled during the high period of the CLPP pulse of FIG. 5A. In FIG. 9, it can be seen that a feedback loop from the
[0022]
During the holding period T2, the input currents I SIG and I REF are not supplied to the
Although the current clamp circuit device has been described above, the method of the current clamp has also been described. Briefly, a method has been described for clamping an input current signal to a reference current value, i.e., a method for generating a clock signal representing first and second logic levels. The method includes providing an input current signal and a reference current signal to a current difference generation circuit during the first logic level of a clock pulse. The method further includes determining, by the current difference generating circuit, a current difference between an input current signal and a reference current signal during the first logic level of the clock pulse. The method also includes accumulating the current difference obtained from the determining step and providing a current difference accumulation value. Further, the method includes adding the accumulated current difference to the input current signal during the second logic level of the clock pulse to clamp the input current signal to a reference current value.
A current clamp circuit that operates on a current signal rather than a voltage signal has been described above. The current clamp circuit clamps an input current signal to a predetermined reference current level at a relatively low operating voltage such that the potential difference between the positive and negative voltage sources is, for example, 3 volts.
[0023]
【The invention's effect】
As described above, according to the present invention, a low power supply voltage operation current clamp circuit that clamps an input current to a predetermined reference current level can be obtained.
While some preferred features of the invention have been illustrated above by way of example, many variations and modifications are possible. Accordingly, each of the claims is intended to cover all such variations and modifications that fall within the scope of the invention.
[Brief description of the drawings]
FIGS. 1A and 1B are a block diagram of a conventional clamp circuit and a graph of a change in voltage versus time showing a clamping action of the clamp circuit.
FIG. 2 is a graph showing a change over time of a voltage indicating a video signal including an unclamped line and a clamped line.
FIG. 3 is a block diagram of another conventional clamp circuit.
FIG. 4 is a simplified block diagram of a clamp circuit according to the embodiment of the present invention.
5A is a diagram illustrating a change in voltage of a clamp pulse clock signal (CLPP) with respect to time for driving the clamp circuit of FIG. 4;
FIG. 5B is a diagram illustrating a change in voltage of a complement (inverted CLPP) of the clamp pulse clock signal for driving the clamp circuit of FIG. 4 versus time.
FIG. 6 is a circuit diagram of a more detailed example of actual operation of the clamp circuit of the present invention.
FIG. 7A is a schematic diagram of a transconductance amplifier that can be used in the clamp circuit of FIG. 6;
(B) is a simplified representation of the transconductance amplifier of FIG. 7A.
8 is a schematic diagram of a clamp circuit modified by adding a capacitor and a switch having the same characteristics to the clamp circuit of FIG. 6;
FIG. 9 is a schematic diagram of a clamp circuit according to another embodiment of the present invention.
[Explanation of symbols]
10, 100
315-318 N channel FET
320, 442 Bias current (I BIAS )
431-434 N-channel FET
425, 440, 445, 460
Claims (7)
およびIM と電圧入力端子VP
およびVM と出力端子IO
とを備える相互コンダクタンス増幅器と、
基準電流信号を供給する基準電流信号源と、
第1の入力電流信号を供給する第1の入力電流信号源と、
前記第1の入力電流信号源の鏡像を成し第2の入力電流信号を供給する第2の入力電流信号源と、
前記基準電流信号源と前記電流入力端子IP との間に挿入された第1のスイッチと、
前記第1の入力電流信号源と前記電流入力端子IM
との間に挿入された第2のスイッチと、
前記第1および第2のスイッチに接続され、第1および第2の論理レベルを表すクロックパルス信号を発生するクロックパルス信号発生器であって、そのクロックパルス信号の前記第1の論理レベルの期間に前記第1および第2のスイッチを閉じ、それに応答して前記増幅器の前記出力端子IO に電流差信号を生じるようにするクロックパルス信号発生器と、
前記増幅器の前記出力端子IO と前記第2の入力電流信号源との間に接続されるとともに、前記クロックパルス信号の前記第2の論理レベルの期間に閉じるように前記クロック信号発生器に接続され、前記電流差信号が前記第2の入力電流信号と加算されて前記第1の入力電流信号が前記基準電流信号にクランプされるようにする第3のスイッチと
を含む電流クランプ回路。Current input terminal IP
And IM and voltage input terminal VP
And VM and output terminal IO
A transconductance amplifier comprising:
A reference current signal source for supplying a reference current signal;
A first input current signal source for providing a first input current signal;
A second input current signal source that mirrors the first input current signal source and provides a second input current signal;
A first switch inserted between the reference current signal source and the current input terminal IP;
The first input current signal source and the current input terminal IM
A second switch inserted between
A clock pulse signal generator connected to the first and second switches for generating a clock pulse signal representing first and second logic levels, wherein the clock pulse signal has a period of the first logic level A clock pulse signal generator that closes the first and second switches and produces a current difference signal at the output terminal IO of the amplifier in response thereto;
The amplifier is connected between the output terminal IO of the amplifier and the second input current signal source, and is connected to the clock signal generator so as to close during the second logic level of the clock pulse signal. A third switch for adding the current difference signal to the second input current signal so that the first input current signal is clamped to the reference current signal.
に接続されその入力端子VM に帰還されてきた前記電流差信号を蓄積する蓄積蓄電器をさらに含む請求項5記載の電流クランプ回路。Voltage input terminal VM of the amplifier
6. The current clamp circuit according to claim 5 , further comprising a storage capacitor connected to the input terminal VM for storing the current difference signal fed back to the input terminal VM.
に接続された電圧バイアス源をさらに含む請求項6記載の電流クランプ回路。Voltage input terminal VP of the amplifier
7. The current clamp circuit of claim 6 , further comprising a voltage bias source connected to the current clamp circuit.
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