JP3543336B2 - Semiconductor device and wiring method of semiconductor device - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、半導体装置間で伝送される信号の反射を防止するために、伝送媒体（以下、伝送線と記載）に終端抵抗を設けた半導体装置の接続技術に係わり、特に、終端抵抗に流れる電流を効率良く制御して、信号の伝送時における消費電力を低下させるのに好適な半導体装置および半導体装置の配線方式に関するものである。
【０００２】
【従来の技術】
近年、ＭＰＵ（マイクロプロセッシングユニット）の性能向上に伴い、プッロセッサの動作周波数が５０ＭＨｚ（メガヘルツ）を超えることが現実のものとなりつつある。このような高い周波数を扱うＬＳＩ（大規模集積回路）実装ボードにおいては、これまで広く使われてきたＴＴＬ（トランジスタトランジスタロジック）を用いた配線方式では、リンギングや反射等のために対応できない。
これらの高い周波数を扱うために、近年、ＤＲＡＭ（ダイナミックラム）を含むＬＳＩシステムでは、終端抵抗を持ち、かつ、低振幅な配線方式の採用が本格化してきた。
【０００３】
このような配線方式として、例えば、「１９９２年インターナショナルソリッドステートサーキットコンファランス、ダイジェストオブテクニカルペーパー」の第５８〜５９頁（１９９２，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．５８−５９）で提案された技術がある。この配線方式をＤＲＡＭに適用した例を図１５に示す。
尚、以下の説明では、図面において記号にオ−バ−ラインを付けて表したコンプリメンタリ信号は、記号の前に／を付けて表し、また、特に断らない限り、端子名を表す記号は、同時に配線名や信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【０００４】
図１５は、従来の半導体装置の配線方式の一構成例を示すブロック図である。本例において、クロックＣＬＫで制御されるＤＲＡＭチップ１５１の入出力信号は、伝送線１５３を介して他のＤＲＡＭチップ又はＭＰＵ１５２に伝えられる。伝送線１５３は、終端電源ＶＴＴに接続された終端抵抗ＲＴにより両端が終端されている。ＤＲＡＭチップ１５１は、図示していないメモリセルとこれを制御する論理回路（図中、Ｋ１と記載）１５４、および、入出力回路（図中、ＤＤと記載）１５５で構成され、信号線Ｉ１で、メモリセルを制御する論理回路１５４と入出力回路１５５との信号の授受を行う。
入出力回路１５５は、出力ｎチャネルＭＯＳトランジスタ（図中、Ｍ１と記載し、以下、ｎＭＯＳトランジスタと記載）１５６とコンパレータ（図中、ＯＰと記載）１５７、および、これらを制御する入出力制御回路（図中、Ｄ１と記載）１５８により構成されている。
伝送線１５３上の信号電圧は、終端抵抗ＲＴを流れる電流ＩＴＴと終端抵抗ＲＴの抵抗値との積で示され、電流ＩＴＴは、ｎＭＯＳトランジスタ１５６のゲートＮ１の電圧により変化する。
次に、回路動作を図１６を用いて示す。
【０００５】
図１６は、図１５における半導体装置の配線方式の動作例を示すタイミングチャートである。
本図に示した出力データとは、メモリセルから読み出されて出力される信号の論理表現である。メモリセルを制御する図１５の論理回路１５４では、この出力データに従い、クロックＣＬＫに同期して信号線Ｉ１に信号を出力する。この信号は、出力データが「１」の時は高レベルであり、「０」の時は低レベルである。そして、このレベルは１サイクル中保持され、このような信号をノンリターンゼロ（ＮＲＺ）信号と言う。
【０００６】
この信号線Ｉ１の信号に従い、図１５の入出力制御回路１５８により、図１５のｎＭＯＳトランジスタ１５６が駆動され、出力データが「１」の時は低レベル、「０」の時は高レベルの信号を、図１５のｎＭＯＳトランジスタ１５６のゲートＮ１に出力する。このため、出力データが「０」の時は、図１５において、ｎＭＯＳトランジスタ１５６がオンし、終端電源ＶＴＴからの電流が、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６を介して流れる。このためノードＯ１の出力レベルは、この電流の増加量と図１５の終端抵抗ＲＴの抵抗値との積で決まる値だけ低くなる。反対に、出力データが「１」の時は、図１５のｎＭＯＳトランジスタ１５６がオフし、ノードＯ１の出力レベルはＶＴＴレベルとなる。このようにして出力データに対応した信号がノードＯ１に出力される。
【０００７】
この方式によれば、低振幅な信号の反射などを抑えることができ、動作周波数５０ＭＨｚ以上のＬＳＩボードの実現も可能となる。また、出力データが「１」のときには、図１５の終端抵抗ＲＴには電流が流れないので、消費電流を軽減することができる。
しかしながら、この半導体装置の配線方式では、出力データ「０」が連続すると、図１５において、終端電源ＶＴＴから、終端抵抗ＲＴとｎＭＯＳトランジスタ１５６を介して電流が連続的に流れるので消費電流が増大する。特に、ＬＳＩの出力ピンは多数あるので、この電流量は非常に大きくなる。また、出力「０」レベルの低下をまねき、伝送線上の信号変化が大きくなり、高速伝送ができなくなる恐れもある。
【０００８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、終端電源に接続された終端抵抗による電流消費を十分には低減することができない点と出力信号のローレベルの低下をまねく恐れがある点である。
本発明の目的は、これら従来技術の課題を解決し、多数の出力ピンを有する半導体装置を接続してなるシステムの省電力化と信号伝送の高信頼化を可能とする半導体装置の配線方式を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の配線方式は、（１）半導体装置間の伝送線上に、終端電圧を有する終端抵抗を接続し、信号の反射を防止する半導体装置の配線方式において、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ終端抵抗を伝送線に接続して、伝送線を終端電圧に終端させる終端抵抗接続回路を設けることを特徴とする。
また、（２）上記（１）に記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置のローレベル信号と同じ電圧値の終端電圧を有する第１の終端抵抗と、半導体装置のハイレベル信号と同じ電圧値の終端電圧を有する第１の終端抵抗と、半導体装置の出力信号と第１の終端抵抗の終端電圧との比較により、半導体装置の出力信号のローレベルからハイレベルの変化を検知して、信号の反射防止に必要な時間だけ、第１の終端抵抗を伝送線に接続する第１の終端抵抗接続回路と、半導体装置の出力信号と第２の終端抵抗の終端電圧との比較により、半導体装置の出力信号のハイレベルからローレベルの変化を検知して、信号の反射防止に必要な時間だけ、第２の終端抵抗を伝送線に接続する第２の終端抵抗接続回路とを具備することを特徴とする。
また、（３）上記（１）、もしくは、（２）のいずれかに記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ、終端抵抗の抵抗値を、終端電圧による電流を通さない高抵抗値から、伝送線の特性インピーダンスと同じ抵抗値に変化させることを特徴とする。
また、（４）半導体装置間の伝送媒体上に、信号の反射を防止するための終端電圧を有する終端抵抗を接続してなり、半導体装置は、出力する信号レベルに対応して終端電圧による終端抵抗への電流の流れを制御し、この終端抵抗に流れる電流値と終端抵抗値との積からなる電圧変化を、半導体装置の信号として伝送線を介して伝送する半導体装置の配線方式において、半導体装置内に、伝送の対象となる信号を、終端抵抗に流れる電流量を低減するように符号化する符号化回路と、伝送線を介して受信した他の半導体装置で符号化された信号を復号化する復号化回路とを設け、終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、圧縮された信号レベルに対応して変化させることを特徴とする。
また、（５）上記（１）から（３）のいずれかに記載の半導体装置の配線方式において、半導体装置内に、上記（４）に記載の符号化回路と復号化回路を設け、この符号化回路で符号化した信号レベルの変化時に、終端抵抗の接続制御を行なうことを特徴とする。
また、（６）上記（４）、もしくは、（５）のいずれかに記載の半導体装置の配線方式において、符号化回路は、連続する信号を圧縮し、復号化回路は、この圧縮された信号を伸長することを特徴とする。
また、（７）上記（１）から（６）のいずれかに記載の半導体装置の配線方式において、伝送線の特性インピーダンスを測定する測定部と、この測定部で測定した伝送線の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、伝送線に接続する抵抗接続部とを設けることを特徴とする。
【００１０】
【作用】
本発明においては、伝送線上の信号レベルが変化する時にのみ、伝送線に終端抵抗を接続して反射を抑える。このことにより、信号の変化時以外は、終端抵抗には電流が流れないため、電流消費を低減することができる。
また、信号がＮＲＺ信号でないように符号化することにより、同じ出力データが続いても出力信号を変化させて、電流が流れ続けることを回避し、電流消費を低減することができる。
また、半導体装置の使用状況に応じて、最適な値の終端抵抗を自動的に選択して接続する。このことにより、実際のＬＳＩの大きな製造ばらつきや使用条件により必要以上の電流が流れることを回避することができる。
【００１１】
【実施例】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明の半導体装置の配線方式の本発明に係わる構成の第１の実施例を示すブロック図である。
本例は、本発明の思想概念を示すものであり、本図において、１は終端抵抗と本発明に係わる終端抵抗接続回路を具備する終端回路（図中、ＲＤと記載）、２、３はＤＲＡＭチップ、４は信号を伝送する伝送線、５は信号を入出力する入出力回路（図中、ＤＤと記載）である。
本例において、終端回路１は、ＤＲＡＭチップ２の入出力回路５からの出力Ｏ１が切り換わる時のみ、伝送線４の特性インピーダンスと同じ抵抗値となり、それ以外は、高抵抗となる。このことにより、終端回路１には、信号の遷移時のみ終端電源ＶＴＴから電流が流れ、その他の期間は電流が流れない。その結果、消費電力の低減ができる。
【００１２】
ＤＲＡＭチップ２の入出力回路５の信号レベルは、専用の電源（電圧ＶＯＨ、ＶＯＬ）ＶＯＨ１、ＶＯＬ１で決める。この電源ＶＯＨ１、ＶＯＬ１は、ＤＲＡＭチップ２の外部から印加しても良いし、ＤＲＡＭチップ２の内部で発生させても良い。
終端回路１は、ＤＲＡＭチップ２の外に設けても、ＤＲＡＭチップ２内に設けても良く、また、伝送線４の両端に設けても、一端だけでも良い。また、多少、終端回路１の特性は悪くなるが、分散して配置しても良い。この終端回路１の構成によって、伝送線４は、１対１の伝送となったり、いわゆるバス形式となったりする。
このように構成すれば、終端電源ＶＴＴから終端回路１に流れる電流は、ノードＯ１の出力レベルが変化する時のみとなるので低消費電流となる。
次の図２、３を用いて、本発明の半導体装置の配線方式の詳細な構成と動作の説明を行なう。
【００１３】
図２は、本発明の半導体装置の配線方式の本発明に係わる構成の第２の実施例を示すブロック図である。
本図において、１１、１２が終端回路（図中、ＲＤと記載）であり、終端回路１１は、抵抗ＲＴ１１、Ｒ１１と、ｎＭＯＳトランジスタＭＴ１１、および、コンデンサＣ１１とからなる。また、終端回路１２は、抵抗ＲＴ１２、Ｒ１２とｐＭＯＳトランジスタＭＴ１２、および、コンデンサＣ１２とからなる。
尚、終端回路１１において、抵抗ＲＴ１１とｎＭＯＳトランジスタＭＴ１１により本発明の第１の終端抵抗が構成され、抵抗Ｒ１１とｎＭＯＳトランジスタＭＴ１１およびコンデンサＣ１１とにより、本発明の第１の終端抵抗接続回路が構成されている。また、終端回路１２において、抵抗ＲＴ１２とｐＭＯＳトランジスタＭＴ１２により本発明の第２の終端抵抗が構成され、抵抗Ｒ１２とｐＭＯＳトランジスタＭＴ１２およびコンデンサＣ１２とにより、本発明の第２の終端抵抗接続回路が構成されている。
【００１４】
終端回路１１の終端電圧はＶＯＬであり、終端回路１２の終端電圧はＶＯＨである。尚、抵抗ＲＴ１１、ＲＴ１２の抵抗値は、ｎＭＯＳトランジスタＭＴ１１、ｐＭＯＳトランジスタＭＴ１２がオンした時の抵抗と合わせて伝送線４の特性インピーダンスと同じ値になるように決める。また、伝送線４にはＤＲＡＭチップ１やＭＰＵチップが必要に応じて接続される。
本例で示すように、通常の終端用の抵抗ＲＴ１１、ＲＴ１２に、ＭＯＳトランジスタとコンデンサおよび抵抗を加えた構成で、ＤＲＡＭチップ２からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【００１５】
以下、図３を用いて、終端回路１１、１２の動作例を説明する。
図３は、図２における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図２のＤＲＡＭチップ２のノードＯ１の出力レベルは、低レベル（ＶＯＬ）とする。この時、図２の終端回路１１においては、ｎＭＯＳトランジスタＭＴ１１のゲートノードＮＲ１１の電圧がＶＯＬ、かつ、抵抗ＲＴ１１と接続しているソースの電圧もＶＯＬであるため、ｎＭＯＳトランジスタＭＴ１１はオフしている。このため、大きな電流（ＩＴＴ１）は流れない。また、図２の終端回路１２においても、ｐＭＯＳトランジスタＭＴ１２のゲートノードＮＲ１２の電圧は高レベル（ＶＯＨ）で、抵抗ＲＴ１２と接続しているソースの電圧もＶＯＨであるため、ｐＭＯＳトランジスタＭＴ１２はオフしており、大きな電流（ＩＴＴ２）は流れない。
【００１６】
次に、図２のＤＲＡＭチップ２のノードＯ１の出力レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、図２の終端回路１１において、ｎＭＯＳトランジスタＭＴ１１のゲートノードＮＲ１１は、コンデンサＣ１１による容量結合で高レベルとなる。このレベルが「ＶＯＬ＋ＶＴＨ」を越えると、図２のｎＭＯＳトランジスタＭＴ１１がオンする。ここでＶＴＨは、図２のｎＭＯＳトランジスタＭＴ１１のしきい値電圧である。これにより、図２における終端電源ＶＯＬと伝送線４の間には、ｎＭＯＳトランジスタＭＴ１１のオン抵抗と抵抗ＲＴ１１の直列抵抗が現われる。すなわち、図２の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の出力レベルがＶＯＬからＶＯＨに変化してしまうと、ゲートノードＮＲ１１の電荷は、図２の終端抵抗Ｒ１１によってＶＯＬに向けて一定の時定数で放電される。この放電中、ゲートノードＮＲ１１の電位が「ＶＯＬ＋ＶＴＨ」よりも高い期間だけ、図２の終端電源ＶＯＬの電流ＩＴＴ１が流れる。
【００１７】
一方、図２の終端回路１２においても、ノードＯ１の出力レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、ｐＭＯＳトランジスタＭＴ１２のゲートノードＮＲ１２は、コンデンサＣ１２による容量結合でＶＯＨよりも上昇する。しかし、ソースの電圧がＶＯＨであるため、ｐＭＯＳトランジスタＭＴ１２はオフしたままである。
ここで、ノードＯ１の出力レベルが、ＶＯＨ（低レベル）からＶＯＬ（高レベル）に切り換わると、図２の終端回路１２においては、ｐＭＯＳトランジスタＭＴ１２のゲートＮＲ１２はコンデンサＣ１２による容量結合で低レベルとなる。このレベルが「ＶＯＨ−ＶＴＨ」を越えると、図２のｐＭＯＳトランジスタＭＴ１２がオンする。ここで、ＶＴＨは図２のｐＭＯＳトランジスタＭＴ１２のしきい値電圧の絶対値である。これにより、図２における終端電源ＶＯＨと伝送線４の間には、ｐＭＯＳトランジスタＭＴ１２のオン抵抗と抵抗ＲＴ１２の直列抵抗が現われる。すなわち、図２の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の出力レベルがＶＯＨからＶＯＬに変化してしまうと、ゲートノードＮＲ１２の電荷は、図２の終端抵抗Ｒ１２によってＶＯＨに向けて一定の時定数で放電される。この放電中、ゲートノードＮＲ１２の電位が「ＶＯＨ−ＶＴＨ」よりも低い期間だけ、図２の終端抵抗Ｒ１２に電流（ＩＴＴ）が流れる。
【００１８】
一方、図２の終端回路１１では、ｎＭＯＳトランジスタＭＴ１１のゲートＮＲ１１は、コンデンサＣ１１による容量結合でＶＯＬよりも下降してしまう。しかし、ソースの電圧がＶＯＬであるため、図２のｎＭＯＳトランジスタＭＴ１１はオフしたままである。このように、終端電源からは、ノードＯ１の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくできる。また、流れる電流量を大幅に低減でき、安定した終端電位を供給することができる。
尚、本例では、図２の終端回路１１の終端電圧をＶＯＬとし、ノードＯ１の出力信号の低レベル（ＶＯＬ）と一致させているが、ノードＯ１の出力信号の低レベル（ＶＯＬ）よりも、図２のｎＭＯＳトランジスタＭＴ１１がオンしすぎない程度に高くしても構わない。例えば、「ＶＯＬ＋ＶＴＨ」よりもわずかに低いレベルとしてもよい。また、図２の終端回路１２も同様であり、終端電圧をノードＯ１の出力信号の高レベル（ＶＯＨ）よりも、図２のｐＭＯＳトランジスタＭＴ１２がオンしすぎない程度に低くしても構わない。
【００１９】
図４は、本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
本図において、２１、２２は終端回路（図中、ＲＤと記載）であり、終端回路２１は、抵抗ＲＴ２１、Ｒ２１と、ｎｐｎバイポーラトランジスタＱ２１と、コンデンサＣ２１とからなる。同様に、終端回路２２は、抵抗ＲＴ２２、Ｒ２２とｐｎｐバイポーラトランジスタＱ２２、および、コンデンサＣ２２とからなる。尚、抵抗ＲＴ２１、ＲＴ２２の抵抗値は、ｎｐｎバイポーラトランジスタＱ２１、Ｑ２２がオンした時の抵抗と合わせて伝送線４の特性インピーダンスと同じ値になるように決める。また、伝送線４にはＤＲＡＭチップ２やＭＰＵチップが必要に応じて接続される。終端回路２１の終端電圧はＶＯＬであり、終端回路２２の終端電圧はＶＯＨである。
本例で示すように、通常の終端用の抵抗ＲＴ２１、ＲＴ２２に、バイポーラトランジスタとコンデンサ、および、抵抗を加えた構成で、ＤＲＡＭチップ２からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【００２０】
以下、図５を用いて、終端回路２１、２２の動作例を説明する。
図５は、図４における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図４のＤＲＡＭチップ２のノードＯ１の信号レベルは、低レベル（ＶＯＬ）とする。この時、図４の終端回路２１においては、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１の電圧はＶＯＬとなっており、抵抗ＲＴ２１と接続しているエミッタの電圧もＶＯＬであるため、ｎｐｎバイポーラトランジスタＱ２１はオフしている。このため、大きな電流（ＩＴＴ１）は流れない。また、図４の終端回路２２においては、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２の電圧は高レベル（ＶＯＨ）となっており、抵抗ＲＴ２２と接続しているエミッタの電圧もＶＯＨであるため、ｐｎｐバイポーラトランジスタＱ２２はオフしている。このため、ここでも大きな電流（ＩＴＴ２）は流れない。
【００２１】
次に、図４のＤＲＡＭチップ２のノードＯ１の信号レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、図４の終端回路２１において、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１は、コンデンサＣ２１による容量結合で高レベルとなる。このレベルが「ＶＯＬ＋ＶＢＥ」を越えると、図４のｎｐｎバイポーラトランジスタＱ２１がオンする。ここでＶＢＥは、図４のｎｐｎバイポーラトランジスタＱ２１のベース・エミッタ間オン電圧である。これにより、図４における終端電源ＶＯＬと伝送線４の間には、ｎｐｎバイポーラトランジスタＱ２１のオン抵抗と抵抗ＲＴ２１の直列抵抗が現われる。すなわち、図４の伝送線４は、この直列抵抗で終端されることになる。
ノードＯ１の信号レベルが変化してしまうと、ベースノードＮＲ２１の電荷は、図４の抵抗Ｒ２１によって、ＶＯＬに向けて一定の時定数で放電される。この放電中、ベースノードＮＲ２１の電位が「ＶＯＬ＋ＶＢＥ」よりも高い期間だけ、図４の終端電源ＶＯＬから電流（ＩＴＴ１）が流れる。
【００２２】
一方、図４の終端回路２２においても、ノードＯ１の信号レベルが、ＶＯＬ（低レベル）からＶＯＨ（高レベル）に切り換わると、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２は、コンデンサＣ２２による容量結合でＶＯＨよりも上昇する。しかし、エミッタの電圧がＶＯＨであるため、ｐｎｐバイポーラトランジスタＱ２２はオフしたままである。
ここで、ノードＯ１の信号レベルがＶＯＨ（高レベル）からＶＯＬ（低レベル）に切り換わると、図４の終端回路２２においては、ｐｎｐバイポーラトランジスタＱ２２のベースノードＮＲ２２は、コンデンサＣ２２による容量結合で低レベルとなる。このレベルが「ＶＯＨ−ＶＢＥ」を越えると、図４のｐｎｐバイポーラトランジスタＱ２２がオンする。ここで、ＶＢＥは図４のｐｎｐバイポーラトランジスタＱ２２のベース・エミッタ間オン電圧である。
【００２３】
これにより、図４における終端電源ＶＯＨと伝送線４の間には、ｐｎｐバイポーラトランジスタＱ２２のオン抵抗と抵抗ＲＴ２２の直列抵抗が現われる。すなわち、図４の伝送線４は、この直列抵抗で終端されることになる。ノードＯ１の信号レベルが変化してしまうと、ベースノードＮＲ２２の電荷は、図４の抵抗Ｒ２２によってＶＯＨに向けて一定の時定数で放電される。この放電中、ベースノードＮＲ２２の電位が「ＶＯＨ−ＶＢＥ」よりも低い期間だけ、終端電源から電流（ＩＴＴ１）が流れる。
一方、図４の終端回路１１においては、ｎｐｎバイポーラトランジスタＱ２１のベースノードＮＲ２１は、コンデンサＣ２１による容量結合でＶＯＬよりも下降してしまう。しかし、エミッタの電圧がＶＯＬであるため、図４のｎｐｎバイポーラトランジスタＱ２１はオフしたままである。
【００２４】
このように、終端電源からは、ノードＯ１の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくすることができる。また、流れる電流量を大幅に低減でき、終端電位を安定に供給することができる。
尚、本例では、図４の終端回路２１の終端電圧をＶＯＬとし、ノードＯ１の信号の低レベル（ＶＯＬ）と一致させているが、ノードＯ１の信号の低レベル（ＶＯＬ）よりも、図４のｎｐｎバイポーラトランジスタＱ２１がオンしすぎない程度に高くしても構わない。例えば、「ＶＯＬ＋ＶＢＥ」よりもわずかに低いレベルとしておいてもよい。また、図４の終端回路２２も同様であり、終端電圧をノードＯ１の信号の高レベル（ＶＯＬＨ）よりも、図４のｐｎｐバイポーラトランジスタＱ２２がオンしすぎない程度に低くしても構わない。ただし、両者共にバイポーラトランジスタの飽和に注意して決める。
【００２５】
次に、本発明に係わる他の実施例の説明を行なう。
図６は、本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
従来の半導体装置の配線方式における問題点の１つとして、ＤＲＡＭチップが同一のデータを連続して出力した場合、その期間中、終端電源から電流が流れ続け、消費電力を増大させるという問題があった。本第３の実施例では、ＤＲＡＭチップからの出力データを符号化することにより、必ず、リターンゼロ（ＲＺ）信号として出力し、終端電源から連続的に電流を流さない符号化回路と復号化回路を具備したＤＲＡＭチップ３０を設けた構成となっている。
ＤＲＡＭチップ３０は、図示していないメモリセルとそれを制御する論理回路（図中、Ｋ１と記載）３１と、データの入出力回路（図中、ＤＤと記載）３２からなり、この入出力回路３２は、出力トランジスタ（図中、Ｍ１と記載）３３とコンパレータ（図中、ＯＰと記載）３４、および、本発明に係わる符号化回路（図中、Ｇ１と記載）３５と復号化回路（図中、Ｈ１と記載）３６を具備した入出力制御回路（図中、Ｄ１と記載）３７とにより構成されている。尚、伝送線４を介してＤＲＡＭチップ３０と接続されるＤＲＡＭチップ３０ａも同様な構成である。
【００２６】
メモリセルから読み出された信号は、信号線Ｓ１を通して、符号化回路３５に入力される。符号化回路３５では、後述の図７、８で詳細を説明するように、この信号をＲＺ信号として符号化し、出力トランジスタ３３に送る。これにより出力トランジスタ３３を駆動し、伝送線４にデータを出力する。出力トランジスタ３３のゲートノードＮ１は、毎クロックサイクルにＲＺ信号が加わるので、終端電源ＶＴＴから連続的に電流が流れることは無い。
復号化回路３６は、後述の図９、１０で詳細を説明するように、他のＤＲＡＭチップ３０ａで符号化された入力信号を取り込み、ノンリターンゼロ（ＮＲＺ）信号に変換する。この信号は、信号線Ｙ１を介して論理回路３１に入力される。
【００２７】
本実施例では、符号化回路３５と復号化回路３６を設けることにより、同じ信号が連続しても、大きな直流電流が流れることは無い。
尚、本例では、符号化回路３５や復号化回路３６を独立した回路ブロックとし、従来の回路構成に付加させる構成としたが、より効果的にするために、読み出し回路や入力回路等と融合した構成としてもよい。
また、本実施例は図面で示した入出力の回路形式に特定するものではない。さらに、この符号化は、従来のＤＲＡＭチップにおいて、非選択時に出力をハイインピーダンスにすることとは異なり、データを出力している時に、ＮＲＺ信号ではない符号化した信号を出力するものである。
【００２８】
図７は、図６におけるＤＲＡＭチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のＤＲＡＭチップ３０は、メモリセルアレー（図中、ＭＡと記載）７０と、符号化回路（図中、Ｇ１と記載）３５とを具備し、符号化回路３５は、イクスクルーシブＯＲ回路（図中、ＸＯＲと記載）７１と、Ｄ形フリップフロップ回路（図中、ＤＦと記載）７２と、インバータ（図中、ＩＮと記載）７３からなり、メモリセルアレー７０は、ワード線Ｗ、データ線対Ｄ、／Ｄ、その交点の図中の円で示したメモリセルからなる。また、図中のＹＳは、メモリセルアレー７０と読み出し回路（図中、ＲＡと記載）７４を接続するｎＭＯＳトランジスタの制御信号である。また、図中のＣＬＫは、ＤＲＡＭチップ３０の１サイクルに等しい周波数のクロックであり、２ＣＬＫは、このクロックＣＬＫの２倍の周波数のクロックである。
読み出し回路７４によって、メモリセル信号が読み出され、ノードＳ１に出力される。符号化回路３５では、２つのクロック（ＣＬＫ、２ＣＬＫ）を用いて、信号線Ｓ１に出力されたメモリセル信号を符号化し、出力トランジスタＭ１を駆動する。符号化回路３５で符号化された信号は、出力データ「１」を、高レベルから低レベルの変化で表し、「０」を低レベルから高レベルへの変化で表す。
このような構成のＤＲＡＭチップ３０の動作を、次の図８を用いて説明する。
【００２９】
図８は、図７におけるＤＲＡＭチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
ノードＳ１には、クロックＣＬＫに同期して、「１０１０００」の順にＮＲＺ信号が現われるとする。まず、ノードＳ１上の信号とクロックＣＬＫとでイクスクルーシブＯＲ論理をとる。図７におけるイクスクルーシブＯＲ回路７１の出力のノードＮＥ１には、両者の論理が一致したときに、高レベルが現われる。このノードＮＥ１上の信号は、クロック２ＣＬＫが入力されている図７のＤ型フリップフロップ７２に入力され、半周期遅れてデータ線（／Ｑ）から出力する。この出力信号を、図７のインバータ７３を介して、図７の出力トランジスタ３３のゲートＮ１に入力する。これによって、ノードＯ１に所望の信号を発生する。すなわち、図７のノードＯ１では、出力データ（Ｓ１）が「１」の場合は、高レベルから低レベルへ変化する信号を、また、「０」の場合は、低レベルから高レベルへ変化する信号を得ることができる。
【００３０】
従って、同じデータが連続するときには、クロックＣＬＫと同じ周波数で位相がデータによって異なる信号となり、１サイクル毎にデータが異なる場合には、クロックＣＬＫの半分の周波数の信号となる。このことにより、図７の終端抵抗ＲＴを流れる電流ＩＴＴは、同じ信号が連続する場合にも、従来例のように直流電流が連続して流れることはなく、消費電力を小さくすることができる。
このように、本実施例では、簡単な回路を従来の構成に付加するだけで、符号化した信号を得ることができる。尚、出力トランジスタが、ｐＭＯＳトランジスタであったり、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのプッシュプルであったり、あるいは、ＥＣＬインタフェ−スの場合も、本実施例は容易に拡張できる。
【００３１】
図９は、図６におけるＤＲＡＭチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のＤＲＡＭチップ３０ａは、メモリセルを含む論理回路（図中、Ｋ１と記載）３１と、コンパレータ（図中、ＯＰと記載）３４と、本発明に係わる復号化回路（図中、Ｈ１と記載）３６とを具備し、この復号化回路３６は、ＮＡＮＤ回路９１と、Ｄ形フリップフロップ回路（図中、ＤＦと記載）９２と、インバータ（図中、ＩＮと記載）９３からなり、コンパレータ３４には、参照電圧Ｖｒｅｆも入力する。クロックＣＬＫは、このＤＲＡＭチップ３０ａの１サイクルに等しい周波数のクロックであり、クロック２ＣＬＫは、このクロックＣＬＫの２倍の周波数のクロックである。ノードＯ２上の符号化された信号は、コンパレータ３４と信号線Ｘ１を通ってＤＲＡＭチップ３０ａ内部用の入力信号となる。復号化回路３６では、２つのクロック（ＣＬＫ、２ＣＬＫ）を用いて、信号線Ｘ１に出力された符号化された信号を、ＮＲＺ信号に変換して、信号線Ｙ１に出力する。このような構成のＤＲＡＭチップ３０ａの動作を、次の図１０を用いて説明する。
【００３２】
図１０は、図９におけるＤＲＡＭチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
本例において、クロック２ＣＬＫはクロックＣＬＫの２倍の周波数である。図９のコンパレータ３４には、ノードＯ２上の符号化された信号が入力される。このノードＯ２の信号が、図９のコンパレータ３４で参照電圧Ｖｒｅｆと比較され、信号線Ｘ１上に、本図に示すような信号が現われる。一方、図９のインバータ回路９３とＮＡＮＤ回路９１には、それぞれ、クロックＣＬＫとクロック２ＣＬＫが入力され、その結果、ＮＡＮＤ回路９１のノードＮＨ１には、本図に示すような信号が現われる。すなわち、ノードＮＨ１には、クロックＣＬＫと同じ周波数で、高レベルが１／４周期で、遅延が１／４周期のパルスが作られる。これは、図９のＤ型フリップフロップ３６のクロックとして入力される。そして、図９のコンパレータ３４から信号線Ｘ１に出力された信号は、図９のＤ型フリップフロップ９２のデータとして入力される。
【００３３】
図９のＤ型フリップフロップ９２は、クロック信号が高レベルの時にデータを取り込み、クロックが低レベルの間、出力を保持する。本例では、クロック信号は１／４周期だけ遅れているので、図９のＤ型フリップフロップ９２に入力されるデータの１周期の前半の状態を取り込み、それを次のサイクルまで保持する。従って、高レベルから低レベルに変化するように符号化されたデータは、高レベル信号に、また、低レベルから高レベルに変化するように符号化されたデータは、低レベル信号に復調される。
このようにして、符号化された信号はＮＲＺ信号に復調される。なお、回路構成によっては、ＮＲＺ信号に変換する必要がない場合や、論理構成上、変換機能が他の動作と兼ねられるような場合もある。
【００３４】
次に、他の符号信号に符号化する場合の例を説明する。
図１１は、図６におけるＤＲＡＭチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
本例は、図６に示す半導体装置の配線方式で用いる符号信号の例を示すものであり、出力データが「１０１０００１１」の順に出力されると仮定する。
従来のＮＲＺ信号では、「０」が連続する時に、直流成分が生じてしまう。これに対して、変換例１〜４に示す例では、直流成分が存在しない。
【００３５】
すなわち、変換例１では、連続したデータの関係に注目し、「１１」の信号の場合は位相を変えないで、クロックＣＬＫと同じ周波数の信号とし、また、「１０」および「０１」の場合は、位相を信号の切り換わりで反転させて、クロックＣＬＫと同じ周波数の信号とし、さらに、「００」の信号の場合は、位相を変えないで、クロックＣＬＫとの半分の周波数の信号とする。
また、変換例２では、「１」にはクロックＣＬＫと同じ周波数の信号を割り当て、「０」にはクロックＣＬＫの半分の周波数の信号を割り当てる。これは、アナログ信号の周波数変調（ＦＭ変調）に対応する。
変換例３と変換例４では、「０」が連続する時に、ＮＲＺ信号と同じように、直流成分が存在するかのように見えるが、本例では、信号の変化分だけを取り扱う方式である。すなわち、変換例３では、ＮＲＺ信号の微分信号となっており、変換例４では、「１」のみを取り出して図のような信号とする。
【００３６】
尚、図６〜図１１で説明した方式に、図１〜図５で示した出力の変化時に終端抵抗が見える方式を適用することができる。しかも、この時、図１〜図５で示した出力信号の高レベルと低レベルを決める電源であるＶＯＬ、ＶＯＨは必要とせず、構成がより簡単となり、さらに効果的である。
次に、従来の半導体装置の配線方式の他の問題点、すなわち、終端抵抗の値がＬＳＩの製造条件や、ＬＳＩの使用条件によって異なり、これによって、消費電流が増大してしまうという問題点を解決する実施例の説明を、次の図１２、１３を用いて行なう。
【００３７】
図１２は、本発明の半導体装置の配線方式の本発明に係わる構成の第４の実施例を示すブロック図である。
本図は、図６におけるＤＲＡＭチップ３０に、伝送線の特性インピーダンスを測定する本発明に係わる測定部としての設定部（図中、ＳＧ１と記載）１２３と、最適なインピーダンスマッチングが取れる抵抗値の抵抗を選択する本発明の抵抗接続部としての選択回路（図中、ＳＳ１と記載）１２１およびレジスタ（図中、ＲＧ１と記載）１２２とを設けたＤＲＡＭチップ４０の構成を示すものである。
本図において、Ｒ１〜Ｒｎは抵抗のセットであり、それぞれ、出力ノードＯ１と終端電源ＶＴＴにスイッチＳＷ１〜ＳＷｎを介して接続されている。本例では、オンさせるスイッチＳＷ１〜ＳＷｎを選択することにより、出力ノードＯ１と終端電源ＶＴＴ間の抵抗値を変えることができる。本例では、レジスタ１２２に、どのスイッチＳＷ１〜ＳＷｎをオンさせるかを記憶させておき、この記憶内容に基づき、選択回路１２１が、スイッチＳＷ１〜ＳＷｎを選択する。レジスタ１２２は外部から書き換え可能であり、設定部１２３により書き換える。
【００３８】
本実施例においては、終端抵抗値を、次のようにして決める。
例えば、一定時間ごとにテストパルスをノードＯ１に印加して、あるいは、ＤＲＡＭチップ４０自身から発生し、ノードＯ１のリンギング量をオペアンプ等で検知し、設定部１２３により、これを最小にするようにスイッチＳＷ１〜ＳＷｎをオンさせる。
このことにより、ＬＳＩの製造条件や、次の図１３で示すようにＬＳＩの使用条件に適した終端抵抗値を設定することができ、過度な電流が流れることを回避でき、電流の消費を低減させることができる。
尚、設定部１２３、レジスタ１２２、選択回路１２１や抵抗Ｒ１〜Ｒｎ、および、スイッチＳＷ１〜ＳＷｎは、全てをＤＲＡＭチップ４０上に設けても、また、全てを別チップとしても、あるいは、部分的に分けても良い。
【００３９】
図１３は、本発明の半導体装置の配線方式の本発明に係わる構成の第５の実施例を示すブロック図である。
本図は、図１２におけるＤＲＡＭチップ４０の終端抵抗値を、その使用条件で変更する例を示すものであり、伝送線４の両端にＤＲＡＭチップ４０を置く場合（Ｍ１、Ｍｎ）は、スイッチＳＷをオンして、終端抵抗値を伝送線４の特性インピーダンスと一致させ、途中に置く場合（Ｍ２〜Ｍｎ−１）は、スイッチＳＷをオフして、終端抵抗を切り離しておく。
このようにして、ＬＳＩの使用条件に適した終端抵抗値を設定することができる。
【００４０】
図１４は、本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
本図において、矢印は信号の流れを表わし、１４１は本発明を用いたＤＲＡＭチップ等のメモリ装置（図中、Ｍと記載）、１４２はシステム全体を制御する処理装置（図中、ＭＰＵと記載）、１４３はリフレッシュアドレス発生装置（図中、ＲＡＧと記載）、１４４は本発明を用いたメモリ装置１４１部分の制御信号発生装置（図中、ＴＣと記載）、１４５は処理装置１４２から送られてくるアドレス信号と、リフレッシュアドレス発生装置１４３から送られてくるリフレッシュアドレス信号とを切り換えるセレクト装置（図中、ＳＬＣＴと記載）であり、また、１４６はシステム内の他の装置（図中、ＰＦＹと記載）であり、例えば、外部記憶装置や表示装置、あるいは、数値演算装置等であり、無線回線を含む通信回線を通して他の情報処理装置と接続される場合もある。
【００４１】
また、ＤＡＴＡは処理装置１４２とメモリ装置１４１との間でやりとりされるデ−タを表わし、Ａｉｃは処理装置１４２で発生するアドレス信号を、Ａｉｒはリフレッシュアドレス発生装置１４３で発生するリフレッシュアドレス信号を示し、Ａｉはセレクト装置１４５で選択され、メモリ装置１４１に送られるアドレス信号を示す。また、ＳＴは処理装置１４２からリフレッシュアドレス発生装置１４３に送られるステイタス信号、ＢＳは制御信号発生装置１４４から処理装置１４２へのビジイ信号である。さらに、ＳＥは制御信号発生装置１４４から送られるセレクト装置１４５の起動をかける信号であり、／ＲＡＳおよび／ＣＡＳはメモリ装置１４１の起動をかける信号である。
【００４２】
また、ＳＧは処理装置１４２とシステム内の他の装置との信号のやりとりをまとめて表わした信号群である。これらの信号は１対１で伝送される場合もあるし、バス形式で伝送される場合もある。
メモリ装置１４１としては、ＤＲＡＭの他に、ＳＲＡＭ（Ｓｔａｔｉｃｓ ＲＡＭ、スタティックラム）やＥＥＰＲＯＭ（イーイーピーロム）等も考えられる。この時はもちろんそれに応じた起動信号や制御信号が存在する。
【００４３】
このようなシステムにおいて、例えば、処理装置１４２とメモリ装置１４１との間でやりとりされるデ−タバス上に、信号の変化時のみに終端抵抗が見える図１〜図５に示した終端回路を設けたり、あるいは、処理装置１４２とメモリ装置１４１上に、図６〜図１１に示した符号化回路と復号化回路を設け、データのやりとりをしたり、図１２、１３に示したように、終端抵抗を最適な値に選ぶ機能を有したりすることができる。これによって、本実施例で示した半導体装置の配線方式によれば、５０ＭＨｚ以上の動作周波数で信号をやりとりしても、ノイズや反射を抑えて、かつ、低消費電流であるシステムを構成することができる。
【００４４】
以上、図１〜図１４を用いて説明したように、本実施例の半導体装置の配線方式では、信号が変化する時のみ終端抵抗と接続して反射を抑えることにより、信号が変化する時のみしか電流が流れないため低消費電流となる。また、信号がＮＲＺ信号で無いようにすることにより、同じ出力データが続いても、出力信号は変化するため、電流が流れ続けることはなく、低消費電流となる。さらに、ＬＳＩの使用条件等に合わせて、終端に最適な値の終端抵抗を選択することにより、実際のＬＳＩの大きな製造ばらつきや使用条件によって必要以上の電流が流れることによる消費電流の増大を回避することできる。尚、各図の説明においても説明したように、本発明は、図１〜図１４を用いて説明した実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本実施例では、半導体装置としてＤＲＡＭチップを用いた例で説明したが、ＭＰＵなどに対しても同様に適用できる。また、符号化回路および復号化回路による信号の符号化と復号化に関しても、伝送の対象となる信号で連続する信号を符号化回路において圧縮し、このように圧縮された信号を復号化回路において伸長することでも良い。
【００４５】
【発明の効果】
本発明によれば、終端抵抗による終端電源の消費電流の増大と出力レベルの低下を回避できるので、多数の出力ピンを有するＬＳＩを接続するシステムの省電力化と高信頼化が可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の配線方式の本発明に係わる構成の第１の実施例を示すブロック図である。
【図２】本発明の半導体装置の配線方式の本発明に係わる構成の第２の実施例を示すブロック図である。
【図３】図２における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図４】本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
【図５】図４における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図６】本発明の半導体装置の配線方式の本発明に係わる構成の第３の実施例を示すブロック図である。
【図７】図６におけるＤＲＡＭチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
【図８】図７におけるＤＲＡＭチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
【図９】図６におけるＤＲＡＭチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
【図１０】図９におけるＤＲＡＭチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
【図１１】図６におけるＤＲＡＭチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
【図１２】本発明の半導体装置の配線方式の本発明に係わる構成の第４の実施例を示すブロック図である。
【図１３】本発明の半導体装置の配線方式の本発明に係わる構成の第５の実施例を示すブロック図である。
【図１４】本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
【図１５】従来の半導体装置の配線方式の一構成例を示すブロック図である。
【図１６】図１５における半導体装置の配線方式の動作例を示すタイミングチャートである。
【符号の説明】
１ 終端回路
２、３ ＤＲＡＭチップ
４ 伝送線
５ 入出力回路
１１、１２ 終端回路
３０、３０ａ ＤＲＡＭチップ
３１ 論理回路
３２ 入出力回路
３３ 出力トランジスタ
３４ コンパレータ
３５ 符号化回路
３６ 復号化回路
３７ 入出力制御回路
４０ ＤＲＡＭチップ
７０ メモリセルアレー
７１ イクスクルーシブＯＲ回路
７２ Ｄ形フリップフロップ回路
７３ インバータ
７４ 読み出し回路
９１ ＮＡＮＤ回路
９２ Ｄ形フリップフロップ回路
９３ インバータ
１２１ 選択回路
１２２ レジスタ
１２３ 設定部
１４１ メモリ装置
１４２ 処理装置
１４３ リフレッシュアドレス発生装置
１４４ 制御信号発生装置
１４５ セレクト装置
１４６ 他の装置
１５１ ＤＲＡＭチップ
１５２ ＤＲＡＭチップ又はＭＰＵ
１５３ 伝送線
１５４ 論理回路
１５５ 入出力回路
１５６ ｎＭＯＳトランジスタ
１５７ コンパレータ
１５８ 入出力制御回路
Ａｉ アドレス信号
Ａｉｃ アドレス信号
Ａｉｒ リフレッシュアドレス信号
ＢＳ ビジイ信号
Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２ コンデンサ
ＣＬＫ、２ＣＬＫ クロック
／ＣＡＳ、／ＲＡＳ、ＳＥ 起動をかける信号
ＤＡＴＡ デ−タ
Ｉ１ 信号線
ＩＴＴ、ＩＴＴ１、ＩＴＴ２ 電流
ＭＴ１１ ｎＭＯＳトランジスタ
ＭＴ１２ ｐＭＯＳトランジスタ
Ｎ１ ゲート
ＮＥ１、ＮＨ１ ノード
ＮＲ１１、ＮＲ１２ ゲートノード
ＮＲ２１、ＮＲ２２ ベースノード
Ｏ１、Ｏ２ ノード
Ｑ２１ ｎｐｎバイポーラトランジスタ
Ｑ２２ ｐｎｐバイポーラトランジスタ
／Ｑ データ線
Ｒ１〜Ｒｎ 抵抗
Ｒ１１、Ｒ１２、ＲＴ１１、ＲＴ１２ 抵抗
Ｒ２１、Ｒ２２、ＲＴ２１、ＲＴ２２ 抵抗
Ｓ１ 信号線
ＳＧ 信号群
ＳＴ ステイタス信号
ＳＷ、ＳＷ１〜ＳＷｎ スイッチ
ＶＯＨ、ＶＯＬ、ＶＴＴ 終端電源
ＶＯＨ１、ＶＯＬ１ 電源
Ｖｒｅｆ 参照電圧
Ｘ１、Ｙ１ 信号線[0001]
[Industrial applications]
The present invention relates to a connection technique of a semiconductor device in which a transmission medium (hereinafter, referred to as a transmission line) is provided with a terminating resistor in order to prevent reflection of a signal transmitted between the semiconductor devices, and in particular, flows to the terminating resistor. It is suitable for controlling current efficiently and reducing power consumption during signal transmission.Semiconductor devices andThe present invention relates to a wiring method for a semiconductor device.
[0002]
[Prior art]
In recent years, it has become a reality that the operating frequency of a processor exceeds 50 MHz (megahertz) with the improvement in performance of an MPU (microprocessing unit). In an LSI (Large Scale Integrated Circuit) mounting board that handles such a high frequency, a wiring method using TTL (Transistor Transistor Logic), which has been widely used, cannot cope with ringing and reflection.
In order to handle these high frequencies, in recent years, in LSI systems including DRAMs (dynamic rams), the use of a wiring method having a terminal resistance and a low amplitude has been in full swing.
[0003]
As such a wiring method, for example, "International Solid-State Circuit Conference, Digest of Technical Papers, pp. 58-59", "International Solid-State Circuit Conference, Digest of Technical Paper", pp. 58-59. There is a technique proposed in. FIG. 15 shows an example in which this wiring method is applied to a DRAM.
In the following description, in the drawings, complementary signals represented by adding an overline to a symbol are represented by adding a / in front of the symbol. It also serves as a wiring name and a signal name, and in the case of a power supply, also serves as a voltage value.
[0004]
FIG. 15 is a block diagram showing one configuration example of a wiring method of a conventional semiconductor device. In this example, input / output signals of the DRAM chip 151 controlled by the clock CLK are transmitted to another DRAM chip or the MPU 152 via the transmission line 153. Both ends of the transmission line 153 are terminated by a terminating resistor RT connected to a terminating power supply VTT. The DRAM chip 151 is composed of a memory cell (not shown), a logic circuit (referred to as K1 in the figure) 154 for controlling the memory cell, and an input / output circuit (referred to as DD in the figure) 155, and a signal line I1. , And a signal between the logic circuit 154 controlling the memory cell and the input / output circuit 155 is transmitted and received.
The input / output circuit 155 includes an output n-channel MOS transistor (described as M1 in the figure, hereinafter referred to as an nMOS transistor) 156, a comparator (described as OP in the figure) 157, and an input / output control circuit for controlling these. (Denoted as D1 in the figure) 158.
The signal voltage on the transmission line 153 is represented by the product of the current ITT flowing through the terminating resistor RT and the resistance value of the terminating resistor RT, and the current ITT changes according to the voltage of the gate N1 of the nMOS transistor 156.
Next, the circuit operation will be described with reference to FIG.
[0005]
FIG. 16 is a timing chart showing an operation example of the wiring method of the semiconductor device in FIG.
The output data shown in this figure is a logical expression of a signal read from a memory cell and output. The logic circuit 154 of FIG. 15 that controls the memory cell outputs a signal to the signal line I1 in synchronization with the clock CLK according to the output data. This signal is at a high level when the output data is "1" and at a low level when the output data is "0". This level is maintained for one cycle, and such a signal is called a non-return zero (NRZ) signal.
[0006]
The nMOS transistor 156 shown in FIG. 15 is driven by the input / output control circuit 158 shown in FIG. 15 according to the signal on the signal line I1. When the output data is "1", the output is low, and when the output data is "0", the output is high. Is output to the gate N1 of the nMOS transistor 156 in FIG. Therefore, when the output data is "0", the nMOS transistor 156 is turned on in FIG. 15, and the current from the termination power supply VTT flows through the termination resistor RT and the nMOS transistor 156. Therefore, the output level of node O1 is reduced by a value determined by the product of the amount of increase in the current and the resistance value of termination resistor RT in FIG. Conversely, when the output data is "1", the nMOS transistor 156 of FIG. 15 turns off, and the output level of the node O1 becomes the VTT level. Thus, a signal corresponding to the output data is output to node O1.
[0007]
According to this method, reflection of low-amplitude signals and the like can be suppressed, and an LSI board having an operation frequency of 50 MHz or more can be realized. When the output data is "1", no current flows through the terminating resistor RT in FIG. 15, so that the current consumption can be reduced.
However, in the wiring method of this semiconductor device, if output data “0” continues, in FIG. 15, current flows continuously from termination power supply VTT via termination resistor RT and nMOS transistor 156, so that current consumption increases. . In particular, since there are a large number of output pins of the LSI, the amount of current becomes very large. In addition, the output “0” level may be reduced, the signal change on the transmission line may increase, and high-speed transmission may not be possible.
[0008]
[Problems to be solved by the invention]
The problems to be solved are that the conventional technology cannot sufficiently reduce the current consumption due to the terminating resistor connected to the terminating power supply, and that the low level of the output signal may be reduced. .
An object of the present invention is to solve these problems of the prior art, and to provide a wiring method for a semiconductor device which enables a power saving and a highly reliable signal transmission of a system in which a semiconductor device having a large number of output pins is connected. To provide.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device wiring method according to the present invention includes: (1) a semiconductor device wiring method for connecting a terminating resistor having a terminating voltage to a transmission line between semiconductor devices to prevent signal reflection. When the level of a signal output from the semiconductor device changes, a terminating resistor connection circuit is provided for connecting a terminating resistor to the transmission line for a time necessary to prevent signal reflection and terminating the transmission line to a terminating voltage. I do.
(2) In the wiring method for a semiconductor device according to the above (1), the terminating resistor connection circuit includes a first terminating resistor having a terminating voltage having the same voltage value as a low level signal of the semiconductor device, By comparing the first termination resistor having the termination voltage having the same voltage value as the high level signal with the output signal of the semiconductor device and the termination voltage of the first termination resistor, the output signal of the semiconductor device is changed from the low level to the high level. A first terminating resistor connection circuit for connecting the first terminating resistor to the transmission line for a time necessary for detecting the change and preventing signal reflection, an output signal of the semiconductor device and a terminating voltage of the second terminating resistor; , A change in the output signal of the semiconductor device from a high level to a low level is detected, and the second terminal resistor is connected to the transmission line for a time necessary to prevent signal reflection. Circuit It is characterized in.
(3) In the wiring method for a semiconductor device according to any one of the above (1) and (2), the termination resistor connection circuit prevents reflection of a signal when a signal level output from the semiconductor device changes. The resistance value of the terminating resistor is changed from a high resistance value that does not allow a current due to the termination voltage to the same resistance value as the characteristic impedance of the transmission line for a time required for the transmission line.
(4) A terminating resistor having a terminating voltage for preventing signal reflection is connected to the transmission medium between the semiconductor devices, and the semiconductor device is terminated by the terminating voltage in accordance with the output signal level. In a wiring method of a semiconductor device, which controls a flow of current to a resistor and transmits a voltage change, which is a product of a current value flowing through the terminating resistor and a terminating resistance value, as a signal of the semiconductor device via a transmission line, In the device, an encoding circuit for encoding a signal to be transmitted so as to reduce the amount of current flowing through the terminating resistor, and decoding of a signal encoded by another semiconductor device received via a transmission line And a decoding circuit for changing the voltage which is the product of the current value flowing through the terminating resistor and the terminating resistance value in accordance with the compressed signal level.
(5) In the wiring method for a semiconductor device according to any one of (1) to (3), the encoding circuit and the decoding circuit according to (4) are provided in the semiconductor device. When the signal level coded by the conversion circuit changes, the connection control of the terminating resistor is performed.
(6) In the wiring method of a semiconductor device according to any one of (4) and (5), the encoding circuit compresses a continuous signal, and the decoding circuit compresses the compressed signal. Is extended.
(7) In the wiring method for a semiconductor device according to any one of (1) to (6), a measuring unit for measuring a characteristic impedance of the transmission line, and a characteristic impedance of the transmission line measured by the measuring unit. And a resistor connection portion connected to the transmission line by selecting a resistor having a resistance value that is optimal for obtaining the above matching from a prepared resistor group.
[0010]
[Action]
In the present invention, reflection is suppressed by connecting a terminating resistor to the transmission line only when the signal level on the transmission line changes. As a result, no current flows through the terminating resistor except when the signal changes, so that current consumption can be reduced.
Further, by encoding the signal so that the signal is not an NRZ signal, the output signal is changed even if the same output data continues, thereby preventing the current from continuing to flow and reducing the current consumption.
Further, an optimum value of the terminating resistor is automatically selected and connected according to the use condition of the semiconductor device. As a result, it is possible to prevent a current from flowing more than necessary due to a large manufacturing variation of an actual LSI or a use condition.
[0011]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a wiring method of a semiconductor device of the present invention.
This example illustrates the concept of the present invention. In the figure, reference numeral 1 denotes a terminating circuit including a terminating resistor and a terminating resistor connection circuit according to the present invention (denoted as RD in the figure), and 2 and 3 denote the same. A DRAM chip, 4 is a transmission line for transmitting a signal, and 5 is an input / output circuit (referred to as DD in the figure) for inputting / outputting a signal.
In this example, the termination circuit 1 has the same resistance value as the characteristic impedance of the transmission line 4 only when the output O1 from the input / output circuit 5 of the DRAM chip 2 is switched, and has a high resistance otherwise. As a result, current flows from the terminal power supply VTT to the terminal circuit 1 only at the time of signal transition, and no current flows during other periods. As a result, power consumption can be reduced.
[0012]
The signal level of the input / output circuit 5 of the DRAM chip 2 is determined by dedicated power supplies (voltages VOH and VOL) VOH1 and VOL1. The power supplies VOH1 and VOL1 may be applied from outside the DRAM chip 2 or may be generated inside the DRAM chip 2.
The termination circuit 1 may be provided outside the DRAM chip 2 or inside the DRAM chip 2, and may be provided at both ends of the transmission line 4 or at only one end. In addition, although the characteristics of the terminating circuits 1 are slightly deteriorated, the terminating circuits 1 may be arranged in a dispersed manner. Depending on the configuration of the terminating circuit 1, the transmission line 4 has a one-to-one transmission or a so-called bus type.
With this configuration, the current flowing from the termination power supply VTT to the termination circuit 1 is low only when the output level of the node O1 changes, so that the current consumption is low.
The detailed configuration and operation of the wiring method of the semiconductor device of the present invention will be described with reference to FIGS.
[0013]
FIG. 2 is a block diagram showing a second embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
In the figure, reference numerals 11 and 12 denote terminating circuits (denoted by RD in the figure), and the terminating circuit 11 includes resistors RT11 and R11, an nMOS transistor MT11, and a capacitor C11. The termination circuit 12 includes resistors RT12 and R12, a pMOS transistor MT12, and a capacitor C12.
In the termination circuit 11, the resistor RT11 and the nMOS transistor MT11 constitute a first termination resistor of the present invention, and the resistor R11, the nMOS transistor MT11 and the capacitor C11 constitute a first termination resistor connection circuit of the present invention. Have been. In the termination circuit 12, the resistor RT12 and the pMOS transistor MT12 constitute a second termination resistor of the present invention, and the resistor R12, the pMOS transistor MT12 and the capacitor C12 constitute a second termination resistor connection circuit of the present invention. Have been.
[0014]
The termination voltage of the termination circuit 11 is VOL, and the termination voltage of the termination circuit 12 is VOH. The resistance values of the resistors RT11 and RT12 are determined so as to be equal to the characteristic impedance of the transmission line 4 together with the resistance when the nMOS transistor MT11 and the pMOS transistor MT12 are turned on. A DRAM chip 1 and an MPU chip are connected to the transmission line 4 as needed.
As shown in this example, connection control of a terminating resistor corresponding to a change in the signal level from the DRAM chip 2 is performed by adding a MOS transistor, a capacitor, and a resistor to the normal terminating resistors RT11 and RT12. Can be.
[0015]
Hereinafter, an operation example of the termination circuits 11 and 12 will be described with reference to FIG.
FIG. 3 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG.
First, the output level of the node O1 of the DRAM chip 2 in FIG. 2 is set to a low level (VOL). At this time, in the termination circuit 11 of FIG. 2, since the voltage of the gate node NR11 of the nMOS transistor MT11 is VOL and the voltage of the source connected to the resistor RT11 is also VOL, the nMOS transistor MT11 is off. . Therefore, a large current (ITT1) does not flow. Also in the termination circuit 12 of FIG. 2, the voltage of the gate node NR12 of the pMOS transistor MT12 is at a high level (VOH) and the voltage of the source connected to the resistor RT12 is also VOH, so that the pMOS transistor MT12 is turned off. And a large current (ITT2) does not flow.
[0016]
Next, when the output level of the node O1 of the DRAM chip 2 in FIG. 2 switches from VOL (low level) to VOH (high level), the gate node NR11 of the nMOS transistor MT11 in the termination circuit 11 in FIG. The level becomes high due to the capacitive coupling by the capacitor C11. When this level exceeds “VOL + VTH”, the nMOS transistor MT11 in FIG. 2 turns on. Here, VTH is the threshold voltage of the nMOS transistor MT11 in FIG. Thereby, an on-resistance of the nMOS transistor MT11 and a series resistance of the resistor RT11 appear between the terminal power supply VOL and the transmission line 4 in FIG. That is, the transmission line 4 in FIG. 2 is terminated by this series resistor. When the output level of the node O1 changes from VOL to VOH, the charge at the gate node NR11 is discharged with a constant time constant toward VOL by the terminating resistor R11 of FIG. During this discharge, the current ITT1 of the termination power supply VOL in FIG. 2 flows only during a period in which the potential of the gate node NR11 is higher than “VOL + VTH”.
[0017]
On the other hand, also in the termination circuit 12 of FIG. 2, when the output level of the node O1 switches from VOL (low level) to VOH (high level), the gate node NR12 of the pMOS transistor MT12 is connected to VOH by capacitive coupling by the capacitor C12. More than rise. However, since the voltage of the source is VOH, the pMOS transistor MT12 remains off.
Here, when the output level of the node O1 is switched from VOH (low level) to VOL (high level), in the termination circuit 12 of FIG. 2, the gate NR12 of the pMOS transistor MT12 becomes low level due to capacitive coupling by the capacitor C12. It becomes. When this level exceeds "VOH-VTH", the pMOS transistor MT12 in FIG. 2 turns on. Here, VTH is the absolute value of the threshold voltage of the pMOS transistor MT12 in FIG. Thereby, an on-resistance of the pMOS transistor MT12 and a series resistance of the resistor RT12 appear between the terminal power supply VOH and the transmission line 4 in FIG. That is, the transmission line 4 in FIG. 2 is terminated by this series resistor. When the output level of the node O1 changes from VOH to VOL, the charge of the gate node NR12 is discharged with a constant time constant toward VOH by the terminating resistor R12 of FIG. During this discharge, a current (ITT) flows through the terminating resistor R12 in FIG. 2 only during a period when the potential of the gate node NR12 is lower than “VOH−VTH”.
[0018]
On the other hand, in the termination circuit 11 of FIG. 2, the gate NR11 of the nMOS transistor MT11 falls below VOL due to capacitive coupling by the capacitor C11. However, since the source voltage is VOL, the nMOS transistor MT11 in FIG. 2 remains off. As described above, current flows from the terminal power supply only when the signal level of the node O1 switches, so that current consumption can be reduced. Also, the amount of flowing current can be greatly reduced, and a stable terminal potential can be supplied.
In this example, the terminating voltage of the terminating circuit 11 in FIG. 2 is VOL, which is equal to the low level (VOL) of the output signal of the node O1, but is lower than the low level (VOL) of the output signal of the node O1. Alternatively, the height may be set to such an extent that the nMOS transistor MT11 in FIG. 2 is not turned on too much. For example, the level may be slightly lower than “VOL + VTH”. The same applies to the termination circuit 12 in FIG. 2, and the termination voltage may be lower than the high level (VOH) of the output signal of the node O1 to such an extent that the pMOS transistor MT12 in FIG.
[0019]
FIG. 4 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
In the figure, reference numerals 21 and 22 denote terminating circuits (denoted as RD in the figure), and the terminating circuit 21 includes resistors RT21 and R21, an npn bipolar transistor Q21, and a capacitor C21. Similarly, the termination circuit 22 includes resistors RT22 and R22, a pnp bipolar transistor Q22, and a capacitor C22. The resistances of the resistors RT21 and RT22 are determined so as to have the same value as the characteristic impedance of the transmission line 4 together with the resistance when the npn bipolar transistors Q21 and Q22 are turned on. A DRAM chip 2 and an MPU chip are connected to the transmission line 4 as needed. The termination voltage of the termination circuit 21 is VOL, and the termination voltage of the termination circuit 22 is VOH.
As shown in this example, the connection control of the terminating resistor corresponding to the change in the signal level from the DRAM chip 2 is performed by adding a bipolar transistor, a capacitor, and a resistor to the normal terminating resistors RT21 and RT22. Can do it.
[0020]
Hereinafter, an operation example of the termination circuits 21 and 22 will be described with reference to FIG.
FIG. 5 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG.
First, the signal level of the node O1 of the DRAM chip 2 in FIG. 4 is set to a low level (VOL). At this time, in the termination circuit 21 of FIG. 4, since the voltage of the base node NR21 of the npn bipolar transistor Q21 is VOL and the voltage of the emitter connected to the resistor RT21 is also VOL, the npn bipolar transistor Q21 is Off. Therefore, a large current (ITT1) does not flow. In the termination circuit 22 of FIG. 4, the voltage of the base node NR22 of the pnp bipolar transistor Q22 is at a high level (VOH), and the voltage of the emitter connected to the resistor RT22 is also VOH. The transistor Q22 is off. Therefore, a large current (ITT2) does not flow here.
[0021]
Next, when the signal level of the node O1 of the DRAM chip 2 of FIG. 4 switches from VOL (low level) to VOH (high level), in the termination circuit 21 of FIG. 4, the base node NR21 of the npn bipolar transistor Q21 becomes , High level due to capacitive coupling by the capacitor C21. When this level exceeds "VOL + VBE", npn bipolar transistor Q21 in FIG. 4 turns on. Here, VBE is the base-emitter on-voltage of the npn bipolar transistor Q21 in FIG. Thereby, a series resistance of the on-resistance of the npn bipolar transistor Q21 and the resistance RT21 appears between the terminal power supply VOL and the transmission line 4 in FIG. That is, the transmission line 4 in FIG. 4 is terminated by this series resistor.
When the signal level of the node O1 changes, the electric charge of the base node NR21 is discharged with a constant time constant toward VOL by the resistor R21 of FIG. During this discharge, a current (ITT1) flows from the terminal power supply VOL in FIG. 4 only during a period when the potential of the base node NR21 is higher than “VOL + VBE”.
[0022]
On the other hand, also in the termination circuit 22 of FIG. 4, when the signal level of the node O1 switches from VOL (low level) to VOH (high level), the base node NR22 of the pnp bipolar transistor Q22 is capacitively coupled by the capacitor C22. It is higher than VOH. However, since the voltage of the emitter is VOH, the pnp bipolar transistor Q22 remains off.
Here, when the signal level of the node O1 switches from VOH (high level) to VOL (low level), in the termination circuit 22 of FIG. 4, the base node NR22 of the pnp bipolar transistor Q22 is connected by capacitive coupling by the capacitor C22. Low level. When this level exceeds "VOH-VBE", the pnp bipolar transistor Q22 of FIG. 4 is turned on. Here, VBE is the base-emitter ON voltage of the pnp bipolar transistor Q22 in FIG.
[0023]
Thereby, an on-resistance of the pnp bipolar transistor Q22 and a series resistance of the resistor RT22 appear between the terminal power supply VOH and the transmission line 4 in FIG. That is, the transmission line 4 in FIG. 4 is terminated by this series resistor. When the signal level of the node O1 changes, the electric charge of the base node NR22 is discharged with a constant time constant toward VOH by the resistor R22 in FIG. During this discharge, a current (ITT1) flows from the terminal power supply only during a period when the potential of the base node NR22 is lower than “VOH−VBE”.
On the other hand, in the termination circuit 11 of FIG. 4, the base node NR21 of the npn bipolar transistor Q21 drops below VOL due to capacitive coupling by the capacitor C21. However, since the voltage of the emitter is VOL, npn bipolar transistor Q21 in FIG. 4 remains off.
[0024]
As described above, current flows from the terminal power supply only when the signal level of the node O1 is switched, so that current consumption can be reduced. Further, the amount of flowing current can be greatly reduced, and the terminal potential can be supplied stably.
In this example, the terminating voltage of the terminating circuit 21 in FIG. 4 is set to VOL, which is equal to the low level (VOL) of the signal at the node O1, but is lower than the low level (VOL) of the signal at the node O1. The npn bipolar transistor Q21 of No. 4 may be set high enough not to turn on too much. For example, the level may be slightly lower than “VOL + VBE”. The same applies to the termination circuit 22 of FIG. 4, and the termination voltage may be lower than the high level (VOLH) of the signal at the node O1 so that the pnp bipolar transistor Q22 of FIG. 4 does not turn on too much. However, both are determined by paying attention to the saturation of the bipolar transistor.
[0025]
Next, another embodiment according to the present invention will be described.
FIG. 6 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
One of the problems in the wiring method of the conventional semiconductor device is that when the DRAM chip continuously outputs the same data, the current continues to flow from the terminal power supply during that period, and the power consumption increases. Was. In the third embodiment, an encoding circuit and a decoding circuit which always output a return zero (RZ) signal by encoding output data from a DRAM chip and do not continuously supply current from a terminal power supply. The configuration is such that a DRAM chip 30 provided with is provided.
The DRAM chip 30 includes a memory cell (not shown), a logic circuit for controlling the memory cell (shown as K1 in the figure) 31, and a data input / output circuit (shown as DD in the figure) 32. Reference numeral 32 denotes an output transistor (denoted by M1 in the drawing) 33 and a comparator (denoted by OP in the drawing) 34, and an encoding circuit (denoted by G1 in the drawing) 35 and a decoding circuit (depicted by G1 in the drawing) according to the present invention. And an input / output control circuit (described as D1 in the figure) 37 provided with an H1 36. The DRAM chip 30a connected to the DRAM chip 30 via the transmission line 4 has the same configuration.
[0026]
The signal read from the memory cell is input to the encoding circuit 35 through the signal line S1. The encoding circuit 35 encodes this signal as an RZ signal and sends it to the output transistor 33, as will be described in detail later with reference to FIGS. This drives the output transistor 33 to output data to the transmission line 4. Since the RZ signal is applied to the gate node N1 of the output transistor 33 every clock cycle, current does not continuously flow from the terminal power supply VTT.
The decoding circuit 36 takes in an input signal encoded by another DRAM chip 30a and converts it into a non-return zero (NRZ) signal, as will be described in detail later with reference to FIGS. This signal is input to the logic circuit 31 via the signal line Y1.
[0027]
In the present embodiment, by providing the encoding circuit 35 and the decoding circuit 36, a large DC current does not flow even if the same signal continues.
In this example, the encoding circuit 35 and the decoding circuit 36 are configured as independent circuit blocks and are added to the conventional circuit configuration. A configuration may be adopted.
This embodiment is not limited to the input / output circuit format shown in the drawings. Furthermore, unlike the conventional DRAM chip in which the output is set to high impedance when not selected, the conventional DRAM chip outputs an encoded signal other than the NRZ signal when outputting data.
[0028]
FIG. 7 is a block diagram showing a specific example of a detailed configuration of the encoding circuit portion of the DRAM chip in FIG.
The DRAM chip 30 of this example includes a memory cell array (described as MA in the figure) 70 and an encoding circuit (described as G1 in the figure) 35, and the encoding circuit 35 includes an exclusive OR circuit. (Denoted as XOR in the drawing) 71, a D-type flip-flop circuit (denoted as DF in the drawing) 72, and an inverter (denoted as IN in the drawing) 73. The memory cell array 70 includes word lines W, Data line pairs D and / D, and memory cells indicated by circles at the intersections of the data lines. YS in the figure is a control signal for an nMOS transistor that connects the memory cell array 70 and the readout circuit (denoted as RA in the figure) 74. CLK in the figure is a clock having a frequency equal to one cycle of the DRAM chip 30, and 2CLK is a clock having a frequency twice as high as the clock CLK.
The memory cell signal is read by the read circuit 74 and output to the node S1. The encoding circuit 35 encodes the memory cell signal output to the signal line S1 using two clocks (CLK and 2CLK), and drives the output transistor M1. In the signal encoded by the encoding circuit 35, the output data “1” is represented by a change from a high level to a low level, and “0” is represented by a change from a low level to a high level.
The operation of the DRAM chip 30 having such a configuration will be described with reference to FIG.
[0029]
FIG. 8 is a timing chart showing a specific example of the encoding operation of the DRAM chip in FIG. 7 according to the present invention.
It is assumed that the NRZ signal appears at the node S1 in the order of “101000” in synchronization with the clock CLK. First, an exclusive OR logic is taken between the signal on the node S1 and the clock CLK. A high level appears at the node NE1 at the output of the exclusive OR circuit 71 in FIG. The signal on the node NE1 is input to the D-type flip-flop 72 of FIG. 7 to which the clock 2CLK is input, and is output from the data line (/ Q) with a half cycle delay. This output signal is input to the gate N1 of the output transistor 33 of FIG. 7 via the inverter 73 of FIG. As a result, a desired signal is generated at node O1. That is, at the node O1 in FIG. 7, when the output data (S1) is "1", a signal that changes from a high level to a low level is output, and when it is "0", a signal changes from a low level to a high level. A signal can be obtained.
[0030]
Therefore, when the same data continues, the signal has the same frequency as the clock CLK and the phase differs depending on the data. When the data differs every cycle, the signal has a frequency half that of the clock CLK. As a result, the current ITT flowing through the terminating resistor RT in FIG. 7 can be reduced in power consumption, even when the same signal continues, without a DC current flowing continuously as in the conventional example.
As described above, in this embodiment, an encoded signal can be obtained only by adding a simple circuit to the conventional configuration. The present embodiment can be easily extended to a case where the output transistor is a pMOS transistor, a push-pull of an nMOS transistor and a pMOS transistor, or an ECL interface.
[0031]
FIG. 9 is a block diagram showing a specific example of the detailed configuration of the decoding circuit portion of the DRAM chip in FIG.
The DRAM chip 30a of this example includes a logic circuit (described as K1 in the figure) 31 including a memory cell, a comparator (described as OP in the figure) 34, and a decoding circuit (H1 in the figure) according to the present invention. The decoding circuit 36 includes a NAND circuit 91, a D-type flip-flop circuit (described as DF in the figure) 92, and an inverter 93 (described as IN in the figure). The reference voltage Vref is also input to 34. The clock CLK is a clock having a frequency equal to one cycle of the DRAM chip 30a, and the clock 2CLK is a clock having a frequency twice as high as the clock CLK. The encoded signal on the node O2 passes through the comparator 34 and the signal line X1, and becomes an input signal for the inside of the DRAM chip 30a. The decoding circuit 36 converts the encoded signal output to the signal line X1 into an NRZ signal using two clocks (CLK and 2CLK), and outputs the NRZ signal to the signal line Y1. The operation of the DRAM chip 30a having such a configuration will be described with reference to FIG.
[0032]
FIG. 10 is a timing chart showing a specific example of the decoding operation of the DRAM chip in FIG. 9 according to the present invention.
In this example, the clock 2CLK is twice the frequency of the clock CLK. The encoded signal on the node O2 is input to the comparator 34 in FIG. The signal at the node O2 is compared with the reference voltage Vref by the comparator 34 shown in FIG. 9, and a signal as shown in FIG. 9 appears on the signal line X1. On the other hand, the clock CLK and the clock 2CLK are input to the inverter circuit 93 and the NAND circuit 91 of FIG. 9, respectively. As a result, a signal as shown in FIG. That is, a pulse having the same frequency as the clock CLK, a high level of 1/4 cycle and a delay of 1/4 cycle is generated at the node NH1. This is input as a clock of the D-type flip-flop 36 in FIG. Then, the signal output from the comparator 34 of FIG. 9 to the signal line X1 is input as data of the D-type flip-flop 92 of FIG.
[0033]
The D-type flip-flop 92 in FIG. 9 takes in data when the clock signal is at a high level, and holds the output while the clock is at a low level. In this example, since the clock signal is delayed by 1/4 cycle, the state of the first half of one cycle of the data input to the D-type flip-flop 92 in FIG. 9 is fetched and held until the next cycle. Thus, data coded to change from a high level to a low level is demodulated to a high level signal, and data coded to change from a low level to a high level is demodulated to a low level signal. .
Thus, the encoded signal is demodulated into an NRZ signal. Note that, depending on the circuit configuration, there is a case where it is not necessary to convert to an NRZ signal, or a case where the conversion function doubles as another operation due to the logical configuration.
[0034]
Next, an example of encoding to another encoded signal will be described.
FIG. 11 is a timing chart showing another specific example of the encoding operation of the DRAM chip in FIG. 6 according to the present invention.
This example shows an example of a code signal used in the wiring scheme of the semiconductor device shown in FIG. 6, and it is assumed that output data is output in the order of "101000011".
In the conventional NRZ signal, when “0” continues, a DC component occurs. On the other hand, in the examples shown in the conversion examples 1 to 4, no DC component exists.
[0035]
That is, in the first conversion example, attention is paid to the relationship between continuous data. In the case of the signal “11”, the phase is not changed and the signal has the same frequency as the clock CLK. Is a signal having the same frequency as the clock CLK by inverting the phase by switching the signal. Further, in the case of the signal "00", the signal is a signal having a frequency half that of the clock CLK without changing the phase. .
In the second conversion example, a signal having the same frequency as the clock CLK is assigned to “1”, and a signal having a half frequency of the clock CLK is assigned to “0”. This corresponds to frequency modulation (FM modulation) of an analog signal.
In the conversion examples 3 and 4, when "0" is continuous, it looks as if a DC component exists, as in the case of the NRZ signal. However, in this example, only a change in the signal is handled. . That is, in the third conversion example, the signal is a differential signal of the NRZ signal. In the fourth conversion example, only “1” is extracted to be a signal as illustrated.
[0036]
It should be noted that the method shown in FIGS. 6 to 11 can be applied to the method shown in FIGS. In addition, at this time, the power supplies VOL and VOH for determining the high level and the low level of the output signal shown in FIGS. 1 to 5 are not required, and the configuration is simpler and more effective.
Next, another problem of the wiring method of the conventional semiconductor device, that is, the problem that the value of the terminating resistor differs depending on the manufacturing conditions of the LSI and the usage conditions of the LSI, thereby increasing current consumption. An embodiment to be solved will be described with reference to FIGS.
[0037]
FIG. 12 is a block diagram showing a fourth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 6 shows a DRAM chip 30 shown in FIG. 6 with a setting unit (described as SG1 in the figure) 123 as a measuring unit according to the present invention for measuring the characteristic impedance of the transmission line, and a resistance value that can obtain the optimum impedance matching. FIG. 3 shows a configuration of a DRAM chip 40 provided with a selection circuit (described as SS1 in the figure) 121 and a register (described as RG1 in the figure) 122 as a resistance connection unit of the present invention for selecting a resistance.
In the figure, R1 to Rn are a set of resistors, which are connected to the output node O1 and the terminating power supply VTT via switches SW1 to SWn, respectively. In this example, the resistance value between the output node O1 and the terminating power supply VTT can be changed by selecting the switches SW1 to SWn to be turned on. In this example, which switch SW1 to SWn is turned on is stored in the register 122, and the selection circuit 121 selects the switch SW1 to SWn based on the stored content. The register 122 can be rewritten from outside, and is rewritten by the setting unit 123.
[0038]
In this embodiment, the terminating resistance value is determined as follows.
For example, a test pulse is applied to the node O1 at regular intervals, or the test pulse is generated from the DRAM chip 40 itself, the amount of ringing at the node O1 is detected by an operational amplifier or the like, and the setting unit 123 minimizes this. The switches SW1 to SWn are turned on.
As a result, it is possible to set a termination resistance value suitable for the manufacturing conditions of the LSI and the use conditions of the LSI as shown in FIG. 13, to prevent an excessive current from flowing, and to reduce the current consumption. Can be done.
The setting unit 123, the register 122, the selection circuit 121, the resistors R1 to Rn, and the switches SW1 to SWn may all be provided on the DRAM chip 40, or all may be provided as separate chips, or may be partially configured. May be divided into
[0039]
FIG. 13 is a block diagram showing a fifth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
This figure shows an example in which the terminating resistance value of the DRAM chip 40 in FIG. 12 is changed depending on its use conditions. When the DRAM chip 40 is placed at both ends of the transmission line 4 (M1, Mn), the switch SW Is turned on to match the terminating resistance value with the characteristic impedance of the transmission line 4, and if the terminating resistance is placed in the middle (M2 to Mn-1), the switch SW is turned off to disconnect the terminating resistor.
In this way, it is possible to set a termination resistance value suitable for the use conditions of the LSI.
[0040]
FIG. 14 is a block diagram showing a configuration example of a system using the wiring method of the semiconductor device of the present invention.
In the figure, arrows indicate signal flows, 141 is a memory device such as a DRAM chip using the present invention (denoted by M in the drawing), 142 is a processing device for controlling the entire system (denoted by MPU in the drawing) , 143 are refresh address generators (denoted as RAG in the drawing), 144 is a control signal generator (denoted as TC in the drawing) of the memory device 141 using the present invention, and 145 is sent from the processing device 142. A select device (described as SLCT in the figure) for switching between the incoming address signal and the refresh address signal sent from the refresh address generator 143, and 146 is another device in the system (PFY in the figure) ), For example, an external storage device, a display device, or a numerical operation device, and other information through a communication line including a wireless line. But it may be connected with the management device.
[0041]
DATA represents data exchanged between the processing device 142 and the memory device 141, Aic represents an address signal generated by the processing device 142, and Air represents a refresh address signal generated by the refresh address generation device 143. Ai denotes an address signal selected by the selection device 145 and sent to the memory device 141. ST is a status signal sent from the processor 142 to the refresh address generator 143, and BS is a busy signal from the control signal generator 144 to the processor 142. Further, SE is a signal sent from the control signal generator 144 for activating the select device 145, and / RAS and / CAS are signals for activating the memory device 141.
[0042]
SG is a signal group collectively representing the exchange of signals between the processing device 142 and other devices in the system. These signals may be transmitted on a one-to-one basis or in a bus format.
As the memory device 141, in addition to the DRAM, an SRAM (Statics RAM, static RAM), an EEPROM (EEPROM), or the like can be considered. At this time, of course, there is a start signal and a control signal corresponding thereto.
[0043]
In such a system, for example, the termination circuit shown in FIGS. 1 to 5 is provided on a data bus exchanged between the processing device 142 and the memory device 141 so that the termination resistance can be seen only when a signal changes. Alternatively, the encoding circuit and the decoding circuit shown in FIGS. 6 to 11 are provided on the processing device 142 and the memory device 141 to exchange data, and as shown in FIGS. It may have a function of selecting the resistance to an optimum value. Thus, according to the wiring scheme of the semiconductor device described in this embodiment, even if signals are exchanged at an operating frequency of 50 MHz or more, a system that suppresses noise and reflection and consumes low current can be configured. Can be.
[0044]
As described above with reference to FIGS. 1 to 14, in the wiring method of the semiconductor device according to the present embodiment, the reflection is suppressed by connecting to the terminating resistor only when the signal changes, so that only when the signal changes. Only a current flows, resulting in low current consumption. Further, by making the signal not an NRZ signal, even if the same output data continues, the output signal changes, so that the current does not continue to flow and the current consumption is low. Further, by selecting a termination resistor having an optimum value for the termination according to the use conditions of the LSI, etc., it is possible to avoid an increase in current consumption due to a large manufacturing variation of an actual LSI and an excessive current flowing due to use conditions. You can do it. Note that, as described in the description of each drawing, the present invention is not limited to the embodiment described with reference to FIGS. 1 to 14 and can be variously modified without departing from the gist thereof. For example, in the present embodiment, an example has been described in which a DRAM chip is used as a semiconductor device, but the present invention can be similarly applied to an MPU or the like.In addition, regarding the encoding and decoding of signals by the encoding circuit and the decoding circuit, a signal continuous to be transmitted is compressed by the encoding circuit, and the signal thus compressed is decoded by the decoding circuit. It may be extended.
[0045]
【The invention's effect】
According to the present invention, it is possible to avoid an increase in the current consumption of the termination power supply and a decrease in the output level due to the termination resistor, so that it is possible to save power and increase the reliability of a system connecting an LSI having a large number of output pins.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a wiring system of a semiconductor device of the present invention.
FIG. 2 is a block diagram showing a second embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 3 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG. 2;
FIG. 4 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring system of the semiconductor device of the present invention.
5 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG. 4;
FIG. 6 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring system of the semiconductor device of the present invention.
FIG. 7 is a block diagram showing a specific example of a detailed configuration of an encoding circuit part of the DRAM chip in FIG. 6;
8 is a timing chart showing a specific example of the encoding operation of the DRAM chip in FIG. 7 according to the present invention.
9 is a block diagram showing a specific example of a detailed configuration of a decoding circuit portion of the DRAM chip in FIG. 6;
FIG. 10 is a timing chart showing a specific example of a decoding operation according to the present invention of the DRAM chip in FIG. 9;
11 is a timing chart showing another specific example of the encoding operation of the DRAM chip in FIG. 6 according to the present invention.
FIG. 12 is a block diagram showing a fourth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 13 is a block diagram showing a fifth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 14 is a block diagram illustrating a configuration example of a system using a wiring method of a semiconductor device of the present invention.
FIG. 15 is a block diagram showing one configuration example of a wiring method of a conventional semiconductor device.
16 is a timing chart showing an operation example of the wiring method of the semiconductor device in FIG.
[Explanation of symbols]
1 Termination circuit
2,3 DRAM chip
4 Transmission line
5 I / O circuit
11,12 termination circuit
30, 30a DRAM chip
31 Logic circuit
32 I / O circuit
33 output transistor
34 Comparator
35 Encoding circuit
36 Decoding circuit
37 I / O control circuit
40 DRAM chips
70 memory cell array
71 Exclusive OR circuit
72 D-type flip-flop circuit
73 inverter
74 Readout circuit
91 NAND circuit
92 D-type flip-flop circuit
93 inverter
121 selection circuit
122 registers
123 Setting section
141 Memory device
142 processing unit
143 Refresh address generator
144 control signal generator
145 Select device
146 Other devices
151 DRAM chip
152 DRAM chip or MPU
153 transmission line
154 logic circuit
155 I / O circuit
156 nMOS transistor
157 Comparator
158 I / O control circuit
Ai address signal
Aic address signal
Air refresh address signal
BS busy signal
C11, C12, C21, C22 Capacitor
CLK, 2CLK clock
/ CAS, / RAS, SE Start signal
DATA data
I1 signal line
ITT, ITT1, ITT2 Current
MT11 nMOS transistor
MT12 pMOS transistor
N1 gate
NE1, NH1 nodes
NR11, NR12 Gate node
NR21, NR22 Base node
O1, O2 nodes
Q21 npn bipolar transistor
Q22 pnp bipolar transistor
/ Q data line
R1 to Rn resistance
R11, R12, RT11, RT12 resistance
R21, R22, RT21, RT22 resistance
S1 signal line
SG signal group
ST status signal
SW, SW1-SWn switch
VOH, VOL, VTT terminal power supply
VOH1, VOL1 power supply
Vref reference voltage
X1, Y1 signal line

Claims (22)

半導体装置間の伝送媒体上に、終端電圧を有する終端抵抗を接続し、信号の反射を防止する半導体装置の配線方式において、
上記半導体装置から出力される信号レベルの変化時に、上記終端抵抗を上記伝送媒体に接続して、上記伝送媒体を上記終端電圧に終端させ、その後、上記終端抵抗と上記伝送媒体との接続を遮断する終端抵抗接続手段を設け、
上記終端抵抗は、
上記半導体装置から出力される信号のローレベル電圧値の終端電圧を有する第１の終端抵抗と、
上記半導体装置から出力される信号のハイレベル電圧値の終端電圧を有する第２の終端抵抗とからなり、
上記終端抵抗接続手段は、
上記半導体装置の出力信号と上記第１の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のローレベルからハイレベルの変化を検知して、上記第１の終端抵抗を上記伝送媒体に接続する第１の終端抵抗接続手段と、
上記半導体装置の出力信号と上記第２の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のハイレベルからローレベルの変化を検知して、上記第２の終端抵抗を上記伝送媒体に接続する第２の終端抵抗接続手段と
を具備することを特徴とする半導体装置の配線方式。In a semiconductor device wiring system for connecting a terminating resistor having a terminating voltage to a transmission medium between semiconductor devices and preventing signal reflection,
When the signal level output from the semiconductor device changes, the terminating resistor is connected to the transmission medium, the transmission medium is terminated to the terminating voltage, and then the connection between the terminating resistor and the transmission medium is cut off. Terminating resistor connection means is provided,
The terminating resistor is
A first terminating resistor having a terminating voltage of a low level voltage value of a signal output from the semiconductor device;
A second termination resistor having a termination voltage of a high-level voltage value of a signal output from the semiconductor device,
The terminating resistor connection means,
By comparing the output signal of the semiconductor device with the terminal voltage of the first terminal resistor, a change in the output signal of the semiconductor device from a low level to a high level is detected, and the first terminal resistor is connected to the transmission medium. First terminating resistor connection means connected to
By comparing the output signal of the semiconductor device with the terminal voltage of the second terminal resistor, a change in the output signal of the semiconductor device from a high level to a low level is detected, and the second terminal resistor is connected to the transmission medium. And a second terminating resistor connection means connected to the semiconductor device. 請求項１に記載の半導体装置の配線方式において、上記終端抵抗接続手段は、上記半導体装置から出力される信号レべルの変化時に、上記終端抵抗の抵抗値を、上記終端電圧による電流を通さない高抵抗値から、上記伝送媒体の特性インピーダンスと同じ抵抗値に変化させることを特徴とする半導体装置の配線方式。2. The wiring method for a semiconductor device according to claim 1, wherein the terminating resistor connection means passes a resistance value of the terminating resistor through a current by the terminating voltage when a signal level output from the semiconductor device changes. A wiring method for a semiconductor device, wherein the resistance value is changed from a non-high resistance value to the same resistance value as the characteristic impedance of the transmission medium. 請求項１もしくは請求項２のいずれかに記載の半導体装置の配線方式において、
上記半導体装置内に、伝送の対象となる信号を、上記終端抵抗に電流が流れるオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を復号化する復号化手段を設け、
上記符号化手段で符号化した信号レベルの変化時に、上記終端抵抗接続手段による上記終端抵抗の接続制御を行うことを特徴とする半導体装置の配線方式。The wiring method of a semiconductor device according to claim 1 or 2,
Encoding means for encoding a signal to be transmitted in the semiconductor device so as to reduce an ON state in which a current flows through the terminating resistor, and encoding by another semiconductor device received via the transmission medium. Decoding means for decoding the converted signal,
A wiring method for a semiconductor device, comprising: controlling the connection of the terminating resistor by the terminating resistor connecting means when the signal level encoded by the encoding means changes. 請求項３に記載の半導体装置の配線方式において、
上記符号化手段は、連続する信号を圧縮し、上記復号化手段は、該圧縮された信号を伸長することを特徴とする半導体装置の配線方式。4. The wiring method for a semiconductor device according to claim 3,
2. The wiring method for a semiconductor device according to claim 1, wherein said encoding means compresses a continuous signal, and said decoding means expands said compressed signal. 半導体装置間の伝送媒体上に、信号の反射を防止するための終端電圧を有する終端抵抗を接続してなり、上記半導体装置は、出力する信号レべルに対応して上記終端電圧による上記終端抵抗への電流の流れをオンオフ制御し、該終端抵抗に流れる電流値と終端抵抗値との積からなる電圧変化を、上記半導体装置の信号として上記伝送媒体を介して伝送する半導体装置の配線方式において、
上記半導体装置内に、伝送の対象となる信号を、連続する信号を圧縮することで上記終端抵抗に電流を流すオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を伸長して復号化する復号化手段とを設け、上記終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、上記符号化された信号レべルに対応して変化させることを特徴とする半導体装置の配線方式。A terminating resistor having a terminating voltage for preventing signal reflection is connected on a transmission medium between the semiconductor devices, and the semiconductor device is connected to the terminating voltage by the terminating voltage corresponding to an output signal level. A wiring method for a semiconductor device that controls on / off of a current flow to a resistor, and transmits a voltage change, which is a product of a current value flowing through the terminating resistor and a terminating resistance value, as a signal of the semiconductor device via the transmission medium as a signal of the semiconductor device. At
In the semiconductor device, an encoding means for encoding a signal to be transmitted, so as to reduce an ON state in which a current flows through the terminating resistor by compressing a continuous signal, and via the transmission medium Decoding means for extending and decoding a signal coded by another semiconductor device received, and a voltage formed by a product of a current value flowing through the terminating resistor and a terminating resistance value, A wiring method for a semiconductor device, wherein the wiring method is changed according to a signal level. 請求項１から請求項５のいずれかに記載の半導体装置の配線方式において、
上記伝送媒体の特性インピーダンスを測定する測定手段と、該測定手段で測定した上記伝送媒体の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、上記伝送媒体に接続する抵抗接続手段とを設けることを特徴とする半導体装置の配線方式。6. The wiring method for a semiconductor device according to claim 1, wherein:
Measuring means for measuring the characteristic impedance of the transmission medium, and a resistor having an optimal resistance value for matching the characteristic impedance of the transmission medium measured by the measuring means is selected from a group of resistors prepared in advance. And a resistance connection means for connecting to the transmission medium. 請求項１に記載の半導体装置の配線方式において、
上記第１の終端抵抗接続手段は、
ソースが上記第１の終端抵抗に接続されドレインが上記伝送媒体に接続されたｎＭＯＳトランジスタと該ｎＭＯＳトランジスタのソースとゲート間に接続された第１の抵抗および上記ｎＭＯＳトランジスタのドレインとゲート間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
ソースが上記第２の終端抵抗に接続されドレインが上記伝送媒体に接続されたｐＭＯＳトランジスタと該ｐＭＯＳトランジスタのソースとゲート間に接続された第２の抵抗および上記ｐＭＯＳトランジスタのドレインとゲート間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置の配線方式。2. The wiring method for a semiconductor device according to claim 1, wherein
The first terminating resistor connection means includes:
An nMOS transistor having a source connected to the first terminating resistor and a drain connected to the transmission medium, a first resistor connected between the source and the gate of the nMOS transistor, and a connection between the drain and the gate of the nMOS transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
A pMOS transistor having a source connected to the second terminating resistor and a drain connected to the transmission medium, a second resistor connected between the source and the gate of the pMOS transistor, and a connection between the drain and the gate of the pMOS transistor A wiring method for a semiconductor device, comprising: 請求項１に記載の半導体装置の配線方式において、
上記第１の終端抵抗接続手段は、
エミッタが上記第１の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｎｐｎトランジスタと該ｎｐｎトランジスタのベースとエミッタ間に接続された第１の抵抗および上記ｎｐｎトランジスタのベースとコレクタ間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
エミッタが上記第２の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｐｎｐトランジスタと該ｐｎｐトランジスタのベースとエミッタ間に接続された第２の抵抗および上記ｐｎｐトランジスタのベースとコレクタ間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置の配線方式。2. The wiring method for a semiconductor device according to claim 1, wherein
The first terminating resistor connection means includes:
An npn transistor having an emitter connected to the first terminating resistor, a collector connected to the transmission medium, a first resistor connected between the base and the emitter of the npn transistor, and a connection between the base and the collector of the npn transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
An emitter is connected to the second terminating resistor, a collector is connected to the transmission medium, a second resistor connected between the base and the emitter of the pnp transistor, and a collector connected between the base and the collector of the pnp transistor. A wiring method for a semiconductor device, comprising: 請求項１から請求項８のいずれかに記載の半導体装置の配線方式であって、
上記伝送媒体でＭＰＵとＤＲＡＭ間を接続し、該ＭＰＵとＤＲＡＭ間で送受信される信号に対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置の配線方式。A wiring method for a semiconductor device according to claim 1, wherein:
Connecting the MPU and the DRAM with the transmission medium, and performing connection control between the terminating resistor and the transmission medium when the signal level changes for a signal transmitted and received between the MPU and the DRAM. Wiring method for semiconductor devices. 第１動作電位点と第２動作電位点との間にｐＭＯＳトランジスタと、抵抗と、ｎＭＯＳトランジスタとが直列に接続され、上記ｐＭＯＳトランジスタのドレインと上記ｎＭＯＳトランジスタのドレインとの間に伝送媒体の一端との接続点を有する終端回路を具備し、
上記伝送媒体の他端の電位が第１電位から第２電位に変化するのに応じて上記ｐＭＯＳトランジスタのゲートは上記第２電位から第３電位を経て上記第２電位をとり、該第３電位時に上記ｐＭＯＳトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が上記第２電位から上記第１電位に変化するのに応じて上記ｎＭＯＳトランジスタのゲートは上記第１電位から第４電位を経て上記第１電位をとり、該第４電位時に上記ｎＭＯＳトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が変化するときに、上記伝送媒体の特性インピーダンスと上記終端回路の伝送媒体から見た入力インピーダンスの整合が取れるように終端回路が制御されることを特徴とする半導体装置。A pMOS transistor, a resistor, and an nMOS transistor are connected in series between a first operating potential point and a second operating potential point, and one end of a transmission medium is connected between a drain of the pMOS transistor and a drain of the nMOS transistor. A termination circuit having a connection point with
As the potential at the other end of the transmission medium changes from the first potential to the second potential, the gate of the pMOS transistor takes the second potential from the second potential via the third potential, and takes the third potential. Sometimes the pMOS transistor connects the resistor and the transmission medium,
As the potential at the other end of the transmission medium changes from the second potential to the first potential, the gate of the nMOS transistor takes the first potential from the first potential via the fourth potential, and At 4 potentials, the nMOS transistor connects the resistor and the transmission medium,
A semiconductor wherein the termination circuit is controlled such that when the potential at the other end of the transmission medium changes, the characteristic impedance of the transmission medium matches the input impedance of the termination circuit as viewed from the transmission medium. apparatus. 伝送媒体と、
上記伝送媒体の一端と第１動作電位点との間に直列に接続された、第１の終端抵抗とｐＭＯＳトランジスタと、
上記伝送媒体の一端と第２動作電位点との間に直列に接続された、第２の終端抵抗とｎＭＯＳトランジスタと、
上記伝送媒体の一端と上記ｐＭＯＳトランジスタのゲートとの間に接続された第１コンデンサと、
上記伝送媒体の一端と上記ｎＭＯＳトランジスタのゲートとの間に接続された第２コンデンサと、
上記第１動作電位点と上記ｐＭＯＳトランジスタのゲートとの間に接続された抵抗と、
上記第２動作電位点と上記ｎＭＯＳトランジスタのゲートとの間に接続された抵抗とを有し、
上記伝送媒体の電位が第１動作電位から第２動作電位に変化するのに応じて上記ｐＭＯＳトランジスタにより上記第１コンデンサで定められる時間だけ上記第１の終端抵抗を上記伝送媒体に接続し、
上記伝送媒体の電位が第２動作電位から第１動作電位に変化するのに応じて上記ｎＭＯＳトランジスタにより上記第２コンデンサで定められる時間だけ上記第２の終端抵抗を上記伝送媒体に接続
することを特徴とする半導体装置。A transmission medium;
A first terminating resistor and a pMOS transistor connected in series between one end of the transmission medium and a first operating potential point;
A second terminating resistor and an nMOS transistor connected in series between one end of the transmission medium and a second operating potential point;
A first capacitor connected between one end of the transmission medium and the gate of the pMOS transistor;
A second capacitor connected between one end of the transmission medium and the gate of the nMOS transistor;
A resistor connected between the first operating potential point and the gate of the pMOS transistor;
A resistor connected between the second operating potential point and the gate of the nMOS transistor;
Connecting the first terminating resistor to the transmission medium for a time determined by the first capacitor by the pMOS transistor in response to the potential of the transmission medium changing from the first operating potential to the second operating potential;
Connecting the second terminating resistor to the transmission medium for a time determined by the second capacitor by the nMOS transistor in response to the potential of the transmission medium changing from the second operating potential to the first operating potential. Characteristic semiconductor device. 上記伝送媒体の他端の電位が変化したときに上記伝送媒体のインピーダンスと伝送媒体の一端との整合がとられ、他端の電位が第１電位を維持しているときにおいて上記伝送媒体のインピーダンスと伝送媒体の一端との整合がとられていないことを特徴とする請求項１１記載の半導体装置。When the potential of the other end of the transmission medium changes, the impedance of the transmission medium is matched with one end of the transmission medium. When the potential of the other end maintains the first potential, the impedance of the transmission medium is maintained. 12. The semiconductor device according to claim 11, wherein the semiconductor device is not matched with one end of the transmission medium. 伝送媒体と、
上記伝送媒体の一端と第１動作電位点との間に直列に接続された、抵抗と第１ＭＯＳトランジスタと、
上記伝送媒体の一端と第２動作電位点との間に直列に接続された、抵抗と第２ＭＯＳトランジスタと、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第１ＭＯＳトランジスタのゲートに出力する第１回路と、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第２ＭＯＳトランジスタのゲートに出力する第２回路と
を有し、
上記伝送媒体の電位が上記第１動作電位から上記第２動作電位に変化するのに応じて上記第１回路から出力される信号に基づき上記第１ＭＯＳトランジスタをオンオフ制御して抵抗を伝送媒体に接続し、
上記伝送媒体の電位が上記第２動作電位から上記第１動作電位に変化するのに応じて上記第２回路から出力される信号に基づき上記第２ＭＯＳトランジスタをオンオフ制御して抵抗を伝送媒体に接続する
ことを特徴とする半導体装置。A transmission medium;
A resistor and a first MOS transistor connected in series between one end of the transmission medium and a first operating potential point;
A resistor and a second MOS transistor connected in series between one end of the transmission medium and a second operating potential point;
A first circuit that outputs a signal generated from a calculus of a change in potential at the other end of the transmission medium to the gate of the first MOS transistor;
A second circuit that outputs a signal generated from a calculus of a change in potential at the other end of the transmission medium to the gate of the second MOS transistor;
When the potential of the transmission medium changes from the first operating potential to the second operating potential, the first MOS transistor is turned on / off based on a signal output from the first circuit to connect a resistor to the transmission medium. And
When the potential of the transmission medium changes from the second operating potential to the first operating potential, the second MOS transistor is turned on and off based on a signal output from the second circuit to connect a resistor to the transmission medium. A semiconductor device characterized in that: 上記伝送媒体の他端はＤＲＡＭチップに接続されることを特徴とする請求項９から１２のいずれかに記載の半導体装置。13. The semiconductor device according to claim 9, wherein the other end of the transmission medium is connected to a DRAM chip. メモリセルが搭載された第１チップと、メモリセルが搭載された第２チップと、上記第１チップと上記第２チップとが伝送媒体を介在して接続された情報システムにおいて、
上記第１チップは伝送媒体の一端側に接続され、
上記第２チップは伝送媒体の他端側に接続され、
上記伝送媒体の他端には終端回路が接続され、
上記終端回路は、上記第１チップの出力が第１電位から第２電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第２電位側の終端抵抗に接続して上記第１電位から上記第２電位に変化させ、
上記第１チップの出力が上記第２電位から上記第１電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第１電位側の終端抵抗に接続して上記第２電位から上記第１電位に変化させ、
且つ上記終端回路は、第１トランジスタと、第２トランジスタと、第１抵抗と、第２抵抗、およびコンデンサを有し、
第１動作電位点と上記伝送媒体の他端との間には上記第１トランジスタと上記第１抵抗とが直列に接続され、
第２動作電位点と上記伝送媒体の他端との間には上記第２トランジスタと上記第２抵抗とが直列に接続され、
上記コンデンサは上記第１チップの出力電位の変化を受け、上記第１トランジスタのゲートと上記第２トランジスタのゲートにそれぞれ伝達することを特徴とする半導体装置。An information system in which a first chip on which a memory cell is mounted, a second chip on which a memory cell is mounted, and the first chip and the second chip are connected via a transmission medium,
The first chip is connected to one end of a transmission medium,
The second chip is connected to the other end of the transmission medium,
A terminal circuit is connected to the other end of the transmission medium,
The terminating circuit connects the other end of the transmission medium to the terminating resistor on the second potential side for a predetermined time when the output of the first chip changes from the first potential to the second potential. Change to the second potential,
When the output of the first chip changes from the second potential to the first potential, the other end of the transmission medium is connected to the terminating resistor on the first potential side for a predetermined time and the first potential is changed from the second potential to the first potential. Change to potential,
The termination circuit has a first transistor, a second transistor, a first resistor, a second resistor, and a capacitor,
The first transistor and the first resistor are connected in series between a first operating potential point and the other end of the transmission medium,
The second transistor and the second resistor are connected in series between a second operating potential point and the other end of the transmission medium,
2. The semiconductor device according to claim 1, wherein the capacitor receives a change in the output potential of the first chip and transmits the change to the gate of the first transistor and the gate of the second transistor. 上記第１トランジスタのゲートと、第２トランジスタのゲートは異なる電位を受けることを特徴とする請求項１５記載の半導体装置。16. The semiconductor device according to claim 15, wherein a gate of said first transistor and a gate of said second transistor receive different potentials. 請求項１５もしくは請求項１６のいずれかに記載の半導体装置であって、
上記第１チップおよび上記第２チップは、
上記メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路は、上記論理回路により上記メモリセルから読み出された信号を符号化して上記伝送媒体に出力する手段を有することを特徴とする半導体装置。The semiconductor device according to claim 15, wherein:
The first chip and the second chip,
A logic circuit for controlling data input / output of the memory cell;
A data input / output circuit that controls input / output of data to be input / output controlled by the logic circuit to / from the transmission medium,
The semiconductor device according to claim 1, wherein the data input / output circuit includes means for encoding a signal read from the memory cell by the logic circuit and outputting the encoded signal to the transmission medium. 信号の伝送媒体上に、終端電圧を有し信号の反射を防止する終端抵抗を接続した半導体装置であって、
上記終端抵抗として、信号のローレベル電圧値の終端電圧を有する第１の終端抵抗と、信号のハイレベル電圧値の終端電圧を有する第２の終端抵抗とを具備し、
上記伝送媒体上の信号と上記第１の終端抵抗の終端電圧との比較により、上記信号のローレベルからハイレベルの変化を検知し、検知した信号レベルの変化時に、上記第１の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第１の終端抵抗と上記伝送媒体との接続を遮断する第１の終端抵抗接続手段と、
上記伝送媒体上の信号と上記第２の終端抵抗の終端電圧との比較により、上記信号のハイレベルからローレベルの変化を検知し、検知した信号レベルの変化時に、上記第２の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第２の終端抵抗と上記伝送媒体との接続を遮断する第２の終端抵抗接続手段と
を具備することを特徴とする半導体装置。A semiconductor device in which a termination resistor having a termination voltage and preventing reflection of a signal is connected on a signal transmission medium,
As the terminating resistor, a first terminating resistor having a terminating voltage having a low-level voltage value of a signal, and a second terminating resistor having a terminating voltage having a high-level voltage value of a signal,
By comparing the signal on the transmission medium with the terminal voltage of the first terminating resistor, a change from a low level to a high level of the signal is detected. When the detected signal level changes, the first terminating resistor is changed. First terminating resistor connection means for connecting to the transmission medium and terminating the transmission medium to the terminating voltage, and thereafter disconnecting the connection between the first terminating resistor and the transmission medium;
By comparing the signal on the transmission medium with the terminal voltage of the second terminating resistor, a change in the signal from a high level to a low level is detected, and when the detected signal level changes, the second terminating resistor is changed. The transmission medium is connected to the transmission medium, the transmission medium is terminated to the termination voltage, and thereafter, the second termination resistance and second termination resistance connection means for disconnecting the connection with the transmission medium are provided. Semiconductor device. 請求項１８に記載の半導体装置であって、
上記第１の終端抵抗接続手段は、
ソースが上記第１の終端抵抗に接続されドレインが上記伝送媒体に接続されたｎＭＯＳトランジスタと該ｎＭＯＳトランジスタのソースとゲート間に接続された第１の抵抗および上記ｎＭＯＳトランジスタのドレインとゲート間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
ソースが上記第２の終端抵抗に接続されドレインが上記伝送媒体に接続されたｐＭＯＳトランジスタと該ｐＭＯＳトランジスタのソースとゲート間に接続された第２の抵抗および上記ｐＭＯＳトランジスタのドレインとゲート間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置。The semiconductor device according to claim 18, wherein:
The first terminating resistor connection means includes:
An nMOS transistor having a source connected to the first terminating resistor and a drain connected to the transmission medium, a first resistor connected between the source and the gate of the nMOS transistor, and a connection between the drain and the gate of the nMOS transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
A pMOS transistor having a source connected to the second terminating resistor and a drain connected to the transmission medium, a second resistor connected between the source and the gate of the pMOS transistor, and a connection between the drain and the gate of the pMOS transistor A semiconductor device comprising a second capacitor formed as described above. 請求項１８に記載の半導体装置であって、
上記第１の終端抵抗接続手段は、
エミッタが上記第１の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｎｐｎトランジスタと該ｎｐｎトランジスタのベースとエミッタ間に接続された第１の抵抗および上記ｎｐｎトランジスタのベースとコレクタ間に接続された第１のコンデンサからなり、
上記第２の終端抵抗接続手段は、
エミッタが上記第２の終端抵抗に接続されコレクタが上記伝送媒体に接続されたｐｎｐトランジスタと該ｐｎｐトランジスタのベースとエミッタ間に接続された第２の抵抗および上記ｐｎｐトランジスタのベースとコレクタ間に接続された第２のコンデンサからなる
ことを特徴とする半導体装置。The semiconductor device according to claim 18, wherein:
The first terminating resistor connection means includes:
An npn transistor having an emitter connected to the first terminating resistor, a collector connected to the transmission medium, a first resistor connected between the base and the emitter of the npn transistor, and a connection between the base and the collector of the npn transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
An emitter is connected to the second terminating resistor, a collector is connected to the transmission medium, a second resistor connected between the base and the emitter of the pnp transistor, and a collector connected between the base and the collector of the pnp transistor. A semiconductor device comprising a second capacitor formed as described above. 請求項１８から請求項２０のいずれかに記載の半導体装置であって、
メモリセルと、
該メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路により上記伝送媒体に出力されるデータに対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置。The semiconductor device according to any one of claims 18 to 20, wherein
A memory cell,
A logic circuit for controlling data input / output of the memory cell;
A data input / output circuit that controls input / output of data to be input / output controlled by the logic circuit to / from the transmission medium,
A semiconductor device, wherein the data input / output circuit controls connection between the terminating resistor and the transmission medium when the signal level changes for data output to the transmission medium. 請求項１８から請求項２１のいずれかに記載の半導体装置であって、
上記伝送媒体を介してＤＲＡＭに接続されることを特徴とする半導体装置。22. The semiconductor device according to claim 18, wherein:
A semiconductor device connected to a DRAM via the transmission medium.

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