JP3543336B2 - Semiconductor device and wiring method of semiconductor device - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、半導体装置間で伝送される信号の反射を防止するために、伝送媒体(以下、伝送線と記載)に終端抵抗を設けた半導体装置の接続技術に係わり、特に、終端抵抗に流れる電流を効率良く制御して、信号の伝送時における消費電力を低下させるのに好適な半導体装置および半導体装置の配線方式に関するものである。
【0002】
【従来の技術】
近年、MPU(マイクロプロセッシングユニット)の性能向上に伴い、プッロセッサの動作周波数が50MHz(メガヘルツ)を超えることが現実のものとなりつつある。このような高い周波数を扱うLSI(大規模集積回路)実装ボードにおいては、これまで広く使われてきたTTL(トランジスタトランジスタロジック)を用いた配線方式では、リンギングや反射等のために対応できない。
これらの高い周波数を扱うために、近年、DRAM(ダイナミックラム)を含むLSIシステムでは、終端抵抗を持ち、かつ、低振幅な配線方式の採用が本格化してきた。
【0003】
このような配線方式として、例えば、「1992年インターナショナルソリッドステートサーキットコンファランス、ダイジェストオブテクニカルペーパー」の第58〜59頁(1992,International Solid−State Circuit Conference,Digest of Technical Papers,pp.58−59)で提案された技術がある。この配線方式をDRAMに適用した例を図15に示す。
尚、以下の説明では、図面において記号にオ−バ−ラインを付けて表したコンプリメンタリ信号は、記号の前に/を付けて表し、また、特に断らない限り、端子名を表す記号は、同時に配線名や信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【0004】
図15は、従来の半導体装置の配線方式の一構成例を示すブロック図である。本例において、クロックCLKで制御されるDRAMチップ151の入出力信号は、伝送線153を介して他のDRAMチップ又はMPU152に伝えられる。伝送線153は、終端電源VTTに接続された終端抵抗RTにより両端が終端されている。DRAMチップ151は、図示していないメモリセルとこれを制御する論理回路(図中、K1と記載)154、および、入出力回路(図中、DDと記載)155で構成され、信号線I1で、メモリセルを制御する論理回路154と入出力回路155との信号の授受を行う。
入出力回路155は、出力nチャネルMOSトランジスタ(図中、M1と記載し、以下、nMOSトランジスタと記載)156とコンパレータ(図中、OPと記載)157、および、これらを制御する入出力制御回路(図中、D1と記載)158により構成されている。
伝送線153上の信号電圧は、終端抵抗RTを流れる電流ITTと終端抵抗RTの抵抗値との積で示され、電流ITTは、nMOSトランジスタ156のゲートN1の電圧により変化する。
次に、回路動作を図16を用いて示す。
【0005】
図16は、図15における半導体装置の配線方式の動作例を示すタイミングチャートである。
本図に示した出力データとは、メモリセルから読み出されて出力される信号の論理表現である。メモリセルを制御する図15の論理回路154では、この出力データに従い、クロックCLKに同期して信号線I1に信号を出力する。この信号は、出力データが「1」の時は高レベルであり、「0」の時は低レベルである。そして、このレベルは1サイクル中保持され、このような信号をノンリターンゼロ(NRZ)信号と言う。
【0006】
この信号線I1の信号に従い、図15の入出力制御回路158により、図15のnMOSトランジスタ156が駆動され、出力データが「1」の時は低レベル、「0」の時は高レベルの信号を、図15のnMOSトランジスタ156のゲートN1に出力する。このため、出力データが「0」の時は、図15において、nMOSトランジスタ156がオンし、終端電源VTTからの電流が、終端抵抗RTとnMOSトランジスタ156を介して流れる。このためノードO1の出力レベルは、この電流の増加量と図15の終端抵抗RTの抵抗値との積で決まる値だけ低くなる。反対に、出力データが「1」の時は、図15のnMOSトランジスタ156がオフし、ノードO1の出力レベルはVTTレベルとなる。このようにして出力データに対応した信号がノードO1に出力される。
【0007】
この方式によれば、低振幅な信号の反射などを抑えることができ、動作周波数50MHz以上のLSIボードの実現も可能となる。また、出力データが「1」のときには、図15の終端抵抗RTには電流が流れないので、消費電流を軽減することができる。
しかしながら、この半導体装置の配線方式では、出力データ「0」が連続すると、図15において、終端電源VTTから、終端抵抗RTとnMOSトランジスタ156を介して電流が連続的に流れるので消費電流が増大する。特に、LSIの出力ピンは多数あるので、この電流量は非常に大きくなる。また、出力「0」レベルの低下をまねき、伝送線上の信号変化が大きくなり、高速伝送ができなくなる恐れもある。
【0008】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、終端電源に接続された終端抵抗による電流消費を十分には低減することができない点と出力信号のローレベルの低下をまねく恐れがある点である。
本発明の目的は、これら従来技術の課題を解決し、多数の出力ピンを有する半導体装置を接続してなるシステムの省電力化と信号伝送の高信頼化を可能とする半導体装置の配線方式を提供することである。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置の配線方式は、(1)半導体装置間の伝送線上に、終端電圧を有する終端抵抗を接続し、信号の反射を防止する半導体装置の配線方式において、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ終端抵抗を伝送線に接続して、伝送線を終端電圧に終端させる終端抵抗接続回路を設けることを特徴とする。
また、(2)上記(1)に記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置のローレベル信号と同じ電圧値の終端電圧を有する第1の終端抵抗と、半導体装置のハイレベル信号と同じ電圧値の終端電圧を有する第1の終端抵抗と、半導体装置の出力信号と第1の終端抵抗の終端電圧との比較により、半導体装置の出力信号のローレベルからハイレベルの変化を検知して、信号の反射防止に必要な時間だけ、第1の終端抵抗を伝送線に接続する第1の終端抵抗接続回路と、半導体装置の出力信号と第2の終端抵抗の終端電圧との比較により、半導体装置の出力信号のハイレベルからローレベルの変化を検知して、信号の反射防止に必要な時間だけ、第2の終端抵抗を伝送線に接続する第2の終端抵抗接続回路とを具備することを特徴とする。
また、(3)上記(1)、もしくは、(2)のいずれかに記載の半導体装置の配線方式において、終端抵抗接続回路は、半導体装置から出力される信号レベルの変化時に、信号の反射防止に必要な時間だけ、終端抵抗の抵抗値を、終端電圧による電流を通さない高抵抗値から、伝送線の特性インピーダンスと同じ抵抗値に変化させることを特徴とする。
また、(4)半導体装置間の伝送媒体上に、信号の反射を防止するための終端電圧を有する終端抵抗を接続してなり、半導体装置は、出力する信号レベルに対応して終端電圧による終端抵抗への電流の流れを制御し、この終端抵抗に流れる電流値と終端抵抗値との積からなる電圧変化を、半導体装置の信号として伝送線を介して伝送する半導体装置の配線方式において、半導体装置内に、伝送の対象となる信号を、終端抵抗に流れる電流量を低減するように符号化する符号化回路と、伝送線を介して受信した他の半導体装置で符号化された信号を復号化する復号化回路とを設け、終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、圧縮された信号レベルに対応して変化させることを特徴とする。
また、(5)上記(1)から(3)のいずれかに記載の半導体装置の配線方式において、半導体装置内に、上記(4)に記載の符号化回路と復号化回路を設け、この符号化回路で符号化した信号レベルの変化時に、終端抵抗の接続制御を行なうことを特徴とする。
また、(6)上記(4)、もしくは、(5)のいずれかに記載の半導体装置の配線方式において、符号化回路は、連続する信号を圧縮し、復号化回路は、この圧縮された信号を伸長することを特徴とする。
また、(7)上記(1)から(6)のいずれかに記載の半導体装置の配線方式において、伝送線の特性インピーダンスを測定する測定部と、この測定部で測定した伝送線の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、伝送線に接続する抵抗接続部とを設けることを特徴とする。
【0010】
【作用】
本発明においては、伝送線上の信号レベルが変化する時にのみ、伝送線に終端抵抗を接続して反射を抑える。このことにより、信号の変化時以外は、終端抵抗には電流が流れないため、電流消費を低減することができる。
また、信号がNRZ信号でないように符号化することにより、同じ出力データが続いても出力信号を変化させて、電流が流れ続けることを回避し、電流消費を低減することができる。
また、半導体装置の使用状況に応じて、最適な値の終端抵抗を自動的に選択して接続する。このことにより、実際のLSIの大きな製造ばらつきや使用条件により必要以上の電流が流れることを回避することができる。
【0011】
【実施例】
以下、本発明の実施例を、図面により詳細に説明する。
図1は、本発明の半導体装置の配線方式の本発明に係わる構成の第1の実施例を示すブロック図である。
本例は、本発明の思想概念を示すものであり、本図において、1は終端抵抗と本発明に係わる終端抵抗接続回路を具備する終端回路(図中、RDと記載)、2、3はDRAMチップ、4は信号を伝送する伝送線、5は信号を入出力する入出力回路(図中、DDと記載)である。
本例において、終端回路1は、DRAMチップ2の入出力回路5からの出力O1が切り換わる時のみ、伝送線4の特性インピーダンスと同じ抵抗値となり、それ以外は、高抵抗となる。このことにより、終端回路1には、信号の遷移時のみ終端電源VTTから電流が流れ、その他の期間は電流が流れない。その結果、消費電力の低減ができる。
【0012】
DRAMチップ2の入出力回路5の信号レベルは、専用の電源(電圧VOH、VOL)VOH1、VOL1で決める。この電源VOH1、VOL1は、DRAMチップ2の外部から印加しても良いし、DRAMチップ2の内部で発生させても良い。
終端回路1は、DRAMチップ2の外に設けても、DRAMチップ2内に設けても良く、また、伝送線4の両端に設けても、一端だけでも良い。また、多少、終端回路1の特性は悪くなるが、分散して配置しても良い。この終端回路1の構成によって、伝送線4は、1対1の伝送となったり、いわゆるバス形式となったりする。
このように構成すれば、終端電源VTTから終端回路1に流れる電流は、ノードO1の出力レベルが変化する時のみとなるので低消費電流となる。
次の図2、3を用いて、本発明の半導体装置の配線方式の詳細な構成と動作の説明を行なう。
【0013】
図2は、本発明の半導体装置の配線方式の本発明に係わる構成の第2の実施例を示すブロック図である。
本図において、11、12が終端回路(図中、RDと記載)であり、終端回路11は、抵抗RT11、R11と、nMOSトランジスタMT11、および、コンデンサC11とからなる。また、終端回路12は、抵抗RT12、R12とpMOSトランジスタMT12、および、コンデンサC12とからなる。
尚、終端回路11において、抵抗RT11とnMOSトランジスタMT11により本発明の第1の終端抵抗が構成され、抵抗R11とnMOSトランジスタMT11およびコンデンサC11とにより、本発明の第1の終端抵抗接続回路が構成されている。また、終端回路12において、抵抗RT12とpMOSトランジスタMT12により本発明の第2の終端抵抗が構成され、抵抗R12とpMOSトランジスタMT12およびコンデンサC12とにより、本発明の第2の終端抵抗接続回路が構成されている。
【0014】
終端回路11の終端電圧はVOLであり、終端回路12の終端電圧はVOHである。尚、抵抗RT11、RT12の抵抗値は、nMOSトランジスタMT11、pMOSトランジスタMT12がオンした時の抵抗と合わせて伝送線4の特性インピーダンスと同じ値になるように決める。また、伝送線4にはDRAMチップ1やMPUチップが必要に応じて接続される。
本例で示すように、通常の終端用の抵抗RT11、RT12に、MOSトランジスタとコンデンサおよび抵抗を加えた構成で、DRAMチップ2からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【0015】
以下、図3を用いて、終端回路11、12の動作例を説明する。
図3は、図2における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図2のDRAMチップ2のノードO1の出力レベルは、低レベル(VOL)とする。この時、図2の終端回路11においては、nMOSトランジスタMT11のゲートノードNR11の電圧がVOL、かつ、抵抗RT11と接続しているソースの電圧もVOLであるため、nMOSトランジスタMT11はオフしている。このため、大きな電流(ITT1)は流れない。また、図2の終端回路12においても、pMOSトランジスタMT12のゲートノードNR12の電圧は高レベル(VOH)で、抵抗RT12と接続しているソースの電圧もVOHであるため、pMOSトランジスタMT12はオフしており、大きな電流(ITT2)は流れない。
【0016】
次に、図2のDRAMチップ2のノードO1の出力レベルが、VOL(低レベル)からVOH(高レベル)に切り換わると、図2の終端回路11において、nMOSトランジスタMT11のゲートノードNR11は、コンデンサC11による容量結合で高レベルとなる。このレベルが「VOL+VTH」を越えると、図2のnMOSトランジスタMT11がオンする。ここでVTHは、図2のnMOSトランジスタMT11のしきい値電圧である。これにより、図2における終端電源VOLと伝送線4の間には、nMOSトランジスタMT11のオン抵抗と抵抗RT11の直列抵抗が現われる。すなわち、図2の伝送線4は、この直列抵抗で終端されることになる。ノードO1の出力レベルがVOLからVOHに変化してしまうと、ゲートノードNR11の電荷は、図2の終端抵抗R11によってVOLに向けて一定の時定数で放電される。この放電中、ゲートノードNR11の電位が「VOL+VTH」よりも高い期間だけ、図2の終端電源VOLの電流ITT1が流れる。
【0017】
一方、図2の終端回路12においても、ノードO1の出力レベルが、VOL(低レベル)からVOH(高レベル)に切り換わると、pMOSトランジスタMT12のゲートノードNR12は、コンデンサC12による容量結合でVOHよりも上昇する。しかし、ソースの電圧がVOHであるため、pMOSトランジスタMT12はオフしたままである。
ここで、ノードO1の出力レベルが、VOH(低レベル)からVOL(高レベル)に切り換わると、図2の終端回路12においては、pMOSトランジスタMT12のゲートNR12はコンデンサC12による容量結合で低レベルとなる。このレベルが「VOH−VTH」を越えると、図2のpMOSトランジスタMT12がオンする。ここで、VTHは図2のpMOSトランジスタMT12のしきい値電圧の絶対値である。これにより、図2における終端電源VOHと伝送線4の間には、pMOSトランジスタMT12のオン抵抗と抵抗RT12の直列抵抗が現われる。すなわち、図2の伝送線4は、この直列抵抗で終端されることになる。ノードO1の出力レベルがVOHからVOLに変化してしまうと、ゲートノードNR12の電荷は、図2の終端抵抗R12によってVOHに向けて一定の時定数で放電される。この放電中、ゲートノードNR12の電位が「VOH−VTH」よりも低い期間だけ、図2の終端抵抗R12に電流(ITT)が流れる。
【0018】
一方、図2の終端回路11では、nMOSトランジスタMT11のゲートNR11は、コンデンサC11による容量結合でVOLよりも下降してしまう。しかし、ソースの電圧がVOLであるため、図2のnMOSトランジスタMT11はオフしたままである。このように、終端電源からは、ノードO1の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくできる。また、流れる電流量を大幅に低減でき、安定した終端電位を供給することができる。
尚、本例では、図2の終端回路11の終端電圧をVOLとし、ノードO1の出力信号の低レベル(VOL)と一致させているが、ノードO1の出力信号の低レベル(VOL)よりも、図2のnMOSトランジスタMT11がオンしすぎない程度に高くしても構わない。例えば、「VOL+VTH」よりもわずかに低いレベルとしてもよい。また、図2の終端回路12も同様であり、終端電圧をノードO1の出力信号の高レベル(VOH)よりも、図2のpMOSトランジスタMT12がオンしすぎない程度に低くしても構わない。
【0019】
図4は、本発明の半導体装置の配線方式の本発明に係わる構成の第3の実施例を示すブロック図である。
本図において、21、22は終端回路(図中、RDと記載)であり、終端回路21は、抵抗RT21、R21と、npnバイポーラトランジスタQ21と、コンデンサC21とからなる。同様に、終端回路22は、抵抗RT22、R22とpnpバイポーラトランジスタQ22、および、コンデンサC22とからなる。尚、抵抗RT21、RT22の抵抗値は、npnバイポーラトランジスタQ21、Q22がオンした時の抵抗と合わせて伝送線4の特性インピーダンスと同じ値になるように決める。また、伝送線4にはDRAMチップ2やMPUチップが必要に応じて接続される。終端回路21の終端電圧はVOLであり、終端回路22の終端電圧はVOHである。
本例で示すように、通常の終端用の抵抗RT21、RT22に、バイポーラトランジスタとコンデンサ、および、抵抗を加えた構成で、DRAMチップ2からの信号レベルの変化に対応した終端抵抗の接続制御を行なうことができる。
【0020】
以下、図5を用いて、終端回路21、22の動作例を説明する。
図5は、図4における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
まず、図4のDRAMチップ2のノードO1の信号レベルは、低レベル(VOL)とする。この時、図4の終端回路21においては、npnバイポーラトランジスタQ21のベースノードNR21の電圧はVOLとなっており、抵抗RT21と接続しているエミッタの電圧もVOLであるため、npnバイポーラトランジスタQ21はオフしている。このため、大きな電流(ITT1)は流れない。また、図4の終端回路22においては、pnpバイポーラトランジスタQ22のベースノードNR22の電圧は高レベル(VOH)となっており、抵抗RT22と接続しているエミッタの電圧もVOHであるため、pnpバイポーラトランジスタQ22はオフしている。このため、ここでも大きな電流(ITT2)は流れない。
【0021】
次に、図4のDRAMチップ2のノードO1の信号レベルが、VOL(低レベル)からVOH(高レベル)に切り換わると、図4の終端回路21において、npnバイポーラトランジスタQ21のベースノードNR21は、コンデンサC21による容量結合で高レベルとなる。このレベルが「VOL+VBE」を越えると、図4のnpnバイポーラトランジスタQ21がオンする。ここでVBEは、図4のnpnバイポーラトランジスタQ21のベース・エミッタ間オン電圧である。これにより、図4における終端電源VOLと伝送線4の間には、npnバイポーラトランジスタQ21のオン抵抗と抵抗RT21の直列抵抗が現われる。すなわち、図4の伝送線4は、この直列抵抗で終端されることになる。
ノードO1の信号レベルが変化してしまうと、ベースノードNR21の電荷は、図4の抵抗R21によって、VOLに向けて一定の時定数で放電される。この放電中、ベースノードNR21の電位が「VOL+VBE」よりも高い期間だけ、図4の終端電源VOLから電流(ITT1)が流れる。
【0022】
一方、図4の終端回路22においても、ノードO1の信号レベルが、VOL(低レベル)からVOH(高レベル)に切り換わると、pnpバイポーラトランジスタQ22のベースノードNR22は、コンデンサC22による容量結合でVOHよりも上昇する。しかし、エミッタの電圧がVOHであるため、pnpバイポーラトランジスタQ22はオフしたままである。
ここで、ノードO1の信号レベルがVOH(高レベル)からVOL(低レベル)に切り換わると、図4の終端回路22においては、pnpバイポーラトランジスタQ22のベースノードNR22は、コンデンサC22による容量結合で低レベルとなる。このレベルが「VOH−VBE」を越えると、図4のpnpバイポーラトランジスタQ22がオンする。ここで、VBEは図4のpnpバイポーラトランジスタQ22のベース・エミッタ間オン電圧である。
【0023】
これにより、図4における終端電源VOHと伝送線4の間には、pnpバイポーラトランジスタQ22のオン抵抗と抵抗RT22の直列抵抗が現われる。すなわち、図4の伝送線4は、この直列抵抗で終端されることになる。ノードO1の信号レベルが変化してしまうと、ベースノードNR22の電荷は、図4の抵抗R22によってVOHに向けて一定の時定数で放電される。この放電中、ベースノードNR22の電位が「VOH−VBE」よりも低い期間だけ、終端電源から電流(ITT1)が流れる。
一方、図4の終端回路11においては、npnバイポーラトランジスタQ21のベースノードNR21は、コンデンサC21による容量結合でVOLよりも下降してしまう。しかし、エミッタの電圧がVOLであるため、図4のnpnバイポーラトランジスタQ21はオフしたままである。
【0024】
このように、終端電源からは、ノードO1の信号レベルが切り換わる時のみしか電流が流れないので消費電流を小さくすることができる。また、流れる電流量を大幅に低減でき、終端電位を安定に供給することができる。
尚、本例では、図4の終端回路21の終端電圧をVOLとし、ノードO1の信号の低レベル(VOL)と一致させているが、ノードO1の信号の低レベル(VOL)よりも、図4のnpnバイポーラトランジスタQ21がオンしすぎない程度に高くしても構わない。例えば、「VOL+VBE」よりもわずかに低いレベルとしておいてもよい。また、図4の終端回路22も同様であり、終端電圧をノードO1の信号の高レベル(VOLH)よりも、図4のpnpバイポーラトランジスタQ22がオンしすぎない程度に低くしても構わない。ただし、両者共にバイポーラトランジスタの飽和に注意して決める。
【0025】
次に、本発明に係わる他の実施例の説明を行なう。
図6は、本発明の半導体装置の配線方式の本発明に係わる構成の第3の実施例を示すブロック図である。
従来の半導体装置の配線方式における問題点の1つとして、DRAMチップが同一のデータを連続して出力した場合、その期間中、終端電源から電流が流れ続け、消費電力を増大させるという問題があった。本第3の実施例では、DRAMチップからの出力データを符号化することにより、必ず、リターンゼロ(RZ)信号として出力し、終端電源から連続的に電流を流さない符号化回路と復号化回路を具備したDRAMチップ30を設けた構成となっている。
DRAMチップ30は、図示していないメモリセルとそれを制御する論理回路(図中、K1と記載)31と、データの入出力回路(図中、DDと記載)32からなり、この入出力回路32は、出力トランジスタ(図中、M1と記載)33とコンパレータ(図中、OPと記載)34、および、本発明に係わる符号化回路(図中、G1と記載)35と復号化回路(図中、H1と記載)36を具備した入出力制御回路(図中、D1と記載)37とにより構成されている。尚、伝送線4を介してDRAMチップ30と接続されるDRAMチップ30aも同様な構成である。
【0026】
メモリセルから読み出された信号は、信号線S1を通して、符号化回路35に入力される。符号化回路35では、後述の図7、8で詳細を説明するように、この信号をRZ信号として符号化し、出力トランジスタ33に送る。これにより出力トランジスタ33を駆動し、伝送線4にデータを出力する。出力トランジスタ33のゲートノードN1は、毎クロックサイクルにRZ信号が加わるので、終端電源VTTから連続的に電流が流れることは無い。
復号化回路36は、後述の図9、10で詳細を説明するように、他のDRAMチップ30aで符号化された入力信号を取り込み、ノンリターンゼロ(NRZ)信号に変換する。この信号は、信号線Y1を介して論理回路31に入力される。
【0027】
本実施例では、符号化回路35と復号化回路36を設けることにより、同じ信号が連続しても、大きな直流電流が流れることは無い。
尚、本例では、符号化回路35や復号化回路36を独立した回路ブロックとし、従来の回路構成に付加させる構成としたが、より効果的にするために、読み出し回路や入力回路等と融合した構成としてもよい。
また、本実施例は図面で示した入出力の回路形式に特定するものではない。さらに、この符号化は、従来のDRAMチップにおいて、非選択時に出力をハイインピーダンスにすることとは異なり、データを出力している時に、NRZ信号ではない符号化した信号を出力するものである。
【0028】
図7は、図6におけるDRAMチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のDRAMチップ30は、メモリセルアレー(図中、MAと記載)70と、符号化回路(図中、G1と記載)35とを具備し、符号化回路35は、イクスクルーシブOR回路(図中、XORと記載)71と、D形フリップフロップ回路(図中、DFと記載)72と、インバータ(図中、INと記載)73からなり、メモリセルアレー70は、ワード線W、データ線対D、/D、その交点の図中の円で示したメモリセルからなる。また、図中のYSは、メモリセルアレー70と読み出し回路(図中、RAと記載)74を接続するnMOSトランジスタの制御信号である。また、図中のCLKは、DRAMチップ30の1サイクルに等しい周波数のクロックであり、2CLKは、このクロックCLKの2倍の周波数のクロックである。
読み出し回路74によって、メモリセル信号が読み出され、ノードS1に出力される。符号化回路35では、2つのクロック(CLK、2CLK)を用いて、信号線S1に出力されたメモリセル信号を符号化し、出力トランジスタM1を駆動する。符号化回路35で符号化された信号は、出力データ「1」を、高レベルから低レベルの変化で表し、「0」を低レベルから高レベルへの変化で表す。
このような構成のDRAMチップ30の動作を、次の図8を用いて説明する。
【0029】
図8は、図7におけるDRAMチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
ノードS1には、クロックCLKに同期して、「101000」の順にNRZ信号が現われるとする。まず、ノードS1上の信号とクロックCLKとでイクスクルーシブOR論理をとる。図7におけるイクスクルーシブOR回路71の出力のノードNE1には、両者の論理が一致したときに、高レベルが現われる。このノードNE1上の信号は、クロック2CLKが入力されている図7のD型フリップフロップ72に入力され、半周期遅れてデータ線(/Q)から出力する。この出力信号を、図7のインバータ73を介して、図7の出力トランジスタ33のゲートN1に入力する。これによって、ノードO1に所望の信号を発生する。すなわち、図7のノードO1では、出力データ(S1)が「1」の場合は、高レベルから低レベルへ変化する信号を、また、「0」の場合は、低レベルから高レベルへ変化する信号を得ることができる。
【0030】
従って、同じデータが連続するときには、クロックCLKと同じ周波数で位相がデータによって異なる信号となり、1サイクル毎にデータが異なる場合には、クロックCLKの半分の周波数の信号となる。このことにより、図7の終端抵抗RTを流れる電流ITTは、同じ信号が連続する場合にも、従来例のように直流電流が連続して流れることはなく、消費電力を小さくすることができる。
このように、本実施例では、簡単な回路を従来の構成に付加するだけで、符号化した信号を得ることができる。尚、出力トランジスタが、pMOSトランジスタであったり、nMOSトランジスタとpMOSトランジスタのプッシュプルであったり、あるいは、ECLインタフェ−スの場合も、本実施例は容易に拡張できる。
【0031】
図9は、図6におけるDRAMチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
本例のDRAMチップ30aは、メモリセルを含む論理回路(図中、K1と記載)31と、コンパレータ(図中、OPと記載)34と、本発明に係わる復号化回路(図中、H1と記載)36とを具備し、この復号化回路36は、NAND回路91と、D形フリップフロップ回路(図中、DFと記載)92と、インバータ(図中、INと記載)93からなり、コンパレータ34には、参照電圧Vrefも入力する。クロックCLKは、このDRAMチップ30aの1サイクルに等しい周波数のクロックであり、クロック2CLKは、このクロックCLKの2倍の周波数のクロックである。ノードO2上の符号化された信号は、コンパレータ34と信号線X1を通ってDRAMチップ30a内部用の入力信号となる。復号化回路36では、2つのクロック(CLK、2CLK)を用いて、信号線X1に出力された符号化された信号を、NRZ信号に変換して、信号線Y1に出力する。このような構成のDRAMチップ30aの動作を、次の図10を用いて説明する。
【0032】
図10は、図9におけるDRAMチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
本例において、クロック2CLKはクロックCLKの2倍の周波数である。図9のコンパレータ34には、ノードO2上の符号化された信号が入力される。このノードO2の信号が、図9のコンパレータ34で参照電圧Vrefと比較され、信号線X1上に、本図に示すような信号が現われる。一方、図9のインバータ回路93とNAND回路91には、それぞれ、クロックCLKとクロック2CLKが入力され、その結果、NAND回路91のノードNH1には、本図に示すような信号が現われる。すなわち、ノードNH1には、クロックCLKと同じ周波数で、高レベルが1/4周期で、遅延が1/4周期のパルスが作られる。これは、図9のD型フリップフロップ36のクロックとして入力される。そして、図9のコンパレータ34から信号線X1に出力された信号は、図9のD型フリップフロップ92のデータとして入力される。
【0033】
図9のD型フリップフロップ92は、クロック信号が高レベルの時にデータを取り込み、クロックが低レベルの間、出力を保持する。本例では、クロック信号は1/4周期だけ遅れているので、図9のD型フリップフロップ92に入力されるデータの1周期の前半の状態を取り込み、それを次のサイクルまで保持する。従って、高レベルから低レベルに変化するように符号化されたデータは、高レベル信号に、また、低レベルから高レベルに変化するように符号化されたデータは、低レベル信号に復調される。
このようにして、符号化された信号はNRZ信号に復調される。なお、回路構成によっては、NRZ信号に変換する必要がない場合や、論理構成上、変換機能が他の動作と兼ねられるような場合もある。
【0034】
次に、他の符号信号に符号化する場合の例を説明する。
図11は、図6におけるDRAMチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
本例は、図6に示す半導体装置の配線方式で用いる符号信号の例を示すものであり、出力データが「10100011」の順に出力されると仮定する。
従来のNRZ信号では、「0」が連続する時に、直流成分が生じてしまう。これに対して、変換例1〜4に示す例では、直流成分が存在しない。
【0035】
すなわち、変換例1では、連続したデータの関係に注目し、「11」の信号の場合は位相を変えないで、クロックCLKと同じ周波数の信号とし、また、「10」および「01」の場合は、位相を信号の切り換わりで反転させて、クロックCLKと同じ周波数の信号とし、さらに、「00」の信号の場合は、位相を変えないで、クロックCLKとの半分の周波数の信号とする。
また、変換例2では、「1」にはクロックCLKと同じ周波数の信号を割り当て、「0」にはクロックCLKの半分の周波数の信号を割り当てる。これは、アナログ信号の周波数変調(FM変調)に対応する。
変換例3と変換例4では、「0」が連続する時に、NRZ信号と同じように、直流成分が存在するかのように見えるが、本例では、信号の変化分だけを取り扱う方式である。すなわち、変換例3では、NRZ信号の微分信号となっており、変換例4では、「1」のみを取り出して図のような信号とする。
【0036】
尚、図6〜図11で説明した方式に、図1〜図5で示した出力の変化時に終端抵抗が見える方式を適用することができる。しかも、この時、図1〜図5で示した出力信号の高レベルと低レベルを決める電源であるVOL、VOHは必要とせず、構成がより簡単となり、さらに効果的である。
次に、従来の半導体装置の配線方式の他の問題点、すなわち、終端抵抗の値がLSIの製造条件や、LSIの使用条件によって異なり、これによって、消費電流が増大してしまうという問題点を解決する実施例の説明を、次の図12、13を用いて行なう。
【0037】
図12は、本発明の半導体装置の配線方式の本発明に係わる構成の第4の実施例を示すブロック図である。
本図は、図6におけるDRAMチップ30に、伝送線の特性インピーダンスを測定する本発明に係わる測定部としての設定部(図中、SG1と記載)123と、最適なインピーダンスマッチングが取れる抵抗値の抵抗を選択する本発明の抵抗接続部としての選択回路(図中、SS1と記載)121およびレジスタ(図中、RG1と記載)122とを設けたDRAMチップ40の構成を示すものである。
本図において、R1〜Rnは抵抗のセットであり、それぞれ、出力ノードO1と終端電源VTTにスイッチSW1〜SWnを介して接続されている。本例では、オンさせるスイッチSW1〜SWnを選択することにより、出力ノードO1と終端電源VTT間の抵抗値を変えることができる。本例では、レジスタ122に、どのスイッチSW1〜SWnをオンさせるかを記憶させておき、この記憶内容に基づき、選択回路121が、スイッチSW1〜SWnを選択する。レジスタ122は外部から書き換え可能であり、設定部123により書き換える。
【0038】
本実施例においては、終端抵抗値を、次のようにして決める。
例えば、一定時間ごとにテストパルスをノードO1に印加して、あるいは、DRAMチップ40自身から発生し、ノードO1のリンギング量をオペアンプ等で検知し、設定部123により、これを最小にするようにスイッチSW1〜SWnをオンさせる。
このことにより、LSIの製造条件や、次の図13で示すようにLSIの使用条件に適した終端抵抗値を設定することができ、過度な電流が流れることを回避でき、電流の消費を低減させることができる。
尚、設定部123、レジスタ122、選択回路121や抵抗R1〜Rn、および、スイッチSW1〜SWnは、全てをDRAMチップ40上に設けても、また、全てを別チップとしても、あるいは、部分的に分けても良い。
【0039】
図13は、本発明の半導体装置の配線方式の本発明に係わる構成の第5の実施例を示すブロック図である。
本図は、図12におけるDRAMチップ40の終端抵抗値を、その使用条件で変更する例を示すものであり、伝送線4の両端にDRAMチップ40を置く場合(M1、Mn)は、スイッチSWをオンして、終端抵抗値を伝送線4の特性インピーダンスと一致させ、途中に置く場合(M2〜Mn−1)は、スイッチSWをオフして、終端抵抗を切り離しておく。
このようにして、LSIの使用条件に適した終端抵抗値を設定することができる。
【0040】
図14は、本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
本図において、矢印は信号の流れを表わし、141は本発明を用いたDRAMチップ等のメモリ装置(図中、Mと記載)、142はシステム全体を制御する処理装置(図中、MPUと記載)、143はリフレッシュアドレス発生装置(図中、RAGと記載)、144は本発明を用いたメモリ装置141部分の制御信号発生装置(図中、TCと記載)、145は処理装置142から送られてくるアドレス信号と、リフレッシュアドレス発生装置143から送られてくるリフレッシュアドレス信号とを切り換えるセレクト装置(図中、SLCTと記載)であり、また、146はシステム内の他の装置(図中、PFYと記載)であり、例えば、外部記憶装置や表示装置、あるいは、数値演算装置等であり、無線回線を含む通信回線を通して他の情報処理装置と接続される場合もある。
【0041】
また、DATAは処理装置142とメモリ装置141との間でやりとりされるデ−タを表わし、Aicは処理装置142で発生するアドレス信号を、Airはリフレッシュアドレス発生装置143で発生するリフレッシュアドレス信号を示し、Aiはセレクト装置145で選択され、メモリ装置141に送られるアドレス信号を示す。また、STは処理装置142からリフレッシュアドレス発生装置143に送られるステイタス信号、BSは制御信号発生装置144から処理装置142へのビジイ信号である。さらに、SEは制御信号発生装置144から送られるセレクト装置145の起動をかける信号であり、/RASおよび/CASはメモリ装置141の起動をかける信号である。
【0042】
また、SGは処理装置142とシステム内の他の装置との信号のやりとりをまとめて表わした信号群である。これらの信号は1対1で伝送される場合もあるし、バス形式で伝送される場合もある。
メモリ装置141としては、DRAMの他に、SRAM(Statics RAM、スタティックラム)やEEPROM(イーイーピーロム)等も考えられる。この時はもちろんそれに応じた起動信号や制御信号が存在する。
【0043】
このようなシステムにおいて、例えば、処理装置142とメモリ装置141との間でやりとりされるデ−タバス上に、信号の変化時のみに終端抵抗が見える図1〜図5に示した終端回路を設けたり、あるいは、処理装置142とメモリ装置141上に、図6〜図11に示した符号化回路と復号化回路を設け、データのやりとりをしたり、図12、13に示したように、終端抵抗を最適な値に選ぶ機能を有したりすることができる。これによって、本実施例で示した半導体装置の配線方式によれば、50MHz以上の動作周波数で信号をやりとりしても、ノイズや反射を抑えて、かつ、低消費電流であるシステムを構成することができる。
【0044】
以上、図1〜図14を用いて説明したように、本実施例の半導体装置の配線方式では、信号が変化する時のみ終端抵抗と接続して反射を抑えることにより、信号が変化する時のみしか電流が流れないため低消費電流となる。また、信号がNRZ信号で無いようにすることにより、同じ出力データが続いても、出力信号は変化するため、電流が流れ続けることはなく、低消費電流となる。さらに、LSIの使用条件等に合わせて、終端に最適な値の終端抵抗を選択することにより、実際のLSIの大きな製造ばらつきや使用条件によって必要以上の電流が流れることによる消費電流の増大を回避することできる。尚、各図の説明においても説明したように、本発明は、図1〜図14を用いて説明した実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本実施例では、半導体装置としてDRAMチップを用いた例で説明したが、MPUなどに対しても同様に適用できる。また、符号化回路および復号化回路による信号の符号化と復号化に関しても、伝送の対象となる信号で連続する信号を符号化回路において圧縮し、このように圧縮された信号を復号化回路において伸長することでも良い。
【0045】
【発明の効果】
本発明によれば、終端抵抗による終端電源の消費電流の増大と出力レベルの低下を回避できるので、多数の出力ピンを有するLSIを接続するシステムの省電力化と高信頼化が可能である。
【図面の簡単な説明】
【図1】本発明の半導体装置の配線方式の本発明に係わる構成の第1の実施例を示すブロック図である。
【図2】本発明の半導体装置の配線方式の本発明に係わる構成の第2の実施例を示すブロック図である。
【図3】図2における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図4】本発明の半導体装置の配線方式の本発明に係わる構成の第3の実施例を示すブロック図である。
【図5】図4における半導体装置の配線方式の本発明に係わる動作例を示すタイミングチャートである。
【図6】本発明の半導体装置の配線方式の本発明に係わる構成の第3の実施例を示すブロック図である。
【図7】図6におけるDRAMチップの符号化回路部分の詳細な構成の具体例を示すブロック図である。
【図8】図7におけるDRAMチップの本発明に係わる符号化動作の一具体例を示すタイミングチャートである。
【図9】図6におけるDRAMチップの復号化回路部分の詳細な構成の具体例を示すブロック図である。
【図10】図9におけるDRAMチップの本発明に係わる復号化動作の一具体例を示すタイミングチャートである。
【図11】図6におけるDRAMチップの本発明に係わる符号化動作の他の具体例を示すタイミングチャートである。
【図12】本発明の半導体装置の配線方式の本発明に係わる構成の第4の実施例を示すブロック図である。
【図13】本発明の半導体装置の配線方式の本発明に係わる構成の第5の実施例を示すブロック図である。
【図14】本発明の半導体装置の配線方式を用いたシステムの構成例を示すブロック図である。
【図15】従来の半導体装置の配線方式の一構成例を示すブロック図である。
【図16】図15における半導体装置の配線方式の動作例を示すタイミングチャートである。
【符号の説明】
1 終端回路
2、3 DRAMチップ
4 伝送線
5 入出力回路
11、12 終端回路
30、30a DRAMチップ
31 論理回路
32 入出力回路
33 出力トランジスタ
34 コンパレータ
35 符号化回路
36 復号化回路
37 入出力制御回路
40 DRAMチップ
70 メモリセルアレー
71 イクスクルーシブOR回路
72 D形フリップフロップ回路
73 インバータ
74 読み出し回路
91 NAND回路
92 D形フリップフロップ回路
93 インバータ
121 選択回路
122 レジスタ
123 設定部
141 メモリ装置
142 処理装置
143 リフレッシュアドレス発生装置
144 制御信号発生装置
145 セレクト装置
146 他の装置
151 DRAMチップ
152 DRAMチップ又はMPU
153 伝送線
154 論理回路
155 入出力回路
156 nMOSトランジスタ
157 コンパレータ
158 入出力制御回路
Ai アドレス信号
Aic アドレス信号
Air リフレッシュアドレス信号
BS ビジイ信号
C11、C12、C21、C22 コンデンサ
CLK、2CLK クロック
/CAS、/RAS、SE 起動をかける信号
DATA デ−タ
I1 信号線
ITT、ITT1、ITT2 電流
MT11 nMOSトランジスタ
MT12 pMOSトランジスタ
N1 ゲート
NE1、NH1 ノード
NR11、NR12 ゲートノード
NR21、NR22 ベースノード
O1、O2 ノード
Q21 npnバイポーラトランジスタ
Q22 pnpバイポーラトランジスタ
/Q データ線
R1〜Rn 抵抗
R11、R12、RT11、RT12 抵抗
R21、R22、RT21、RT22 抵抗
S1 信号線
SG 信号群
ST ステイタス信号
SW、SW1〜SWn スイッチ
VOH、VOL、VTT 終端電源
VOH1、VOL1 電源
Vref 参照電圧
X1、Y1 信号線[0001]
[Industrial applications]
The present invention relates to a connection technique of a semiconductor device in which a transmission medium (hereinafter, referred to as a transmission line) is provided with a terminating resistor in order to prevent reflection of a signal transmitted between the semiconductor devices, and in particular, flows to the terminating resistor. It is suitable for controlling current efficiently and reducing power consumption during signal transmission.Semiconductor devices andThe present invention relates to a wiring method for a semiconductor device.
[0002]
[Prior art]
In recent years, it has become a reality that the operating frequency of a processor exceeds 50 MHz (megahertz) with the improvement in performance of an MPU (microprocessing unit). In an LSI (Large Scale Integrated Circuit) mounting board that handles such a high frequency, a wiring method using TTL (Transistor Transistor Logic), which has been widely used, cannot cope with ringing and reflection.
In order to handle these high frequencies, in recent years, in LSI systems including DRAMs (dynamic rams), the use of a wiring method having a terminal resistance and a low amplitude has been in full swing.
[0003]
As such a wiring method, for example, "International Solid-State Circuit Conference, Digest of Technical Papers, pp. 58-59", "International Solid-State Circuit Conference, Digest of Technical Paper", pp. 58-59. There is a technique proposed in. FIG. 15 shows an example in which this wiring method is applied to a DRAM.
In the following description, in the drawings, complementary signals represented by adding an overline to a symbol are represented by adding a / in front of the symbol. It also serves as a wiring name and a signal name, and in the case of a power supply, also serves as a voltage value.
[0004]
FIG. 15 is a block diagram showing one configuration example of a wiring method of a conventional semiconductor device. In this example, input / output signals of the
The input /
The signal voltage on the
Next, the circuit operation will be described with reference to FIG.
[0005]
FIG. 16 is a timing chart showing an operation example of the wiring method of the semiconductor device in FIG.
The output data shown in this figure is a logical expression of a signal read from a memory cell and output. The
[0006]
The
[0007]
According to this method, reflection of low-amplitude signals and the like can be suppressed, and an LSI board having an operation frequency of 50 MHz or more can be realized. When the output data is "1", no current flows through the terminating resistor RT in FIG. 15, so that the current consumption can be reduced.
However, in the wiring method of this semiconductor device, if output data “0” continues, in FIG. 15, current flows continuously from termination power supply VTT via termination resistor RT and
[0008]
[Problems to be solved by the invention]
The problems to be solved are that the conventional technology cannot sufficiently reduce the current consumption due to the terminating resistor connected to the terminating power supply, and that the low level of the output signal may be reduced. .
An object of the present invention is to solve these problems of the prior art, and to provide a wiring method for a semiconductor device which enables a power saving and a highly reliable signal transmission of a system in which a semiconductor device having a large number of output pins is connected. To provide.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device wiring method according to the present invention includes: (1) a semiconductor device wiring method for connecting a terminating resistor having a terminating voltage to a transmission line between semiconductor devices to prevent signal reflection. When the level of a signal output from the semiconductor device changes, a terminating resistor connection circuit is provided for connecting a terminating resistor to the transmission line for a time necessary to prevent signal reflection and terminating the transmission line to a terminating voltage. I do.
(2) In the wiring method for a semiconductor device according to the above (1), the terminating resistor connection circuit includes a first terminating resistor having a terminating voltage having the same voltage value as a low level signal of the semiconductor device, By comparing the first termination resistor having the termination voltage having the same voltage value as the high level signal with the output signal of the semiconductor device and the termination voltage of the first termination resistor, the output signal of the semiconductor device is changed from the low level to the high level. A first terminating resistor connection circuit for connecting the first terminating resistor to the transmission line for a time necessary for detecting the change and preventing signal reflection, an output signal of the semiconductor device and a terminating voltage of the second terminating resistor; , A change in the output signal of the semiconductor device from a high level to a low level is detected, and the second terminal resistor is connected to the transmission line for a time necessary to prevent signal reflection. Circuit It is characterized in.
(3) In the wiring method for a semiconductor device according to any one of the above (1) and (2), the termination resistor connection circuit prevents reflection of a signal when a signal level output from the semiconductor device changes. The resistance value of the terminating resistor is changed from a high resistance value that does not allow a current due to the termination voltage to the same resistance value as the characteristic impedance of the transmission line for a time required for the transmission line.
(4) A terminating resistor having a terminating voltage for preventing signal reflection is connected to the transmission medium between the semiconductor devices, and the semiconductor device is terminated by the terminating voltage in accordance with the output signal level. In a wiring method of a semiconductor device, which controls a flow of current to a resistor and transmits a voltage change, which is a product of a current value flowing through the terminating resistor and a terminating resistance value, as a signal of the semiconductor device via a transmission line, In the device, an encoding circuit for encoding a signal to be transmitted so as to reduce the amount of current flowing through the terminating resistor, and decoding of a signal encoded by another semiconductor device received via a transmission line And a decoding circuit for changing the voltage which is the product of the current value flowing through the terminating resistor and the terminating resistance value in accordance with the compressed signal level.
(5) In the wiring method for a semiconductor device according to any one of (1) to (3), the encoding circuit and the decoding circuit according to (4) are provided in the semiconductor device. When the signal level coded by the conversion circuit changes, the connection control of the terminating resistor is performed.
(6) In the wiring method of a semiconductor device according to any one of (4) and (5), the encoding circuit compresses a continuous signal, and the decoding circuit compresses the compressed signal. Is extended.
(7) In the wiring method for a semiconductor device according to any one of (1) to (6), a measuring unit for measuring a characteristic impedance of the transmission line, and a characteristic impedance of the transmission line measured by the measuring unit. And a resistor connection portion connected to the transmission line by selecting a resistor having a resistance value that is optimal for obtaining the above matching from a prepared resistor group.
[0010]
[Action]
In the present invention, reflection is suppressed by connecting a terminating resistor to the transmission line only when the signal level on the transmission line changes. As a result, no current flows through the terminating resistor except when the signal changes, so that current consumption can be reduced.
Further, by encoding the signal so that the signal is not an NRZ signal, the output signal is changed even if the same output data continues, thereby preventing the current from continuing to flow and reducing the current consumption.
Further, an optimum value of the terminating resistor is automatically selected and connected according to the use condition of the semiconductor device. As a result, it is possible to prevent a current from flowing more than necessary due to a large manufacturing variation of an actual LSI or a use condition.
[0011]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a wiring method of a semiconductor device of the present invention.
This example illustrates the concept of the present invention. In the figure,
In this example, the
[0012]
The signal level of the input /
The
With this configuration, the current flowing from the termination power supply VTT to the
The detailed configuration and operation of the wiring method of the semiconductor device of the present invention will be described with reference to FIGS.
[0013]
FIG. 2 is a block diagram showing a second embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
In the figure,
In the
[0014]
The termination voltage of the
As shown in this example, connection control of a terminating resistor corresponding to a change in the signal level from the
[0015]
Hereinafter, an operation example of the
FIG. 3 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG.
First, the output level of the node O1 of the
[0016]
Next, when the output level of the node O1 of the
[0017]
On the other hand, also in the
Here, when the output level of the node O1 is switched from VOH (low level) to VOL (high level), in the
[0018]
On the other hand, in the
In this example, the terminating voltage of the terminating
[0019]
FIG. 4 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
In the figure,
As shown in this example, the connection control of the terminating resistor corresponding to the change in the signal level from the
[0020]
Hereinafter, an operation example of the
FIG. 5 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG.
First, the signal level of the node O1 of the
[0021]
Next, when the signal level of the node O1 of the
When the signal level of the node O1 changes, the electric charge of the base node NR21 is discharged with a constant time constant toward VOL by the resistor R21 of FIG. During this discharge, a current (ITT1) flows from the terminal power supply VOL in FIG. 4 only during a period when the potential of the base node NR21 is higher than “VOL + VBE”.
[0022]
On the other hand, also in the
Here, when the signal level of the node O1 switches from VOH (high level) to VOL (low level), in the
[0023]
Thereby, an on-resistance of the pnp bipolar transistor Q22 and a series resistance of the resistor RT22 appear between the terminal power supply VOH and the
On the other hand, in the
[0024]
As described above, current flows from the terminal power supply only when the signal level of the node O1 is switched, so that current consumption can be reduced. Further, the amount of flowing current can be greatly reduced, and the terminal potential can be supplied stably.
In this example, the terminating voltage of the terminating
[0025]
Next, another embodiment according to the present invention will be described.
FIG. 6 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
One of the problems in the wiring method of the conventional semiconductor device is that when the DRAM chip continuously outputs the same data, the current continues to flow from the terminal power supply during that period, and the power consumption increases. Was. In the third embodiment, an encoding circuit and a decoding circuit which always output a return zero (RZ) signal by encoding output data from a DRAM chip and do not continuously supply current from a terminal power supply. The configuration is such that a
The
[0026]
The signal read from the memory cell is input to the
The
[0027]
In the present embodiment, by providing the
In this example, the
This embodiment is not limited to the input / output circuit format shown in the drawings. Furthermore, unlike the conventional DRAM chip in which the output is set to high impedance when not selected, the conventional DRAM chip outputs an encoded signal other than the NRZ signal when outputting data.
[0028]
FIG. 7 is a block diagram showing a specific example of a detailed configuration of the encoding circuit portion of the DRAM chip in FIG.
The
The memory cell signal is read by the
The operation of the
[0029]
FIG. 8 is a timing chart showing a specific example of the encoding operation of the DRAM chip in FIG. 7 according to the present invention.
It is assumed that the NRZ signal appears at the node S1 in the order of “101000” in synchronization with the clock CLK. First, an exclusive OR logic is taken between the signal on the node S1 and the clock CLK. A high level appears at the node NE1 at the output of the exclusive OR
[0030]
Therefore, when the same data continues, the signal has the same frequency as the clock CLK and the phase differs depending on the data. When the data differs every cycle, the signal has a frequency half that of the clock CLK. As a result, the current ITT flowing through the terminating resistor RT in FIG. 7 can be reduced in power consumption, even when the same signal continues, without a DC current flowing continuously as in the conventional example.
As described above, in this embodiment, an encoded signal can be obtained only by adding a simple circuit to the conventional configuration. The present embodiment can be easily extended to a case where the output transistor is a pMOS transistor, a push-pull of an nMOS transistor and a pMOS transistor, or an ECL interface.
[0031]
FIG. 9 is a block diagram showing a specific example of the detailed configuration of the decoding circuit portion of the DRAM chip in FIG.
The
[0032]
FIG. 10 is a timing chart showing a specific example of the decoding operation of the DRAM chip in FIG. 9 according to the present invention.
In this example, the clock 2CLK is twice the frequency of the clock CLK. The encoded signal on the node O2 is input to the
[0033]
The D-type flip-flop 92 in FIG. 9 takes in data when the clock signal is at a high level, and holds the output while the clock is at a low level. In this example, since the clock signal is delayed by 1/4 cycle, the state of the first half of one cycle of the data input to the D-type flip-flop 92 in FIG. 9 is fetched and held until the next cycle. Thus, data coded to change from a high level to a low level is demodulated to a high level signal, and data coded to change from a low level to a high level is demodulated to a low level signal. .
Thus, the encoded signal is demodulated into an NRZ signal. Note that, depending on the circuit configuration, there is a case where it is not necessary to convert to an NRZ signal, or a case where the conversion function doubles as another operation due to the logical configuration.
[0034]
Next, an example of encoding to another encoded signal will be described.
FIG. 11 is a timing chart showing another specific example of the encoding operation of the DRAM chip in FIG. 6 according to the present invention.
This example shows an example of a code signal used in the wiring scheme of the semiconductor device shown in FIG. 6, and it is assumed that output data is output in the order of "101000011".
In the conventional NRZ signal, when “0” continues, a DC component occurs. On the other hand, in the examples shown in the conversion examples 1 to 4, no DC component exists.
[0035]
That is, in the first conversion example, attention is paid to the relationship between continuous data. In the case of the signal “11”, the phase is not changed and the signal has the same frequency as the clock CLK. Is a signal having the same frequency as the clock CLK by inverting the phase by switching the signal. Further, in the case of the signal "00", the signal is a signal having a frequency half that of the clock CLK without changing the phase. .
In the second conversion example, a signal having the same frequency as the clock CLK is assigned to “1”, and a signal having a half frequency of the clock CLK is assigned to “0”. This corresponds to frequency modulation (FM modulation) of an analog signal.
In the conversion examples 3 and 4, when "0" is continuous, it looks as if a DC component exists, as in the case of the NRZ signal. However, in this example, only a change in the signal is handled. . That is, in the third conversion example, the signal is a differential signal of the NRZ signal. In the fourth conversion example, only “1” is extracted to be a signal as illustrated.
[0036]
It should be noted that the method shown in FIGS. 6 to 11 can be applied to the method shown in FIGS. In addition, at this time, the power supplies VOL and VOH for determining the high level and the low level of the output signal shown in FIGS. 1 to 5 are not required, and the configuration is simpler and more effective.
Next, another problem of the wiring method of the conventional semiconductor device, that is, the problem that the value of the terminating resistor differs depending on the manufacturing conditions of the LSI and the usage conditions of the LSI, thereby increasing current consumption. An embodiment to be solved will be described with reference to FIGS.
[0037]
FIG. 12 is a block diagram showing a fourth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 6 shows a
In the figure, R1 to Rn are a set of resistors, which are connected to the output node O1 and the terminating power supply VTT via switches SW1 to SWn, respectively. In this example, the resistance value between the output node O1 and the terminating power supply VTT can be changed by selecting the switches SW1 to SWn to be turned on. In this example, which switch SW1 to SWn is turned on is stored in the
[0038]
In this embodiment, the terminating resistance value is determined as follows.
For example, a test pulse is applied to the node O1 at regular intervals, or the test pulse is generated from the
As a result, it is possible to set a termination resistance value suitable for the manufacturing conditions of the LSI and the use conditions of the LSI as shown in FIG. 13, to prevent an excessive current from flowing, and to reduce the current consumption. Can be done.
The
[0039]
FIG. 13 is a block diagram showing a fifth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
This figure shows an example in which the terminating resistance value of the
In this way, it is possible to set a termination resistance value suitable for the use conditions of the LSI.
[0040]
FIG. 14 is a block diagram showing a configuration example of a system using the wiring method of the semiconductor device of the present invention.
In the figure, arrows indicate signal flows, 141 is a memory device such as a DRAM chip using the present invention (denoted by M in the drawing), 142 is a processing device for controlling the entire system (denoted by MPU in the drawing) , 143 are refresh address generators (denoted as RAG in the drawing), 144 is a control signal generator (denoted as TC in the drawing) of the
[0041]
DATA represents data exchanged between the
[0042]
SG is a signal group collectively representing the exchange of signals between the
As the
[0043]
In such a system, for example, the termination circuit shown in FIGS. 1 to 5 is provided on a data bus exchanged between the
[0044]
As described above with reference to FIGS. 1 to 14, in the wiring method of the semiconductor device according to the present embodiment, the reflection is suppressed by connecting to the terminating resistor only when the signal changes, so that only when the signal changes. Only a current flows, resulting in low current consumption. Further, by making the signal not an NRZ signal, even if the same output data continues, the output signal changes, so that the current does not continue to flow and the current consumption is low. Further, by selecting a termination resistor having an optimum value for the termination according to the use conditions of the LSI, etc., it is possible to avoid an increase in current consumption due to a large manufacturing variation of an actual LSI and an excessive current flowing due to use conditions. You can do it. Note that, as described in the description of each drawing, the present invention is not limited to the embodiment described with reference to FIGS. 1 to 14 and can be variously modified without departing from the gist thereof. For example, in the present embodiment, an example has been described in which a DRAM chip is used as a semiconductor device, but the present invention can be similarly applied to an MPU or the like.In addition, regarding the encoding and decoding of signals by the encoding circuit and the decoding circuit, a signal continuous to be transmitted is compressed by the encoding circuit, and the signal thus compressed is decoded by the decoding circuit. It may be extended.
[0045]
【The invention's effect】
According to the present invention, it is possible to avoid an increase in the current consumption of the termination power supply and a decrease in the output level due to the termination resistor, so that it is possible to save power and increase the reliability of a system connecting an LSI having a large number of output pins.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a wiring system of a semiconductor device of the present invention.
FIG. 2 is a block diagram showing a second embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 3 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG. 2;
FIG. 4 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring system of the semiconductor device of the present invention.
5 is a timing chart showing an operation example according to the present invention of the wiring method of the semiconductor device in FIG. 4;
FIG. 6 is a block diagram showing a third embodiment of the configuration according to the present invention of the wiring system of the semiconductor device of the present invention.
FIG. 7 is a block diagram showing a specific example of a detailed configuration of an encoding circuit part of the DRAM chip in FIG. 6;
8 is a timing chart showing a specific example of the encoding operation of the DRAM chip in FIG. 7 according to the present invention.
9 is a block diagram showing a specific example of a detailed configuration of a decoding circuit portion of the DRAM chip in FIG. 6;
FIG. 10 is a timing chart showing a specific example of a decoding operation according to the present invention of the DRAM chip in FIG. 9;
11 is a timing chart showing another specific example of the encoding operation of the DRAM chip in FIG. 6 according to the present invention.
FIG. 12 is a block diagram showing a fourth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 13 is a block diagram showing a fifth embodiment of the configuration according to the present invention of the wiring method of the semiconductor device of the present invention.
FIG. 14 is a block diagram illustrating a configuration example of a system using a wiring method of a semiconductor device of the present invention.
FIG. 15 is a block diagram showing one configuration example of a wiring method of a conventional semiconductor device.
16 is a timing chart showing an operation example of the wiring method of the semiconductor device in FIG.
[Explanation of symbols]
1 Termination circuit
2,3 DRAM chip
4 Transmission line
5 I / O circuit
11,12 termination circuit
30, 30a DRAM chip
31 Logic circuit
32 I / O circuit
33 output transistor
34 Comparator
35 Encoding circuit
36 Decoding circuit
37 I / O control circuit
40 DRAM chips
70 memory cell array
71 Exclusive OR circuit
72 D-type flip-flop circuit
73 inverter
74 Readout circuit
91 NAND circuit
92 D-type flip-flop circuit
93 inverter
121 selection circuit
122 registers
123 Setting section
141 Memory device
142 processing unit
143 Refresh address generator
144 control signal generator
145 Select device
146 Other devices
151 DRAM chip
152 DRAM chip or MPU
153 transmission line
154 logic circuit
155 I / O circuit
156 nMOS transistor
157 Comparator
158 I / O control circuit
Ai address signal
Aic address signal
Air refresh address signal
BS busy signal
C11, C12, C21, C22 Capacitor
CLK, 2CLK clock
/ CAS, / RAS, SE Start signal
DATA data
I1 signal line
ITT, ITT1, ITT2 Current
MT11 nMOS transistor
MT12 pMOS transistor
N1 gate
NE1, NH1 nodes
NR11, NR12 Gate node
NR21, NR22 Base node
O1, O2 nodes
Q21 npn bipolar transistor
Q22 pnp bipolar transistor
/ Q data line
R1 to Rn resistance
R11, R12, RT11, RT12 resistance
R21, R22, RT21, RT22 resistance
S1 signal line
SG signal group
ST status signal
SW, SW1-SWn switch
VOH, VOL, VTT terminal power supply
VOH1, VOL1 power supply
Vref reference voltage
X1, Y1 signal line
Claims (22)
上記半導体装置から出力される信号レベルの変化時に、上記終端抵抗を上記伝送媒体に接続して、上記伝送媒体を上記終端電圧に終端させ、その後、上記終端抵抗と上記伝送媒体との接続を遮断する終端抵抗接続手段を設け、
上記終端抵抗は、
上記半導体装置から出力される信号のローレベル電圧値の終端電圧を有する第1の終端抵抗と、
上記半導体装置から出力される信号のハイレベル電圧値の終端電圧を有する第2の終端抵抗とからなり、
上記終端抵抗接続手段は、
上記半導体装置の出力信号と上記第1の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のローレベルからハイレベルの変化を検知して、上記第1の終端抵抗を上記伝送媒体に接続する第1の終端抵抗接続手段と、
上記半導体装置の出力信号と上記第2の終端抵抗の終端電圧との比較により、上記半導体装置の出力信号のハイレベルからローレベルの変化を検知して、上記第2の終端抵抗を上記伝送媒体に接続する第2の終端抵抗接続手段と
を具備することを特徴とする半導体装置の配線方式。In a semiconductor device wiring system for connecting a terminating resistor having a terminating voltage to a transmission medium between semiconductor devices and preventing signal reflection,
When the signal level output from the semiconductor device changes, the terminating resistor is connected to the transmission medium, the transmission medium is terminated to the terminating voltage, and then the connection between the terminating resistor and the transmission medium is cut off. Terminating resistor connection means is provided,
The terminating resistor is
A first terminating resistor having a terminating voltage of a low level voltage value of a signal output from the semiconductor device;
A second termination resistor having a termination voltage of a high-level voltage value of a signal output from the semiconductor device,
The terminating resistor connection means,
By comparing the output signal of the semiconductor device with the terminal voltage of the first terminal resistor, a change in the output signal of the semiconductor device from a low level to a high level is detected, and the first terminal resistor is connected to the transmission medium. First terminating resistor connection means connected to
By comparing the output signal of the semiconductor device with the terminal voltage of the second terminal resistor, a change in the output signal of the semiconductor device from a high level to a low level is detected, and the second terminal resistor is connected to the transmission medium. And a second terminating resistor connection means connected to the semiconductor device.
上記半導体装置内に、伝送の対象となる信号を、上記終端抵抗に電流が流れるオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を復号化する復号化手段を設け、
上記符号化手段で符号化した信号レベルの変化時に、上記終端抵抗接続手段による上記終端抵抗の接続制御を行うことを特徴とする半導体装置の配線方式。The wiring method of a semiconductor device according to claim 1 or 2,
Encoding means for encoding a signal to be transmitted in the semiconductor device so as to reduce an ON state in which a current flows through the terminating resistor, and encoding by another semiconductor device received via the transmission medium. Decoding means for decoding the converted signal,
A wiring method for a semiconductor device, comprising: controlling the connection of the terminating resistor by the terminating resistor connecting means when the signal level encoded by the encoding means changes.
上記符号化手段は、連続する信号を圧縮し、上記復号化手段は、該圧縮された信号を伸長することを特徴とする半導体装置の配線方式。4. The wiring method for a semiconductor device according to claim 3,
2. The wiring method for a semiconductor device according to claim 1, wherein said encoding means compresses a continuous signal, and said decoding means expands said compressed signal.
上記半導体装置内に、伝送の対象となる信号を、連続する信号を圧縮することで上記終端抵抗に電流を流すオン状態を低減するように符号化する符号化手段と、上記伝送媒体を介して受信した他の半導体装置で符号化された信号を伸長して復号化する復号化手段とを設け、上記終端抵抗に流れる電流値と終端抵抗値との積からなる電圧を、上記符号化された信号レべルに対応して変化させることを特徴とする半導体装置の配線方式。A terminating resistor having a terminating voltage for preventing signal reflection is connected on a transmission medium between the semiconductor devices, and the semiconductor device is connected to the terminating voltage by the terminating voltage corresponding to an output signal level. A wiring method for a semiconductor device that controls on / off of a current flow to a resistor, and transmits a voltage change, which is a product of a current value flowing through the terminating resistor and a terminating resistance value, as a signal of the semiconductor device via the transmission medium as a signal of the semiconductor device. At
In the semiconductor device, an encoding means for encoding a signal to be transmitted, so as to reduce an ON state in which a current flows through the terminating resistor by compressing a continuous signal, and via the transmission medium Decoding means for extending and decoding a signal coded by another semiconductor device received, and a voltage formed by a product of a current value flowing through the terminating resistor and a terminating resistance value, A wiring method for a semiconductor device, wherein the wiring method is changed according to a signal level.
上記伝送媒体の特性インピーダンスを測定する測定手段と、該測定手段で測定した上記伝送媒体の特性インピーダンスとのマッチングを取るのに最適な抵抗値の抵抗を、予め用意された抵抗群から選択して、上記伝送媒体に接続する抵抗接続手段とを設けることを特徴とする半導体装置の配線方式。6. The wiring method for a semiconductor device according to claim 1, wherein:
Measuring means for measuring the characteristic impedance of the transmission medium, and a resistor having an optimal resistance value for matching the characteristic impedance of the transmission medium measured by the measuring means is selected from a group of resistors prepared in advance. And a resistance connection means for connecting to the transmission medium.
上記第1の終端抵抗接続手段は、
ソースが上記第1の終端抵抗に接続されドレインが上記伝送媒体に接続されたnMOSトランジスタと該nMOSトランジスタのソースとゲート間に接続された第1の抵抗および上記nMOSトランジスタのドレインとゲート間に接続された第1のコンデンサからなり、
上記第2の終端抵抗接続手段は、
ソースが上記第2の終端抵抗に接続されドレインが上記伝送媒体に接続されたpMOSトランジスタと該pMOSトランジスタのソースとゲート間に接続された第2の抵抗および上記pMOSトランジスタのドレインとゲート間に接続された第2のコンデンサからなる
ことを特徴とする半導体装置の配線方式。2. The wiring method for a semiconductor device according to claim 1, wherein
The first terminating resistor connection means includes:
An nMOS transistor having a source connected to the first terminating resistor and a drain connected to the transmission medium, a first resistor connected between the source and the gate of the nMOS transistor, and a connection between the drain and the gate of the nMOS transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
A pMOS transistor having a source connected to the second terminating resistor and a drain connected to the transmission medium, a second resistor connected between the source and the gate of the pMOS transistor, and a connection between the drain and the gate of the pMOS transistor A wiring method for a semiconductor device, comprising:
上記第1の終端抵抗接続手段は、
エミッタが上記第1の終端抵抗に接続されコレクタが上記伝送媒体に接続されたnpnトランジスタと該npnトランジスタのベースとエミッタ間に接続された第1の抵抗および上記npnトランジスタのベースとコレクタ間に接続された第1のコンデンサからなり、
上記第2の終端抵抗接続手段は、
エミッタが上記第2の終端抵抗に接続されコレクタが上記伝送媒体に接続されたpnpトランジスタと該pnpトランジスタのベースとエミッタ間に接続された第2の抵抗および上記pnpトランジスタのベースとコレクタ間に接続された第2のコンデンサからなる
ことを特徴とする半導体装置の配線方式。2. The wiring method for a semiconductor device according to claim 1, wherein
The first terminating resistor connection means includes:
An npn transistor having an emitter connected to the first terminating resistor, a collector connected to the transmission medium, a first resistor connected between the base and the emitter of the npn transistor, and a connection between the base and the collector of the npn transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
An emitter is connected to the second terminating resistor, a collector is connected to the transmission medium, a second resistor connected between the base and the emitter of the pnp transistor, and a collector connected between the base and the collector of the pnp transistor. A wiring method for a semiconductor device, comprising:
上記伝送媒体でMPUとDRAM間を接続し、該MPUとDRAM間で送受信される信号に対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置の配線方式。A wiring method for a semiconductor device according to claim 1, wherein:
Connecting the MPU and the DRAM with the transmission medium, and performing connection control between the terminating resistor and the transmission medium when the signal level changes for a signal transmitted and received between the MPU and the DRAM. Wiring method for semiconductor devices.
上記伝送媒体の他端の電位が第1電位から第2電位に変化するのに応じて上記pMOSトランジスタのゲートは上記第2電位から第3電位を経て上記第2電位をとり、該第3電位時に上記pMOSトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が上記第2電位から上記第1電位に変化するのに応じて上記nMOSトランジスタのゲートは上記第1電位から第4電位を経て上記第1電位をとり、該第4電位時に上記nMOSトランジスタは抵抗と伝送媒体とを接続し、
上記伝送媒体の他端の電位が変化するときに、上記伝送媒体の特性インピーダンスと上記終端回路の伝送媒体から見た入力インピーダンスの整合が取れるように終端回路が制御されることを特徴とする半導体装置。A pMOS transistor, a resistor, and an nMOS transistor are connected in series between a first operating potential point and a second operating potential point, and one end of a transmission medium is connected between a drain of the pMOS transistor and a drain of the nMOS transistor. A termination circuit having a connection point with
As the potential at the other end of the transmission medium changes from the first potential to the second potential, the gate of the pMOS transistor takes the second potential from the second potential via the third potential, and takes the third potential. Sometimes the pMOS transistor connects the resistor and the transmission medium,
As the potential at the other end of the transmission medium changes from the second potential to the first potential, the gate of the nMOS transistor takes the first potential from the first potential via the fourth potential, and At 4 potentials, the nMOS transistor connects the resistor and the transmission medium,
A semiconductor wherein the termination circuit is controlled such that when the potential at the other end of the transmission medium changes, the characteristic impedance of the transmission medium matches the input impedance of the termination circuit as viewed from the transmission medium. apparatus.
上記伝送媒体の一端と第1動作電位点との間に直列に接続された、第1の終端抵抗とpMOSトランジスタと、
上記伝送媒体の一端と第2動作電位点との間に直列に接続された、第2の終端抵抗とnMOSトランジスタと、
上記伝送媒体の一端と上記pMOSトランジスタのゲートとの間に接続された第1コンデンサと、
上記伝送媒体の一端と上記nMOSトランジスタのゲートとの間に接続された第2コンデンサと、
上記第1動作電位点と上記pMOSトランジスタのゲートとの間に接続された抵抗と、
上記第2動作電位点と上記nMOSトランジスタのゲートとの間に接続された抵抗とを有し、
上記伝送媒体の電位が第1動作電位から第2動作電位に変化するのに応じて上記pMOSトランジスタにより上記第1コンデンサで定められる時間だけ上記第1の終端抵抗を上記伝送媒体に接続し、
上記伝送媒体の電位が第2動作電位から第1動作電位に変化するのに応じて上記nMOSトランジスタにより上記第2コンデンサで定められる時間だけ上記第2の終端抵抗を上記伝送媒体に接続
することを特徴とする半導体装置。A transmission medium;
A first terminating resistor and a pMOS transistor connected in series between one end of the transmission medium and a first operating potential point;
A second terminating resistor and an nMOS transistor connected in series between one end of the transmission medium and a second operating potential point;
A first capacitor connected between one end of the transmission medium and the gate of the pMOS transistor;
A second capacitor connected between one end of the transmission medium and the gate of the nMOS transistor;
A resistor connected between the first operating potential point and the gate of the pMOS transistor;
A resistor connected between the second operating potential point and the gate of the nMOS transistor;
Connecting the first terminating resistor to the transmission medium for a time determined by the first capacitor by the pMOS transistor in response to the potential of the transmission medium changing from the first operating potential to the second operating potential;
Connecting the second terminating resistor to the transmission medium for a time determined by the second capacitor by the nMOS transistor in response to the potential of the transmission medium changing from the second operating potential to the first operating potential. Characteristic semiconductor device.
上記伝送媒体の一端と第1動作電位点との間に直列に接続された、抵抗と第1MOSトランジスタと、
上記伝送媒体の一端と第2動作電位点との間に直列に接続された、抵抗と第2MOSトランジスタと、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第1MOSトランジスタのゲートに出力する第1回路と、
上記伝送媒体の他端の電位の変化の微積分から生成される信号を上記第2MOSトランジスタのゲートに出力する第2回路と
を有し、
上記伝送媒体の電位が上記第1動作電位から上記第2動作電位に変化するのに応じて上記第1回路から出力される信号に基づき上記第1MOSトランジスタをオンオフ制御して抵抗を伝送媒体に接続し、
上記伝送媒体の電位が上記第2動作電位から上記第1動作電位に変化するのに応じて上記第2回路から出力される信号に基づき上記第2MOSトランジスタをオンオフ制御して抵抗を伝送媒体に接続する
ことを特徴とする半導体装置。A transmission medium;
A resistor and a first MOS transistor connected in series between one end of the transmission medium and a first operating potential point;
A resistor and a second MOS transistor connected in series between one end of the transmission medium and a second operating potential point;
A first circuit that outputs a signal generated from a calculus of a change in potential at the other end of the transmission medium to the gate of the first MOS transistor;
A second circuit that outputs a signal generated from a calculus of a change in potential at the other end of the transmission medium to the gate of the second MOS transistor;
When the potential of the transmission medium changes from the first operating potential to the second operating potential, the first MOS transistor is turned on / off based on a signal output from the first circuit to connect a resistor to the transmission medium. And
When the potential of the transmission medium changes from the second operating potential to the first operating potential, the second MOS transistor is turned on and off based on a signal output from the second circuit to connect a resistor to the transmission medium. A semiconductor device characterized in that:
上記第1チップは伝送媒体の一端側に接続され、
上記第2チップは伝送媒体の他端側に接続され、
上記伝送媒体の他端には終端回路が接続され、
上記終端回路は、上記第1チップの出力が第1電位から第2電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第2電位側の終端抵抗に接続して上記第1電位から上記第2電位に変化させ、
上記第1チップの出力が上記第2電位から上記第1電位に変化した時に所定時間だけ上記伝送媒体の他端を上記第1電位側の終端抵抗に接続して上記第2電位から上記第1電位に変化させ、
且つ上記終端回路は、第1トランジスタと、第2トランジスタと、第1抵抗と、第2抵抗、およびコンデンサを有し、
第1動作電位点と上記伝送媒体の他端との間には上記第1トランジスタと上記第1抵抗とが直列に接続され、
第2動作電位点と上記伝送媒体の他端との間には上記第2トランジスタと上記第2抵抗とが直列に接続され、
上記コンデンサは上記第1チップの出力電位の変化を受け、上記第1トランジスタのゲートと上記第2トランジスタのゲートにそれぞれ伝達することを特徴とする半導体装置。An information system in which a first chip on which a memory cell is mounted, a second chip on which a memory cell is mounted, and the first chip and the second chip are connected via a transmission medium,
The first chip is connected to one end of a transmission medium,
The second chip is connected to the other end of the transmission medium,
A terminal circuit is connected to the other end of the transmission medium,
The terminating circuit connects the other end of the transmission medium to the terminating resistor on the second potential side for a predetermined time when the output of the first chip changes from the first potential to the second potential. Change to the second potential,
When the output of the first chip changes from the second potential to the first potential, the other end of the transmission medium is connected to the terminating resistor on the first potential side for a predetermined time and the first potential is changed from the second potential to the first potential. Change to potential,
The termination circuit has a first transistor, a second transistor, a first resistor, a second resistor, and a capacitor,
The first transistor and the first resistor are connected in series between a first operating potential point and the other end of the transmission medium,
The second transistor and the second resistor are connected in series between a second operating potential point and the other end of the transmission medium,
2. The semiconductor device according to claim 1, wherein the capacitor receives a change in the output potential of the first chip and transmits the change to the gate of the first transistor and the gate of the second transistor.
上記第1チップおよび上記第2チップは、
上記メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路は、上記論理回路により上記メモリセルから読み出された信号を符号化して上記伝送媒体に出力する手段を有することを特徴とする半導体装置。The semiconductor device according to claim 15, wherein:
The first chip and the second chip,
A logic circuit for controlling data input / output of the memory cell;
A data input / output circuit that controls input / output of data to be input / output controlled by the logic circuit to / from the transmission medium,
The semiconductor device according to claim 1, wherein the data input / output circuit includes means for encoding a signal read from the memory cell by the logic circuit and outputting the encoded signal to the transmission medium.
上記終端抵抗として、信号のローレベル電圧値の終端電圧を有する第1の終端抵抗と、信号のハイレベル電圧値の終端電圧を有する第2の終端抵抗とを具備し、
上記伝送媒体上の信号と上記第1の終端抵抗の終端電圧との比較により、上記信号のローレベルからハイレベルの変化を検知し、検知した信号レベルの変化時に、上記第1の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第1の終端抵抗と上記伝送媒体との接続を遮断する第1の終端抵抗接続手段と、
上記伝送媒体上の信号と上記第2の終端抵抗の終端電圧との比較により、上記信号のハイレベルからローレベルの変化を検知し、検知した信号レベルの変化時に、上記第2の終端抵抗を上記伝送媒体に接続して上記伝送媒体を上記終端電圧に終端させ、その後、上記第2の終端抵抗と上記伝送媒体との接続を遮断する第2の終端抵抗接続手段と
を具備することを特徴とする半導体装置。A semiconductor device in which a termination resistor having a termination voltage and preventing reflection of a signal is connected on a signal transmission medium,
As the terminating resistor, a first terminating resistor having a terminating voltage having a low-level voltage value of a signal, and a second terminating resistor having a terminating voltage having a high-level voltage value of a signal,
By comparing the signal on the transmission medium with the terminal voltage of the first terminating resistor, a change from a low level to a high level of the signal is detected. When the detected signal level changes, the first terminating resistor is changed. First terminating resistor connection means for connecting to the transmission medium and terminating the transmission medium to the terminating voltage, and thereafter disconnecting the connection between the first terminating resistor and the transmission medium;
By comparing the signal on the transmission medium with the terminal voltage of the second terminating resistor, a change in the signal from a high level to a low level is detected, and when the detected signal level changes, the second terminating resistor is changed. The transmission medium is connected to the transmission medium, the transmission medium is terminated to the termination voltage, and thereafter, the second termination resistance and second termination resistance connection means for disconnecting the connection with the transmission medium are provided. Semiconductor device.
上記第1の終端抵抗接続手段は、
ソースが上記第1の終端抵抗に接続されドレインが上記伝送媒体に接続されたnMOSトランジスタと該nMOSトランジスタのソースとゲート間に接続された第1の抵抗および上記nMOSトランジスタのドレインとゲート間に接続された第1のコンデンサからなり、
上記第2の終端抵抗接続手段は、
ソースが上記第2の終端抵抗に接続されドレインが上記伝送媒体に接続されたpMOSトランジスタと該pMOSトランジスタのソースとゲート間に接続された第2の抵抗および上記pMOSトランジスタのドレインとゲート間に接続された第2のコンデンサからなる
ことを特徴とする半導体装置。The semiconductor device according to claim 18, wherein:
The first terminating resistor connection means includes:
An nMOS transistor having a source connected to the first terminating resistor and a drain connected to the transmission medium, a first resistor connected between the source and the gate of the nMOS transistor, and a connection between the drain and the gate of the nMOS transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
A pMOS transistor having a source connected to the second terminating resistor and a drain connected to the transmission medium, a second resistor connected between the source and the gate of the pMOS transistor, and a connection between the drain and the gate of the pMOS transistor A semiconductor device comprising a second capacitor formed as described above.
上記第1の終端抵抗接続手段は、
エミッタが上記第1の終端抵抗に接続されコレクタが上記伝送媒体に接続されたnpnトランジスタと該npnトランジスタのベースとエミッタ間に接続された第1の抵抗および上記npnトランジスタのベースとコレクタ間に接続された第1のコンデンサからなり、
上記第2の終端抵抗接続手段は、
エミッタが上記第2の終端抵抗に接続されコレクタが上記伝送媒体に接続されたpnpトランジスタと該pnpトランジスタのベースとエミッタ間に接続された第2の抵抗および上記pnpトランジスタのベースとコレクタ間に接続された第2のコンデンサからなる
ことを特徴とする半導体装置。The semiconductor device according to claim 18, wherein:
The first terminating resistor connection means includes:
An npn transistor having an emitter connected to the first terminating resistor, a collector connected to the transmission medium, a first resistor connected between the base and the emitter of the npn transistor, and a connection between the base and the collector of the npn transistor Consisting of a first capacitor,
The second terminating resistor connection means includes:
An emitter is connected to the second terminating resistor, a collector is connected to the transmission medium, a second resistor connected between the base and the emitter of the pnp transistor, and a collector connected between the base and the collector of the pnp transistor. A semiconductor device comprising a second capacitor formed as described above.
メモリセルと、
該メモリセルのデータ入出力を制御する論理回路と、
該論理回路で入出力制御するデータの上記伝送媒体との入出力を制御するデータ入出力回路とを有し、
該データ入出力回路により上記伝送媒体に出力されるデータに対して上記信号レベルの変化時における上記終端抵抗と上記伝送媒体との接続制御を行うことを特徴とする半導体装置。The semiconductor device according to any one of claims 18 to 20, wherein
A memory cell,
A logic circuit for controlling data input / output of the memory cell;
A data input / output circuit that controls input / output of data to be input / output controlled by the logic circuit to / from the transmission medium,
A semiconductor device, wherein the data input / output circuit controls connection between the terminating resistor and the transmission medium when the signal level changes for data output to the transmission medium.
上記伝送媒体を介してDRAMに接続されることを特徴とする半導体装置。22. The semiconductor device according to claim 18, wherein:
A semiconductor device connected to a DRAM via the transmission medium.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17920793A JP3543336B2 (en) | 1993-07-20 | 1993-07-20 | Semiconductor device and wiring method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17920793A JP3543336B2 (en) | 1993-07-20 | 1993-07-20 | Semiconductor device and wiring method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0774606A JPH0774606A (en) | 1995-03-17 |
JP3543336B2 true JP3543336B2 (en) | 2004-07-14 |
Family
ID=16061805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17920793A Expired - Fee Related JP3543336B2 (en) | 1993-07-20 | 1993-07-20 | Semiconductor device and wiring method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3543336B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11569836B2 (en) | 2020-10-16 | 2023-01-31 | Samsung Electronics Co., Ltd. | Multi-level signal generator and memory device including the same |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5731711A (en) * | 1996-06-26 | 1998-03-24 | Lucent Technologies Inc. | Integrated circuit chip with adaptive input-output port |
US6686762B2 (en) * | 2000-12-11 | 2004-02-03 | Intel Corporation | Memory module using DRAM package to match channel impedance |
EP1291778B1 (en) * | 2001-04-24 | 2007-06-27 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US6675272B2 (en) | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US6864896B2 (en) | 2001-05-15 | 2005-03-08 | Rambus Inc. | Scalable unified memory architecture |
JP3799251B2 (en) | 2001-08-24 | 2006-07-19 | エルピーダメモリ株式会社 | Memory device and memory system |
JP4501951B2 (en) | 2007-03-27 | 2010-07-14 | 日本電気株式会社 | Differential transmission circuit, disk array device, and output signal setting method |
US8274308B2 (en) * | 2010-06-28 | 2012-09-25 | Intel Corporation | Method and apparatus for dynamic memory termination |
-
1993
- 1993-07-20 JP JP17920793A patent/JP3543336B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11569836B2 (en) | 2020-10-16 | 2023-01-31 | Samsung Electronics Co., Ltd. | Multi-level signal generator and memory device including the same |
Also Published As
Publication number | Publication date |
---|---|
JPH0774606A (en) | 1995-03-17 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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