JP3542326B2

JP3542326B2 - Method for manufacturing multilayer wiring structure

Info

Publication number: JP3542326B2
Application number: JP2000292311A
Authority: JP
Inventors: 正三新宮原; 隆行高萩; 弘之坂上
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2000-09-26
Filing date: 2000-09-26
Publication date: 2004-07-14
Anticipated expiration: 2020-09-26
Also published as: JP2002110784A

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線構造の製造方法に関し、特に、上層配線層と下層配線層との間を接続するビアコンタクト構造の製造方法に関する。
【０００２】
【従来の技術】
図４は、一般的な多層配線構造２０の断面図である。かかる多層配線構造２０では、トランジスタ等の素子（図示せず）が形成された半導体基板１上に、絶縁膜２と下層配線層３とが形成されている。下層配線層３は、半導体基板１に形成された素子（図示せず）に接続されている。図４では、下層配線層３は紙面に垂直な方向に延びている。
絶縁膜２上には、層間絶縁膜４が形成され、例えば横断面が略円形のビアホールが下層配線層３上の位置に設けられる。ビアホール内には、バリアメタル層５、めっき層７が順次形成され、ビアコンタクトが形成される。更に、層間絶縁膜４上には、ビアコンタクトと電気的に接続された上層配線層８が形成される。図４では、上層配線層８は紙面に平行な方向に延びている。
このように、下層配線層３と上層配線層８とがビアコンタクトを介して電気的に接続されて、多層配線構造２０が形成される。
【０００３】
図５は、電解めっき法を用いた従来の多層配線構造の製造工程である。まず、工程（ａ）に示すように、一般的な方法を用いて、半導体基板１上に絶縁膜２、下層配線層３を形成し、その上に層間絶縁膜４を形成する。
【０００４】
次に、工程（ｂ）に示すように、下層配線層３上の層間絶縁膜４に、例えば断面が略円形のビアホール８を形成し、その内壁にバリアメタル層５を形成する。なお、工程（ｂ）以下の工程では、半導体基板１が省略されている。
【０００５】
次に、工程（ｃ）に示すように、スパッタ法で、後に行われる電解めっき法に用いるシード層６を形成する。
【０００６】
最後に、工程（ｄ）に示すように、電解めっき法を用いて、シード層６上にめっき層７を形成して、ビアホール８を埋め込み、ビアコンタクトを形成する。
【０００７】
層間絶縁膜４上のシード層６、めっき層７をＣＭＰ法等により除去し、ビアコンタクトと電気的に接続するように上層配線層（図示せず）を形成する。かかる工程により、図４に示す多層配線構造２０が形成される。
【０００８】
【発明が解決しようとする課題】
しかし、回路の高集積化、小型化に伴い、回路に使用される多層配線構造のビアホールのアスペクト比（深さ／直径）が大きくなり、スパッタで形成されたシード層６の膜厚の均一性が悪くなる。特に、図５（ｃ）に示すように、ビアホール８の側面において、シード層６の厚みが部分的に薄くなったり、又はシード層６が部分的に形成されなかったりする。この結果、シード層６を用いた電解めっき工程において、シード層６の薄いビアホールの側面上には、めっき層７が十分に形成されず、図５（ｄ）に示すようなボイド１２が形成され、ビアコンタクトの高抵抗化や断線の原因となっていた。
【０００９】
これに対して、近年、無電解めっき法を用いたビアコンタクトの形成方法が提案されている。図６は、無電解めっき法を用いた多層配線構造の製造工程である。
図５（ａ）（ｂ）と同様の方法で、図６（ａ）に示すように、層間絶縁膜４中に、表面がバリアメタル層５で覆われたビアホール８を形成する。なお、図６（ａ）〜（ｃ）では、半導体基板１は省略されている。
【００１０】
次に、図６（ｂ）に示すように、層間絶縁膜４の表面上、及びビアホール８の底面及び側面上に、略均一な厚みの貴金属の触媒層９を湿式法で形成する。
【００１１】
最後に、無電解めっき法を用いて、触媒層９上に無電解めっき層１０を成長させる。一般に、無電解めっき法では、触媒層９上の全面で触媒反応が略均一に起きるため、全面に渡って略均一な厚みのめっき層１０を形成することができる。
しかしながら、ビアホール８のアスペクト比が高くなると、ビアホール８内へのめっき液の供給が不十分となり、ビアホール８の底面近傍で、めっき層１０の堆積速度が遅くなる。この結果、図６（ｃ）に符号１２で示したようなボイドが発生し、無電解めっき法を用いた場合であっても、ビアコンタクトの高抵抗化や断線が発生していた。
【００１２】
そこで、本発明は、高集積化、小型化された回路において、無電解めっき法を用いて、アスペクト比の高いビアホールを埋め込んでビアコンタクトを形成した多層配線構造を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、層間絶縁膜を挟むように配線層を設け、該配線層間をビアコンタクトで接続する多層配線構造の製造方法であって、基板を準備する工程と、該基板上に下層配線層を形成する工程と、該下層配線層を覆うように層間絶縁膜を形成する工程と、該下層配線層上の該層間絶縁膜を貫通し、該下層配線層が露出するように、ビアホールを形成する工程と、該下層配線層と電気的に接続するように該ビアホールにめっき金属層を埋め込み、ビアコンタクトとするビアコンタクト形成工程と、該ビアコンタクトと電気的に接続するように、該層間絶縁膜上に上層配線層を形成する工程とを含み、該ビアコンタクト形成工程が、該ビアホールの底面上及び側面上に、膜厚が略均一な触媒層を形成する工程と、該側壁上の該触媒層を基板バイアススパッタ法で除去し、該底面上に該触媒層を残す工程と、該触媒層上に該ビアホールの上方に向って該めっき金属層を成長させ、該めっき金属層で該ビアホールを充填する無電解めっき工程とを含むことを特徴とする多層配線構造の製造方法である。
かかる製造方法では、ビアホールの底面から開口部に向ってめっき層が堆積されるため、従来の方法で発生していたボイドが形成されることなく、ビアホールをめっき層で埋め込むことができる。これにより、ボイドの発生に起因するビアコンタクトの高抵抗化や断線を防止することができる。また、ビアホールの底面上に触媒層を形成することにより、触媒層を用いた無電解めっき工程でのボイドの発生を防止することができる。
【００１４】
また、本発明は、層間絶縁膜を挟むように配線層を設け、該配線層間をビアコンタクトで接続する多層配線構造の製造方法であって、基板を準備する工程と、該基板上に下層配線層を形成する工程と、該下層配線層を覆うように層間絶縁膜を形成する工程と、該下層配線層上の該層間絶縁膜を貫通し、該下層配線層が露出するように、ビアホールを形成する工程と、該下層配線層と電気的に接続するように該ビアホールにめっき金属層を埋め込み、ビアコンタクトとするビアコンタクト形成工程と、該ビアコンタクトと電気的に接続するように、該層間絶縁膜上に上層配線層を形成する工程とを含み、該ビアコンタクト形成工程が、ドライプロセスにより、該ビアホールの底面上及び側面上に、該側面上より該底面上でその膜厚が厚くなるように、触媒層を形成する工程と、該触媒層をウエットエッチングで除去して、該底面上に該触媒層を残す工程と、該触媒層を用いた無電解めっき法により、該触媒層上に該ビアホールの上方に向って該めっき金属層を成長させ、該めっき金属層で該ビアホールを充填する無電解めっき工程とを含むことを特徴とする多層配線構造の製造方法でもある。
【００１５】
上記触媒層の膜厚は、上記底面上において、上記側面上における膜厚の２倍以上の膜厚であることが好ましい。
ウエットエッチング工程を用いて、ビアホールの側面上の触媒層のみを選択的に除去できるからである。
【００１６】
上記側面上の上記触媒層を除去する工程は、粘性を１０センチポアズ以上に調整したエッチング液を用いたウエットエッチング工程でも良い。
ビアホールの底面上の触媒層へのエッチング液の供給を抑制し、側面上の触媒層のみを選択的に除去できるからである。
【００１７】
上記触媒層は、上記ビアホールの上記底面上、及び該底面近傍の上記側面上に連続して設けられるものであっても良い。
【００１８】
上記触媒層は、パラジウム、白金、ルテニウム、ロジウム、イリジウム及び金からなる群より選択される一の金属からなることが好ましい。
【００１９】
上記めっき金属層は、銅、アルミニウム及び銀からなる群より選択された一の金属からなることが好ましい。
【００２０】
【発明の実施の形態】
実施の形態１
図１は、本実施の形態にかかる多層配線構造の製造工程の断面図である。かかる方法では、まず、図１（ａ）に示すように、半導体基板１が準備される。半導体基板１には、例えば、シリコン基板が使用される。半導体基板１上には、トランジスタ等の半導体素子が、一般的な製造プロセスを用いて形成される。
【００２１】
半導体基板１上には、例えば、酸化シリコンからなる絶縁膜２と、例えば銅からなる下層配線層３が形成される。下層配線層３は、半導体基板１に形成されたトランジスタ（図示せず）等と接続されている。図１（ａ）では、下層配線層３は、紙面に垂直な方向に伸びている。
【００２２】
続いて、絶縁膜２、下層配線層３上の全面に、例えば酸化シリコンからなる層間絶縁膜４が形成される。層間絶縁膜４の下層配線層３上には、一般的なリソグラフィ工程、エッチング工程を用いてビアホール８が形成される。ビアホール８は、例えば横断面が円形であり、その底部には下層配線層３の表面が露出している。
【００２３】
続いて、ビアホール８の底面及び側面を覆うように、例えばＴａ、ＴａＮ、ＴｉＮ、ＷＮのようなバリアメタル層５が、スパッタ法を用いて形成される。かかるバリアメタル層５は、ビアホール８に埋め込まれる銅が、後の工程で層間絶縁膜４内に拡散するのを防止する。ビアホール８に埋め込む金属の種類によってはバリアメタル層５を設けないことも可能である。
【００２４】
次に、図１（ｂ）に示すように、触媒金属コロイド吸着法を用いて、無電解めっき法に使用する触媒層９が形成される。具体的には、例えば、塩化スズ水溶液を用いて、ビアホール８の内部表面及び層間絶縁膜４上にスズを吸着させた後に、塩化パラジウム水溶液を用いてスズをパラジウムで置換し、パラジウムコロイドからなる触媒層９が形成される。触媒層９の膜厚は、ビアコンタクトの電気抵抗が大きくならないように、１０ｎｍ以下であることが好ましい。
なお、図１（ａ）から（ｅ）では、基板１は省略されている。
【００２５】
次に、図１（ｃ）に示すように、Ａｒ、Ｎ_２、ＮＨ_３等のプラズマを用いたスパッタにより、ビアホール８の底面上及びかかる底面近傍の側面上にのみ触媒層９が残るように触媒層９を除去する。この場合、ビアホール８の側面上の触媒層９は、スパッタされた後にビアホール８の底面近傍に再付着する。かかるスパッタでは、例えば半導体基板１に高周波バイアスを印加することにより、方向性を有するイオンビームを半導体基板１上に照射することができる。ビアホール８の底面上の触媒層９がスパッタされるのを防止するために、圧力が１００ｍＴｏｒｒ以上、印加される高周波バイアスが３００Ｖ以下の条件で、スパッタが行われることが好ましい。
なお、図１（ｃ）では、ビアホール８の側面上にも触媒層９を残したが、側面上の触媒層９をすべて除去して底面上にのみ残してもかまわない。
【００２６】
次に、図１（ｄ）に示すように、パラジウムからなる触媒層９を用いた無電解めっき法により、銅の無電解めっき層１０が触媒層９上に形成される。この場合、無電解めっき層１０は、触媒層９の表面からビアホール８の上方に向かって堆積される。このため、ビアホール８は下方から上方に向かって埋め込まれていくため、図６（ｃ）に示すような、従来の無電解めっき法で発生していたボイド１２の発生を防止することができる。最終的に、図１（ｄ）に示すように、ビアホール８が無電解めっき層１０で埋め込まれた状態で、無電解めっき工程を終了させる。
【００２７】
最後に、図１（ｅ）に示すように、ＣＭＰ法等を用いて、層間絶縁膜４の表面から上方に突出した無電解めっき層１０を除去し、その上に、例えば銅からなる上層配線層１１を形成する。図１（ｅ）では、上層配線層１１は、紙面に平行な方向に延びている。
以上の工程により、下層配線層３と上層配線層１１とが、無電解めっき層１０を含むビアコンタクトにより接続された多層配線構造が形成される。
【００２８】
実施の形態２
図２は、本実施の形態にかかる他の多層配線構造の製造工程の断面図である。かかる方法では、まず、上述の図１（ａ）の工程と同様の工程により、図２（ａ）に示すバリアメタル層５が設けられたビアホール８が形成される。なお、図２（ａ）から（ｅ）では、基板１は省略されている。
【００２９】
次に、図２（ｂ）に示すように、ビアホールの底面及び側面を覆うように、例えばパラジウムからなる触媒層９が形成される。触媒層９の形成には、例えば、イオン化スパッタ法、イオンビーム蒸着法、アーク放電堆積法、クラスターイオンビーム蒸着法のようなドライプロセスが用いられる。
かかるドライプロセスでは、触媒層９が異方性を持って堆積される。即ち、ビアホール８内において、触媒層９の膜厚は、側面上より底面上の方が厚く形成される。特に、底面上の触媒層９の膜厚が、側面上の触媒層９の膜厚の２倍以上であることが好ましい。なお、ビアコンタクトの電気抵抗を大きくしないために、触媒層９の膜厚は、１０ｎｍ以下であることが好ましい。
【００３０】
次に、図２（ｃ）に示すように、層間絶縁膜４上の触媒層９が、ＣＭＰ法により除去される。
【００３１】
次に、図２（ｄ）に示すように、ウエットエッチング法を用いて、ビアホール８の側面上の触媒層９を選択的に除去し、ビアホール８の底面上にのみ触媒層９を残す。上述のように、触媒層９の膜厚は、底面上で側面上より厚くなっているため、通常の等方性エッチングを行うことにより、側面上の触媒層９を選択的に除去することができる。エッチング液としては、塩酸、硝酸及び酢酸の混合液、塩酸と硝酸の混合液等を使用することができる。
【００３２】
一方、エッチング液の粘性を調整することにより、ビアホール８の底面へのエッチング液の供給を抑制した選択エッチングが可能となる。即ち、ビアホールのアスペクト比が大きい場合、エッチング液の粘性を大きくするとビアホールにエッチング液が入りにくくなり、ビアホールの開口部近傍の触媒層９のみを選択的なエッチングすることができる。
かかる方法により、ビアホール８の底部に触媒層９を残しながら、側面上の触媒層９のみを選択的に除去することができる。
また、上記図２（ｃ）の工程で行ったＣＭＰ工程を省略し、ビアホール８の側面上の触媒層９と同時に、層間絶縁膜４上の触媒層９を除去することも可能である。
【００３３】
なお、図２（ｄ）では、ビアホール８の底面上にのみ触媒層９を残したが、図１（ｃ）のように、底面近傍の側面上に触媒層９を残してもかまわない。
【００３４】
次に、図２（ｅ）に示すように、無電解めっき法により触媒層９上に銅からなる無電解めっき層１０を堆積させる。無電解めっき層１０はビアホール８内を埋め込むように堆積され、これによりビアコンタクトが形成される。めっき層１０は、ビアホール８の下方から上方に向かって、ビアホール８を埋め込むように堆積される。このため、めっき層１０中にボイドは発生しない。
最後に、層間絶縁膜４上の無電解めっき層１０をＣＭＰ法により除去し、更に、例えば銅からなる上層配線層１１が形成される。かかる工程により、多層配線構造を得ることができる。
【００３５】
参考例
図３は、参考例にかかる他の多層配線構造の製造工程の断面図である。かかる方法では、まず、上述の図１（ａ）の工程と同様の工程により、図３（ａ）に示すバリアメタル層５が設けられたビアホール８が形成される。なお、図３（ａ）から（ｅ）の工程においても、基板１が省略されている。
【００３６】
次に、図２（ｂ）に示すように、層間絶縁膜４上に、ビアホール８を埋め込むようにフォトレジスト層１１を形成する。更に、一般的な、フォトリソグラフィ工程を用いて、ビアホール８の内部のフォトレジスト層１１に、ビアホール８の直径より小さい直径を有する孔部を設ける。孔部の底面には、ビアホール８内に設けられたバリアメタル層５が露出している。
【００３７】
次に、図３（ｃ）に示すように、例えば触媒金属コロイド吸着法を用いて、触媒層９が孔部の底面上に形成される。
【００３８】
次に、図３（ｄ）に示すように、フォトレジスト層１１を除去することにより、ビアホール８の底面上の一部に触媒層９を形成することができる。
なお、触媒層９は、図３（ｃ）の工程で、例えばドライプロセスにより、フォトレジスト層１１の上部と、孔部の底部に触媒層９を形成し、図３（ｄ）の工程で、フォトレジスト層１１上の触媒層９をリフトオフすることにより形成してもかまわない。
【００３９】
次に、図３（ｅ）に示すように、無電解めっき法により触媒層９上に銅からなる無電解めっき層１０を堆積させる。無電解めっき層１０はビアホール８内を埋め込むように堆積され、これによりビアコンタクトが形成される。この場合も、ビアホール８の下方から上方に向かって、めっき層１０が堆積されるため、めっき層１０中にボイドは発生しない。
最後に、層間絶縁膜４上の無電解めっき層１０をＣＭＰ法により除去し、更に、例えば銅からなる上層配線層１１が形成される。かかる工程により、多層配線構造を得ることができる。
【００４０】
なお、実施の形態１、２及び参考例では、触媒層９にパラジウムを用い、無電解めっき層１０として銅を埋め込む場合について説明したが、触媒層９には、パラジウムの他に、白金、ルテニウム、ロジウム、イリジウム、金等を用いることもできる。また、無電解めっき層１０には、銅の他に、アルミニウム、銀等を用いることもできる。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明にかかる多層配線構造の製造方法では、ビアホールの底面から開口部に向かってめっき層が堆積されるため、ボイドが発生することなくビアホールをめっき層で埋め込むことができる。
この結果、ボイドの発生に起因するビアコンタクトの高抵抗化、断線等を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる多層配線構造の製造工程の断面図である。
【図２】本発明の第２の実施の形態にかかる多層配線構造の製造工程の断面図である。
【図３】本発明の参考例にかかる多層配線構造の製造工程の断面図である。
【図４】従来の多層配線構造の断面図である。
【図５】従来の多層配線構造の製造工程の断面図である。
【図６】従来の多層配線構造の製造工程の断面図である。
【符号の説明】
１...半導体基板、２...絶縁膜、３...下層配線層、４...層間絶縁膜、５...バリアメタル層、６...シード層、７...めっき層、８...ビアホール、９...触媒層、１０...めっき層、１１...上層配線層、１２...ボイド、２０...多層配線構造。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a multilayer wiring structure, and more particularly to a method for manufacturing a via contact structure that connects between an upper wiring layer and a lower wiring layer.
[0002]
[Prior art]
FIG. 4 is a sectional view of a general multilayer wiring structure 20. In such a multilayer wiring structure 20, an insulating film 2 and a lower wiring layer 3 are formed on a semiconductor substrate 1 on which elements such as transistors (not shown) are formed. The lower wiring layer 3 is connected to an element (not shown) formed on the semiconductor substrate 1. In FIG. 4, the lower wiring layer 3 extends in a direction perpendicular to the paper surface.
An interlayer insulating film 4 is formed on the insulating film 2, and for example, a via hole having a substantially circular cross section is provided at a position on the lower wiring layer 3. In the via hole, a barrier metal layer 5 and a plating layer 7 are sequentially formed, and a via contact is formed. Further, an upper wiring layer 8 electrically connected to the via contact is formed on the interlayer insulating film 4. In FIG. 4, the upper wiring layer 8 extends in a direction parallel to the paper surface.
In this way, the lower wiring layer 3 and the upper wiring layer 8 are electrically connected via the via contact, and the multilayer wiring structure 20 is formed.
[0003]
FIG. 5 shows a manufacturing process of a conventional multilayer wiring structure using an electrolytic plating method. First, as shown in step (a), an insulating film 2 and a lower wiring layer 3 are formed on a semiconductor substrate 1 by using a general method, and an interlayer insulating film 4 is formed thereon.
[0004]
Next, as shown in step (b), for example, a via hole 8 having a substantially circular cross section is formed in the interlayer insulating film 4 on the lower wiring layer 3, and a barrier metal layer 5 is formed on the inner wall thereof. In the steps after the step (b), the semiconductor substrate 1 is omitted.
[0005]
Next, as shown in step (c), a seed layer 6 used for an electrolytic plating method performed later is formed by a sputtering method.
[0006]
Finally, as shown in step (d), a plating layer 7 is formed on the seed layer 6 by using an electrolytic plating method, the via holes 8 are buried, and via contacts are formed.
[0007]
The seed layer 6 and the plating layer 7 on the interlayer insulating film 4 are removed by a CMP method or the like, and an upper wiring layer (not shown) is formed so as to be electrically connected to the via contact. Through these steps, the multilayer wiring structure 20 shown in FIG. 4 is formed.
[0008]
[Problems to be solved by the invention]
However, with high integration and miniaturization of the circuit, the aspect ratio (depth / diameter) of the via hole of the multilayer wiring structure used in the circuit increases, and the uniformity of the thickness of the seed layer 6 formed by sputtering is increased. Gets worse. In particular, as shown in FIG. 5C, on the side surface of the via hole 8, the thickness of the seed layer 6 is partially reduced, or the seed layer 6 is not partially formed. As a result, in the electrolytic plating process using the seed layer 6, the plating layer 7 is not sufficiently formed on the side surface of the thin via hole of the seed layer 6, and the void 12 as shown in FIG. This causes the via contact to have a high resistance and a disconnection.
[0009]
On the other hand, in recent years, a method of forming a via contact using an electroless plating method has been proposed. FIG. 6 shows a manufacturing process of a multilayer wiring structure using an electroless plating method.
6A, a via hole 8 whose surface is covered with the barrier metal layer 5 is formed in the interlayer insulating film 4, as shown in FIG. 6A. In FIGS. 6A to 6C, the semiconductor substrate 1 is omitted.
[0010]
Next, as shown in FIG. 6B, a noble metal catalyst layer 9 having a substantially uniform thickness is formed on the surface of the interlayer insulating film 4 and on the bottom and side surfaces of the via hole 8 by a wet method.
[0011]
Finally, an electroless plating layer 10 is grown on the catalyst layer 9 by using an electroless plating method. In general, in the electroless plating method, since the catalytic reaction occurs substantially uniformly on the entire surface of the catalyst layer 9, the plating layer 10 having a substantially uniform thickness can be formed over the entire surface.
However, when the aspect ratio of the via hole 8 increases, the supply of the plating solution into the via hole 8 becomes insufficient, and the deposition rate of the plating layer 10 decreases near the bottom surface of the via hole 8. As a result, voids as indicated by reference numeral 12 in FIG. 6C were generated, and even when the electroless plating method was used, the via contact had a high resistance or a disconnection occurred.
[0012]
Therefore, an object of the present invention is to provide a multilayer wiring structure in which via holes having a high aspect ratio are buried by using an electroless plating method to form via contacts in a highly integrated and miniaturized circuit.
[0013]
[Means for Solving the Problems]
The present invention is a method for manufacturing a multilayer wiring structure in which wiring layers are provided so as to sandwich an interlayer insulating film, and the wiring layers are connected by via contacts. The method includes the steps of: preparing a substrate; and forming a lower wiring layer on the substrate. Forming, forming an interlayer insulating film so as to cover the lower wiring layer, and forming a via hole so as to penetrate the interlayer insulating film on the lower wiring layer and expose the lower wiring layer. A step of forming a via contact by burying a plated metal layer in the via hole so as to be electrically connected to the lower wiring layer and forming a via contact; and forming the interlayer insulating film so as to be electrically connected to the via contact. Forming a catalyst layer having a substantially uniform thickness on the bottom surface and side surfaces of the via hole, and forming the catalyst layer on the side wall. Layer bias substrate Removing by a putter method and leaving the catalyst layer on the bottom surface; and growing the plating metal layer on the catalyst layer toward the upper side of the via hole and filling the via hole with the plating metal layer. And a plating process.
In such a manufacturing method, since the plating layer is deposited from the bottom surface of the via hole toward the opening, the via hole can be filled with the plating layer without forming a void generated by the conventional method. As a result, it is possible to prevent the via contact from having a high resistance and disconnection due to the generation of voids. Further, by forming the catalyst layer on the bottom surface of the via hole, it is possible to prevent generation of voids in the electroless plating step using the catalyst layer.
[0014]
Further, the present invention is a method for manufacturing a multilayer wiring structure in which a wiring layer is provided so as to sandwich an interlayer insulating film and the wiring layer is connected by a via contact. Forming a layer, forming an interlayer insulating film so as to cover the lower wiring layer, and forming a via hole so as to penetrate the interlayer insulating film on the lower wiring layer and expose the lower wiring layer. Forming a via-contact, forming a via-contact as a via-contact by embedding a plating metal layer in the via-hole so as to be electrically connected to the lower wiring layer, and forming the interlayer into the via-contact so as to be electrically connected to the via-contact. Forming an upper wiring layer on the insulating film, wherein the via contact forming step is such that the dry process increases the film thickness on the bottom surface and on the side surface of the via hole on the bottom surface than on the side surface. Yo Forming a catalyst layer, removing the catalyst layer by wet etching to leave the catalyst layer on the bottom surface, and electroless plating using the catalyst layer, on the catalyst layer, An electroless plating step of growing the plated metal layer toward above the via hole and filling the via hole with the plated metal layer.
[0015]
The catalyst layer preferably has a thickness on the bottom surface that is twice or more the thickness on the side surfaces.
This is because only the catalyst layer on the side surface of the via hole can be selectively removed by using the wet etching process.
[0016]
The step of removing the catalyst layer on the side surface may be a wet etching step using an etchant having a viscosity adjusted to 10 centipoise or more.
This is because the supply of the etching solution to the catalyst layer on the bottom surface of the via hole can be suppressed, and only the catalyst layer on the side surface can be selectively removed.
[0017]
The catalyst layer may be provided continuously on the bottom surface of the via hole and on the side surface near the bottom surface.
[0018]
The catalyst layer is preferably made of one metal selected from the group consisting of palladium, platinum, ruthenium, rhodium, iridium and gold.
[0019]
The plating metal layer is preferably made of one metal selected from the group consisting of copper, aluminum and silver.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1
FIG. 1 is a cross-sectional view of a manufacturing process of the multilayer wiring structure according to the present embodiment. In this method, first, as shown in FIG. 1A, a semiconductor substrate 1 is prepared. As the semiconductor substrate 1, for example, a silicon substrate is used. Semiconductor elements such as transistors are formed on the semiconductor substrate 1 by using a general manufacturing process.
[0021]
An insulating film 2 made of, for example, silicon oxide and a lower wiring layer 3 made of, for example, copper are formed on the semiconductor substrate 1. The lower wiring layer 3 is connected to a transistor (not shown) formed on the semiconductor substrate 1 and the like. In FIG. 1A, the lower wiring layer 3 extends in a direction perpendicular to the paper surface.
[0022]
Subsequently, an interlayer insulating film 4 made of, for example, silicon oxide is formed on the entire surface of the insulating film 2 and the lower wiring layer 3. Via holes 8 are formed on lower wiring layer 3 of interlayer insulating film 4 by using a general lithography process and an etching process. The via hole 8 has a circular cross section, for example, and the surface of the lower wiring layer 3 is exposed at the bottom.
[0023]
Subsequently, a barrier metal layer 5 such as Ta, TaN, TiN, or WN is formed using a sputtering method so as to cover the bottom and side surfaces of the via hole 8. The barrier metal layer 5 prevents copper embedded in the via hole 8 from diffusing into the interlayer insulating film 4 in a later step. The barrier metal layer 5 may not be provided depending on the type of metal to be embedded in the via hole 8.
[0024]
Next, as shown in FIG. 1B, a catalyst layer 9 used for the electroless plating method is formed by using a catalytic metal colloid adsorption method. Specifically, for example, after tin is adsorbed on the inner surface of the via hole 8 and on the interlayer insulating film 4 using an aqueous tin chloride solution, tin is replaced with palladium using an aqueous palladium chloride solution, and is made of a palladium colloid. The catalyst layer 9 is formed. The thickness of the catalyst layer 9 is preferably 10 nm or less so that the electric resistance of the via contact does not increase.
In FIGS. 1A to 1E, the substrate 1 is omitted.
[0025]
Next, as shown in FIG. 1C, the catalyst layer 9 is left only on the bottom surface of the via hole 8 and on the side surface near the bottom surface by sputtering using plasma of Ar, N ₂ , NH ₃ or the like. The catalyst layer 9 is removed. In this case, the catalyst layer 9 on the side surface of the via hole 8 is attached again near the bottom surface of the via hole 8 after being sputtered. In such sputtering, for example, a high-frequency bias is applied to the semiconductor substrate 1 so that the semiconductor substrate 1 can be irradiated with a directional ion beam. In order to prevent the catalyst layer 9 on the bottom surface of the via hole 8 from being sputtered, it is preferable that the sputtering is performed under the condition that the pressure is 100 mTorr or more and the applied high frequency bias is 300 V or less.
In FIG. 1C, the catalyst layer 9 is also left on the side surface of the via hole 8, but the catalyst layer 9 on the side surface may be entirely removed and left only on the bottom surface.
[0026]
Next, as shown in FIG. 1D, an electroless plating layer 10 of copper is formed on the catalyst layer 9 by an electroless plating method using a catalyst layer 9 made of palladium. In this case, the electroless plating layer 10 is deposited from the surface of the catalyst layer 9 toward above the via hole 8. For this reason, since the via holes 8 are buried from below to above, the generation of the voids 12 generated by the conventional electroless plating method as shown in FIG. 6C can be prevented. Finally, as shown in FIG. 1D, the electroless plating step is completed in a state where the via holes 8 are buried with the electroless plating layer 10.
[0027]
Finally, as shown in FIG. 1E, the electroless plating layer 10 projecting upward from the surface of the interlayer insulating film 4 is removed by using a CMP method or the like, and an upper wiring made of, for example, copper is formed thereon. The layer 11 is formed. In FIG. 1E, the upper wiring layer 11 extends in a direction parallel to the paper.
Through the above steps, a multilayer wiring structure in which the lower wiring layer 3 and the upper wiring layer 11 are connected by the via contact including the electroless plating layer 10 is formed.
[0028]
Embodiment 2
FIG. 2 is a cross-sectional view showing a step of manufacturing another multilayer wiring structure according to the present embodiment. In this method, first, a via hole 8 provided with the barrier metal layer 5 shown in FIG. 2A is formed by a process similar to the above-described process of FIG. In FIGS. 2A to 2E, the substrate 1 is omitted.
[0029]
Next, as shown in FIG. 2B, a catalyst layer 9 made of, for example, palladium is formed so as to cover the bottom and side surfaces of the via hole. For the formation of the catalyst layer 9, for example, a dry process such as an ionization sputtering method, an ion beam evaporation method, an arc discharge deposition method, and a cluster ion beam evaporation method is used.
In such a dry process, the catalyst layer 9 is deposited with anisotropy. That is, in the via hole 8, the catalyst layer 9 is formed to be thicker on the bottom surface than on the side surfaces. In particular, it is preferable that the thickness of the catalyst layer 9 on the bottom surface is twice or more the thickness of the catalyst layer 9 on the side surface. Note that the thickness of the catalyst layer 9 is preferably 10 nm or less so as not to increase the electric resistance of the via contact.
[0030]
Next, as shown in FIG. 2C, the catalyst layer 9 on the interlayer insulating film 4 is removed by the CMP method.
[0031]
Next, as shown in FIG. 2D, the catalyst layer 9 on the side surface of the via hole 8 is selectively removed by wet etching, leaving the catalyst layer 9 only on the bottom surface of the via hole 8. As described above, since the thickness of the catalyst layer 9 is thicker on the bottom surface than on the side surfaces, the catalyst layer 9 on the side surfaces can be selectively removed by performing normal isotropic etching. it can. As an etching solution, a mixed solution of hydrochloric acid, nitric acid, and acetic acid, a mixed solution of hydrochloric acid and nitric acid, and the like can be used.
[0032]
On the other hand, by adjusting the viscosity of the etching solution, selective etching can be performed while suppressing the supply of the etching solution to the bottom surface of the via hole 8. That is, when the aspect ratio of the via hole is large, if the viscosity of the etchant is increased, the etchant is less likely to enter the via hole, and only the catalyst layer 9 near the opening of the via hole can be selectively etched.
With this method, it is possible to selectively remove only the catalyst layer 9 on the side surface while leaving the catalyst layer 9 at the bottom of the via hole 8.
Further, it is possible to omit the CMP step performed in the step of FIG. 2C and to remove the catalyst layer 9 on the interlayer insulating film 4 simultaneously with the catalyst layer 9 on the side surface of the via hole 8.
[0033]
Although the catalyst layer 9 is left only on the bottom surface of the via hole 8 in FIG. 2D, the catalyst layer 9 may be left on the side surface near the bottom surface as shown in FIG.
[0034]
Next, as shown in FIG. 2E, an electroless plating layer 10 made of copper is deposited on the catalyst layer 9 by an electroless plating method. The electroless plating layer 10 is deposited so as to fill the via hole 8, thereby forming a via contact. The plating layer 10 is deposited so as to fill the via hole 8 from below to above the via hole 8. Therefore, no void occurs in the plating layer 10.
Finally, the electroless plating layer 10 on the interlayer insulating film 4 is removed by a CMP method, and further, an upper wiring layer 11 made of, for example, copper is formed. Through such steps, a multilayer wiring structure can be obtained.
[0035]
Reference Example FIG. 3 is a cross-sectional view of a manufacturing process of another multilayer wiring structure according to a reference example. In this method, first, a via hole 8 provided with the barrier metal layer 5 shown in FIG. 3A is formed by a process similar to the above-described process of FIG. Note that the substrate 1 is also omitted in the steps of FIGS.
[0036]
Next, as shown in FIG. 2B, a photoresist layer 11 is formed on the interlayer insulating film 4 so as to fill the via holes 8. Further, a hole having a diameter smaller than the diameter of the via hole 8 is provided in the photoresist layer 11 inside the via hole 8 by using a general photolithography process. At the bottom surface of the hole, the barrier metal layer 5 provided in the via hole 8 is exposed.
[0037]
Next, as shown in FIG. 3C, a catalyst layer 9 is formed on the bottom surface of the hole using, for example, a catalytic metal colloid adsorption method.
[0038]
Next, as shown in FIG. 3D, the catalyst layer 9 can be formed on a part of the bottom surface of the via hole 8 by removing the photoresist layer 11.
In the step of FIG. 3C, the catalyst layer 9 is formed on the top of the photoresist layer 11 and the bottom of the hole by, for example, a dry process. The catalyst layer 9 on the photoresist layer 11 may be formed by lift-off.
[0039]
Next, as shown in FIG. 3E, an electroless plating layer 10 made of copper is deposited on the catalyst layer 9 by an electroless plating method. The electroless plating layer 10 is deposited so as to fill the via hole 8, thereby forming a via contact. Also in this case, since the plating layer 10 is deposited upward from below the via hole 8, no void is generated in the plating layer 10.
Finally, the electroless plating layer 10 on the interlayer insulating film 4 is removed by a CMP method, and further, an upper wiring layer 11 made of, for example, copper is formed. Through such steps, a multilayer wiring structure can be obtained.
[0040]
In the first and second embodiments and the reference example, the case where palladium is used for the catalyst layer 9 and copper is embedded as the electroless plating layer 10 has been described. , Rhodium, iridium, gold and the like can also be used. In addition, aluminum, silver, or the like can be used for the electroless plating layer 10 in addition to copper.
[0041]
【The invention's effect】
As is clear from the above description, in the method for manufacturing a multilayer wiring structure according to the present invention, since the plating layer is deposited from the bottom surface of the via hole toward the opening, the via hole is buried with the plating layer without generating voids. be able to.
As a result, it is possible to prevent an increase in the resistance of the via contact, disconnection, and the like due to the generation of a void.
[Brief description of the drawings]
FIG. 1 is a sectional view of a manufacturing process of a multilayer wiring structure according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a multilayer wiring structure according to a second embodiment of the present invention.
FIG. 3 is a sectional view of a manufacturing process of a multilayer wiring structure according to a reference example of the present invention.
FIG. 4 is a cross-sectional view of a conventional multilayer wiring structure.
FIG. 5 is a cross-sectional view of a manufacturing process of a conventional multilayer wiring structure.
FIG. 6 is a cross-sectional view of a manufacturing process of a conventional multilayer wiring structure.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Insulating film, 3 ... Lower wiring layer, 4 ... Interlayer insulating film, 5 ... Barrier metal layer, 6 ... Seed layer, 7 ... Plating Layer, 8 ... via hole, 9 ... catalyst layer, 10 ... plating layer, 11 ... upper wiring layer, 12 ... void, 20 ... multilayer wiring structure.

Claims

層間絶縁膜を挟むように配線層を設け、該配線層間をビアコンタクトで接続する多層配線構造の製造方法であって、
基板を準備する工程と、
該基板上に下層配線層を形成する工程と、
該下層配線層を覆うように層間絶縁膜を形成する工程と、
該下層配線層上の該層間絶縁膜を貫通し、該下層配線層が露出するように、ビアホールを形成する工程と、
該下層配線層と電気的に接続するように該ビアホールにめっき金属層を埋め込み、ビアコンタクトとするビアコンタクト形成工程と、
該ビアコンタクトと電気的に接続するように、該層間絶縁膜上に上層配線層を形成する工程とを含み、
該ビアコンタクト形成工程が、
該ビアホールの底面上及び側面上に、膜厚が略均一な触媒層を形成する工程と、
該側壁上の該触媒層を基板バイアススパッタ法で除去し、該底面上に該触媒層を残す工程と、
該触媒層上に該ビアホールの上方に向って該めっき金属層を成長させ、該めっき金属層で該ビアホールを充填する無電解めっき工程とを含むことを特徴とする多層配線構造の製造方法。A method of manufacturing a multilayer wiring structure in which wiring layers are provided so as to sandwich an interlayer insulating film, and the wiring layers are connected by via contacts.
Preparing a substrate;
Forming a lower wiring layer on the substrate;
Forming an interlayer insulating film so as to cover the lower wiring layer;
Forming a via hole so as to penetrate the interlayer insulating film on the lower wiring layer and expose the lower wiring layer;
A via contact forming step of burying a plating metal layer in the via hole so as to be electrically connected to the lower wiring layer and forming a via contact;
Forming an upper wiring layer on the interlayer insulating film so as to be electrically connected to the via contact.
The via contact forming step includes:
Forming a catalyst layer having a substantially uniform thickness on the bottom surface and side surfaces of the via hole;
Removing the catalyst layer on the side wall by a substrate bias sputtering method, leaving the catalyst layer on the bottom surface;
An electroless plating step of growing the plating metal layer on the catalyst layer above the via hole and filling the via hole with the plating metal layer.

層間絶縁膜を挟むように配線層を設け、該配線層間をビアコンタクトで接続する多層配線構造の製造方法であって、
基板を準備する工程と、
該基板上に下層配線層を形成する工程と、
該下層配線層を覆うように層間絶縁膜を形成する工程と、
該下層配線層上の該層間絶縁膜を貫通し、該下層配線層が露出するように、ビアホールを形成する工程と、
該下層配線層と電気的に接続するように該ビアホールにめっき金属層を埋め込み、ビアコンタクトとするビアコンタクト形成工程と、
該ビアコンタクトと電気的に接続するように、該層間絶縁膜上に上層配線層を形成する工程とを含み、
該ビアコンタクト形成工程が、
ドライプロセスにより、該ビアホールの底面上及び側面上に、該側面上より該底面上でその膜厚が厚くなるように、触媒層を形成する工程と、
該触媒層をウエットエッチングで除去して、該底面上に該触媒層を残す工程と、
該触媒層を用いた無電解めっき法により、該触媒層上に該ビアホールの上方に向って該めっき金属層を成長させ、該めっき金属層で該ビアホールを充填する無電解めっき工程とを含むことを特徴とする多層配線構造の製造方法。A method of manufacturing a multilayer wiring structure in which wiring layers are provided so as to sandwich an interlayer insulating film, and the wiring layers are connected by via contacts.
Preparing a substrate;
Forming a lower wiring layer on the substrate;
Forming an interlayer insulating film so as to cover the lower wiring layer;
Forming a via hole so as to penetrate the interlayer insulating film on the lower wiring layer and expose the lower wiring layer;
A via contact forming step of burying a plating metal layer in the via hole so as to be electrically connected to the lower wiring layer and forming a via contact;
Forming an upper wiring layer on the interlayer insulating film so as to be electrically connected to the via contact.
The via contact forming step includes:
Forming a catalyst layer on a bottom surface and a side surface of the via hole by a dry process so that the film thickness is larger on the bottom surface than on the side surface;
Removing the catalyst layer by wet etching to leave the catalyst layer on the bottom surface;
An electroless plating method of growing the plating metal layer on the catalyst layer toward above the via hole by an electroless plating method using the catalyst layer, and filling the via hole with the plating metal layer. A method for manufacturing a multilayer wiring structure, comprising:

上記触媒層の膜厚が、上記底面上において、上記側面上における膜厚の２倍以上の膜厚であることを特徴とする請求項２に記載の製造方法。3. The method according to claim 2, wherein the catalyst layer has a thickness on the bottom surface that is at least twice as large as the film thickness on the side surfaces. 4.

上記側壁上の上記触媒層を除去する工程が、粘性を１０センチポアズ以上に調整したエッチング液を用いたウエットエッチング工程であることを特徴とする請求項２又は３のいずれかに記載の製造方法。 4. The method according to claim 2 , wherein the step of removing the catalyst layer on the side wall is a wet etching step using an etchant having a viscosity adjusted to 10 centipoise or more.

上記触媒層が、上記ビアホールの上記底面上、及び該底面近傍の上記側面上に連続して設けられることを特徴とする請求項１〜４のいずれか１つに記載の製造方法。The method according to any one of claims 1 to 4, wherein the catalyst layer is provided continuously on the bottom surface of the via hole and on the side surface near the bottom surface.

上記触媒層が、パラジウム、白金、ルテニウム、ロジウム、イリジウム及び金からなる群より選択される一の金属からなることを特徴とする請求項１〜５のいずれか１つに記載の製造方法。The method according to any one of claims 1 to 5, wherein the catalyst layer is made of one metal selected from the group consisting of palladium, platinum, ruthenium, rhodium, iridium, and gold.

上記めっき金属層が、銅、アルミニウム及び銀からなる群より選択された一の金属からなることを特徴とする請求項１〜５のいずれか１つに記載の製造方法。The method according to any one of claims 1 to 5, wherein the plating metal layer is made of one metal selected from the group consisting of copper, aluminum, and silver.