JP3541509B2 - 波形整形装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、電磁ピックアップコイル等のセンサ信号を波形整形する波形整形装置に関する。
【0002】
【従来の技術】
従来、ギヤのギヤ歯に対向して配置された電磁ピックアップコイル等を用いたセンサ(例えば、車両のエンジン回転数センサ、クランク角センサなど)からの信号を波形整形する装置では、入力センサ信号を所定のスレッショルド電圧とコンパレータにて比較して波形整形するようにしている。
【0003】
この場合、センサ信号には点火ノイズ等のノイズが重畳されているため、センサ信号あるいはスレッショルド電圧にヒステリシスを設けている。具体的には、コンパレータ動作に応答してセンサ信号あるいはスレッショルド電圧に一定時間所定電圧を加える等の処理を行っている。
しかしながら、そのように一定時間所定電圧を加えると、その印加電圧の立ち下がり時にノイズが発生してしまい、動作上好ましいものではなかった。
【0004】
そこで、このようなノイズ対策を行い、しかもコンパレータ動作を正確かつ応答性よく行うものとして、特開昭62ー231516号公報に示されるものが提案されている。このものは、コンパレータ動作に応答してセンサ信号あるいはスレッショルド電圧に所定電圧を加えてヒステリシスを設けるとともに、その印加電圧を時間とともにリニアに減少させて上記したようなノイズを発生させないようにしたものである。より具体的に説明すれば、コンパレータ動作に応答してコンデンサを充放電させ、その充放電電圧を用いて鋸状波電圧を作成し、それをセンサ信号あるいはスレッショルド電圧に印加するようにしている。
【0005】
【発明が解決しようとする課題】
しかしながら、上記公報に示されるものは、入力信号の周波数をアナログF−V変換した後、その変換電圧に応じた定電流でコンデンサを充放電することにより鋸歯状波を作成しているため、コンパレータの鋸歯状オフセット電圧値及びその傾きは、回路定数のばらつきや温度特性等の影響を受け、電圧、時間精度ともに劣ってしまうという問題がある。
【0006】
さらに、上記回路をCMOSトランジスタで構成しようとすると、ダイオードが構成できない、カレントミラー回路の精度がバイポーラに比べて劣る等の理由により、単なる置き換えは不可能である。
本発明は上記問題に鑑みてなされたものであり、その主要部分をディジタル構成とすることにより上記ヒステリシス動作の電圧及び時間精度を高めることを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明においては、交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、このカウンタのカウント動作に従って、所定の電圧レベルから階段状に低下するオフセット電圧を階段波形電圧発生回路により作成し、このオフセット電圧分だけ前記センサ信号と前記スレッショルド電圧の少なくとも一方の電圧レベルを変化させることを特徴としている。
【0008】
請求項2に記載の発明においては、交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、このカウンタのカウント動作に従って所定の電圧レベルから階段状に変化するオフセット電圧を階段波形電圧発生回路により作成し、前記センサ信号が前記スレッショルド電圧を上回った時には前記センサ信号の電圧レベルを前記オフセット電圧分だけ高くし、前記センサ信号が前記スレッショルド電圧を下回った時には前記スレッショルド電圧の電圧レベルを前記オフセット電圧分だけ高くすることを特徴としている。
【0009】
請求項3に記載の発明では、請求項1又は2に記載の波形整形装置において、前記周期計測回路は、前記比較回路の出力信号のエッジを検出するエッジ検出回路と、このエッジ検出回路にてエッジ検出を行う毎に前回のエッジ検出時点と今回のエッジ検出時点の間の時間を計測するフリップフロップを有することを特徴としている。
【0011】
請求項4に記載の発明では、請求項3に記載の波形整形装置において、前記周期計測回路は、前記フリップフロップにて計測した最新の複数の計測値の平均化処理により前記周期計測値を出力するビットシフト回路を有することを特徴としている。
【0012】
請求項5に記載の発明では、請求項1乃至4いずれか1つに記載の波形整形装置において、前記周期計測値に基づき前記比較回路の出力信号の周波数に応じた電圧を発生するF−V変換電圧発生回路と、前記センサ信号が前記スレッショルド電圧を下回った時に、前記周波数に応じた電圧により前記スレッショルド電圧の電圧レベルを高くするアナログスイッチとを備えたことを特徴としている。
【0013】
請求項6に記載の発明では、請求項1乃至5のいずれか1つに記載の波形整形装置において、前記センサ信号はギヤ歯の回転により出力されるものであって、前記比較回路の出力信号に基づき前記ギヤ歯の欠歯を検出する欠歯検出回路と、この欠歯検出回路にて欠歯が検出された時に、その時の前記比較回路の出力信号による前記周期計測値の更新出力を禁止することを特徴としている。
【0015】
【発明の作用効果】
請求項各項に記載の発明によれば、センサ信号をスレッショルド電圧と比較する比較手段の出力信号に基づき、ディジタル的な構成にて階段状に変化するオフセット電圧を作成し、そのオフセット電圧によりセンサ信号とスレッショルド電圧の少なくとも一方の電圧レベルを変化させるようにしているから、ヒステリシス電圧の急変によるノイズ発生を抑制しつつ比較動作を正確かつ安定に行うことができ、しかもその比較手段におけるヒステリシス動作の精度を高めることができる。
【0016】
【実施例】
(第1実施例)
図1に本発明の第1実施例を示す波形整形装置の構成を示す。
この波形整形装置は、車両のエンジン回転数センサあるいはクランク角センサ等からのセンサ信号(交流電圧)を波形整形するものである。これらのセンサは、電磁ピックアップコイルを用いたものであり、その電磁ピックアップコイルからノイズ除去フィルタを介してセンサ信号が入力端子1に印加される。
【0017】
入力端子1に入力されたセンサ信号すなわち入力電圧Vaは、比較回路2により所定のスレッショルド電圧と比較され、出力端子3より波形整形された信号として出力される。その出力信号は図示しないECUに入力され、出力信号の立ち上がりエッジが有効エッジとしてECU内で点火タイミング等の基準に用いられる。
【0018】
比較回路2は、コンパレータ21と、コンパレータ21の出力信号に応じてON、OFFするアナログスイッチ22a、22bと、抵抗23a〜23eと、コンパレータ21の出力がハイレベルの時にONするトランジスタ24とから構成されている。なお、抵抗23a〜23cは所定のスレッショルド電圧を作成するためのものである。
【0019】
この比較回路2は、ヒステリシス動作を有して比較動作を行う。すなわち、入力電圧Vaが増大しコンパレータ21の出力がハイレベルになると、アナログスイッチ22aがONして後述するオフセット電流Iaが抵抗23dに流れ、コンパレータ21の非反転入力端子電圧Vbが上昇する。さらに、トランジスタ24がONし、抵抗23cが短絡して反転入力端子電圧Vcが低下する。
【0020】
一方、入力電圧Vaが低下しコンパレータ21の出力がローレベルになると、アナログスイッチ22bがONして後述するオフセット電流Ibが抵抗23eに流れ、コンパレータ21の反転入力端子電圧Vcが上昇する。さらに、トランジスタ24がOFFし、抵抗23cの短絡が解除されて反転入力端子電圧Vcが上昇する。
【0021】
次に、上記オフセット電流Ia、Ibを発生するための回路構成について説明する。
本実施例では、比較回路2の出力信号の周期を計測する周期計測回路4と、計測された周期に基づき階段波形電圧を発生する階段波形電圧発生回路5と、発生された階段波形電圧を電流に変換し上記オフセット電流Ia、Ibを発生するV−I変換回路6と、周期計測回路4および階段波形電圧発生回路5の動作に必要なクロックを発生するクロック発生回路7とを備えている。
【0022】
周期計測回路4は、比較回路2の出力信号の立ち上がり、立ち下がりエッジを検出するエッジ検出回路41と、クロック発生回路7からのクロックCLK1をカウントするカウンタ42と、そのカウント値を保持するnビットのDタイプフリップフロップ(以下、D−F/Fという)43を備えている。
エッジ検出回路41は、比較回路2の出力信号の立ち上がりエッジを検出する毎に、カウンタ42のカウント値をnビットのD−F/F43に保持させ、その後カウンタ42のカウント値をクリアする。従って、D−F/F43には比較回路2の出力信号の立ち上がりエッジ間のカウント値、すなわち比較回路2の出力信号の周期を示す周期計測値が保持される。
【0023】
階段波形電圧発生回路5は、D−F/F43に保持されたカウント値をクランプするクランプ回路51と、クロック発生回路7からのクロックCLK2をカウントするカウンタ52と、クランプ回路51の出力値とカウンタ52のカウント値をディジタル比較するコンパレータ53と、コンパレータ53からの信号あるいはエッジ検出回路41からの立ち上がり、立ち下がりエッジ検出信号によりカウンタ52をクリアするOR回路54と、コンパレータ53から出力されるクロック信号によりカウント動作を行うmビットのカウンタ55と、そのカウント値に応じた電圧を出力するD/Aコンバータ56とから構成されている。
【0024】
クランプ回路51は、センサ特性の信頼性等との関係および後述するカウンタ55のカウント動作との関係から、D−F/F43に保持されたカウント値を所定の上限値、下限値でクランプする。その上限値、下限値は、比較回路2の出力信号の周波数に対し2つの異なる周波数でクランプする値となっている。
カウンタ52はクロック発生回路7からのクロックCLK2をカウントする。コンパレータ53は、カウンタ52のカウント値とクランプ回路51の出力値とを比較し、カウント値がクランプ回路51の出力値に達する毎に、ハイレベル信号を出力し、OR回路54を介してカウンタ52をクリアする。従って、カウンタ52のカウント値がクランプ回路51の出力値に達する毎に、コンパレータ53からクロック信号が出力される。このクロック信号の周期は、周期計測回路4にて計測された周期、すなわち比較回路2の出力信号の周期に比例する。
【0025】
なお、カウンタ52は、エッジ検出回路41からの立ち上がり、あるいは立ち下がりエッジ検出信号によってもクリアされる。これは、比較回路2の出力信号のレベル反転に同期してオフセット電流発生の作動を開始させるためである。
カウンタ55は、エッジ検出回路41からの立ち上がり、あるいは立ち下がりエッジ検出信号によってプリセット値がロード(LD)されるとともに、コンパレータ53からのクロック信号によりアップカウントを行う。
【0026】
D/Aコンバータ56は、抵抗ラダーにより構成されており、カウンタ55のカウント値を電圧に変換した出力電圧Vd、およびラダー抵抗の中の固定タップより取り出した基準電圧を出力する。この基準電圧から出力電圧Vdを引いた電圧(VDAC )はV−I変換回路6にて電流に変換される。
V−I変換回路6は、バッファ61、62、オペアンプ63、トランジスタ64、および抵抗65〜67から構成されている。ここで、トランジスタ64を流れる電流は、抵抗65、66、67の抵抗値をそれぞれR1、R2、R3とすると、VDAC ・R1/{R3・(R1+R2)}となる。この電流が上記したオフセット電流Ia、Ibとなり、抵抗23dあるいは抵抗23eに流れることによりオフセット電圧を発生させ、入力電圧あるいはスレッショルド電圧を変化させる。
【0027】
なお、D/Aコンバータ56中の固定タップより基準電圧を取り出しているのは、V−I変換回路6のバッファ61、62、オペアンプ63は電源としてVDDを用いており、通常のオペアンプ等ではその出力電圧を電源電圧までとすることができないため、オペアンプのダイナミックレンジより必要とされる電圧分だけVDDより下がったタップ電圧を最高電圧とするためである。
【0028】
次に、上記構成における作動を、図2に示すタイミングチャートとともに説明する。
入力電圧Vaが上昇しスレッショルド電圧Vcを下方から横切ると、コンパレータ21の出力(図2(h))がローレベル(以下、”L”という)からハイレベル(以下、”H”という)になり、エッジ検出回路41の出力Vf、Vg、Vhが一定時間”H”になる(図2(f)、(g)参照)。
【0029】
これにより、カウンタ55には一定値がロードされD/Aコンバータ56の出力電圧Vd(図2(c))が一定電圧まで低下する。また、カウンタ42のカウント値がD−F/F43に保持され、カウンタ42はクリアされる。D−F/F43に保持されたカウント値を図2(e)に示す。また、D−F/F43に保持されたカウント値はクランプ回路51を介して出力される。
【0030】
また、コンパレータ21の出力が”H”になったことにより、アナログスイッチ22aがONし、オフセット電流Iaと抵抗23dの抵抗値による電圧分だけコンパレータ21の非反転入力端子電圧Vbは持ち上がる。この場合、D/Aコンバータ56の出力電圧Vdが低く基準電圧との差VDAC が大きいため、非反転入力端子電圧Vbは大きく持ち上げられる。
【0031】
この後、カウンタ52がクロックCLK2によりカウントアップし、その値がクランプ回路51の出力値に等しくなるとコンパレータ53の出力が”H”になり、カウンタ55がインクリメントされ同時にカウンタ52はクリアされる。
この動作を繰り返すことにより、コンパレータ53からクロック信号Ve(図2(d))が出力され、カウンタ55がカウントアップしていく。それに従ってD/Aコンバータ56の出力電圧Vdが階段状に上昇していく。
【0032】
この出力電圧Vdの上昇により基準電圧との差VDAC が徐々に小さくなっていくため、V−I変換回路6にて変換された電流も徐々に小さくなっていく。従って、非反転入力端子電圧Vbは、図2(a)に示すように、最初に大きく持ち上げられた電圧が階段状に徐々に低下していく。
なお、カウンタ55は、カウント値が基準電圧と同じタップを選択する値となるとカウント動作を中止し、その値を維持する。この時、D/Aコンバータ56の出力電圧Vdと基準電圧とが等しくなるため、オフセット電流Iaが0になり、非反転入力端子電圧Vbは入力電圧Vaと等しくなる。すなわち、非反転入力端子電圧Vbの持ち上げが終了する。
【0033】
一方、入力電圧Vaが低下してスレッショルド電圧Vcを上方から横切るとコンパレータ21の出力が”H”から”L”になる。この場合、アナログスイッチ22b側がONし、V−I変換回路6からのオフセット電流(=Ib)は抵抗23eに流れ、スレッショルド電圧Vcを持ち上げる。また、トランジスタ24がOFFするため、抵抗23cの短絡が解除され、その分スレッショルド電圧Vcが高くなる。
【0034】
その後、オフセット電流Ibは、上記したのと同様に徐々に低下していくため、スレッショルド電圧Vcは、図2(b)に示すように、最初は大きく持ち上げた電圧が階段状に徐々に低下していく。
上記した説明から分かるように、コンパレータ21の出力電圧の変化に応答して、入力電圧あるいはスレッショルド電圧を変化させ、その電圧変化を階段状に順次低下させるようにしているから、電圧の急変によるノイズ発生を抑制しつつコンパレータ動作を正確かつ安定に行うことができる。
【0035】
なお、入力電圧又はスレッショルド電圧の持ち上げ時間をマスク時間TMASKと定義すると、TMASK=k×nT /fとなる。kはカウンタ55のインクリメント回数、nT はクランプ回路51の出力値、fはクロックCLK2の周期である。
ここで、クランプ回路51の出力値は比較回路2の出力信号の周期を示すものであるため、上記関係式より、マスク時間TMASKは比較回路2の出力信号の周期に比例して変化する。従って、比較回路2の出力信号の周期が変動しても、この比例係数を適当な値に設定し、入力電圧Vaがスレッショルド電圧Vcを横切る時までに、入力電圧又はスレッショルド電圧の持ち上げを終了させることにより、上記持ち上げ動作によるコンパレータ21の反転タイミングのずれを防ぐことができる。
【0036】
上記のように構成した実施例において、第1の特徴は、CMOSトランジスタで構成しやすい点である。すなわち、ヒステリシス電圧の時間変化は全てディジタル的に処理されており、D/Aコンバータ56とともにCMOSトランジスタで容易に構成することができる。本装置の出力信号は、エンジンECUに搭載されたCPUやバックアップ機能を行う回路ブロックへ送られ、点火タイミングの制御等に使用されるため、エンジンECUを構成するこれらの機能ブロックを1チップのCMOS−IC化する際に、本装置も同時に取り込むことができる。
【0037】
また、第2の特徴は、マスク時間精度、ヒステリシス電圧精度に優れている点である。マスク時間は前述の関係式で表されるため、その精度はクロック精度に等しい。クロックとして水晶発振器等を用いることにより、容易に十分なマスク時間精度を得ることができる。特に、本装置をCPU等と1チップ化する場合には、CPUのシステムクロックを分周して用いればよい。
【0038】
一方、ヒステリシス電圧は、D/Aコンバータ56の出力電圧、抵抗65、66の抵抗値比、抵抗67、23d(又は抵抗23e)の抵抗値比、オペアンプ61〜63のオフセットのみに依存するため、本装置をモノリシックICとし抵抗ラダーを用いたD/Aコンバータ56を使用することによって、抵抗の絶対値に依存しない高精度のヒステリシス電圧を得ることができる。
【0039】
なお、上記実施例においては、センサ信号側とスレッショルド電圧側の両方に対してオフセット電圧により電圧レベルを高くするようにしたが、そのいずれか一方に対してのみ行うようにしてもよい。
(第2実施例)
一般に、電磁ピックアップコイルを用いたセンサの出力電圧振幅はギヤの回転速度に比例する。従って、ノイズ耐量を上げるためには、低回転時にはスレッショルド電圧を下げ、回転数が上昇するとともにスレッショルド電圧を上げていくことが望ましい。この第2実施例では、入力電圧が下方より上向きに横切る際のスレッショルド電圧を入力電圧の周波数に比例して上昇させるようにしている。
【0040】
このため、この第2実施例においては、図3に示すように、周期計測回路4からの周期計測値を基に、比較回路2の出力信号の周波数を電圧に変換するF−V変換電圧発生回路8と、その出力電圧を電流に変換するV−I変換回路9と、上記したクロックCLK1、CLK2を発生するとともに、F−V変換電圧発生回路8の動作に必要なクロックCLK3、CLK4を発生するクロック発生回路10とを備えている。さらに、V−I変換回路9からの電流を抵抗23eに供給してスレッショルド電圧を上昇させるためのアナログスイッチ22cが設けられている。
【0041】
図4に、F−V変換電圧発生回路8とV−I変換回路9の詳細構成を示す。
周期計測回路4のD−F/F43にて保持されたカウント値は、クランプ回路81にて所定の上限値、下限値にクランプされる。このクランプ回路81は、クランプ回路51と同様の目的で用いられるものであるが、クランプする周波数が異なるため、クランプ回路51とは別に設けられている。クランプ周波数が同じであれば、クランプ回路51と81を1つにしてもよい。
【0042】
クランプ回路81の出力値は、デジタル比較を行うコンパレータ83、カウンタ82、OR回路84にて、クロック信号に変換される。この動作は、階段波形電圧発生回路5におけるコンパレータ53、カウンタ52、OR回路54と同様なものである。なお、カウンタ82は、クロック発生回路10からのクロックCLK3によりカウント動作を行う。
【0043】
ダウンカウンタ85は、クロック発生回路10からのクロックCLK4によりセットされ、コンパレータ83からのクロック信号により、セットされた値からダウンカウントを行う。そのダウンカウント値は、mビットのD−F/F86に保持され、抵抗ラダーのD/Aコンバータ87にて電圧に変換される。
D/Aコンバータ87は、ダウンカウント値を電圧に変換し変換電圧を出力するとともに、ラダー抵抗の中の固定タップより取り出した基準電圧も出力する。この動作は図1のD/Aコンバータ56と同様のものである。
【0044】
D/Aコンバータ87にて変換された電圧は、V−I変換回路9にて電流に変換される。このV−I変換回路9における構成要素91〜97は、図1中のV−I変換回路6における構成要素61〜67と同一構成のものである。
上記構成において、その作動を、図5に示すタイミングチャートとともに説明する。
【0045】
周期計測回路4におけるD−F/F43は、比較回路2からの出力信号の各周期毎のカウント値を保持する。図5(a)に、それぞれの周期毎のカウント値をn1 〜n5 として示す。D−F/F43に保持されたカウント値は、クランプ回路81にて所定の範囲内の値となるようにクランプされ、その出力がコンパレータ83に入力される。
【0046】
カウンタ82は、クロック発生回路10からのクロックCLK3をカウントしており、そのカウント値がクランプ回路81の出力値に達する毎に、コンパレータ83から図5(b)に示すクロック信号が出力される。
ダウンカウンタ85は、クロック発生回路10からのクロックCLK4(図5(c))のタイミングで一定周期ごとにセットされ、そのセット値から上記クロック信号によりダウンカウントを行う。
【0047】
なお、クロック発生回路10からのクロックCLK4により、ダウンカウンタ85のカウント値はD−F/F86に保持され、その直後、カウンタ82がクリアされるとともに、ダウンカウンタ85がセットされる。
従って、ダウンカウンタ85のカウント値は、図5(d)に示すように変化する。また、D−F/F86に保持されているカウント値は、図5(e)に示すように、m1 、m2 、m3 へと変化する。
【0048】
このD−F/F86に保持されたカウント値は、D/Aコンバータ87にて電圧に変換される。ここで、基準電圧から変換電圧を引いた電圧(V’DAC )は比較回路2の出力信号の周期に対し疑似的な反比例の関係、言い換えれば比較回路2の出力信号の周波数に疑似的に比例した関係のものとなり、F−V変換が行われたことになる。
【0049】
この電圧(V’DAC )は、V−I変換回路9にて電流に変換される。そして、センサ信号がスレッショルド電圧を下回ってアナログスイッチ22cがONしている時には、V−I変換回路9からの電流が抵抗23eを流れるため、スレッショルド電圧Vcが上昇する。この場合、比較回路2の出力信号の周波数が増大するにつれてスレッショルド電圧を上昇させることができるため、ノイズ耐量を上げることができる。
【0050】
また、ダウンカウンタ85に入力されるクロック信号の周期は、その時点での比較回路2の出力信号周期によって決定される。また、クロックCLK4の周期(図5に示すTDAC )毎に、ダウンカウンタ85の値がD−F/F86に取り込まれる。従って、D−F/F86に取り込まれる値は、TDAC 期間内の比較回路2の出力信号周期の平均値を反映している。
【0051】
また、比較回路2の出力信号の周波数の変化に伴うスレッショルド電圧の変化の遅れ時間は、最大でもTDAC である。このTDAC を小さな値にしておくことにより、その遅れ時間を短くすることができる。
(第3実施例)
図6に、周期計測回路4の他の実施例を示す。図1又は図3に示す周期計測回路4においては、カウンタ42にてカウントした値をD−F/F43にて保持して出力するようにしている。
【0052】
しかしながら、エンジン回転数が低い場合には、センサ信号の振幅が小さく、その時の周期にばらつきが生じる。すなわち、エンジン回転数の上昇に伴って、センサ信号の周期は、全体としては徐々に小さく変化していくものの、個々においては大きくばらつきが生じる。
そして、図1又は図3に示すようなディジタル構成の場合、その時の比較回路2の出力信号に対して応答性よく入力電圧あるいはスレッショルド電圧が変化するため、そのような周期のばらつきにより入力電圧あるいはスレッショルド電圧が必要以上に変動し、動作上好ましくないという問題が生じる。
【0053】
そこで、この第3実施例においては、周期計測回路4から出力するカウント値を、今回および前回のカウント値の平均とし、エンジン回転数が低い時の検出周期のばらつきを吸収するようにしている。
このため、図6に示すように、D−F/F43a、43b、アダー回路44、ビットシフト回路45が設けられている。
【0054】
エッジ検出回路41にてエッジ検出が行われると、D−F/F43aに保持されている前回のカウント値がD−F/F43bに保持され、カウンタ42の今回のカウント値がD−F/F43aに保持される。そして、D−F/F43a、43bに保持されているカウント値はアダー回路44にて加算され、その加算値はビットシフト回路45にてLSB側に1ビットシフトされる。この1ビットシフトにより、加算値は2で割ったものとなり、平均化処理が行われる。その結果、ビットシフト回路45からは前回のカウント値と今回のカウント値の平均のカウント値が出力される。
【0055】
なお、そのカウント値の平均化処理は、2つのカウント値に限らず、もっと多くのカウント値に対して行うようにしてもよい。
(第4実施例)
上記したようなセンサは、図7(a)に示すようにギヤ歯に対向して配置したピックアップコイル1aを有し、ギヤ歯の回転によりセンサ信号を出力する。この場合、ギヤ歯に欠歯があると、図7(b)に示すように、センサ信号の周期が変化する。例えば、10°単位で形成したギヤ歯に対し、30°分の欠歯があると、センサ信号の周期はその部分で3倍となる。
【0056】
このような欠歯によりセンサ信号の周期に変動があると、図1又は図3に示すディジタル構成のものでは、入力電圧あるいはスレッショルド電圧が本来あるべき値から大きく変化してしまうという問題がある。
そこで、本実施例では、図8に示す構成を採用し、欠歯検出をした場合には、周期計測回路4におけるその時のカウンタ42のカウント値を用いずに前回のカウント値を出力するようにしている。
【0057】
このため、比較回路2の出力信号により欠歯検出を行う欠歯検出回路100が設けられている。この欠歯検出回路100は、欠歯検出時に”H”の欠歯検出信号を出力する。この欠歯検出信号は、遅延回路110にて遅延され、インバータ111にて反転されて、アンド回路112に入力される。
従って、欠歯検出回路100にて欠歯検出が行われると、その欠歯検出信号により、エッジ検出回路41からD−F/F43へのクロック信号がマスクされ、D−F/F43はカウンタ42のその時のカウント値の保持を行わず、前回のカウント値を保持する。なお、そのマスク時においてもカウンタ42はエッジ検出回路41によりクリアされるため、次回のカウント動作を開始する。
【0058】
上記した構成のタイミングチャートを図9に示す。(a)は比較回路2の出力信号、(b)は欠歯検出回路100の出力信号、(c)はエッジ検出回路41の出力信号、(d)はD−F/F43に入力されるクロック信号、(e)はD−F/F43に保持されるデータを示している。
このタイミングチャートに示すように、欠歯検出回路100にて欠歯検出が行われると、その後に比較回路2の出力信号が立ち上がるまで、”H”の欠歯検出信号が出力される。一方、その比較回路2の出力信号の立ち上がりによりエッジ検出回路41からクロック信号が出力される。従って、欠歯検出回路100の欠歯検出信号を遅延回路110にて遅延させてクロック信号のマスクを確実に行えるようにしている。
【0059】
上記欠歯検出回路100の具体的な構成を図10に示す。また、各部のタイミングチャートを図11に示す。
比較回路2の出力信号はD−F/F101に入力される。このD−F/F101の出力は、比較回路2の出力信号(図11(a)に示す)の立ち上がりエッジにて変化する。
【0060】
また、発振回路102は周波数f(例えば80KHz)のクロック信号を出力しており、クロック周波数変換回路103は、周波数f/k(kは2、2.2、2.4等の任意の数値とすることができ、図11に示すタイミングチャートにおいてはk=2としている)のクロック信号を出力する。周波数fのクロック信号はアップカウント用に用いられ、周波数f/kのクロック信号はダウンカウント用に用いられる。
【0061】
クロック切替回路104、105は、D−F/F101の出力により、周波数fのクロック信号と周波数f/kのクロック信号のいずれを出力するかを切り替える。この場合、D−F/F101からそれぞれのクロック切替回路104、105に出力される信号レベルは相異なるものとなっているため、一方のクロック切替回路が周波数fのクロック信号を出力している時には、他方のクロック切替回路は周波数f/kのクロック信号を出力している。また、それぞれのクロック切替回路は、出力するクロック信号が周波数f/kからfに切り替わるタイミングでアップダウンカウンタをリセットするリセット信号を出力するように構成されている。
【0062】
アップダウンカウンタ106、107は、クロック切替回路104、105からのクロック信号をアップ/ダウンカウントする。アップカウント、ダウンカウントのいずれにするかは、D−F/F101の出力により決定される。但し、クロック切替回路から周波数fのクロック信号が出力されている時はアップカウントを行い、周波数f/kのクロック信号が出力されている時はダウンカウントを行うように設定されている。
【0063】
従って、アップダウンカウンタ106、107は、比較回路2の出力信号の立ち上がりエッジ毎に、アップカウントとダウンカウントを異なるタイミングで行う。このように構成することにより、一方のアップダウンカウンタが欠歯を検出できなくても他方のアップダウンカウンタにより欠歯を検出することができ、確実に欠歯検出を行うことができる。図11(b)に、一方のアップダウンカウンタのカウント値の変化を示している。
【0064】
この場合、図11に示すように、欠歯により周期が長くなると、ダウンカウントした値が0になり、アップダウンカウンタのBO端子よりハイレベル信号が出力される。この出力によりOR回路108を介して図11(c)に示す欠歯検出信号が出力される。
なお、この第4実施例に示す欠歯検出回路等を用いた構成は、図6に示す第3実施例にも適用することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示す構成図である。
【図2】図1に示す構成の作動説明に供するタイミングチャートである。
【図3】本発明の第2実施例を示す構成図である。
【図4】図3に示すF−V変換電圧発生回路8およびV−I変換回路9の詳細構成を示す構成図である。
【図5】図4に示す構成の作動説明に供するタイミングチャートである。
【図6】本発明の第3実施例を示す部分構成図である。
【図7】(a)はセンサの概略構成図、(b)はセンサ信号の波形図である。
【図8】本発明の第4実施例を示す部分構成図である。
【図9】図8に示す構成の作動説明に供するタイミングチャートである。
【図10】図8に示す欠歯検出回路100の詳細構成を示す構成図である。
【図11】図10に示す構成の作動説明に供するタイミングチャートである。
【符号の説明】
2…比較回路、21…コンパレータ、4…周期計測回路、
5…階段波形電圧発生回路、6…V−I変換回路、
7、10…クロック発生回路、8…F−V変換電圧発生回路。
Claims (6)
- 交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、
この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、
この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、
前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、
このカウンタのカウント動作に従って、所定の電圧レベルから階段状に低下するオフセット電圧を階段波形電圧発生回路により作成し、このオフセット電圧分だけ前記センサ信号と前記スレッショルド電圧の少なくとも一方の電圧レベルを変化させることを特徴とする波形整形装置。 - 交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、
この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、
この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、
前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、
このカウンタのカウント動作に従って所定の電圧レベルから階段状に変化するオフセット電圧を階段波形電圧発生回路により作成し、前記センサ信号が前記スレッショルド電圧を上回った時には前記センサ信号の電圧レベルを前記オフセット電圧分だけ高くし、前記センサ信号が前記スレッショルド電圧を下回った時には前記スレッショルド電圧の電圧レベルを前記オフセット電圧分だけ高くすることを特徴とする波形整形装置。 - 前記周期計測回路は、前記比較回路の出力信号のエッジを検出するエッジ検出回路と、このエッジ検出回路にてエッジ検出を行う毎に前回のエッジ検出時点と今回のエッジ検出時点の間の時間を計測するフリップフロップを有することを特徴とする請求項1又は2に記載の波形整形装置。
- 前記周期計測回路は、前記フリップフロップにて計測した最新の複数の計測値の平均化処理により前記周期計測値を出力するビットシフト回路を有することを特徴とする請求項3に記載の波形整形装置。
- 前記周期計測値に基づき前記比較回路の出力信号の周波数に応じた電圧を発生するF−V変換電圧発生回路と、
前記センサ信号が前記スレッショルド電圧を下回った時に、前記周波数に応じた電圧により前記スレッショルド電圧の電圧レベルを高くするアナログスイッチと
を備えたことを特徴とする請求項1乃至4のいずれか1つに記載の波形整形装置。 - 前記センサ信号はギヤ歯の回転により出力されるものであって、前記比較回路の出力信号に基づき前記ギヤ歯の欠歯を検出する欠歯検出回路と、この欠歯検出回路にて欠歯が検出された時に、その時の前記比較回路の出力信号による前記周期計測値の更新出力を禁止することを特徴とする請求項1乃至5のいずれか1つに記載の波形整形装置。
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