JP3541498B2

JP3541498B2 - Data processing device

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Publication number: JP3541498B2
Application number: JP14153895A
Authority: JP
Inventors: 竜一旭; 稔岡本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-06-08
Filing date: 1995-06-08
Publication date: 2004-07-14
Anticipated expiration: 2019-07-14
Also published as: JPH08335187A

Description

【０００１】
【産業上の利用分野】
本発明は、マイクロコンピュータ（マイコン）やデジタルシグナルプロセッサ（ＤＳＰ）で用いられるデータ処理装置に関するものである。
【０００２】
【従来の技術】
データ処理装置において処理の高速化を図る場合、メモリからのデータ読み出しの速度がボトルネックになる場合がしばしばある。データ読み出しの高速化を図るための一手段を「倍速読み出し」と称して、以下に説明する。倍速読み出しは、メモリからデータを読み出す場合に、偶数アドレスと奇数アドレスの２つのアドレス分に対応するデータを１マシンサイクルで一度に読み出す方法である。
【０００３】
この倍速読み出しを利用した従来のデータ処理装置について図面を参照しながら説明する。
【０００４】
図７は従来のデータ処理装置のデータ処理部の構成を示す。同図において、１０１および１０２はいずれもメモリであり演算対象となるもとのデータを格納している。１０３〜１０５はマルチプレクサであり、データがメモリ１０１から演算器へ入力するまでの経路や、メモリ１０２から演算器へ入力するまでの経路を選択する選択手段として機能する。１０６〜１０８はラッチ回路であり、メモリ１０１やメモリ１０２が出力したデータを一時的に保持する。なお、これら３つのラッチ回路がデータを保持する時間は等しく、マシンサイクル（基本サイクル）の１／２サイクル分の時間に設定されている。１０９は演算器であり、ラッチ回路１０７とラッチ回路１０８から同時に出力された２つのデータを演算してその演算結果を出力する。
【０００５】
メモリ１０１とメモリ１０２から出力されるデータは、アドレスポインタ（図示せず）によるアドレス更新によって順次新しいデータとなり、このデータが読み出される。特に倍速読み出しの場合、アドレスポインタは「１」ずつアドレスを更新するのではなく、例えば２ｍ番地、２ｍ＋２番地、２ｍ＋４番地・・・のように偶数アドレスだけを使用して順次更新していくか、あるいは、２ｍ＋１番地、２ｍ＋３番地、２ｍ＋５番地・・・のように奇数アドレスだけを使用して順次更新していく。このようにアドレスポインタがメモリに対して１つのアドレス（例えば偶数アドレス）を指定すると、その偶数アドレスと次の奇数アドレスの２つのアドレスに対応するデータがセットになって読み出される。例えば、２ｍ番地のアドレス指定に対して、２ｍ番地と２ｍ＋１番地に対応するデータが順にメモリから読み出され、２ｍ＋２番地のアドレス指定に対して、２ｍ＋２番地と２ｍ＋３番地に対応するデータがメモリから読み出される。また、奇数番地でアドレス指定した場合には、その奇数アドレスと前の偶数アドレスに対応する２つのデータを出力する。例えば、２ｍ＋１番地のアドレス指定に対して、２ｍ番地と２ｍ＋１番地に対応するデータが順にメモリから読み出される。このように、倍速読み出しを用いれば１回のアドレス指定に対して、２つのデータを読み出すことができるので、データ処理速度が２倍になる。
【０００６】
このように倍速読み出しを用いれば、データ処理速度が２倍になるという効果があるが、正しい演算を順次実行するためには演算器１０９へのデータ入力のタイミングを調整する必要がある。すなわち、２つのデータを演算する場合、これら２つのデータを演算器１０９に同じタイミングで入力しなければならないが、倍速読み出しでは、１回のアドレス指定で１つのメモリから２つのデータが読み出されるため、どちらのデータを演算対象とするかによって、タイミング制御が異なってくる。このタイミング制御のために、マルチプレクサ１０３〜１０５と、ラッチ回路１０６〜１０８を設けている。
【０００７】
タイミング制御を行うデータ処理装置の動作を図８〜図１０を用いて説明する。図８および図９はメモリからのデータ出力のタイミングや演算器への入力タイミングを示すタイミング図である。なお、以降の説明では、１つのマシンサイクルの中で偶数番地が先で奇数番地が後になってデータ処理される場合を例に説明する。
【０００８】
図８は、２つのメモリから出力されたデータに対して、演算器１０９への入力タイミングをずらせることなくデータ処理する場合のタイミング図である。メモリ１０１とメモリ１０２のそれぞれに格納された偶数番地のデータは、同時に出力されて、そのまま同じタイミングで演算器１０９に入力され演算される。また、次のタイミングでメモリ１０１とメモリ１０２のそれぞれに格納された奇数番地のデータについても互いに同じタイミングで演算器１０９に入力され演算される。また、このデータ処理においては、メモリ１０１の２ｍ番地から連続して２ｍ＋５番地まで、メモリ１０２の２ｎ番地から２ｎ＋５番地までのデータを使用して演算を行う場合を示す。なお、ｍ、ｎは整数である。
【０００９】
まず、このデータ処理の開始時には図７のデータ処理装置に対して図示しない制御手段によって次のような制御が行われる。すなわち、マルチプレクサ１０４はメモリ１０１の出力を選択し、マルチプレクサ１０５はメモリ１０２の出力を選択する。なお、このときはマルチプレクサ１０３はどのような制御状態になっていてもよい（関係ない）。
【００１０】
このような制御状態のもとでデータ読み出しが行われる。メモリ１０１のアドレスポインタ（図示せず）が１つの偶数アドレス（偶数番地）２ｍを指定すると、メモリ１０１からマシンサイクル（基本サイクル）の前半で偶数番地２ｍのデータが読み出され、後半で奇数番地２ｍ＋１のデータが読み出される。マルチプレクサ１０４はメモリ１０１の出力を選択しているので、ラッチ回路１０７にこれらのデータが順次取り込まれ出力される。一方、メモリ１０２のアドレスポインタが１つの偶数番地２ｎを指定すると、メモリ１０２からはマシンサイクルの前半で偶数番地２ｎのデータが読み出され、後半で奇数番地２ｎ＋１のデータが読み出される。マルチプレクサ１０５ではメモリ１０２の出力が選択され、ラッチ回路１０８にデータが取り込まれ出力される。このように、メモリ１０１からの出力とメモリ１０２からの出力は、どちらも１つのラッチ回路を介して、演算器１０９に入力するので、演算器１０９へは同じタイミングで入力する。以後、同様に２ｍ＋２番地のデータと２ｎ＋２番地のデータ、２ｍ＋３番地のデータと２ｎ＋３番地のデータ、２ｍ＋４番地のデータと２ｎ＋４番地のデータ、そして２ｍ＋５番地のデータと２ｎ＋５番地のデータが演算器１０９に入力して演算される。このように偶数番地同士のデータや奇数番地同士のデータを互いに演算する場合には、メモリ１０１のデータをラッチ回路１０７に入力し、メモリ１０２のデータをラッチ回路１０８に入力すれば、これらのデータを同じタイミングで演算器１０９に入力して演算することができる。
【００１１】
次に、図９は、偶数番地のデータと奇数番地のデータの演算を実行する場合の動作を示す。ここでは、最初の読み出しで、メモリ１０１から偶数番地のデータを読み出し、メモリ１０２から奇数番地のデータを読み出す場合を例に説明する。データ処理の開始時には、メモリ１０１とメモリ１０２に対するアドレスポインタ（図示せず）がそれぞれ偶数番地と奇数番地を示している。これらのアドレスポインタの値に基づき図７のデータ処理装置に対して図示しない制御手段によって次のような制御が行われる。マルチプレクサ１０３はメモリ１０１の出力を選択し、マルチプレクサ１０４はラッチ回路１０６の出力を選択する。またマルチプレクサ１０５はメモリ１０２の出力を選択する。これによりメモリ１０１から出力されたデータはラッチ回路１０６とラッチ回路１０７を通って演算器１０９へ入力し、メモリ１０２から出力されたデータはラッチ回路１０８を通って演算器１０９へ入力する。すなわち、メモリ１０１の出力データはメモリ１０２からの出力データに比べて、ラッチ回路を１つ多く通るので、演算器１０９への入力タイミングが遅くなる。この遅れ時間はマシンサイクルの１／２サイクルとなる。
【００１２】
このような制御状態のもとでデータ読み出しが行われると、メモリ１０１とメモリ１０２からはそれぞれ最初に２ｍ番地のデータと２ｎ番地のデータが同じタイミングで読み出されるが、メモリ１０１からの出力データはマルチプレクサ１０３と１０４の選択により、ラッチ回路１０６とラッチ回路１０７を介してから演算器１０９に入力する。また、メモリ１０２からの出力はマルチプレクサ１０５の選択により、ラッチ回路１０８を介して演算器１０９へ入力する。この結果、メモリ１０１の出力はメモリ１０２の出力よりも１／２サイクルだけ遅れて演算器１０９へ入力する。従って、図９に示すようにマシンサイクルの１サイクル目の前半ではメモリ１０２の最初の出力である２ｎ番地のデータは、同じタイミングで演算器１０９に入力する演算対象のデータがないことになるので演算されない。次にマシンサイクルの１サイクル目の後半では、メモリ１０１の出力である２ｍ番地のデータと、メモリ１０２の出力である２ｎ＋１番地のデータのそれぞれがラッチ回路１０７とラッチ回路１０８から同じタイミングで演算器１０９に入力する。同様にして、順次、２ｍ＋１番地のデータと２ｎ＋２番地のデータ、２ｍ＋２番地のデータと２ｎ＋３番地のデータ、２ｍ＋３番地のデータと２ｎ＋４番地のデータ、２ｍ＋４番地のデータと２ｎ＋５番地のデータ、そして２ｍ＋５番地のデータと２ｎ＋６番地のデータが演算器１０９で演算される。このように、偶数番地のデータと奇数番地のデータを演算する場合には、２系統のデータのタイミングをずらせることで演算を行う。
【００１３】
なお、図９では、メモリ１０１の出力データを１／２サイクル遅らせる例を示したが、これとは逆にメモリ１０２の出力を１／２サイクル遅らせる動作については、対称的な動作になるだけであるので説明を省略する。
【００１４】
【発明が解決しようとする課題】
上記の従来の構成では、偶数番地のデータと奇数番地のデータを演算する場合でも、データ処理の開始前にマルチプレクサの制御状態を変えることにより、適切な演算を行うことができた。しかし、データ処理の開始前でなく、データ処理の最中に演算器へのデータ入力タイミングを変える必要が生じた場合には、従来の構成では対応できない。すなわち、従来ではデータ処理の開始時にマルチプレクサの制御状態を決定すれば、以降は同じ制御状態でデータ処理を行うことしかできなかった。しかし、例えば、アドレスポインタの示すアドレスが一定領域を巡回する、巡回アドレッシングを用いる場合は領域の範囲によっては２巡目以降でデータのタイミングが揃わなくなり、データ処理の途中でタイミングを変えなければ演算ができなくなるという問題がある。
【００１５】
その例を図１０を用いて説明する。図１０はメモリ１０１のアドレスポインタに通常のアドレスを使用し、メモリ１０２のアドレスポインタに巡回アドレスを使用した場合の動作タイミングを示す。なお、メモリ１０１は２ｍ番地から２ｍ＋５番地までのデータを使用し、メモリ１０２は２ｎ番地から２ｎ＋４番地の間でアドレスが巡回し、データは２ｎ番地から２巡目の２ｎ番地までを使用する。演算のスタート時は、メモリ１０１のアドレスポインタは２ｍ番地を示し、メモリ１０２のアドレスポインタは２ｎ番地を示している。そして、これらのアドレスポインタは順次２ｍ＋２と２ｎ＋２、２ｍ＋４と２ｎ＋４を示していく。演算開始時のマルチプレクサの制御状態は、図８で示した動作のときと同じである。すなわち、データ処理の開始時には図７のデータ処理装置に対して図示しない制御手段によって、マルチプレクサ１０４はメモリ１０１の出力を選択し、マルチプレクサ１０５はメモリ１０２の出力を選択する。また、マルチプレクサ１０３はどのような制御になっていてもよい。
【００１６】
このような制御状態でメモリからのデータ読み出しを開始すると、図１０に示すようにマシンサイクルの３サイクル目前半まで（２ｍ番地〜２ｍ＋４番地、２ｎ番地〜２ｎ＋４番地まで）のデータは図８の動作と同様のタイミングで演算される。しかし、次に２ｍ＋５番地と２巡目の２ｎ番地の間で演算を行わなければならないが、メモリの倍速読み出しの制限により、アドレスポインタが２ｎ＋４番地を示すと、データとしては２ｎ＋４番地のデータと２ｎ＋５番地のデータがセットで出力される。すなわち２ｎ＋４番地のデータを出力するサイクルの後半では必ず２ｎ＋５番地のデータが出力される。このために、２ｍ＋５番地と２ｎ＋５番地のデータが同じタイミングで演算器１０９に入力されてしまい、所望の演算（２ｍ＋５番地と２ｎ番地のデータの演算）を行えない。すなわち、倍速読み出しを使用すると、偶数番地のデータと奇数番地のデータとが必ずセットで読み出されるので、偶数番地だけを読み出して終わることができない。このため、上記のような場合には、巡回アドレスの２巡目以降で演算器へのデータ入力タイミングがずれるので、誤った演算を行うことになる。
【００１７】
本発明は上記の課題を解決するもので、倍速読み出しと巡回アドレッシングを共に用いても演算を正確に行うことのできるデータ処理装置を提供する。
【００１８】
請求項１記載のデータ処理装置は、演算対象のデータを格納し、１サイクルの前半と後半にそれぞれ偶数アドレスと奇数アドレスの２つのアドレス分に相当するデータを連続して出力する第１及び第２のメモリを備え、前記第１のメモリは巡回アドレスにより読み出されるデータ処理装置において、前記第１のメモリおよび前記第２のメモリから出力されたデータを演算する演算器と、前記第１のメモリあるいは前記第２のメモリのいずれかの出力が前記演算器に入力するタイミングを遅延させる遅延手段と、前記第１のメモリおよび前記第２のメモリの出力を前記遅延手段を介して前記演算器に入力するか前記遅延手段を介さずに前記演算器に入力するかを選択する選択手段と、前記第１のメモリのアドレスポインタとして機能する第１のアドレス保持手段と、前記第２のメモリのアドレスポインタとして機能する第２のアドレス保持手段とを備え、前記選択手段は、３つの動作モードのいずれかに従って動作し、第１のモードでは、前記第１のメモリの出力および前記第２のメモリの出力の両方を前記遅延手段を介さずに前記演算器に入力し、第２のモードでは、前記第１のメモリの出力を前記遅延手段を介さずに、前記第２のメモリの出力を前記遅延手段を介して前記演算器に入力し、第３のモードでは、前記第１のメモリの出力を前記遅延手段を介して、前記第２のメモリの出力を前記遅延手段を介さずに前記演算器に入力し、前記巡回アドレスが最終番地から先頭番地へと巡回する際、前記巡回アドレスの最終アドレスが奇数アドレスの時は、いずれの動作モードであっても動作モードを変換せず、前記巡回アドレスの最終アドレスが偶数アドレスでありかつ動作モードが前記第２モードの時は前記第１モードに、動作モードが前記第３モードの時は前記第１モードに、動作モードが前記第１モードの時は前記第２モードに変換することを特徴とするものである。
【００２１】
【作用】
以上の構成によれば、データ処理装置は、メモリからデータを読み出し始めるときに演算器へのデータ入力タイミングを選択するだけでなく、巡回アドレスの最終番地のデータをメモリから読み出した後にも、演算器へのデータ入力タイミングを選択することができる。従って、倍速読み出しのデータ処理装置において、巡回アドレスを利用することが可能になる。
【００２２】
【実施例】
本発明の実施例における倍速読み出しを利用したデータ処理装置について図面を参照しながら説明する。
【００２３】
図１は本実施例のデータ処理装置の構成を示す。同図において、１はデータ処理部であり、このデータ処理部１は図７に示した従来のものと同じ構成であり、メモリ２、メモリ３、マルチプレクサ４〜６、ラッチ回路７〜９および演算器１０から構成されている。マルチプレクサ４はメモリ２とメモリ３の出力のいずれかを選択する選択手段として機能しており、このマルチプレクサ４の出力データはラッチ回路７に入力して保持される。また、メモリ２の出力とラッチ回路７の出力はマルチプレクサ５に入力し、いずれかの出力が選択されてラッチ回路８に入力され保持される。また、メモリ３の出力とラッチ回路７の出力はマルチプレクサ６に入力し、いずれかの出力が選択されてラッチ回路９に入力され保持される。ラッチ回路８の出力データとラッチ回路９の出力データは同期して演算器１０に入力し、２つのデータが演算されて、出力される。また、演算器１０は、加減算器、論理演算器、乗算器等の演算器である。なお、演算器１０の出力先となるレジスタについては、図１では省略している。
【００２４】
１１は中央演算処理装置（ＣＰＵ）等に代表される制御手段であり、また、１２および１３は、それぞれメモリ２とメモリ３のアドレスポインタとして機能するアドレス保持用のレジスタである。また、１４は、レジスタ１３に巡回レジスタを保持させた場合に、巡回レジスタの先頭アドレスを保持するレジスタであり、１５は巡回レジスタの最終アドレスを保持するレジスタである。また、１６は、レジスタ１３に保持したアドレス値とレジスタ１５に保持したアドレス値を比較し、一致した場合には一致信号を制御手段１１と加算器１７に出力する比較器である。なお、この比較器１６は、レジスタ１３のアドレス値とレジスタ１５のアドレス値を比較するときに、それぞれのアドレス値（２進数）の最下位ビットを除いて比較する。すなわち同じサイクル内の偶数番地と奇数番地を区別せずに比較する。従って、レジスタ１３のアドレス値が「２」ずつインクリメントされて常に偶数番地のみを示していて、一方、レジスタ１５に保持された最終番地が奇数であっても同じマシンサイクル内で読み出される番地であれば一致信号が出力される。１７および１８は加算器であり、レジスタ１３やレジスタ１２に保持しているアドレス値をマシンサイクルの１サイクルごとにインクリメントして再びレジスタ１３に入力する。すなわち、これらの加算器１７、１８がアドレスポインタの値を順次更新していく。なお、加算器１７は比較器１６から一致信号を受けたときには、レジスタ１３の値をインクリメントせずにレジスタ１４に保持されている巡回アドレスの先頭番地の値をレジスタ１３に入力する。これにより、巡回アドレッシングが可能になる。
【００２５】
また、レジスタ１２、レジスタ１３およびレジスタ１５が保持するアドレス値は信号ｓ１２、ｓ１３およびｓ１５として制御手段１１にも入力している。なお、これらのアドレス値が２進数の形で保持されている場合には、最下位ビットの情報だけを制御手段１１に入力してもよい。すなわち、制御手段１１にはこれらのアドレス値が偶数であるか奇数であるかを判別するために入力している。また、比較器１６から出力される一致信号ｓ１６も制御手段１１に入力している。制御手段１１はこの一致信号ｓ１６を受けると、レジスタ１５からの信号ｓ１５に基づいて巡回アドレスの最終番地が偶数であるか奇数であるかを判定し、この判定結果に応じて制御信号ｃ、ｄ、ｅを出力してデータ処理部１のマルチプレクサ４、５、６を制御する。
【００２６】
本実施例では、以上の構成のデータ処理装置を用いて、マルチプレクサ４、５および６の制御状態を変えることにより、少なくとも３種類の動作モードを可能にする。その３種類の動作モードを図２に示す。
【００２７】
図２において、モード１はメモリ２の出力とメモリ３の出力のタイミングを遅らせずに、どちらも同じタイミングで演算器１０に入力するモードである。すなわち、図１のマルチプレクサ５はメモリ２の出力を選択し、マルチプレクサ６はメモリ３の出力を選択する。
【００２８】
また、モード２はメモリ２の出力をメモリ３の出力よりもマシンサイクルで１／２サイクル遅らせて処理する場合である。すなわち、モード２では図１のマルチプレクサ４はメモリ２の出力を選択し、マルチプレクサ５はラッチ回路７の出力を選択する。またマルチプレクサ６はメモリ３の出力を選択する。
【００２９】
さらに、モード３はメモリ３の出力をメモリ２の出力よりもマシンサイクルで１／２サイクル遅らせて処理する場合である。すなわち、モード３では図１のマルチプレクサ４はメモリ３の出力を選択し、マルチプレクサ６はラッチ回路７の出力を選択する。またマルチプレクサ５はメモリ２の出力を選択する。
【００３０】
なお、図２に示すコードは、本実施例において各モードを特定するために付与したコードであり、２進数で表示している。モード１は「００１」、モード２は「０１０」、モード３は「１００」としている。
【００３１】
次に図１における制御手段１１の具体的な回路例を説明する。図３および図４は制御手段１１内部の具体的回路と、図１に示したデータ処理装置の一部を示す。図１と同じ構成要素や同じ信号には同じ符号を付けている。図３および図４に示す回路は、従来ではデータ処理の開始時にしかできなかったモード選択を、データ処理の途中でもモード切り換え可能にしたものであり、アドレス値やモードの状態に応じて、適切なモードを選択するように回路が構成されている。
【００３２】
以下に、図３および図４の回路構成により得られるモードと、そのときのアドレス値や各信号値等との関係を示す。なお、以下の説明で用いるスタートパルスとは、データ処理開始時にだけ制御手段１１内に論理値「１」を入力するパルスである。
【００３３】
・モード１を選択する条件（(1)〜(5)のいずれか１つの条件を満たせばよい）
（１）レジスタ１２およびレジスタ１３の値が偶数（すなわちレジスタ１２と１３の出力信号ｓ１２とｓ１３がともに「０」）でかつスタートパルスを受けたとき
（２）モード２の状態で比較器１６の一致信号ｓ１６が「１」（一致している）であり、かつ巡回アドレスの最終番地が偶数（すなわちレジスタ１５の出力信号ｓ１５が「０」）のとき
（３）モード３の状態で比較器１６の一致信号ｓ１６が「１」であり、かつ巡回アドレスの最終番地が偶数のとき
（４）モード１の状態で比較器１６の一致信号ｓ１６が「１」であり、かつ巡回アドレスの最終番地が奇数（すなわちレジスタ１５の出力信号ｓ１５が「１」）のとき
（５）モード１の状態で比較器１６の一致信号ｓ１６が「０」（一致していない）の状態のとき
・モード２を選択する条件（(1)〜(4)のいずれか１つの条件を満たせばよい）
（１）レジスタ１２の値が偶数でレジスタ１３の値が奇数でかつスタートパルスを受けたとき
（２）モード１の状態で比較器１６の一致信号ｓ１６が「１」であり、かつ巡回アドレスの最終番地が偶数のとき
（３）モード２の状態で比較器１６の一致信号ｓ１６が「１」であり、かつ巡回アドレスの最終番地が奇数のとき
（４）モード２の状態で比較器１６の一致信号ｓ１６が「０」のとき
・モード３を選択する条件（(1)〜(3)のいずれか１つの条件を満たせばよい）
（１）レジスタ１２の値が奇数でレジスタ１３の値が偶数でかつスタートパルスを受けたとき
（２）モード３の状態で比較器１６の一致信号ｓ１６が「１」であり、かつ巡回アドレスの最終番地が奇数のとき
（３）モード３の状態で比較器１６の一致信号ｓ１６が「０」のとき
以上の選択条件に基づいてモード１〜モード３への切り換えを行うが、具体的には図３および図４に示した回路で実現することができる。
【００３４】
まず図３は、上記のモード切り換え条件に従って構成された論理回路を示している。同図において、２０（２０ａ、２０ｂ、２０ｃ）は現在のモードを２進数のコードで保持したレジスタであり、２０ａ、２０ｂ、２０ｃにそれぞれ１ビットずつ合計３ビットの情報を保持する。このコードは、図２に示したものと同じで、モード１は（２０ａ、２０ｂ、２０ｃ）＝「００１」、モード２は「０１０」、モード３は「１００」のコードで表される。これらのレジスタ値は図４に示す論理回路を経て図１に示した信号ｃ、ｄ、ｅとしてデータ処理部１へ入力され、データ処理部１内のマルチプレクサ４〜６の制御に用いられる。また、レジスタ２０自身の値変更（モード切り換え）のデータとしても使用され、アンド回路Ｍ１、Ｍ２、Ｍ３に入力している。モード１すなわちコード「００１」のときにはアンド回路Ｍ１が「１」を出力する。また、モード２すなわちコード「０１０」のときにはアンド回路Ｍ２が「１」を出力する。また、モード３すなわちコード「１００」のときにはアンド回路Ｍ３が「１」を出力する。
【００３５】
レジスタ２０ａ〜２０ｃのそれぞれに入力する信号は、スタートパルス、レジスタ１２の最下位ビット出力ｓ１２、レジスタ１３の最下位ビット出力ｓ１３、レジスタ１５の最下位ビット出力ｓ１５、比較器１６の一致信号ｓ１６と、アンド回路Ｍ１、Ｍ２、Ｍ３の出力の論理的組合せであり、上記のモード選択条件を満たすように信号が形成される。
【００３６】
すなわち、モード１を選択する条件が満たされるとオア回路２８の出力のみが「１」となり、またモード２を選択する条件が満たされるとオア回路２４の出力のみが「１」となり、さらにモード３を選択する条件が満たされるとオア回路２１の出力のみが「１」となる。
【００３７】
例えばモード２の状態で比較器１６が一致信号ｓ１６を出力し、かつ巡回アドレスの最終番地が偶数（すなわちｓ１５が「０」）のときには、モード２であるからアンド回路Ｍ２が「１」を出力し、ｓ１５が「０」でかつｓ１６が「１」を出力するので、アンド回路３５が「１」を出力する。従って、アンド回路３１が「１」を出力することになり、オア回路２８を介してレジスタ２０ｃに「１」が入力されて保持される。また、その他のレジスタ２０ａ、２０ｂは「０」になっている。これにより、レジスタ２０が保持するコードは「００１」となり、モード２からモード１へ切り換えられたことになる。
【００３８】
その他のモード切り換えについても、図３に示した回路によれば上記の条件通りに切り換えを行うことができる。
【００３９】
図４は、データ処理部１内のマルチプレクサをモードに応じて制御するための具体的な回路構成を示す。同図では、簡単のためデータ処理部１の一部分のみを示す。同図に示すように、マルチプレクサ４は制御信号ｃが「１」のとき図中左側（メモリ２側）を選択し、制御信号ｃが「０」のとき図中右側（メモリ３側）を選択する。また、マルチプレクサ５は制御信号ｄが「０」のとき図中左側（メモリ２側）を選択し、制御信号ｄが「１」のとき図中右側（ラッチ回路７側）を選択する。さらにマルチプレクサ６は制御信号ｅが「１」のとき図中左側（ラッチ回路７側）を選択し、制御信号ｅが「０」のとき図中右側（メモリ３側）を選択する。
【００４０】
また、３６はレジスタ２０の値が「０１０」（すなわちモード２）のときに「１」を出力するアンド回路であり、３７はレジスタ２０の値が「１００」（すなわちモード３）のときに「１」を出力するアンド回路である。
【００４１】
以上の構成の回路について、その動作を説明すると、モード１のときはレジスタ２０の値は「００１」であり、アンド回路３６および３７の出力値はどちらも「０」であるので、制御信号ｃ、ｄ、ｅがすべて「０」になっている。このため、マルチプレクサ５は図中左側（すなわちメモリ２側）を選択し、マルチプレクサ６は図中右側（すなわちメモリ３側）を選択する。この制御により、モード１ではメモリ２とメモリ３の出力データが互いに遅れることなく演算器に入力する。
【００４２】
また、モード２のときはレジスタ２０の値は「０１０」であり、アンド回路３６の出力値は「１」、３７の出力値は「０」であるので、制御信号ｃ、ｄは「１」で、ｅが「０」になっている。このため、マルチプレクサ４は図中左側（すなわちメモリ２側）を選択し、マルチプレクサ５は図中右側（すなわちラッチ回路７側）を選択し、マルチプレクサ６は図中右側（すなわちメモリ３側）を選択する。これによりモード２では、メモリ２のデータが１／２サイクル遅れて演算器に入力する。
【００４３】
また、モード３のときはレジスタ２０の値は「１００」であり、アンド回路３６の出力値は「０」、３７の出力値は「１」であるので、制御信号ｃ、ｄは「０」で、ｅが「１」になっている。このため、マルチプレクサ４は図中右側（すなわちメモリ３側）を選択し、マルチプレクサ５は図中左側（すなわちメモリ２側）を選択し、マルチプレクサ６は図中左側（すなわちラッチ回路７側）を選択する。これによりモード３では、メモリ３のデータが１／２サイクル遅れて演算器に入力する。
【００４４】
以上のようにして、モード切り換えに応じてマルチプレクサの制御が可能となり、演算器１０へのデータ入力タイミングを変えることができる。
【００４５】
次に、以上のデータ処理装置において、メモリ３に巡回アドレスを使用し、メモリ２に通常のアドレスを使用して、各データを読み出して演算を行う場合の動作を説明する。
【００４６】
図５は、メモリ２に通常のアドレッシングを使用し、メモリ３に巡回アドレッシングを使用した場合の出力データのタイミング図である。メモリ２は２ｍ番地から２ｍ＋１１番地までのデータを使用し、メモリ３は２ｎ番地から２ｎ＋４番地の間でアドレスが巡回し、データは２ｎ番地から３巡目の２ｎ＋１番地までを使用する。
【００４７】
まず、データ処理の開始時には、図１のレジスタ１３に巡回アドレスの先頭番地２ｎが保持され、レジスタ１５に巡回アドレスの最終番地２ｎ＋４が保持される。また、アドレスポインタとして機能するレジスタ１２に２ｍ番地、レジスタ１３に２ｎ番地が保持される。レジスタ１２と１３に保持されたアドレス値の最下位ビットは信号ｓ１２およびｓ１３として制御手段１１に入力する。これらの信号に基づいて制御手段１１はマルチプレクサ４、５、６を制御する。ここでは、２つのレジスタ１２および１３に保持されたアドレスはどちらも偶数であり、またデータ処理開始時を示すスタートパルスが出力されるので、制御手段１１は図２のモード１を選ぶ。すなわち、メモリ２の２ｍ番地のデータはマルチプレクサ５に選択されて、ラッチ回路８を介して演算器１０に入力し、メモリ３の２ｎ番地のデータはマルチプレクサ６に選択されて、ラッチ回路９を介して演算器１０に入力し、２つのデータが演算される。同様に、マシンサイクル（基本サイクル）の３サイクル目の前半までは、図５に示すように２ｍ＋１番地と２ｎ＋１番地、２ｍ＋２番地と２ｎ＋２番地、２ｍ＋３番地と２ｎ＋３番地、２ｍ＋４番地と２ｎ＋４番地のデータが演算器１０に入力して演算される。
【００４８】
また、マシンサイクルの３サイクル目の前半には、メモリ３から２ｎ＋４番地のデータが出力するが、この２ｎ＋４番地は巡回アドレスの最終アドレスであるので、レジスタ１３の値とレジスタ１５の値が一致し、比較器１６が一致信号ｓ１６を出力する。この一致信号ｓ１６は制御手段１１と加算器１７に入力する。制御手段１１は比較器１６から一致信号ｓ１６を受けると、レジスタ１５のアドレス値が偶数か奇数かを判定する。この実施例では、レジスタ１５のアドレス値（すなわち、巡回アドレスの最終番地２ｎ＋４）は偶数である。モード１の状態で、一致信号ｓ１６が「１」になり、かつレジスタ１５のアドレス値が偶数の場合、図３におけるアンド回路Ｍ１が「１」を出力し、またアンド回路３５が「１」を出力する。これによりアンド回路２６を介してオア回路２４が「１」を出力するので、レジスタ２０の値は「０１０」となる。このコードはモード２を意味するので、制御手段１１は動作モードをモード１からモード２に切り換えたことになる。また、図４において、制御手段１１は制御信号ｃによりマルチプレクサ４がメモリ２の出力を選択するように制御し、また、制御信号ｄによりマルチプレクサ５がラッチ回路７の出力を選択するように制御し、また、制御信号ｅによりマルチプレクサ６がメモリ３の出力を選択するように制御する。これによりメモリ２のデータを１／２サイクルだけ遅延させるモード２の制御状態が実現できる。
【００４９】
なお、上記のモード選択の条件でも示したように、もし、巡回アドレスの最終アドレスが奇数であれば、モードの切り換えは行わない。１サイクル内で偶数番地、奇数番地の順で読み出される倍速読み出しの場合には、最終番地が奇数であれば、次に余分なデータが読み出されることがないので、スムーズに巡回して次の先頭番地を読み出すことができるからである。このため１／２サイクルだけ遅延させる必要もないので、モードを切り換えることもない。
【００５０】
しかし、この実施例とは異なるが、１サイクル内で奇数番地、偶数番地の順で読み出すような場合には、巡回アドレスの最終アドレスが奇数の時にモードを切り換えて、最終アドレスが偶数の時にモードを切り換えないような制御を行う。
【００５１】
動作の続きを説明すると、比較器１６は加算器１７にも一致信号を出力しているので、加算器１７は一致信号を受けると、レジスタ１３のアドレス値のインクリメントを止めて、レジスタ１４に保持しているアドレス値（すなわち、巡回アドレスの先頭番地２ｎ）をレジスタ１３に入力する。これにより、レジスタ１３のアドレス値は最終番地から先頭番地へと巡回することができる。
【００５２】
図３におけるマシンサイクルの３サイクル目の後半になると、上記のように動作モードがモード２に切り換わっているので、メモリ２の出力は１／２サイクルだけ遅れて演算器１０に入力する。すなわち、メモリ３の２ｎ＋５番地のデータは、マシンサイクルの３サイクル目の後半に演算器１０に入力するが、メモリ２の２ｍ＋５番地のデータは１／２サイクル遅れて４サイクル目の前半に演算器１０に入力する。このため、メモリ２の２ｍ＋５番地のデータはメモリ３の２ｎ番地のデータに同期して演算器１０に入力するので、メモリ２の２ｍ＋５番地のデータとメモリ３の２ｎ番地のデータとの演算が可能となる。なお、マシンサイクルの３サイクル目の後半では、メモリ２の２ｍ＋５番地のデータだけが演算器１０に入力しており、データが揃わないので１／２サイクルの期間だけ演算を停止することになる。
【００５３】
同様に、マシンサイクルの６サイクルの前半までは、順に２ｍ＋６番地と２ｎ＋１番地、２ｍ＋７番地と２ｎ＋２番地、２ｍ＋８番地と２ｎ＋３番地、２ｍ＋９番地と２ｎ＋４番地のデータが同期して演算器１０に入力され、演算される。
【００５４】
６サイクル目の前半では、再び巡回アドレスの最終番地になり、しかも偶数番地である。このときには、モード２からモード１に切り換えると共に６サイクル目から７サイクル目でのメモリ２のアドレスポインタ更新を停止し、これにより演算を１／２サイクル停止する。そして７サイクル目の先頭は２ｍ＋１０番地と２ｎ番地のデータで演算を行う。７サイクル目以降はモード１の状態であり、各マルチプレクサの選択はスタート時と同様であるので、このようにして以降の演算を継続することができる。
【００５５】
図６は、図５の６サイクル目から７サイクル目に移るときにメモリ２のアドレスポインタ更新を停止するための具体的な回路構成を示す。同図において、図１と同じ構成要素には同じ符号を付けている。１８はメモリ２のアドレスポインタをインクリメントして更新する加算器であり、この加算器１８に信号ａを入力してインクリメント動作を一時的に停止することによりアドレスポインタ更新の停止を実行する。１５は巡回アドレスの最終番地の最下位ビットの値を保持し、この値を信号ｓ１５として出力するレジスタ、１６はレジスタ１３の巡回アドレスが最終番地になったときに一致信号ｓ１６を出力する比較器、２０（２０ａ、２０ｂ、２０ｃ）は現在のモード状態を図２に示したコードで保持しているレジスタである。例えば、モード２の場合には、図２に示すようにコードは「０１０」であるので、レジスタ２０ａに「０」、レジスタ２０ｂに「１」、レジスタ２０ｃに「０」がそれぞれ保持される。３９は、レジスタ２０ａ〜２０ｃの値を入力とするアンド回路であり、２０ａの反転値、２０ｂの値、２０ｃの反転値を入力としている。３８は、アンド回路３９の出力値と、比較器１６の一致信号ｓ１６と、レジスタ１５の出力信号ｓ１５の反転値を入力とするアンド回路である。
【００５６】
以上のような構成の回路のうち、レジスタ２０とアンド回路３８および３９については、図１における制御手段１１の中に設けられている。以下、この回路の動作を説明する。図５における６サイクル目の前半では、モード２の状態であるので、レジスタ２０ａ、２０ｂ、２０ｃの中に順に「０１０」が保持されている。従って、アンド回路３９は論理値「１」を出力する。また、この６サイクル目の前半では、アドレスポインタは巡回アドレスの最終番地２ｎ＋４を示しているので、比較器１６は一致信号ｓ１６を論理値「１」として出力する。さらにレジスタ１５に保持されている最終番地２ｎ＋４は偶数であるので最下位ビットは必ず「０」であり、信号ｓ１５は「０」となる。このため、アンド回路３８は論理値「１」の信号を信号ａとして加算器１８に入力する。信号ａが論理値「１」になっている期間では加算器１８はインクリメント動作を停止する。次のサイクル（７サイクル目）になるとき、加算器１８は動作を停止しているので図１におけるレジスタ１２はアドレスポインタを更新しない。一方、図１のレジスタ１３のアドレス値は加算器１７によって更新される。レジスタ１３のアドレスが更新すると、巡回アドレスの先頭番地２ｎになるので比較器１６は一致信号の出力を停止し、ｓ１６は「０」になる。このため、アンド回路３８の出力信号ａは論理値「０」を出力するので、加算器１８の動作停止が解除され、次のサイクルから再びインクリメント動作を開始する。このように、モード２の状態でアドレスポインタが巡回アドレスの偶数の最終番地を示すと、次のアドレスポインタ更新を１サイクルだけ停止することができる。これにより、図５に示すように７サイクル目の前半で２ｍ＋１０番地と２ｎ番地のデータを演算することができ、それ以降も正常な演算を行うことができる。
【００５７】
【発明の効果】
以上のように、本発明によれば倍速読み出しのデータ処理装置に対して巡回アドレスを用いた場合でも、演算対象のデータが遅れて演算器に入力することがなく、常に正確な演算を行うことができるので、データ処理を効率よく実行することができる。
【図面の簡単な説明】
【図１】本発明の実施例におけるデータ処理装置の構成図
【図２】同実施例における各モードの説明図
【図３】同実施例におけるモード切り換え回路の構成図
【図４】同実施例におけるマルチプレクサ制御回路の構成図
【図５】同実施例におけるデータ処理装置の動作タイミング図
【図６】同実施例におけるアドレスポインタ更新の停止回路の構成図
【図７】従来のデータ処理装置の構成図
【図８】従来のデータ処理装置の動作タイミング図
【図９】従来のデータ処理装置の動作タイミング図
【図１０】従来のデータ処理装置の動作タイミング図
【符号の説明】
１データ処理部
２、３メモリ
４〜６マルチプレクサ
７〜９ラッチ回路
１０演算器
１１制御手段
１２〜１５レジスタ
１６比較器
１７、１８加算器
２０レジスタ
２１、２４、２８、３３オア回路
２２、２３、２５〜２７、２９〜３２、３４、３５アンド回路
Ｍ１、Ｍ２、Ｍ３アンド回路
３６、３７アンド回路
３８、３９アンド回路
１０１、１０２メモリ
１０３〜１０５マルチプレクサ
１０６〜１０８ラッチ回路
１０９演算器[0001]
[Industrial applications]
The present invention relates to a data processing device used in a microcomputer (microcomputer) or a digital signal processor (DSP).
[0002]
[Prior art]
When speeding up processing in a data processing device, the speed of reading data from a memory often becomes a bottleneck. One means for speeding up data reading is referred to as "double speed reading" and will be described below. The double-speed reading is a method of reading data corresponding to two addresses of an even address and an odd address at a time in one machine cycle when reading data from a memory.
[0003]
A conventional data processing device using the double-speed reading will be described with reference to the drawings.
[0004]
FIG. 7 shows a configuration of a data processing unit of a conventional data processing device. In FIG. 1, reference numerals 101 and 102 denote memories which store original data to be operated. Reference numerals 103 to 105 denote multiplexers, which function as selection means for selecting a path from the memory 101 to the arithmetic unit and a path from the memory 102 to the arithmetic unit. Latch circuits 106 to 108 temporarily hold the data output from the memory 101 and the memory 102. Note that these three latch circuits have the same data holding time, and are set to a time corresponding to a half cycle of a machine cycle (basic cycle). An arithmetic unit 109 operates on two data output simultaneously from the latch circuits 107 and 108 and outputs the operation result.
[0005]
The data output from the memory 101 and the memory 102 becomes new data sequentially by address update by an address pointer (not shown), and this data is read. In particular, in the case of double-speed reading, the address pointer does not update the address by “1”, but sequentially updates only the even-numbered addresses, for example, addresses 2m, 2m + 2, 2m + 4,. Alternatively, the addresses are sequentially updated using only odd addresses such as addresses 2m + 1, 2m + 3, addresses 2m + 5, and so on. When the address pointer designates one address (for example, an even address) to the memory in this way, data corresponding to the two addresses of the even address and the next odd address are set and read. For example, data corresponding to addresses 2m and 2m + 1 are sequentially read from the memory in response to the address specification of address 2m, and data corresponding to addresses 2m + 2 and 2m + 3 are read from the memory in response to the address specification of address 2m + 2. It is. When an address is specified at an odd address, two data corresponding to the odd address and the previous even address are output. For example, data corresponding to addresses 2m and 2m + 1 are sequentially read from the memory in response to the address specification of address 2m + 1. As described above, if double-speed reading is used, two data can be read for one address specification, so that the data processing speed is doubled.
[0006]
The use of double-speed reading in this way has the effect of doubling the data processing speed, but it is necessary to adjust the timing of data input to the arithmetic unit 109 in order to sequentially execute correct calculations. That is, when two data are calculated, these two data must be input to the arithmetic unit 109 at the same timing. However, in double-speed reading, two data are read from one memory by one address designation. The timing control differs depending on which data is to be calculated. For this timing control, multiplexers 103 to 105 and latch circuits 106 to 108 are provided.
[0007]
The operation of the data processing device that performs timing control will be described with reference to FIGS. 8 and 9 are timing charts showing the timing of data output from the memory and the timing of input to the arithmetic unit. In the following description, an example will be described in which data processing is performed with an even address first and an odd address later in one machine cycle.
[0008]
FIG. 8 is a timing chart in a case where data output from two memories is processed without shifting the input timing to the arithmetic unit 109. The data of the even addresses stored in each of the memory 101 and the memory 102 are output at the same time, and are input to the arithmetic unit 109 at the same timing and are calculated. The data of the odd addresses stored in the memory 101 and the memory 102 at the next timing are also input to the arithmetic unit 109 at the same timing and calculated. Further, in this data processing, a case is shown in which an arithmetic operation is performed using data from address 2m of memory 101 to address 2m + 5 consecutively, and data from address 2n to address 2n + 5 of memory 102. Note that m and n are integers.
[0009]
First, at the start of the data processing, the following control is performed on the data processing device of FIG. 7 by a control unit (not shown). That is, the multiplexer 104 selects the output of the memory 101, and the multiplexer 105 selects the output of the memory 102. At this time, the multiplexer 103 may be in any control state (irrelevant).
[0010]
Data reading is performed under such a control state. When an address pointer (not shown) of the memory 101 designates one even address (even address) 2m, the data of the even address 2m is read from the memory 101 in the first half of the machine cycle (basic cycle), and the odd address is read in the second half. 2m + 1 data is read. Since the multiplexer 104 selects the output of the memory 101, these data are sequentially taken into the latch circuit 107 and output. On the other hand, when the address pointer of the memory 102 designates one even address 2n, the data of the even address 2n is read from the memory 102 in the first half of the machine cycle, and the data of the odd address 2n + 1 is read in the second half. In the multiplexer 105, the output of the memory 102 is selected, and the data is captured and output to the latch circuit 108. As described above, since both the output from the memory 101 and the output from the memory 102 are input to the arithmetic unit 109 via one latch circuit, they are input to the arithmetic unit 109 at the same timing. Thereafter, similarly, the data at address 2m + 2 and the data at address 2n + 2, the data at address 2m + 3 and the data at address 2n + 3, the data at address 2m + 4 and the data at address 2n + 4, and the data at address 2m + 5 and data at address 2n + 5 are input to the arithmetic unit 109. Is calculated. When data of even addresses and data of odd addresses are operated on each other as described above, data of the memory 101 is input to the latch circuit 107 and data of the memory 102 is input to the latch circuit 108. Can be input to the computing unit 109 at the same timing to perform the computation.
[0011]
Next, FIG. 9 shows an operation in a case where the calculation of the data of the even address and the data of the odd address are executed. Here, an example will be described in which data of an even address is read from the memory 101 and data of an odd address is read from the memory 102 in the first reading. At the start of data processing, address pointers (not shown) for the memories 101 and 102 indicate even and odd addresses, respectively. Based on the values of these address pointers, the following control is performed by the control means (not shown) on the data processing device of FIG. The multiplexer 103 selects the output of the memory 101, and the multiplexer 104 selects the output of the latch circuit 106. The multiplexer 105 selects the output of the memory 102. As a result, the data output from the memory 101 is input to the arithmetic unit 109 through the latch circuit 106 and the latch circuit 107, and the data output from the memory 102 is input to the arithmetic unit 109 through the latch circuit 108. That is, the output data of the memory 101 passes through one more latch circuit than the output data from the memory 102, so that the input timing to the arithmetic unit 109 is delayed. This delay time is a half cycle of the machine cycle.
[0012]
When data is read under such a control state, the data at address 2m and the data at address 2n are first read from the memories 101 and 102 at the same timing, but the output data from the memory 101 is According to the selection of the multiplexers 103 and 104, the data is input to the arithmetic unit 109 via the latch circuit 106 and the latch circuit 107. The output from the memory 102 is input to the arithmetic unit 109 via the latch circuit 108 by the selection of the multiplexer 105. As a result, the output of the memory 101 is input to the arithmetic unit 109 with a delay of 1/2 cycle as compared with the output of the memory 102. Therefore, as shown in FIG. 9, in the first half of the first cycle of the machine cycle, the data at the address 2n, which is the first output of the memory 102, has no data to be input to the arithmetic unit 109 at the same timing. Not calculated. Next, in the latter half of the first cycle of the machine cycle, the data at the address 2m output from the memory 101 and the data at the address 2n + 1 output from the memory 102 are supplied from the latch circuits 107 and 108 at the same timing. Input to 109. Similarly, data of address 2m + 1 and data of address 2n + 2, data of address 2m + 2 and data of address 2n + 3, data of address 2m + 3 and data of address 2n + 4, data of address 2m + 4 and data of address 2n + 5, and data of address 2m + 5 The arithmetic unit 109 calculates the data and the data at the address 2n + 6. As described above, when calculating the data of the even address and the data of the odd address, the calculation is performed by shifting the timing of the data of the two systems.
[0013]
Although FIG. 9 shows an example in which the output data of the memory 101 is delayed by １／ cycle, the operation of delaying the output of the memory 102 by サイクル cycle is only a symmetric operation. Description is omitted because there is.
[0014]
[Problems to be solved by the invention]
In the above-described conventional configuration, even when the data of the even address and the data of the odd address are calculated, an appropriate calculation can be performed by changing the control state of the multiplexer before the start of the data processing. However, if the data input timing to the arithmetic unit needs to be changed during the data processing, not before the start of the data processing, the conventional configuration cannot cope. That is, conventionally, if the control state of the multiplexer is determined at the start of the data processing, the data processing can only be performed in the same control state thereafter. However, for example, when the address indicated by the address pointer circulates in a certain area, or when cyclic addressing is used, the data timing is not aligned in the second cycle or later depending on the range of the area. There is a problem that can not be.
[0015]
An example will be described with reference to FIG. FIG. 10 shows an operation timing when a normal address is used as an address pointer of the memory 101 and a cyclic address is used as an address pointer of the memory 102. The memory 101 uses data from address 2m to address 2m + 5, the memory 102 uses addresses circulating between address 2n and address 2n + 4, and uses data from address 2n to address 2n in the second cycle. At the start of the operation, the address pointer of the memory 101 indicates the address 2m, and the address pointer of the memory 102 indicates the address 2n. These address pointers sequentially indicate 2m + 2 and 2n + 2, 2m + 4 and 2n + 4. The control state of the multiplexer at the start of the operation is the same as in the operation shown in FIG. That is, at the start of the data processing, the multiplexer 104 selects the output of the memory 101 and the multiplexer 105 selects the output of the memory 102 by a control unit (not shown) for the data processing apparatus of FIG. Further, the multiplexer 103 may have any control.
[0016]
When data reading from the memory is started in such a control state, as shown in FIG. 10, data up to the first half of the third machine cycle (addresses 2m to 2m + 4, addresses 2n to 2n + 4) is the operation shown in FIG. It is calculated at the same timing as. However, the operation must be performed between the address 2m + 5 and the address 2n in the second cycle. However, if the address pointer indicates the address 2n + 4 due to the limitation of double-speed reading of the memory, the data at the addresses 2n + 4 and 2n + 5 Address data is output as a set. That is, the data at the address 2n + 5 is always output in the latter half of the cycle for outputting the data at the address 2n + 4. For this reason, the data at addresses 2m + 5 and 2n + 5 are input to the arithmetic unit 109 at the same timing, and the desired operation (the operation of the data at addresses 2m + 5 and 2n) cannot be performed. That is, when double-speed reading is used, even-numbered address data and odd-numbered address data are always read as a set, so that it is impossible to finish reading only even-numbered addresses. For this reason, in the above case, the data input timing to the arithmetic unit is shifted in the second and subsequent cycles of the cyclic address, so that an erroneous operation is performed.
[0017]
The present invention solves the above-described problems, and provides a data processing device that can accurately perform an operation even when both double-speed reading and cyclic addressing are used.
[0018]
The data processing device according to claim 1 stores data to be operated, and stores an even address in the first half and the second half of one cycle, respectively. Odd address A first memory and a second memory that successively output data corresponding to two addresses; , The first memory is read by a cyclic address In the data processing device, a computing unit that computes data output from the first memory and the second memory, and an output of either the first memory or the second memory is input to the computing unit. Delay means for delaying the timing of the operation, and whether the outputs of the first memory and the second memory are input to the arithmetic unit via the delay means or to the arithmetic unit without passing through the delay means Selecting means, a first address holding means functioning as an address pointer of the first memory, and a second address holding means functioning as an address pointer of the second memory, The selecting means operates according to any one of three operation modes. In the first mode, the operation unit outputs both the output of the first memory and the output of the second memory without passing through the delay means. In the second mode, the output of the first memory is input to the arithmetic unit via the delay means without passing the output of the first memory through the delay means, In the mode, the output of the first memory is input to the arithmetic unit via the delay means and the output of the second memory is not passed through the delay means, and the cyclic address is changed from the last address to the first address. When the last address of the cyclic address is an odd address, the operation mode is not converted in any operation mode, the last address of the cyclic address is an even address, and the operation mode is the second address. 2 The first mode when the over-de, when the operation mode is the third mode to the first mode, when the operation mode is the first mode into a second mode It is characterized by the following.
[0021]
[Action]
According to the above configuration, the data processing device not only selects the data input timing to the arithmetic unit when starting to read data from the memory, but also performs the arithmetic operation after reading the data of the last address of the cyclic address from the memory. It is possible to select the data input timing to the container. Therefore, it is possible to use the cyclic address in the data processing device for double-speed reading.
[0022]
【Example】
A data processing apparatus using double-speed reading according to an embodiment of the present invention will be described with reference to the drawings.
[0023]
FIG. 1 shows the configuration of the data processing device of the present embodiment. In the figure, reference numeral 1 denotes a data processing unit. The data processing unit 1 has the same configuration as the conventional one shown in FIG. 7, and includes a memory 2, a memory 3, multiplexers 4 to 6, latch circuits 7 to 9, and an operation unit. It comprises a vessel 10. The multiplexer 4 functions as a selection unit for selecting either the output of the memory 2 or the output of the memory 3, and the output data of the multiplexer 4 is input to the latch circuit 7 and held. The output of the memory 2 and the output of the latch circuit 7 are input to the multiplexer 5, and one of the outputs is selected and input to the latch circuit 8 and held. The output of the memory 3 and the output of the latch circuit 7 are input to the multiplexer 6, and one of the outputs is selected and input to the latch circuit 9 and held. The output data of the latch circuit 8 and the output data of the latch circuit 9 are input to the arithmetic unit 10 in synchronization, and two data are calculated and output. The arithmetic unit 10 is an arithmetic unit such as an adder / subtracter, a logical operation unit, and a multiplier. Note that a register serving as an output destination of the arithmetic unit 10 is omitted in FIG.
[0024]
Reference numeral 11 denotes control means typified by a central processing unit (CPU) and the like. Reference numerals 12 and 13 denote address holding registers which function as address pointers of the memories 2 and 3, respectively. Reference numeral 14 denotes a register that holds the start address of the cyclic register when the register 13 holds the cyclic register, and reference numeral 15 denotes a register that holds the last address of the cyclic register. Reference numeral 16 denotes a comparator which compares the address value held in the register 13 with the address value held in the register 15 and outputs a match signal to the control means 11 and the adder 17 when they match. The comparator 16 compares the address value of the register 13 with the address value of the register 15 except for the least significant bit of each address value (binary number). That is, comparison is made without distinguishing even addresses and odd addresses in the same cycle. Therefore, the address value of the register 13 is incremented by "2" and always indicates only the even address. On the other hand, even if the final address held in the register 15 is an odd number, the address is read in the same machine cycle. If so, a match signal is output. Adders 17 and 18 increment the address value held in the register 13 or the register 12 every machine cycle and input the incremented value to the register 13 again. That is, the adders 17 and 18 sequentially update the value of the address pointer. When the adder 17 receives the coincidence signal from the comparator 16, it inputs the value of the start address of the cyclic address held in the register 14 to the register 13 without incrementing the value of the register 13. This allows cyclic addressing.
[0025]
The address values held by the registers 12, 13, and 15 are also input to the control unit 11 as signals s12, s13, and s15. If these address values are held in binary form, only the information of the least significant bit may be input to the control means 11. That is, the address is input to the control means 11 in order to determine whether these address values are even or odd. The coincidence signal s16 output from the comparator 16 is also input to the control means 11. When receiving the coincidence signal s16, the control means 11 determines whether the last address of the cyclic address is an even number or an odd number based on the signal s15 from the register 15, and according to the determination result, the control signals c and d. , E to control the multiplexers 4, 5, and 6 of the data processing unit 1.
[0026]
In this embodiment, at least three types of operation modes are enabled by changing the control states of the multiplexers 4, 5, and 6 using the data processing device having the above-described configuration. FIG. 2 shows the three types of operation modes.
[0027]
In FIG. 2, mode 1 is a mode in which the output of the memory 2 and the output of the memory 3 are input to the arithmetic unit 10 at the same timing without delaying the timing. That is, the multiplexer 5 in FIG. 1 selects the output of the memory 2, and the multiplexer 6 selects the output of the memory 3.
[0028]
Mode 2 is a case where the output of the memory 2 is processed with a delay of 1/2 machine cycle from the output of the memory 3 for processing. That is, in mode 2, the multiplexer 4 of FIG. 1 selects the output of the memory 2 and the multiplexer 5 selects the output of the latch circuit 7. The multiplexer 6 selects the output of the memory 3.
[0029]
Mode 3 is a case in which the output of the memory 3 is processed after being delayed by a half cycle of a machine cycle from the output of the memory 2. That is, in mode 3, the multiplexer 4 in FIG. 1 selects the output of the memory 3, and the multiplexer 6 selects the output of the latch circuit 7. The multiplexer 5 selects the output of the memory 2.
[0030]
Note that the code shown in FIG. 2 is a code assigned to specify each mode in the present embodiment, and is represented by a binary number. Mode 1 is “001”, mode 2 is “010”, and mode 3 is “100”.
[0031]
Next, a specific circuit example of the control means 11 in FIG. 1 will be described. 3 and 4 show a specific circuit inside the control means 11 and a part of the data processing apparatus shown in FIG. The same components and signals as those in FIG. 1 are denoted by the same reference numerals. The circuits shown in FIG. 3 and FIG. 4 enable mode switching even in the middle of data processing, instead of mode selection which was conventionally only possible at the start of data processing. The circuit is configured to select an appropriate mode.
[0032]
The relationship between the modes obtained by the circuit configurations shown in FIGS. 3 and 4 and the address values and signal values at that time will be described below. The start pulse used in the following description is a pulse for inputting a logical value “1” into the control unit 11 only at the start of data processing.
[0033]
・ Conditions for selecting mode 1 (any one of (1) to (5) must be satisfied)
(1) When the values of the registers 12 and 13 are even (ie, the output signals s12 and s13 of the registers 12 and 13 are both “0”) and the start pulse is received
(2) In the mode 2 mode, the match signal s16 of the comparator 16 is “1” (matching), and the last address of the cyclic address is an even number (that is, the output signal s15 of the register 15 is “0”). When
(3) When the coincidence signal s16 of the comparator 16 is “1” in the mode 3 mode and the last address of the cyclic address is an even number
(4) When the coincidence signal s16 of the comparator 16 is "1" and the last address of the cyclic address is an odd number (that is, the output signal s15 of the register 15 is "1") in the mode 1 mode
(5) When the coincidence signal s16 of the comparator 16 is “0” (not coincident) in the mode 1 state
-Conditions for selecting mode 2 (any one of (1) to (4) must be satisfied)
(1) When the value of the register 12 is even and the value of the register 13 is odd and the start pulse is received
(2) When the coincidence signal s16 of the comparator 16 is “1” in the mode 1 and the last address of the cyclic address is an even number
(3) When the coincidence signal s16 of the comparator 16 is “1” in the mode 2 state and the last address of the cyclic address is an odd number
(4) When the coincidence signal s16 of the comparator 16 is “0” in the mode 2 mode
-Conditions for selecting mode 3 (one of (1) to (3) should be satisfied)
(1) When the value of the register 12 is odd and the value of the register 13 is even and the start pulse is received
(2) When the coincidence signal s16 of the comparator 16 is "1" in the mode 3 mode and the last address of the cyclic address is an odd number
(3) When the coincidence signal s16 of the comparator 16 is "0" in the mode 3 mode
Switching from mode 1 to mode 3 is performed based on the above selection conditions, and can be specifically realized by the circuits shown in FIGS.
[0034]
First, FIG. 3 shows a logic circuit configured according to the above mode switching condition. In the figure, reference numeral 20 (20a, 20b, 20c) denotes a register holding the current mode in binary code, and each of 20a, 20b, 20c holds information of a total of 3 bits, one bit each. This code is the same as that shown in FIG. 2, and mode 1 is represented by a code of (20a, 20b, 20c) = “001”, mode 2 is represented by “010”, and mode 3 is represented by a code of “100”. These register values are input to the data processing unit 1 as the signals c, d, and e shown in FIG. 1 through the logic circuit shown in FIG. 4 and used for controlling the multiplexers 4 to 6 in the data processing unit 1. It is also used as data for changing the value of the register 20 (mode switching) and is input to the AND circuits M1, M2, and M3. In mode 1, that is, when the code is "001", the AND circuit M1 outputs "1". In the mode 2, that is, when the code is "010", the AND circuit M2 outputs "1". In the mode 3, that is, when the code is "100", the AND circuit M3 outputs "1".
[0035]
The signals input to each of the registers 20a to 20c include a start pulse, the least significant bit output s12 of the register 12, the least significant bit output s13 of the register 13, the least significant bit output s15 of the register 15, and the coincidence signal s16 of the comparator 16. , And a logical combination of the outputs of the AND circuits M1, M2, and M3, and a signal is formed so as to satisfy the mode selection condition described above.
[0036]
That is, when the condition for selecting the mode 1 is satisfied, only the output of the OR circuit 28 becomes “1”, and when the condition for selecting the mode 2 is satisfied, only the output of the OR circuit 24 becomes “1”. Is satisfied, only the output of the OR circuit 21 becomes “1”.
[0037]
For example, when the comparator 16 outputs the coincidence signal s16 in the state of the mode 2 and the last address of the cyclic address is an even number (that is, s15 is “0”), since the mode is the mode 2, the AND circuit M2 outputs “1”. Then, since s15 outputs "0" and s16 outputs "1", the AND circuit 35 outputs "1". Therefore, the AND circuit 31 outputs “1”, and “1” is input to the register 20 c via the OR circuit 28 and held. The other registers 20a and 20b are "0". As a result, the code held by the register 20 becomes “001”, which means that the mode 2 has been switched to the mode 1.
[0038]
With respect to other mode switching, the circuit shown in FIG. 3 can be switched as described above.
[0039]
FIG. 4 shows a specific circuit configuration for controlling the multiplexer in the data processing unit 1 according to the mode. FIG. 1 shows only a part of the data processing unit 1 for simplicity. As shown in the figure, the multiplexer 4 selects the left side (memory 2 side) when the control signal c is “1”, and selects the right side (memory 3 side) when the control signal c is “0”. I do. When the control signal d is "0", the multiplexer 5 selects the left side (memory 2 side) in the figure, and when the control signal d is "1", selects the right side (latch circuit 7 side) in the figure. Further, the multiplexer 6 selects the left side (the latch circuit 7 side) in the figure when the control signal e is "1", and selects the right side (the memory 3 side) in the figure when the control signal e is "0".
[0040]
Reference numeral 36 denotes an AND circuit that outputs “1” when the value of the register 20 is “010” (ie, mode 2), and 37 denotes “AND” when the value of the register 20 is “100” (ie, mode 3). This is an AND circuit that outputs "1".
[0041]
The operation of the circuit having the above configuration will be described. In the mode 1, the value of the register 20 is "001" and the output values of the AND circuits 36 and 37 are both "0". , D, and e are all “0”. Therefore, the multiplexer 5 selects the left side (that is, the memory 2 side) in the figure, and the multiplexer 6 selects the right side (that is, the memory 3 side) in the figure. With this control, in mode 1, the output data of the memory 2 and the memory 3 are input to the arithmetic unit without delay.
[0042]
In the mode 2, the value of the register 20 is “010”, the output value of the AND circuit 36 is “1”, and the output value of the AND circuit 37 is “0”, so that the control signals c and d are “1”. Thus, e is "0". Therefore, the multiplexer 4 selects the left side (ie, the memory 2 side) in the figure, the multiplexer 5 selects the right side (ie, the latch circuit 7 side) in the figure, and the multiplexer 6 selects the right side (ie, the memory 3 side) in the figure. I do. Thus, in mode 2, the data in the memory 2 is input to the arithmetic unit with a delay of 1/2 cycle.
[0043]
In the mode 3, the value of the register 20 is “100”, the output value of the AND circuit 36 is “0”, and the output value of the 37 is “1”, so that the control signals c and d are “0”. Thus, e is "1". Therefore, the multiplexer 4 selects the right side (ie, the memory 3 side) in the figure, the multiplexer 5 selects the left side (ie, the memory 2 side) in the figure, and the multiplexer 6 selects the left side (ie, the latch circuit 7 side). I do. Thus, in mode 3, the data in the memory 3 is input to the arithmetic unit with a delay of 1/2 cycle.
[0044]
As described above, the multiplexer can be controlled according to the mode switching, and the data input timing to the arithmetic unit 10 can be changed.
[0045]
Next, the operation of the above data processing apparatus in the case where a cyclic address is used for the memory 3 and a normal address is used for the memory 2 to read each data and perform an operation will be described.
[0046]
FIG. 5 is a timing chart of output data when normal addressing is used for the memory 2 and cyclic addressing is used for the memory 3. The memory 2 uses data from addresses 2m to 2m + 11, the memory 3 uses addresses circulating between addresses 2n to 2n + 4, and uses data from addresses 2n to 2n + 1 in the third cycle.
[0047]
First, at the start of the data processing, the start address 2n of the cyclic address is held in the register 13 of FIG. 1, and the last address 2n + 4 of the cyclic address is held in the register 15. Further, a register 12 serving as an address pointer holds an address 2m, and a register 13 holds an address 2n. The least significant bits of the address value held in the registers 12 and 13 are input to the control means 11 as signals s12 and s13. The control means 11 controls the multiplexers 4, 5, and 6 based on these signals. Here, since the addresses held in the two registers 12 and 13 are both even numbers and a start pulse indicating the start of data processing is output, the control means 11 selects mode 1 in FIG. That is, the data at the address 2m of the memory 2 is selected by the multiplexer 5 and input to the arithmetic unit 10 via the latch circuit 8, and the data at the address 2n of the memory 3 is selected by the multiplexer 6 and transmitted through the latch circuit 9. To the arithmetic unit 10 to calculate two data. Similarly, up to the first half of the third cycle of the machine cycle (basic cycle), as shown in FIG. The data is input to the calculator 10 and calculated.
[0048]
In the first half of the third machine cycle, data of address 2n + 4 is output from the memory 3. Since this address 2n + 4 is the last address of the cyclic address, the value of the register 13 matches the value of the register 15. , The comparator 16 outputs the coincidence signal s16. This coincidence signal s16 is input to the control means 11 and the adder 17. When receiving the coincidence signal s16 from the comparator 16, the control means 11 determines whether the address value of the register 15 is even or odd. In this embodiment, the address value of the register 15 (that is, the final address 2n + 4 of the cyclic address) is an even number. In the mode 1 state, when the coincidence signal s16 becomes “1” and the address value of the register 15 is an even number, the AND circuit M1 in FIG. 3 outputs “1”, and the AND circuit 35 outputs “1”. Output. As a result, the OR circuit 24 outputs “1” via the AND circuit 26, and the value of the register 20 becomes “010”. Since this code means mode 2, the control means 11 has switched the operation mode from mode 1 to mode 2. In FIG. 4, the control means 11 controls the multiplexer 4 to select the output of the memory 2 by the control signal c, and controls the multiplexer 5 to select the output of the latch circuit 7 by the control signal d. In addition, the control signal e controls the multiplexer 6 to select the output of the memory 3. As a result, a control state of mode 2 in which the data in the memory 2 is delayed by サイクル cycle can be realized.
[0049]
As described in the above mode selection condition, if the last address of the cyclic address is an odd number, the mode is not switched. In the case of double-speed reading in which an even address and an odd address are read in this order within one cycle, if the last address is an odd number, no extra data is read out next, so that the circuit smoothly goes around and reads the next top address. This is because the address can be read. For this reason, there is no need to delay by サイクル cycle, so that the mode is not switched.
[0050]
However, although different from this embodiment, when reading is performed in the order of an odd address and an even address within one cycle, the mode is switched when the last address of the cyclic address is an odd number, and the mode is switched when the last address is an even number. Is controlled so as not to switch.
[0051]
To explain the continuation of the operation, since the comparator 16 also outputs the coincidence signal to the adder 17, when the adder 17 receives the coincidence signal, it stops incrementing the address value of the register 13 and holds it in the register 14. The input address value (that is, the starting address 2n of the cyclic address) is input to the register 13. Thus, the address value of the register 13 can be circulated from the last address to the first address.
[0052]
In the second half of the third machine cycle in FIG. 3, since the operation mode has been switched to mode 2 as described above, the output of the memory 2 is input to the arithmetic unit 10 with a delay of 1/2 cycle. That is, the data at the address 2n + 5 in the memory 3 is input to the arithmetic unit 10 in the latter half of the third cycle of the machine cycle, but the data at the address 2m + 5 in the memory 2 is delayed by 1/2 cycle in the first half of the fourth cycle. Enter 10 Therefore, the data at address 2m + 5 in the memory 2 is input to the arithmetic unit 10 in synchronization with the data at address 2n in the memory 3, so that the data at the address 2m + 5 in the memory 2 and the data at address 2n in the memory 3 can be calculated. It becomes. In the second half of the third cycle of the machine cycle, only the data at address 2m + 5 of the memory 2 is input to the arithmetic unit 10, and the data is not aligned. Therefore, the arithmetic operation is stopped for a half cycle.
[0053]
Similarly, up to the first half of the six machine cycles, data of addresses 2m + 6 and 2n + 1, 2m + 7 and 2n + 2, 2m + 8 and 2n + 3, 2m + 9 and 2n + 4 are sequentially input to the arithmetic unit 10, It is calculated.
[0054]
In the first half of the sixth cycle, the address becomes the last address of the cyclic address again and is an even address. At this time, the mode is switched from the mode 2 to the mode 1, and the updating of the address pointer of the memory 2 from the sixth cycle to the seventh cycle is stopped, whereby the operation is stopped by １／ cycle. At the beginning of the seventh cycle, an operation is performed using data at addresses 2m + 10 and 2n. Since the seventh and subsequent cycles are in the mode 1 state, and the selection of each multiplexer is the same as at the start, the subsequent calculations can be continued in this manner.
[0055]
FIG. 6 shows a specific circuit configuration for stopping the updating of the address pointer of the memory 2 when shifting from the sixth cycle to the seventh cycle in FIG. In the figure, the same components as those in FIG. 1 are denoted by the same reference numerals. Reference numeral 18 denotes an adder that increments and updates the address pointer of the memory 2. The signal a is input to the adder 18 to temporarily stop the increment operation to stop updating the address pointer. A register 15 holds the value of the least significant bit of the last address of the cyclic address and outputs this value as a signal s15. A comparator 16 outputs a coincidence signal s16 when the cyclic address of the register 13 becomes the last address. , 20 (20a, 20b, 20c) are registers holding the current mode state with the code shown in FIG. For example, in the case of mode 2, since the code is “010” as shown in FIG. 2, “0” is stored in the register 20a, “1” is stored in the register 20b, and “0” is stored in the register 20c. An AND circuit 39 receives the values of the registers 20a to 20c as inputs, and receives the inverted value of 20a, the value of 20b, and the inverted value of 20c. An AND circuit 38 receives the output value of the AND circuit 39, the coincidence signal s16 of the comparator 16, and the inverted value of the output signal s15 of the register 15.
[0056]
The register 20 and the AND circuits 38 and 39 among the circuits having the above configuration are provided in the control unit 11 in FIG. Hereinafter, the operation of this circuit will be described. In the first half of the sixth cycle in FIG. 5, since the state is the mode 2, "010" is held in the registers 20a, 20b, and 20c in order. Therefore, the AND circuit 39 outputs the logical value “1”. In the first half of the sixth cycle, since the address pointer indicates the last address 2n + 4 of the cyclic address, the comparator 16 outputs the coincidence signal s16 as the logical value “1”. Further, since the last address 2n + 4 held in the register 15 is an even number, the least significant bit is always "0" and the signal s15 is "0". Therefore, the AND circuit 38 inputs the signal of the logical value “1” to the adder 18 as the signal a. The adder 18 stops the increment operation while the signal a has the logical value “1”. At the next cycle (7th cycle), since the adder 18 has stopped operating, the register 12 in FIG. 1 does not update the address pointer. On the other hand, the address value of the register 13 in FIG. When the address of the register 13 is updated, the start address 2n of the cyclic address is reached, so that the comparator 16 stops outputting the coincidence signal, and s16 becomes "0". Therefore, the output signal a of the AND circuit 38 outputs a logical value “0”, so that the stop of the operation of the adder 18 is released, and the increment operation is restarted from the next cycle. As described above, when the address pointer indicates the even last address of the cyclic address in the mode 2 mode, the next address pointer update can be stopped for one cycle. As a result, as shown in FIG. 5, data at addresses 2m + 10 and 2n can be calculated in the first half of the seventh cycle, and normal calculations can be performed thereafter.
[0057]
【The invention's effect】
As described above, according to the present invention, even when a cyclic address is used for a data processing device for double-speed reading, data to be operated is not input to an arithmetic unit with a delay, and an accurate operation is always performed. Therefore, data processing can be executed efficiently.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a data processing device according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram of each mode in the embodiment.
FIG. 3 is a configuration diagram of a mode switching circuit in the embodiment.
FIG. 4 is a configuration diagram of a multiplexer control circuit in the embodiment.
FIG. 5 is an operation timing chart of the data processing device in the embodiment.
FIG. 6 is a configuration diagram of an address pointer update stop circuit in the embodiment.
FIG. 7 is a configuration diagram of a conventional data processing device.
FIG. 8 is an operation timing chart of a conventional data processing device.
FIG. 9 is an operation timing chart of a conventional data processing device.
FIG. 10 is an operation timing chart of a conventional data processing device.
[Explanation of symbols]
1 Data processing unit
2,3 memory
4-6 multiplexer
7-9 Latch circuit
10 arithmetic unit
11 control means
12-15 registers
16 Comparators
17, 18 adder
20 registers
21, 24, 28, 33 OR circuit
22, 23, 25 to 27, 29 to 32, 34, 35 AND circuit
M1, M2, M3 AND circuit
36, 37 AND circuit
38, 39 AND circuit
101, 102 memory
103-105 multiplexer
106-108 Latch circuit
109 arithmetic unit

Claims

演算対象のデータを格納し、１サイクルの前半と後半にそれぞれ偶数アドレスと奇数アドレスの２つのアドレス分に相当するデータを連続して出力する第１及び第２のメモリを備え、前記第１のメモリは巡回アドレスにより読み出されるデータ処理装置において、
前記第１のメモリおよび前記第２のメモリから出力されたデータを演算する演算器と、
前記第１のメモリあるいは前記第２のメモリのいずれかの出力が前記演算器に入力するタイミングを遅延させる遅延手段と、
前記第１のメモリおよび前記第２のメモリの出力を前記遅延手段を介して前記演算器に入力するか前記遅延手段を介さずに前記演算器に入力するかを選択する選択手段と、
前記第１のメモリのアドレスポインタとして機能する第１のアドレス保持手段と、
前記第２のメモリのアドレスポインタとして機能する第２のアドレス保持手段とを備え、
前記選択手段は、３つの動作モードのいずれかに従って動作し、
第１のモードでは、前記第１のメモリの出力および前記第２のメモリの出力の両方を前記遅延手段を介さずに前記演算器に入力し、
第２のモードでは、前記第１のメモリの出力を前記遅延手段を介さずに、前記第２のメモリの出力を前記遅延手段を介して前記演算器に入力し、
第３のモードでは、前記第１のメモリの出力を前記遅延手段を介して、前記第２のメモリの出力を前記遅延手段を介さずに前記演算器に入力し、
前記巡回アドレスが最終番地から先頭番地へと巡回する際、
前記巡回アドレスの最終アドレスが奇数アドレスの時は、いずれの動作モードであっても動作モードを変換せず、
前記巡回アドレスの最終アドレスが偶数アドレスでありかつ動作モードが前記第２モードの時は前記第１モードに、動作モードが前記第３モードの時は前記第１モードに、動作モードが前記第１モードの時は前記第２モードに変換することを特徴とするデータ処理装置。First and second memories for storing data to be operated and continuously outputting data corresponding to two addresses of an even address and an odd address in the first half and the second half of one cycle, respectively ; In the data processing device in which the memory is read by the cyclic address ,
A computing unit that computes data output from the first memory and the second memory;
Delay means for delaying the timing at which either the output of the first memory or the second memory is input to the arithmetic unit;
Selecting means for selecting whether to input the output of the first memory and the second memory to the arithmetic unit via the delay means or to input to the arithmetic unit without passing through the delay means;
First address holding means functioning as an address pointer of the first memory;
A second address holding means functioning as an address pointer of the second memory;
The selecting means operates according to one of three operation modes,
In the first mode, both the output of the first memory and the output of the second memory are input to the arithmetic unit without passing through the delay means,
In the second mode, the output of the first memory is input to the arithmetic unit via the delay unit without passing the output of the first memory through the delay unit;
In a third mode, the output of the first memory is input to the arithmetic unit via the delay unit, and the output of the second memory is input to the arithmetic unit without passing through the delay unit;
When the cyclic address circulates from the last address to the first address,
When the last address of the cyclic address is an odd address, the operation mode is not converted in any operation mode,
When the last address of the cyclic address is an even address and the operation mode is the second mode, the operation mode is the first mode, when the operation mode is the third mode, the operation mode is the first mode, and the operation mode is the first mode. A data processing device, wherein the mode is converted to the second mode when in the mode .