JP3539549B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高周波、特にギガヘルツ帯域で動作する高周波半導体チップの高周波特性を良好に維持できる半導体装置に関するものである。
【0002】
【従来の技術】
近年、PHS(Personal Handy Phone System )やPDC(Personal DigitalCellular Phone )等の移動体通信の普及に伴い、マイクロ波やミリ波を扱う集積回路が必要とされるようになってきた。このため、このような集積回路に対する、SiやGaAsを材料に用いたトランジスタの開発が進み、これらトランジスタを使用したパワーアンプやミキサ、ローノイズアンプ等、集積度の高いMMIC(Monolithic Microwave Integrated Circuit )が開発されている。
【0003】
このような高周波帯域を扱う集積回路では、配線上での寄生インダクタンスが無視できず、上記寄生インダクタンスによって、集積回路の特性、特に、GHzオーダーの高周波領域の特性を著しく劣化させることがある。
【0004】
例えば、高周波回路を含む半導体チップをパッケージまたは回路基板上に実装する場合、上記半導体チップをパッケージまたは回路基板に電気的に接続するためにボンディングワイヤをそれぞれ使用する。このとき、上記各ボンディングワイヤが有するインダクタンス成分の影響が非常に大きくなり、このインダクタンス成分を少しでも低減しないと、上記半導体チップが有する本来の回路性能(特に、高周波特性)を劣化させることになる。
【0005】
すなわち、上記半導体チップからの信号線としてのボンディングワイヤのインダクタンス成分は、外部に接続される負荷回路により整合を取ることで影響を低減できるが、特に接地されるボンディングワイヤのインダクタンス成分はこのような整合を取ることができず、帰還回路として作用することになる。これにより、上記インダクタンス成分により半導体チップ内の増幅回路の利得が特に高周波帯域において、低減し特性劣化を生じることになる。
【0006】
従って、例えば、ガリウムヒ素(GaAs)等で構成された高周波用の半導体チップを実装する際、半導体チップ内の接地線をいかに小さいインダクタンス成分にてパッケージまたは回路基板といった外部の接地線または接地面に接続させるかが大きな問題となる。
【0007】
従来、これらインダクタンス成分を低減するために、主に2つの方法がとられていた。一つの方法は、ボンディングワイヤ長を極力、短くすることでインダクタンス成分を低減するものである。
【0008】
この代表的な例として、Cindy Blair による“LDMOS Devices Provide High Power for Digital PCS ”Applied Microwave & Wireless pp.84-88, October (1988) に記載されている実装が挙げられる。
【0009】
この実装では、特に接地用のボンディングワイヤ長を最短にするため、半導体チップが接地電極上に設けられ、かつ、各ボンディングワイヤは、高周波用の半導体チップの一辺に対し垂直に、かつ互いに平行に配されている。この実装の手法を模式的に示したものが図5である。
【0010】
このような実装について、さらに詳細に説明すると、図5に示すように、パッケージ80には、パッケージ80の接地電極81と、その接地電極81に近接して、パッケージ80の各入力電極(入力端子用リードフレーム)85、およびパッケージ80の各出力電極86とが設けられている。
【0011】
一方、上記接地電極81上に設けられた半導体チップ71上では、接地用の各グランド端子84と、半導体チップ71の各入力端子75、半導体チップ71の各出力端子76とが設けられている。
【0012】
そして、半導体チップ71の各端子75、76、84と、パッケージ80の各電極85、86、81との間をそれぞれ電気的に接続する各ボンディングワイヤ73、83、82が設けられている。
【0013】
また、ボンディングワイヤ長を短くする別の方法として、例えば、特開平2−107001号公報や特開平3−262302号公報に開示されているようにチップにおける、ダイボンドする位置を周辺よりも低くし、チップ上のボンディングパッドと基板のパターン面の高さを同一にすることで、上記両者間を接続するためのボンディングワイヤ長を短くし、これによりボンディングワイヤによるインダクタンス成分を小さく設定するものが知られている。
【0014】
さらに、ボンディングワイヤ長といった配線長を短くする方法としては、高周波用の半導体チップにごく小さい穴をあけて、チップ内の接地線をこの穴を通じて半導体チップの裏側の、外部の接地面と接続する方法も知られている。
【0015】
これらボンディングワイヤを短くする方法とは別に相互インダクタンス成分を低減する方法として、高周波用の半導体チップをパッケージに搭載しワイヤボンディングにより電気的接続を行う際、半導体チップ内の接地線から少しでも多くの本数のボンディングワイヤを引き出し、それをリードフレームまたはチップ直下のスラグに接続する方法も知られている。これは、インダクタンス成分を有するボンディングワイヤを、複数、互いに並列接続することで、全体のインダクタンス成分を低減させるものである。
【0016】
ところで、高周波用の半導体チップの集積度が大きくなり、かつ回路の小型化および低コスト化の要請から、これまで別個の高周波用の半導体チップとして、それぞれパッケージに実装された構成となっていた回路が1つの高周波用の半導体チップとして1チップ化されるようになってきた。例えば、IC化された、高周波用のパワーアンプ(以下、増幅回路と称す)21および増幅回路22が1チップ化された例を模式的に示したのが図6である。図6に示すように、高周波用の半導体チップ23は、増幅回路21および増幅回路22から成っている。(図6では出力段のバイポーラトランジスタのみ図示している。)
増幅回路21には、増幅回路21の出力用ボンディングパッド(例えば、高周波バイポーラトランジスタのコレクタ端子に接続された)27、増幅回路21の接地用ボンディングパッド(例えば、高周波バイポーラトランジスタのエミッタ端子に接続された)26、および、増幅回路21の入力用ボンディングパッド34が設けられている。
【0017】
一方、増幅回路22にも同様に増幅回路22の出力用ボンディングパッド(例えば、高周波バイポーラトランジスタのコレクタ端子に接続された)24、増幅回路22の接地用ボンディングパッド(例えば、高周波バイポーラトランジスタのエミッタ端子に接続された)25、および、増幅回路22の入力用ボンディングパッド36が設けられている。
【0018】
さらに、回路基板としてのパッケージ31には、各増幅回路21、22からの出力をそれぞれ受けるパッケージ31の各出力端子32、33、各増幅回路21、22へのパッケージ31の各入力端子35、37が、さらに、高周波用の半導体チップ23を搭載するフレームであり接地面となっている接地電極30が設けられている。
【0019】
そして、半導体チップ23とパッケージ31との間を電気的に接続するために、半導体チップ23上の各ボンディングパッド34、36、27、24、26、25とパッケージ31の各端子(リードフレーム)35、37、32、33、30と電気的に接続する各ボンディングワイヤ50、41、38、39、28、29がそれぞれ設けられている。特に、各ボンディングワイヤ28、29は各々の増幅回路21、22の接地用のものである。その上、各ボンディングワイヤ28、29は、半導体チップ23の一辺に対し垂直に、かつ互いに平行となるようにそれぞれ実装されている。
【0020】
以下に、このような高周波用の半導体チップ23の回路動作を説明する。まず、2つの増幅回路21および22は、増幅回路21を動作させる時は増幅回路22をオフし、逆に増幅回路22を動作させる時は増幅回路21をオフにして使用される。よって、理想状態では、増幅回路21が動作している時、増幅回路22は遮断状態、すなわちパッケージ31の出力端子33には直流電流はもちろん高周波電流も流れないようになっている。
【0021】
【発明が解決しようとする課題】
しかしながら、上記従来では、特に増幅された出力信号が出力されるボンディングワイヤ28とボンディングワイヤ29とが互いに接近している場合、例えば、各ボンディングパッド26、25の間隔が140μm、各ボンディングワイヤ28、29の長さが728μmの場合、市販の電磁界シミュレータを用いてシミュレーションを行い、そのインダクタンス成分の結合係数Kを算出すると、そのインダクタンス成分の結合係数Kは、K=0.16となる。
【0022】
この電磁結合により、増幅回路22のチップ上のボンディングパッド25の接地電位(エミッタ電位)は高周波的に変動をおこす。この変動レベルが大きくなると、本来動作してはいけない増幅回路22が先の高周波的(間欠的)にオンする。この結果、出力端子33から電流が流れる、言い換えれば、増幅回路21の出力信号が増幅回路22に接続された出力端子33に漏れてくる問題が発生するようになった。この場合において、最悪、発振を引き起こし、動作不良はもちろん高周波用の半導体チップ23が破壊されるという問題も招来していた。
【0023】
この問題を解決するには、それぞれの増幅回路21、22を別の高周波半導体チップで構成し、互いに干渉しない間隔で動作させるか、または同一のチップ上に形成した場合でも、チップ内での配置を十分に離すことで達成できる。
【0024】
しかし、この解決方法では、実装工程が増加したり、トータルチップサイズの増加を招き、低コスト化並びに小型化には問題があった。
【0025】
また、従来技術で述べたようにボンディングワイヤ長をさらに短くするため、高周波用の半導体チップのダイボンドする位置を周辺よりも低くし、半導体チップ上のボンディングパッドと回路基板のパターン面の高さを同一にしたり、高周波用の半導体チップにごく小さい穴をあけて、半導体チップ内の接地線をこの穴を通じてチップ裏側の接地面と接続する方法もあるが、製造工程が複雑になりコストが高くなる。
【0026】
さらに、前述したように、複数のボンディングワイヤによる並列接続もあるが、これに伴いチップ上のボンディングパッド数やパッケージの端子(リードフレーム)が増えることからチップサイズの縮小化やパッケージの小型化には反するものである。
【0027】
本発明の目的は、チップサイズ等の増加を伴わない、そして、高周波用の半導体チップやパッケージや回路基板の外部端子等のデザインを変更する必要がない、小型で低コストな上、特に高周波特性に優れた信頼性の高い高周波用の半導体装置を提供することである。
【0028】
【課題を解決するための手段】
本発明の半導体装置は、以上の課題を解決するために、複数の高周波回路ブロックを含む高周波用の半導体チップと、半導体チップを搭載して支持する接地電極を有する回路基板と、半導体チップの各高周波回路ブロックと回路基板の接地電極とをそれぞれ電気的に接続する電気的接続手段とを備え、電気的接続手段は、各高周波回路ブロックにおける電気的接続手段の各第一接続点の間隔より、回路基板の接地電極における上記電気的接続手段の各第二接続点の間隔が広くなるように設けられていることを特徴としている。
【0029】
上記構成によれば、高周波用の半導体チップのサイズは、一般に、パッケージである回路基板のサイズより小さいので、電気的接続手段における、高周波用の半導体チップでの各第一接続点の各位置は変えずに、回路基板側での各第二接続点の間隔を広げることは容易に可能である。
【0030】
これにより、上記構成では、電気的接続手段を、回路基板側の各第二接続点にて、各第一接続点の間隔より広げることにより、上記電気的接続手段に起因する相互インダクタンス成分を低減することができる。この結果、上記構成では、低減された相互インダクタンス成分により、信頼性、特に高周波領域での信頼性を向上させることができる。
【0031】
上記半導体装置では、電気的接続手段は、それぞれ、接地用であることが好ましい。一般に、電気的接続手段による相互インダクタンス成分は、外部に接続した整合回路により低減できることがあるが、電気的接続手段が接地用である場合、そのような整合回路を用いた相互インダクタンス成分の低減が困難である。
【0032】
しかしながら、上記構成によれば、電気的接続手段が、それぞれ、接地用であっても、電気的接続手段を、回路基板側の各第二接続点にて、各第一接続点の間隔より広げることにより、上記電気的接続手段に起因する相互インダクタンス成分を低減できる。
【0033】
この結果、上記構成では、接地用の電気的接続手段に起因する相互インダクタンス成分の低減によって、信頼性、特に高周波領域での信頼性の向上を簡素な構成により実現できる。
【0034】
上記半導体装置では、電気的接続手段は、電気導電性を有するボンディングワイヤであってもよい。上記構成によれば、ボンディングワイヤが延性つまり柔軟性を有するので、電気的接続手段としてのボンディングワイヤを、隣り合う各回路ブロックにおけるボンディングワイヤの各第一接続点の間隔より、基板におけるボンディングワイヤの各第二接続点の間隔が広くなるように、容易に設定できる。
【0035】
上記半導体装置においては、接地電位に設定された導体が、前記隣り合う各電気的接続手段の間に上記各電気的接続手段とそれぞれ離間して配置されていることが好ましい。上記構成によれば、接地電位に設定された導体を設けたことにより、相互インダクタンス成分の低減を、より大きくなるように設定できる。
【0036】
上記半導体装置では、前記接地電位に設定された導体は、電気導電性を有するワイヤであることが望ましい。上記構成では、ワイヤが延性つまり柔軟性を有するので、上記ワイヤによる電気的な接続を容易化できる。
【0037】
上記半導体装置においては、前記接地電位に設定された導体は、前記隣り合う各電気的接続手段と、それぞれ略等間隔となるように配置されていることが好ましい。上記構成によれば、接地電位に設定された導体を、隣り合う各電気的接続手段の中間位置に設けたことにより、相互インダクタンス成分の低減を、より大きくなるように設定することを、よりいっそう確実化できる。
【0038】
また、前記接地電位に設定された導体は、前記接地電極のみに接続されていることが好ましい。
【0039】
【発明の実施の形態】
本発明の実施の形態1について図1、図2、図4および図7に基づいて説明すれば、以下の通りである。
【0040】
〔実施の形態1〕
本発明の半導体装置に係る実施の形態1を図1に模式的に示す。図1に示すように、半導体装置は、回路基板としてのパッケージ11と、そのパッケージ11に対し搭載され電気的にも接続されている略直方体形状の高周波用の半導体チップ3とを有するものである。
【0041】
この半導体チップ3は、例えば、高周波増幅用の増幅回路1および高周波増幅用の増幅回路2を高周波回路ブロックとして、半導体チップ3の内部にそれぞれ有している。なお、説明のために2つの増幅回路1、2を有する例を挙げたが、その増幅回路の数は複数であればよく、特に限定されないものである。なお、図1では、各増幅回路1、2としては、出力段の高周波用のバイポーラトランジスタのみ図示している。
【0042】
このような半導体チップ3では、増幅回路1の出力用ボンディングパッド(例えば、高周波用のバイポーラトランジスタのコレクタ端子に接続)7、増幅回路1の接地用ボンディングパッド(例えば、高周波用のバイポーラトランジスタのエミッタ端子に接続、第一接続点)6が、半導体チップ3の上面に露出して、上面における長手方向一側辺部に沿って設けられている。
【0043】
また、半導体チップ3には、増幅回路1の入力用ボンディングパッド14が、半導体チップ3の上面に露出して、上面における長手方向他側辺部(長手方向一側辺部とは短手方向の反対側)に設けられている。
【0044】
一方、増幅回路2も、増幅回路1と同様に増幅回路2の出力用ボンディングパッド(例えば、高周波用のバイポーラトランジスタのコレクタ端子に接続)4、増幅回路2の接地用ボンディングパッド(例えば、高周波用のバイポーラトランジスタのエミッタ端子に接続、第一接続点)5、増幅回路2の入力用ボンディングパッド16が、それぞれ設けられている。
【0045】
パッケージ11には、増幅回路1からのパッケージ11の出力端子12、パッケージ11の入力端子15、増幅回路2からのパッケージ11の出力端子13、パッケージ11の入力端子17が設けられ、さらに、半導体チップ3を搭載して支持するフレームであり、かつ、接地面となっている接地電極10が、パッケージ11の表面(外面)上に設けられている。
【0046】
よって、上記接地電極10は、その表面積が、半導体チップ3の底部面積より大きく、好ましくは2〜3倍程度大きくなるように設定されている。このような接地電極10の周囲に、前述の各入力端子15、17や各出力端子12、13が上記接地電極10を囲むようにそれぞれ設けられている。また、前記の半導体チップ3は、半導体チップ3の周囲に接地電極10の周辺部が露出するように上記接地電極10上に搭載されている。なお、上記の各ボンディングパッドや、端子や、電極は、銅等の良導電体からなる板状のものである。
【0047】
そして、半導体チップ3の各増幅回路1、2の各ボンディングパッド14、16、7、4、6、5と、パッケージ11の各端子(リードフレーム)15、17、12、13、10とを、それぞれ電気的に接続する各ボンディングワイヤ(電気的接続手段)20、20´、18、19、8、9が、金、銀、銅、アルミニウム等の金属である良導電体のワイヤを用いて設けられている。このような各ボンディングワイヤ20等は、延性に優れた金属をワイヤ形状としているので、僅かな力で折り曲げ自在なものとなっている。
【0048】
特に、互いに隣り合う接地用のボンディングワイヤ8(増幅回路1に関する)とボンディングワイヤ9(増幅回路2に関する)は、半導体チップ3上の各ボンディングパッド6、5の間隔に対してパッケージ11の接地されたフレームつまり接地電極10上の各ボンディグ位置(第二接続点)の間隔を広くして、上記接地電極10に対しそれぞれボンディングされている。
【0049】
このような接続について、さらに詳しく説明すると、各ボンディングワイヤ8、9は、半導体チップ3からパッケージ11の接地電極10に向かって、順次、それらの間の間隔が、単調に増加するように直線的に広がるように設けられている。
【0050】
このような各ボンディングワイヤ8、9は、半導体チップ3上の各ボンディングパッド6、5間の中央点を含む、半導体チップ3の長手方向一端辺からの垂直面に対し、互いに対称となるように広がって設けられていることが、効率よく上記間隔を広げることができるので望ましい。
【0051】
ただし、各ボンディングワイヤ8、9の一方が、半導体チップ3の一端辺から垂直方向にしか引き出せない場合でも、他方を、それらの間隔が、互いに対称でなくとも接地電極10に向かって広がるように設定できればよく、また、各ボンディングワイヤ8、9の双方が、半導体チップ3の一端辺から90度以内の斜め方向に引き出される場合でも、上記各ボンディングワイヤ8、9の間隔が、互いに対称でなくとも接地電極10に向かって広がるように設定できればよい。
【0052】
このとき、その広がる割合が大きければ大きい程、結合係数は小さくなるが、その分、各ボンディングワイヤ8、9の長さが長くなるので、結果として、インダクタンス成分が大きくなることがある。よって、その広がる割合の最適値は、動作周波数や動作電流、要求特性、パッケージ11の全体レイアウトやワイヤボンディングのルールにより設定すればよいが、上記割合としては、1.2倍〜3倍の範囲内が好ましく、さらに、1.3倍〜2.5倍の範囲内が好ましく、1.4倍〜2.2倍の範囲内が最も好ましい。
【0053】
他のボンディングワイヤ18、19、20、20´は、それぞれ、隣り合う接地用ボンディングワイヤ8、9もしくは信号用ボンディングワイヤ18、19、20、20´と平行に配してもよいし、半導体チップ3上の各ボンディングパッド14、16、7、4の間隔から間隔を広げて各端子15、17、12、13上にボンディングしてもよい。
【0054】
このような高周波用の半導体チップ3の回路動作は先に説明した従来技術と同じであり、2つの増幅回路1および2は、増幅回路1を動作させる時は増幅回路2をオフし、逆に増幅回路2を動作させる時は増幅回路1をオフにして使用されている。
【0055】
本発明による隣り合う接地用の各ボンディングワイヤ8、9の間の相互インダクタンスを既存(市販)の電磁シミュレータによりシミュレーションした結果を以下に示す。
【0056】
図2(a)の側面図にシミュレーションに用いたボンディングワイヤ形状等を示す。このようなボンディングワイヤ形状の例としては、ワイヤボンディング装置を用いることにより、山形状となっている。
【0057】
このような山形状について、一方のボンディングワイヤ9を例として説明すれば、上記ボンディングワイヤ9は、高さが200μmの半導体チップ3の上面のボンディングパッド5から、接地電極10でのボンディング位置に向かって、斜め上方(接地電極10から離間する方向)に延びる立ち上げ部9a、この立ち上げ部9aから水平方向(つまり接地電極10の表面と平行な方向)に延びる水平部9b、および、この水平部9bから斜め下方(接地電極10に接近する方向)に延びる立ち下げ部9cを互いに連続して有している。
【0058】
上記立ち上げ部9aは、例えば、半導体チップ3の一端辺のボンディングパッド5から高さ180μmで、長さ(半導体チップ3の一端辺から垂直方向の長さ)25μmに設定され、上記水平部9bは、長さ75μmに設定され、上記立ち下げ部9cは長さ600μm、高さ380μm(180μm+200μm)に設定されている。
【0059】
図2は図1の本発明の半導体装置に係る特徴部分を簡略化して示すためのものである。図2に示すように、半絶縁性GaAs基板を有する半導体チップ3の表面に、例えば90μm角の理想金属で形成されたボンディングパッド5およびボンディングパッド6を設け、フレーム形状の接地電極10間を接地用の各ボンディングワイヤ8、9により、それぞれ接続して、各増幅回路1、2をそれぞれ接地させている。また、計算の簡略化のため、各ボンディングワイヤ8、9は、幅25μmで厚みのない短冊状理想金属と仮定している。また、使用周波数は2GHzで行っている。
【0060】
シミュレーションにより、従来と、本発明とにおいて、それぞれ、2本の接地用ボンディングワイヤの結合係数とを求め比較した。従来では、図7に示すように、高周波用の半導体チップ23に対し、垂直にかつ互いに平行に接地用のボンディングワイヤ28、29を配している。本発明では、半導体チップ3上での各ボンディングパッド5、6の間隔より、接地電極10上の各ボンディング位置の間隔を広く設定している。
【0061】
従来における接地用の各ボンディングワイヤ28、29が接続される各ボンディングパッド26、25の間隔をWとする一方、本発明における各ボンディングワイヤ8、9が接続される各ボンディングパッド6、5の間隔もWと一致させている。そのシミュレーション結果を図4にそれぞれ示す。各ボンディングパッド間隔Wをそれぞれ変化させて、それらのときの結合係数Kをそれぞれ求めた。
【0062】
図4のx印で実線は従来技術によるものであり、ボンディングパッド26、25の間隔Wを100μmから400μmまで変えている。このような間隔Wの変化により結合係数Kは、0.245から0.03に変化している。従来技術の手法では、ボンディングパッド26、25の間隔Wを140μmから250μmに広げることで相互インダクタンスは半減できることが分かる。
【0063】
しかしながら、このような従来の手法では、ボンディングパッド26、25の間隔が広がることからパッド数が増えたりすると、半導体チップ23のチップサイズが増加することになりコストアップを招来するという問題を生じている。
【0064】
次に、本発明による手法では、図2に示すボンディングワイヤ形状で、半導体チップ3上のボンディングパッド6、5の間隔を140μmとし、まず、ボンディングワイヤ8、9を、半導体チップ3に対し垂直に100μm引き出し、その後、ボンディングワイヤ8、9の間隔を広げながら直線距離600μmの点にて、接地電極10上にボンディングした。接地電極10上でのボンディングワイヤ8、9の間隔は250μmとした。
【0065】
このときの隣り合う2本の接地用の各ボンディングワイヤ8、9の間の結合係数Kは、図4に示すように、約0.09〔図4の黒三角(▲)印〕となった。このことは、半導体チップ3上のボンディングパッド6、5の間隔を広げることなく、従来技術の手法での平行した各ボンディングワイヤ28、29の間隔で約220μmに広げた実装と等価なアイソレーション、つまり各ボンディングワイヤ8、9に起因する相互インダクタンス成分の低減を実現できたことが分かる。
【0066】
〔実施の形態2〕
本発明の半導体装置に係る実施の形態2を図3、図4に基づいて説明すれば以下の通りである。なお、高周波用の半導体チップ3の回路構成や各ボンディングパッド6、5の設定は、先に説明した実施の形態1と同様であるのでその説明は省略する。
【0067】
本実施の形態2は、前記実施の形態1(図2に記載)の各ボンディングワイヤ8、9の間の空間に、上記各ボンディングワイヤ8、9の中間位置の、半導体チップ3上のボンディングパッド4、5、6、7、14、16とは接続がなく、接地電極10(接地電位)に接続されたダミーワイヤ(導体)45をボンディングして実装したものである。
【0068】
ダミーワイヤ45は、2本の接地用の各ボンディングワイヤ8、9と離間した位置、より好ましくは、上記各ボンディングワイヤ8、9の略中間の位置(略等間隔の位置)、すなわち、半導体チップ3上の各ボンディングパッド6、5間の中央点を含む、半導体チップ3の長手方向一端辺からの垂直面に沿った位置に配されている。
【0069】
また、本シミュレーション形態では、ダミーワイヤ45は、接地用の各ボンディングワイヤ8、9と同じ配線高さ、および半導体チップ3から接地電極10ヘのボンディングワイヤ8、9の直線距離と同じに設定している。
【0070】
本実施の形態2では、2本の接地用の各ボンディングワイヤ8、9が接地電極10上に向けて、その各ボンディングワイヤ8、9の間隔を、それらの基部側(半導体チップ3側)から先端部側(接地電極10での各ボンディング位置側)に向かって順次広げていることから、上記各ボンディングワイヤ8、9の間に、より広い空間が発生しているので、ダミーワイヤ45を、上記空間内にて接地電極10に対して実装し易くなっている。
【0071】
このダミーワイヤ45を設けたことによる効果(シミュレーション結果)を図4に、図4中の黒四角(■)印にて示した。2本の接地用の各ボンディングワイヤ8、9の実装は先の実施の形態1と同じに設定した。
【0072】
上記の実施の形態2では、ダミーワイヤ45を設けたことにより、図4に示すように、各ボンディングワイヤ8、9に起因する相互インダクタンス成分を示す結合係数Kは0.075程度となり、従来技術の手法でボンディングワイヤ28、29の間隔を270μm程度に広げた実装と等価のアイソレーション、つまり、各ボンディングワイヤ8、9に起因する相互インダクタンス成分の低減を、さらに向上させて実現できたことが分かる。
【0073】
上記実施の形態2では、ダミーワイヤ45を配した例で説明しているが、特に上記例に限定されることはなく、ダミーワイヤ45に代えて、他の導体を同様に配することにより、上記と同様の効果を得ることができる。なお、本発明は、上述の実施の各形態1および2に限定されることはなく要旨を逸脱しない範囲で数々変形して実施できることは言うまでもない。
【0074】
本実施の形態1および2で示したような1チップ化された増幅回路1と増幅回路2からの双方が接地用の各ボンディングワイヤ8、9以外に、双方とも信号用ボンディングワイヤ(電源ライン用も含む、接地以外のすべての信号用ボンディングワイヤ)、一方が接地用で、他の一方が信号線用でも適用は可能である。
【0075】
また、半導体チップ3のボンディグパッドからパッケージの端子(リードフレーム)へのボンディングワイヤの実装だけではなく、回路基板上の端子へのワイヤボンディングでも同様な手法が用いて、同様の効果を得ることができることは明らかである。
【0076】
また、本発明は、例えば増幅回路1のように利得を有する高周波用(1MHz以上、より好ましくは100MHz〜100GHz)の半導体チップ3ヘの適用が最も効果があるが、干渉除去の観点から、実装される高周波用の半導体素子には制限されない。
【0077】
さらに、これまでの説明は高周波用の半導体チップ3をフェイスアップに搭載し、各ボンディングワイヤにてパッケージ11の端子(リードフレーム)もしくは回路基板と電気的接続を行う例で行っているが、他の例として、高周波用の半導体チップの端子にバンプを形成しフェイスダウンにてパッケージに搭載する場合でも、パッケージ内配線や基板配線を高周波用の半導体チップの端子から引き出した後、配線間隔を広げることで同様な効果を得ることができる。
【0078】
以上、詳細に説明したように本発明は、高周波用の半導体チップ3と、パッケージ11もしくは基板側とを、互いに電気的に接続する際に、半導体チップ3における端子間間隔よりもパッケージ11もしくは基板側の端子間間隔を広く設定することで、半導体チップ3のチップサイズを増加させることなく、隣り合う各電気的接続手段としての、例えば各ボンディングワイヤ8、9の有する相互インダクタンス成分を低減させ半導体チップ3の動作の高信頼性化、特に高周波領域での動作の高信頼性を実現できるものである。
【0079】
また、本発明では、上記の隣り合う各電気的接続手段としての、例えば各ボンディングワイヤ8、9の略中間に接地電位に接続されたダミーワイヤ45を配することにより、さらに相互インダクタンス成分の低減を実現できる。
【0080】
その上、このような各ボンディングワイヤ8、9の設置は、ダミーワイヤ45の設置も含めて、既存のボンディング装置を用いることができるので、安価にできる。さらに、本発明は、ワイヤ長を機構的に短くするための先述のようなダイボンド部に凹部を設けるような特殊な加工も必要なく、非常に低コストで実現できる。しかし、ワイヤ長を短くする先述の方法を併用することでさらなるインダクタンス成分の低減が可能であることは言うまでもない。
【0081】
ところで、増幅回路1、2としてのパワーアンプにおいては、近年における駆動電圧の低電圧化に伴い、大きな出力電力を取り出すために、出力段トランジスタの出力インピーダンスを低く、すなわち電流振幅を大きく取れるよう設計する必要がある。相互インダクタンス成分の効果は電流変化の大きさに比例して大きくなるので、上記パワーアンプのように電流振幅を大きく設定する必要があるとき、本発明の効果は特に大きなものとなる。
【0082】
本発明は、特に、接地線としての接地電極10に係わるインダクタンス成分が増幅回路1、2の全体の性能を劣化させる大きな要因の一つである、より高い周波数(例えば、1GHz〜10GHz)の電波利用において、前述したようにインダクタンス成分を低減できることは、より高い周波数の電波利用、例えば携帯電話などに大きな利益をもたらすものである。
【0083】
【発明の効果】
本発明の半導体装置は、以上のように、複数の高周波回路ブロックを含む高周波用の半導体チップと、半導体チップを搭載して支持する接地電極を有する回路基板と、半導体チップの各高周波回路ブロックと回路基板の接地電極とをそれぞれ電気的に接続する電気的接続手段とを備え、電気的接続手段は、各高周波回路ブロックにおける電気的接続手段の各第一接続点の間隔より、回路基板の接地電 極における上記電気的接続手段の各第二接続点の間隔が広くなるように設けられている構成である。
【0084】
それゆえ、上記構成は、各電気的接続手段の間隔を、各第一接続点での間隔より、各第二接続点での間隔を広げるという簡素な構成によって、上記各電気的接続手段に起因する相互インダクタンス成分を低減することができる。
【0085】
この結果、上記構成では、低減された相互インダクタンス成分により、動作の信頼性、特に高周波領域での動作の信頼性を、簡素な構成によって向上できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る半導体装置の概略平面図である。
【図2】上記半導体装置の要部説明図であり、(a)は概略側面図、(b)は概略平面図である。
【図3】本発明の実施の形態2に係る半導体装置の概略説明図であり、(a)は概略側面図、(b)は概略平面図である。
【図4】上記の各半導体装置における、従来より、インダクタンス成分を低減できる様子を示すグラフである。
【図5】従来の半導体装置の概略平面図である。
【図6】従来の他の半導体装置の概略平面図である。
【図7】本発明の各半導体装置との比較のための従来の半導体装置の要部説明図であり、(a)は概略側面図、(b)は概略平面図である。
【符号の説明】
1 増幅回路(高周波回路ブロック)
2 増幅回路(高周波回路ブロック)
3 半導体チップ
5 ボンディングパッド(第一接続点)
6 ボンディングパッド(第一接続点)
8 ボンディングワイヤ(電気的接続手段)
9 ボンディングワイヤ(電気的接続手段)
11 パッケージ(回路基板)
Claims (6)
- 複数の高周波回路ブロックを含む高周波用の半導体チップと、
半導体チップを搭載して支持する接地電極を有する回路基板と、
半導体チップの各高周波回路ブロックと回路基板の接地電極とをそれぞれ電気的に接続する電気的接続手段とを備え、
電気的接続手段は、各高周波回路ブロックにおける電気的接続手段の各第一接続点の間隔より、回路基板の接地電極における上記電気的接続手段の各第二接続点の間隔が広くなるように設けられていることを特徴とする半導体装置。 - 電気的接続手段は、電気導電性を有するボンディングワイヤであることを特徴とする請求項1に記載の半導体装置。
- 接地電位に設定された導体が、前記各電気的接続手段の間に上記各電気的接続手段とそれぞれ離間して配置されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記接地電位に設定された導体は、電気導電性を有するワイヤであることを特徴とする請求項3に記載の半導体装置。
- 前記接地電位に設定された導体は、前記各電気的接続手段に対し、それぞれ、略等間隔となるように配置されていることを特徴とする請求項3または4に記載の半導体装置。
- 前記接地電位に設定された導体は、前記接地電極のみに接続されていることを特徴とする請求項3ないし5の何れか一項に記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26589299A JP3539549B2 (ja) | 1999-09-20 | 1999-09-20 | 半導体装置 |
US09/571,659 US6414387B1 (en) | 1999-09-20 | 2000-05-15 | Semiconductor device including a chip having high-frequency circuit blocks |
DE60037297T DE60037297T2 (de) | 1999-09-20 | 2000-05-17 | Methode zur Verminderung der gegenseitigen Induktanz zwischen Verbindungsdrähten einer Hochfrequenzverstärkerschaltung |
EP00304186A EP1085573B1 (en) | 1999-09-20 | 2000-05-17 | Method of decreasing the mutual inductance between bond wires in a high frequency amplifying circuit |
TW089109587A TW454283B (en) | 1999-09-20 | 2000-05-18 | Semiconductor device |
KR10-2000-0027783A KR100372845B1 (ko) | 1999-09-20 | 2000-05-23 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26589299A JP3539549B2 (ja) | 1999-09-20 | 1999-09-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001094009A JP2001094009A (ja) | 2001-04-06 |
JP3539549B2 true JP3539549B2 (ja) | 2004-07-07 |
Family
ID=17423559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26589299A Expired - Lifetime JP3539549B2 (ja) | 1999-09-20 | 1999-09-20 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6414387B1 (ja) |
EP (1) | EP1085573B1 (ja) |
JP (1) | JP3539549B2 (ja) |
KR (1) | KR100372845B1 (ja) |
DE (1) | DE60037297T2 (ja) |
TW (1) | TW454283B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4290314B2 (ja) * | 2000-04-26 | 2009-07-01 | Necエレクトロニクス株式会社 | 高周波回路及びそれを実装したモジュール、通信機 |
JP4843129B2 (ja) * | 2000-06-30 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP4426166B2 (ja) * | 2002-11-01 | 2010-03-03 | ユー・エム・シー・ジャパン株式会社 | 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置 |
DE10319900A1 (de) * | 2003-04-29 | 2004-11-25 | Infineon Technologies Ag | Optoelektronische Sende- und/oder Empfangsanordnung |
JP2005032871A (ja) * | 2003-07-09 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
JP2005252099A (ja) * | 2004-03-05 | 2005-09-15 | Sharp Corp | 高周波用半導体装置 |
US20050248028A1 (en) * | 2004-05-05 | 2005-11-10 | Cheng-Yen Huang | Chip-packaging with bonding options connected to a package substrate |
US7898092B2 (en) * | 2007-11-21 | 2011-03-01 | Alpha & Omega Semiconductor, | Stacked-die package for battery power management |
US7884454B2 (en) | 2005-01-05 | 2011-02-08 | Alpha & Omega Semiconductor, Ltd | Use of discrete conductive layer in semiconductor device to re-route bonding wires for semiconductor device package |
US20060145312A1 (en) * | 2005-01-05 | 2006-07-06 | Kai Liu | Dual flat non-leaded semiconductor package |
DE102006059534A1 (de) * | 2006-12-16 | 2008-06-26 | Atmel Germany Gmbh | Halbleiterbauelement |
CN101652844B (zh) * | 2007-04-02 | 2015-08-26 | 库利克和索夫工业公司 | 在引线环中形成弯曲的方法 |
US9257375B2 (en) | 2009-07-31 | 2016-02-09 | Alpha and Omega Semiconductor Inc. | Multi-die semiconductor package |
US8164199B2 (en) * | 2009-07-31 | 2012-04-24 | Alpha and Omega Semiconductor Incorporation | Multi-die package |
US10014266B2 (en) * | 2016-07-26 | 2018-07-03 | Raytheon Company | Monolithic microwave integrated circuit (MMIC) and method for forming such MMIC having rapid thermal annealing compensation elements |
DE102016224631B4 (de) * | 2016-12-09 | 2020-06-04 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektrisch leitende Verbindung zwischen mindestens zwei elektrischen Komponenten an einem mit elektronischen und/oder elektrischen Bauelementen bestücktem Träger, die mit einem Bonddraht ausgebildet ist |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60189958A (ja) * | 1984-03-09 | 1985-09-27 | Nec Kansai Ltd | 半導体装置 |
US4686492A (en) * | 1985-03-04 | 1987-08-11 | Tektronix, Inc. | Impedance match connection using multiple layers of bond wires |
JPH02107001A (ja) | 1988-10-17 | 1990-04-19 | Matsushita Electric Ind Co Ltd | 高周波回路装置 |
JPH03262302A (ja) | 1990-03-13 | 1991-11-22 | Toshiba Corp | 高周波用基板 |
JPH06275771A (ja) | 1993-03-23 | 1994-09-30 | Hitachi Ltd | 半導体装置およびその半導体装置に組み込まれる半導体チップ |
WO1996041377A1 (en) * | 1995-06-07 | 1996-12-19 | The Panda Project | High performance semiconductor die carrier |
KR0156334B1 (ko) | 1995-10-14 | 1998-10-15 | 김광호 | 차폐 본딩 와이어를 구비하는 고주파, 고밀도용 반도체 칩 패키지 |
-
1999
- 1999-09-20 JP JP26589299A patent/JP3539549B2/ja not_active Expired - Lifetime
-
2000
- 2000-05-15 US US09/571,659 patent/US6414387B1/en not_active Expired - Lifetime
- 2000-05-17 DE DE60037297T patent/DE60037297T2/de not_active Expired - Lifetime
- 2000-05-17 EP EP00304186A patent/EP1085573B1/en not_active Expired - Lifetime
- 2000-05-18 TW TW089109587A patent/TW454283B/zh not_active IP Right Cessation
- 2000-05-23 KR KR10-2000-0027783A patent/KR100372845B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6414387B1 (en) | 2002-07-02 |
EP1085573B1 (en) | 2007-12-05 |
KR100372845B1 (ko) | 2003-02-19 |
DE60037297T2 (de) | 2008-10-23 |
EP1085573A1 (en) | 2001-03-21 |
KR20010049390A (ko) | 2001-06-15 |
JP2001094009A (ja) | 2001-04-06 |
TW454283B (en) | 2001-09-11 |
DE60037297D1 (de) | 2008-01-17 |
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JP2001085570A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040316 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040317 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3539549 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |