JP3538480B2 - Power supply switching circuit - Google Patents

Power supply switching circuit

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JP3538480B2
JP3538480B2 JP16251795A JP16251795A JP3538480B2 JP 3538480 B2 JP3538480 B2 JP 3538480B2 JP 16251795 A JP16251795 A JP 16251795A JP 16251795 A JP16251795 A JP 16251795A JP 3538480 B2 JP3538480 B2 JP 3538480B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、電源切換回路に係り、
詳しくはメイン電源とバックアップ用のサブ電源とのい
ずれかを択一的に負荷に供給するための電源切換回路に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply switching circuit,
More specifically, the present invention relates to a power supply switching circuit for selectively supplying either a main power supply or a backup sub-power supply to a load.

【0002】マイクロコントローラ等の半導体集積回路
は半導体メモリを備えているため、通常の動作時に供給
されるメイン電源と、メイン電源のオフ時に半導体メモ
リに電源を供給するバックアップ用のサブ電源とを備え
ている。そのため、メイン電源のオフ時においてメイン
電源とサブ電源とを確実に切り換えることができる電源
切換回路が必要とされている。
Since a semiconductor integrated circuit such as a microcontroller has a semiconductor memory, it has a main power supply supplied during normal operation and a backup sub-power supply for supplying power to the semiconductor memory when the main power supply is turned off. ing. Therefore, a power supply switching circuit that can reliably switch between the main power supply and the sub power supply when the main power supply is turned off is required.

【0003】[0003]

【従来の技術】図3は従来のマイクロコントローラにお
ける電源切換回路43を示す。マイクロコントローラは
メイン電源回路41、サブ電源回路42、電源切換回路
43、第1の負荷49及び第2の負荷としての半導体メ
モリ50を備える。
2. Description of the Related Art FIG. 3 shows a power supply switching circuit 43 in a conventional microcontroller. The microcontroller includes a main power supply circuit 41, a sub power supply circuit 42, a power supply switching circuit 43, a first load 49, and a semiconductor memory 50 as a second load.

【0004】メイン電源回路41は、図示しない電源ス
イッチの入操作に基づいてオンされ、電源スイッチの切
操作に基づいてオフされる。メイン電源回路41がオン
すると、メイン電源回路41は電圧Vmのメイン電源を
第1の負荷49に供給する。メイン電源回路41には電
源切換回路43を介して半導体メモリ50が負荷49と
並列に接続されており、メイン電源回路41はオン時に
おいて、電源切換回路43を介して半導体メモリ50に
もメイン電源を供給する。メイン電源回路41がオフす
ると、メイン電源回路41はメイン電源の出力を停止す
る。
The main power supply circuit 41 is turned on when a power switch (not shown) is turned on, and turned off when the power switch is turned off. When the main power supply circuit 41 is turned on, the main power supply circuit 41 supplies the main power of the voltage Vm to the first load 49. A semiconductor memory 50 is connected to the main power supply circuit 41 via a power supply switching circuit 43 in parallel with a load 49. When the main power supply circuit 41 is turned on, the semiconductor memory 50 is also connected to the semiconductor memory 50 via the power supply switching circuit 43. Supply. When the main power supply circuit 41 is turned off, the main power supply circuit 41 stops outputting the main power supply.

【0005】サブ電源回路42は、メイン電源回路41
のオフ時において、電圧Vs(<Vm)のサブ電源を半
導体メモリ50に供給してバックアップする。電源切換
回路43は、PMOSトランジスタ44と、CMOSイ
ンバータ45と、4つの逆流防止用のダイオードD3,
D4,D5,D6とを備える。PMOSトランジスタ4
4はメイン電源回路41と半導体メモリ50との間に直
列に接続され、同トランジスタ44のゲートにはCMO
Sインバータ45から出力される制御信号S4が入力さ
れている。
The sub power supply circuit 42 includes a main power supply circuit 41
Is turned off, a sub power supply of the voltage Vs (<Vm) is supplied to the semiconductor memory 50 for backup. The power supply switching circuit 43 includes a PMOS transistor 44, a CMOS inverter 45, and four backflow prevention diodes D3 and D3.
D4, D5, and D6. PMOS transistor 4
4 is connected in series between the main power supply circuit 41 and the semiconductor memory 50;
The control signal S4 output from the S inverter 45 is input.

【0006】CMOSインバータ45は直列に接続され
たPMOSトランジスタ46及びNMOSトランジスタ
47からなる。PMOSトランジスタ46のソースは逆
流防止用ダイオードD3,D4を介してメイン電源回路
41及びサブ電源回路42に接続されており、NMOS
トランジスタ47のソースはグランドGNDに接続され
ている。従って、CMOSインバータ45にはメイン電
源及びサブ電源のうち、電圧値が高い方の電源の電圧よ
りも逆流防止用ダイオードD3,D4のベース・エミッ
タ間電圧VBEだけ低い電圧の電源が高電位電源として供
給され、グランドGNDが低電位電源として供給され
る。
The CMOS inverter 45 comprises a PMOS transistor 46 and an NMOS transistor 47 connected in series. The source of the PMOS transistor 46 is connected to the main power supply circuit 41 and the sub power supply circuit 42 via backflow prevention diodes D3 and D4.
The source of the transistor 47 is connected to the ground GND. Accordingly, the CMOS inverter 45 is provided with a power supply having a voltage lower by the base-emitter voltage V BE of the backflow prevention diodes D3 and D4 than the voltage of the power supply having the higher voltage value of the main power supply and the sub power supply. , And the ground GND is supplied as a low-potential power supply.

【0007】CMOSインバータ45の入力端子は、抵
抗R5を介してグランドGNDに接続され、CMOSイ
ンバータ45の入力端子には直列接続された2つの逆流
防止用ダイオードD5,D6を介してコントロール端子
CTLから制御信号S3が入力されている。電源スイッ
チの入操作に基づいてメイン電源回路41がオンされる
とき、制御信号S3はHレベルとなる。逆に、電源スイ
ッチの切操作に基づいてメイン電源回路41がオフされ
るとき、制御信号S3はLレベルとなる。
The input terminal of the CMOS inverter 45 is connected to the ground GND via a resistor R5, and the input terminal of the CMOS inverter 45 is connected to the control terminal CTL via two reverse current prevention diodes D5 and D6 connected in series. The control signal S3 has been input. When the main power supply circuit 41 is turned on based on the turning on operation of the power switch, the control signal S3 goes to H level. Conversely, when the main power supply circuit 41 is turned off based on the operation of turning off the power switch, the control signal S3 becomes L level.

【0008】CMOSインバータ45は制御信号S3の
レベルに基づいて高電位電源の電圧又はグランドGND
の電圧の制御信号S4を出力することによりPMOSト
ランジスタ44をオンオフさせる。すなわち、制御信号
S3がHレベルになると、CMOSインバータ45はL
レベル(グランドGNDの電圧)の制御信号S4を出力
する。このLレベルの制御信号S4に基づいてPMOS
トランジスタ44がオンし、メイン電源回路41のメイ
ン電源がPMOSトランジスタ44を介して半導体メモ
リ50に供給される。また、制御信号S3がLレベルに
なると、CMOSインバータ45はHレベル(高電位電
源の電圧)の制御信号S4を出力する。このHレベルの
制御信号S4に基づいてPMOSトランジスタ44がオ
フし、サブ電源回路42のサブ電源が半導体メモリ50
に供給されてバックアップされる。
The CMOS inverter 45 outputs a voltage of a high potential power supply or a ground GND based on the level of the control signal S3.
The PMOS transistor 44 is turned on and off by outputting the control signal S4 having the voltage That is, when the control signal S3 becomes H level, the CMOS inverter 45 becomes L level.
A control signal S4 of a level (voltage of the ground GND) is output. Based on the L-level control signal S4, the PMOS
The transistor 44 is turned on, and the main power of the main power supply circuit 41 is supplied to the semiconductor memory 50 via the PMOS transistor 44. When the control signal S3 goes low, the CMOS inverter 45 outputs a high-level (high-potential power supply voltage) control signal S4. The PMOS transistor 44 is turned off based on the H-level control signal S4, and the sub power supply of the sub power supply circuit 42
Supplied to and backed up.

【0009】[0009]

【発明が解決しようとする課題】しかしながら、上記電
源切換回路43は、CMOSインバータ45にメイン電
源及びサブ電源のうち、電圧値の高い方の電源を高電位
電源として供給するために、逆流防止用ダイオードD
3,D4を使用している。ダイオードD3,D4には高
温時においてリーク電流が流れたり、出力特性のばらつ
きによって常温時においてもリーク電流が流れたりし、
ダイオードD3,D4の電流値I3,I4が大きくな
る。すると、ダイオードD3,D4のベース・エミッタ
間電圧VBEが上昇し、CMOSインバータ45に供給さ
れる高電位電源の電圧が低下してしまう。
However, the power supply switching circuit 43 is used to supply the CMOS inverter 45 with a power supply having a higher voltage value among the main power supply and the sub power supply as a high-potential power supply. Diode D
3, D4 are used. Leakage current flows through the diodes D3 and D4 at high temperatures, and leakage current flows even at room temperature due to variations in output characteristics.
The current values I3 and I4 of the diodes D3 and D4 increase. Then, the base-emitter voltage V BE of the diodes D3 and D4 increases, and the voltage of the high-potential power supply supplied to the CMOS inverter 45 decreases.

【0010】従って、メイン電源回路41がオフされる
とき、コントロール端子CTLにLレベルの制御信号S
3が入力されると、CMOSインバータ45はHレベル
の制御信号S4を出力する。すると、CMOSインバー
タ45にはサブ電源が逆流防止用ダイオードD4を介し
て供給される。このとき、リーク電流によってダイオー
ドD4のベース・エミッタ間電圧VBEが上昇してVBE
0.7ボルトになっているとすると、PMOSトランジ
スタ44のゲート電圧とソース側のサブ電源の電圧Vs
との間に0.7ボルトの電位差が発生する。その結果、
PMOSトランジスタ44は、バックアップ時にはオフ
であるべきものがオンするという誤動作が発生し、サブ
電源が第1の負荷49にも供給されてサブ電源の電流が
増加する。そのため、サブ電源回路42が電池の電圧を
昇圧してサブ電源を生成するものである場合には、電池
の消費電力が大きくなり、半導体メモリ50のバックア
ップ時間が短くなるという問題がある。
Therefore, when the main power supply circuit 41 is turned off, an L level control signal S is supplied to the control terminal CTL.
When 3 is input, the CMOS inverter 45 outputs the control signal S4 at H level. Then, the sub power is supplied to the CMOS inverter 45 via the backflow prevention diode D4. At this time, the base-emitter voltage V BE of the diode D4 rises due to the leakage current, and V BE
Assuming that the voltage is 0.7 volts, the gate voltage of the PMOS transistor 44 and the voltage Vs of the source-side sub power supply
And a potential difference of 0.7 volts is generated. as a result,
At the time of backup, the PMOS transistor 44 is erroneously turned on when it should be off, and the sub power is also supplied to the first load 49 to increase the current of the sub power. Therefore, when the sub power supply circuit 42 generates the sub power by boosting the battery voltage, there is a problem that the power consumption of the battery increases and the backup time of the semiconductor memory 50 decreases.

【0011】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メイン電源を負荷に供
給するためのPMOSトランジスタの誤動作を防止で
き、メイン電源とサブ電源とを確実に切り換えることが
できる電源切換回路を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to prevent a malfunction of a PMOS transistor for supplying a main power supply to a load, thereby ensuring that a main power supply and a sub power supply are securely connected. It is another object of the present invention to provide a power supply switching circuit which can switch the power supply.

【0012】[0012]

【課題を解決するための手段】図1は本発明の原理説明
図である。PMOSトランジスタ3はメイン電源1を負
荷7に供給するためのものである。
FIG. 1 is a diagram illustrating the principle of the present invention. The PMOS transistor 3 is for supplying the main power 1 to the load 7.

【0013】制御回路4は高電位電源及び低電位電源を
動作電源として供給され、第1の制御信号S1に基づい
て高電位電源又は低電位電源の電圧の第2の制御信号S
2を出力することによりPMOSトランジスタ3をオン
オフさせる。
The control circuit 4 is supplied with a high-potential power supply and a low-potential power supply as operating power supplies, and based on the first control signal S1, a second control signal S of a voltage of the high-potential power supply or the low-potential power supply.
2 is output to turn on / off the PMOS transistor 3.

【0014】比較回路5は、メイン電源1の電圧Vmと
サブ電源2の電圧Vsとのレベル比較を行い、比較結果
に応じた信号を出力する。選択回路6は、比較回路5の
出力信号に基づいてメイン電源1及びサブ電源2のう
ち、電圧値の高い電源を制御回路4に供給する高電位電
源として選択し、選択した電源をその電圧を維持したま
ま制御回路4に供給する。
The comparison circuit 5 performs a level comparison between the voltage Vm of the main power supply 1 and the voltage Vs of the sub power supply 2, and outputs a signal corresponding to the comparison result. The selection circuit 6 selects a power supply having a high voltage value from the main power supply 1 and the sub-power supply 2 as a high-potential power supply for supplying the control circuit 4 based on an output signal of the comparison circuit 5, and sets the selected power supply to the voltage. The power is supplied to the control circuit 4 while being maintained.

【0015】請求項2の発明は、選択回路を、メイン電
源と制御回路との間に接続され、かつ、比較回路の出力
信号に基づいてオンオフされる第2のスイッチ回路と、
サブ電源と制御回路との間に接続され、かつ、比較回路
の出力信号のレベルを反転した信号に基づいてオンオフ
される第2のスイッチ回路とを備えて構成した。
According to a second aspect of the present invention, a selection circuit is connected between a main power supply and a control circuit, and is turned on / off based on an output signal of a comparison circuit.
A second switch circuit connected between the sub-power supply and the control circuit and turned on and off based on a signal obtained by inverting the level of the output signal of the comparison circuit.

【0016】[0016]

【作用】従って、メイン電源1のオフ時において、比較
回路5によってサブ電源2の電圧Vsがメイン電源1の
電圧Vmよりも高いと判定される。この比較結果に応じ
た出力信号に基づいて選択回路6によってサブ電源2が
選択され、サブ電源2が電圧Vsを維持したまま制御回
路4に高電位電源として供給される。負荷7にはサブ電
源2が供給されてバックアップされる。
Therefore, when the main power supply 1 is turned off, the comparison circuit 5 determines that the voltage Vs of the sub power supply 2 is higher than the voltage Vm of the main power supply 1. The sub power supply 2 is selected by the selection circuit 6 based on the output signal corresponding to the comparison result, and the sub power supply 2 is supplied to the control circuit 4 as a high potential power supply while maintaining the voltage Vs. The sub power supply 2 is supplied to the load 7 to be backed up.

【0017】このとき、第1の制御信号S1に基づいて
PMOSトランジスタ3をオフさせるために制御回路4
によって電圧Vsの第2の制御信号S2が出力される。
PMOSトランジスタ3のソース側にはサブ電源2の電
圧Vsが印加されているため、PMOSトランジスタ3
のゲート電圧とソース側の電圧との電位差は発生しな
い。従って、PMOSトランジスタ3はバックアップ時
において確実にオフし、PMOSトランジスタ3の誤動
作が防止される。
At this time, the control circuit 4 turns off the PMOS transistor 3 based on the first control signal S1.
As a result, the second control signal S2 of the voltage Vs is output.
Since the voltage Vs of the sub power supply 2 is applied to the source side of the PMOS transistor 3, the PMOS transistor 3
No potential difference occurs between the gate voltage of the source and the voltage on the source side. Therefore, the PMOS transistor 3 is reliably turned off at the time of backup, and malfunction of the PMOS transistor 3 is prevented.

【0018】請求項2の発明では、メイン電源は第1の
スイッチ回路を介して制御回路に供給され、サブ電源は
第2のスイッチ回路を介して制御回路に供給されるの
で、メイン電源又はサブ電源はその電圧を維持したまま
制御回路に供給される。
According to the second aspect of the present invention, the main power supply is supplied to the control circuit via the first switch circuit, and the sub power supply is supplied to the control circuit via the second switch circuit. Power is supplied to the control circuit while maintaining the voltage.

【0019】[0019]

【実施例】以下、本発明をマイクロコントローラにおけ
る電源切換回路に具体化した一実施例を図2に従って説
明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment in which the present invention is embodied in a power supply switching circuit in a microcontroller will be described with reference to FIG.

【0020】マイクロコントローラはメイン電源回路1
1、サブ電源回路12、電源切換回路13、第1の負荷
35及び第2の負荷としての半導体メモリ36を備え
る。メイン電源回路11は、図示しない電源スイッチの
入操作に基づいてオンされ、電源スイッチの切操作に基
づいてオフされる。メイン電源回路11がオンすると、
メイン電源回路11は電圧Vmのメイン電源を第1の負
荷35に供給する。メイン電源回路11がオフすると、
メイン電源回路11はメイン電源の出力を停止する。
The microcontroller is a main power supply circuit 1
1, a sub power supply circuit 12, a power supply switching circuit 13, a first load 35, and a semiconductor memory 36 as a second load. The main power supply circuit 11 is turned on when a power switch (not shown) is turned on, and turned off when the power switch is turned off. When the main power supply circuit 11 is turned on,
The main power supply circuit 11 supplies main power of the voltage Vm to the first load 35. When the main power supply circuit 11 is turned off,
The main power supply circuit 11 stops the output of the main power supply.

【0021】メイン電源回路11には電源切換回路13
を介して半導体メモリ36が負荷35と並列に接続され
ており、メイン電源回路11はオン時において、電源切
換回路13を介して半導体メモリ36にもメイン電源を
供給する。
The main power supply circuit 11 includes a power supply switching circuit 13
, A semiconductor memory 36 is connected in parallel with the load 35, and when the main power supply circuit 11 is on, the main power supply is also supplied to the semiconductor memory 36 via the power supply switching circuit 13.

【0022】サブ電源回路12は内蔵している電池(図
示略)の電圧を昇圧することにより電圧Vs(<Vm)
のサブ電源を生成し、このサブ電源を半導体メモリ36
に供給してバックアップする。なお、本実施例におい
て、サブ電源回路12は前記電源スイッチの入切操作と
は無関係にサブ電源を生成して出力する。
The sub power supply circuit 12 boosts the voltage of a built-in battery (not shown) to generate a voltage Vs (<Vm).
Of the semiconductor memory 36
Supply to backup. In this embodiment, the sub power supply circuit 12 generates and outputs a sub power supply regardless of the on / off operation of the power switch.

【0023】電源切換回路13は、PMOSトランジス
タ14、制御回路としてのCMOSインバータ15、比
較回路としてのコンパレータ18及び選択回路19を備
える。
The power supply switching circuit 13 includes a PMOS transistor 14, a CMOS inverter 15 as a control circuit, a comparator 18 as a comparison circuit, and a selection circuit 19.

【0024】PMOSトランジスタ14はメイン電源回
路11と半導体メモリ36との間に直列に接続され、同
トランジスタ14のゲートにはCMOSインバータ15
の出力信号が入力されている。
The PMOS transistor 14 is connected in series between the main power supply circuit 11 and the semiconductor memory 36, and has a CMOS inverter 15
Output signal is input.

【0025】コンパレータ18の非反転入力端子(+入
力端子)はメイン電源回路11に接続されており、非反
転入力端子にはメイン電源の電圧Vmが入力されてい
る。コンパレータ18の反転入力端子(−入力端子)は
サブ電源回路12に接続されており、反転入力端子には
サブ電源の電圧Vsが入力されている。
The non-inverting input terminal (+ input terminal) of the comparator 18 is connected to the main power supply circuit 11, and the voltage Vm of the main power supply is input to the non-inverting input terminal. The inverting input terminal (-input terminal) of the comparator 18 is connected to the sub power supply circuit 12, and the voltage Vs of the sub power supply is input to the inverting input terminal.

【0026】コンパレータ18には逆流防止用ダイオー
ドD1,D2を介して高電位電源が供給されるととも
に、低電位電源としてグランドGNDが供給されてい
る。この高電位電源は、メイン電源又はサブ電源のう
ち、電圧値が高い方の電源の電圧よりも逆流防止用ダイ
オードD1,D2のベース・エミッタ間電圧VBEだけ低
い電圧となる。従って、メイン電源回路11がオンして
いるときには、メイン電源がコンパレータ18に高電位
電源として供給され、その電圧は(Vm−VBE)とな
る。また、メイン電源回路11がオフしているときに
は、サブ電源回路12のサブ電源が高電位電源としてコ
ンパレータ18に供給され、その電圧は(Vs−V BE
となる。
The comparator 18 has a backflow preventing diode.
High-potential power is supplied via the gates D1 and D2.
Is supplied with a ground GND as a low potential power supply.
You. This high-potential power supply can be a main power supply or a sub-power supply.
In other words, the backflow prevention die is
Base-emitter voltage V of diodes D1 and D2BEOnly low
Voltage. Therefore, when the main power supply circuit 11 is turned on,
When the main power supply is
It is supplied as power and its voltage is (Vm-VBE)
You. When the main power supply circuit 11 is off,
Means that the sub power supply of the sub power supply circuit 12 is
The voltage supplied to the comparator 18 is (Vs-V BE)
It becomes.

【0027】そして、コンパレータ18は非反転入力端
子の入力信号(Vm)と反転入力端子の入力信号(V
s)とのレベル比較を行い、比較結果に応じた信号を選
択回路19に出力する。すなわち、コンパレータ18は
電圧Vmが電圧Vsよりも高いと判定すると、電圧(V
m−VBE)のHレベルの信号を出力する。逆に、コンパ
レータ18は電圧Vsが電圧Vmよりも高いと判定する
と、Lレベル(グランドGND)の信号を出力する。
The comparator 18 receives the input signal (Vm) of the non-inverting input terminal and the input signal (Vm) of the inverting input terminal.
s), and outputs a signal corresponding to the comparison result to the selection circuit 19. That is, when the comparator 18 determines that the voltage Vm is higher than the voltage Vs, the voltage (V
m-V BE ) is output. Conversely, when the comparator 18 determines that the voltage Vs is higher than the voltage Vm, it outputs an L-level (ground GND) signal.

【0028】選択回路19は、コンパレータ18の出力
信号に基づいてメイン電源及びサブ電源のうち、電圧値
の高い電源をCMOSインバータ15に供給するための
高電位電源として選択し、選択した電源をその電圧を維
持したままCMOSインバータ15に供給する。
The selection circuit 19 selects a power supply having a high voltage value from the main power supply and the sub-power supply as a high-potential power supply for supplying the CMOS inverter 15 based on an output signal of the comparator 18, and selects the selected power supply as the high-potential power supply. The voltage is supplied to the CMOS inverter 15 while maintaining the voltage.

【0029】選択回路19はCMOSインバータ20
と、第1及び第2のスイッチ回路24A,24Bとを備
える。CMOSインバータ20は直列に接続されたPM
OSトランジスタ21及びNMOSトランジスタ22か
らなる。PMOSトランジスタ21のソースは前記逆流
防止用ダイオードD1,D2を介してメイン電源回路1
1及びサブ電源回路12に接続されており、NMOSト
ランジスタ22のソースはグランドGNDに接続されて
いる。従って、CMOSインバータ20にはメイン電源
及びサブ電源のうち、電圧値が高い方の電源の電圧より
も逆流防止用ダイオードD1,D2のベース・エミッタ
間電圧VBEだけ低い電圧の電源が高電位電源として供給
される。CMOSインバータ20には前記コンパレータ
18の出力信号が入力され、CMOSインバータ20は
その入力信号を反転した信号を第2のスイッチ回路24
Bに出力する。
The selection circuit 19 includes a CMOS inverter 20
And first and second switch circuits 24A and 24B. The CMOS inverter 20 includes a PM connected in series.
It comprises an OS transistor 21 and an NMOS transistor 22. The source of the PMOS transistor 21 is connected to the main power supply circuit 1 through the backflow prevention diodes D1 and D2.
1 and the sub power supply circuit 12, and the source of the NMOS transistor 22 is connected to the ground GND. Accordingly, the CMOS inverter 20 is provided with a power supply having a voltage lower by the base-emitter voltage V BE of the backflow preventing diodes D1 and D2 than the voltage of the power supply having the higher voltage value of the main power supply and the sub power supply. Supplied as The output signal of the comparator 18 is input to the CMOS inverter 20, and the CMOS inverter 20 outputs a signal obtained by inverting the input signal to the second switch circuit 24.
Output to B.

【0030】第1のスイッチ回路24Aは、2つのPM
OSトランジスタ25,26と、2つのNMOSトラン
ジスタ27,28と、2つのプルアップ抵抗R1,R2
とを備える。2つのPMOSトランジスタ25,26は
メイン電源回路11とノードN1との間に直列に接続さ
れている。PMOSトランジスタ25,26のゲートは
それぞれNMOSトランジスタ27,28を介してグラ
ンドGNDに接続されている。NMOSトランジスタ2
7,28のゲートには前記コンパレータ18の出力信号
が入力されている。
The first switch circuit 24A has two PMs.
OS transistors 25 and 26, two NMOS transistors 27 and 28, and two pull-up resistors R1 and R2
And The two PMOS transistors 25 and 26 are connected in series between the main power supply circuit 11 and the node N1. The gates of the PMOS transistors 25 and 26 are connected to the ground GND via the NMOS transistors 27 and 28, respectively. NMOS transistor 2
The output signals of the comparator 18 are input to the gates 7 and 28.

【0031】PMOSトランジスタ25のソース及びゲ
ート間にはプルアップ抵抗R1が接続され、PMOSト
ランジスタ26のドレイン及びゲート間にはプルアップ
抵抗R2が接続されている。プルアップ抵抗R1,R2
はNMOSトランジスタ27,28のオフ時においてP
MOSトランジスタ25,26のソース・ゲート間に電
位差が発生するのを防止する。
A pull-up resistor R1 is connected between the source and the gate of the PMOS transistor 25, and a pull-up resistor R2 is connected between the drain and the gate of the PMOS transistor 26. Pull-up resistors R1, R2
Is P when the NMOS transistors 27 and 28 are off.
The generation of a potential difference between the source and the gate of the MOS transistors 25 and 26 is prevented.

【0032】第2のスイッチ回路24Bも第1のスイッ
チ回路24Aと同様の構成であり、2つのPMOSトラ
ンジスタ29,30と、2つのNMOSトランジスタ3
1,32と、2つのプルアップ抵抗R3,R4とを備え
る。2つのPMOSトランジスタ29,30はサブ電源
回路12とノードN1との間に直列に接続されている。
PMOSトランジスタ29,30のゲートはそれぞれN
MOSトランジスタ31,32を介してグランドGND
に接続されている。NMOSトランジスタ31,32の
ゲートにはCMOSインバータ20を介してコンパレー
タ18の出力信号を反転した信号が入力されている。
The second switch circuit 24B has the same configuration as the first switch circuit 24A, and includes two PMOS transistors 29 and 30 and two NMOS transistors 3
1 and 32 and two pull-up resistors R3 and R4. The two PMOS transistors 29 and 30 are connected in series between the sub power supply circuit 12 and the node N1.
The gates of the PMOS transistors 29 and 30 are N
Ground GND via MOS transistors 31 and 32
It is connected to the. The inverted signal of the output signal of the comparator 18 is input to the gates of the NMOS transistors 31 and 32 via the CMOS inverter 20.

【0033】PMOSトランジスタ29のソース及びゲ
ート間にはプルアップ抵抗R3が接続され、PMOSト
ランジスタ30のドレイン及びゲート間にはプルアップ
抵抗R4が接続されている。プルアップ抵抗R3,R4
はNMOSトランジスタ31,32のオフ時においてP
MOSトランジスタ29,30のソース・ゲート間に電
位差が発生するのを防止する。
A pull-up resistor R3 is connected between the source and the gate of the PMOS transistor 29, and a pull-up resistor R4 is connected between the drain and the gate of the PMOS transistor 30. Pull-up resistors R3, R4
Is P when the NMOS transistors 31 and 32 are off.
The generation of a potential difference between the source and the gate of the MOS transistors 29 and 30 is prevented.

【0034】従って、メイン電源の電圧Vmがサブ電源
の電圧Vsよりも高く、コンパレータ18の出力信号が
Hレベルであるとき、第1のスイッチ回路24AのNM
OSトランジスタ27,28がオンし、PMOSトラン
ジスタ25,26がオンする。その結果、メイン電源が
PMOSトランジスタ25,26によってその電圧Vm
を維持したまま、ノードN1に伝達される。このとき、
第2のスイッチ回路24BのNMOSトランジスタ3
1,32はオフする。PMOSトランジスタ30のドレ
イン及びゲートにはノードN1の電圧Vmが印加されて
同トランジスタ30のドレイン及びゲート間に電位差が
生じないため、PMOSトランジスタ30はオフし、P
MOSトランジスタ29もオフする。
Therefore, when the voltage Vm of the main power supply is higher than the voltage Vs of the sub power supply and the output signal of the comparator 18 is at the H level, the NM of the first switch circuit 24A
The OS transistors 27 and 28 turn on, and the PMOS transistors 25 and 26 turn on. As a result, the main power is supplied to the voltage Vm by the PMOS transistors 25 and 26.
Is maintained and transmitted to the node N1. At this time,
NMOS transistor 3 of second switch circuit 24B
1 and 32 are turned off. Since the voltage Vm of the node N1 is applied to the drain and the gate of the PMOS transistor 30, and no potential difference occurs between the drain and the gate of the transistor 30, the PMOS transistor 30 is turned off, and the PMOS transistor 30 is turned off.
The MOS transistor 29 is also turned off.

【0035】また、サブ電源の電圧Vsがメイン電源の
電圧Vmよりも高く、コンパレータ18の出力信号がL
レベルであるとき、第2のスイッチ回路24BのNMO
Sトランジスタ31,32がオンし、PMOSトランジ
スタ29,30がオンする。その結果、サブ電源がPM
OSトランジスタ29,30によってその電圧Vsを維
持したまま、ノードN1に伝達される。このとき、第1
のスイッチ回路24AのNMOSトランジスタ27,2
8はオフする。PMOSトランジスタ26のドレイン及
びゲートにはノードN1の電圧Vsが印加されて同トラ
ンジスタ26のドレイン及びゲート間に電位差が生じな
いため、PMOSトランジスタ26はオフし、PMOS
トランジスタ25もオフする。
The voltage Vs of the sub power supply is higher than the voltage Vm of the main power supply, and the output signal of the comparator 18 is low.
Level, the NMO of the second switch circuit 24B
The S transistors 31 and 32 turn on, and the PMOS transistors 29 and 30 turn on. As a result, the sub power
The voltage is transmitted to the node N1 by the OS transistors 29 and 30 while maintaining the voltage Vs. At this time, the first
NMOS transistors 27 and 2 of the switch circuit 24A of FIG.
8 turns off. Since the voltage Vs of the node N1 is applied to the drain and the gate of the PMOS transistor 26 and no potential difference occurs between the drain and the gate of the transistor 26, the PMOS transistor 26 is turned off and the PMOS transistor 26 is turned off.
The transistor 25 is also turned off.

【0036】CMOSインバータ15は直列に接続され
たPMOSトランジスタ16及びNMOSトランジスタ
17からなる。PMOSトランジスタ16のソースはノ
ードN1に接続されており、NMOSトランジスタ17
のソースはグランドGNDに接続されている。従って、
CMOSインバータ15にはメイン電源及びサブ電源の
うち、選択回路19によって選択された電圧値の高い方
の電源が高電位電源として供給され、グランドGNDが
低電位電源として供給される。すなわち、メイン電源の
電圧Vmがサブ電源の電圧Vsよりも高いときには、メ
イン電源が高電位電源としてCMOSインバータ15に
供給される。逆に、サブ電源の電圧Vsがメイン電源の
電圧Vmよりも高いときには、サブ電源が高電位電源と
してCMOSインバータ15に供給される。
The CMOS inverter 15 comprises a PMOS transistor 16 and an NMOS transistor 17 connected in series. The source of the PMOS transistor 16 is connected to the node N1, and the NMOS transistor 17
Are connected to the ground GND. Therefore,
To the CMOS inverter 15, a power supply having a higher voltage value selected by the selection circuit 19 among the main power supply and the sub-power supply is supplied as a high-potential power supply, and the ground GND is supplied as a low-potential power supply. That is, when the voltage Vm of the main power supply is higher than the voltage Vs of the sub power supply, the main power supply is supplied to the CMOS inverter 15 as a high potential power supply. Conversely, when the voltage Vs of the sub power supply is higher than the voltage Vm of the main power supply, the sub power supply is supplied to the CMOS inverter 15 as a high potential power supply.

【0037】CMOSインバータ15の入力端子にはコ
ントロール端子CTLから第1の制御信号S1が入力さ
れている。電源スイッチの入操作に基づいてメイン電源
回路11がオンされるとき、第1の制御信号S1はHレ
ベルとなる。逆に、電源スイッチの切操作に基づいてメ
イン電源回路11がオフされるとき、制御信号S1はL
レベルとなる。
The input terminal of the CMOS inverter 15 receives a first control signal S1 from a control terminal CTL. When the main power supply circuit 11 is turned on based on the turning on operation of the power switch, the first control signal S1 goes to H level. Conversely, when the main power supply circuit 11 is turned off based on the turning off operation of the power switch, the control signal S1 becomes L
Level.

【0038】CMOSインバータ15は第1の制御信号
S1のレベルに基づいて高電位電源の電圧又はグランド
GNDの電圧の第2の制御信号S2を出力することによ
りPMOSトランジスタ14をオンオフさせる。
The CMOS inverter 15 turns on and off the PMOS transistor 14 by outputting a high-potential power supply voltage or a ground GND voltage second control signal S2 based on the level of the first control signal S1.

【0039】上記のように構成された電源切換回路13
において、電源スイッチが入操作されると、メイン電源
回路11がオンしてメイン電源が出力され、メイン電源
が第1の負荷35に供給される。メイン電源の電圧Vm
がサブ電源の電圧Vsよりも高くなると、コンパレータ
18の出力信号はHレベルとなる。これに伴って、第1
のスイッチ回路24Aはオンし、第2のスイッチ回路2
4Bはオフし、CMOSインバータ15には第1のスイ
ッチ回路24Aによってメイン電源がその電圧Vmを維
持したまま供給される。
The power supply switching circuit 13 configured as described above
When the power switch is turned on, the main power circuit 11 is turned on to output the main power, and the main power is supplied to the first load 35. Main power supply voltage Vm
Becomes higher than the voltage Vs of the sub power supply, the output signal of the comparator 18 becomes H level. Accordingly, the first
Switch circuit 24A is turned on, and the second switch circuit 2
4B is turned off, and the main power is supplied to the CMOS inverter 15 by the first switch circuit 24A while maintaining the voltage Vm.

【0040】また、電源スイッチの入操作に基づいてC
MOSインバータ15にはコントロール端子CTLから
Hレベルの第1の制御信号S1が入力される。すると、
CMOSインバータ15からはLレベル(グランドGN
Dの電圧)の第2の制御信号S2が出力される。このと
き、PMOSトランジスタ14のソースにはメイン電源
の電圧Vmが供給されているため、PMOSトランジス
タ14はオンし、PMOSトランジスタ14を介して半
導体メモリ36にメイン電源が供給される。
Further, C is determined based on the operation of turning on the power switch.
The first control signal S1 at H level is input to the MOS inverter 15 from the control terminal CTL. Then
The L level (ground GN) is output from the CMOS inverter 15.
A second control signal S2 (a voltage of D) is output. At this time, since the voltage Vm of the main power supply is supplied to the source of the PMOS transistor 14, the PMOS transistor 14 is turned on, and the main power is supplied to the semiconductor memory 36 via the PMOS transistor 14.

【0041】逆に、電源スイッチが切操作されると、メ
イン電源回路11がオフして第1の負荷35へのメイン
電源の供給が停止される。メイン電源の供給停止に伴っ
てメイン電源の電圧VmがグランドGNDの電圧まで低
下する。サブ電源の電圧Vsがメイン電源の電圧Vmよ
りも高くなると、コンパレータ18の出力信号はLレベ
ルとなる。これに伴って、第2のスイッチ回路24Bは
オンし、第1のスイッチ回路24Aはオフし、CMOS
インバータ15には第2のスイッチ回路24Bによって
サブ電源がその電圧Vsを維持したまま供給される。ま
た、電源スイッチの切操作に基づいてCMOSインバー
タ15にはコントロール端子CTLからLレベルの第1
の制御信号S1が入力される。すると、CMOSインバ
ータ15からはHレベル(サブ電源の電圧Vs)の第2
の制御信号S2が出力される。このとき、PMOSトラ
ンジスタ14のドレインにはサブ電源の電圧Vsが供給
されているため、PMOSトランジスタ14のドレイン
及びゲート間に電位差が生じず、PMOSトランジスタ
14はオフする。そのため、サブ電源が半導体メモリ3
6に供給されてバックアップされる。PMOSトランジ
スタ14がオフすることによってサブ電源の第1の負荷
35への供給が遮断されるため、サブ電源回路12の電
池の電力消費の増加が抑制される。
Conversely, when the power switch is turned off, the main power circuit 11 is turned off, and the supply of the main power to the first load 35 is stopped. With the stop of the supply of the main power, the voltage Vm of the main power drops to the voltage of the ground GND. When the voltage Vs of the sub power supply becomes higher than the voltage Vm of the main power supply, the output signal of the comparator 18 becomes L level. Accordingly, the second switch circuit 24B is turned on, the first switch circuit 24A is turned off, and the CMOS
The sub power is supplied to the inverter 15 by the second switch circuit 24B while maintaining the voltage Vs. Further, based on the turning-off operation of the power switch, the CMOS inverter 15 supplies the L-level first signal from the control terminal CTL.
Is input. Then, the CMOS inverter 15 outputs the H-level (sub-power supply voltage Vs) second
Is output. At this time, since the voltage Vs of the sub power supply is supplied to the drain of the PMOS transistor 14, no potential difference occurs between the drain and the gate of the PMOS transistor 14, and the PMOS transistor 14 is turned off. Therefore, the sub power supply is
6 and backed up. When the PMOS transistor 14 is turned off, the supply of the sub power supply to the first load 35 is cut off, so that an increase in the power consumption of the battery of the sub power supply circuit 12 is suppressed.

【0042】なお、選択回路19のCMOSインバータ
20には、メイン電源又はサブ電源のうち、電圧値の高
い方の電源が逆流防止用ダイオードD1又はD2を介し
て供給されている。逆流防止用ダイオードD1及びD2
のベース・エミッタ間電圧V BEは、高温時のリーク電流
や、特性のばらつきによるリーク電流によって大きくな
り、CMOSインバータ20に供給する電圧がダイオー
ドD1及びD2のベース・エミッタ間電圧VBEだけ低下
する。ところが、CMOSインバータ20はLレベルの
出力信号としてグランドGNDの電圧を出力できるた
め、第2のスイッチ回路24BのNMOSトランジスタ
31,32を確実にオフさせることができるため、問題
はない。
The CMOS inverter of the selection circuit 19
20 has a high voltage value of the main power supply or the sub power supply.
Power supply via the backflow prevention diode D1 or D2
Supplied. Backflow prevention diodes D1 and D2
Base-emitter voltage V BEIs the leakage current at high temperature
Increase due to leakage current due to variations in characteristics.
The voltage supplied to the CMOS inverter 20 is
Voltage V1 between bases and emitters of gates D1 and D2BEOnly drop
I do. However, the CMOS inverter 20 has a low level.
The voltage of the ground GND can be output as an output signal.
The NMOS transistor of the second switch circuit 24B
Problems can be caused because 31, 32 can be reliably turned off.
There is no.

【0043】このように、本実施例の電源切換回路13
は、半導体メモリ36のバックアップ時において、PM
OSトランジスタ14を確実にオフさせてその誤動作を
防止することができ、サブ電源回路12の電池の電力消
費の増加を抑制して通常のバックアップ時間を維持する
ことができる。
As described above, the power supply switching circuit 13 of this embodiment
Indicates that PM is at the time of backup of the semiconductor memory 36.
The OS transistor 14 can be reliably turned off to prevent its malfunction, the increase in the power consumption of the battery of the sub power supply circuit 12 can be suppressed, and the normal backup time can be maintained.

【0044】また、本実施例の選択回路19における第
1及び第2のスイッチ回路24A,24BはPMOSト
ランジスタを介してメイン電源及びサブ電源をCMOS
インバータ15に供給するようにしているので、簡単な
構成でメイン電源の電圧Vm及びサブ電源の電圧Vsを
維持したまま、メイン電源及びサブ電源をCMOSイン
バータ15に供給することができる。
The first and second switch circuits 24A and 24B in the selection circuit 19 of the present embodiment use a PMOS transistor to connect the main power supply and the sub power supply to the CMOS.
Since the power is supplied to the inverter 15, the main power and the sub power can be supplied to the CMOS inverter 15 with a simple configuration while maintaining the voltage Vm of the main power and the voltage Vs of the sub power.

【0045】なお、本発明は次のように任意に変更して
具体化することも可能である。 (1)前記実施例におけるサブ電源回路12を、第1の
制御信号S1がLレベルのときにのみオンされてサブ電
源を生成するように構成するとともに、選択回路19に
おける第2のスイッチ回路24BのPMOSトランジス
タ30、NMOSトランジスタ32及びプルアップ抵抗
R4を省略してもよい。この場合には、サブ電源回路の
オフ時において第2のスイッチ回路24BのPMOSト
ランジスタ29がオンしても、サブ電源回路は半導体メ
モリ36と絶縁されているため、メイン電源によるサブ
電源回路への影響がないためである。
The present invention can be arbitrarily modified and embodied as follows. (1) The sub power supply circuit 12 in the above embodiment is configured to be turned on only when the first control signal S1 is at the L level to generate a sub power supply, and the second switch circuit 24B in the selection circuit 19 The PMOS transistor 30, the NMOS transistor 32, and the pull-up resistor R4 may be omitted. In this case, even if the PMOS transistor 29 of the second switch circuit 24B is turned on when the sub power supply circuit is turned off, the sub power supply circuit is insulated from the semiconductor memory 36, so that the main power supply to the sub power supply circuit This is because there is no effect.

【0046】(2)制御回路はその制御回路に供給され
ている高電位電源又は低電位電源の電圧の第2の制御信
号を出力できるものであればよく、例えば、前記実施例
におけるCMOSインバータ15を2つ用意し、2つの
CMOSインバータ15を直列に接続したバッファとし
てもよい。この場合には、メイン電源を半導体メモリ3
6に供給するときに第1の制御信号S1をLレベルと
し、サブ電源を半導体メモリ36に供給するときに第1
の制御信号S1をHレベルとすればよい。
(2) The control circuit only needs to be capable of outputting a second control signal of the voltage of the high potential power supply or the low potential power supply supplied to the control circuit. May be prepared as a buffer in which two CMOS inverters 15 are connected in series. In this case, the main power supply is
6, the first control signal S1 is set to L level, and when the sub power is supplied to the semiconductor memory 36, the first control signal S1 is set to the L level.
May be set to the H level.

【0047】[0047]

【発明の効果】以上詳述したように、請求項1及び2の
発明によれば、メイン電源を負荷に供給するためのPM
OSトランジスタの誤動作を防止でき、メイン電源とサ
ブ電源とを確実に切り換えることができる。
As described above in detail, according to the first and second aspects of the present invention, the PM for supplying the main power to the load is provided.
Malfunction of the OS transistor can be prevented, and the main power supply and the sub power supply can be reliably switched.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の原理説明図FIG. 1 is a diagram illustrating the principle of the present invention.

【図2】一実施例の電源切換回路を示す回路図FIG. 2 is a circuit diagram showing a power supply switching circuit according to one embodiment;

【図3】従来例の電源切換回路を示す回路図FIG. 3 is a circuit diagram showing a conventional power supply switching circuit.

【符号の説明】[Explanation of symbols]

1 メイン電源 2 サブ電源 3 PMOSトランジスタ 4 制御回路 5 比較回路 6 選択回路 7 負荷 24A 第1のスイッチ回路 24B 第2のスイッチ回路 S1 第1の制御信号 S2 第2の制御信号 Vm メイン電源電圧 Vs サブ電源電圧 1 Main power supply 2 Sub power supply 3 PMOS transistor 4 Control circuit 5 Comparison circuit 6 Selection circuit 7 Load 24A First switch circuit 24B Second switch circuit S1 First control signal S2 Second control signal Vm Main power supply voltage Vs Sub power supply voltage

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−86481(JP,A) 特開 平6−152351(JP,A) 特開 平6−6934(JP,A) 特開 平3−235517(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02J 9/00 - 11/00 H02J 1/00 - 1/16 H03K 17/693 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-86481 (JP, A) JP-A-6-152351 (JP, A) JP-A-6-6934 (JP, A) 235517 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H02J 9/00-11/00 H02J 1/00-1/16 H03K 17/693

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 メイン電源を負荷に供給するためのPM
OSトランジスタを有し、前記メイン電源がオンとなっ
たときに外部から入力される第1の制御信号に基づいて
前記PMOSトランジスタをオンさせることにより前記
メイン電源を前記負荷に供給し、前記メイン電源がオフ
となったときに第1の制御信号に基づいて前記PMOS
トランジスタをオフさせることによりサブ電源を前記負
荷に供給するようにした電源切換回路であって、 高電位電源及び低電位電源が動作電源として供給され、
かつ、前記第1の制御信号に基づいて高電位電源又は低
電位電源の電圧レベルの第2の制御信号を出力すること
により前記PMOSトランジスタをオンオフさせるため
の制御回路と、 前記メイン電源の電圧と前記サブ電源の電圧とのレベル
比較を行い、比較結果に応じた信号を出力する比較回路
と、 前記比較回路の出力信号に基づいて前記メイン電源及び
前記サブ電源のうち、電圧値の高い電源を前記制御回路
に供給するための高電位電源として選択し、選択した電
源をその電圧を維持したまま前記制御回路に供給するた
めの選択回路とを備える電源切換回路。
1. A PM for supplying main power to a load.
An OS transistor for supplying the main power to the load by turning on the PMOS transistor based on a first control signal input from the outside when the main power is turned on; Is turned off based on a first control signal.
A power supply switching circuit configured to supply a sub power supply to the load by turning off a transistor, wherein a high potential power supply and a low potential power supply are supplied as operation power supplies,
A control circuit for turning on and off the PMOS transistor by outputting a second control signal having a voltage level of a high-potential power supply or a low-potential power supply based on the first control signal; A comparison circuit that performs a level comparison with the voltage of the sub power supply and outputs a signal corresponding to the comparison result; and a power supply having a higher voltage value among the main power supply and the sub power supply based on an output signal of the comparison circuit. A selection circuit for selecting a high-potential power supply for supplying to the control circuit, and supplying the selected power supply to the control circuit while maintaining the voltage.
【請求項2】 前記選択回路は、前記メイン電源と前記
制御回路との間に接続され、かつ、前記比較回路の出力
信号に基づいてオンオフされる第1のスイッチ回路と、 前記サブ電源と前記制御回路との間に接続され、かつ、
前記比較回路の出力信号のレベルを反転した信号に基づ
いてオンオフされる第2のスイッチ回路とを備える請求
項1に記載の電源切換回路。
A first switch circuit that is connected between the main power supply and the control circuit, and that is turned on and off based on an output signal of the comparison circuit; Connected between the control circuit and
2. The power supply switching circuit according to claim 1, further comprising a second switch circuit that is turned on and off based on a signal obtained by inverting a level of an output signal of the comparison circuit. 3.
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