JP3536105B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3536105B2
JP3536105B2 JP2002180846A JP2002180846A JP3536105B2 JP 3536105 B2 JP3536105 B2 JP 3536105B2 JP 2002180846 A JP2002180846 A JP 2002180846A JP 2002180846 A JP2002180846 A JP 2002180846A JP 3536105 B2 JP3536105 B2 JP 3536105B2
Authority
JP
Japan
Prior art keywords
post
semiconductor
semiconductor device
manufacturing
posts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002180846A
Other languages
English (en)
Other versions
JP2004031388A (ja
Inventor
彰男 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2002180846A priority Critical patent/JP3536105B2/ja
Priority to US10/345,226 priority patent/US6706558B2/en
Publication of JP2004031388A publication Critical patent/JP2004031388A/ja
Application granted granted Critical
Publication of JP3536105B2 publication Critical patent/JP3536105B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/0557Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134Stud bumping, i.e. using a wire-bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/976Temporary protective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばBGA(ボ
ール・グリッド・アレイ)あるいはCSP(チップ・サ
イズ・パッケージ)のような格子状にエリア配列された
接続端子が、ガラス繊維を含むマザー基板の如き被装着
装置に装着されるエリアアレイパッケージと称される半
導体装置およびその製造方法に関する。
【0002】
【従来の技術】集積回路が組込まれた半導体ペレットを
樹脂封止することで形成される半導体装置の一つに、エ
リアアレイパッケージと称される半導体装置がある。エ
リアアレイパッケージの製造方法として、例えば特開2
000−252388公報、特開2000−25238
9公報及び特開2000−252390公報に記載され
た方法がある。これら従来技術によれば、半導体ペレッ
トを樹脂部材により封止するための鋳型に金属箔を配置
し、接続端子となる前記金属箔の所定の位置と前記半導
体ペレットの電極とをボンディングワイヤで接続した
後、樹脂部材が前記鋳型に加圧して注入され、これによ
り樹脂部により封止される。
【0003】前記樹脂部材を加圧注入するとき、特開2
000−252388公報および特開2000−252
390公報では、前記金属箔が前記鋳型に沿って凹所が
形成されることを、特開2000−252389公報で
は、前記金属箔が前記鋳型に沿って凸部が形成されるこ
とを示している。その後、前記樹脂材料が硬化すると、
樹脂部の底面から露出する前記金属箔は、高圧ジェット
水あるいはレーザ光を用いて、各凹所または各凸部毎
に、多数のエリアに分断される。そして、特開2000
−252388公報および特開2000−252390
公報では、分断された各エリアの凹所に接続端子として
半田ボールが設けられ、特開2000−252389公
報では、分断された各凸部を接続端子とすることを示し
ている。
【0004】
【発明が解決しようとする課題】ところで、前記した従
来技術によれば、各エリアに分断された金属箔は、厚さ
の大きな樹脂部に密着されることから、樹脂材料の熱膨
張係数に基づいて、膨張または収縮を繰り返す。他方、
半導体装置の接続端子が装着される被装着装置は、ガラ
ス繊維を含むエポキシ系樹脂で形成されているため、半
導体装置の樹脂部とは異なる熱膨張係数で膨張または収
縮を繰り返す。
【0005】このため金属箔と被装着装置との間で、伸
縮差が生じ、金属箔および被装着装置の強度の弱い箇所
でひずみが生じる。従って、特開2000−25238
8公報および特開2000−252390公報に示され
る従来の半導体装置では、金属箔および被装着装置の装
着面に接合する接続端子にひずみ応力が加わり、接続端
子が金属箔又は装着面より剥離する恐れがある。また、
特開2000−252389公報に示される従来の半導
体装置では、接続端子の装着される被装着装置の装着面
からひずみ応力が加わり、接続端子が装着面から剥離す
る恐れがある。
【0006】更に、前記した従来の半導体装置では、薄
い金属箔を樹脂部材の加圧注入により鋳型に沿って変形
させることから、この変形により金属箔に接続されたワ
イヤ同士が接触する恐れがある。
【0007】また、上記従来の半導体装置では、樹脂部
に密着する金属箔を分断するための切削加工が行われる
ことから、切削加工時に樹脂部材から金属箔が剥離し、
金属箔に接続されているワイヤが断線する恐れがある上
に、切削加工に多大な時間を要していた。
【0008】また、特に特開2000−252388公
報および特開2000−252390公報に示される従
来の半導体装置では、ワイヤのボンディング工程および
樹脂封止工程における熱により、金属箔に酸化膜が形成
されるため、半田ボールの接合不良を生じる恐れがあ
る。
【0009】従って、本発明の目的は、前記した各課題
を解決する半導体装置の製造方法を提供することにあ
る。本発明のさらに他の目的は、本発明に係る前記製造
方法を利用して新規な半導体装置を提供することにあ
る。
【0010】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。本発明に係る半導
体装置の製造方法は、集積回路が組み込まれかつ該集積
回路の入出力を行うための複数の電極を有する半導体ペ
レットと、前記各電極に電気的に接続されて被装着装置
に固定される複数の接続端子とを備え、前記半導体ペレ
ットが樹脂封止される半導体装置の製造方法であって、
板部材の一方の面に、複数の導電性のポストを設けるこ
と、前記板部材の一方の面に、前記被装着装置の熱伸縮
に応じて伸縮して、前記ポストを保持する緩衝層を形成
すること、前記緩衝層から突出するポストの先端に、半
導体ペレットを配置し、かつ前記各電極と該電極に対応
する前記各ポストの先端とをワイヤで電気的に接続する
こと、前記複数のポストと前記ワイヤならびに半導体ペ
レットを樹脂封止すべく、前記緩衝層上に樹脂部を形成
すること、前記板部材を取り除き、前記各ポストの他端
に前記接続端子を設けることを特徴とする。
【0011】本発明の製造方法では、前記板部材は、導
電性を有する部材を用いることができる。本発明の製造
方法では、前記半導体ペレットが配置されるポストは、
その他のポストより低く形成することができる。本発明
の製造方法では、前記ポストは、前記半導体ペレットか
ら離れるに従って、前記ワイヤの直径以上の差を有して
高く形成することができる。
【0012】本発明の製造方法では、前記板部材は、該
板部材の他方の面から前記緩衝層および前記ポストに達
するまで研磨されることにより、取り除くことができ
る。本発明の製造方法では、前記板部材は、前記ポスト
より低い温度で溶融する材料から成り、その溶融によ
り、前記ポストから取り除くことができる。本発明の製
造方法では、樹脂部により複数の半導体ペレットを封止
することができる。本発明の製造方法では、複数の半導
体ペレットが順に積層され、積層された複数のペレット
が前記ポスト上端の所定の位置に配置することができ
る。
【0013】本発明の半導体装置では、集積回路が組み
込まれかつ該集積回路の入出力を行うための複数の電極
を有する半導体ペレットと、前記各電極に電気的に接続
されて被装着装置に固定される複数の接続端子とを備
え、前記半導体ペレットが樹脂封止される半導体装置で
あって、前記各電極とワイヤを介して一端側が接続さ
れ、他端に前記接続端子が設けられる導電性の複数のポ
ストと、前記ポストの一端側と前記半導体ペレットおよ
び前記ワイヤを一体的に封止する樹脂部との底面で、前
記複数のポストを保持して前記被装着装置の熱伸縮に応
じて伸縮する緩衝層と、を備えることを特徴とする。
【0014】本発明の半導体装置では、前記半導体ペレ
ットを支持するための支持ポストを備え、該支持ポスト
は前記ポストより低く形成することができる。本発明の
半導体装置では、前記ポストは、前記半導体ペレットか
ら離れるに従って、前記ワイヤの直径以上の差を有して
高く形成することができる。本発明の半導体装置では、
前記半導体装置は、樹脂部により複数の半導体ペレット
を封止することができる。本発明の半導体装置では、
記半導体ペレットを支持するための支持ポストを備えて
おり、前記半導体ペレットに少なくとも1つの他の半導
体ペレットを積層することができる。
【0015】
【発明の実施の形態】以下、本発明を図示の実施の形態
に基づいて説明する。 〈具体例1〉図1〜図10は、例えばBGAもしくはC
SPのような格子状にエリア配列された接続端子を有す
る半導体装置10の製造工程を示す。本発明により製造
される半導体装置10は、マザー基板と称されるガラス
繊維を含むエポキシ系の樹脂部材から成る被装着装置の
装着面に、半田スクリーンと称される方法で装着され
る。
【0016】図1(a)の平面図および図1(b)の断
面図に示されるように、本発明の製造方法では、先ず、
銅を主成分とする導電性の板部材11の一方の面に、導
電性のポスト12を格子状に形成する。
【0017】板部材11およびポスト12は、次のよう
にして形成される。例えば50μm〜400μmの均等
の厚さ寸法を有し、かつ銅を主成分とする導電性の板材
の一方の面に対し、円形のマスクを格子状に形成する。
次にマスク処理が行われた前記板材に対し、従来から知
られるエッチング処理を施す。このエッチング処理によ
り、円柱のポスト12及び板部材11が形成される。ポ
スト12の高さ寸法13は、該ポスト12が形成される
板部材の厚さ寸法の約1/3に設定されている。
【0018】ポスト12を形成した後、図2(a)の平
面図および図2(b)の断面図に示されるように、格子
状に形成されたポスト12が立つ板部材11の一方の面
に、ポスト12の上端部を突出させた状態で、後述する
被装着装置と同様なガラス繊維を含む絶縁性の緩衝層1
4を形成する。この緩衝層14は、ガラス繊維が含まれ
るエポキシ系の樹脂から形成される。
【0019】このように緩衝層14を形成した後、図3
で示されるように、研磨剤の含まれる洗浄液により緩衝
層14および該緩衝層14から露出するポスト12を洗
浄する。この洗浄により緩衝層14を形成するときに付
着した異物が除去される。
【0020】異物を除去した後には、図4で示されるよ
うに、ポスト12の上端を、金を主成分とする合金によ
りメッキ処理し、メッキ層15を形成する。
【0021】メッキ層15が形成されることにより、後
述するワイヤボンディング処理において、ワイヤを容易
にポスト12の上端に固定することができ、かつポスト
12の上端とワイヤとの電気的な損失を低減することが
できる。
【0022】メッキ層15を形成した後、図5(a)の
平面図および図5(b)の断面図で示されているよう
に、電極16を有する半導体ペレット17をポスト12
上端の所定の位置に配置し、それらの半導体ペレット1
7を接着剤で固定する。
【0023】半導体ペレット17を固定した後、図6に
示されるように、半導体ペレット17の複数の電極16
と、各電極16に対応する各ポスト12上端のメッキ層
15とを導電性のワイヤ18で電気的に接続し、ワイヤ
ボンディング処理を行う。
【0024】ワイヤボンディング処理が施された複数の
半導体ペレットは、図7に示されるように、樹脂部封止
を行うための金型19に板部材11と共に配され、ポス
ト12の上部、ワイヤ18および半導体ペレット17を
樹脂部20で封止する。これにより複数の半導体ペレッ
トを樹脂封止した樹脂封止体を形成する。
【0025】樹脂封止後には、金型19から半導体ペレ
ットおよび板部材11を取り出し、図8に示すように、
板部材11を除去するため、その板部材11の他方の面
から、ポスト12の下端21に達するまで砥石22を用
いて研磨する。この研磨により板部材11が除去され
て、各ポスト12が電気的に分離される。
【0026】研磨処理の後、図9に示されるように、各
ポスト12の下端21に、半田ボール23を接合する。
尚、半田スクリーン印刷により半田層を形成してもよ
い。これにより被装着装置に装着するための複数の接続
端子が形成される。
【0027】半田ボール23をポスト12の下端21に
形成した後、図10に示されるように、高速回転鋸30
を用いて樹脂封止体を切断、分離し複数の半導体装置1
0を形成する。
【0028】従って、本発明の製造方法によれば、封止
圧によりポスト12が変形されないことから、該ポスト
12の上端に接続されるワイヤ18同士が接触する恐れ
を低減することができる。また、金属箔に代えて、接続
端子を各ポストに設けるため、切削加工が不要である。
更に、エッチング処理の後、研磨処理により各ポスト1
2が電気的に分離されることから、作業時間を短縮する
ことができる。板部材11の他方の面からポスト12の
下端21に達するまで研磨することから、各ポスト12
の下端21は酸化膜の無い半田ボール23を接合するに
適した接合面を形成することができる。
【0029】更に、本発明の製造方法によれば、樹脂部
20は、半導体ペレット17、ワイヤ18およびポスト
12の上部を封止するに適した従来から知られる絶縁性
樹脂材であり、他方緩衝層14は前記した被装着装置と
同様なガラス繊維を含むエポキシ系の絶縁性樹脂部材で
ある。従って、ガラス繊維を含むことにより、緩衝層1
4は被装着装置の熱膨張系数と同じとなり、被装着装置
と同調して膨張または収縮を行うことができる。
【0030】前記した製造方法により作成される半導体
装置10の断面図を図11に示す。図11に示される半
導体装置10は、上端にメッキ層15が設けられ下端に
接続端子として半田ボール23が設けられた複数のポス
ト12と、該ポスト上に配置される複数の電極16を有
する半導体ペレット17と、該半導体ペレットの各電極
16と該電極16に対応する各ポスト12とを電気的に
接続するワイヤ18と、半導体ペレット17、ワイヤ1
8およびポスト12の上部を樹脂封止する樹脂部20
と、該樹脂部20の底面で、半田ボール23が固着され
ているポスト12を覆う緩衝層14とを備える。
【0031】ガラス繊維を含む緩衝層14は、被装着装
置と同調して膨張または収縮を行うことから、熱膨張係
数の違いによるひずみが、ポスト12の下端21の半田
ボール23が接続される接続面と、半田ボール23が接
続される被装着装置の装着面とにおいて発生することが
なく、従って、ポスト12の下端21の接続面又は被装
着装置の装着面から半田ボール23が剥離する恐れが無
くなる。
【0032】本発明の他の半導体装置を図12および図
13に示す。図12は、図11に示した半導体装置10
と異なり、半導体ペレット17が配置されるポスト12
が、その他のポスト12より低く形成された半導体装置
10を示す断面図である。半導体ペレット17が配置さ
れる低いポストは、上記ポスト製作工程において、従来
から知られるハーフエッチング処理により形成される。
【0033】半導体ペレット17を配置するポスト12
を他のポストより低く形成することにより、前記した本
発明に係る半導体装置10の効果に加えて、半導体装置
10の樹脂部20の厚みを低減することができ、半導体
装置10を小型化することができる。
【0034】更に、図13は、半導体ペレット17から
離れるに従って、ワイやの直径より高く形成されたポス
ト12を備える半導体装置10を示す断面図である。多
段に形成されるポスト12は、ポスト製作工程におい
て、前記したと同様に従来から知られるハーフエッチン
グ処理により形成される。
【0035】半導体ペレット17から離れるに従って、
ポスト12をワイヤ18の直径以上の差を有して高く形
成することにより、前記した半導体装置10の効果に加
えて、ポスト12に接続されるワイヤ18自身の重さに
より垂れ下がりが生じても、隣のポスト12ならびにワ
イヤ18に接触する恐れを低減することができる。
【0036】〈具体例2〉図1〜図10に示した具体例
1では、板部材11の他方の面から該板部材11を研磨
することにより各ポスト12が電気的に分離された半導
体装置10の製造方法を示した。次に、板部材の溶融に
より各ポスト12が分離される半導体装置10の製造方
法を図14〜図19に示す。
【0037】図14に示されているように、均一の厚さ
寸法を有する半田板24と、該半田板24の一方の面
に、具体例1と同様に格子状に配置された円柱状のポス
ト12と、該ポスト12の上端にメッキ処理により形成
したメッキ層15と、半田板24の一方の面でポスト1
2上端部が突出する状態で緩衝層14とを形成する。
【0038】図14に示されるポスト12は、溶融した
銅を主成分とする合金が複数の円筒を有する金型に流し
込まれた後、硬化して形成される。ポスト12を形成し
た後、該ポスト12の下端に、銅の溶融温度より低い温
度(220℃〜240℃)で溶融する半田を主成分とす
る合金を溶融形成する。この形成した合金が硬化するこ
とによりポスト12の下端に半田板24が形成される。
半田板24を形成した後、ポスト12が配置された半田
板24の一方の面に、ポスト12上端部が突出する状態
に、ガラス繊維を含む緩衝層14を形成する。緩衝層1
4を形成した後、緩衝層14および該緩衝層14から露
出するポスト12を研磨剤を含む洗浄液を用いて洗浄す
る。洗浄したポスト12の上端にメッキ処理を施してメ
ッキ層15を形成する。
【0039】メッキ層15を形成した後、図15に示さ
れているように、電極16を有する半導体ペレット17
をポスト12上端の所定の位置に配置し、接着剤により
固定する。
【0040】半導体ペレット17を固定した後、図16
に示されているように、半導体ペレット17の複数の電
極16と、それらの電極16に対応するポスト12上端
のメッキ層15とを導電性のワイヤ18で電気的に接続
し、ワイヤボンディング処理を行う。
【0041】ワイヤボンディング処理が施された半導体
ペレット17は、次に図17に示されるように、樹脂封
止を行うための金型19に半田板24と共に配置され、
ポスト12の上部、ワイヤ18および半導体ペレット1
7を樹脂封止すべく、樹脂部20を形成する。これによ
り複数の半導体ペレット17が樹脂部20で封止され樹
脂封止体が形成される。
【0042】樹脂部20を形成した後、図18に示され
るように、半田板24を加熱する。この加熱で半田板2
4のみが溶融すると、図示しない治具により、樹脂封止
体を持ち上げる。これによりポスト12および緩衝層1
4から半田板24が取り除かれ、各ポスト12が分離す
る。この時、溶融した合金が表面張力によりポスト12
の下端21に残り、半田層25が形成される。
【0043】ポスト12の下端21に半田層25を形成
した後、図19に示されるように、高速回転鋸30を用
いて樹脂封止体を切断、分離し複数の半導体装置10を
形成する。
【0044】従って、本発明の製造方法によれば、前記
した具体例1と同様な効果に加え、ポスト12の下端2
1は、半導体装置10の製造工程中、常に半田板24の
一方の面に接していることから、ポスト12の下端21
の酸化を防ぐことができる。また、ポスト12の下端2
1と半田層25との接合を向上させることができる。更
に、ポスト12および緩衝層14から半田板24が分離
するとき、ポスト12の下端21に接続端子としての半
田層25が自動的に形成されることから、接続端子を形
成する工程を省くことができ製造時間を短縮することが
できる。
【0045】本発明の他の半導体装置10を、図20お
よび図21に示す。図20および図21は、半導体装置
10に複数の半導体ペレット17が封止された断面図が
示されている。
【0046】図20に示される半導体装置10は、図1
1に示した半導体装置10の効果に加えて、複数の半導
体ペレット17に対してのワイヤボンディング処理およ
び複数の半導体ペレット17を樹脂封止する処理を一括
的に行うだけで形成することができることから、低コス
トでもって集積回路の規模を拡大することができる。更
に、本発明の半導体装置10は、半導体ペレット17を
個々にパッケージしたサイズよりも、パッケージサイズ
が小さいことから、被装着装置に対する装着面積を低減
することができる。
【0047】図20には互いに重なり合うことなく複数
の半導体ペレット17を配置した後、樹脂封止した半導
体装置10を示した。これに代えて図21は、複数の半
導体ペレット17を寸法の大きい半導体ペレット17か
ら順に積層し、積層した複数の半導体ペレット17を樹
脂封止する半導体装置10を示す。
【0048】図21に示す半導体装置10は、図12に
示した半導体装置10の効果に加えて、半導体ペレット
間の接続に用いるワイヤ18の長さが短いことから、ワ
イヤ18の長さによる動作遅延を低減することができ、
各半導体ペレット17を高周波数で動作させることがで
きる。
【0049】本具体例においては、ポストの形状は円柱
であるが、この円柱に限ることなく立方体などの形状で
もよい。またポストの横断面の形状は円形であるが、こ
の円形に限ることなく、半導体装置10が装着される被
装着装置の装着面の形状に合わせて、ポストの断面形状
を適宜変更してもよい。本具体例においては、金を主成
分とするメッキ層15を形成したが、この金に代えて、
銀などの電気的損失の低い金属を用いてメッキ層15を
形成することができる。
【0050】具体例1に用いた板部材11は、銅を主成
分とする合金であったが、これに代えて、金を主成分と
する合金または鉄アロイと称される合金を用いてもよ
い。具体例2では、半田を主成分とする板部材と、銅を
主成分とするポストとを用いた例を示したが、これに限
ることは無く、導電性を有しかつポストを形成する部材
の溶融温度より板部材の溶融温度が低い部材であればよ
い。例えば金を主成分とするポストと、半田を主成分と
する板部材とを用いてもよい。
【0051】
【発明の効果】本発明に係る製造方法では、前記したよ
うに導電性の板部材の一方の面に、接続端子のための導
電性の複数のポストを設け、該ポストが設けられた板部
材の一方の面に、半導体装置が装着される被装着装置の
熱伸縮に応じて伸縮する緩衝層を前記ポストの上端が突
出する状態で形成し、前記ポストの上端の所定の位置に
複数の電極を有する半導体ペレットを配置して固定した
後、半導体ペレットの各電極と該電極に対応するポスト
とをワイヤで接続し、更にワイヤを接続した後、前記緩
衝層上に樹脂部を形成し、前記緩衝層および前記ポスト
から板部材を取り除き、緩衝層の底面側でポスト下端に
接続端子を形成する。
【0052】従って、本発明によれば、ポストが樹脂封
止圧で変形されないことから、ポスト上端に接続される
ワイヤ同士がポストの変形で接触する恐れを防ぐことが
できる。また、本発明によれば、ポストから板部材を分
けることにより、各ポストを電気的に分離することがで
きることから、切削加工の必要が無く、従って、切削加
工で生じたワイヤの断線が発生せず、かつ作業時間を短
縮することができる。また、本発明によれば、ポストの
下端に酸化膜が形成されることが無い、従ってポストか
ら接続端子が剥離する恐れがない。
【0053】更に、本発明によれば、被装着装置と同調
して熱伸縮する緩衝層を設けることにより、ポスト下端
の接続面又は被装着装置の装着面から半田ボールが剥離
することもない。
【図面の簡単な説明】
【図1】図1(a)は板部材の一方の面に形成されたポ
ストを示す平面図であり、図1(b)はその断面であ
る。
【図2】図2(a)はポストが設けられた板部材の一方
の面に形成された緩衝層を示す平面図であり、図2
(b)はその断面図である。
【図3】洗浄液により洗浄されるポストおよび緩衝層を
示す断面図である。
【図4】ポスト上端にメッキ層が形成された断面図およ
び緩衝層に含まれるガラス繊維を示す断面図である。
【図5】図5(a)はポスト上端の所定の位置に配置さ
れて固定された半導体ペレットを示す平面図であり、図
5(b)はその断面図である。
【図6】半導体ペレットの電極と、該電極に対応するポ
ストの上端とを接続するワイヤが示された断面図であ
る。
【図7】金型を用いた樹脂封止を示す断面図である。
【図8】砥石により緩衝層およびポストから板部材が分
離された半導体装置を示す断面図である。
【図9】緩衝層の底面で露出するポストに半田ボールが
設けられた半導体装置を示す断面図である。
【図10】外周歯により分離される各半導体装置を示す
断面図である。
【図11】具体例1により形成された半導体装置を示す
断面図である。
【図12】半導体ペレットが配置されるポストが低く形
成された半導体装置を示す断面図である。
【図13】半導体ペレットから離れるに従って、高くポ
ストが形成された半導体装置を示す断面図である。
【図14】具体例2において、半田板の一方の面上のポ
ストおよび緩衝層を示す断面図である。
【図15】具体例2において、ポスト上端の所定の位置
に配置されて固定された半導体ペレットを示す平面図で
ある。
【図16】具体例2において、半導体ペレットの電極
と、該電極に対応するポストの上端とを接続するワイヤ
が示された断面図である。
【図17】具体例2において、金型を用いた樹脂封止を
示す断面図である。
【図18】具体例2において、緩衝層およびポストから
溶融した板部材が分離され、該分離により緩衝層の底面
で露出するポストの下端に半田層が形成された半導体装
置を示す断面図である。
【図19】具体例2において、外周歯により分離される
各半導体装置を示す断面図である。
【図20】複数の半導体ペレットが互いに重なり合うこ
となく所定の位置に配置され樹脂封止された半導体装置
を示す断面図である。
【図21】積層された複数の半導体ペレットが所定の位
置に配置され樹脂封止された半導体装置を示す断面図で
ある。
【符号の説明】
10 半導体装置 11 板部材 12 ポスト 13 ポストの高さ寸法 14 緩衝層 15 メッキ層 16 電極 17 半導体ペレット 18 ワイヤ 19 金型 20 樹脂部 21 ポストの下端(接合面) 22 砥石 23 半田ボール 24 半田板 25 半田層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/12,23/31

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項1】集積回路が組み込まれかつ該集積回路の入
    出力を行うための複数の電極を有する半導体ペレット
    と、前記各電極に電気的に接続されて被装着装置に固定
    される複数の接続端子とを備え、前記半導体ペレットが
    樹脂封止される半導体装置の製造方法であって、 板部材の一方の面に、複数の導電性のポストを設けるこ
    と、 前記板部材の一方の面に、前記被装着装置の熱伸縮に応
    じて伸縮して、前記ポストを保持する緩衝層を形成する
    こと、 前記緩衝層から突出するポストの先端に、半導体ペレッ
    トを配置し、かつ前記各電極と該電極に対応する前記各
    ポストの先端とをワイヤで電気的に接続すること、 前記複数のポストと前記ワイヤならびに半導体ペレット
    を樹脂封止すべく、前記緩衝層上に樹脂部を形成するこ
    と、 前記板部材を取り除き、前記各ポストの他端に前記接続
    端子を設けることを特徴とする半導体装置の製造方法。
  2. 【請求項2】前記板部材は、導電性であることを特徴と
    する請求項1記載の半導体装置の製造方法。
  3. 【請求項3】前記半導体ペレットが配置されるポスト
    は、その他のポストより低く形成されることを特徴とす
    る請求項1記載の半導体装置の製造方法。
  4. 【請求項4】前記ポストは、前記半導体ペレットから離
    れるに従って、前記ワイヤの直径以上の差を有して高く
    形成されることを特徴とする請求項1記載の半導体装置
    の製造方法。
  5. 【請求項5】前記板部材は、該板部材の他方の面から前
    記緩衝層および前記ポストに達するまで研磨されること
    により、取り除かれることを特徴とする請求項1記載の
    半導体装置の製造方法。
  6. 【請求項6】前記板部材は、前記ポストより低い温度で
    溶融する材料から成り、その溶融により、前記ポストか
    ら取り除かれることを特徴とする請求項1記載の半導体
    装置の製造方法。
  7. 【請求項7】前記半導体装置は、樹脂部により複数の半
    導体ペレットを封止することを特徴とする請求項1記載
    の半導体装置の製造方法。
  8. 【請求項8】前記複数の半導体ペレットは、順に積層さ
    れ、積層された複数のペレットが前記ポスト上端の所定
    の位置に配置されることを特徴とする請求項7記載の半
    導体装置の製造方法。
  9. 【請求項9】集積回路が組み込まれかつ該集積回路の入
    出力を行うための複数の電極を有する半導体ペレット
    と、前記各電極に電気的に接続されて被装着装置に固定
    される複数の接続端子とを備え、前記半導体ペレットが
    樹脂封止される半導体装置であって、前記各電極とワイ
    ヤを介して一端側が接続され、他端に前記接続端子が設
    けられる導電性の複数のポストと、前記ポストの一端側
    と前記半導体ペレットおよび前記ワイヤを一体的に封止
    する樹脂部との底面で、前記複数のポストを保持して前
    記被装着装置の熱伸縮に応じて伸縮する緩衝層と、を備
    えることを特徴とする半導体装置。
  10. 【請求項10】前記半導体ペレットを支持するための
    ポストを備え、該支持ポストは前記ポストより低く形
    成されることを特徴とする請求項9記載の半導体装置。
  11. 【請求項11】前記ポストは、前記半導体ペレットから
    離れるに従って、前記ワイヤの直径以上の差を有して高
    く形成されることを特徴とする請求項9記載の半導体装
    置。
  12. 【請求項12】前記半導体装置は、樹脂部により複数の
    半導体ペレットを封止することを特徴とする請求項9記
    載の半導体装置。
  13. 【請求項13】前記半導体ペレットを支持するための支
    持ポストを備えており、前記半導体ペレットに少なくと
    も1つの他の半導体ペレットが積層されていることを特
    徴とする請求項9記載に半導体装置。
JP2002180846A 2002-06-21 2002-06-21 半導体装置およびその製造方法 Expired - Lifetime JP3536105B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2002180846A JP3536105B2 (ja) 2002-06-21 2002-06-21 半導体装置およびその製造方法
US10/345,226 US6706558B2 (en) 2002-06-21 2003-01-16 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002180846A JP3536105B2 (ja) 2002-06-21 2002-06-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2004031388A JP2004031388A (ja) 2004-01-29
JP3536105B2 true JP3536105B2 (ja) 2004-06-07

Family

ID=29728272

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002180846A Expired - Lifetime JP3536105B2 (ja) 2002-06-21 2002-06-21 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6706558B2 (ja)
JP (1) JP3536105B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068757A1 (en) * 2003-09-30 2005-03-31 Saikumar Jayaraman Stress compensation layer systems for improved second level solder joint reliability
US7846775B1 (en) * 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
TWI462192B (zh) * 2007-06-06 2014-11-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US7807498B2 (en) * 2007-07-31 2010-10-05 Seiko Epson Corporation Substrate, substrate fabrication, semiconductor device, and semiconductor device fabrication
JP2009302095A (ja) * 2008-06-10 2009-12-24 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US7955942B2 (en) * 2009-05-18 2011-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming a 3D inductor from prefabricated pillar frame

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
JPH11121646A (ja) * 1997-10-14 1999-04-30 Hitachi Cable Ltd 半導体パッケ−ジおよびその製造方法
JP2000022044A (ja) * 1998-07-02 2000-01-21 Mitsubishi Electric Corp 半導体装置とその製造方法
US6365976B1 (en) 1999-02-25 2002-04-02 Texas Instruments Incorporated Integrated circuit device with depressions for receiving solder balls and method of fabrication
KR20000071375A (ko) 1999-02-25 2000-11-25 윌리엄 비. 켐플러 땜납 볼을 모방한 융기를 갖는 집적 회로 소자 및 그 제조방법
KR100960739B1 (ko) 1999-02-26 2010-06-01 텍사스 인스트루먼츠 인코포레이티드 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법
JP3780122B2 (ja) * 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
US6261864B1 (en) * 2000-01-28 2001-07-17 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
JP2003037345A (ja) * 2001-07-25 2003-02-07 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP3766312B2 (ja) * 2001-10-26 2006-04-12 株式会社日立製作所 半導体装置及びその製造方法
JP2003229514A (ja) * 2002-01-31 2003-08-15 Hitachi Metals Ltd 積層体および樹脂封止パッケージの製造方法

Also Published As

Publication number Publication date
JP2004031388A (ja) 2004-01-29
US6706558B2 (en) 2004-03-16
US20030235940A1 (en) 2003-12-25

Similar Documents

Publication Publication Date Title
US5869905A (en) Molded packaging for semiconductor device and method of manufacturing the same
TWI323931B (en) Taped lead frames and methods of making and using the same in semiconductor packaging
KR100859624B1 (ko) 반도체 장치의 제조 방법
JP2008160148A (ja) 電子パッケージの形成方法
WO2001015223A1 (fr) Dispositif semi-conducteur et son procede de fabrication
KR20050118665A (ko) 부분적으로 미리 패터닝된 리드 프레임을 갖는 반도체패키징 및 그 리드 프레임을 제조하는 방법
JPH10313082A (ja) 半導体装置とその製造方法
US6054772A (en) Chip sized package
JP2002110718A (ja) 半導体装置の製造方法
JPH0870081A (ja) Icパッケージおよびその製造方法
JP3756689B2 (ja) 半導体装置及びその製造方法
JP3536105B2 (ja) 半導体装置およびその製造方法
JP3660854B2 (ja) 半導体装置の製造方法
JPS6151933A (ja) 半導体装置の製法
JP3430976B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
KR101132529B1 (ko) 회로 장치 및 그 제조 방법
JPH09330992A (ja) 半導体装置実装体とその製造方法
JP3847432B2 (ja) 樹脂封止半導体装置及びその製造方法
JP3959898B2 (ja) 樹脂封止型半導体装置の製造方法
JPH06342816A (ja) 半導体装置及びその製造方法並びにそれらに用いるリードフレーム
JP4362902B2 (ja) 樹脂封止型半導体装置の製造方法
KR100209682B1 (ko) 반도체 패키지 제조방법
JP4162303B2 (ja) 半導体装置の製造方法
KR100348862B1 (ko) 반도체 패키지 제조방법
JP4569048B2 (ja) 面実装型半導体パッケージおよびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040223

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080326

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090326

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090326

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100326

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100326

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110326

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110326

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120326

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120326

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130326

Year of fee payment: 9