JP3535376B2 - Microwave integrated circuit device - Google Patents

Microwave integrated circuit device

Info

Publication number
JP3535376B2
JP3535376B2 JP06165198A JP6165198A JP3535376B2 JP 3535376 B2 JP3535376 B2 JP 3535376B2 JP 06165198 A JP06165198 A JP 06165198A JP 6165198 A JP6165198 A JP 6165198A JP 3535376 B2 JP3535376 B2 JP 3535376B2
Authority
JP
Japan
Prior art keywords
circuit
pad
chip
line
mmic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP06165198A
Other languages
Japanese (ja)
Other versions
JPH10321804A (en
Inventor
亨 杉山
保彦 栗山
裕美 渕田
直子 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP06165198A priority Critical patent/JP3535376B2/en
Publication of JPH10321804A publication Critical patent/JPH10321804A/en
Application granted granted Critical
Publication of JP3535376B2 publication Critical patent/JP3535376B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Waveguides (AREA)
  • Microwave Amplifiers (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ミリ波、マイクロ
波等の超高周波帯信号を搬送波として使用するマイクロ
波集積回路素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microwave integrated circuit device which uses an ultra high frequency band signal such as a millimeter wave or microwave as a carrier.

【０００２】[0002]

【従来の技術】近年、通信用周波数資源が枯渇している
ため、ミリ波（３０ＧＨｚ以上）のような超高周波を使
用する要求が高まっている。この際、重要なことはこれ
らの超高周波信号処理モジュールをいかに小型化する
か、いかに製造コストを安価にできるかという点であ
る。2. Description of the Related Art In recent years, the frequency resources for communication have been exhausted, and there is an increasing demand for using ultra-high frequencies such as millimeter waves (30 GHz or more). At this time, what is important is how to miniaturize these ultra high frequency signal processing modules and how to reduce the manufacturing cost.

【０００３】多くの場合、モジュールを小型化するた
め、同一半導体チップ上にＨＥＭＴ（High Electron Mo
bility Transistor）等の能動素子やキャパシタ、抵抗
等を含む集中定数回路や分布定数回路等（図示省略）を
集積化したＭＭＩＣ（Monolithic Microwave Integrate
d Circuit ）チップが用いられる。In many cases, in order to miniaturize the module, HEMT (High Electron Mo
MMIC (Monolithic Microwave Integrate) that integrates lumped-constant circuits and distributed-constant circuits (not shown) including active elements such as bility transistors and capacitors, resistors, etc.
d Circuit) chips are used.

【０００４】通常、小型のＭＭＩＣチップでは、マイク
ロストリップ線路構造で分布定数回路が構成されてい
る。マイクロストリップ線路構造とは、面状のＧＮＤ線
（接地導体）と面状もしくは帯状の信号線とを誘電体層
を介して対向させた構造をいう。Usually, in a small MMIC chip, a distributed constant circuit is constructed by a microstrip line structure. The microstrip line structure is a structure in which a planar GND line (ground conductor) and a planar or strip signal line are opposed to each other with a dielectric layer in between.

【０００５】従来は、誘電体層としてＭＭＩＣチップの
母体基板であるガリウム砒素（ＧａＡｓ）基板そのもの
を用い、ＧａＡｓ基板裏面にＧＮＤ線を形成し、基板表
面に信号線を形成する構成を採用する方法が主流であっ
た。しかし、この構成を得るためには、通常６５０μｍ
程度の厚みを有するＧａＡｓ基板を５０μｍ程度まで研
磨する必要があり、基板の強度に問題が生じていた。ま
た、基板裏面に形成されたＧＮＤ線と基板表面に形成さ
れた回路とを電気的に接続するためにはＧａＡｓ基板に
ビアホールを形成する工程が必要であるが、基板の厚み
が５０μｍもあるため容易な工程ではなかった。Conventionally, a method is adopted in which a gallium arsenide (GaAs) substrate itself which is a base substrate of an MMIC chip is used as a dielectric layer, a GND line is formed on the back surface of the GaAs substrate, and a signal line is formed on the front surface of the substrate. Was the mainstream. However, to obtain this structure, it is usually 650 μm.
It is necessary to polish a GaAs substrate having a thickness of about 50 μm, which causes a problem in the strength of the substrate. Further, in order to electrically connect the GND line formed on the back surface of the substrate and the circuit formed on the front surface of the substrate, it is necessary to form a via hole in the GaAs substrate, but the thickness of the substrate is as large as 50 μm. It was not an easy process.

【０００６】そこで、最近ではマイクロストリップ線路
をＧａＡｓ基板上に形成した薄膜で構成する構造が提案
されている。この構造では、ＧａＡｓ基板を研磨した
り、基板にビアホールを形成する必要がないため、製造
工程が上述した方法より容易となる。Therefore, recently, a structure has been proposed in which the microstrip line is composed of a thin film formed on a GaAs substrate. With this structure, since it is not necessary to polish the GaAs substrate or form a via hole in the substrate, the manufacturing process is easier than the method described above.

【０００７】図１６は、この薄膜型のマイクロストリッ
プ線路構造を有するＭＭＩＣチップの一部断面図であ
る。同図に示すように、ＧａＡｓ基板５１０主表面上
に、ＨＥＭＴ等の能動素子や、集中定数回路とともに、
ＧＮＤ線５２０が形成されている。なお、同図面中、便
宜的にＨＥＭＴについてはＴ型ゲート５３０のみを示し
ており、集中定数回路は図示を省略している。FIG. 16 is a partial cross-sectional view of an MMIC chip having this thin film type microstrip line structure. As shown in the figure, on the main surface of the GaAs substrate 510, along with active elements such as HEMTs and lumped constant circuits,
The GND line 520 is formed. In the figure, for convenience, only the T-shaped gate 530 is shown for the HEMT, and the lumped constant circuit is not shown.

【０００８】ＧａＡｓ基板５１０上には、樹脂材料によ
る誘電体層５４０が形成されており、この誘電体層５４
０の表面上に信号線５５０が形成されている。このＧＮ
Ｄ線５２０、誘電体層５４０および信号線５５０でマイ
クロストリップ線路構造が構成されている。A dielectric layer 540 made of a resin material is formed on the GaAs substrate 510, and the dielectric layer 54 is formed.
A signal line 550 is formed on the surface of 0. This GN
The D line 520, the dielectric layer 540, and the signal line 550 form a microstrip line structure.

【０００９】[0009]

【発明が解決しようとする課題】マイクロストリップ線
路の特性インピーダンスは、誘電体層の誘電率、厚みお
よび線路を構成する信号線幅によって決まる。例えば、
図１６に示す薄膜型のマイクロストリップ線路構造にお
いて、誘電体材料としてポリイミド等の樹脂を用いた場
合は、一般的に用いられる５０Ωの特性インピーダンス
を得るためには、誘電体層５４０の膜厚を１０μｍ以上
にしなければ、信号線の幅が狭すぎて損失が大きくなっ
てしまう。The characteristic impedance of the microstrip line depends on the dielectric constant and thickness of the dielectric layer and the width of the signal line forming the line. For example,
In the thin film type microstrip line structure shown in FIG. 16, when a resin such as polyimide is used as the dielectric material, in order to obtain the commonly used characteristic impedance of 50Ω, the thickness of the dielectric layer 540 is set to If the thickness is not 10 μm or more, the width of the signal line is too narrow and the loss becomes large.

【００１０】図１６に示す構造においても、基板表面上
に形成された集中定数回路と誘電体層５４０上に形成さ
れる信号線５５０とを電気的に接続するため、誘電体層
５４０にはビアホール５４５を形成する必要がある。In the structure shown in FIG. 16 as well, a via hole is formed in the dielectric layer 540 in order to electrically connect the lumped constant circuit formed on the surface of the substrate and the signal line 550 formed on the dielectric layer 540. 545 needs to be formed.

【００１１】しかし、同図にも示すように１０μｍ以上
の厚い誘電体層５４０にビアホールを形成する場合、ビ
アホールの径は必然的に大きくならざるを得ない。ビア
ホールが形成される領域には、通常分布定数回路や集中
定数回路は形成されないため、その分チップ面積を広げ
る必要が生じる。このように、誘電体層５４０に形成さ
れたビアホールの存在は、ＭＭＩＣチップの小型化を図
ろうとする上で障害となりうる。However, as shown in the figure, when a via hole is formed in the thick dielectric layer 540 having a thickness of 10 μm or more, the diameter of the via hole is inevitably large. Since a distributed constant circuit and a lumped constant circuit are not usually formed in the region where the via hole is formed, it is necessary to increase the chip area accordingly. As described above, the presence of the via hole formed in the dielectric layer 540 may be an obstacle to the miniaturization of the MMIC chip.

【００１２】図１７（ａ）は、上述するような薄膜型マ
イクロストリップ構造を有するＭＭＩＣチップの一般的
な平面上のＩ／Ｏパッドのレイアウトを示す。同図に示
すように、ＧａＡｓ基板５１０中央の主表面領域にはＨ
ＥＭＴ等の能動素子を含む集中定数回路、および上記マ
イクロストリップ線路で構成される分布定数回路等が形
成される薄膜回路形成部となる。この領域は、丁度マイ
クロストリップ線路を構成する誘電体層５６０の形成領
域と一致する。また、その外周囲には、複数のＩ／Ｏパ
ッド６００、６１０が形成される。FIG. 17A shows a layout of I / O pads on a general plane of an MMIC chip having a thin film type microstrip structure as described above. As shown in the figure, H is formed in the main surface region in the center of the GaAs substrate 510.
A thin-film circuit forming unit is formed in which a lumped constant circuit including active elements such as EMT and a distributed constant circuit including the microstrip line are formed. This region exactly coincides with the formation region of the dielectric layer 560 forming the microstrip line. A plurality of I / O pads 600 and 610 are formed around the outer periphery thereof.

【００１３】同図中外側の破線で囲む領域５４０Ｒは、
ＧａＡｓ基板上に形成された面状のＧＮＤ線の形成領域
を示す。Ｉ／Ｏパッド６００はＧＮＤ線に電気的に接続
されており、Ｉ／Ｏパッド６１０は信号線に電気的に接
続されている。同図中内側に示す破線で囲む領域５６０
Ｒは、マイクロストリップ線路を構成する誘電体層５６
０の形成領域を示す。A region 540R surrounded by a broken line on the outer side of FIG.
The formation area of the planar GND line formed on the GaAs substrate is shown. The I / O pad 600 is electrically connected to the GND line, and the I / O pad 610 is electrically connected to the signal line. A region 560 surrounded by a broken line shown on the inner side of FIG.
R is a dielectric layer 56 forming a microstrip line.
The formation region of 0 is shown.

【００１４】図１７（ｂ）は、図１７（ａ）に示す破断
線Ａ−Ａ’における断面を示す。図１７（ｃ）は、図１
７（ｂ）に示すチップ端縁部の等価回路である。FIG. 17 (b) shows a cross section taken along the line AA 'shown in FIG. 17 (a). FIG. 17C shows FIG.
7B is an equivalent circuit of the edge portion of the chip shown in FIG.

【００１５】図１７（ｂ）に示すように、ＭＭＩＣチッ
プの端部には、例えば図１７（ｃ）に示すように、分布
定数ＬＩＮＥ、抵抗Ｒ、キャパシタＣとが直列に接続さ
れ、キャパシタＣの一方の電極が接地される回路が、薄
膜パターンで形成されている。As shown in FIG. 17B, a distributed constant LINE, a resistor R, and a capacitor C are connected in series at the end of the MMIC chip, for example, as shown in FIG. A circuit in which one of the electrodes is grounded is formed in a thin film pattern.

【００１６】薄膜回路形成部内の最も外側に配置される
キャパシタＣの下部電極の延長部は、Ｉ／Ｏパッドの下
層電極となっている。Ｉ／Ｏパッドの下層電極上には上
層電極が積層されており、上層電極の表面は、ワイヤボ
ンディングを行うため露出されている。The extension of the lower electrode of the capacitor C arranged on the outermost side in the thin film circuit forming portion serves as the lower layer electrode of the I / O pad. An upper electrode is laminated on the lower electrode of the I / O pad, and the surface of the upper electrode is exposed for wire bonding.

【００１７】チップとそのチップが実装されるパッケー
ジとの電気的な接続は、通常ワイヤボンディング法を用
いて行われる。この場合、Ｉ／Ｏパッドはボンディング
パッドとなる。これらのＩ／Ｏパッドが、チップ上の最
も外側の枠状領域に配置されるのは、ワイヤボンディン
グの作業性が考慮されるからである。また、各パッド
は、ボンディングワイヤ径に対し十分大きな面積を得る
ため、一般的に約５０μｍ〜７０μｍ□程度の広さを必
要とする。ＭＭＩＣチップ上でのＩ／Ｏパッドの占有面
積はトランジスタ等の部品と比較しかなり大きいもので
あり、チップの小型化を図る上で、問題となりうる。The electrical connection between the chip and the package in which the chip is mounted is usually performed by the wire bonding method. In this case, the I / O pad becomes a bonding pad. These I / O pads are arranged in the outermost frame-shaped region on the chip because workability of wire bonding is taken into consideration. In addition, each pad generally needs to have a width of about 50 μm to 70 μm □ in order to obtain a sufficiently large area with respect to the diameter of the bonding wire. The occupying area of the I / O pad on the MMIC chip is considerably larger than that of components such as transistors, which may cause a problem in downsizing the chip.

【００１８】上述する課題に鑑み、本発明の第１の目的
は、チップサイズの小型化に寄与しうる薄膜回路形成部
と、該回路形成部周囲の新たな構造を有するマイクロ波
集積回路素子を提供することである。In view of the above-mentioned problems, the first object of the present invention is to provide a microwave integrated circuit device having a thin film circuit forming portion which can contribute to downsizing of a chip size and a new structure around the circuit forming portion. Is to provide.

【００１９】Ｉ／Ｏパッドと関係し、ＭＭＩＣモジュー
ルを実用化する上では、次のような別の問題も発生す
る。In connection with the I / O pad, the following other problems occur in putting the MMIC module into practical use.

【００２０】通常、チップをパッケージに固定し、ボン
ディングワイヤで電気的接続を行う前に、各ＭＭＩＣチ
ップの特性をチェックするために、ネットワークアナラ
イザを用いた周波数特性の測定が行われる。Generally, before the chip is fixed to the package and the electrical connection is made with the bonding wire, the frequency characteristic is measured using a network analyzer in order to check the characteristic of each MMIC chip.

【００２１】図１８（ａ）は、この測定の様子を示す平
面図である。同図に示すように、測定に際しては、ネッ
トワークアナライザに接続されたプローブヘッド６００
をチップ上に設けられた測定用のＩ／Ｏパッドに直接接
触させる必要がある。通常、プローブヘッドとしては信
号線Ｓの両脇にグランドＧがある３端子のタイプを使用
し、まず、各端子を各々のパッドの端部にあて、さらに
中心部にすべらせるように移動させ、そこで測定を行
う。使用するプローブヘッドとしては、測定時の寄生成
分を少なく抑えるため、３端子先端のピッチが比較的小
さいサイズのものが選択される。特に、ＭＭＩＣのよう
に、高周波信号が使用されるものに対する測定では、よ
りピッチを狭くする必要がある。FIG. 18A is a plan view showing the state of this measurement. As shown in the figure, at the time of measurement, the probe head 600 connected to the network analyzer
Must be directly contacted with the measurement I / O pad provided on the chip. Usually, as the probe head, a three-terminal type in which the ground G is provided on both sides of the signal line S is used. First, each terminal is moved to the end of each pad so that it slides to the center, Therefore, the measurement is performed. As the probe head to be used, in order to suppress the parasitic component at the time of measurement to be small, a probe head with a relatively small pitch of the three terminals is selected. In particular, the pitch needs to be narrower in the measurement for a device using a high frequency signal such as MMIC.

【００２２】しかし、上述するように測定用パッドの面
積は、５０μｍ□〜７０μｍ□の大きさが必要であり、
プローブヘッドのピッチに比較しその面積は大きい。プ
ローブヘッドに対する測定用パッドの面積が大きいと、
プローブを当てる位置を特定しにくいため測定毎にプロ
ーブヘッドの測定位置がばらつきやすくなる。測定位置
のばらつきは測定結果のばらつきに反映される。特に、
測定周波数がＭＭＩＣの使用周波数のように数十ＧＨｚ
以上の高周波帯域になると、わずかな測定位置のずれが
測定結果に大きく反映し、測定値の再現性が顕著に悪化
する。However, as described above, the area of the measurement pad must be 50 μm □ to 70 μm □,
The area is large compared to the pitch of the probe head. If the area of the measurement pad for the probe head is large,
Since it is difficult to specify the position to which the probe is applied, the measurement position of the probe head tends to vary from measurement to measurement. The variation in the measurement position is reflected in the variation in the measurement result. In particular,
The measurement frequency is several tens of GHz like the frequency used by MMIC.
In the above high frequency band, a slight deviation of the measurement position is largely reflected in the measurement result, and the reproducibility of the measurement value is significantly deteriorated.

【００２３】自動的に接触点の位置決めを行う場合は、
そのばらつきはある程度くい止められるが、開発段階は
もとより、生産段階においても手動での測定を必要とす
るケースは少なくない。手動での測定では、上述のよう
な測定毎の接触点の位置ずれは大きな問題となる。When the contact point is automatically positioned,
Although the variation can be suppressed to some extent, there are many cases where manual measurement is required not only in the development stage but also in the production stage. In the manual measurement, the displacement of the contact point for each measurement as described above becomes a big problem.

【００２４】図１９は、従来のＩ／Ｏパッドパターンを
有するＭＭＩＣの高周波特性を上述の方法で測定した結
果の一例を示す。７０μｍ□の測定用Ｉ／Ｏパッドの２
カ所をプローブヘッドの接触位置とし、各接触位置に基
づく異なる測定位置での通過特性（Ｍ１，Ｍ２）と位相
特性（Ｍ１’、Ｍ２’）を示した。周波数が６０ＧＨｚ
のとき位相ずれが約１５度あり、通過特性のバラツキ
は、最大、絶対量の３倍以上にも及ぶことがわかる。こ
のような測定結果の差は、ＭＭＩＣの特性評価における
信頼性の低下にも関わってくる。FIG. 19 shows an example of the result of measuring the high frequency characteristics of the MMIC having the conventional I / O pad pattern by the above method. Two 70 μm □ measurement I / O pads
The contact position of the probe head was set at the position, and the pass characteristic (M1, M2) and the phase characteristic (M1 ', M2') at different measurement positions based on each contact position were shown. Frequency is 60 GHz
It can be seen that there is a phase shift of about 15 degrees, and the variation in the pass characteristic reaches the maximum, which is more than three times the absolute amount. Such a difference in the measurement results also relates to a decrease in reliability in the MMIC characteristic evaluation.

【００２５】上述する課題に鑑み、本発明の第２の目的
は、上述の問題を考慮してなされたもので、信頼性の高
い半導体装置を提供することである。In view of the above problems, a second object of the present invention is to provide a highly reliable semiconductor device which has been made in consideration of the above problems.

【００２６】[0026]

【課題を解決するための手段】本発明のマイクロ波集積
回路素子の第１の特徴は、半導体基板と、前記半導体基
板表面に形成された第１回路と、前記第１回路上に形成
された第１絶縁体層と、前記第１絶縁体層上に形成さ
れ、前記第１絶縁体層を介して、前記第１回路の少なく
とも一部に重複するように形成された第２回路とを有
し、前記第１回路が、集中定数回路を有し、前記第２回
路が、前記第１絶縁体層上に形成された第１導電体、前
記第１導電体上に形成された第２絶縁体層および前記第
２絶縁体層上に形成された第２導電体とで構成される分
布定数回路を有することである。A first feature of the microwave integrated circuit device of the present invention is that a semiconductor substrate, a first circuit formed on the surface of the semiconductor substrate, and a first circuit formed on the first circuit are provided. A first insulating layer; and a second circuit formed on the first insulating layer and overlapping at least a part of the first circuit with the first insulating layer interposed. Then, the first circuit has a lumped constant circuit, and the second circuit has a first conductor formed on the first insulator layer and a second insulation formed on the first conductor. A distributed constant circuit having a body layer and a second conductor formed on the second insulator layer.

【００２７】上記第１の特徴によれば、分布定数回路と
他の集中定数回路等を三次元的に形成できるため、チッ
プ面積の縮小化を図ることができる。また、微細加工が
必要となる集中定数回路を含む第１回路を半導体基板表
面に形成し、第１回路と比較し微細加工の必要性が少な
い第２回路を前記絶縁体層上に形成しているため、プロ
セス上の負担が少ない。さらに第１絶縁体層と第２絶縁
体層とを樹脂材料で構成すれば、より簡易なプロセスで
形成することができる。According to the first feature described above, the distributed constant circuit and other lumped constant circuits can be three-dimensionally formed, so that the chip area can be reduced. In addition, a first circuit including a lumped constant circuit that requires fine processing is formed on the surface of the semiconductor substrate, and a second circuit that requires less fine processing than the first circuit is formed on the insulator layer. Therefore, the burden on the process is small. Furthermore, if the first insulator layer and the second insulator layer are made of a resin material, they can be formed by a simpler process.

【００２８】本発明のマイクロ波集積回路素子の第２の
特徴は、前記第２導電体が、複数本の帯状線路で構成さ
れ、前記第２絶縁体層が、前記第２導電体と前記第１回
路との電気的な接続をとるために１または複数のビアホ
ールを有し、前記第２絶縁体層に形成された単一のビア
ホールで、少なくとも２本以上の前記帯状線路と前記第
１回路との電気的な接続が行われることである。A second feature of the microwave integrated circuit element of the present invention is that the second conductor is composed of a plurality of strip lines, and the second insulator layer is the second conductor and the second conductor layer. A single via hole having one or a plurality of via holes for electrical connection with one circuit and formed in the second insulating layer, and at least two or more strip-shaped lines and the first circuit. Is to be electrically connected with.

【００２９】上記第２の特徴によれば、単一のビアホー
ルで複数の信号線の電気的接続を行うため、必要なビア
ホールの総数を大幅に減らすことができる。よって、チ
ップ面積を縮小化することが可能となる。According to the second feature, since a plurality of signal lines are electrically connected by a single via hole, the total number of required via holes can be greatly reduced. Therefore, the chip area can be reduced.

【００３０】本発明のマイクロ波集積回路素子の第３の
特徴は、前記第１回路が、一部に高速動作回路を有し、
前記第２回路が、前記第１絶縁体層を介して前記高速動
作回路を除く前記第１回路と一部重複して形成されるこ
とである。A third feature of the microwave integrated circuit device of the present invention is that the first circuit has a high-speed operation circuit in part.
The second circuit is formed so as to partially overlap the first circuit except for the high-speed operation circuit via the first insulator layer.

【００３１】このように上記第３の特徴によれば、高速
動作回路上では、第２回路を構成する第１導電体が存在
しないため、寄生容量が形成されない。よって、高速動
作回路の特性を良好に維持したまま、チップ面積の縮小
化が可能である。As described above, according to the third feature, the parasitic capacitance is not formed on the high-speed operation circuit because the first conductor forming the second circuit does not exist. Therefore, it is possible to reduce the chip area while maintaining good characteristics of the high-speed operation circuit.

【００３２】本発明のマイクロ波集積回路素子の第４の
特徴は、半導体基板と、前記半導体基板の表面中央領域
に形成された回路形成部と、前記回路と前記半導体基板
外部との電気的接続を行うためのＩ／Ｏパッドとを有す
るマイクロ波集積回路素子において、前記回路形成部の
端部が、前記Ｉ／Ｏパッドと前記回路形成部とを接続す
るための配線層と、前記配線層上に形成され、前記配線
層の外縁部よりやや内側に端面を有する絶縁体層とを有
し、前記Ｉ／Ｏパッドが、前記絶縁体層の端面領域を覆
うように形成され、前記Ｉ／Ｏパッドの外縁部が前記配
線層の外縁部と接続されていることである。A fourth characteristic of the microwave integrated circuit device of the present invention is that the semiconductor substrate, the circuit forming portion formed in the central region of the surface of the semiconductor substrate, and the electrical connection between the circuit and the outside of the semiconductor substrate. In the microwave integrated circuit element having an I / O pad for performing the above, an end portion of the circuit forming portion has a wiring layer for connecting the I / O pad and the circuit forming portion, and the wiring layer. An insulating layer formed on the insulating layer having an end face slightly inside the outer edge of the wiring layer, and the I / O pad is formed so as to cover an end face region of the insulating layer. The outer edge of the O pad is connected to the outer edge of the wiring layer.

【００３３】上記第４の特徴によれば、従来、回路形成
部の外側に形成されていたＩ／Ｏパッドを回路形成部の
端部に重複して形成しているため、チップ面積を大幅に
縮小化することが可能となる。According to the fourth feature, the I / O pad, which has been conventionally formed outside the circuit forming portion, is formed so as to overlap with the end portion of the circuit forming portion, so that the chip area is significantly increased. It is possible to reduce the size.

【００３４】さらに、前記回路形成部が、前記半導体基
板上に形成された集中定数回路と、前記半導体基板上に
形成された第１導電体、前記第１導電体上に形成された
絶縁体層、および前記絶縁体層上に形成された第２導電
体とから構成される分布定数回路とを有する場合であっ
ても上記発明は適用可能である。Further, the circuit forming portion includes a lumped constant circuit formed on the semiconductor substrate, a first conductor formed on the semiconductor substrate, and an insulator layer formed on the first conductor. And a distributed constant circuit including a second conductor formed on the insulator layer, the above invention is applicable.

【００３５】本発明のマイクロ波集積回路の第５の特徴
は、半導体基板と、前記半導体基板の中央領域に形成さ
れた回路形成部と、前記回路形成部と前記半導体基板外
部との電気的接続を行うためのＩ／Ｏパッドとを有する
マイクロ波集積回路素子において、前記回路形成部が、
前記半導体基板表面に形成された第１回路と、前記第１
回路上に形成された第１絶縁体層と、前記第１絶縁体層
上に形成され、前記第１絶縁体層を介して、前記第１回
路の少なくとも一部に重複するように形成された第２回
路とを有し、前記第１回路が、集中定数回路を有し、前
記第２回路が、前記第１絶縁体層上に形成された第１導
電体、前記第１導電体上に形成された第２絶縁体層およ
び前記第２絶縁体層上に形成された第２導電体とで構成
される分布定数回路を有し、前記回路形成部の端部が、
前記Ｉ／Ｏパッドと前記回路形成部とを接続するための
配線層と、前記配線層上に形成され、前記配線層の外縁
部よりやや内側に端面を有する前記第２絶縁体層とを有
し、前記Ｉ／Ｏパッドが、前記第２絶縁体層の端面領域
を覆うように形成され、前記Ｉ／Ｏパッドの外縁部が前
記配線層の外縁部と接続されていることである。A fifth feature of the microwave integrated circuit of the present invention is that the semiconductor substrate, the circuit forming portion formed in the central region of the semiconductor substrate, and the electrical connection between the circuit forming portion and the outside of the semiconductor substrate. A microwave integrated circuit element having an I / O pad for performing
A first circuit formed on the surface of the semiconductor substrate;
A first insulator layer formed on a circuit, and a first insulator layer formed on the first insulator layer and overlapping at least a part of the first circuit via the first insulator layer. A second circuit, the first circuit has a lumped constant circuit, and the second circuit has a first conductor formed on the first insulator layer, and a first conductor formed on the first conductor. A distributed constant circuit including a formed second insulator layer and a second conductor formed on the second insulator layer, wherein an end portion of the circuit forming portion is
A wiring layer for connecting the I / O pad and the circuit forming portion; and a second insulator layer formed on the wiring layer and having an end surface slightly inside the outer edge portion of the wiring layer. The I / O pad is formed so as to cover the end surface region of the second insulator layer, and the outer edge portion of the I / O pad is connected to the outer edge portion of the wiring layer.

【００３６】上記第５の特徴よれば、分布定数回路と他
の集中定数回路等を三次元的に形成できるとともに、従
来回路形成部の外側に形成されていたＩ／Ｏパッドを回
路形成部の端部に重複して形成しているため、チップ面
積をより大幅に縮小化することが可能となる。According to the fifth feature, the distributed constant circuit and other lumped constant circuits can be three-dimensionally formed, and the I / O pad formed on the outside of the conventional circuit forming portion can be formed in the circuit forming portion. Since it is formed so as to overlap the end portion, it is possible to further reduce the chip area.

【００３７】本発明のマイクロ波集積回路素子の第６の
特徴は、半導体基板と、前記半導体基板の中央領域に形
成された少なくとも信号線およびＧＮＤ線を有する伝送
線路を備えた回路形成部と、前記回路形成部と前記半導
体基板外部との電気的接続を行うための前記信号線用Ｉ
／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパッドとを有するマ
イクロ波集積回路素子において、前記信号線用Ｉ／Ｏパ
ッドが、該信号線用Ｉ／Ｏパッド先端部に突起パターン
よりなる一部領域を有することを特徴とする。A sixth characteristic of the microwave integrated circuit device of the present invention is a semiconductor substrate, and a circuit forming portion having a transmission line having at least a signal line and a GND line formed in a central region of the semiconductor substrate. The signal line I for electrically connecting the circuit forming portion to the outside of the semiconductor substrate
In a microwave integrated circuit element having an I / O pad and an I / O pad for the GND line, the I / O pad for the signal line is a partial region formed by a protrusion pattern at the tip of the I / O pad for the signal line It is characterized by having.

【００３８】本発明のマイクロ波集積回路素子の第７の
特徴は、半導体基板と、前記半導体基板の中央領域に形
成された少なくとも信号線およびＧＮＤ線を有する伝送
線路を備えた回路形成部と、前記回路形成部と前記半導
体基板外部との電気的接続を行うための前記信号線用Ｉ
／Ｏパッドと前記ＧＮＤ線用Ｉ／Ｏパッドとを有するマ
イクロ波集積回路素子において、前記信号線用Ｉ／Ｏパ
ッドに隣接して、該信号線用Ｉ／Ｏパッド内の一部領域
を特定できるガイドパターンを有することである。A seventh feature of the microwave integrated circuit device of the present invention is a semiconductor substrate, and a circuit forming portion having a transmission line having at least a signal line and a GND line formed in a central region of the semiconductor substrate, The signal line I for electrically connecting the circuit forming portion to the outside of the semiconductor substrate
In a microwave integrated circuit element having an I / O pad and an I / O pad for the GND line, a partial region in the I / O pad for the signal line is specified adjacent to the I / O pad for the signal line. It is possible to have a guide pattern.

【００３９】上記第６または第７の特徴によれば、当該
素子の周波数特性測定を行う際、測定装置の有するプロ
ーブ端子を接触させる領域を上記一部領域とすれば、こ
の領域を、肉眼もしくはパターン認識等で容易に特定で
きる。よって、測定ごとの測定位置のばらつきを抑制
し、再現性の良好な精度の高い測定を行うことが可能と
なる。According to the sixth or seventh feature, when the region where the probe terminal of the measuring device is brought into contact is the partial region when the frequency characteristic of the device is measured, this region is visually or visually It can be easily identified by pattern recognition. Therefore, it is possible to suppress the variation of the measurement position for each measurement and perform the measurement with good reproducibility and high accuracy.

【００４０】なお、上記第６または第７の特徴を有する
マイクロ波集積回路において、前記一部領域は、プロー
ブ端子を有する周波数特性測定装置を用いて前記マイク
ロ波集積回路素子の特性を測定する際の前記プローブ端
子の接触領域であり、前記プローブ端子の幅の２／５以
上、かつ前記プローブ端子の幅以下の長さを一辺とする
正四辺形に相当する面積を有することが好ましい。ある
いは、前記一部領域が、３０μｍ以上５０μｍ以下の長
さを一辺とする正四辺形に相当する面積を有することが
好ましい。In the microwave integrated circuit having the sixth or seventh feature, the partial area is used when the characteristics of the microwave integrated circuit element are measured by using a frequency characteristic measuring device having a probe terminal. It is preferable that the contact area of the probe terminal is equal to or more than 2/5 of the width of the probe terminal and equal to or less than the width of the probe terminal, the area corresponding to a regular quadrangle. Alternatively, it is preferable that the partial region has an area corresponding to a regular quadrangle having a length of 30 μm or more and 50 μm or less as one side.

【００４１】[0041]

【発明の実施の形態】DETAILED DESCRIPTION OF THE INVENTION

（第１の実施の形態）本発明の第１の実施の形態につい
て、図１〜図３（ｂ）を参照して説明する。(First Embodiment) A first embodiment of the present invention will be described with reference to FIGS. 1 to 3B.

【００４２】図１は、第１の実施の形態におけるＭＭＩ
Ｃチップの構造を示すチップの断面図である。FIG. 1 shows the MMI according to the first embodiment.
It is a sectional view of a chip showing the structure of a C chip.

【００４３】従来の薄膜型マイクロストリップ線路構造
を有するＭＭＩＣチップの場合と同様に、母体基板であ
るＧａＡｓ基板１０表面上には、Ｔ型ゲート２０で代表
的に示しているように、ＨＥＭＴ等の能動素子ととも
に、集中定数回路に必要な部品を含む薄膜回路が形成さ
れている。Similar to the case of the conventional MMIC chip having the thin film type microstrip line structure, HEMT or the like is typically formed on the surface of the GaAs substrate 10 which is the base substrate, as shown by a typical T type gate 20. A thin film circuit including components necessary for a lumped constant circuit is formed together with an active element.

【００４４】しかし、第１の実施の形態におけるＭＭＩ
Ｃチップの構造においては、これらの集中定数回路等が
形成されたＧａＡｓ基板表面を覆うように、約１μｍ程
度の厚みの絶縁体層８０が形成され、この絶縁体層８０
の表面上にマイクロストリップ線路を構成する面状のＧ
ＮＤ線９０が形成されている。さらに、このＧＮＤ線９
０および絶縁体層８０表面を覆うように、厚い誘電体層
１００が形成されており、その誘電体層１００の表面に
信号線１１０が形成されている。このＧＮＤ線９０、誘
電体層１００および信号線１１０が、マイクロストリッ
プ線路を構成している。However, the MMI in the first embodiment
In the structure of the C chip, an insulator layer 80 having a thickness of about 1 μm is formed so as to cover the surface of the GaAs substrate on which the lumped constant circuits and the like are formed.
Of the planar G that forms the microstrip line on the surface of the
The ND line 90 is formed. Furthermore, this GND line 9
A thick dielectric layer 100 is formed so as to cover the surface of the insulating layer 80 and the dielectric layer 100, and a signal line 110 is formed on the surface of the dielectric layer 100. The GND line 90, the dielectric layer 100, and the signal line 110 form a microstrip line.

【００４５】即ち、第１の実施の形態におけるＭＭＩＣ
チップの主な特徴は、マイクロストリップ線路が、集中
定数回路等とは異なる面上に独立して形成されているこ
とである。このように、マイクロストリップ線路と他の
集中定数回路等を三次元的に形成するため、チップ面積
の使用効率を飛躍的に上げることができ、チップ面積の
縮小化を図ることが可能である。That is, the MMIC in the first embodiment
The main feature of the chip is that the microstrip line is independently formed on a surface different from the lumped constant circuit and the like. Since the microstrip line and other lumped constant circuits are three-dimensionally formed in this manner, the efficiency of use of the chip area can be dramatically increased, and the chip area can be reduced.

【００４６】図１に示すように、本実施の形態のＭＭＩ
Ｃチップの場合も、マイクロストリップ線路を構成する
信号線１１０と基板表面上に形成する集中定数回路との
電気的な接続を行うために、誘電体層１００にビアホー
ル１０５が開けられている。誘電体層の厚みは１０μｍ
以上必要なため、ビアホール１０５の径は大きい。しか
し、マイクロストリップ線路と集中定数回路を三次元的
に独立に形成しているため、ビアホール１０５が存在し
ても、チップ面積を縮小化する効果は十分に有効であ
る。As shown in FIG. 1, the MMI of the present embodiment.
Also in the case of the C chip, a via hole 105 is opened in the dielectric layer 100 in order to electrically connect the signal line 110 forming the microstrip line and the lumped constant circuit formed on the substrate surface. The thickness of the dielectric layer is 10 μm
Since the above is necessary, the diameter of the via hole 105 is large. However, since the microstrip line and the lumped constant circuit are formed three-dimensionally independently, the effect of reducing the chip area is sufficiently effective even if the via hole 105 exists.

【００４７】以下、図２（ａ）〜図３（ｂ）を参照し
て、第１の実施の形態におけるＭＭＩＣチップの製造方
法について説明する。Hereinafter, a method of manufacturing the MMIC chip according to the first embodiment will be described with reference to FIGS. 2 (a) to 3 (b).

【００４８】まず、図２（ａ）に示すように、ＧａＡｓ
基板１０上に従来のＨＥＭＴプロセスを用いて、ＨＥＭ
Ｔを形成する。また、回路部品に必要な電極４０等を同
時に形成しておく。なお、同図中、便宜的にＨＥＭＴに
ついてはソース電極３０ａ、ドレイン電極３０ｂおよび
Ｔ型ゲート２０のみを示し、他の構成を省略している。First, as shown in FIG. 2A, GaAs
Using the conventional HEMT process on the substrate 10, the HEM
Form T. Further, the electrodes 40 and the like required for the circuit component are formed at the same time. In the figure, for convenience, only the source electrode 30a, the drain electrode 30b, and the T-type gate 20 of the HEMT are shown, and other configurations are omitted.

【００４９】次に、ＣＶＤ法等を用いて、パッシベーシ
ョン膜として、厚さ約８０ｎｍのシリコン窒化膜（Ｓｉ
Ｎ）膜５０を基板成長表面上に形成する。その後、電極
等の取り出しに必要な箇所の開口部を形成するため、通
常のフォトリソグラフィ工程を用いてシリコン窒化膜５
０をパターニングする。基板上に、スパッタ法等を用い
てＣｒ膜を形成し、パターニングを行い薄膜抵抗６０を
形成する。Next, using a CVD method or the like, a silicon nitride film (Si having a thickness of about 80 nm is formed as a passivation film.
N) Form film 50 on the substrate growth surface. After that, in order to form an opening at a position necessary for taking out the electrodes and the like, the silicon nitride film 5 is formed by using a normal photolithography process.
Pattern 0. A Cr film is formed on the substrate by a sputtering method or the like, and patterned to form a thin film resistor 60.

【００５０】図２（ｂ）に示すように、スパッタ法等を
用いて、チタン／金（Ｔｉ／Ａｕ）等の積層導電体を形
成し、パターニングを行い配線７０を形成する。先の工
程で形成したシリコン窒化膜５０の一部は、電極４０を
下部電極とし、配線７０を上部電極とするＭＩＭキャパ
シタの容量部分となる。その他、必要な集中定数回路等
を構成する部品を基板表面上に形成する。As shown in FIG. 2B, a laminated conductor of titanium / gold (Ti / Au) or the like is formed by a sputtering method or the like, and patterned to form a wiring 70. A part of the silicon nitride film 50 formed in the previous step becomes a capacitance part of the MIM capacitor having the electrode 40 as a lower electrode and the wiring 70 as an upper electrode. In addition, other components that form the necessary lumped constant circuit and the like are formed on the surface of the substrate.

【００５１】図２（ｃ）に示すように、基板成長面上に
厚さ約１μｍのベンゾシクロブテン（ＢＣＢ）等の樹脂
をスピンコートし、２５０℃の温度で硬化させ、絶縁層
８０を形成する。As shown in FIG. 2C, a resin such as benzocyclobutene (BCB) having a thickness of about 1 μm is spin-coated on the growth surface of the substrate and cured at a temperature of 250 ° C. to form an insulating layer 80. To do.

【００５２】次に、図３（ａ）〜図３（ｃ）を用いて、
後続する工程を説明する。なお、便宜上、図２（ａ）〜
図２（ｃ）と図面のスケールを変えている。Next, referring to FIGS. 3 (a) to 3 (c),
Subsequent steps will be described. Note that, for convenience, FIG.
2 (c) and the scale of the drawing are changed.

【００５３】図３（ａ）に示すように、リアクティブイ
オンエッチング（ＲＩＥ）法を用いて、必要に応じ絶縁
層８０にビアホール８５を形成する。As shown in FIG. 3A, a via hole 85 is formed in the insulating layer 80 if necessary by using a reactive ion etching (RIE) method.

【００５４】図３（ｂ）に示すように、絶縁層８０上に
スパッタリング法等を用いて、チタン、プラチナ、金
（Ｔｉ／Ｐｔ／Ａｕ）等からなるの積層導電体を形成
し、必要に応じてパターニングし、マイクロストリップ
線路を構成するＧＮＤ線９０を形成する。As shown in FIG. 3B, a laminated conductor made of titanium, platinum, gold (Ti / Pt / Au) or the like is formed on the insulating layer 80 by a sputtering method or the like, and if necessary, Accordingly, patterning is performed to form the GND line 90 that constitutes the microstrip line.

【００５５】図３（ｃ）に示すように、基板成長表面全
面に厚さ約１０μｍの感光性ベンゾシクロブテン（ＢＣ
Ｂ）をスピンコートし、誘電体層１００を形成する。感
光性ＢＣＢを用いた場合は、通常のフォトリソグラフィ
工程を必要とせず、直接、感光性ＢＣＢにマスク露光を
行い、この後現像工程を経ることでビアホール１０５を
形成する。As shown in FIG. 3C, a photosensitive benzocyclobutene (BC) having a thickness of about 10 μm is formed on the entire surface of the substrate growth surface.
B) is spin-coated to form the dielectric layer 100. When the photosensitive BCB is used, the photolithographic BCB is not directly subjected to the usual photolithography process, the photosensitive BCB is directly subjected to mask exposure, and then the development process is performed to form the via hole 105.

【００５６】この後、誘電体層１００上にメッキ等の方
法により、Ａｕからなる信号線１１０を形成し、パター
ニングすれば、図１に示した第１の実施の形態における
ＭＭＩＣチップ構造を完成することができる。After that, the signal line 110 made of Au is formed on the dielectric layer 100 by a method such as plating, and is patterned, thereby completing the MMIC chip structure in the first embodiment shown in FIG. be able to.

【００５７】上述した製造方法においては、絶縁層８０
および誘電体層１００として、ＢＣＢ樹脂を用いてい
る。薄膜型マイクロストリップ線路構造においては、誘
電体層をＳｉＯ2等の無機膜で形成する方法も採用でき
るが、これらの無機膜は、膜厚が１μｍ以上となるとス
トレスによるクラックが発生しやすい等の問題が生じ
る。しかし、上述するＢＣＢやポリイミド等の樹脂材料
で誘電体層１００を形成する場合は、クラック等の発生
が少ない上、スピンコート法を用いることで、１０μｍ
程度の厚い膜を簡易な工程で形成できる。In the manufacturing method described above, the insulating layer 80
BCB resin is used as the dielectric layer 100. In the thin film type microstrip line structure, a method of forming the dielectric layer with an inorganic film such as SiO2 can be adopted, but these inorganic films have a problem that cracks easily occur due to stress when the film thickness is 1 μm or more. Occurs. However, when the dielectric layer 100 is formed of a resin material such as BCB or polyimide described above, the occurrence of cracks and the like is small, and the spin coating method is used to obtain 10 μm.
A thick film can be formed in a simple process.

【００５８】さらに、ＢＣＢを用いた場合は、その硬化
温度が２５０℃程度と低いため、ＧａＡｓ基板上に形成
されている電子デバイス等に温度による特性劣化をもた
らす心配も極めて少ない。また、上述するように、感光
性のＢＣＢを用いた場合は、通常のエッチング工程を必
要としないでビアホールの形成が可能であり、工程をよ
り簡略化することができる。Further, when BCB is used, its curing temperature is as low as about 250 ° C., so that there is very little concern that the characteristics of the electronic device formed on the GaAs substrate will be deteriorated by temperature. Further, as described above, when the photosensitive BCB is used, the via hole can be formed without the need for the usual etching process, and the process can be further simplified.

【００５９】又、第１の実施の形態におけるＭＭＩＣチ
ップでは、微細加工が要求されるＨＥＭＴやその他の集
中定数回路を平坦な半導体基板表面上に形成し、集中定
数回路等に比較し微細加工が特に必要とされないマイク
ロストリップ線路を絶縁層８０上に形成しているため、
プロセス上の負担も少なく、各回路の特性も保持でき
る。Further, in the MMIC chip according to the first embodiment, a HEMT or other lumped constant circuit which requires fine processing is formed on a flat semiconductor substrate surface, and fine processing is performed in comparison with a lumped constant circuit or the like. Since the microstrip line which is not particularly required is formed on the insulating layer 80,
The process load is small and the characteristics of each circuit can be maintained.

【００６０】このように、第１の実施の形態によれば、
比較的簡易な工程で、チップ面積を大幅に縮小化できる
ＭＭＩＣチップを提供できる。As described above, according to the first embodiment,
It is possible to provide an MMIC chip capable of significantly reducing the chip area by a relatively simple process.

【００６１】なお、ＧＮＤ線９０と信号線１１０を入れ
替えた逆マイクロストリップ線路構造としても同様の効
果が期待できる。The same effect can be expected with an inverted microstrip line structure in which the GND line 90 and the signal line 110 are exchanged.

【００６２】（第２の実施の形態）本発明の第２の実施
の形態について、図４（ａ）、図４（ｂ）を参照して説
明する。(Second Embodiment) A second embodiment of the present invention will be described with reference to FIGS. 4 (a) and 4 (b).

【００６３】図４（ａ）、図４（ｂ）は、本発明の第２
の実施の形態におけるＭＭＩＣチップの構造を示す断面
図である。基本的なＭＭＩＣチップの構造は、図１に示
した第１の実施の形態におけるＭＭＩＣのチップの構造
と共通する。FIG. 4A and FIG. 4B show the second embodiment of the present invention.
3 is a cross-sectional view showing a structure of an MMIC chip in the embodiment of FIG. The basic structure of the MMIC chip is the same as the structure of the MMIC chip in the first embodiment shown in FIG.

【００６４】図４（ａ）に示すＭＭＩＣチップの特徴
は、ＧＮＤ線９０上に厚み約８０ｎｍのシリコン窒化
（ＳｉＮ）膜１２０を形成し、その上に感光性ＢＣＢ膜
からなる誘電体層１００を形成していることである。The feature of the MMIC chip shown in FIG. 4A is that a silicon nitride (SiN) film 120 having a thickness of about 80 nm is formed on the GND line 90, and a dielectric layer 100 made of a photosensitive BCB film is formed thereon. Is being formed.

【００６５】一般に樹脂材料とメタルとの密着性は良く
ないが、シリコン窒化膜１２０が、ＧＮＤ線９０と感光
性ＢＣＢ膜からなる誘電体層１００との密着性を改善す
る。また、感光性ＢＣＢ膜のかわりに、通常のＢＣＢ膜
を用いて誘電体層１００を形成した場合には、ビアホー
ルを形成するためのエッチング工程が必要となるが、こ
の際、シリコン窒化膜１２０がエッチングストッパの役
割を果たす。Generally, the adhesion between the resin material and the metal is not good, but the silicon nitride film 120 improves the adhesion between the GND line 90 and the dielectric layer 100 made of the photosensitive BCB film. Further, when the dielectric layer 100 is formed by using a normal BCB film instead of the photosensitive BCB film, an etching process for forming a via hole is required, but at this time, the silicon nitride film 120 is not formed. Acts as an etching stopper.

【００６６】また、絶縁層８０とＧＮＤ線９０との間に
シリコン窒化膜を形成すれば、ＧＮＤ線９０と絶縁層８
０との密着性をも向上させることができる。If a silicon nitride film is formed between the insulating layer 80 and the GND line 90, the GND line 90 and the insulating layer 8 can be formed.
The adhesiveness with 0 can also be improved.

【００６７】図４（ｂ）に示すＭＭＩＣチップでは、さ
らに誘電体層１００上に厚み約８０ｎｍのシリコン窒化
膜１３０を形成し、その上に信号線１１０を形成してい
る。シリコン窒化膜１３０は、信号線１１０と感光性Ｂ
ＣＢ膜からなる誘電体層１００との密着性を高めるとと
もに、エッチング液に対する耐薬品性が高いため、信号
線１１０を形成するために行うＡｕのメッキ工程におい
て、基板全面に形成された給電用メタルをメッキ後、エ
ッチングで除去する際に誘電体層１００を保護する効果
をも有する。特に、耐薬品性が問題となるビアホール側
壁面において、シリコン窒化膜１３０による保護効果が
大きい。In the MMIC chip shown in FIG. 4B, a silicon nitride film 130 having a thickness of about 80 nm is further formed on the dielectric layer 100, and the signal line 110 is formed thereon. The silicon nitride film 130 is formed on the signal line 110 and the photosensitive B
Since the adhesiveness with the dielectric layer 100 made of the CB film is enhanced and the chemical resistance to the etching solution is high, the power supply metal formed on the entire surface of the substrate in the Au plating step performed to form the signal line 110. Also has an effect of protecting the dielectric layer 100 when it is removed by etching after plating. In particular, the protection effect of the silicon nitride film 130 is great on the side wall surface of the via hole where chemical resistance is a problem.

【００６８】（第３の実施の形態）本発明の第３の実施
の形態について、図５を参照して説明する。(Third Embodiment) A third embodiment of the present invention will be described with reference to FIG.

【００６９】図５は、本発明の第３の実施の形態におけ
るＭＭＩＣチップ上のマイクロストリップ線路のレイア
ウト例を示すチップ破断部の斜視図である。チップの断
面構造は、図１に示した第１の実施の形態におけるＭＭ
ＩＣチップの断面構造と共通する。FIG. 5 is a perspective view of a chip breaking portion showing a layout example of a microstrip line on an MMIC chip according to the third embodiment of the present invention. The cross-sectional structure of the chip is MM in the first embodiment shown in FIG.
It has the same cross-sectional structure as the IC chip.

【００７０】同図に示すように、誘電体層１００及び絶
縁体層８０には、マイクロストリップ線路を構成する信
号線とＧａＡｓ基板表面に形成された集中定数回路等と
の電気的な接続を得るため、必要に応じいくつかのビア
ホールが形成されている。通常は、一つのビアホールで
一本の信号線の電気的な接続が行われるが、第３の実施
の形態におけるＭＭＩＣチップにおいては、誘電体層１
００に形成されたひとつのビアホールで複数本の信号線
の電気的接続を行なっている。As shown in the figure, the dielectric layer 100 and the insulator layer 80 are electrically connected to the signal lines forming the microstrip line and the lumped constant circuit formed on the surface of the GaAs substrate. Therefore, some via holes are formed as needed. Normally, one via hole is used to electrically connect one signal line, but in the MMIC chip according to the third embodiment, the dielectric layer 1 is used.
A plurality of signal lines are electrically connected by one via hole formed in No. 00.

【００７１】図５に示すように、例えば図中奥に示すひ
とつのビアホール１０５ｂにおいて、４本の信号線１１
０ｄ〜１１０ｇと集中定数回路との電気的な接続がなさ
れている。As shown in FIG. 5, for example, in one via hole 105b shown in the back of the drawing, four signal lines 11 are provided.
Electrical connection is made between 0d to 110g and the lumped constant circuit.

【００７２】既に述べたように、誘電体層１００の膜厚
が１０μｍ以上であり、絶縁体層８０に比較しかなり厚
いため、形成されるビアホールの径は、絶縁体層８０に
形成するビアホールに比較し必然的に大きくなる。ビア
ホールの径が大きいことは、チップ上におけるビアホー
ルの占有面積が高いため、チップの小型化を図る上では
不利な条件となるが、一方で、図５に示すように、絶縁
層８０に形成するビアホールを介して行う複数の信号線
の電気的接続を、誘電体層１００に形成されたひとつの
ビアホール内で行う面積的余裕が存在する。As described above, since the dielectric layer 100 has a film thickness of 10 μm or more and is considerably thicker than the insulator layer 80, the diameter of the via hole formed is equal to that of the via hole formed in the insulator layer 80. It will inevitably become larger in comparison. The large diameter of the via hole is a disadvantageous condition for downsizing the chip because the occupied area of the via hole on the chip is large, but it is formed on the insulating layer 80 as shown in FIG. There is an area allowance for electrically connecting a plurality of signal lines through the via holes within one via hole formed in the dielectric layer 100.

【００７３】よって、図５に示すように、単一のビアホ
ールで複数の信号線の電気的接続を行えば、必要なビア
ホールの総数を大幅に減らすことができ、チップ面積を
縮小化することが可能となる。Therefore, as shown in FIG. 5, by electrically connecting a plurality of signal lines with a single via hole, the total number of required via holes can be significantly reduced, and the chip area can be reduced. It will be possible.

【００７４】なお、単一のビアホールで電気的接続を行
う信号線の数は、特に限定されない。The number of signal lines electrically connected with a single via hole is not particularly limited.

【００７５】（第４の実施の形態）本発明の第４の実施
の形態について、図６を参照して説明する。(Fourth Embodiment) A fourth embodiment of the present invention will be described with reference to FIG.

【００７６】図６は、本発明の第４の実施の形態におけ
るＭＭＩＣチップ上のマイクロストリップ線路のレイア
ウト例を示すチップ破断部の斜視図である。FIG. 6 is a perspective view of a chip breaking portion showing a layout example of a microstrip line on an MMIC chip according to the fourth embodiment of the present invention.

【００７７】チップ断面における構造は、図１に示す第
１の実施の形態におけるＭＭＩＣチプの断面構造と共通
する。第４の実施の形態の特徴は、マイクロストリップ
線路を構成するＧＮＤ線を、高速動作が必要な集中定数
回路上には形成しないようにしていることである。な
お、ここでは１０ＧＨｚ以上の周波数信号を用いた動作
を「高速動作」と呼ぶ。The structure in the cross section of the chip is the same as the cross sectional structure of the MMIC chip in the first embodiment shown in FIG. The feature of the fourth embodiment is that the GND line forming the microstrip line is not formed on the lumped constant circuit that requires high-speed operation. The operation using a frequency signal of 10 GHz or higher is referred to as "high speed operation".

【００７８】例えば、図６中細かいドットでその存在を
示すように、マイクロストリップ線路を構成するＧＮＤ
線９０は絶縁体層８０表面上にほぼ面状に形成される
が、高速動作を行う集中定数回路形成領域１４０上には
形成せず、開口部としている。また、信号線１１０ｈ〜
１１０ｊも、高速動作を行う集中定数回路１４０上には
形成されていない。For example, as shown by the fine dots in FIG. 6, the GND that constitutes the microstrip line,
The line 90 is formed in a substantially planar shape on the surface of the insulator layer 80, but is not formed on the lumped constant circuit formation region 140 that operates at high speed, but is formed as an opening. Also, the signal lines 110h-
110j is also not formed on the lumped constant circuit 140 that operates at high speed.

【００７９】また、ビアホール１０５が形成される領域
には、必然的にＧＮＤ線９０は形成されていないが、こ
のビアホール開孔部中央のＧａＡｓ基板表面上にＴ型ゲ
ート２０で示すように高速動作が必要なＨＥＭＴを形成
している。Although the GND line 90 is not necessarily formed in the region where the via hole 105 is formed, it operates at high speed as shown by the T-type gate 20 on the surface of the GaAs substrate at the center of the via hole opening. Form the required HEMT.

【００８０】第１の実施の形態に示すように、三次元的
に薄膜回路を形成する場合、集中定数回路等上に絶縁体
層８０を介してマイクロストリップ線路が形成される
が、高速動作が必要なＨＥＭＴ等を含む集中定数回路上
にＧＮＤ線が存在すると、寄生容量が発生し、これが回
路中のＨＥＭＴ等の集中定数回路の高速動作を妨げる場
合がある。As shown in the first embodiment, when a thin film circuit is formed three-dimensionally, a microstrip line is formed on a lumped constant circuit or the like via an insulator layer 80, but high speed operation is not possible. When the GND line is present on the lumped constant circuit including the necessary HEMT and the like, parasitic capacitance is generated, which may hinder the high speed operation of the lumped constant circuit such as the HEMT in the circuit.

【００８１】よって、図６に示すＭＭＩＣチップのよう
に、１０ＧＨｚ以上の周波数での動作が必要な高速動作
回路が形成された領域上にはＧＮＤ線を形成しない構成
を採用すれば、各素子本来の高速動作が妨げられる心配
がない。Therefore, if the structure in which the GND line is not formed on the region where the high-speed operation circuit that needs to operate at a frequency of 10 GHz or higher is formed as in the MMIC chip shown in FIG. There is no fear of disturbing the high speed operation of.

【００８２】また、寄生容量による特性劣化が問題とな
らないその他の電源回路等の高速動作を必要としない回
路上にはＧＮＤ線を形成することが可能であるため、三
次元的な薄膜回路形成によるチップ面積縮小効果が維持
できる。Further, since it is possible to form the GND line on a circuit that does not require high speed operation such as other power supply circuits in which characteristic deterioration due to parasitic capacitance does not pose a problem, it is possible to form a three-dimensional thin film circuit. The chip area reduction effect can be maintained.

【００８３】このように、第４の実施の形態におけるＭ
ＭＩＣチップによれば、高速動作特性を良好に維持した
まま、チップ面積の縮小化が可能である。As described above, M in the fourth embodiment
According to the MIC chip, it is possible to reduce the chip area while maintaining good high-speed operation characteristics.

【００８４】（第５の実施の形態）本発明の第５の実施
の形態について、図７（ａ）〜図８を参照して説明す
る。(Fifth Embodiment) A fifth embodiment of the present invention will be described with reference to FIGS.

【００８５】第５の実施の形態におけるＭＭＩＣチップ
は、主に回路形成領域の周囲に設けられるＩ／Ｏパッド
の構成に特徴を有するものである。The MMIC chip according to the fifth embodiment is characterized mainly in the configuration of I / O pads provided around the circuit formation region.

【００８６】図７（ａ）は、第５の実施の形態における
薄膜型マイクロストリップ構造を有するＭＭＩＣチップ
の端縁部での平面上レイアウトを示す。FIG. 7A shows a planar layout at the edge portion of the MMIC chip having the thin film type microstrip structure according to the fifth embodiment.

【００８７】図７（ａ）に示すように、第５の実施の形
態のＭＭＩＣチップにおいても、内側の破線で囲まれた
誘電体層形成領域２６０Ｒ内に集中定数回路や、マイク
ロストリップ線路構造による分布定数回路が形成されて
いる。外側の破線はＧＮＤ線形成領域２４０Ｒに相当す
る。As shown in FIG. 7A, also in the MMIC chip of the fifth embodiment, a lumped constant circuit and a microstrip line structure are provided in the dielectric layer forming region 260R surrounded by the inner broken line. A distributed constant circuit is formed. The broken line on the outside corresponds to the GND line formation region 240R.

【００８８】従来は、誘電体層形成領域２６０Ｒの外側
の枠状領域に複数のＩ／Ｏパッドを配置していたが、第
５の実施の形態においては、一部のＩ／Ｏパッド３００
ｃ、３００ｄ、３１０ｂを、誘電体層形成領域２６０Ｒ
に重複して形成している。なお、Ｉ／Ｏパッド３００ａ
〜３００ｄはＧＮＤ線に、Ｉ／Ｏパッド３１０ａ、３１
０ｂは信号線にそれぞれ電気的に接続されているもので
ある。Conventionally, a plurality of I / O pads are arranged in the frame-shaped region outside the dielectric layer forming region 260R, but in the fifth embodiment, some I / O pads 300 are arranged.
c, 300d, 310b, the dielectric layer forming region 260R
Are formed in duplicate. The I / O pad 300a
~ 300d is the GND line and I / O pads 310a, 31
0b is one electrically connected to each signal line.

【００８９】図７（ｂ）は、図７（ａ）に示す破断線Ａ
−Ａ’における断面を示す。Ｉ／Ｏパッド３１０は、従
来のようにＧａＡｓ基板上に平面的に形成されているの
ではなく、誘電体層２６０の端部の傾斜面を覆うように
形成されている点に特徴がある。Ｉ／Ｏパッド３１０の
外縁部は、薄膜キャパシタを構成する下部電極２２０の
延長部の外縁に接続されているため、丁度、従来のＩ／
Ｏパッドを、誘電体層端部でチップの内側に折り返した
ような構造となっている。FIG. 7B is a broken line A shown in FIG.
-A 'shows the cross section. The I / O pad 310 is characterized in that it is formed so as to cover the inclined surface of the end portion of the dielectric layer 260, rather than being formed in a plane on the GaAs substrate as in the conventional case. Since the outer edge of the I / O pad 310 is connected to the outer edge of the extension of the lower electrode 220 that constitutes the thin film capacitor, it is just the same as the conventional I / O pad.
The structure is such that the O pad is folded back inside the chip at the end of the dielectric layer.

【００９０】図７（ｂ）に示すチップ端部の構造は、Ｉ
／Ｏパッド３１０を除いては、従来のＭＭＩＣチップの
場合と等しい。ＭＭＩＣチップの端部では、例えば図７
（ｃ）に示すような、分布定数ＬＩＮＥ、抵抗Ｒ、キャ
パシタＣとが直列に接続され、キャパシタＣの一方の電
極が接地されている回路が、薄膜で形成されている。The structure of the chip end shown in FIG. 7B is I
Except for the / O pad 310, it is the same as in the conventional MMIC chip. At the end of the MMIC chip, for example, as shown in FIG.
A circuit in which a distributed constant LINE, a resistor R, and a capacitor C are connected in series and one electrode of the capacitor C is grounded as shown in (c) is formed of a thin film.

【００９１】即ち、ＧａＡｓ基板２１０上には平行平板
型薄膜キャパシタの下部電極２２０が形成されており、
その下部電極２２０の延長部分がＩ／Ｏパッドの電極と
接続されている。下部電極２２０を含むＧａＡｓ基板表
面上には、薄膜キャパシタの容量部を構成する絶縁層２
３０が形成されている。基板中央部には、絶縁層２３０
上にＧＮＤ線２４０、誘電体層２６０および信号線２８
０とで構成されるマイクロストリップ線路が形成されて
いる。信号線２８０の端部は、誘電体層２６０に形成さ
れたビアホール２６５を介して薄膜抵抗２５０の端部電
極に接続されており、薄膜抵抗２５０の他方の端部は薄
膜キャパシタの上部電極２４０に接続されている。That is, the lower electrode 220 of the parallel plate type thin film capacitor is formed on the GaAs substrate 210,
The extension of the lower electrode 220 is connected to the electrode of the I / O pad. On the surface of the GaAs substrate including the lower electrode 220, the insulating layer 2 which constitutes the capacitance part of the thin film capacitor is formed.
30 is formed. An insulating layer 230 is formed on the center of the substrate.
GND line 240, dielectric layer 260 and signal line 28 on top.
A microstrip line composed of 0 and 0 is formed. The end of the signal line 280 is connected to the end electrode of the thin film resistor 250 through a via hole 265 formed in the dielectric layer 260, and the other end of the thin film resistor 250 is connected to the upper electrode 240 of the thin film capacitor. It is connected.

【００９２】図８は、逆マイクロストリップ構造を有す
るＭＭＩＣチップの例を示した断面図である。逆マイク
ロストリップ構造とは、図７（ｂ）に示すマイクロスト
リップ構造における信号線とＧＮＤ線とが、上下逆に配
置された構造をいう。よって、図８に示すＭＭＩＣチッ
プでは、ＧａＡｓ基板２１０上に形成された絶縁層２３
０上に信号線２８０が形成され、その上の厚い誘電体層
２６０上にＧＮＤ線２４０が形成されている。FIG. 8 is a sectional view showing an example of an MMIC chip having an inverted microstrip structure. The inverted microstrip structure means a structure in which the signal line and the GND line in the microstrip structure shown in FIG. 7B are arranged upside down. Therefore, in the MMIC chip shown in FIG. 8, the insulating layer 23 formed on the GaAs substrate 210 is
0, a signal line 280 is formed, and a GND line 240 is formed on the thick dielectric layer 260.

【００９３】この場合においても、Ｉ／Ｏパッド３００
は、図７（ｂ）に示すマイクロストリップ構造のＭＭＩ
Ｃチップの場合と同様に、誘電体層２６０の傾斜端面を
覆うように形成されている。Also in this case, the I / O pad 300
Is the MMI of the microstrip structure shown in FIG.
Similar to the C chip, it is formed so as to cover the inclined end surface of the dielectric layer 260.

【００９４】なお、第１〜第４の実施の形態におけるＭ
ＭＩＣチップにおいても、逆マイクロストリップ構造を
採用することができる。Incidentally, M in the first to fourth embodiments
The reverse microstrip structure can also be adopted in the MIC chip.

【００９５】チップの面積に対するＩ／Ｏパッドの面積
はかなり大きいため、Ｉ／Ｏパッドを薄膜回路形成部上
に重複して形成すれば、チップ面積を大幅に縮小化する
ことが可能となる。Ｉ／Ｏパッドの一部のみならず、全
てを薄膜回路形成部上に重複して形成すれば、よりチッ
プ面積を縮小化できる。このような方法により、ＭＭＩ
Ｃチップ面積を従来のチップ面積の約７０％にすること
も可能である。Since the area of the I / O pad is considerably large with respect to the area of the chip, if the I / O pad is overlapped and formed on the thin film circuit forming portion, the chip area can be greatly reduced. By forming not only a part of the I / O pads but also all of them on the thin film circuit forming portion, the chip area can be further reduced. By such a method, the MMI
It is also possible to make the C chip area about 70% of the conventional chip area.

【００９６】なお、図７（ａ）〜図８には、従来型の薄
膜型マイクロストリップ構造を有するＭＭＩＣチップの
例を示しているが、既に述べた第１〜第４の実施の形態
に示す三次元回路構造を有するＭＭＩＣチップに対して
も同様なＩ／Ｏパッドの構成を採用することができる。
この場合は、三次元回路構造によるチップ面積の縮小効
果と相まって相乗的なチップ面積の縮小化が望める。Although FIGS. 7A to 8 show examples of the MMIC chip having the conventional thin film type microstrip structure, they are shown in the above-described first to fourth embodiments. A similar I / O pad configuration can be adopted for an MMIC chip having a three-dimensional circuit structure.
In this case, synergistic reduction of the chip area can be expected in combination with the effect of reducing the chip area by the three-dimensional circuit structure.

【００９７】図９は、上述した第１〜第５の実施の形態
におけるＭＭＩＣチップ上に形成される薄膜回路の一例
を示す等価回路である。同図中に示された二つのトラン
ジスタはＨＥＭＴを示す。この回路は、ＨＥＭＴを２個
直列に接続して２段バッファアンプを構成する一般的な
ものである。FIG. 9 is an equivalent circuit showing an example of a thin film circuit formed on the MMIC chip in the above-described first to fifth embodiments. The two transistors shown in the figure are HEMTs. This circuit is a general one in which two HEMTs are connected in series to form a two-stage buffer amplifier.

【００９８】同図中ＬＩＮＥ１〜ＬＩＮＥ５は、特性イ
ンピーダンスを５０Ωに整合させたマイクロストリップ
線路で設計される信号線、ＬＩＮＥ６〜ＬＩＮＥ１０
は、特性インピーダンスを７５Ωに整合させたマイクロ
ストリップ線路で設計されるバイアスラインである。Ｃ
ｃ１〜Ｃｃ３、Ｃ０〜Ｃ８はキャパシタ、Ｒ１〜Ｒ４は
抵抗である。この回路では、Ｖｇ１、Ｖｇ２によりゲー
ト電圧を、Ｖｄ１、Ｖｄ２によりドレイン電圧を与え、
高周波信号（ＲＦ）は同図中ＩＮから入力され、途中増
幅されＯＵＴで出力される。同回路中破線で囲んだ領域
は、図７（ｃ）に示したチップ端部の回路に相当する。In the figure, LINE1 to LINE5 are signal lines LINE6 to LINE10 designed by microstrip lines with characteristic impedance matched to 50Ω.
Is a bias line designed by a microstrip line whose characteristic impedance is matched to 75Ω. C
c1 to Cc3, C0 to C8 are capacitors, and R1 to R4 are resistors. In this circuit, the gate voltage is given by Vg1 and Vg2, and the drain voltage is given by Vd1 and Vd2.
The high frequency signal (RF) is input from IN in the figure, is amplified midway and is output at OUT. The area surrounded by the broken line in the circuit corresponds to the circuit at the chip end shown in FIG.

【００９９】（第６の実施の形態）本発明の第６の実施
の形態について、図１０（ａ）〜図１１（ｂ）を参照し
て説明する。第６の実施の形態におけるＭＭＩＣチップ
は、主に回路形成領域の周囲に設けられるＩ／Ｏパッド
のパターンに特徴を有するものである。(Sixth Embodiment) A sixth embodiment of the present invention will be described with reference to FIGS. 10 (a) to 11 (b). The MMIC chip in the sixth embodiment is characterized mainly by the pattern of I / O pads provided around the circuit formation region.

【０１００】図１０（ａ）は、第６の実施の形態にかか
るＭＭＩＣチップの高周波特性の測定部であるＩ／Ｏパ
ッドの一部を示した平面図である。また、図１０（ｂ）
は、図１０（ａ）中の切断線Ｂ−Ｂ’における断面図で
ある。図１０（ｂ）に示すように、ここでは、伝送線路
として、薄膜型のマイクロストリップ線路を有するＭＭ
ＩＣチップを例に挙げた。ＧａＡｓ基板４１０上にＧＮ
Ｄ線４２０が形成され、さらにＧＮＤ線４２０上に形成
された誘電体層４５０を介して信号線４３０が形成され
ている。FIG. 10A is a plan view showing a part of an I / O pad which is a measuring part of the high frequency characteristics of the MMIC chip according to the sixth embodiment. In addition, FIG.
FIG. 11 is a cross-sectional view taken along the section line BB ′ in FIG. As shown in FIG. 10B, here, an MM having a thin film type microstrip line as a transmission line.
An IC chip is taken as an example. GN on GaAs substrate 410
The D line 420 is formed, and the signal line 430 is further formed via the dielectric layer 450 formed on the GND line 420.

【０１０１】図１０（ａ）に示すように、ＧａＡｓ基板
４１０の表面端部には、信号線用パッド４３０ａと、そ
の両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成さ
れている。これらのパッドはそれぞれマイクロストリッ
プ線路を構成する信号線４３０とＧＮＤ線４２０からひ
きだされた測定用パッドである。図中左側がＭＭＩＣ回
路形成部に相当する。各パッドの幅は従来と同様に約５
０μｍ〜７０μｍである。As shown in FIG. 10A, a signal line pad 430a and GND line pads 420a and 420b are formed on both sides of the signal line pad 430a at the surface end of the GaAs substrate 410. These pads are measurement pads drawn from a signal line 430 and a GND line 420, which form a microstrip line, respectively. The left side of the figure corresponds to the MMIC circuit forming unit. The width of each pad is about 5 as before.
It is 0 μm to 70 μm.

【０１０２】特徴的なことは、信号線用パッド４３０ａ
の先端部中央に、突起部を設け、ここをプローブヘッド
接触領域４４０ａとしていることである。図面上では、
プローブヘッド接触領域４４０ａに斑点を付している
が、信号線パッド４３０ａと同様な電極材料で形成すれ
ばよい。なお、信号線用パッド４３０ａ上のワイヤボン
ディングの位置は破線サークルで示す位置である。A characteristic is that the pad 430a for the signal line is used.
A protrusion is provided at the center of the tip of the probe head contact region 440a. In the drawing,
Although the probe head contact region 440a has spots, it may be formed of the same electrode material as the signal line pad 430a. The position of wire bonding on the signal line pad 430a is a position indicated by a broken line circle.

【０１０３】このように、信号線用パッドパターンに突
起部を設け、この突起部をプローブを最初に当てるプロ
ーブ接触領域４４０ａとすることで、ＭＭＩＣチップの
特性測定の際、ネットワークアナライザのプローブヘッ
ドの接触位置を特定できる。As described above, by providing the protruding portion on the signal line pad pattern and using this protruding portion as the probe contact area 440a to which the probe is first applied, when measuring the characteristics of the MMIC chip, the probe head of the network analyzer The contact position can be specified.

【０１０４】突起部の存在は、パターン認識装置による
位置の特定が容易であるとともに、肉眼によってもその
位置の特定が容易に行える。The presence of the protrusion makes it easy to specify the position by the pattern recognition device and also allows the position to be easily specified by the naked eye.

【０１０５】なお、信号線用パッド上のプローブヘッド
を当てる位置が定まれば、ＧＮＤ線用のプローブヘッド
位置は固定されているため、これに伴い特定できる。よ
って、測定毎の測定位置ずれは回避することが可能とな
り、高周波測定における測定精度の確保ならびに測定の
再現性の向上が期待できる。If the position of the probe head on the signal line pad to be contacted is determined, the position of the probe head for the GND line is fixed, so that the position can be specified. Therefore, it is possible to avoid the displacement of the measurement position for each measurement, and it can be expected that the measurement accuracy is ensured in the high frequency measurement and the reproducibility of the measurement is improved.

【０１０６】ここで、突起部であるプローブヘッド接触
領域４４０ａの幅は、プローブヘッドの接触位置を特定
するために、パッド幅より十分狭いことが望ましい。一
方、プローブヘッドとパッドとの十分な接触を確保する
ためには、例えば、プローブヘッドの各端子幅の少なく
とも２／５以上の幅を有することが望ましい。また、プ
ローブヘッドの端子幅を越えて大きくする必要はない。
言い換えればこの幅を一辺とする正四辺形に相当する面
積を有すればよい。よって、例えば５０μｍ幅の端子を
有するプローブヘッドを使用する場合、突起部の面積
は、３０μｍ□以上５０μｍ□以下の大きさとすること
が望ましい。Here, it is desirable that the width of the probe head contact region 440a, which is the protrusion, be sufficiently narrower than the pad width in order to specify the contact position of the probe head. On the other hand, in order to ensure sufficient contact between the probe head and the pad, for example, it is desirable to have a width of at least 2/5 or more of each terminal width of the probe head. Also, it is not necessary to increase the width beyond the terminal width of the probe head.
In other words, it suffices to have an area corresponding to a regular quadrangle having this width as one side. Therefore, for example, when using a probe head having a terminal with a width of 50 μm, it is desirable that the area of the protrusion be 30 μm □ or more and 50 μm □ or less.

【０１０７】また、本実施の形態のように信号線用とグ
ランド配線用とでパッドの形状を変えておくと、ボンデ
ィングの際の位置決めが容易になると同時に（ボンディ
ング位置を間違える等の）ボンディングミスも減らすこ
とになるため実装時の歩留まり向上にも有利である。Further, if the shapes of the pads for the signal lines and those for the ground wiring are changed as in the present embodiment, positioning at the time of bonding becomes easy, and at the same time, a bonding error (such as making a mistake in the bonding position) occurs. Since it is also reduced, it is also advantageous for improving the yield at the time of mounting.

【０１０８】図１１（ａ）は、図１０（ａ）と同じ形状
の信号線用パッドをチップ端部の膜構造が異なるＭＭＩ
Ｃチップに適用した例である。図１０（ａ）に示したＭ
ＭＩＣチップでは、信号線用パッド４３０ａとＧＮＤ線
用パッド４２０ａ、４２０ｂがＧａＡｓ基板４１０上に
直接形成されているのに対して、図１１（ａ）に示すＭ
ＭＩＣチップでは、誘電体層４５０が、破線４５０Ｒ内
側の各パッド部形成領域を含めて形成されており、信号
線用パッド４３０ａ、ＧＮＤ線用パッド４２０ａ、４２
０ｂは、この誘電体層４５０上に存在する。FIG. 11A shows a signal line pad having the same shape as that shown in FIG.
This is an example applied to a C chip. M shown in FIG.
In the MIC chip, the signal line pads 430a and the GND line pads 420a and 420b are directly formed on the GaAs substrate 410, while the M line shown in FIG.
In the MIC chip, the dielectric layer 450 is formed including the pad portion forming regions inside the broken line 450R, and the signal line pad 430a and the GND line pads 420a, 42 are formed.
0b exists on this dielectric layer 450.

【０１０９】なお、ボンディングパッドを誘電体層４５
０（例えばＢＣＢやポリイミド）上に形成すると、Ｇａ
Ａｓ基板４１０上に直接形成する場合に比べて、誘電体
層４５０とメタルとの密着強度が弱い欠点がある。しか
しながら、製造技術の向上によりワイヤーボンディング
をしてもはがれない程度の強度が得られる場合には、Ｇ
ＮＤ線用のパッド下に、例えばキャパシタや薄膜抵抗を
形成する等により面積の有効利用が可能であり、チップ
の小型化や低コスト化にもつながる。The bonding pad is used as the dielectric layer 45.
When formed on 0 (for example, BCB or polyimide), Ga
There is a drawback that the adhesion strength between the dielectric layer 450 and the metal is weaker than in the case where it is directly formed on the As substrate 410. However, if the strength to the extent that the wire bonding does not come off is obtained due to the improvement of the manufacturing technology, G
The area can be effectively used by forming, for example, a capacitor or a thin film resistor under the pad for the ND line, which leads to downsizing and cost reduction of the chip.

【０１１０】また、図１１（ｂ）は、図７（ｂ）に示し
た本願の第５の実施の形態にかかるＭＭＩＣチップにお
いて、上述する信号線用パッドを応用した例を示す。従
来のＩ／Ｏパッドを、誘電体層４５０端部でチップの内
側に折り返したような構造のパッドにすれば、プローブ
ヘッドがあたる部分は、ＧａＡｓ基板４１０上に直接電
極膜が形成されているためパッドの密着強度を高く維持
できるとともに、ＧＮＤ線用パッド下の面積の有効利用
も可能となる。Further, FIG. 11B shows an example in which the above-mentioned signal line pad is applied to the MMIC chip according to the fifth embodiment of the present application shown in FIG. 7B. If the conventional I / O pad is made into a structure in which the end of the dielectric layer 450 is folded back inside the chip, the electrode film is directly formed on the GaAs substrate 410 at the portion hit by the probe head. Therefore, the adhesion strength of the pad can be maintained high, and the area under the GND line pad can be effectively used.

【０１１１】このようにパッド周辺の膜構造が微妙に異
なる場合にも、信号線用パッドの先端部に突起部を備え
ることで、測定時のプローブ位置を特性し、再現性の良
い測定を確保できる。Even when the film structure around the pad is slightly different as described above, the probe position at the time of measurement is characterized by ensuring the measurement with good reproducibility by providing the protruding portion at the tip of the signal line pad. it can.

【０１１２】また、後述するように、ＭＭＩＣチップ上
に形成される伝送線路は、薄膜マイクロストリップ線路
の他、逆マイクロストリップ線路およびコプレーナ線路
を有するものでもよい。As will be described later, the transmission line formed on the MMIC chip may have an inverse microstrip line and a coplanar line in addition to the thin film microstrip line.

【０１１３】（第７の実施の形態）本発明の第７の実施
の形態について、図１２（ａ）、図１２（ｂ）を参照し
て説明する。第７の実施の形態におけるＭＭＩＣチップ
も、第６の実施の形態同様、主に回路形成領域の周囲に
設けられるＩ／Ｏパッドのパターンに特徴を有するもの
である。(Seventh Embodiment) A seventh embodiment of the present invention will be described with reference to FIGS. 12 (a) and 12 (b). Like the sixth embodiment, the MMIC chip according to the seventh embodiment is also characterized by the pattern of I / O pads provided mainly around the circuit formation region.

【０１１４】図１２（ａ）は、第７の実施の形態にかか
るＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッ
ドの一部を示した平面図である。また、図１２（ｂ）
は、図中切断線Ｃ−Ｃ’における断面図である。ここで
は、伝送線路として、コプレーナ線路を採用するＭＭＩ
Ｃチップを例に挙げた。FIG. 12A is a plan view showing a part of an I / O pad which is a high frequency characteristic measuring section of the MMIC chip according to the seventh embodiment. In addition, FIG.
[Fig. 6] is a cross-sectional view taken along the line CC 'in the drawing. Here, an MMI that uses a coplanar line as a transmission line
The C chip is taken as an example.

【０１１５】図１２（ｂ）に示すように、コプレーナ線
路構造とは、ＧａＡｓ基板４１０上に直接信号線４３０
とＧＮＤ線４２０の両方を形成する構造をいう。信号線
４３０の両側に一定の間隙をおいて、ＧＮＤ線４２０が
形成される。マイクロストリップ線路構造に比較し、誘
電体層の存在が不要なため、構成がより簡易であり、プ
ロセス上の負担が少ない。よって、最近薄膜マイクロス
トリップ線路とともに、その使用が検討されている線路
構造のひとつである。As shown in FIG. 12B, the coplanar line structure means that the signal line 430 is directly formed on the GaAs substrate 410.
And a GND line 420 are formed. The GND line 420 is formed on both sides of the signal line 430 with a certain gap. Compared with the microstrip line structure, the existence of the dielectric layer is unnecessary, so that the structure is simpler and the process load is less. Therefore, it is one of the line structures whose use is being studied together with the thin film microstrip line recently.

【０１１６】図１２（ａ）に示すように、ＧａＡｓ基板
４１０の表面端部には、信号線用パッド４３０ａと、そ
の両脇にＧＮＤ線用パッド４２０ａ、４２０ｂが形成さ
れている。これらのパッドはそれぞれコプレーナ線路を
構成する信号線４３０とＧＮＤ線４２０からひきだされ
た測定用パッドである。図中左側がＭＭＩＣ回路形成部
に相当する。各パッドの幅は従来と同様に約５０μｍ〜
７０μｍである。As shown in FIG. 12A, a signal line pad 430a and GND line pads 420a and 420b are formed on both sides of the signal line pad 430a at the surface end of the GaAs substrate 410. These pads are measurement pads drawn from the signal line 430 and the GND line 420, which form a coplanar line, respectively. The left side of the figure corresponds to the MMIC circuit forming unit. The width of each pad is approx.
70 μm.

【０１１７】特徴的なことは、信号線用パッド４３０ａ
の平面パターンにおいて、先端部両側にテーパを形成
し、パッド先端部に設けた左右のテーパに挟まれたパッ
ド先端部をプローブヘッド接触領域４４０ａとしている
ことである。A characteristic is that the pad 430a for the signal line is used.
In the plane pattern of (1), a taper is formed on both sides of the tip portion, and the tip portion of the pad sandwiched by the left and right tapers provided at the tip portion of the pad is used as the probe head contact region 440a.

【０１１８】プローブヘッド接触領域４４０ａは、信号
線パッド４３０ａの左右に設けたテーパにより、その位
置を肉眼でも容易に特定することが可能となる。この結
果、第６の実施の形態におけるＭＭＩＣチップと同様
に、測定パッドに接触させるネットワークアナライザの
プローブヘッドの接触点の位置を特定できるため、測定
毎の測定位置ずれは回避することが可能となり、高周波
測定における測定精度の確保ならびに測定の再現性の向
上が期待できる。The position of the probe head contact region 440a can be easily specified by the naked eye by the taper provided on the left and right of the signal line pad 430a. As a result, similarly to the MMIC chip in the sixth embodiment, the position of the contact point of the probe head of the network analyzer that contacts the measurement pad can be specified, so that it is possible to avoid the measurement position deviation for each measurement, It can be expected to secure measurement accuracy in high-frequency measurement and improve measurement reproducibility.

【０１１９】なお、第７の実施の形態にかかるパッド形
状では、第６の実施の形態の場合よりボンディング領域
を多く確保できる利点もある。The pad shape according to the seventh embodiment has an advantage that a larger bonding area can be secured as compared with the case of the sixth embodiment.

【０１２０】なお、図１２（ａ）に示すように、コプレ
ーナ線路構造の場合は、信号線がある程度長いと、信号
線の両側のＧＮＤ線に電位差を生じやすいため、パッド
のすぐ近くに、両ＧＮＤ線間を接続するための電気的な
ブリッジ４６０を形成して電位差の発生を解消してい
る。ブリッジ４６０の下には、信号線４３０との電気的
ショートを防ぐため、ＢＣＢ、ポリイミドなどの誘電体
層４６５が形成される。なお、ブリッジ４６０をボンデ
ィングワイヤで形成することもできる。この場合の絶縁
体は空気となる。As shown in FIG. 12A, in the case of the coplanar line structure, if the signal line is long to some extent, a potential difference easily occurs between the GND lines on both sides of the signal line. An electrical bridge 460 for connecting the GND lines is formed to eliminate the potential difference. A dielectric layer 465 such as BCB or polyimide is formed under the bridge 460 to prevent an electrical short circuit with the signal line 430. The bridge 460 can also be formed by a bonding wire. The insulator in this case is air.

【０１２１】なお、第７の実施の形態にかかるパッド形
状は、コプレーナ線路構造のＭＭＩＣチップのみなら
ず、第６の実施の形態で説明したようなマイクロストリ
ップ線路構造や逆マイクロストリップ線路構造を採用す
るＭＭＩＣチップにおいても有効である。The pad shape according to the seventh embodiment is not limited to the MMIC chip having the coplanar line structure, and the microstrip line structure or the reverse microstrip line structure as described in the sixth embodiment is adopted. It is also effective for the MMIC chip that is used.

【０１２２】（第８の実施の形態）本発明の第８の実施
の形態について、図１３（ａ）、図１３（ｂ）を参照し
て説明する。第８の実施の形態におけるＭＭＩＣチップ
も、第６の実施の形態同様、主に回路形成領域の周囲に
設けられるＩ／Ｏパッドのパターンに特徴を有するもの
である。(Eighth Embodiment) An eighth embodiment of the present invention will be described with reference to FIGS. 13 (a) and 13 (b). Like the sixth embodiment, the MMIC chip according to the eighth embodiment is also characterized by the pattern of I / O pads provided mainly around the circuit formation region.

【０１２３】図１３（ａ）は、第８の実施の形態にかか
るＭＭＩＣチップの高周波特性測定部であるＩ／Ｏパッ
ドの一部を示した平面図である。また、図１３（ｂ）
は、図１３（ａ）中の切断線Ｄ−Ｄ’における断面図で
ある。図１３（ｂ）に示すように、ここでは、伝送線路
として、逆マイクロストリップ線路を採用するＭＭＩＣ
チップを例に挙げた。逆マイクロストリップ線路構造で
は、信号線４３０とＧＮＤ線の位置が誘電体層４５０を
挟んで上下で逆となる。FIG. 13A is a plan view showing a part of the I / O pad which is the high frequency characteristic measuring section of the MMIC chip according to the eighth embodiment. Also, FIG. 13 (b)
FIG. 14 is a cross-sectional view taken along the section line DD ′ in FIG. As shown in FIG. 13B, here, an MMIC that employs an inverted microstrip line as a transmission line.
The chip is taken as an example. In the inverted microstrip line structure, the positions of the signal line 430 and the GND line are upside down with the dielectric layer 450 interposed therebetween.

【０１２４】第８の実施の形態にかかる特徴は、信号線
用パッド４３０ａの先端部に隣接し、その左右両側のパ
ッドと接触しない程度の位置に、プローブヘッド接触領
域４４０ａを特定するための目印となるＬ字型やＴ字型
等のガイドパターン４７０ａ、４７０ｂを形成している
ことである。パターンを形成する材料は、金属薄膜、抵
抗体、絶縁体いずれかの材料でもよい。ここでは、信号
線用のパッド４４０ａとＧＮＤ線用のパッド４２０ａ、
４２０ｂとして同一形状を用い形状自体では信号線とＧ
ＮＤ線の区別をつけていないが、例えばガイドパターン
の形状、長さおよび太さ等を左右で変えることにより、
ボンディングミスの防止は可能である。The feature of the eighth embodiment is that it is a mark for identifying the probe head contact area 440a at a position adjacent to the tip of the signal line pad 430a and not in contact with the pads on the left and right sides thereof. That is, L-shaped or T-shaped guide patterns 470a and 470b are formed. The material forming the pattern may be any one of a metal thin film, a resistor and an insulator. Here, the pad 440a for the signal line and the pad 420a for the GND line,
The same shape is used as 420b, and the shape itself has a signal line and a G
Although the ND line is not distinguished, for example, by changing the shape, length, thickness, etc. of the guide pattern on the left and right,
Bonding mistakes can be prevented.

【０１２５】この結果、第６の実施の形態におけるＭＭ
ＩＣチップと同様に、測定パッドに接触させるネットワ
ークアナライザのプローブヘッド接触領域４４０ａの位
置を特定できるため、測定毎の測定位置ずれを回避する
ことが可能となり、高周波測定における測定精度の確保
ならびに測定の再現性の向上が期待できる。As a result, the MM in the sixth embodiment
Similar to the IC chip, the position of the probe head contact region 440a of the network analyzer that is brought into contact with the measurement pad can be specified, so that it is possible to avoid the measurement position deviation for each measurement and to secure the measurement accuracy in the high frequency measurement and to perform the measurement. Improvement of reproducibility can be expected.

【０１２６】なお、目印になるガイドパターンは、Ｔ字
型，Ｌ字型のどちらも効果があるが、金属パターンでＴ
字型を形成した場合、ボンディングワイヤによる信号線
とＧＮＤ線との電気的ショートを防ぐ意味では、Ｌ字型
の方が有利である。勿論、それ以外のパターンでもかま
わない。The guide pattern serving as a mark is effective for both the T-shaped and L-shaped guide patterns, but the guide pattern for the metallic pattern is T-shaped.
In the case of forming an L-shape, the L-shape is more advantageous in the sense that an electrical short between the signal line and the GND line due to the bonding wire is prevented. Of course, any other pattern may be used.

【０１２７】第８の実施の形態にかかるパッド周囲の構
成は、コプレーナ線路構造のＭＭＩＣチップのみなら
ず、第６の実施の形態で説明したようなマイクロストリ
ップ線路構造や逆マイクロストリップ線路構造を採用す
るＭＭＩＣチップにおいても有効である。The structure around the pad according to the eighth embodiment employs not only the MMIC chip having the coplanar line structure but also the microstrip line structure or the reverse microstrip line structure as described in the sixth embodiment. It is also effective for the MMIC chip that is used.

【０１２８】（第９の実施の形態）本発明の第９の実施
の形態について、図１４（ａ）〜図１５（ｂ）を参照し
て説明する。図１４（ａ）、図１４（ｂ）は、チップ周
縁部の構成を概略的に示す平面図である。便宜上、チッ
プ内側の回路形成部は図示を省略している。(Ninth Embodiment) A ninth embodiment of the present invention will be described with reference to FIGS. 14 (a) to 15 (b). 14 (a) and 14 (b) are plan views schematically showing the configuration of the peripheral portion of the chip. For convenience, the circuit forming portion inside the chip is not shown.

【０１２９】ここでは、基板４９０の四辺それぞれに信
号線用パッド４３０ａとＧＮＤ線用パッド４２０ａ、４
２０ｂを形成した例を示している。また、このＭＭＩＣ
チップにおいては、ＧＮＤの強化のため、回路形成部の
みならず基板外周の端部に沿ってもＧＮＤ線が設けられ
ている。なお、図示は省略したが、信号線用パッド４３
０ａおよびＧＮＤ線用パッド４２０ａ、４２０ｂのパタ
ーンは、第６〜第８の実施の形態に示したいずれかのパ
ターンが採用され、プローブヘッドをあてる領域の特定
がしやすくなっているものとする。Here, the signal line pad 430a and the GND line pad 420a, 4a and 4d are provided on each of the four sides of the substrate 490.
The example which formed 20b is shown. Also, this MMIC
In the chip, in order to strengthen the GND, the GND line is provided not only along the circuit forming portion but also along the edge of the outer periphery of the substrate. Although not shown, the signal line pad 43
It is assumed that any of the patterns shown in the sixth to eighth embodiments is adopted as the pattern of the 0a and GND line pads 420a and 420b, and the area to which the probe head is applied can be easily identified.

【０１３０】図１４（ａ）に示す平面構成において特徴
的なことは、各ＧＮＤ線用のパッド４２０ａ、４２０ｂ
に隣接する位置のＧＮＤ線に窪みパターン４７５が形成
されている点である。また、図１４（ｂ）に示す平面構
成では、窪みパターン４７５の代わりにスリット４８０
が形成されている。A characteristic of the plane structure shown in FIG. 14A is that pads 420a and 420b for each GND line are provided.
The point is that the depression pattern 475 is formed on the GND line at a position adjacent to. Further, in the plane configuration shown in FIG. 14B, the slit 480 is used instead of the depression pattern 475.
Are formed.

【０１３１】高周波特性の測定の際は、プローブヘッド
をまずパッドの先端部に接触させ、さらにこのプローブ
をパッド中央の測定位置まで滑らすように移動させる。
ここで、最初にプローブヘッドをあてるプローブヘッド
接触領域については、第６〜第８の実施の形態において
説明したように、パッドの先端に突起部を設けたり、ガ
イドパターンを設けることにより特定することができ
る。When measuring the high frequency characteristics, the probe head is first brought into contact with the tip of the pad, and the probe is slid to the measurement position in the center of the pad.
Here, the probe head contact area to which the probe head is initially applied should be specified by providing a protrusion at the tip of the pad or providing a guide pattern, as described in the sixth to eighth embodiments. You can

【０１３２】本実施の形態では、さらにスリット４８０
や窪みパターン４７５が設けられているため、スリット
４８０の位置や、窪みパターン４７５の深さ位置を参照
して、プローブヘッドを滑らせる距離、即ちパッド上の
移動停止位置も特定することが可能となる。In this embodiment, the slit 480 is further added.
Since the groove pattern 475 is provided, it is possible to specify the distance at which the probe head slides, that is, the movement stop position on the pad, by referring to the position of the slit 480 and the depth position of the groove pattern 475. Become.

【０１３３】即ち、上述した第６〜第８の実施の形態に
おけるパターンを採用することで図１４（ａ）、図１４
（ｂ）中におけるＸ方向のプローブヘッドの位置が特定
され、さらに、窪みパターン４７５やスリット４８０を
設けることにより、Ｙ方向のプローブヘッドの位置が特
定できることとなる。よって、さらに、測定の測定精度
や再現性を向上させることができる。なお、ここに示し
たパターン以外にも、Ｙ方向のプローブヘッドの位置が
特定できるパターンであればどのようなパターンを採用
してもよい。That is, by adopting the patterns in the sixth to eighth embodiments described above, FIG.
The position of the probe head in the X direction in (b) is specified, and the position of the probe head in the Y direction can be specified by providing the depression pattern 475 and the slit 480. Therefore, the measurement accuracy and reproducibility of the measurement can be further improved. In addition to the patterns shown here, any pattern may be adopted as long as the position of the probe head in the Y direction can be specified.

【０１３４】なお、パッドパターンは、信号線用パッド
４３０ａ、ＧＮＤ線用パッド４２０ａ、４２０ｂのいず
れの場合も角部を削りとったパターンにすることが好ま
しい。It should be noted that the pad pattern is preferably a pattern in which the corners are removed in any of the signal line pad 430a and the GND line pads 420a and 420b.

【０１３５】図１５（ａ）、１５（ｂ）は、ＭＭＩＣチ
ップ上のＩ／Ｏパッドとこれを実装するパッケージ上の
電極パッドとをボンディングワイヤで接続した状態を示
す概略平面図である。図１５（ａ）は、ＭＭＩＣチップ
がパッケージの所定の位置に精度良く搭載された場合、
図１５（ｂ）は、パッケージ上のＭＭＩＣチップの固定
位置が所定の位置からずれてしまった場合を示す。FIGS. 15A and 15B are schematic plan views showing a state in which the I / O pad on the MMIC chip and the electrode pad on the package for mounting the I / O pad are connected by bonding wires. FIG. 15A shows that when the MMIC chip is accurately mounted at a predetermined position of the package,
FIG. 15B shows a case where the fixed position of the MMIC chip on the package is displaced from the predetermined position.

【０１３６】ＭＭＩＣチップが所定位置に精度良く搭載
された場合は、ＭＭＩＣチップ上の各パッドとパッケー
ジ上の電極パッドはボンディングワイヤで良好に接続さ
れるが、ＭＭＩＣチップの固定位置がずれた場合は、ワ
イヤのたわみなどでワイヤと隣接パッドとが電気的にシ
ョートしてしまう危険性がある。特に、ここではＭＭＩ
Ｃチップやパッケージ上の電極パッドのピッチに余裕が
ある為顕著ではないが、さらに小型化することを考えた
場合には、ワイヤーのたわみなどで隣接パッドとショー
トしてしまう危険性がある。このような場合、パッドパ
ターンが角を取った形状となっていれば、ショートは起
こりにくい。また、一般に膜の剥離はパターンの角部か
ら発生するため、角を丸めると膜がはがれにくく効果を
有する。When the MMIC chip is accurately mounted at a predetermined position, each pad on the MMIC chip and the electrode pad on the package are well connected by a bonding wire, but when the fixed position of the MMIC chip is deviated. There is a risk that the wire and the adjacent pad may be electrically short-circuited due to bending of the wire. Especially here, MMI
This is not remarkable because there is a margin in the pitch of the electrode pads on the C chip and the package, but in the case of further miniaturization, there is a risk of short-circuiting with an adjacent pad due to bending of the wire. In such a case, if the pad pattern has a rounded corner, a short circuit is unlikely to occur. Further, since peeling of the film generally occurs from the corners of the pattern, rounding the corners has the effect of preventing the film from peeling off.

【０１３７】以上、各実施の形態に沿って本発明につい
て説明したが、本発明はこれに限られるものではない。Although the present invention has been described with reference to the respective embodiments, the present invention is not limited to this.

【０１３８】[0138]

【発明の効果】以上説明したように、分布定数回路と他
の集中定数回路等を三次元的に形成したマイクロ波集積
回路素子によれば、チップ面積の縮小化を図ることがで
きる。また、微細加工が必要となる集中定数回路等を半
導体基板表面に形成し、比較的微細加工の必要性が少な
い分布定数回路を誘電体層層を介して上層に形成し、さ
らに分布定数回路を構成する誘電体層層を樹脂材料で形
成すれば、簡易なプロセスでマイクロ波集積回路を形成
することが可能である。As described above, according to the microwave integrated circuit element in which the distributed constant circuit and other lumped constant circuits are three-dimensionally formed, the chip area can be reduced. In addition, a lumped constant circuit that requires fine processing is formed on the surface of the semiconductor substrate, and a distributed constant circuit with a relatively small need for fine processing is formed on the upper layer through the dielectric layer. If the constituent dielectric layer is formed of a resin material, it is possible to form a microwave integrated circuit by a simple process.

【０１３９】また、Ｉ／Ｏパッドを薄膜回路形成領域に
一部重複するように形成すれば、チップ面積をより縮小
化することができる。If the I / O pad is formed so as to partially overlap the thin film circuit forming region, the chip area can be further reduced.

【０１４０】このように、本発明のマイクロ波集積回路
素子によれば、チップの小型化、プロセスの簡易化等が
可能であり、より安価な製品を提供できる。As described above, according to the microwave integrated circuit device of the present invention, it is possible to reduce the size of the chip, simplify the process, etc., and provide a cheaper product.

【０１４１】また、Ｉ／Ｏパッドのパターンに突起部も
しくはパターン近傍にガイドパターンを備えることによ
り、ＭＭＩＣチップの特性測定の際の測定装置を特定す
ることができ、測定精度を向上させ、チップの信頼性を
高めることができる。Also, by providing the I / O pad pattern with a guide pattern near the protrusions or in the vicinity of the pattern, it is possible to specify the measuring device for measuring the characteristics of the MMIC chip, improve the measurement accuracy, and The reliability can be increased.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの断面図である。FIG. 1 is a sectional view of an MMIC chip according to a first embodiment of the present invention.

【図２】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの製造工程を説明するための各工程におけるチップ
の断面図である。FIG. 2 is a sectional view of a chip in each step for explaining a manufacturing step of the MMIC chip according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態におけるＭＭＩＣチ
ップの製造工程を説明するための各工程におけるチップ
の断面図である。FIG. 3 is a cross-sectional view of the MMIC chip in each step for explaining the manufacturing step of the MMIC chip according to the first embodiment of the present invention.

【図４】本発明の第２の実施の形態におけるＭＭＩＣチ
ップの断面図である。FIG. 4 is a sectional view of an MMIC chip according to a second embodiment of the present invention.

【図５】本発明の第３の実施の形態におけるＭＭＩＣチ
ップの斜視図である。FIG. 5 is a perspective view of an MMIC chip according to a third embodiment of the present invention.

【図６】本発明の第４の実施の形態におけるＭＭＩＣチ
ップの斜視図である。FIG. 6 is a perspective view of an MMIC chip according to a fourth embodiment of the present invention.

【図７】本発明の第５の実施の形態におけるＭＭＩＣチ
ップ端部の平面図、断面図および等価回路図である。FIG. 7 is a plan view, a cross-sectional view, and an equivalent circuit diagram of an MMIC chip end portion according to a fifth embodiment of the present invention.

【図８】本発明の第５の実施の形態におけるＭＭＩＣチ
ップの別の構成例を示すＭＭＩＣチップの断面図であ
る。FIG. 8 is a sectional view of an MMIC chip showing another configuration example of the MMIC chip according to the fifth embodiment of the present invention.

【図９】本発明の第１〜第５の実施の形態におけるＭＭ
ＩＣチップ上に形成される薄膜回路の一例を示す等価回
路である。FIG. 9 is a MM according to the first to fifth embodiments of the present invention.
It is an equivalent circuit showing an example of a thin film circuit formed on an IC chip.

【図１０】本発明の第６の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図であるFIG. 10 is an MMIC according to a sixth embodiment of the present invention.
It is the top view and sectional drawing of the tip end part.

【図１１】本発明の第６の実施の形態におけるＭＭＩＣ
チップ端部の平面図である。FIG. 11 is an MMIC according to a sixth embodiment of the present invention.
It is a top view of a tip end part.

【図１２】本発明の第７の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図である。FIG. 12 is an MMIC according to a seventh embodiment of the present invention.
It is a top view and a sectional view of an end part of a chip.

【図１３】本発明の第８の実施の形態におけるＭＭＩＣ
チップ端部の平面図および断面図である。FIG. 13 is an MMIC in an eighth embodiment of the present invention.
It is a top view and a sectional view of an end part of a chip.

【図１４】本発明の第９の実施の形態におけるＭＭＩＣ
チップの概略平面図である。FIG. 14 is an MMIC according to a ninth embodiment of the present invention.
It is a schematic plan view of a chip.

【図１５】本発明の第９の実施の形態におけるＭＭＩＣ
チップとパッケージ間のボンディング状態を示す平面図
である。FIG. 15 is an MMIC according to a ninth embodiment of the present invention.
It is a plan view showing a bonding state between a chip and a package.

【図１６】従来の薄膜型マイクロストリップ線路構造を
有するＭＭＩＣチップの断面図である。FIG. 16 is a cross-sectional view of an MMIC chip having a conventional thin film type microstrip line structure.

【図１７】従来の薄膜型マイクロストリップ線路構造を
有するＭＭＩＣチップの端部の平面図、断面図および等
価回路図である。FIG. 17 is a plan view, a cross-sectional view, and an equivalent circuit diagram of an end portion of an MMIC chip having a conventional thin film type microstrip line structure.

【図１８】従来のＭＭＩＣチップの特性測定時の状態を
示すＭＭＩＣチップ端部の平面図である。FIG. 18 is a plan view of an end portion of an MMIC chip showing a state when measuring characteristics of a conventional MMIC chip.

【図１９】ネットワークアナライザを用いた従来のＭＭ
ＩＣチップの周波数特性の測定結果例を示すグラフであ
る。FIG. 19 is a conventional MM using a network analyzer.
It is a graph which shows the example of a measurement result of the frequency characteristic of an IC chip.

【符号の説明】[Explanation of symbols]

１０、２１０・・ＧａＡｓ基板 ２０・・Ｔ型ゲート ３０ａ・・ソース ３０ｂ・・ドレイン ４０・・電極 ５０、２３０・・シリコン窒化膜 ６０、２５０・・薄膜抵抗 ７０・・配線 ８０・・絶縁体層 ９０、２４０、４２０・・ＧＮＤ線 １００、２６０、４５０・・誘電体層 １０５、２６５・・ビアホール １１０、２８０、４３０・・信号線 ３００、３１０・・Ｉ／Ｏパッド ４２０ａ、４２０ｂ・・ＧＮＤ線用パッド ４３０ａ・・信号線用パッド 10, 210 ... GaAs substrate 20 ... T type gate 30a ... source 30b ... Drain 40 ... Electrode 50, 230 ... Silicon nitride film 60, 250 ... Thin film resistors 70..Wiring 80 .. Insulator layer 90, 240, 420 ... GND line 100, 260, 450 ... Dielectric layer 105, 265 ... Beer holes 110, 280, 430 ... Signal lines 300, 310 ... I / O pads 420a, 420b ... Pads for GND line 430a ... Signal line pad

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 直子 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 研究開発センター内 (56)参考文献 特開 平８−316245（ＪＰ，Ａ) 特開 平９−17959（ＪＰ，Ａ) 特開 平４−68703（ＪＰ，Ａ) 特開 平８−203906（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01P 3/08 H03F 3/60 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Naoko Ono 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Toshiba Research and Development Center Co., Ltd. (56) Reference JP-A-8-316245 (JP, A) JP Hei 9-17959 (JP, A) JP Hei 4-68703 (JP, A) JP Hei 8-203906 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 21 / 822 H01L 27/04 H01P 3/08 H03F 3/60

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板と、 前記半導体基板表面に形成された、第１回路と、 前記第１回路上に形成された第１絶縁体層と、 前記第１絶縁体層上に形成され、前記第１絶縁体層を介
して、前記第１回路の少なくとも一部に重複するように
形成された第２回路とを有し、 前記第１回路は、能動素子を含む集中定数回路を有し、 前記第２回路は、前記第１絶縁体層上に形成された第１
導電体、前記第１導電体上に形成された第２絶縁体層お
よび前記第２絶縁体層上に形成された第２導電体とで構
成される分布定数回路を有し、集中定数回路を含まず、 さらに、前記第２回路は、前記能動素子の上方に形成さ
れたビアホールを介して、前記集中定数回路に接続され
ている ことを特徴とするマイクロ波集積回路素子。1. A semiconductor substrate, a first circuit formed on the surface of the semiconductor substrate, a first insulator layer formed on the first circuit, and a first insulator layer formed on the first insulator layer, A second circuit formed so as to overlap at least a part of the first circuit via the first insulator layer, the first circuit having a lumped constant circuit including an active element. The second circuit is a first circuit formed on the first insulator layer.
A distributed constant circuit including a conductor, a second insulator layer formed on the first conductor, and a second conductor formed on the second insulator layer is provided. nOT iNCLUDED, further wherein the second circuit is above the formation of the active element
Connected to the lumped constant circuit via a via hole
Microwave integrated circuit device characterized by being. 【請求項２】 前記第２導電体は、複数本の帯状線路で
構成され、単一の前記ビアホールを介して、 少なくとも２本以上の
前記帯状線路と前記第１回路との電気的な接続が行われ
ることを特徴とする請求項１に記載のマイクロ波集積回
路素子。2. The second conductor is composed of a plurality of strip lines, and at least two strip lines are electrically connected to the first circuit via the single via hole. The microwave integrated circuit device according to claim 1, which is performed. 【請求項３】 前記能動素子は、ＨＥＭＴであり、 前記第２回路は、 前記第１絶縁体層を介して、前記ＨＥＭＴを除く前記第
１回路と一部重複して形成されることを特徴とする請求
項１もしくは２に記載のマイクロ波集積回路素子。3. The active element is a HEMT, and the second circuit is formed via the first insulator layer so as to partially overlap with the first circuit except the HEMT. The microwave integrated circuit element according to claim 1 or 2. 【請求項４】 前記分布定数回路は、マイクロストリッ4. The distributed constant circuit is a microstrip.
プ線路を含むことを特徴とする請求項１から３のいずれAny of claims 1 to 3, characterized in that it includes a plan line.
か１項に記載のマイクロ波集積回路素子。2. The microwave integrated circuit device according to item 1.
JP06165198A 1997-03-14 1998-03-12 Microwave integrated circuit device Expired - Fee Related JP3535376B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP06165198A JP3535376B2 (en) 1997-03-14 1998-03-12 Microwave integrated circuit device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP6141097 1997-03-14
JP9-61410 1997-03-14
JP06165198A JP3535376B2 (en) 1997-03-14 1998-03-12 Microwave integrated circuit device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003122796A Division JP4330919B2 (en) 1997-03-14 2003-04-25 Microwave integrated circuit element

Publications (2)

Publication Number Publication Date
JPH10321804A JPH10321804A (en) 1998-12-04
JP3535376B2 true JP3535376B2 (en) 2004-06-07

Family

ID=26402443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06165198A Expired - Fee Related JP3535376B2 (en) 1997-03-14 1998-03-12 Microwave integrated circuit device

Country Status (1)

Country Link
JP (1) JP3535376B2 (en)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4693959B2 (en) * 2000-06-13 2011-06-01 Ｏｋｉセミコンダクタ株式会社 Manufacturing method of semiconductor device
JP3511172B2 (en) 2001-03-30 2004-03-29 富士通カンタムデバイス株式会社 High frequency semiconductor device
EP2849543B1 (en) * 2013-09-12 2021-02-24 Socionext Inc. Components and circuits for output termination
JP2018125336A (en) 2017-01-30 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 Semiconductor chip
WO2023210324A1 (en) * 2022-04-27 2023-11-02 ソニーセミコンダクタソリューションズ株式会社 Solid-state imaging device and electronic apparatus

Also Published As

Publication number Publication date
JPH10321804A (en) 1998-12-04

Similar Documents

Publication Publication Date Title
US6472738B2 (en) Compound semiconductor device
US7312482B2 (en) Semiconductor device, power amplifier device and PC card
US20030183884A1 (en) Interdigital capacitor and method for adjusting the same
US6661078B2 (en) Inductance element and semiconductor device
EP0015709B1 (en) Constructional arrangement for semiconductor devices
JP4330919B2 (en) Microwave integrated circuit element
JP3535376B2 (en) Microwave integrated circuit device
US6313512B1 (en) Low source inductance compact FET topology for power amplifiers
JP4015746B2 (en) Semiconductor device
JPH08172161A (en) Inductor element and its manufacture and monolithic microwave integrated circuit using the same
US6768400B2 (en) Microstrip line having a linear conductor layer with wider and narrower portions
JP3455413B2 (en) Semiconductor device
US6249013B1 (en) Microwave-millimeter wave circuit device and method for manufacturing the same
JP3115611B2 (en) High power pre-matched MMIC transistor with improved ground potential continuity
JP3004882B2 (en) Spiral inductor, microwave amplifier circuit and microwave amplifier
JP3290360B2 (en) Microwave integrated circuit
JPH05335487A (en) Transmission circuit element
JP2000269429A (en) Semiconductor integrated circuit
JP3209268B2 (en) Field effect transistor and its active circuit
US4786881A (en) Amplifier with integrated feedback network
JPS6056306B2 (en) Microwave IC device and its manufacturing method
JPH11163272A (en) Microwave circuit
JP3631428B2 (en) Semiconductor device having flip-chip mounting structure
JPH01173761A (en) High-frequency transistor
JPH07321130A (en) Semiconductor device

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040302

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040311

LAPS Cancellation because of no payment of annual fees