JP3535016B2 - Frequency synthesizer and output frequency control method in frequency synthesizer - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、特に無線通信シ
ステムの送受信装置に用いられる周波数シンセサイザに
おいて、従来の構成の周波数シンセサイザと同一の周波
数を生成することができ、かつ、低コストで小型化にす
ることができる周波数シンセサイザおよび周波数シンセ
サイザにおける出力周波数の制御方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is particularly applicable to a frequency synthesizer used in a transmitter / receiver of a wireless communication system, capable of generating the same frequency as that of a frequency synthesizer having a conventional configuration, and at the same time, it can be made compact at low cost. The present invention relates to a frequency synthesizer that can be used and a method of controlling an output frequency in the frequency synthesizer.

【０００２】[0002]

【従来の技術】図２１は、例えばＰｒｏｃｅｅｄｉｎｇ
ｓ ｏｆ ｔｈｅ ＩＥＥＥ，ＶＯＬ．８３，ＮＯ．
４，ＡＰＲＩＬ １９９５の３８頁から６３頁に記載さ
れたＡ．Ａ．Ａｂｉｄｉ“Ｌｏｗ−Ｐｏｗｅｒ Ｒａｄ
ｉｏ−Ｆｒｅｑｕｅｎｃｙ ＩＣ’ｓ ｆｏｒ Ｐｏｒ
ｔａｂｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”などに示
された直接ディジタルシンセサイザと直交ミクサとを組
み合わせた従来の周波数シンセサイザを示す構成図であ
る。図において、４０は周波数設定データおよび符号判
定用信号の設定手段、５０はＤＤＳの基準クロック、５
１（５１ａ，５１ｂ）は直接ディジタルシンセサイザ
（ＤＤＳ）、５２（５２ａ，５２ｂ）は帯域通過フィル
タ（ＢＰＦ）である。６０は周波数設定データおよび符
号判定用信号の設定手段４０、ＤＤＳの基準クロック５
０およびＤＤＳ５１とからなるベースバンド信号源であ
る。2. Description of the Related Art FIG. 21 shows, for example, Proceeding.
s of the IEEE, VOL. 83, NO.
4, APRIL 1995, pages 38-63. A. Abidi "Low-Power Rad
io-Frequency IC's for Por
1 is a block diagram showing a conventional frequency synthesizer in which a direct digital synthesizer shown in "table Communications" and a quadrature mixer are combined. In the figure, reference numeral 40 is frequency setting data and code determination signal setting means, and 50 is a DDS. Reference clock, 5
1 (51a, 51b) is a direct digital synthesizer (DDS), and 52 (52a, 52b) is a band pass filter (BPF). Reference numeral 60 designates frequency setting data and code determination signal setting means 40, and DDS reference clock 5
0 and DDS 51 are baseband signal sources.

【０００３】また、５３は局部発振器、５５は９０度位
相回路、５６（５６ａ，５６ｂ）はミクサであり、５４
は９０度位相回路５５およびミクサ５６とからなる直交
ミクサである。５７は加算／減算器である。図２１に示
す従来の構成によるシンセサイザにおいては、ＢＰＦ５
２により帯域外のスプリアスが抑制されたＤＤＳ５１の
出力波は、直交ミクサ５４により局部発振器５３の出力
波と周波数混合され、そして加算／減算器５７により所
望の周波数が出力される。なお、以下の説明でのΘ
（ｔ）は位相データを表す記号であり、このΘ（ｔ）は
ＤＤＳ５１の出力波の位相を２πで正規化した値であ
り、０から１の範囲の離散値である。Reference numeral 53 is a local oscillator, 55 is a 90-degree phase circuit, and 56 (56a, 56b) is a mixer.
Is a quadrature mixer including a 90-degree phase circuit 55 and a mixer 56. 57 is an adder / subtractor. In the conventional synthesizer shown in FIG. 21, the BPF5
The output wave of the DDS 51 in which the spurious outside the band is suppressed by 2 is frequency-mixed with the output wave of the local oscillator 53 by the quadrature mixer 54, and the desired frequency is output by the adder / subtractor 57. In the following explanation,
(T) is a symbol representing phase data, and Θ (t) is a value obtained by normalizing the phase of the output wave of the DDS 51 by 2π, and is a discrete value in the range of 0 to 1.

【０００４】図２２は従来の直接ディジタルシンセサイ
ザを示す構成図である。図において、４１は位相アキュ
ムレータ、４２は位相・振幅変換用メモリ、４３はディ
ジタル−アナログ変換回路（ＤＡＣ）、５０はＤＤＳの
基準クロックである。位相・振幅変換用メモリ４２には
位相データΘ（ｔ）に応じた正弦波の振幅データが格納
されている。FIG. 22 is a block diagram showing a conventional direct digital synthesizer. In the figure, 41 is a phase accumulator, 42 is a phase / amplitude conversion memory, 43 is a digital-analog conversion circuit (DAC), and 50 is a DDS reference clock. The phase / amplitude conversion memory 42 stores amplitude data of a sine wave corresponding to the phase data Θ (t).

【０００５】次に動作について説明する。図２３は従来
の直接ディジタルシンセサイザの内部データの変化を示
す説明図である。ＤＤＳ５１では、まず位相アキュムレ
ータ４１において周波数設定デ−タｋ（ワード長Ｌビッ
ト）を累算する（図２３（ａ））。次に、累算結果σ
（ｔ）の値を判断し、（ワード長Ｌビット）が２^L より
小さい場合、σ（ｔ）の上位Ｍビットを位相データΘ
（ｔ）（０≦Θ（ｔ）＜１）とし位相・振幅変換用メモ
リ４２に出力する。一方、累算結果σ（ｔ）の値が、２
^L 以上の場合、位相アキュムレータ４１ではオーバーフ
ローが生じ、σ（ｔ）から２^L を引いた値が新しいσ
（ｔ）となる（図２３（ａ））。そして、この新しいσ
（ｔ）の上位Ｍビットを位相データΘ（ｔ）とし位相・
振幅変換用メモリ４２に出力する。Next, the operation will be described. FIG. 23 is an explanatory diagram showing changes in internal data of a conventional direct digital synthesizer. In the DDS 51, first, the phase accumulator 41 accumulates the frequency setting data k (word length L bits) (FIG. 23 (a)). Next, the accumulation result σ
When the value of (t) is judged and (word length L bits) is smaller than 2 ^L , the upper M bits of σ (t) are set to the phase data Θ.
(T) (0 ≦ Θ (t) <1) and output to the phase / amplitude conversion memory 42. On the other hand, the value of the accumulation result σ (t) is 2
^{When L} or more, overflow occurs in the phase accumulator 41, and the value obtained by subtracting 2 ^L from σ (t) is the new σ.
(T) (FIG. 23 (a)). And this new σ
The upper M bits of (t) are phase data Θ (t) and the phase
Output to the amplitude conversion memory 42.

【０００６】次に、この位相・振幅変換用メモリ４２に
おいて位相データΘ（ｔ）に応じた正弦波の振幅デ−タ
ｓｉｎ（２πΘ（ｔ））（ワード長Ｎビット）に変換し
（図２３（ｂ））、そして、ＤＡＣ４３においてアナロ
グ波形に変換する（図２３（ｃ））。以上のディジタル
演算は基準クロック５０に同期し実施される。ＤＡＣ４
３の出力波に含まれる基準クロック５０成分や高調波成
分などのスプリアス成分はＢＰＦ５２で除去される。ま
た、ＤＤＳ５１ａとＤＤＳ５１ｂの出力波の位相差は９
０°である。従って、ＤＤＳ５１ａおよびＤＤＳ５１ｂ
の電源投入時のＤＤＳ５１ａの位相データΘ（ｔ）の初
期値をΘ（ｔ＝０）とすると、ＤＤＳ５１ｂの位相デー
タΘ（ｔ＝０）の初期値はΘ（ｔ＝０）＋２^L-2 であ
る。Next, in the phase / amplitude conversion memory 42, the sine wave amplitude data sin (2πθ (t)) (word length N bits) corresponding to the phase data Θ (t) is converted (FIG. 23). (B)), and it is converted into an analog waveform in the DAC 43 (FIG. 23 (c)). The above digital operation is performed in synchronization with the reference clock 50. DAC4
The BPF 52 removes spurious components such as the reference clock 50 component and the harmonic components contained in the output wave of No. 3. Also, the phase difference between the output waves of DDS51a and DDS51b is 9
It is 0 °. Therefore, DDS51a and DDS51b
When the initial value of the phase data Θ (t) of the DDS 51a when the power is turned on is Θ (t = 0), the initial value of the phase data Θ (t = 0) of the DDS 51b is Θ (t = 0) +2 ^L-2 Is.

【０００７】図２１に示すＤＤＳ５１の出力周波数ｆ_s
は次式で与えられる。The output frequency f _{s of the} DDS 51 shown in FIG.
Is given by

【０００８】 ｆ_s ＝ｋ・ｆ_ck／２^L ・・・（１） ただし、ｆ_ckは基準クロック５０の出力周波数である。F _s = k · f _ck / 2 ^L (1) where f _ck is the output frequency of the reference clock 50.

【０００９】式（１）からも明らかなように、このＤＤ
Ｓ５１では周波数設定データｋのワード長を多ビット化
することにより、他の特性の劣化をきたさずに容易に高
周波数分解能が得られる。またＤＤＳ５１では、ディジ
タル演算により出力波を生成するため、高速に周波数を
変化できる利点がある。As is clear from the equation (1), this DD
In S51, by increasing the word length of the frequency setting data k to a large number of bits, it is possible to easily obtain a high frequency resolution without degrading other characteristics. Further, in the DDS 51, since the output wave is generated by digital calculation, there is an advantage that the frequency can be changed at high speed.

【００１０】次に、図２１の周波数シンセサイザの動作
について説明する。まず、ＢＰＦ５２ａを通過したＤＤ
Ｓ５１ａの出力波を正弦波ｄ₁ （ｔ）とし、ＢＰＦ５２
ｂを通過したＤＤＳ５１ｂの出力波を余弦波ｄ₂ （ｔ）
とする。これら時間波形ｄ₁ （ｔ）およびｄ₂ （ｔ）は
次式で与えられる。Next, the operation of the frequency synthesizer shown in FIG. 21 will be described. First, the DD that has passed through the BPF 52a
The output wave of S51a is a sine wave d ₁ (t), and the BPF 52
The output wave of the DDS 51b that has passed through b is the cosine wave d ₂ (t)
And These time waveforms d ₁ (t) and d ₂ (t) are given by the following equation.

【００１１】 ｄ₁ （ｔ）＝ｓｉｎ（ω_s ｔ） ｄ₂ （ｔ）＝ｃｏｓ（ω_s ｔ） ・・・（２） ただし、ω_s はＤＤＳの出力角周波数である。[0011] _{d 1 (t) = sin (} ω s t) d 2 (t) = cos (ω s t) However ··· (2), ω _s is the DDS output angular frequency.

【００１２】時間波形ｄ₁ （ｔ）およびｄ₂ （ｔ）は直
交ミクサ５４のベースバンド信号として入力される。局
部発振器５３からの出力波（角周波数ω_c ）は直交ミク
サの局部発振波として入力される。このとき直交ミクサ
５４から出力される時間波形ｍ₁ （ｔ）およびｍ₂
（ｔ）は次式で与えられる。The time waveforms d ₁ (t) and d ₂ (t) are input as baseband signals of the quadrature mixer 54. The output wave (angular frequency ω _c ) from the local oscillator 53 is input as the local oscillating wave of the quadrature mixer. At this time, the time waveforms m ₁ (t) and m ₂ output from the quadrature mixer 54
(T) is given by the following equation.

【００１３】 ｍ₁ （ｔ）＝ｓｉｎ（ω_s ｔ）・ｃｏｓ（ω_c ｔ） ＝０．５｛ｓｉｎ（ω_c ｔ＋ω_s ｔ）−ｓｉｎ（ω_c ｔ−ω_s ｔ）｝ ｍ₂ （ｔ）＝ｃｏｓ（ω_s ｔ）・ｃｏｓ（ω_c ｔ＋π／２） ＝−０．５｛ｓｉｎ（ω_c ｔ＋ω_s ｔ）＋ｓｉｎ（ω_c ｔ−ω_s ｔ）｝ ・・・（３）[0013] _{m 1 (t) = sin (} ω s t) · cos (ω c t) = 0.5 {sin (ω c t + ω s t) -sin (ω c t-ω s t)} m 2 ( _{t) = cos (ω s t} ) · cos (ω c t + π / 2) = -0.5 {sin (ω c t + ω s t) + sin (ω c t-ω s t)} ··· (3)

【００１４】時間波形ｍ₁ （ｔ）およびｍ₂ （ｔ）は加
算／減算器５７に入力される。このとき加算／減算器５
７から出力される時間波形Ｖ_out （ｔ）は次式で与えら
れる。The time waveforms m ₁ (t) and m ₂ (t) are input to the adder / subtractor 57. At this time, the adder / subtractor 5
The time waveform V _out (t) output from 7 is given by the following equation.

【００１５】[0015]

【数１】 [Equation 1]

【００１６】式（４）内の符号は、周波数設定データお
よび符号判定用信号の設定手段４０から入力する符号判
定用信号ｓ＿ｆｌａｇで切り換える。ｓ＿ｆｌａｇ＝０
（加算／減算器５７が加算器として動作している）の場
合には、式（４）内の符号は負であり、Ｖ_out （ｔ）＝
−ｓｉｎ（ω_c ｔ−ω_s ｔ）（角周波数ω_c −ω_s ）が
出力される。またｓ＿ｆｌａｇ＝１（加算／減算器５７
が減算器として動作している）の場合には、式（４）内
の符号は正であり、Ｖ_out （ｔ）＝−ｓｉｎ（ω_c ｔ＋
ω_s ｔ）（角周波数ω_c ＋ω_s ）が出力される。The code in equation (4) is switched by the code determination signal s_flag input from the frequency setting data and the code determination signal setting means 40. s_flag = 0
If (adder / subtractor 57 is operating as an adder), the sign in equation (4) is negative and V _out (t) =
_{-Sin (ω c t-ω s} t) ( the angular frequency ω _c -ω _s) is output. Also, s_flag = 1 (adder / subtractor 57
There the case of operating are) as subtractor sign in the expression (4) is _{positive, V out (t) = -} sin (ω c t +
ω _s t) (angular frequency ω _c + ω _s ) is output.

【００１７】式（４）より、理論的には直交ミクサから
局部発振波のリーク（以下、ＬＯリーク）は出力されな
い。そのため本構成のシンセサイザは低スプリアスとな
る利点がある。また、ＬＯリーク抑制用帯域通過フィル
タが不要となるため、直交ミクサ５４のベースバンド信
号としてＤＣ信号を入力できる。従って、この構成のシ
ンセサイザでは出力周波数の帯域をベースバンド周波数
の２倍（２ｆ_s ）とすることができ、シンセサイザの広
帯域化を容易に図れる利点がある。また、ベースバンド
信号源としてＤＤＳを用いているため、この構成の周波
数シンセサイザは周波数を高速に切り換えられる利点が
ある。From the equation (4), theoretically, the leak of the local oscillation wave (hereinafter, LO leak) is not output from the quadrature mixer. Therefore, the synthesizer of this configuration has an advantage of low spurious. Further, since the LO leak suppressing band pass filter is unnecessary, a DC signal can be input as the base band signal of the quadrature mixer 54. Therefore, in the synthesizer of this configuration, the band of the output frequency can be set to twice the baseband frequency (2f _s ) and there is an advantage that the band of the synthesizer can be easily widened. Further, since the DDS is used as the baseband signal source, the frequency synthesizer of this configuration has an advantage that the frequency can be switched at high speed.

【００１８】実際には負の角周波数の時間波形は存在し
ないが、ここでは負の周波数の時間波形とは時間波形の
位相項の値が負であるものと定義する。すなわち位相項
の値が時間毎に減少している時間波形を負の周波数の時
間波形とする。Actually, there is no time waveform of negative angular frequency, but here, a time waveform of negative frequency is defined as the value of the phase term of the time waveform being negative. That is, the time waveform in which the value of the phase term decreases with time is set as the time waveform of the negative frequency.

【００１９】[0019]

【発明が解決しようとする課題】従来の周波数シンセサ
イザは以上のように構成されているので、ＲＦ帯におい
て２波の加算と減算を高精度で行うために高速ロジック
回路を用いた場合、消費電流が大きくなり、コスト高を
招くなどの課題があった。Since the conventional frequency synthesizer is configured as described above, when a high-speed logic circuit is used to perform addition and subtraction of two waves in the RF band with high accuracy, current consumption is reduced. However, there is a problem that the cost increases and the cost increases.

【００２０】また、パッシブ回路を用いた場合、広帯域
にわたって高精度に２波の加算と減算を行うためには加
算／減算器５７の構成が複雑となり、装置自体の大型化
を招くなどの課題があった。Further, when a passive circuit is used, in order to perform addition and subtraction of two waves with high accuracy over a wide band, the structure of the adder / subtractor 57 becomes complicated, and the size of the device itself is increased. there were.

【００２１】この発明は上記のような課題を解決するた
めになされたもので、ベースバンド信号の角周波数ω_s
を正あるいは負の周波数とすることで、ＲＦ帯で動作す
る加算／減算器を用いることなく従来の構成の周波数シ
ンセサイザと同一の周波数を生成することができ、か
つ、低コストで小型化にすることができる周波数シンセ
サイザおよび周波数シンセサイザにおける出力周波数の
制御方法を得ることを目的とする。The present invention has been made to solve the above problems, and the angular frequency ω _{s of the} baseband signal is
Is a positive or negative frequency, it is possible to generate the same frequency as the frequency synthesizer of the conventional configuration without using an adder / subtractor operating in the RF band, and to reduce the size and cost. An object of the present invention is to obtain a frequency synthesizer capable of controlling and an output frequency control method in the frequency synthesizer.

【００２２】[0022]

【課題を解決するための手段】この発明に係る周波数シ
ンセサイザは、ベースバンド信号源において、入力され
たチャネル設定データに基づき、周波数設定データと第
１のベースバンド信号の周波数が正あるいは負であるか
を示す符号判定用信号とを出力する設定手段と、設定手
段から出力される周波数設定データと符号判定用信号に
基づき基準クロックに同期して正あるいは負の周波数の
正弦波による第１のベースバンド信号を生成する第１の
周波数生成用周波数シンセサイザと、設定手段から出力
される周波数設定データに基づき基準クロックに同期し
て正の周波数の余弦波による第２のベースバンド信号を
生成する第２の周波数生成用周波数シンセサイザとを備
え、第１の周波数生成用周波数シンセサイザは、符号判
定用信号に基づき正の周波数の第１のベースバンド信号
の振幅を反転することにより、負の周波数の第１のベー
スバンド信号を生成するようにしたものである。A frequency synthesizer according to the present invention is provided with a baseband signal source as an input.
The frequency setting data and the
Whether the frequency of the baseband signal of 1 is positive or negative
And a setting means for outputting a code determination signal indicating
For the frequency setting data and the sign judgment signal output from the stage
Of positive or negative frequency in synchronization with the reference clock
A first baseband signal generated by a sine wave
Output from frequency synthesizer for frequency generation and setting means
Synchronized to the reference clock based on the frequency setting data
The second baseband signal with a positive frequency cosine wave
A second frequency generating frequency synthesizer for generating
The first frequency generating frequency synthesizer
First baseband signal of positive frequency based on the standard signal
By inverting the amplitude of
It is designed to generate a band signal .

【００２３】[0023]

【００２４】この発明に係る周波数シンセサイザは、第
１の周波数生成用周波数シンセサイザにおいて、符号判
定用信号の変化に応じて制御信号を出力する符号判定用
信号の判定手段と、制御信号に応じて、入力として０ま
たは周波数設定データのワード長Ｌに対応した２ ^L-1 を
選択して出力するスイッチと、スイッチから出力された
０または２ ^L-1 を周波数設定データに加算する加算器と
を備え、加算器により加算された値に基づき正あるいは
負の周波数の正弦波による第１のベースバンド信号を生
成するようにしたものである。The frequency synthesizer according to the present invention is
In one frequency generation frequency synthesizer, code-size
For code judgment that outputs a control signal in response to changes in the regular signal
Depending on the signal determination means and the control signal, 0 or
Others a 2 ^L-1 corresponding to the word length L of the frequency setting data
The switch to select and output, and the switch output
An adder that adds 0 or 2 ^L-1 to the frequency setting data
With a positive value based on the value added by the adder
Generates the first baseband signal with a negative frequency sine wave
It was designed to be completed.

【００２５】[0025]

【００２６】この発明に係る周波数シンセサイザは、設
定手段において、チャネル設定データに基づいて、正の
周波数の第１および第２のベースバンド信号を生成する
ための周波数設定データｋを出力し、負の周波数の第１
および第２のベースバンド信号を生成するための周波数
設定データ２ ^L ーｋ（ただし、Ｌは周波数設定データｋ
のワード長）を出力するようにしたものである。A frequency synthesizer according to the present invention is provided with
In the constant unit, based on Chi Yaneru setting data, positive
Generate first and second baseband signals at frequencies
Frequency setting data k for outputting the first negative frequency
And a frequency for generating the second baseband signal
Setting data 2 ^L -k (where L is frequency setting data k
The word length of) is output.

【００２７】[0027]

【００２８】[0028]

【００２９】[0029]

【００３０】この発明に係る周波数シンセサイザは、位
相同期ループによりＮ逓倍された基準クロックの出力波
を局部発振器の局部発振波とするようにしたものであ
る。The frequency synthesizer according to the present invention is obtained by the output wave of the reference clock by the phase locked loop is N multiplied so that the local oscillation wave of the local oscillator.

【００３１】この発明に係る周波数シンセサイザにおけ
る出力周波数の制御方法は、ベースバンド信号源におい
て、入力されたチャネル設定データに基づき、周波数設
定データと第１のベースバンド信号の周波数が正あるい
は負であるかを示す符号判定用信号とを出力し、周波数
設定データと符号判定用信号に基づき基準クロックに同
期して正あるいは負の周波数の正弦波による第１のベー
スバンド信号を生成し、周波数設定データに基づき基準
クロックに同期して正の周波数の余弦波による第２のベ
ースバンド信号を生成し、第１のベースバンド信号を生
成する際に、符号判定用信号に基づき正の周波数の第１
のベースバンド信号の振幅を反転することにより、負の
周波数の第１のベースバンド信号を生成するようにした
ものである。The method of controlling the output frequency in the frequency synthesizer according to the present invention is such that the frequency setting is performed in the baseband signal source based on the input channel setting data.
The constant data and the frequency of the first baseband signal are positive or
Is a sign determination signal indicating whether it is negative and
Same as reference clock based on setting data and sign judgment signal
The first base with a positive or negative frequency sine wave
Generates a band signal and uses it as a reference based on frequency setting data
Synchronous with the clock, the second vector with a positive frequency cosine wave
Generate a baseband signal and generate a first baseband signal.
The first positive frequency signal based on the sign determination signal.
By inverting the amplitude of the baseband signal of
The first baseband signal of the frequency is generated .

【００３２】[0032]

【００３３】この発明に係る周波数シンセサイザにおけ
る出力周波数の制御方法は、ベースバンド信号源におい
て、第１のベースバンド信号を生成する際に、符号判定
用信号の変化に応じて制御信号を出力し、制御信号に応
じて、入力として０または周波数設定データのワード長
Ｌに対応した２ ^L-1 を選択し、選択された０または２
^L-1 を周波数設定データに加算し、加算された値に基づ
き正あるいは負の周波数の正弦波による第１のベースバ
ンド信号を生成するようにしたものである。The control method of the output frequency in the frequency synthesizer according to the present invention is performed in the baseband signal source.
Code determination when generating the first baseband signal.
The control signal is output according to the change of the control signal and responds to the control signal.
Then 0 as input or word length of frequency setting data
Select 2 ^L-1 corresponding to ^L and select 0 or 2
Add ^L-1 to the frequency setting data, and based on the added value
First base bar with a positive or negative frequency sine wave
It is designed to generate an end signal .

【００３４】[0034]

【００３５】この発明に係る周波数シンセサイザにおけ
る出力周波数の制御方法は、ベースバンド信号源におい
て、周波数設定データを出力する際に、チャネル設定デ
ータに基づいて、正の周波数の第１および第２のベース
バンド信号を生成するための周波数設定データｋを出力
し、負の周波数の第１および第２のベースバンド信号を
生成するための周波数設定データ２ ^L −ｋ（ただし、Ｌ
は周波数設定データｋのワード長）を出力するようにし
たものである。The method of controlling the output frequency in the frequency synthesizer according to the present invention is based on the baseband signal source.
The channel setting data when outputting the frequency setting data.
Positive frequency first and second bases based on
Outputs frequency setting data k to generate a band signal
The first and second baseband signals of negative frequency
Frequency setting data for generation 2 ^L- k (however, L
Is for outputting the word length of the frequency setting data k) .

【００３６】[0036]

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による周
波数シンセサイザを示す構成図であり、図において、４
０は周波数設定データおよび符号判定用信号の設定手
段、５０はＤＤＳ（第１及び第２の直接ディジタルシン
セサイザ）５１ａ，５１ｂの基準クロック、５２ａ，５
２ｂは帯域通過フィルタ（ＢＰＦ）である。５３は局部
発振器、５４は９０度位相回路５５およびミクサ５６
ａ，５６ｂとからなる直交ミクサである。５８は加算
器、６０はベースバンド信号源、９９ａ，９９ｂはＤＤ
Ｓ５１ａ，５１ｂを有する正あるいは負の周波数生成用
周波数シンセサイザであり、直交ミクサ５４のベースバ
ンド信号ｄ₃ （ｔ）とｄ₄ （ｔ）をそれぞれ生成する。
ｆ_ckは基準クロック５０の出力周波数、ｆ_s はＤＤＳ５
１ａ，５１ｂを有する正あるいは負の周波数生成用周波
数シンセサイザ９９ａ，９９ｂの出力周波数、ｆ_c は局
部発振器５３の出力周波数、ｆ_o は周波数シンセサイザ
の出力周波数、ｓ＿ｆｌａｇは符号判定用信号、ｋはＤ
ＤＳ５１ａ，５１ｂの周波数設定データである。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below. Embodiment 1. 1 is a block diagram showing a frequency synthesizer according to a first embodiment of the present invention. In FIG.
0 is frequency setting data and code determination signal setting means, 50 is a reference clock of DDS (first and second direct digital synthesizers) 51a and 51b, and 52a and 5
2b is a band pass filter (BPF). 53 is a local oscillator, 54 is a 90-degree phase circuit 55 and a mixer 56.
It is an orthogonal mixer composed of a and 56b. 58 is an adder, 60 is a baseband signal source, and 99a and 99b are DD
It is a frequency synthesizer for generating a positive or negative frequency having S51a and 51b, and generates the baseband signals d ₃ (t) and d ₄ (t) of the quadrature mixer 54, respectively.
f _ck is the output frequency of the reference clock 50, f _s is the DDS5
1a and 51b are output frequencies of the frequency synthesizers 99a and 99b for generating positive or negative frequencies, f _c is an output frequency of the local oscillator 53, f _o is an output frequency of the frequency synthesizer, s_flag is a sign determination signal, and k is D.
This is frequency setting data for the DSs 51a and 51b.

【００３７】この実施の形態１では、図２１に示す従来
の構成の周波数シンセサイザの加算／減算器５７を用い
ることなく、従来の構成の周波数シンセサイザと同一の
出力周波数を得る手段を示す。なお、本発明の構成によ
る周波数シンセサイザにおいては、直交ミクサ５４のベ
ースバンド信号源であるＤＤＳ５１ａ，５１ｂを有する
正あるいは負の周波数生成用周波数シンセサイザ９９
ａ，９９ｂを除けば、図２１に示す従来の構成と同一で
ある。In the first embodiment, means for obtaining the same output frequency as that of the conventional frequency synthesizer without using the adder / subtractor 57 of the conventional frequency synthesizer shown in FIG. 21 will be described. In the frequency synthesizer according to the configuration of the present invention, the frequency synthesizer 99 for positive or negative frequency generation having the DDS 51a, 51b which is the baseband signal source of the quadrature mixer 54.
Except for a and 99b, it is the same as the conventional configuration shown in FIG.

【００３８】次に動作について説明する。本発明の構成
の周波数シンセサイザでは、直交ミクサ５４のベースバ
ンド信号源であるＤＤＳ５１ａを有する第１の正あるい
は負の周波数生成用周波数シンセサイザ９９ａとＤＤＳ
５１ｂを有する第２の正あるいは負の周波数生成用周波
数シンセサイザ９９ｂでは、ＤＤＳ５１ａおよびＤＤＳ
５１ｂの周波数設定データｋおよび符号判定用信号ｓ＿
ｆｌａｇを入力し、直交ミクサ５４のベースバンド信号
ｄ₃ （ｔ）とｄ₄ （ｔ）をそれぞれ生成する。直交ミク
サ５４のベースバンド信号ｄ₃ （ｔ）とｄ₄ （ｔ）は次
式で与えられる。Next, the operation will be described. In the frequency synthesizer having the configuration of the present invention, the first positive or negative frequency generating frequency synthesizer 99a having the DDS 51a which is the baseband signal source of the quadrature mixer 54 and the DDS
In the second frequency synthesizer 99b for positive or negative frequency generation having 51b, the DDS 51a and the DDS 51a
51b frequency setting data k and code determination signal s_
The flag is input to generate baseband signals d ₃ (t) and d ₄ (t) of the quadrature mixer 54, respectively. The baseband signals d ₃ (t) and d ₄ (t) of the quadrature mixer 54 are given by the following equation.

【００３９】 ｄ₃ （ｔ）＝ｓｉｎ（±ω_s ｔ） ｄ₄ （ｔ）＝ｃｏｓ（±ω_s ｔ） ・・・（５）[0039] _{d 3 (t) = sin (} ± ω s t) d 4 (t) = cos (± ω s t) ··· (5)

【００４０】ｓ＿ｆｌａｇ＝０の場合には、式（５）内
の符号は正であり、ｄ₃ （ｔ）＝ｓｉｎ（ω_s ｔ）、ｄ
₄ （ｔ）＝ｃｏｓ（ω_s ｔ）が出力される。このときｄ
₃ （ｔ），ｄ₄ （ｔ）の括弧内は正である。すなわち直
交ミクサ５４のベースバンド信号は正の周波数である。
ｓ＿ｆｌａｇ＝１の場合には、式（５）内の符号は負で
あり、ｄ₃ （ｔ）＝ｓｉｎ（−ω_s ｔ）、ｄ₄ （ｔ）＝
ｃｏｓ（−ω_s ｔ）が出力される。このときｄ₃
（ｔ），ｄ₄ （ｔ）の括弧内は負である。すなわち直交
ミクサ５４のベースバンド信号は負の周波数である。[0040] In the case of s_flag = 0, the sign in the formula (5) is a _{positive, d 3 (t) = sin} (ω s t), d
_{4 (t) = cos (ω} s t) is output. At this time d
The parentheses of ₃ (t) and d ₄ (t) are positive. That is, the baseband signal of the quadrature mixer 54 has a positive frequency.
In the case of s_flag = 1 in Formula (5) codes in is _{negative, d 3 (t) = sin} (-ω s t), d 4 (t) =
cos (-ω _s t) is output. At this time d ₃
The parentheses of (t) and d ₄ (t) are negative. That is, the baseband signal of the quadrature mixer 54 has a negative frequency.

【００４１】このベースバンド信号ｄ₃ （ｔ），ｄ₄
（ｔ）および局部発振器５３からの出力波（角周波数ω
_c ）を直交ミクサ５４に入力する。このとき直交ミクサ
５４から出力する出力波形ｍ₃ （ｔ）およびｍ₄ （ｔ）
は次式で与えられる。This baseband signal d ₃ (t), d ₄
(T) and the output wave from the local oscillator 53 (angular frequency ω
_c ) is input to the quadrature mixer 54. At this time, output waveforms m ₃ (t) and m ₄ (t) output from the quadrature mixer 54
Is given by

【００４２】[0042]

【数２】 [Equation 2]

【００４３】出力波形ｍ₃ （ｔ）およびｍ₄ （ｔ）を加
算器５８に入力する。このとき加算器５８から出力する
出力波形Ｖ_out （ｔ）は次式で与えられる。The output waveforms m ₃ (t) and m ₄ (t) are input to the adder 58. At this time, the output waveform V _out (t) output from the adder 58 is given by the following equation.

【００４４】[0044]

【数３】 [Equation 3]

【００４５】式（７）内の符号は符号判定用信号ｓ＿ｆ
ｌａｇで切り換える。ｓ＿ｆｌａｇ＝０の場合には、式
（７）内の符号は負であり、Ｖ_out （ｔ）＝−ｓｉｎ
（ω_cｔ−ω_s ｔ）（角周波数ω_c −ω_s ）が出力され
る。また、ｓ＿ｆｌａｇ＝１の場合には、式（７）内の
符号は正であり、Ｖ_out （ｔ）＝−ｓｉｎ（ω_c ｔ＋ω
_s ｔ）（角周波数ω_c ＋ω_s ）が出力される。従って、
図１の構成の周波数シンセサイザに用いる直交ミクサ５
４のベースバンド信号として式（５）に示すｄ₃（ｔ）
およびｄ₄ （ｔ）を生成することで、式（４）と同一の
Ｖ_out （ｔ）を生成することが可能となる。The code in equation (7) is the code determination signal s_f.
Switch with lag. When s_flag = 0, the sign in equation (7) is negative and V _out (t) = − sin.
_{(Ω c t-ω s t} ) ( the angular frequency ω _c -ω _s) is output. In the case of s_flag = 1, the sign in the expression (7) is _{positive, V out (t) = -} sin (ω c t + ω
_s t) (angular frequency ω _c + ω _s ) is output. Therefore,
Quadrature mixer 5 used in the frequency synthesizer having the configuration of FIG.
D ₃ (t) shown in equation (5) as a baseband signal of 4
By generating and d ₄ (t), it is possible to generate the same V _out (t) as in the equation (4).

【００４６】次に周波数設定データおよび符号判定用信
号の設定手段４０の具体的な内容の１例について説明す
る。図２はこの発明の実施の形態１による周波数シンセ
サイザにおいて、周波数設定データおよび符号反転用信
号の設定手段の内容を示す説明図である。図において、
ｎは周波数シンセサイザの出力周波数の総チャネル数、
ｆ_s ＿ｓｔｐはチャネルの周波数間隔、ｋ＿ｓｔｐはｆ
_s ＿ｓｔｐに対応したＤＤＳ５１ａおよびＤＤＳ５１ｂ
の周波数設定データである。ここでは、局部発振器５３
の出力周波数ｆ_c を中心周波数としている。ここではｆ
_c より低い周波数を出力する場合、符号判定用信号ｓ＿
ｆｌａｇ＝０とする。またｆ_c より高い周波数を出力す
る場合、符号判定用信号ｓ＿ｆｌａｇ＝１とする。Next, an example of the specific contents of the frequency setting data and the code determination signal setting means 40 will be described. FIG. 2 is an explanatory diagram showing the contents of the frequency setting data and the sign inversion signal setting means in the frequency synthesizer according to the first embodiment of the present invention. In the figure,
n is the total number of channels of the output frequency of the frequency synthesizer,
f _s _stp is the frequency interval of the channel, k_stp is f
DDS51a and DDS51b corresponding to the _{s _stp}
It is the frequency setting data of. Here, the local oscillator 53
The output frequency f _{c of} is the center frequency. Here f
_When outputting a frequency lower than _c , the code determination signal s_
flag = 0. When outputting a frequency higher than f _c , the code determination signal s_flag = 1.

【００４７】次にｆ_s ＿ｓｔｐに対応したＤＤＳ５１
ａ，ＤＤＳ５１ｂの周波数設定データｋ＿ｓｔｐは次式
で与えられる。Next, the DDS 51 corresponding to f _s _stp
a, the frequency setting data k_stp of the DDS 51b is given by the following equation.

【００４８】 ｋ＿ｓｔｐ＝ｆ_s ＿ｓｔｐ・２^L ／ｆ_ck ・・・（８）[0048] ^{_{k_stp = f s _stp · 2 L}} / f ck ··· (8)

【００４９】そして、ＤＤＳ５１ａおよびＤＤＳ５１ｂ
の周波数設定データｋは次式で与えられる。Then, DDS 51a and DDS 51b
The frequency setting data k of is given by the following equation.

【００５０】 ｋ＝｛０．５（ｎ＋１）−ｃｈ｝・ｋ＿ｓｔｐ ・・・（９） ただし、ｃｈはチャネル設定データ（ｃｈ＝
１，．．．，ｎ）である。K = {0.5 (n + 1) -ch} · k_stp (9) where ch is channel setting data (ch =
1 ,. ． ． , N).

【００５１】以上のように、この実施の形態１によれ
ば、加算／減算器を用いずに、直交ミクサ５４のベース
バンド信号の周波数の符号を変更することで、周波数シ
ンセサイザの出力周波数を制御できる。このため、高い
周波数帯で動作する消費電流が大きいロジック回路など
特殊部品を必要としない。したがって、従来の構成の周
波数シンセサイザと同一の周波数を生成しつつ、低コス
トな部品選択が可能となるなどの効果が得られる。As described above, according to the first embodiment, the output frequency of the frequency synthesizer is controlled by changing the sign of the frequency of the baseband signal of the quadrature mixer 54 without using the adder / subtractor. it can. Therefore, special parts such as a logic circuit which operates in a high frequency band and consumes a large amount of current are not required. Therefore, while producing the same frequency as the frequency synthesizer having the conventional configuration, it is possible to obtain an effect such as low-cost component selection.

【００５２】なお、以上の説明は、周波数設定データの
設定手段の具体的ハードウェア構成について限定してい
ないが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。The above description does not limit the specific hardware configuration of the frequency setting data setting means, but even if the hardware is a logic circuit or memory, it is based on software such as DSP or CPU. The same effect can be obtained even with the above processing.

【００５３】実施の形態２．図３はこの発明の実施の形
態２による周波数シンセサイザのＤＤＳを有する正ある
いは負の周波数生成用周波数シンセサイザを示す構成図
である。図において、実施の形態１と同一の符号につい
ては同一または相当部分を示すので説明を省略する。２
０は第１のスイッチ（ＳＷ）２１ａおよび第２のスイッ
チ（ＳＷ）２１ｂとインバータ２２とからなる符号反転
用演算手段、２１ａ，２１ｂは符号判定用信号に応じて
入力または出力を制御する第１のスイッチ（符号反転用
演算手段）および第２のスイッチ（符号反転用演算手
段）、２２はベースバンド信号の振幅を反転するインバ
ータ（符号反転用演算手段）である。Embodiment 2. 3 is a block diagram showing a frequency synthesizer for positive or negative frequency generation having a DDS of a frequency synthesizer according to a second embodiment of the present invention. In the figure, the same reference numerals as those in the first embodiment indicate the same or corresponding portions, and thus the description thereof will be omitted. Two
Reference numeral 0 is a sign inversion calculation means composed of a first switch (SW) 21a and a second switch (SW) 21b and an inverter 22, and 21a and 21b are first to control an input or an output according to a sign judgment signal. The switch (sign inversion operation means) and the second switch (sign inversion operation means) 22 are inverters (inversion operation means) for inverting the amplitude of the baseband signal.

【００５４】次に動作について説明する。実施の形態１
では、直交ミクサ５４のベースバンド信号の周波数の符
号を変更することで、所望の出力周波数を得ることを示
した。この実施の形態２では、直交ミクサ５４のベース
バンド信号の周波数の符号を変更する手段について示
す。周波数の符号を反転するために式（５）について着
目する。この式（５）は次式のように表すことができ
る。Next, the operation will be described. Embodiment 1
Then, it has been shown that a desired output frequency can be obtained by changing the sign of the frequency of the baseband signal of the quadrature mixer 54. In the second embodiment, means for changing the sign of the frequency of the baseband signal of the quadrature mixer 54 will be described. Focus on equation (5) to invert the sign of the frequency. This equation (5) can be expressed as the following equation.

【００５５】 ｄ₃ （ｔ）＝ｓｉｎ（±ω_s ｔ）＝±ｓｉｎ（ω_s ｔ） ｄ₄ （ｔ）＝ｃｏｓ（±ω_s ｔ）＝ｃｏｓ（ω_s ｔ） ・・・（１０）[0055] _{d 3 (t) = sin (} ± ω s t) = ± sin (ω s t) d 4 (t) = cos (± ω s t) = cos (ω s t) ··· (10)

【００５６】式（１０）から、ｄ₃ （ｔ）の振幅を反転
することで、直交ミクサ５４のベースバンド信号の周波
数の符号を反転できる。From the equation (10), the sign of the frequency of the baseband signal of the quadrature mixer 54 can be inverted by inverting the amplitude of d ₃ (t).

【００５７】実施の形態２の符号反転用演算手段２０で
は、ＤＤＳ５１ａの出力信号ｄ₃ （ｔ）と符号判定用信
号ｓ＿ｆｌａｇを入力データとし、ｄ₃ （ｔ）の振幅の
反転を行う。そして符号反転用演算手段２０から出力さ
れた信号は、直交ミクサ５４のベースバンド信号として
直交ミクサ５４に出力し、従来の構成の周波数シンセサ
イザと同様に出力周波数を制御する。The sign reversing arithmetic means 20 of the second embodiment uses the output signal d ₃ (t) of the DDS 51a and the sign judgment signal s_flag as input data to invert the amplitude of d ₃ (t). Then, the signal output from the sign inversion calculation means 20 is output to the quadrature mixer 54 as a baseband signal of the quadrature mixer 54, and the output frequency is controlled in the same manner as the frequency synthesizer having the conventional configuration.

【００５８】次に、符号反転用演算手段２０における演
算の具体的な内容について説明する。ｓ＿ｆｌａｇ＝０
の場合、ＳＷ２１ａおよびＳＷ２１ｂではインバータ２
２を経由しないパスを選択する。従って、ＤＤＳ５１ａ
から出力された信号はインバータ２２によって振幅が反
転されずに、符号反転用演算手段２０から出力される。
ｓ＿ｆｌａｇ＝１の場合、ＳＷ２１ａおよびＳＷ２１ｂ
ではインバータ２２を経由するパスを選択する。従っ
て、ＤＤＳ５１ａから出力された信号はインバータ２２
によって振幅が反転され、符号反転用演算手段２０から
出力される。Next, the concrete contents of the calculation in the sign inversion calculation means 20 will be described. s_flag = 0
In the case of, the inverter 2 is used in SW21a and SW21b.
Select a path that does not go through 2. Therefore, DDS51a
The signal output from is not inverted in amplitude by the inverter 22, and is output from the sign inversion calculation means 20.
When s_flag = 1, SW21a and SW21b
Then, a path passing through the inverter 22 is selected. Therefore, the signal output from the DDS 51a is
The amplitude is inverted by and is output from the sign inversion calculation means 20.

【００５９】以上のように、この実施の形態２によれ
ば、加算／減算器を用いずに、直交ミクサ５４のベース
バンド信号の周波数の符号を変更することで、周波数シ
ンセサイザの出力周波数を制御できる。このため、高い
周波数帯で動作する消費電流が大きいロジック回路など
特殊部品を必要としない。したがって、従来の構成の周
波数シンセサイザと同一の周波数を生成しつつ、低コス
トな部品選択が可能となるなどの効果が得られる。ま
た、インバータやスイッチなどはＩＣ化が可能なため、
小形化にすることができるなどの効果が得られる。As described above, according to the second embodiment, the output frequency of the frequency synthesizer is controlled by changing the sign of the frequency of the baseband signal of the quadrature mixer 54 without using the adder / subtractor. it can. Therefore, special parts such as a logic circuit which operates in a high frequency band and consumes a large amount of current are not required. Therefore, while producing the same frequency as the frequency synthesizer having the conventional configuration, it is possible to obtain an effect such as low-cost component selection. Also, since inverters and switches can be integrated into ICs,
The effect that it can be miniaturized is obtained.

【００６０】なお、以上の説明は、周波数設定データの
設定手段の具体的ハードウェア構成について限定してい
ないが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。Although the above description does not limit the specific hardware configuration of the frequency setting data setting means, even if the hardware is a logical circuit or a memory, it is based on software such as DSP or CPU. The same effect can be obtained even with the above processing.

【００６１】実施の形態３．図４はこの発明の実施の形
態３による周波数シンセサイザの正あるいは負の周波数
生成用周波数シンセサイザを示す構成図である。図にお
いて、実施の形態１および実施の形態２と同一の符号に
ついては同一または相当部分を示すので説明を省略す
る。３１は符号判定用信号の判定手段（符号反転用演算
手段）、３２はスイッチ（符号反転用演算手段；Ｓ
Ｗ）、３３は加算器（符号反転用演算手段）、３０は符
号判定用信号の判定手段３１、スイッチ３２と加算器３
３とからなる符号反転用演算手段である。Embodiment 3. 4 is a block diagram showing a frequency synthesizer for generating a positive or negative frequency of a frequency synthesizer according to a third embodiment of the present invention. In the drawings, the same reference numerals as those in the first and second embodiments indicate the same or corresponding portions, and thus the description thereof will be omitted. Reference numeral 31 is a sign judging signal judging means (sign inverting arithmetic means), and 32 is a switch (sign inverting arithmetic means; S).
W) and 33 are adders (computing means for sign reversal), 30 is judging means 31 for sign judgment signal, switch 32 and adder 3
3 is a sign inversion calculation means.

【００６２】実施の形態２では、直交ミクサ５４のベー
スバンド信号の振幅を反転する手段について示したが、
この実施の形態３では実施の形態２と同様、直交ミクサ
５４のベースバンド信号の振幅を反転する手段を示す。
実施の形態２では、ＤＤＳ５１ａの出力波の振幅を反転
することで、負の周波数を生成したが、実施の形態３で
は、ＤＤＳ５１ａの周波数設定データを変更すること
で、ＤＤＳ５１ａの出力波の振幅を反転する手段を示
す。In the second embodiment, the means for inverting the amplitude of the baseband signal of the quadrature mixer 54 has been described.
In the third embodiment, as in the second embodiment, a means for inverting the amplitude of the baseband signal of the quadrature mixer 54 is shown.
In the second embodiment, a negative frequency is generated by inverting the amplitude of the output wave of the DDS 51a, but in the third embodiment, the amplitude of the output wave of the DDS 51a is changed by changing the frequency setting data of the DDS 51a. The means to reverse is shown.

【００６３】図５ではＤＤＳ５１ａの出力波の振幅を反
転した場合の位相アキュムレータ出力でのデータの変化
を示し、ここでは、Ｌ＝Ｍ＝３、ｋ＝１としている。時
間ｔ２において振幅が反転した場合では位相データはπ
進むため、振幅データΘ（ｔ）が０．５増加、すなわち
累算結果σ（ｔ）が２^L-1 増加したことと同じである
（図６）。従って、ＤＤＳの出力波の振幅を反転するた
めには、位相アキュムレータ出力で周波数設定データｋ
を２^L-1 分増加させればよい（図７）。図５はディジタ
ル−アナログ変換回路での出力時間波形を示す波形図、
図６はメモリでの位相データから振幅データへの変化を
示す表図、図７は位相アキュムレータ出力での累算結果
の動きを示す波形図である。FIG. 5 shows a change in data at the output of the phase accumulator when the amplitude of the output wave of the DDS 51a is inverted, where L = M = 3 and k = 1. When the amplitude is inverted at time t2, the phase data is π
This is the same as the fact that the amplitude data Θ (t) has increased by 0.5, that is, the accumulation result σ (t) has increased by 2 ^{L −1} as it proceeds (FIG. 6). Therefore, in order to invert the amplitude of the output wave of the DDS, the frequency setting data k is output by the phase accumulator output.
Should be increased by 2 ^L-1 minutes (Fig. 7). FIG. 5 is a waveform diagram showing an output time waveform in the digital-analog conversion circuit,
FIG. 6 is a table showing the change from the phase data to the amplitude data in the memory, and FIG. 7 is a waveform chart showing the movement of the accumulation result at the output of the phase accumulator.

【００６４】次に動作について説明する。実施の形態３
の符号反転用演算手段３０では、ＤＤＳ５１ａの出力信
号ｄ₃ （ｔ）と符号判定用信号ｓ＿ｆｌａｇを入力デー
タとし、ｄ₃ （ｔ）の振幅の反転を行う。そして符号反
転用演算手段３０の出力波は、直交ミクサ５４のベース
バンド信号として直交ミクサ５４に出力し、従来の構成
の周波数シンセサイザと同様に出力周波数を制御する。Next, the operation will be described. Embodiment 3
The sign inversion calculation means 30 uses the output signal d ₃ (t) of the DDS 51a and the sign determination signal s_flag as input data to invert the amplitude of d ₃ (t). Then, the output wave of the sign inversion calculation means 30 is output to the quadrature mixer 54 as a baseband signal of the quadrature mixer 54, and the output frequency is controlled in the same manner as the frequency synthesizer having the conventional configuration.

【００６５】次に、符号反転用演算手段３０の演算の具
体的な内容について説明する。まず、周波数設定データ
および符号判定用信号の設定手段４０より符号判定用信
号の判定手段３１に符号判定用信号ｓ＿ｆｌａｇを入力
する。符号判定用信号の判定手段３１では、前回入力さ
れたｓ＿ｆｌａｇとの比較を行い、同じであれば判定結
果ｆｌａｇ＝０を、同じでなければ判定結果ｆｌａｇ＝
１を出力する。そして、スイッチ３２に判定結果ｆｌａ
ｇを入力する。スイッチ３２には、外部から０か２^L-1
を入力する２つのパスがあり、ｆｌａｇによりいずれか
のパスが選択される。ｆｌａｇ＝０の場合、外部から０
を入力するパスが選択される。また、ｆｌａｇ＝１の場
合、外部から２^L-1 を入力するパスが選択される。Next, the concrete contents of the arithmetic operation of the sign inversion arithmetic means 30 will be described. First, the code determination signal s_flag is input from the frequency setting data and code determination signal setting means 40 to the code determination signal determination means 31. The determination means 31 for the code determination signal compares with the previously input s_flag, and if they are the same, the determination result flag = 0, and if they are not the same, the determination result flag =.
1 is output. Then, the determination result fla is set in the switch 32.
Enter g. The switch 32 has 0 or 2 ^L-1 from the outside.
There are two paths for inputting, and one of the paths is selected by the flag. When flag = 0, 0 from outside
The path to enter is selected. When flag = 1, a path for inputting 2 ^L-1 from the outside is selected.

【００６６】スイッチ３２から加算器３３に０または２
^L-1 を入力する。また周波数設定データおよび符号判定
用信号の設定手段４０から加算器３３にＤＤＳ５１ａの
周波数設定データｋを入力する。加算器３３ではｋに０
または２^L-1 を加え、ＤＤＳ５１ａに出力する。ｆｌａ
ｇ＝０の場合、ｋは変更されない。従ってＤＤＳ５１ａ
の出力波の振幅は反転されない。ｆｌａｇ＝１の場合、
ｋは２^L-1 分増加する。従ってＤＤＳ５１ａの出力波の
振幅は反転する。0 or 2 is added from the switch 32 to the adder 33.
Enter ^L-1 . Further, the frequency setting data k of the DDS 51a is input to the adder 33 from the frequency setting data / sign determination signal setting means 40. 0 is added to k in the adder 33
Alternatively, 2 ^L-1 is added and output to the DDS 51a. fla
If g = 0, then k is unchanged. Therefore DDS51a
The output wave amplitude of is not inverted. If flag = 1,
k is increased by 2 ^L-1 minutes. Therefore, the amplitude of the output wave of the DDS 51a is inverted.

【００６７】以上のように、この実施の形態３によれ
ば、加算／減算器を用いずに、直交ミクサ５４のベース
バンド信号の振幅を反転することで、周波数シンセサイ
ザの出力周波数を制御できる。このため、高い周波数帯
で動作する消費電流が大きいロジック回路など特殊部品
を必要としない。したがって、従来の構成の周波数シン
セサイザと同一の周波数を生成しつつ、低コストな部品
選択が可能となるなどの効果が得られる。また、インバ
ータやスイッチなどはＩＣ化が可能なため、小形化にす
ることができるなどの効果が得られる。As described above, according to the third embodiment, the output frequency of the frequency synthesizer can be controlled by inverting the amplitude of the baseband signal of the quadrature mixer 54 without using the adder / subtractor. Therefore, special parts such as a logic circuit which operates in a high frequency band and consumes a large amount of current are not required. Therefore, while producing the same frequency as the frequency synthesizer having the conventional configuration, it is possible to obtain an effect such as low-cost component selection. Further, since the inverter and the switch can be integrated into an IC, it is possible to obtain an effect such as miniaturization.

【００６８】なお、以上の説明は、周波数設定データの
設定手段の具体的ハードウェア構成について限定してい
ないが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。Although the above description does not limit the specific hardware configuration of the frequency setting data setting means, hardware such as logic circuits and memories is based on software such as DSP and CPU. The same effect can be obtained even with the above processing.

【００６９】実施の形態４．図８はこの発明の実施の形
態４による周波数シンセサイザの直接ディジタルシンセ
サイザを示す構成図である。図において、４４は位相加
算／減算器であり、実施の形態１から実施の形態３に同
一の符号については同一または相当部分を示すので説明
を省略する。実施の形態２および実施の形態３では、直
交ミクサ５４のベースバンド信号の振幅を反転する手段
について示したが、直交ミクサ５４のベースバンド信号
の振幅を反転すると、図９（ａ）に示すような位相の不
連続が生じる。この位相不連続が存在するときにデータ
の通信を行うと、データの同期が正確にとれないため、
データ転送にエラーが生じる可能性がある。このため、
この実施の形態４は係る問題を解決するものであり、Ｄ
ＤＳ５１の出力波形の位相を減少することで、図９
（ｂ）に示すように位相連続で負の周波数を生成する手
段について示す。図９はベースバンド信号の時間波形の
変化を示す波形図である。Fourth Embodiment 8 is a block diagram showing a direct digital synthesizer of a frequency synthesizer according to a fourth embodiment of the present invention. In the figure, reference numeral 44 denotes a phase adder / subtractor, and the same reference numerals as those in the first to third embodiments indicate the same or corresponding portions, and therefore the description thereof will be omitted. In the second and third embodiments, the means for inverting the amplitude of the baseband signal of the quadrature mixer 54 is shown. However, if the amplitude of the baseband signal of the quadrature mixer 54 is inverted, as shown in FIG. Discontinuity in the phase occurs. When data communication is performed when this phase discontinuity exists, the data cannot be accurately synchronized.
Data transfer may be in error. For this reason,
The fourth embodiment is to solve such a problem, and
By reducing the phase of the output waveform of DS51,
As shown in (b), the means for generating a negative frequency in continuous phase will be described. FIG. 9 is a waveform diagram showing changes in the time waveform of the baseband signal.

【００７０】次に、ＤＤＳ５１内の位相アキュムレータ
４１出力でのデータの変化を示す。一般に正の周波数を
生成するためには、図１０（ａ）で示すように時間毎に
累算結果σ（ｔ）を増加させる。位相連続で負の周波数
を生成するためには、図１０（ｂ）で示すように時間毎
に累算結果σ（ｔ）を減少させる。図１０は位相アキュ
ムレータの出力データの変化を示す波形図である。Next, the change of data at the output of the phase accumulator 41 in the DDS 51 will be shown. Generally, in order to generate a positive frequency, the accumulation result σ (t) is increased every time as shown in FIG. In order to generate a negative frequency with continuous phases, the accumulation result σ (t) is decreased with time as shown in FIG. 10 (b). FIG. 10 is a waveform diagram showing changes in the output data of the phase accumulator.

【００７１】次に動作について説明する。実施の形態４
の位相加算／減算器４４では、符号判定用信号ｓ＿ｆｌ
ａｇに応じて位相データの積算または減算を行うが、ｓ
＿ｆｌａｇ＝０の場合、位相データの積算を行う。この
とき位相加算／減算器４４は位相アキュムレータ４１と
同一の動作を行う。一方、ｓ＿ｆｌａｇ＝１の場合、位
相データの減算を行う。このとき位相加算／減算器４４
において周波数設定デ−タｋを累算する（図９
（ｂ））。累算結果σ（ｔ）（ワード長Ｌビット）が０
より大きい場合、σ（ｔ）の上位Ｍビットを位相データ
Θ（ｔ）（０≦Θ（ｔ）＜１）とし位相・振幅変換用メ
モリ４２に出力する。Next, the operation will be described. Embodiment 4
In the phase adder / subtractor 44 of, the sign determination signal s_fl
Phase data is integrated or subtracted according to ag, but s
When _flag = 0, the phase data is integrated. At this time, the phase adder / subtractor 44 performs the same operation as the phase accumulator 41. On the other hand, when s_flag = 1, the phase data is subtracted. At this time, the phase adder / subtractor 44
The frequency setting data k is accumulated at
(B)). Accumulation result σ (t) (word length L bits) is 0
If it is larger, the upper M bits of σ (t) are output as phase data Θ (t) (0 ≦ Θ (t) <1) to the phase / amplitude conversion memory 42.

【００７２】一方、σ（ｔ）が０以下の場合、位相加算
／減算器４４ではアンダーフローが生じ、σ（ｔ）に２
^L を加算した値が新しいσ（ｔ）となる。そして、この
新しいσ（ｔ）の上位Ｍビットを位相データΘ（ｔ）と
し位相・振幅変換用メモリ４２に出力する。次にこの位
相・振幅変換用メモリ４２において位相データΘ（ｔ）
に応じた正弦波の振幅デ−タｓｉｎ（２πΘ（ｔ））
（ワード長Ｎビット）に変換する。そして、ＤＡＣ４３
においてアナログ波形に変換する。以上のディジタル演
算は基準クロック５０に同期し実施される。ＤＡＣ４３
の出力波に含まれる基準クロック５０成分や高調波成分
などのスプリアス成分はＢＰＦ５２で除去される。On the other hand, when σ (t) is 0 or less, underflow occurs in the phase adder / subtractor 44, and σ (t) becomes 2
^The value obtained by adding ^L becomes the new σ (t). Then, the upper M bits of this new σ (t) are output to the phase / amplitude conversion memory 42 as the phase data Θ (t). Next, in the phase / amplitude conversion memory 42, the phase data Θ (t)
Sine wave amplitude data sin (2πΘ (t))
(Word length N bits). And DAC43
Convert to an analog waveform at. The above digital operation is performed in synchronization with the reference clock 50. DAC43
The BPF 52 removes spurious components such as the reference clock 50 component and the harmonic components included in the output wave of the.

【００７３】以上のように、この実施の形態４によれ
ば、加算／減算器５７を用いずに、直交ミクサ５４のベ
ースバンド信号の位相項の符号を反転することで、周波
数シンセサイザの出力周波数を制御できる。このため、
高い周波数帯で動作する消費電流が大きいロジック回路
など特殊部品を必要としない。したがって、従来の構成
の周波数シンセサイザと同一の周波数を生成しつつ、低
コストな部品選択が可能となるなどの効果が得られる。
また、位相連続で周波数切り換えることができるため、
周波数切り換え時のデータ転送時のデータ転送エラーを
低減できるなどの効果が得られる。As described above, according to the fourth embodiment, by inverting the sign of the phase term of the baseband signal of the quadrature mixer 54 without using the adder / subtractor 57, the output frequency of the frequency synthesizer Can be controlled. For this reason,
It does not require special parts such as logic circuits that operate in a high frequency band and consume large current. Therefore, while producing the same frequency as the frequency synthesizer having the conventional configuration, it is possible to obtain an effect such as low-cost component selection.
Also, since the frequency can be switched in continuous phase,
The effect that the data transfer error at the time of data transfer at the time of frequency switching can be reduced can be obtained.

【００７４】なお、以上の説明は、周波数設定データの
設定手段の具体的ハードウェア構成について限定してい
ないが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。Although the above description does not limit the specific hardware configuration of the frequency setting data setting means, even if the hardware is a logical circuit or a memory, it is based on software such as DSP or CPU. The same effect can be obtained even with the above processing.

【００７５】実施の形態５．図１１はこの発明の実施の
形態５による周波数シンセサイザのベースバンド信号源
を示す構成図、図１２は正または負の周波数生成時の累
算結果の変化を示す波形図であり、図において、実施の
形態１から実施の形態４に同一の符号については同一ま
たは相当部分を示すので説明を省略する。実施の形態４
では、ＤＤＳ内に位相加算／減算器４４を設けること
で、位相連続で負の周波数を生成する手段について示し
たが、市販のＤＤＳ−ＩＣ内の位相アキュムレータに
は、図１２（ａ）に示すように、累算結果σ（ｔ）を増
加する機能は備わっているものの、累算結果σ（ｔ）を
減少する機能は備わっていない。ここでは、位相アキュ
ムレータ４１のオーバーフローに着目して、累算結果σ
（ｔ）を減少する。しかし、周波数設定データｋ’を２
^L −ｋとすることで、位相アキュムレータ４１にオーバ
ーフローが生じ、図１２（ｃ）で示すように変化し、そ
の結果、累算結果σ（ｔ）が図１２（ｂ）と同様に減少
する。従って、市販のＤＤＳ−ＩＣを用いて位相連続で
負の周波数が生成できる。Embodiment 5. 11 is a block diagram showing a baseband signal source of a frequency synthesizer according to a fifth embodiment of the present invention, and FIG. 12 is a waveform diagram showing a change in an accumulation result when a positive or negative frequency is generated. The same reference numerals as those in the first to fourth embodiments indicate the same or corresponding portions, and thus the description thereof will be omitted. Embodiment 4
In the above, the means for generating a negative frequency in a continuous phase by providing the phase adder / subtractor 44 in the DDS has been described. However, the phase accumulator in the commercially available DDS-IC is shown in FIG. Thus, although the function of increasing the cumulative result σ (t) is provided, the function of decreasing the cumulative result σ (t) is not provided. Here, focusing on the overflow of the phase accumulator 41, the accumulation result σ
Decrease (t). However, the frequency setting data k'is set to 2
^By setting ^L− k, the phase accumulator 41 overflows and changes as shown in FIG. 12C, and as a result, the accumulation result σ (t) decreases as in FIG. 12B. Therefore, a commercially available DDS-IC can be used to generate a negative frequency with continuous phase.

【００７６】次に動作について説明する。実施の形態４
の周波数設定データおよび符号判定用信号の設定手段４
０では、チャネル設定データｃｈに対応したＤＤＳ５１
ａおよびＤＤＳ５１ｂの周波数設定データｋをそれぞれ
出力する。ＤＤＳ５１ａとＤＤＳ５１ｂでは、ｋに応じ
た周波数を出力する。Next, the operation will be described. Embodiment 4
Frequency setting data and code determination signal setting means 4
In 0, DDS51 corresponding to channel setting data ch
a and the frequency setting data k of the DDS 51b are output. The DDS 51a and the DDS 51b output a frequency corresponding to k.

【００７７】次に、周波数設定データおよび符号判定用
信号の設定手段４０の具体的な内容について説明する。
図１３は周波数設定データおよび符号判定用信号の設定
手段から出力される設定データを示す表図である。ここ
では、ｆ_c より高い周波数を出力する場合、実施の形態
１と同様にＤＤＳ５１ａおよびＤＤＳ５１ｂの周波数設
定データｋを出力する。ｆ_c より低い周波数を出力する
場合、ＤＤＳ５１ａおよびＤＤＳ５１ｂへの周波数設定
データｋ’は次式で与えられる。Next, the specific contents of the frequency setting data and the code determination signal setting means 40 will be described.
FIG. 13 is a table showing frequency setting data and setting data output from the code determination signal setting means. Here, when outputting a frequency higher than f _c , the frequency setting data k of the DDS 51a and DDS 51b is output as in the first embodiment. When outputting a frequency lower than f _c , the frequency setting data k ′ for the DDS 51a and DDS 51b is given by the following equation.

【００７８】 ｋ’＝２^L −｛０．５（ｎ＋１）−ｃｈ｝・ｋ＿ｓｔｐ ・・・（１１）K ′ = 2 ^L − {0.5 (n + 1) −ch} · k_stp (11)

【００７９】以上のように、この実施の形態５によれ
ば、加算／減算器を用いずに、直交ミクサ５４のベース
バンド信号の位相項の符号を反転することで、周波数シ
ンセサイザの出力周波数を制御できる。このため、高い
周波数帯で動作する消費電流が大きいロジック回路など
特殊部品を必要としない。したがって、従来の構成の周
波数シンセサイザと同一の周波数を生成しつつ、低コス
トな部品選択が可能となるなどの効果が得られる。ま
た、位相を減少させるための回路が不要となるため、小
形化とすることができる効果がある。As described above, according to the fifth embodiment, by inverting the sign of the phase term of the baseband signal of the quadrature mixer 54 without using the adder / subtractor, the output frequency of the frequency synthesizer can be changed. You can control. Therefore, special parts such as a logic circuit which operates in a high frequency band and consumes a large amount of current are not required. Therefore, while producing the same frequency as the frequency synthesizer having the conventional configuration, it is possible to obtain an effect such as low-cost component selection. Further, since a circuit for reducing the phase is unnecessary, there is an effect that it can be miniaturized.

【００８０】さらに、位相連続で周波数切り換えること
ができるため、周波数切り換え時のデータ転送時のデー
タ転送エラーを低減できるなどの効果が得られる。Further, since the frequency can be switched continuously in phase, the effect of reducing the data transfer error at the time of data transfer at the time of frequency switching can be obtained.

【００８１】なお、以上の説明は、周波数設定データの
設定手段の具体的ハードウェア構成について限定してい
ないが、論理回路やメモリによるハードウェアであって
も、ＤＳＰやＣＰＵなどのソフトウェアをベースにした
処理であってもよく同様の効果を奏する。Although the above description does not limit the specific hardware configuration of the frequency setting data setting means, even if the hardware is a logical circuit or a memory, it is based on software such as DSP or CPU. The same effect can be obtained even with the above processing.

【００８２】実施の形態６．図１４はこの発明の実施の
形態６による周波数シンセサイザのメモリを示す構成図
であり、図において、実施の形態１から実施の形態５に
同一の符号については同一または相当部分を示すので説
明を省略する。１０は周波数設定データおよび符号判定
用信号の設定手段４０内のメモリである。Sixth Embodiment FIG. 14 is a configuration diagram showing a memory of a frequency synthesizer according to a sixth embodiment of the present invention. In the figure, the same reference numerals as those in the first to fifth embodiments indicate the same or corresponding parts, and therefore the description thereof will be omitted. To do. Reference numeral 10 is a memory in the frequency setting data and code determination signal setting means 40.

【００８３】次に動作について説明する。この周波数設
定データおよび符号判定用信号の設定手段４０では、外
部よりチャネル設定データｃｈを入力し、このチャネル
設定データｃｈに応じたＤＤＳ５１ａおよびＤＤＳ５１
ｂの周波数設定データｋをメモリ１０から出力する。Next, the operation will be described. In the frequency setting data and code determination signal setting means 40, the channel setting data ch is input from the outside, and the DDS 51a and the DDS 51 corresponding to the channel setting data ch are input.
The frequency setting data k of b is output from the memory 10.

【００８４】次に、メモリ１０について説明する。図１
５はこの発明の実施の形態６による周波数シンセサイザ
のメモリのアドレスと内部の値を示す表図、図１６はこ
の発明の実施の形態６による周波数シンセサイザの他の
メモリのアドレスと内部の値を示す表図である。メモリ
１０のアドレスはチャネル設定データｃｈであり、チャ
ネル設定データｃｈに対するＤＤＳ５１ａおよびＤＤＳ
５１ｂの周波数設定データｋが格納されている。図１５
は、上記のチャネル設定データｃｈが、それぞれチャネ
ル設定データｃｈに対応するコード（これがメモリ１０
のアドレスになる）００００００００，０００００００
１，・・・，１１１１１１１０で表され、そして、それ
ぞれに対応した周波数設定データｋを示している。たと
えば、チャネル設定データｃｈが０１１１１１１１であ
るとき、メモリ１０のアドレス０１１１１１１が指定さ
れる。このとき、ｋ＝０がＤＤＳ５１ａおよびＤＤＳ５
１ｂに出力される。Next, the memory 10 will be described. Figure 1
5 is a table showing the addresses and internal values of the memory of the frequency synthesizer according to the sixth embodiment of the present invention, and FIG. 16 shows the addresses and internal values of the other memory of the frequency synthesizer according to the sixth embodiment of the present invention. FIG. The address of the memory 10 is the channel setting data ch, and the DDS 51a and DDS for the channel setting data ch
The frequency setting data k of 51b is stored. Figure 15
Is a code in which the above-mentioned channel setting data ch corresponds to the channel setting data ch (this is the memory 10
The address will be 0000000000000.
, ..., 11111110, and shows the frequency setting data k corresponding to each. For example, when the channel setting data ch is 01111111, the address 0111111 of the memory 10 is designated. At this time, k = 0 is DDS51a and DDS5
It is output to 1b.

【００８５】以上の説明は、実施の形態４の周波数設定
データおよび符号判定用信号の設定手段４０に対応した
ものだが、実施の形態１から実施の形態３までの周波数
設定データおよび符号判定用信号の設定手段４０に対し
ても、同様の効果を奏する。この場合、図１６に示すよ
うにＤＤＳ５１ａおよびＤＤＳ５１ｂの周波数設定デー
タの他に、符号判定用信号ｓ＿ｆｌａｇがメモリに格納
されている。Although the above description corresponds to the frequency setting data and code determination signal setting means 40 of the fourth embodiment, the frequency setting data and code determination signal of the first to third embodiments are used. The same effect can be obtained for the setting means 40. In this case, as shown in FIG. 16, in addition to the frequency setting data of the DDS 51a and DDS 51b, the code determination signal s_flag is stored in the memory.

【００８６】以上のように、この実施の形態６によれ
ば、メモリ１０を用い周波数設定データの出力を行うこ
とにより、計算で行う方式と比較して処理時間を短縮で
き、周波数設定データの変更に要する時間の短縮化を図
ることができるため、周波数シンセサイザの周波数切り
換え速度を速めることができるなどの効果が得られる。As described above, according to the sixth embodiment, by outputting the frequency setting data using the memory 10, the processing time can be shortened as compared with the calculation method, and the frequency setting data can be changed. Since the time required for this can be shortened, the frequency switching speed of the frequency synthesizer can be increased.

【００８７】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について述べていないが、論理回
路によるハードウェアであっても、ＤＳＰやＣＰＵなど
のソフトウェアをベースにした処理であってもよく同様
の効果を奏する。Although the above description does not describe a specific hardware configuration for digital operation, hardware by a logic circuit or processing based on software such as DSP or CPU may be used. Has the same effect.

【００８８】実施の形態７．図１７はこの発明の実施の
形態７による周波数シンセサイザの周波数設定データお
よび符号反転用信号の設定手段を示す構成図、図１８は
この発明の実施の形態７による周波数シンセサイザの周
波数設定データおよび符号反転用信号の設定手段の動作
手順を示すフローチャートであり、図において、実施の
形態１から実施の形態６に同一の符号については同一ま
たは相当部分を示すので説明を省略する。１１は周波数
設定データおよび符号反転用信号の演算手段である。Seventh Embodiment 17 is a block diagram showing the frequency setting data and sign inversion signal setting means of the frequency synthesizer according to the seventh embodiment of the present invention, and FIG. 18 is the frequency setting data and sign inversion of the frequency synthesizer according to the seventh embodiment of the present invention. 6 is a flowchart showing an operation procedure of a setting signal of the use signal, and in the figure, the same reference numerals as those in the first to sixth embodiments indicate the same or corresponding portions, and therefore the description thereof will be omitted. Reference numeral 11 is a calculation means for the frequency setting data and the sign inversion signal.

【００８９】実施の形態６ではメモリ１０から周波数設
定データを出力しているが、仮にチャネル設定データｃ
ｈのワード長をＤＤＳの周波数設定データｋの同じワー
ド長（３２ビット）とすると、メモリとして約４．３Ｇ
ビット以上の容量が必要となり現実的ではない。したが
って、この実施の形態７では、演算手段により周波数設
定データを求めるものである。In the sixth embodiment, the frequency setting data is output from the memory 10, but the channel setting data c
Assuming that the word length of h is the same as the word length (32 bits) of the frequency setting data k of DDS, the memory capacity is about 4.3G.
It requires more than a bit capacity, which is not realistic. Therefore, in the seventh embodiment, the frequency setting data is obtained by the calculating means.

【００９０】次に動作について説明する。図１８にチャ
ネル設定データｃｈに応じた周波数設定データｋおよび
符号反転用信号ｓ＿ｆｌａｇの計算フローを示す。ま
ず、外部より演算手段１１にチャネル設定データｃｈを
入力し（ステップＳＴ３０１）、ｃｈを式（１２）の判
定式で判定する（ステップＳＴ３０２）。Next, the operation will be described. FIG. 18 shows a calculation flow of the frequency setting data k and the sign inversion signal s_flag according to the channel setting data ch. First, the channel setting data ch is input to the calculating means 11 from the outside (step ST301), and the channel is judged by the judgment formula of Expression (12) (step ST302).

【００９１】[0091]

【数４】 [Equation 4]

【００９２】そして、ステップＳＴ３０２の判定の結
果、式（１２）を満足した場合の動作について説明す
る。まず、式（１３）の計算式を用いて、ＤＤＳの出力
周波数を求める（ステップＳＴ３０３ａ）。The operation when the expression (12) is satisfied as a result of the determination in step ST302 will be described. First, the output frequency of the DDS is obtained using the calculation formula (13) (step ST303a).

【００９３】 ｆ_s ＝Δｃｈ・ｆ_s ＿ｓｔｐ Δｃｈ＝｜０．５・（ｎ＋１）−ｃｈ｜ ・・・（１３）F _s = Δch · f _s _stp Δch = | 0.5 · (n + 1) −ch | ... (13)

【００９４】そして、次に式（１４）に示す計算式を用
いて、ＤＤＳの周波数設定データｋを求める（ステップ
ＳＴ３０４ａ）。Then, the frequency setting data k of the DDS is obtained using the calculation formula shown in the formula (14) (step ST304a).

【００９５】 ｋ＝２^L −int（ｆ_s ・２^L ／ｆ_ck）または２^L −round（ｆ_s ・２^L ／ｆ_ck） ・・・（１４） ここで、ｉｎｔ（）は（）内の小数点以下の値を切り捨
てる関数、ｒｏｕｎｄ（）は（）内の小数点以下の値を
四捨五入する関数である。さらに、符号判定用信号ｓ＿
ｆｌａｇ＝０とし（ステップＳＴ３０５ａ）、ｋおよび
ｓ＿ｆｌａｇを演算手段１１から出力する（ステップＳ
Ｔ３０６）。K = 2 ^L −int (f _s · 2 ^L / f _ck ) or 2 ^L −round (f _s · 2 ^L / f _ck ) (14) Here, int () is in (). Round () is a function that rounds down the value after the decimal point, and round () is a function that rounds off the value after the decimal point in (). Further, the code determination signal s_
flag = 0 is set (step ST305a), and k and s_flag are output from the calculation means 11 (step S).
T306).

【００９６】次に、式（１２）を満足しない場合の動作
について説明する。まず、式（１５）に示す計算式を用
いて、ＤＤＳの出力周波数を求める（ステップＳＴ３０
３ｂ）。Next, the operation when the expression (12) is not satisfied will be described. First, the output frequency of the DDS is obtained using the calculation formula shown in formula (15) (step ST30).
3b).

【００９７】 ｆ_s ＝Δｃｈ・ｆ_s ＿ｓｔｐ Δｃｈ＝｜０．５・（ｎ＋１）−ｃｈ｜ ・・・（１５）F _s = Δch · f _s _stp Δch = | 0.5 · (n + 1) −ch | ... (15)

【００９８】そして、式（１６）に示す計算式を用い
て、ＤＤＳの周波数設定データｋを求める（ステップＳ
Ｔ３０４ｂ）。Then, the frequency setting data k of the DDS is obtained by using the calculation formula shown in the formula (16) (step S
T304b).

【００９９】 ｋ＝int （ｆ_s ・２^L ／ｆ_ck）またはround （ｆ_s ・２^L ／ｆ_ck） ・・・（１６）K = int (f _s · 2 ^L / f _ck ) or round (f _s · 2 ^L / f _ck ) (16)

【０１００】さらに、符号判定用信号ｓ＿ｆｌａｇを１
とし（ステップＳＴ３０５ｂ）、ｋおよびｓ＿ｆｌａｇ
を演算手段１１から出力する（ステップＳＴ３０６）。Further, the code determination signal s_flag is set to 1
(Step ST305b), k and s_flag
Is output from the calculating means 11 (step ST306).

【０１０１】以上のように、この実施の形態７によれ
ば、演算手段１１を用いて周波数設定データおよび符号
反転用信号の出力を行うことにより、チャネル数が多い
場合において、メモリで行う方式と比較してシンセサイ
ザの小形化が図れるとともに、低コストな部品選択が可
能となるなどの効果が得られる。As described above, according to the seventh embodiment, the frequency setting data and the sign inversion signal are output by using the arithmetic means 11, so that when the number of channels is large, the method is performed in the memory. By comparison, the synthesizer can be downsized, and low-cost component selection can be achieved.

【０１０２】以上の説明は、実施の形態４の周波数設定
データおよび符号判定用信号の設定手段４０に対応した
ものだが、実施の形態１から実施の形態３までの周波数
設定データおよび符号判定用信号の設定手段４０に対し
ても、同様の効果を奏する。The above description corresponds to the frequency setting data and code determination signal setting means 40 of the fourth embodiment, but the frequency setting data and code determination signal of the first to third embodiments are used. The same effect can be obtained for the setting means 40.

【０１０３】なお、以上の説明は、ディジタル演算の具
体的ハードウェア構成について述べていないが、論理回
路によるハードウェアであっても、ＤＳＰやＣＰＵなど
のソフトウェアをベースにした処理であってもよく同様
の効果を奏する。Although the above description does not describe a specific hardware configuration of digital operation, hardware by a logic circuit or processing based on software such as DSP or CPU may be used. Has the same effect.

【０１０４】実施の形態８．図１９はこの発明の実施の
形態８による周波数シンセサイザを示す構成図であり、
図において、実施の形態１から実施の形態７に同一の符
号については同一または相当部分を示すので説明を省略
する。５９は第１および第２の正あるいは負の周波数生
成用周波数シンセサイザ９９ａ，９９ｂの基準クロック
を局部発振器５３とこの局部発振器５３の出力波を分周
する可変分周器である。Eighth Embodiment FIG. 19 is a block diagram showing a frequency synthesizer according to Embodiment 8 of the present invention.
In the drawings, the same reference numerals as those in Embodiments 1 to 7 indicate the same or corresponding portions, and thus the description thereof will be omitted. Reference numeral 59 is a local oscillator 53 and a variable frequency divider that divides an output wave of the local oscillator 53 from a reference clock of the first and second positive or negative frequency generating frequency synthesizers 99a and 99b.

【０１０５】次に動作について説明する。図１９に示す
構成の周波数シンセサイザにおいては、可変分周器５９
によりＮ分周された局部発振器５３の出力波を第１およ
び第２の正あるいは負の周波数生成用周波数シンセサイ
ザ９９ａおよび９９ｂの基準クロックとしている。この
とき基準クロックの周波数ｆ_ckは次式で与えられる。Next, the operation will be described. In the frequency synthesizer having the configuration shown in FIG. 19, the variable frequency divider 59
The output wave of the local oscillator 53 divided by N is used as a reference clock for the first and second positive or negative frequency generating frequency synthesizers 99a and 99b. At this time, the frequency f _{ck of the} reference clock is given by the following equation.

【０１０６】 ｆ_ck＝ｆ_c ／Ｎ ・・・（１７） ただし、Ｎは可変分周器５９の分周数である。F _ck = f _c / N (17) Here, N is the frequency division number of the variable frequency divider 59.

【０１０７】以上のように、この実施の形態８によれ
ば、可変分周器５９を用いて基準クロックを生成してい
るため、ＤＤＳ５１の出力周波数の設定の自由度が高ま
る。したがって、ＤＤＳ５１のスプリアスをＢＰＦ５２
の帯域外となるような周波数設定が容易となり、低スプ
リアスとなるなどの効果が得られる。また、発振器の個
数を減らすことができ、低コスト化を図ることができる
などの効果が得られる。As described above, according to the eighth embodiment, since the reference clock is generated by using the variable frequency divider 59, the degree of freedom in setting the output frequency of the DDS 51 is increased. Therefore, the spurious of DDS51 is changed to BPF52.
It is easy to set the frequency so that the frequency is out of the band, and it is possible to obtain an effect such as low spurious. Further, the number of oscillators can be reduced, and the cost can be reduced.

【０１０８】実施の形態９．図２０はこの発明の実施の
形態９による周波数シンセサイザを示す構成図であり、
図において、実施の形態１から実施の形態８に同一の符
号については同一または相当部分を示すので説明を省略
する。７１は位相比較器、７２はループフィルタ、７３
は電圧制御発振器（以下、ＶＣＯ）、７４は可変分周
器、７０は位相比較器７１、ループフィルタ７２、ＶＣ
Ｏ７３、可変分周器７４とからなる位相同期ループ（以
下、ＰＬＬ）である。Ninth Embodiment 20 is a block diagram showing a frequency synthesizer according to Embodiment 9 of the present invention.
In the drawings, the same reference numerals as those in the first to eighth embodiments indicate the same or corresponding parts, and thus the description thereof will be omitted. 71 is a phase comparator, 72 is a loop filter, 73
Is a voltage controlled oscillator (VCO), 74 is a variable frequency divider, 70 is a phase comparator 71, a loop filter 72, and VC.
A phase locked loop (hereinafter, PLL) including an O73 and a variable frequency divider 74.

【０１０９】次に動作について説明する。図２０に示す
構成の周波数シンセサイザにおいては、ＰＬＬ７０によ
りＮ逓倍された基準クロック５０の出力波を直交ミクサ
５４の局部発振波としている。このとき局部発振波の周
波数ｆ_c は次式で与えられる。Next, the operation will be described. In the frequency synthesizer configured as shown in FIG. 20, the output wave of the reference clock 50 multiplied by N by the PLL 70 is used as the local oscillation wave of the quadrature mixer 54. At this time, the frequency f _c of the local oscillation wave is given by the following equation.

【０１１０】 ｆ_c ＝Ｎ・ｆ_ck ・・・（１８） ただし、Ｎは可変分周器７４の分周数である。F _c = N · f _ck (18) Here, N is the frequency division number of the variable frequency divider 74.

【０１１１】以上のように、この実施の形態９によれ
ば、ＰＬＬ７０を用いて局部発振波を生成しているた
め、直交ミクサの出力周波数の範囲が広帯域となり、周
波数シンセサイザの出力周波数の範囲が広帯域となるな
どの効果が得られる。また、高安定が要求される発振器
の個数を減らすことができ、低コスト化を図ることがで
きるなどの効果がある。As described above, according to the ninth embodiment, since the local oscillating wave is generated by using the PLL 70, the output frequency range of the quadrature mixer is wide and the output frequency range of the frequency synthesizer is wide. An effect such as a wide band can be obtained. In addition, the number of oscillators required to have high stability can be reduced, and the cost can be reduced.

【０１１２】[0112]

【発明の効果】以上のように、この発明によれば、ベー
スバンド信号源において、入力されたチャネル設定デー
タに基づき、周波数設定データと第１のベースバンド信
号の周波数が正あるいは負であるかを示す符号判定用信
号とを出力する設定手段と、設定手段から出力される周
波数設定データと符号判定用信号に基づき基準クロック
に同期して正あるいは負の周波数の正弦波による第１の
ベースバンド信号を生成する第１の周波数生成用周波数
シンセサイザと、設定手段から出力される周波数設定デ
ータに基づき基準クロックに同期して正の周波数の余弦
波による第２のベースバンド信号を生成する第２の周波
数生成用周波数シンセサイザとを備え、第１の周波数生
成用周波数シンセサイザは、符号判定用信号に基づき正
の周波数の第１のベースバンド信号の振幅を反転するこ
とにより、負の周波数の第１のベースバンド信号を生成
するように構成したので、従来の構成の周波数シンセサ
イザと同一の周波数を生成しつつ、低コストな部品選択
をすることができるとともに、小形化にすることができ
る効果がある。As described above, according to the present invention, in the baseband signal source, the input channel setting data is input.
Frequency setting data and the first baseband signal based on
Signal for sign judgment indicating whether the signal frequency is positive or negative
And the frequency output from the setting means.
Reference clock based on wave number setting data and sign judgment signal
Synchronous to the positive or negative frequency sine wave of the first
First frequency generating frequency for generating a baseband signal
The frequency setting data output from the synthesizer and the setting means.
Data, the cosine of the positive frequency in synchronization with the reference clock
Second frequency for generating a second baseband signal by the wave
A frequency synthesizer for generating a number
The synthesis frequency synthesizer uses a positive signal based on the sign determination signal.
To invert the amplitude of the first baseband signal at the frequency
Generates a first baseband signal with a negative frequency by
Since it is configured so as to generate the same frequency as the frequency synthesizer of the conventional configuration, it is possible to select components at low cost and downsize.
There is that effect.

【０１１３】[0113]

【０１１４】この発明によれば、第１の周波数生成用周
波数シンセサイザにおいて、符号判定用信号の変化に応
じて制御信号を出力する符号判定用信号の判定手段と、
判定手段からの制御信号に応じて、入力として０または
周波数設定データのワード長Ｌに対応した２ ^L-1 を選択
して出力するスイッチと、スイッチから出力された０ま
たは２ ^L-1 を周波数設定データに加算する加算器とを備
え、加算器により加算された値に基づき正あるいは負の
周波数の正弦波による第１のベースバンド信号を生成す
るように構成したので、従来の構成の周波数シンセサイ
ザと同一の周波数を生成しつつ、低コストな部品選択を
することができるとともに、小形化にすることができる
効果がある。According to the present invention, the first frequency generation frequency synthesizer responds to changes in the code determination signal.
And a determination means for the code determination signal that outputs a control signal,
0 or as an input depending on the control signal from the judging means
Select 2 ^L-1 corresponding to word length L of frequency setting data
Output from the switch and 0 or
Or an adder for adding 2 ^L-1 to the frequency setting data.
The positive or negative value based on the value added by the adder
Generates a first baseband signal with a frequency sine wave
Since it is configured such that, while generating the same frequency as the frequency synthesizer of the conventional configuration, it is possible to make low-cost component selection, there is an effect that can be miniaturized.

【０１１５】[0115]

【０１１６】この発明によれば、設定手段において、チ
ャネル設定データに基づいて、正の周波数の第１および
第２のベースバンド信号を生成するための周波数設定デ
ータｋを出力し、負の周波数の第１および第２のベース
バンド信号を生成するための周波数設定データ２ ^L ーｋ
（ただし、Ｌは周波数設定データｋのワード長）を出力
するように構成したので、従来の構成の周波数シンセサ
イザと同一の周波数を生成しつつ、低コストな部品選択
をすることができ、小形化にすることができるととも
に、周波数切り換え時のデータ転送時のデータ転送エラ
ーを低減できる効果がある。According to the present invention, in the setting means,
Based on the channel setting data, the positive frequency first and
The frequency setting data for generating the second baseband signal.
Output the data k and the first and second bases of negative frequency
Frequency setting data 2 ^L -k for generating band signal
(However, L is the word length of frequency setting data k) is output
Since it is configured so as to generate the same frequency as the frequency synthesizer of the conventional configuration, it is possible to select components at low cost, downsize, and to transfer data at the time of frequency switching. This has the effect of reducing data transfer errors.

【０１１７】[0117]

【０１１８】[0118]

【０１１９】[0119]

【０１２０】この発明によれば、位相同期ループにより
Ｎ逓倍された基準クロックの出力波を局部発振器の局部
発振波とするように構成したので、周波数シンセサイザ
の出力周波数の範囲を広帯域とすることができるととも
に、高安定が要求される発振器の個数を減らすことがで
き、低コスト化を図ることができる効果がある。According to the present invention, since the output wave of the reference clock multiplied by N by the phase locked loop is used as the local oscillation wave of the local oscillator , the output frequency range of the frequency synthesizer can be widened. In addition, it is possible to reduce the number of oscillators required to be highly stable and to reduce the cost.

【０１２１】この発明によれば、ベースバンド信号源に
おいて、入力されたチャネル設定データに基づき、周波
数設定データと第１のベースバンド信号の周波数が正あ
るいは負であるかを示す符号判定用信号とを出力し、周
波数設定データと符号判定用信号に基づき基準クロック
に同期して正あるいは負の周波数の正弦波による第１の
ベースバンド信号を生成し、周波数設定データに基づき
基準クロックに同期して正の周波数の余弦波による第２
のベースバンド信号を生成し、第１のベースバンド信号
を生成する際に、符号判定用信号に基づき正の周波数の
第１のベースバンド信号の振幅を反転することにより、
負の周波数の第１のベースバンド信号を生成するように
構成したので、従来の構成の周波数シンセサイザと同一
の周波数を生成しつつ、低コストな部品選択をすること
ができるとともに、小形化にすることができる効果があ
る。According to the present invention, in the baseband signal source , the frequency is set based on the input channel setting data.
Number setting data and the frequency of the first baseband signal are correct
And a sign determination signal that indicates whether it is negative or
Reference clock based on wave number setting data and sign judgment signal
Synchronous to the positive or negative frequency sine wave of the first
Generate a baseband signal, based on frequency setting data
Second by the cosine wave of positive frequency in synchronization with the reference clock
Generate a baseband signal of the first baseband signal
Of the positive frequency based on the sign determination signal
By inverting the amplitude of the first baseband signal,
Since the first baseband signal having a negative frequency is generated, the same frequency as that of the frequency synthesizer having the conventional configuration can be generated while low-cost component selection can be performed and the size can be reduced. There is an effect that can be .

【０１２２】[0122]

【０１２３】この発明によれば、第１のベースバンド信
号を生成する際に、符号判定用信号の変化に応じて制御
信号を出力し、制御信号に応じて、入力として０または
周波数設定データのワード長Ｌに対応した２ ^L-1 を選択
し、選択された０または２ ^L-1 を周波数設定データに加
算し、加算された値に基づき正あるいは負の周波数の正
弦波による第１のベースバンド信号を生成するように構
成したので、従来の構成の周波数シンセサイザと同一の
周波数を生成しつつ、低コストな部品選択をすることが
できるとともに、小形化にすることができる効果があ
る。According to the present invention, the first baseband signal is
Control in response to changes in the code determination signal when generating a signal
Outputs a signal, depending on the control signal, 0 or as an input
Select 2 ^L-1 corresponding to word length L of frequency setting data
The selected 0 or 2 ^L-1 to the frequency setting data.
Positive or negative frequency based on the added value
Since it is configured to generate the first baseband signal by the chord wave, it is possible to select the component at low cost and to reduce the size while generating the same frequency as the frequency synthesizer of the conventional configuration. There is an effect that can.

【０１２４】[0124]

【０１２５】この発明によれば、周波数設定データを出
力する際に、チャネル設定データに基づいて、正の周波
数の第１および第２のベースバンド信号を生成するため
の周波数設定データｋを出力し、負の周波数の第１およ
び第２のベースバンド信号を生成するための周波数設定
データ２ ^L −ｋ（ただし、Ｌは周波数設定データｋのワ
ード長）を出力するように構成したので、従来の構成の
周波数シンセサイザと同一の周波数を生成しつつ、低コ
ストな部品選択をすることができ、小形化にすることが
できるとともに、周波数切り換え時のデータ転送時のデ
ータ転送エラーを低減できる効果がある。According to the present invention, the frequency setting data is output.
The positive frequency based on the channel setting data.
To generate a number of first and second baseband signals
The frequency setting data k of is output, and the first and second negative frequencies are output.
And frequency setting for generating the second baseband signal
Data 2 ^L- k (where L is the frequency setting data k
And then, is outputted over de length), while generating the same frequency as the frequency synthesizer of the conventional configuration, it is possible to make low-cost component selection, it is possible to downsizing, frequency switching There is an effect that a data transfer error at the time of data transfer can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の実施の形態１による周波数シンセ
サイザを示す構成図である。FIG. 1 is a configuration diagram showing a frequency synthesizer according to a first embodiment of the present invention.

【図２】 この発明の実施の形態１による周波数シンセ
サイザにおいて、周波数設定データおよび符号反転用信
号の設定手段の内容を示す説明図である。FIG. 2 is an explanatory diagram showing the contents of frequency setting data and sign inversion signal setting means in the frequency synthesizer according to the first embodiment of the present invention.

【図３】 この発明の実施の形態２による周波数シンセ
サイザのＤＤＳを有する正あるいは負の周波数生成用周
波数シンセサイザを示す構成図である。FIG. 3 is a configuration diagram showing a positive or negative frequency generating frequency synthesizer having a DDS of the frequency synthesizer according to the second embodiment of the present invention.

【図４】 この発明の実施の形態３による周波数シンセ
サイザの正あるいは負の周波数生成用周波数シンセサイ
ザを示す構成図である。FIG. 4 is a configuration diagram showing a frequency synthesizer for generating a positive or negative frequency of a frequency synthesizer according to a third embodiment of the present invention.

【図５】 ディジタル−アナログ変換回路での出力時間
波形を示す波形図である。FIG. 5 is a waveform diagram showing an output time waveform in the digital-analog conversion circuit.

【図６】 メモリでの位相データから振幅データへの変
化を示す表図である。FIG. 6 is a table showing a change from phase data to amplitude data in a memory.

【図７】 位相アキュムレータ出力での累算結果の動き
を示す波形図である。FIG. 7 is a waveform diagram showing the movement of the accumulation result at the output of the phase accumulator.

【図８】 この発明の実施の形態４による周波数シンセ
サイザの直接ディジタルシンセサイザを示す構成図であ
る。FIG. 8 is a configuration diagram showing a direct digital synthesizer of a frequency synthesizer according to a fourth embodiment of the present invention.

【図９】 ベースバンド信号の時間波形の変化を示す波
形図である。FIG. 9 is a waveform diagram showing changes in the time waveform of the baseband signal.

【図１０】 位相アキュムレータの出力データの変化を
示す波形図である。FIG. 10 is a waveform diagram showing changes in output data of the phase accumulator.

【図１１】 この発明の実施の形態５による周波数シン
セサイザのベースバンド信号源を示す構成図である。FIG. 11 is a configuration diagram showing a baseband signal source of a frequency synthesizer according to a fifth embodiment of the present invention.

【図１２】 正または負の周波数生成時の累算結果の変
化を示す波形図である。FIG. 12 is a waveform diagram showing a change in the accumulation result when a positive or negative frequency is generated.

【図１３】 周波数設定データおよび符号判定用信号の
設定手段から出力される設定データを示す表図である。FIG. 13 is a table showing frequency setting data and setting data output from a sign determination signal setting unit.

【図１４】 この発明の実施の形態６による周波数シン
セサイザのメモリを示す構成図である。FIG. 14 is a configuration diagram showing a memory of a frequency synthesizer according to a sixth embodiment of the present invention.

【図１５】 この発明の実施の形態６による周波数シン
セサイザのメモリのアドレスと内部の値を示す表図であ
る。FIG. 15 is a table showing addresses and internal values of a memory of the frequency synthesizer according to the sixth embodiment of the present invention.

【図１６】 この発明の実施の形態６による周波数シン
セサイザの他のメモリのアドレスと内部の値を示す表図
である。FIG. 16 is a table showing addresses and internal values of another memory of the frequency synthesizer according to the sixth embodiment of the present invention.

【図１７】 この発明の実施の形態７による周波数シン
セサイザの周波数設定データおよび符号反転用信号の設
定手段を示す構成図である。FIG. 17 is a configuration diagram showing frequency setting data and sign inversion signal setting means of a frequency synthesizer according to a seventh embodiment of the present invention.

【図１８】 この発明の実施の形態７による周波数シン
セサイザの周波数設定データおよび符号反転用信号の設
定手段の動作手順を示すフローチャートである。FIG. 18 is a flowchart showing an operation procedure of frequency setting data and sign inversion signal setting means of the frequency synthesizer according to the seventh embodiment of the present invention.

【図１９】 この発明の実施の形態８による周波数シン
セサイザを示す構成図である。FIG. 19 is a configuration diagram showing a frequency synthesizer according to an eighth embodiment of the present invention.

【図２０】 この発明の実施の形態９による周波数シン
セサイザを示す構成図である。FIG. 20 is a configuration diagram showing a frequency synthesizer according to a ninth embodiment of the present invention.

【図２１】 従来の周波数シンセサイザを示す構成図で
ある。FIG. 21 is a configuration diagram showing a conventional frequency synthesizer.

【図２２】 従来の直接ディジタルシンセサイザを示す
構成図である。FIG. 22 is a block diagram showing a conventional direct digital synthesizer.

【図２３】 従来の直接ディジタルシンセサイザの内部
データの変化を示す説明図である。FIG. 23 is an explanatory diagram showing changes in internal data of a conventional direct digital synthesizer.

【符号の説明】[Explanation of symbols]

２０ 符号反転用演算手段、２１ａ 第１のスイッチ
（符号反転用演算手段）、２１ｂ 第２のスイッチ（符
号反転用演算手段）、２２ インバータ（符号反転用演
算手段）、３０ 符号反転用演算手段、３１ 符号判定
用信号の判定手段（符号反転用演算手段）、３２ スイ
ッチ（符号反転用演算手段）、３３ 加算器（符号反転
用演算手段）、４０ 周波数設定データおよび符号判定
用信号の設定手段、４１（４１ａ，４１ｂ） 位相アキ
ュムレータ、４３（４３ａ，４３ｂ） ディジタル−ア
ナログ変換回路、４４ 位相加算／減算器、５０ 基準
クロック、５１ａ 第１の直接ディジタルシンセサイ
ザ、５１ｂ 第２の直接ディジタルシンセサイザ、５３
局部発振器、５４ 直交ミクサ、５８ 加算器、５
９，７４ 可変分周器、６０ ベースバンド信号源、７
０ 位相同期ループ（ＰＬＬ）、９９ａ 第１の正ある
いは負の周波数生成用周波数シンセサイザ、９９ｂ第２
の正あるいは負の周波数生成用周波数シンセサイザ。20 sign inversion operation means, 21a first switch (sign inversion operation means), 21b second switch (sign inversion operation means), 22 inverter (sign inversion operation means), 30 code inversion operation means, 31 sign judging signal judging means (sign inverting arithmetic means), 32 switch (sign inverting arithmetic means), 33 adder (sign inverting arithmetic means), 40 frequency setting data and sign judging signal setting means, 41 (41a, 41b) phase accumulator, 43 (43a, 43b) digital-analog converter circuit, 44 phase adder / subtractor, 50 reference clock, 51a first direct digital synthesizer, 51b second direct digital synthesizer, 53
Local oscillator, 54 Quadrature mixer, 58 Adder, 5
9,74 Variable frequency divider, 60 Baseband signal source, 7
0 phase locked loop (PLL), 99a first positive or negative frequency generating frequency synthesizer, 99b second
A frequency synthesizer for generating positive or negative frequencies.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 礒田 陽次 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平２−312320（ＪＰ，Ａ) 特開 平10−142273（ＪＰ，Ａ) 特開 平11−55036（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03B 28/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoji Isoda Marunouchi 2-3-3 Marunouchi, Chiyoda-ku, Tokyo Mitsubishi Electric Corporation (56) Reference JP-A-2-332020 (JP, A) JP-A 10-142273 (JP, A) JP-A-11-55036 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H03B 28/00

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合し、２種類の出力信号を出力する直
交ミクサと、この直交ミクサからの２つの出力信号を加
算する加算器とからなる周波数シンセサイザにおいて、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１のベースバンド信号の周波数が正あるい
は負であるかを示す符号判定用信号とを出力する設定手
段と、 上記設定手段から出力される周波数設定データと符号判
定用信号に基づき基準クロックに同期して正あるいは負
の周波数の正弦波による第１のベースバンド信号を生成
する第１の周波数生成用周波数シンセサイザと、 上記設定手段から出力される周波数設定データに基づき
上記基準クロックに同期して正の周波数の余弦波による
第２のベースバンド信号を生成する第２の周波数生成用
周波数シンセサイザとを備え、 上記第１の周波数生成用周波数シンセサイザは、上記符
号判定用信号に基づき正の周波数の第１のベースバンド
信号の振幅を反転することにより、負の周波数の第１の
ベースバンド信号を生成することを特徴とする周波数シ
ンセサイザ。1. A first baseband signal based on a sine wave and a second cosine wave input from a baseband signal source.
Of the quadrature mixer that mixes the frequency of the baseband signal of 1. and the local oscillation wave input from the local oscillator and outputs two types of output signals, and an adder that adds the two output signals from the quadrature mixer In the synthesizer, the baseband signal source is configured to output frequency setting data and a code determination signal indicating whether the frequency of the first baseband signal is positive or negative based on the input channel setting data. Means for generating a first baseband signal by a sine wave having a positive or negative frequency in synchronization with a reference clock based on the frequency setting data and the sign determination signal output from the setting means. Based on the frequency synthesizer and the frequency setting data output from the setting means, the positive frequency of the positive frequency is synchronized with the reference clock. A second frequency generating frequency synthesizer for generating a second baseband signal by a cosine wave, wherein the first frequency generating frequency synthesizer has a first base of a positive frequency based on the sign determination signal. A frequency synthesizer characterized by generating a first baseband signal having a negative frequency by inverting the amplitude of the band signal. 【請求項２】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合し、２種類の出力信号を出力する直
交ミクサと、この直交ミクサからの２つの出力信号を加
算する加算器とからなる周波数シンセサイザにおいて、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１のベースバンド信号の周波数が正あるい
は負であるかを示す符号判定用信号とを出力する設定手
段と、 上記設定手段から出力される周波数設定データと符号判
定用信号に基づき基準クロックに同期して正あるいは負
の周波数の正弦波による第１のベースバンド信号を生成
する第１の周波数生成用周波数シンセサイザと、 上記設定手段から出力される周波数設定データに基づき
上記基準クロックに同期して正の周波数の余弦波による
第２のベースバンド信号を生成する第２の周波数生成用
周波数シンセサイザとを備え、 上記第１の周波数生成用周波数シンセサイザは、 符号判定用信号の変化に応じて制御信号を出力する符号
判定用信号の判定手段と、 上記判定手段からの制御信号に応じて、入力として０ま
たは周波数設定データのワード長Ｌに対応した２^L-1 を
選択して出力するスイッチと、 上記スイッチから出力された０または２^L-1 を上記周波
数設定データに加算する加算器とを備え、 上記加算器により加算された値に基づき正あるいは負の
周波数の正弦波による第１のベースバンド信号を生成す
ることを特徴とする周波数シンセサイザ。2. A first baseband signal based on a sine wave and a second cosine wave input from a baseband signal source.
Of the quadrature mixer that mixes the frequency of the baseband signal of 1. and the local oscillation wave input from the local oscillator and outputs two types of output signals, and an adder that adds the two output signals from the quadrature mixer In the synthesizer, the baseband signal source is configured to output frequency setting data and a code determination signal indicating whether the frequency of the first baseband signal is positive or negative based on the input channel setting data. Means for generating a first baseband signal by a sine wave having a positive or negative frequency in synchronization with a reference clock based on the frequency setting data and the sign determination signal output from the setting means. Based on the frequency synthesizer and the frequency setting data output from the setting means, the positive frequency of the positive frequency is synchronized with the reference clock. And a second frequency-generating frequency synthesizer for generating a second baseband signal by a cosine wave, wherein the first frequency-generating frequency synthesizer outputs a control signal in accordance with a change in the code determination signal. Outputting from the above-mentioned switch, and a switch for selecting 0L or 2 ^L-1 corresponding to the word length L of the frequency setting data as an input according to the control signal from the above-mentioned determination device An adder for adding the generated 0 or 2 ^L-1 to the frequency setting data, and generates a first baseband signal with a sine wave having a positive or negative frequency based on the value added by the adder. A frequency synthesizer characterized in that 【請求項３】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合し、２種類の出力信号を出力する直
交ミクサと、この直交ミクサからの２つの出力信号を加
算する加算器とからなる周波数シンセサイザにおいて、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１および第２のベースバンド信号の周波数
が正あるいは負であるかを示す符号判定用信号とを出力
する設定手段と、 上記設定手段から出力される周波数設定データと符号判
定用信号に基づき基準クロックに同期して正あるいは負
の周波数の正弦波による第１のベースバンド信号を生成
する第１の周波数生成用周波数シンセサイザと、 上記設定手段から出力される周波数設定データと符号判
定用信号に基づき上記基準クロックに同期して正あるい
は負の周波数の余弦波による第２のベースバンド信号を
生成する第２の周波数生成用周波数シンセサイザとを備
え、 上記設定手段は、上記チャネル設定データに基づいて、
正の周波数の第１および第２のベースバンド信号を生成
するための周波数設定データｋを出力し、負の周波数の
第１および第２のベースバンド信号を生成するための周
波数設定データ２^L −ｋ（ただし、Ｌは周波数設定デー
タｋのワード長）を出力することを特徴とする周波数シ
ンセサイザ。 3. A first baseband signal of a sine wave and a second cosine wave input from a baseband signal source.
Of the quadrature mixer that mixes the frequency of the baseband signal of 1. and the local oscillation wave input from the local oscillator and outputs two types of output signals, and an adder that adds the two output signals from the quadrature mixer In the synthesizer, the baseband signal source generates frequency setting data and a code determination signal indicating whether the frequencies of the first and second baseband signals are positive or negative based on the input channel setting data. Setting means for outputting, and a first baseband signal generated by a sine wave having a positive or negative frequency in synchronization with a reference clock based on the frequency setting data and the sign determination signal output from the setting means. A frequency synthesizer for frequency generation, and the reference clock based on the frequency setting data and the code determination signal output from the setting means. A second frequency generating frequency synthesizer for generating a second baseband signal by a cosine wave having a positive or negative frequency in synchronization with the clock, and the setting means, based on the channel setting data,
The frequency setting data k for generating the first and second baseband signals having a positive frequency is output, and the frequency setting data 2 ^L − for generating the first and second baseband signals having a negative frequency is output. A frequency synthesizer which outputs k (where L is the word length of the frequency setting data k). 【請求項４】 位相同期ループによりＮ逓倍された基準
クロックの出力波を局部発振器の局部発振波とすること
を特徴とする請求項１から請求項３のうちのいずれか１
項記載の周波数シンセサイザ。 4. The output wave of a reference clock multiplied by N by a phase locked loop is used as a local oscillation wave of a local oscillator, according to any one of claims 1 to 3.
The frequency synthesizer according to the item. 【請求項５】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合して、２種類の出力信号を直交ミク
サにより出力し、この直交ミクサからの２つの出力信号
を加算器により加算する周波数シンセサイザにおける出
力周波数の制御方法において、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１のベースバンド信号の周波数が正あるい
は負であるかを示す符号判定用信号とを出力し、 上記周波数設定データと符号判定用信号に基づき基準ク
ロックに同期して正あるいは負の周波数の正弦波による
第１のベースバンド信号を生成し、 上記周波数設定データに基づき上記基準クロックに同期
して正の周波数の余弦波による第２のベースバンド信号
を生成し、 上記第１のベースバンド信号を生成する際に、上記符号
判定用信号に基づき正の周波数の第１のベースバンド信
号の振幅を反転することにより、負の周波数の第１のベ
ースバンド信号を生成することを特徴とする周波数シン
セサイザにおける出力周波数の制御方法。 5. A first baseband signal of a sine wave and a second cosine wave input from a baseband signal source.
Frequency synthesizer that mixes the frequency of the baseband signal of the above and the local oscillation wave input from the local oscillator, outputs two types of output signals by the quadrature mixer, and adds the two output signals from the quadrature mixer by the adder. In the output frequency control method according to the first aspect, the baseband signal source is a code determination signal indicating whether the frequencies of the frequency setting data and the first baseband signal are positive or negative based on the input channel setting data. To generate a first baseband signal with a sine wave having a positive or negative frequency in synchronization with the reference clock based on the frequency setting data and the sign determination signal, and based on the frequency setting data, the reference clock To generate a second baseband signal with a positive frequency cosine wave in synchronization with the first baseband When the signal is generated, the amplitude of the first baseband signal having a positive frequency is inverted based on the sign determination signal to generate a first baseband signal having a negative frequency. A method of controlling an output frequency in a frequency synthesizer. 【請求項６】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合して、２種類の出力信号を直交ミク
サにより出力し、この直交ミクサからの２つの出力信号
を加算器により加算する周波数シンセサイザにおける出
力周波数の制御方法において、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１のベースバンド信号の周波数が正あるい
は負であるかを示す符号判定用信号とを出力し、 上記周波数設定データと符号判定用信号に基づき基準ク
ロックに同期して正あるいは負の周波数の正弦波による
第１のベースバンド信号を生成し、 上記周波数設定データに基づき上記基準クロックに同期
して正の周波数の余弦波による第２のベースバンド信号
を生成し、 上記第１のベースバンド信号を生成する際に、符号判定
用信号の変化に応じて制御信号を出力し、上記制御信号
に応じて、入力として０または周波数設定データのワー
ド長Ｌに対応した２^L-1 を選択し、選択された０または
２^L-1 を上記周波数設定データに加算し、上記加算され
た値に基づき正あるいは負の周波数の正弦波による第１
のベースバンド信号を生成することを特徴とする周波数
シンセサイザにおける出力周波数の制御方法。 6. A first baseband signal of a sine wave and a second cosine wave input from a baseband signal source.
Frequency synthesizer that mixes the frequency of the baseband signal of the above and the local oscillation wave input from the local oscillator, outputs two types of output signals by the quadrature mixer, and adds the two output signals from the quadrature mixer by the adder. In the output frequency control method according to the first aspect, the baseband signal source is a code determination signal indicating whether the frequencies of the frequency setting data and the first baseband signal are positive or negative based on the input channel setting data. To generate a first baseband signal with a sine wave having a positive or negative frequency in synchronization with the reference clock based on the frequency setting data and the sign determination signal, and based on the frequency setting data, the reference clock To generate a second baseband signal with a positive frequency cosine wave in synchronization with the first baseband When generating the item, and outputs a control signal in response to change in the sign determination signals in response to said control signal, selects the 2 ^L-1 corresponding to the word length L of 0 or frequency setting data as an input , The selected 0 or 2 ^L-1 is added to the frequency setting data, and a sine wave having a positive or negative frequency is used based on the added value.
A method of controlling an output frequency in a frequency synthesizer, characterized in that the baseband signal is generated. 【請求項７】 ベースバンド信号源から入力した正弦波
による第１のベースバンド信号および余弦波による第２
のベースバンド信号と、局部発振器から入力した局部発
振波とを周波数混合して、２種類の出力信号を直交ミク
サにより出力し、この直交ミクサからの２つの出力信号
を加算器により加算する周波数シンセサイザにおける出
力周波数の制御方法において、 上記ベースバンド信号源は、 入力されたチャネル設定データに基づき、周波数設定デ
ータと上記第１および第２のベースバンド信号の周波数
が正あるいは負であるかを示す符号判定用信号とを出力
し、 上記周波数設定データと符号判定用信号に基づき基準ク
ロックに同期して正あるいは負の周波数の正弦波による
第１のベースバンド信号を生成し、 上記周波数設定データと符号判定用信号に基づき上記基
準クロックに同期して正あるいは負の周波数の余弦波に
よる第２のベースバンド信号を生成し、 上記周波数設定データを出力する際に、チャネル設定デ
ータに基づいて、正の周波数の第１および第２のベース
バンド信号を生成するための周波数設定データｋを出力
し、負の周波数の第１および第２のベースバンド信号を
生成するための周波数設定データ２^L −ｋ（ただし、Ｌ
は周波数設定データｋのワード長）を出力することを特
徴とする周波数シンセサイザにおける出力周波数の制御
方法。 7. A first baseband signal of a sine wave and a second cosine wave input from a baseband signal source.
Frequency synthesizer that mixes the frequency of the baseband signal of the above and the local oscillation wave input from the local oscillator, outputs two types of output signals by the quadrature mixer, and adds the two output signals from the quadrature mixer by the adder. In the output frequency control method according to the first aspect, the baseband signal source is a code that indicates whether the frequency setting data and the frequencies of the first and second baseband signals are positive or negative based on the input channel setting data. And outputting a determination signal, generating a first baseband signal by a sine wave having a positive or negative frequency in synchronization with a reference clock based on the frequency setting data and the code determination signal, and generating the frequency setting data and the code. A second baseband signal by a cosine wave having a positive or negative frequency in synchronization with the reference clock based on the determination signal. Signal is generated and the frequency setting data is output, frequency setting data k for generating the first and second baseband signals of positive frequencies is output based on the channel setting data, and the negative setting Frequency setting data 2 ^L −k (where ^{L is} the frequency setting data for generating the first and second baseband signals of frequencies)
Is a word length of the frequency setting data k), and a method of controlling the output frequency in the frequency synthesizer.