JP3534249B2 - Semiconductor integrated circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路に
関し、さらに詳しくは、半導体集積回路に形成されたコ
ンピュータ・プロセッサの演算器とレジスタファイルの
レイアウトおよびそれら回路間のデータバス配線に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a layout of arithmetic units and register files of a computer processor formed in the semiconductor integrated circuit and data bus wiring between these circuits. .

【０００２】[0002]

【従来の技術】近年、コンピュータの性能向上に伴っ
て、スーパースカラプロセッサで使用される演算器の数
が増加し、それにより演算器周辺のデータバスの信号配
線数増加と、その経路複雑化に伴う面積増が問題となっ
てきている。一般に、演算器１つにつき入力オペランド
として２系統、出力オペランドとして１系統の計３系統
のデータ信号配線が必要である。更にスーパースカラプ
ロセッサでは２〜４つの演算器が同一半導体集積回路上
に構成されるとともに、各データ信号配線も６４〜７２
本程度の信号配線からなるため、複数の演算器とこれら
との間で入出力オペランド送受信を行うレジスタファイ
ルとの間には、最大で数百本の信号配線が存在すること
になる。しかも、これらの配線はプロセッサにおける演
算性能に多大な影響を与える演算ＴＡＴ（turn around
time）を最小にする必要があるため、出来る限り最短距
離で配線し、信号伝搬遅延時間を最小化しなければなら
ない。2. Description of the Related Art In recent years, as the performance of computers has improved, the number of arithmetic units used in superscalar processors has increased, which has led to an increase in the number of signal wires of the data bus around the arithmetic units and the complexity of their paths. The accompanying increase in area is becoming a problem. In general, one arithmetic unit requires two systems of data signal wiring as input operands and one system of output operands as a total of three systems. Further, in the superscalar processor, 2 to 4 arithmetic units are formed on the same semiconductor integrated circuit, and each data signal wiring is 64 to 72.
Since the number of signal wirings is about the same, a maximum of several hundred signal wirings exist between a plurality of arithmetic units and a register file that performs input / output operand transmission between them. Moreover, these wirings have an effect on the operation TAT (turn around) which has a great influence on the operation performance in the processor.
It is necessary to minimize the signal propagation delay time by wiring as short as possible.

【０００３】さらに、上記で説明したように複数の演算
器とレジスタファイル間の数百本の信号配線は、可能な
限り最短距離で配線されるため、小さなエリアに密集し
て配線されることになる。半導体プロセスが微細化され
ると、配線間隔は必然的に減少してくるため、配線間に
形成されるカップリング容量が増大する。このため、あ
る信号配線における信号伝搬が隣接する配線に対して、
このカップリング容量を通してノイズとして影響を与え
るクロストークノイズが問題になってくる。多数の配線
が密集されて配線されるこのような演算器とレジスタフ
ァイル間の信号配線では、このクロストークノイズが特
に顕著であり、最悪の場合には正常な信号伝送が行えな
くなり、そうでなくても伝搬遅延時間の悪化による演算
器の性能低下を招く恐れがある。Further, as described above, hundreds of signal wirings between a plurality of arithmetic units and register files are wired in the shortest distance possible, so that they are densely wired in a small area. Become. When the semiconductor process is miniaturized, the wiring interval is inevitably reduced, so that the coupling capacitance formed between the wirings increases. Therefore, the signal propagation in a signal wiring is
Crosstalk noise that affects as noise through this coupling capacitance becomes a problem. This crosstalk noise is particularly noticeable in the signal wiring between the arithmetic unit and the register file in which a large number of wirings are densely wired, and in the worst case, normal signal transmission cannot be performed. However, there is a possibility that the performance of the arithmetic unit may deteriorate due to the deterioration of the propagation delay time.

【０００４】図６は、スーパースカラプロセッサにおけ
る演算器とそのオペランドデータを格納するレジスタフ
ァイルの構成を表すブロック図である。プロセッサに
は、複数の入出力ポートを有するレジスタファイル（Ｒ
Ｆ）１０ａと、固定小数点演算器（ＦＩＸ０）２０ａ、
（ＦＩＸ１）２１ａと、浮動小数点演算器（ＦＬＴ０）
３０ａ、（ＦＬＴ１）３１ａとが備えられる。レジスタ
ファイル１０ａには、出力部に４つのデータ読み出しポ
ート１１が、そして入力部に２つのデータ書き込みポー
ト１２が備えられている。レジスタファイル１０ａの４
つのデータ読み出しポート１１と固定小数点演算器２０
ａ、２１ａとは、レジスタファイル１０ａからの読み出
しオペランドデータを一時的に記憶する一時記憶レジス
タ４０〜４３と、セレクタ５０〜５３とを介して、接続
されている。セレクタ５０〜５３は、一時記憶レジスタ
４０〜４３からの読み出しオペランドデータと、固定小
数点演算器からの演算結果オペランドとを選択して固定
小数点演算器２０ａ、２１ａへの入力オペランドを出力
する。FIG. 6 is a block diagram showing the configuration of a register file that stores the arithmetic unit and its operand data in the superscalar processor. The processor has a register file (R
F) 10a and fixed point arithmetic unit (FIX0) 20a,
(FIX1) 21a and floating point arithmetic unit (FLT0)
30a and (FLT1) 31a. The register file 10a is provided with four data read ports 11 at the output part and two data write ports 12 at the input part. Register file 10a-4
Data read port 11 and fixed point arithmetic unit 20
a and 21a are connected via temporary storage registers 40 to 43 for temporarily storing read operand data from the register file 10a and selectors 50 to 53. The selectors 50 to 53 select the read operand data from the temporary storage registers 40 to 43 and the operation result operand from the fixed point arithmetic unit and output the input operand to the fixed point arithmetic units 20a and 21a.

【０００５】同様に、レジスタファイル１０ａの４つの
データ読み出しポート１１と浮動小数点演算器３０ａ、
３１ａとは、一時記憶レジスタ４０〜４３とセレクタ６
０〜６３とを介して、接続されている。セレクタ６０〜
６３は、一時記憶レジスタ４０〜４３からの読み出しオ
ペランドデータと、浮動小数点演算器からの演算結果オ
ペランドとを選択して浮動小数点演算器３０ａ、３１ａ
への入力オペランドを出力するまた、固定小数点演算器
２０ａ、２１ａと浮動小数点演算器３０ａ、３１ａの演
算結果オペランド信号２００、２０１、３００、３０１
は、セレクタ８０、８１、一時記憶レジスタ７０、７１
を経由した後、レジスタファイル１０ａのデータ書き込
みポート１２に入力される。Similarly, the four data read ports 11 of the register file 10a and the floating point arithmetic unit 30a,
31a refers to the temporary storage registers 40 to 43 and the selector 6
0-63 are connected. Selector 60 ~
Reference numeral 63 designates the read operand data from the temporary storage registers 40 to 43 and the operation result operand from the floating point arithmetic unit to select the floating point arithmetic units 30a and 31a.
Outputs the input operands to the fixed-point arithmetic units 20a and 21a and the floating-point arithmetic units 30a and 31a.
Are selectors 80 and 81, temporary storage registers 70 and 71
Then, the data is input to the data write port 12 of the register file 10a.

【０００６】レジスタファイル１０ａから、固定小数点
演算器２０ａ、２１ａ、並びに浮動小数点演算器３０
ａ、３１ａへ被演算オペランドデータ信号１００、１０
１、１０２、１０３が供給される。一方、固定小数点演
算器２０ａ、２１ａからレジスタファイル１０ａへは演
算結果オペランドデータ信号２００、２０１が、同じく
浮動小数点演算器３０ａ、３１ａからレジスタファイル
１０ａへも演算結果オペランドデータ信号３００、３０
１が戻される（ 図示は省略するが、実際は以上の信号
は全て、例えば６４ビットあるいは７２ビット単位で構
成されている）。From the register file 10a, fixed point arithmetic units 20a and 21a and floating point arithmetic unit 30
a, 31a Operand operand data signals 100, 10
1, 102, 103 are supplied. On the other hand, the operation result operand data signals 200 and 201 from the fixed point arithmetic units 20a and 21a to the register file 10a, and the operation result operand data signals 300 and 30 from the floating point arithmetic units 30a and 31a to the register file 10a.
1 is returned (although illustration is omitted, in reality, all of the above signals are configured in units of 64 bits or 72 bits, for example).

【０００７】図７は、図６に示すレジスタファイルおよ
び演算器の半導体集積回路上への従来の配置状態を示す
レイアウト図である。ここで、 レジスタファイル回路
１０には、レジスタファイル１０ａの外に一時記憶レジ
スタ４０〜４３、７０、７１が収容されている。また、
固定小数点演算器回路２０には、固定小数点演算器２０
ａの外にセレクタ５０、５１が収容されている。同様
に、固定小数点演算器回路２１、浮動小数点演算器回路
３０、３１には、それぞれ演算器の外にセレクタ５２、
５３；６０、６１；６２、６３が収容されている。図中
で矢印の向きがオペランドデータ信号（演算被処理中の
場合を含む）の主要な伝搬方向を表している。図７に示
されるように、レジスタファイル回路１０、固定小数点
演算器回路２０、２１、浮動小数点演算器回路３０、３
１は、このデータ伝搬方向が同一方向に揃うように配置
されている。レジスタファイルや演算器は、１つの単位
ポートからデータを入力してそれを処理して他の単位ポ
ートへ出力する、いわゆるデータパスと呼ばれる、1ビ
ット毎の同じ回路の繰り返し構造になる場合が多い。こ
れに合わせて演算器内部のレイアウトも、1ビット分の
回路を、ある一定の幅に実装配置したものを繰り返して
作製することになる。このとき、１ビット単位の繰り返
し幅をビットスライスピッチと呼んでいる。このビット
スライスピッチの値が一般にはレジスタファイル回路と
演算器とでは異なり、レジスタファイル回路の方が広く
なることが多いため、複数の同種の演算器を横に並べる
図７に示すような配置が採られることになる。FIG. 7 is a layout diagram showing a conventional arrangement state of the register file and the arithmetic unit shown in FIG. 6 on a semiconductor integrated circuit. Here, the register file circuit 10 accommodates temporary storage registers 40 to 43, 70, 71 in addition to the register file 10a. Also,
The fixed point arithmetic unit circuit 20 includes the fixed point arithmetic unit 20.
Selectors 50 and 51 are housed outside a. Similarly, the fixed-point arithmetic unit circuit 21 and the floating-point arithmetic unit circuits 30 and 31 include selectors 52,
53; 60, 61; 62, 63 are accommodated. The direction of the arrow in the figure represents the main propagation direction of the operand data signal (including the case where the operand data signal is being processed). As shown in FIG. 7, the register file circuit 10, the fixed point arithmetic unit circuits 20 and 21, the floating point arithmetic unit circuits 30 and 3,
1 are arranged such that the data propagation directions are aligned in the same direction. Register files and arithmetic units often have a repeating structure of the same circuit for each bit, so-called data path, which inputs data from one unit port, processes it, and outputs it to other unit ports. . In accordance with this, the internal layout of the arithmetic unit will also be produced by repeatedly mounting and arranging circuits for 1 bit in a certain width. At this time, the repeating width in 1-bit units is called a bit slice pitch. The value of the bit slice pitch is generally different between the register file circuit and the arithmetic unit, and the register file circuit is often wider. Therefore, the arrangement as shown in FIG. Will be taken.

【０００８】レジスタファイルに対して演算器の数が少
ない場合には問題ないが、本従来例のようにスーパース
カラ化に伴って演算器の数が増加してくると、このよう
な配置は必然となってしまう。ここでは、演算器回路
（ＦＩＸ０）２０、（ＦＬＴ０）３０と演算器回路（Ｆ
ＩＸ１）２１、（ＦＬＴ１）３１の２系統に分割し、横
に並べて配置している。There is no problem if the number of arithmetic units is small in the register file, but if the number of arithmetic units increases with the superscalarization as in the conventional example, such arrangement is inevitable. Will be. Here, the arithmetic unit circuits (FIX0) 20, (FLT0) 30 and the arithmetic unit circuits (F
It is divided into two systems of IX1) 21 and (FLT1) 31 and arranged side by side.

【０００９】図８、図９は、被演算オペランドデータ信
号１００、１０３、固定小数点演算器回路２０からの演
算結果オペランドデータ信号２００、浮動小数点演算器
回路からの演算結果オペランドデータ信号３０１の、レ
ジスタファイル回路−演算回路間の配線経路を表した図
である。図８は、複数ビットから構成されるオペランド
データ信号のＭＳＢ(most significant bit)のみを表し
ており、図９は同じくＬＳＢ(least significant bit)
のみを表している。FIG. 8 and FIG. 9 are registers for the operand data signals 100 and 103, the operation result operand data signal 200 from the fixed point arithmetic unit circuit 20, and the operation result operand data signal 301 from the floating point arithmetic unit circuit. It is a figure showing the wiring path between a file circuit and a calculation circuit. FIG. 8 shows only the MSB (most significant bit) of an operand data signal composed of a plurality of bits, and FIG. 9 also shows the LSB (least significant bit).
Represents only.

【００１０】例えば図８に示すＭＳＢの場合の配線経路
を例にとって説明すると、被演算オペランドデータ信号
１００を伝送する配線は、レジスタファイル回路１０か
ら固定小数点演算器回路２０を経由して浮動小数点演算
器回路３０に接続される。また、演算結果オペランドデ
ータ信号２００を伝送する配線は、固定小数点演算器回
路２０からレジスタファイル回路１０に接続される。ま
た、被演算オペランドデータ信号１０３を伝送する配線
は、レジスタファイル回路１０から固定小数点演算器回
路２１を経由して浮動小数点演算器回路３１に接続され
る。さらに、演算結果オペランドデータ信号３０１を伝
送する配線は、浮動小数点演算器回路３１から引き出さ
れ、固定小数点演算器回路２１上を通過し該演算器回路
２１の近傍を曲がってレジスタファイル回路１０に接続
される。ＬＳＢの場合も図９のように配線される。な
お、図８と図９では、斜め配線が行われるように表示さ
れているが、実際の配線では図のように斜めに配線はで
きないので、２回直角に曲げて配線する。For example, the wiring path in the case of MSB shown in FIG. 8 will be described as an example. The wiring for transmitting the operand data signal 100 to be operated is floating point arithmetic from the register file circuit 10 via the fixed point arithmetic unit circuit 20. Connected to the container circuit 30. The wiring for transmitting the operation result operand data signal 200 is connected from the fixed point arithmetic unit circuit 20 to the register file circuit 10. The wiring for transmitting the operand data signal 103 to be operated is connected from the register file circuit 10 to the floating point arithmetic unit circuit 31 via the fixed point arithmetic unit circuit 21. Further, the wiring for transmitting the operation result operand data signal 301 is drawn from the floating point arithmetic unit circuit 31, passes over the fixed point arithmetic unit circuit 21, bends in the vicinity of the arithmetic unit circuit 21, and is connected to the register file circuit 10. To be done. Also in the case of LSB, wiring is performed as shown in FIG. 8 and 9, it is shown that diagonal wiring is performed, but since it is not possible to perform diagonal wiring in the actual wiring as shown in the figure, the wiring is bent twice at a right angle.

【００１１】[0011]

【発明が解決しようとする課題】上述した従来のレイア
ウトでは、ＭＳＢ側では演算器回路２１、３１に対する
被演算オペランドデータ信号１０３の配線経路と演算器
回路２１、３１からの演算結果オペランドデータ信号３
０１の配線経路に、レジスタファイル回路１０の下部領
域で２回の曲がりが生じ、同様に、ＬＳＢ側では演算器
回路２０、３０に対する被演算オペランドデータ信号１
００の配線経路と演算器回路２０、３０からの演算結果
オペランドデータ信号２００の配線経路に、レジスタフ
ァイル回路１０の下部領域で２回の曲がりが生じる。而
して、配線は曲がる度に配線層の変更が必要となり、ス
ルーホールを介して配線層を移動することになる。In the above-described conventional layout, on the MSB side, the wiring path of the operand data signal 103 to be operated to the operator circuits 21 and 31 and the operation result operand data signal 3 from the operator circuits 21 and 31.
In the wiring path of 01, a bend occurs twice in the lower area of the register file circuit 10, and similarly, on the LSB side, the operand data signal 1
The wiring path of 00 and the wiring path of the operation result operand data signal 200 from the arithmetic unit circuits 20 and 30 are bent twice in the lower region of the register file circuit 10. Therefore, each time the wiring is bent, the wiring layer needs to be changed, and the wiring layer is moved through the through hole.

【００１２】このようにレジスタファイル回路１０の下
部領域で大量のスルーホールを開設する必要があるた
め、ここに広い配線領域を確保しなければならないこと
になる。その結果、チップ面積が増大するとともに配線
長が増大し、配線遅延を招くことになる。また、従来の
レイアウトでは、被演算オペランドデータ信号の伝送さ
れる配線同士あるいは演算結果オペランドデータ信号の
伝送される配線同士が隣接して敷設されることがあった
ため、配線の高密度化が進むに連れてクロストーク問題
が深刻になってきていた。本発明の課題は、上述した従
来例の問題点を解決することであって、その目的は、従
来の半導体集積回路で問題となったレジスタファイルと
複数の演算器間におけるオペランドデータの信号配線エ
リアの増加や信号配線経路長増大を回避して、半導体集
積回路上でのレイアウト面積を削減し、レジスタファイ
ルと各演算器間の信号転送時間を短縮できるようにする
ことである。また、他の目的は、半導体集積回路の微細
化に伴って発生するクロストークなどのノイズによる回
路誤動作を防ぐことである。Since it is necessary to open a large number of through holes in the lower area of the register file circuit 10 as described above, a wide wiring area must be secured here. As a result, the chip area increases and the wiring length increases, which causes wiring delay. Further, in the conventional layout, the wirings to which the operand data signal to be operated is transmitted or the wirings to which the operation result operand data signal is transmitted may be laid adjacent to each other. The crosstalk problem was getting serious. An object of the present invention is to solve the above-mentioned problems of the conventional example, and an object thereof is a signal wiring area of operand data between a register file and a plurality of arithmetic units, which is a problem in a conventional semiconductor integrated circuit. It is possible to reduce the layout area on the semiconductor integrated circuit and shorten the signal transfer time between the register file and each arithmetic unit by avoiding an increase in the number of signals and the length of the signal wiring path. Another object is to prevent circuit malfunction due to noise such as crosstalk that occurs with miniaturization of semiconductor integrated circuits.

【００１３】[0013]

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、複数の演算器と、該演算器に入力
オペランドを供給し、前記演算器からの出力オペランド
を格納するレジスタファイルと、該レジスタファイルと
前記複数の演算器間の前記入力および出力オペランドの
伝送信号配線とを備える半導体集積回路において、前記
レジスタファイルから引き出される前記伝送信号配線の
引き出し方向と、前記演算器から引き出される前記伝送
信号配線の引き出し方向とが直交するように前記レジス
タファイルおよび前記演算器が配置されてなることを特
徴とする半導体集積回路、が提供される。To achieve the above object, according to the present invention, a plurality of arithmetic units and a register for supplying input operands to the arithmetic units and storing output operands from the arithmetic units. a semiconductor integrated circuit comprising: a file, a transmission signal line of the input and output operands between said plurality of arithmetic units and said register file, the
Of the transmission signal wiring extracted from the register file
Pull-out direction and the transmission pulled out from the arithmetic unit
The resist is arranged so that the direction of drawing out the signal wiring is orthogonal.
There is provided a semiconductor integrated circuit comprising a data file and the arithmetic unit .

【００１４】そして、好ましくは、前記レジスタファイ
ルから前記演算器への前記入力オペランドの伝送信号配
線と、前記演算器から前記レジスタファイルへの前記出
力オペランドの伝送信号配線が、隣り合う位置に配置さ
れる。また、好ましくは、前記演算器は、前記レジスタ
ファイルの中心を通る中心線に対し線対称に配置されて
おり、前記中心線を中心として対称配置された演算器同
士では、演算処理中のデータ信号の伝搬方向が逆向きと
なっている。Preferably, a transmission signal wiring of the input operand from the register file to the arithmetic unit and a transmission signal wiring of the output operand from the arithmetic unit to the register file are arranged at adjacent positions. It Further, preferably, the arithmetic units are arranged in line symmetry with respect to a center line passing through the center of the register file, and the arithmetic operation units arranged symmetrically with respect to the center line perform data signal processing. The propagation direction of is opposite.

【００１５】[0015]

【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。図１は、図６に示す回路を
本発明の実施の形態に従って半導体集積回路上に構成し
たレイアウト図である。なお、図６のブロック図におい
て示される一時記憶レジスタ４０〜４３、７０、７１は
レジスタファイル回路１０に収容され、セレクタ５０〜
６３は、それぞれ対応する演算器回路に収容されてい
る。また、セレクタ８０、８１は、図示は省略されてい
るが、レジスタファイル回路１０と演算器回路との間の
領域内に配置されている。本実施の形態の図７に示す従
来例と異なる点は、レジスタファイル回路１０と、固定
小数点演算器回路２０、２１および浮動小数点演算器回
路３０、３１の配置関係が以下の様になる点である。つ
まり、レジスタファイル回路１０内におけるオペランド
データ信号の主要な伝搬方向（一般的にはレジスタファ
イルを構成するビット線の方向と一致する）と、固定小
数点演算器回路２０、２１や浮動小数点演算器回路３
０、３１における演算処理中のデータ信号における主要
な伝搬方向とが互いに直交するような関係に配置され
る。また、全ての演算器回路２０、２１、３０、３１
は、そのビットスライスピッチを同一にしてビット位置
が一致するように一直線上に配置される。そして、固定
小数点演算器回路２０、２１および浮動小数点演算器回
路３０、３１は互いに向き合う形で配置される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a layout diagram in which the circuit shown in FIG. 6 is formed on a semiconductor integrated circuit according to an embodiment of the present invention. The temporary storage registers 40 to 43, 70, 71 shown in the block diagram of FIG.
63 are respectively accommodated in the corresponding arithmetic unit circuits. Although not shown, the selectors 80 and 81 are arranged in the area between the register file circuit 10 and the arithmetic unit circuit. The difference from the conventional example shown in FIG. 7 of the present embodiment is that the arrangement relationship between the register file circuit 10, the fixed point arithmetic unit circuits 20 and 21, and the floating point arithmetic unit circuits 30 and 31 is as follows. is there. That is, the main propagation direction of the operand data signal in the register file circuit 10 (generally, coincides with the direction of the bit line forming the register file), the fixed-point arithmetic circuits 20, 21 and the floating-point arithmetic circuit. Three
They are arranged so that the main propagation directions of the data signals being processed at 0 and 31 are orthogonal to each other. In addition, all the arithmetic unit circuits 20, 21, 30, 31
Are arranged on a straight line so that their bit slice pitches are the same and their bit positions match. The fixed point arithmetic unit circuits 20 and 21 and the floating point arithmetic unit circuits 30 and 31 are arranged so as to face each other.

【００１６】図２、図３は、上記の配置における被演算
オペランドデータ信号１００、１０３、固定小数点演算
器回路２０からの演算結果オペランドデータ信号２０
０、浮動小数点演算器回路３１からの演算結果オペラン
ドデータ信号３０１の配線経路を表した図である。図で
は説明を簡略化するために他の信号線は省略してある。
図２は、複数ビットから構成されるオペランドデータ信
号のＭＳＢのみを表しており、図３は同じくＬＳＢ の
みを表している。まず、図２に示すＭＳＢの場合の配線
経路を説明すると、被演算オペランドデータ信号１００
の配線は、レジスタファイル回路１０から引き出され、
浮動小数点演算器回路３０の前端部を経由し、そこから
直角に曲がって固定小数点演算器回路２０に接続され
る。また、被演算オペランドデータ信号１０３の配線
は、レジスタファイル回路１０から引き出され、浮動小
数点演算器回路３０の前端部近傍を直角に曲がって、固
定小数点演算器回路２１と浮動小数点演算器回路３１に
接続される。また、演算結果オペランドデータ信号２０
０の配線は、固定小数点演算器回路２０から引き出され
浮動小数点演算器回路３０の前端部近傍を直角に曲がっ
て、レジスタファイル回路１０に接続される。さらに、
演算結果オペランドデータ信号３０１の配線は、浮動小
数点演算器回路３１から引き出され浮動小数点演算器回
路３０の前端部近傍を直角に曲がって、レジスタファイ
ル回路１０に接続される。2 and 3, the operand data signals 100 and 103 in the above arrangement and the operation result operand data signal 20 from the fixed point arithmetic unit circuit 20 are shown.
0 is a diagram showing the wiring route of the operation result operand data signal 301 from the floating point arithmetic unit circuit 0. In the figure, other signal lines are omitted to simplify the description.
FIG. 2 shows only the MSB of the operand data signal composed of a plurality of bits, and FIG. 3 similarly shows only the LSB. First, the wiring path in the case of the MSB shown in FIG. 2 will be described.
Wiring is drawn from the register file circuit 10,
It is connected to the fixed point arithmetic unit circuit 20 via the front end of the floating point arithmetic unit circuit 30, bent at a right angle from there. Further, the wiring of the operand data signal 103 to be operated is drawn from the register file circuit 10, bent at a right angle in the vicinity of the front end portion of the floating point arithmetic unit circuit 30, and is connected to the fixed point arithmetic unit circuit 21 and the floating point arithmetic unit circuit 31. Connected. In addition, the operation result operand data signal 20
The wiring of 0 is drawn from the fixed-point arithmetic unit circuit 20, bent at a right angle in the vicinity of the front end of the floating-point arithmetic unit circuit 30, and connected to the register file circuit 10. further,
The wiring of the operation result operand data signal 301 is drawn from the floating point arithmetic unit circuit 31, bent at a right angle in the vicinity of the front end of the floating point arithmetic unit circuit 30, and connected to the register file circuit 10.

【００１７】次に、ＬＳＢの場合の配線経路を説明する
と、被演算オペランドデータ信号１００の配線は、レジ
スタファイル回路１０から引き出され、固定小数点演算
器回路２１の後端部近傍を直角に曲がって、固定小数点
演算器回路２０を経由し、浮動小数点演算器回路３０に
接続される。また、被演算オペランドデータ信号１０３
の配線は、レジスタファイル回路１０から引き出され浮
動小数点演算器回路３１の前端部を経由してそこから直
角に曲がって、固定小数点演算器回路２１に接続され
る。また、演算結果オペランドデータ信号２００の配線
は、固定小数点演算器回路２０から引き出され、浮固定
小数点演算器回路２１の後端部近傍を直角に曲がって、
レジスタファイル回路１０に接続される。さらに、演算
結果オペランドデータ信号３０１の配線は、浮動小数点
演算器回路３１から引き出され固定小数点演算器回路２
１の後端部近傍を直角に曲がって、レジスタファイル回
路１０に接続される。Explaining the wiring path in the case of LSB, the wiring of the operand data signal 100 to be operated is drawn out from the register file circuit 10 and is bent at a right angle in the vicinity of the rear end of the fixed point arithmetic unit circuit 21. , And is connected to the floating point arithmetic unit circuit 30 via the fixed point arithmetic unit circuit 20. Also, the operand data signal 103 to be operated
The wiring is drawn from the register file circuit 10, passes through the front end portion of the floating point arithmetic unit circuit 31, is bent at a right angle therefrom, and is connected to the fixed point arithmetic unit circuit 21. Further, the wiring of the operation result operand data signal 200 is drawn from the fixed point arithmetic unit circuit 20 and bent at a right angle in the vicinity of the rear end of the floating fixed point arithmetic unit circuit 21,
It is connected to the register file circuit 10. Further, the wiring of the operation result operand data signal 301 is drawn from the floating point arithmetic unit circuit 31 and fixed point arithmetic unit circuit 2
1 is bent at a right angle in the vicinity of the rear end portion and connected to the register file circuit 10.

【００１８】このように、レジスタファイル回路１０に
おける入出力オペランドデータの信号伝搬方向と、各演
算器回路２０、２１、３０、３１における入出力オペラ
ンドデータの信号伝搬方向を直交させることで、両者の
ビットスライスピッチの違いに起因する信号配線の曲が
りを少なくすることが可能になる。これにより、レジス
タファイル回路１０と各演算器回路２０、２１、３０、
３１との間のオペランドデータ信号に関する配線は、曲
がりが１回のみであるため、各配線には１つのスルーホ
ールを形成するだけで済むようになる。更に、スルーホ
ールが分散配置されるためにスルーホールを形成したこ
とによる消費面積増加を少なく抑えることができる。As described above, the signal propagation direction of the input / output operand data in the register file circuit 10 and the signal propagation direction of the input / output operand data in each of the arithmetic unit circuits 20, 21, 30, 31 are made orthogonal to each other. It is possible to reduce the bending of the signal wiring due to the difference in bit slice pitch. As a result, the register file circuit 10 and the respective arithmetic unit circuits 20, 21, 30,
The wiring for the operand data signal between 31 and 31 has only one bend, so that only one through hole needs to be formed in each wiring. Further, since the through holes are arranged in a distributed manner, it is possible to suppress an increase in consumption area due to the formation of the through holes.

【００１９】図４は各演算器回路２０、２１、３０、３
１上における被演算オペランドデータ信号１００、１０
１、１０２、１０３と演算結果オペランドデータ信号２
００、２０１、３００、３０１の信号配線の配置状態の
一部を表した図である。 ここでは図示を省略してある
が、６４ビット長のビット構成であればこれら８本のグ
ループが他に６３組存在する。また、図の９本目の配線
は次のグループの第1番目の配線（被演算オペランドデ
ータ信号１００の２ビット目）となる。各演算器回路２
０、２１、３０、３１のビットスライスピッチ内に必要
な被演算オペランドデータ信号１００、１０１、１０
２、１０３と演算結果オペランドデータ信号２００、２
０１、３００、３０１を規則的に配線するとともに、被
演算オペランドデータ信号と演算結果オペランドデータ
信号とを交互に並べる。これらの信号は一般に信号伝搬
方向が逆方向になる。FIG. 4 shows each of the arithmetic unit circuits 20, 21, 30, 3
Operand operand data signals 100, 10 on 1
1, 102, 103 and operation result operand data signal 2
It is a figure showing a part of arrangement | positioning state of the signal wiring of 00,201,300,301. Although illustration is omitted here, there are 63 other sets of these eight groups if the bit configuration has a 64-bit length. The ninth wiring in the figure becomes the first wiring of the next group (the second bit of the operand data signal 100 to be operated). Each arithmetic unit circuit 2
Operand operand data signals 100, 101, 10 required within a bit slice pitch of 0, 21, 30, 31
2, 103 and operation result operand data signals 200, 2
01, 300, and 301 are regularly wired, and the operand data signal to be operated and the operand data signal to be operated are alternately arranged. These signals generally have opposite signal propagation directions.

【００２０】図に示すように被演算オペランドデータ信
号１００、１０１、１０２、１０３と演算結果オペラン
ドデータ信号２００、２０１、３００、３０１とを、そ
れぞれ交互に隣り合うように配線することで、常に隣り
合う信号配線同士の信号伝搬方向が、いずれの箇所でも
逆方向になるため同方向の信号配線を隣り合わせるより
も、信号配線間に発生するクロストーク雑音を減少させ
ることが可能になる。クロストーク雑音は隣り合う信号
配線中における伝搬信号のハイ・レベルからロー・レベ
ルへの遷移、もしくはロー・レベルへからハイ・レベル
への遷移が重なりあった場合に大きくなる。隣り合う信
号配線における信号伝搬方向が同一方向で合った場合に
は、このような両方の配線における信号遷移の重なりが
発生する確率が大きくなるが、本実施の形態のように信
号伝搬方向が互いに逆方向であれば、信号遷移の重なり
が生じることは原理的になくなり、クロストーク雑音が
減少することになる。As shown in the figure, the operand data signals 100, 101, 102 and 103 and the operation result operand data signals 200, 201, 300 and 301 are wired so as to be adjacent to each other so that they are always adjacent to each other. Since the signal propagation directions of the matching signal wirings are opposite to each other at any place, it is possible to reduce the crosstalk noise generated between the signal wirings, as compared with the case where the signal wirings in the same direction are adjacent to each other. The crosstalk noise becomes large when the high-level to low-level transition or the low-level to high-level transition of propagating signals in adjacent signal wirings overlap. When the signal propagation directions in the adjacent signal wirings match in the same direction, the probability of overlapping of signal transitions in both wirings increases, but the signal propagation directions are different from each other as in this embodiment. In the opposite direction, overlapping of signal transitions is eliminated in principle, and crosstalk noise is reduced.

【００２１】図５は、図６に示すブロック図の一般的な
動作タイムチャートを表している。レジスタファイル回
路１０での被演算オペランドデータ読み出し動作は、ほ
ぼ１クロックサイクルをかけて行われ、読み出されたオ
ペランドデータは、次のクロックにより一時記憶レジス
タにラッチされ、このオペランドデータに基づいて各演
算器回路２０、２１、３０、３１での演算が開始され
る。演算処理ＴＡＴが１クロックサイクルである場合に
は、この演算処理が行われた後、クロックサイクルの後
半部分で各演算器回路２０、２１、３０、３１から演算
結果オペランドデータ信号２００、２０１、３００、３
０１がレジスタファイル回路１０に向けて転送され、次
のクロックにより一時記憶レジスタにラッチされる。ま
た、演算処理ＴＡＴが複数クロックサイクルである場合
は、そのクロックサイクル経過後、最後のクロックサイ
クルの途中で、同様の演算結果オペランドデータ信号の
転送が行われ、次のクロックサイクルの始まりでラッチ
が行われる。後続のクロックサイクルでは、この演算結
果オペランドデータ信号がレジスタファイル回路１０内
に書き込まれて一連の演算処理が終了する。FIG. 5 shows a general operation time chart of the block diagram shown in FIG. The operand data read operation in the register file circuit 10 takes about one clock cycle, and the read operand data is latched in the temporary storage register by the next clock, and each operand data is read based on this operand data. The arithmetic operations in the arithmetic unit circuits 20, 21, 30, 31 are started. When the operation processing TAT is one clock cycle, after this operation processing is performed, the operation result operand data signals 200, 201, 300 are output from the operation unit circuits 20, 21, 30, 31 in the latter half of the clock cycle. Three
01 is transferred to the register file circuit 10 and latched in the temporary storage register at the next clock. When the arithmetic processing TAT has a plurality of clock cycles, the same arithmetic result operand data signal is transferred in the middle of the last clock cycle after the lapse of the clock cycle, and the latch is generated at the beginning of the next clock cycle. Done. In the subsequent clock cycle, this operation result operand data signal is written in the register file circuit 10 and a series of operation processing ends.

【００２２】このタイミングチャートから明らかなよう
に、被演算オペランドデータ信号１００、１０１、１０
２、１０３の転送は、演算結果オペランドデータ信号２
００、２０１、３００、３０１の転送とは異なるクロッ
クサイクルにおいて行なわれる。信号転送のタイミング
が異なっていることにより、隣接する配線同士では信号
遷移の重なりが発生することがなくなり、クロストーク
雑音による動作の不安定や、信号伝搬遅延の悪化がほぼ
無視できるようになる。As is apparent from this timing chart, the operand data signals 100, 101, 10 to be operated are shown.
2 and 103 are transferred as the operation result operand data signal 2
The transfer is performed in a different clock cycle from the transfer of 00, 201, 300 and 301. Since the signal transfer timings are different, overlapping of signal transitions does not occur between adjacent wirings, and instability of operation due to crosstalk noise and deterioration of signal propagation delay can be almost ignored.

【００２３】以上のように、本発明では、複数の演算器
におけるレイアウト上のビットスライス幅を一致させ、
同一方向に揃えて配置するとともに、これら複数の演算
器に対する入出力オペランドを供給するレジスタファイ
ルを直交して配置する。また、レジスタファイルから複
数の演算器に対する入力オペランドの各信号線と、各演
算器からレジスタファイルへの出力オペランドの各信号
線を交互に配線するものである。これにより、従来の半
導体集積回路で問題となった、レジスタファイルと複数
の演算器間におけるオペランドデータの信号配線エリア
の増加を解決して、半導体集積回路上でのレイアウト面
積の減少、信号配線長の短縮、レジスタファイルと各演
算器間の信号転送遅延時間の短縮を実現することができ
る。さらに、半導体集積回路の微細化に伴って発生する
クロストークなどのノイズによる回路誤動作を防ぐこと
が可能になる。これらは半導体集積回路の動作周波数向
上を可能にするため、結果的に半導体集積回路に実装さ
れたプロセッサの性能を引き上げることが可能になる。As described above, according to the present invention, the bit slice widths in the layout in the plurality of arithmetic units are made equal to each other,
The register files are arranged in the same direction, and register files for supplying input / output operands to the plurality of arithmetic units are arranged orthogonally. Further, each signal line of the input operand from the register file to the plurality of arithmetic units and each signal line of the output operand from each arithmetic unit to the register file are wired alternately. This solves the problem of the conventional semiconductor integrated circuit, that is, the increase in the signal wiring area of the operand data between the register file and the plurality of arithmetic units, which reduces the layout area on the semiconductor integrated circuit and reduces the signal wiring length. It is possible to reduce the delay time and the signal transfer delay time between the register file and each arithmetic unit. Further, it becomes possible to prevent circuit malfunction due to noise such as crosstalk that occurs due to miniaturization of the semiconductor integrated circuit. These enable the operating frequency of the semiconductor integrated circuit to be improved, and as a result, the performance of the processor mounted on the semiconductor integrated circuit can be improved.

【００２４】以上、本発明の好ましい実施例について説
明したが、本発明は、これら実施例に限定されるもので
はなく、本発明の要旨を逸脱することのない範囲内にお
いて適宜の変更が可能なものである。例えば、図６のブ
ロック図では、レジスタファイルは同時読みだし可能ポ
ートが４、同時書き込み可能ポートが２である６ポート
のマルチポート・レジスタファイルであり、演算器とし
て固定小数点演算器が２つ、浮動小数点演算器が２つの
合計４演算器構成としている。しかしながら、このブロ
ック図はスーパースカラプロセッサにおけるレジスタフ
ァイルと演算器の構成に関する一般的な例を示したに過
ぎず、レジスタファイルを固定小数点と浮動小数点で分
割したり、各演算器の構成や数を変更することも可能で
ある。Although the preferred embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and appropriate modifications can be made without departing from the gist of the present invention. It is a thing. For example, in the block diagram of FIG. 6, the register file is a 6-port multi-port register file with 4 simultaneous readable ports and 2 simultaneous writable ports, and two fixed-point arithmetic units as arithmetic units. The floating-point arithmetic unit has a total of four arithmetic units. However, this block diagram only shows a general example of the configuration of the register file and the arithmetic unit in the superscalar processor, and the register file is divided into fixed point and floating point, and the configuration and number of each arithmetic unit are It is also possible to change.

【００２５】[0025]

【発明の効果】以上説明したように、本発明による半導
体集積回路は、レジスタファイル内のオペランドの伝搬
方向と複数の演算器のオペランドの伝搬方向が互いに直
交するように配置し、さらに全ての演算器のビットスラ
イスピッチを同一にして直線上に配置したものであるの
で、配線の曲がりを少なくすることが出来、配線領域を
縮小することができる。これにより、半導体集積回路上
での実装面積を小さくすることができると共に、配線
長、信号伝搬時間を短縮することができる。また、レジ
スタファイルから演算器への入力オペランドの伝送信号
配線と演算器からレジスタファイルへの出力オペランド
の伝送信号配線とを隣り合うように配置したので、微小
な配線間距離で製造される最先端の半導体集積回路で顕
著に起きる配線間のクロストークノイズを小さくするこ
とができ、耐ノイズ性が高まり動作安定性を向上させる
ことができる。その結果、動作周波数を高めることが可
能になりプロセッサの性能を引き上げることが可能にな
る。As described above, in the semiconductor integrated circuit according to the present invention, the propagating directions of the operands in the register file and the propagating directions of the operands of the plurality of arithmetic units are arranged so as to be orthogonal to each other, and all arithmetic operations are performed. Since the device has the same bit slice pitch and is arranged on a straight line, the bending of the wiring can be reduced and the wiring area can be reduced. As a result, the mounting area on the semiconductor integrated circuit can be reduced, and the wiring length and signal propagation time can be shortened. In addition, since the transmission signal wiring of the input operand from the register file to the arithmetic unit and the transmission signal wiring of the output operand from the arithmetic unit to the register file are arranged next to each other, it is a state-of-the-art that can be manufactured with a minute wiring distance. It is possible to reduce crosstalk noise between wirings, which occurs remarkably in the semiconductor integrated circuit, and it is possible to improve noise resistance and operational stability. As a result, the operating frequency can be increased and the performance of the processor can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施の形態を示すレイアウト図。FIG. 1 is a layout diagram showing an embodiment of the present invention.

【図２】 本発明のオペランドデータ信号のＭＳＢ部の
配線経路を示す図。FIG. 2 is a diagram showing a wiring path of an MSB portion of an operand data signal of the present invention.

【図３】 本発明のオペランドデータ信号のＬＳＢ部の
配線経路を示す図。FIG. 3 is a diagram showing a wiring path of an LSB portion of an operand data signal of the present invention.

【図４】 本発明のオペランドデータ信号の信号配線の
一部の配置を示す図。FIG. 4 is a diagram showing an arrangement of a part of a signal wiring of an operand data signal of the present invention.

【図５】 本発明に係るプロセッサの動作タイムチャー
ト。FIG. 5 is an operation time chart of the processor according to the present invention.

【図６】 スーパースカラプロセッサにおける演算器と
レジスタファイルの回路接続図。FIG. 6 is a circuit connection diagram of an arithmetic unit and a register file in the superscalar processor.

【図７】 演算器とレジスタファイルの従来の半導体集
積回路上での配置を示すレイアウト図。FIG. 7 is a layout diagram showing an arrangement of arithmetic units and register files on a conventional semiconductor integrated circuit.

【図８】 オペランドデータ信号のＭＳＢ部の従来の配
線経路を示す図。FIG. 8 is a diagram showing a conventional wiring path of an MSB portion of an operand data signal.

【図９】 オペランドデータ信号のＬＳＢ部の従来の配
線経路を示す図。FIG. 9 is a diagram showing a conventional wiring path of an LSB portion of an operand data signal.

【符号の説明】[Explanation of symbols]

１０ レジスタファイル回路 １０ａ レジスタファイル（ＲＦ） １１ データ読み出しポート １２ データ書き込みポート ２０、２１ 固定小数点演算器回路 ２０ａ、２１ａ 固定小数点演算器（ＦＩＸ０、ＦＩＸ
１） ３０、３１ 浮動小数点演算器回路 ３０ａ、３１ａ 浮動小数点演算器（ＦＬＴ０、ＦＬＴ
１） ４０、４１、４２、４３、７０、７１ 一時記憶レジス
タ ５０、５１、５２、５３、６０、６１、６２、６３、８
０、８１ セレクタ １００、１０１、１０２、１０３ 被演算オペランドデ
ータ信号 ２００、２０１、３００、３０１ 演算結果オペランド
データ信号10 register file circuit 10a register file (RF) 11 data read port 12 data write port 20, 21 fixed point arithmetic unit circuits 20a, 21a fixed point arithmetic unit (FIX0, FIX)
1) 30, 31 Floating point arithmetic unit circuits 30a, 31a Floating point arithmetic units (FLT0, FLT)
1) 40, 41, 42, 43, 70, 71 Temporary storage registers 50, 51, 52, 53, 60, 61, 62, 63, 8
0, 81 Selector 100, 101, 102, 103 Operand operand data signal 200, 201, 300, 301 Operation result operand data signal

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数の演算器と、該演算器に入力オペラ
ンドを供給し、前記演算器からの出力オペランドを格納
するレジスタファイルと、該レジスタファイルと前記複
数の演算器間の前記入力および出力オペランドの伝送信
号配線とを備える半導体集積回路において、前記レジスタファイルから引き出される前記伝送信号配
線の引き出し方向と、前記演算器から引き出される前記
伝送信号配線の引き出し方向とが直交するように前記レ
ジスタファイルおよび前記演算器が配置されてなる こと
を特徴とする半導体集積回路。1. A plurality of arithmetic units, a register file that supplies input operands to the arithmetic units and stores output operands from the arithmetic units, and the input and output between the register file and the plurality of arithmetic units. In a semiconductor integrated circuit comprising an operand transmission signal wiring, the transmission signal distribution extracted from the register file.
The direction in which the line is drawn and the line drawn from the computing unit
The wiring is set so that the direction of drawing out the transmission signal wiring is orthogonal.
A semiconductor integrated circuit comprising a register file and the arithmetic unit . 【請求項２】 前記レジスタファイル内のオペランドの
主要な伝搬方向が前記レジスタファイルから引き出され
る前記伝送信号配線の引き出し方向と一致しており、前
記演算器内のオペランドの主要な伝搬方向が前記演算器
から引き出される前記伝送信号配線の引き出し方向と一
致していることを特徴とする請求項１記載の半導体集積
回路。2. The operands in the register file
The main propagation direction is extracted from the register file
The same direction as the transmission signal wiring
The main propagation direction of the operand in the arithmetic unit is the arithmetic unit
And the direction in which the transmission signal wiring is pulled out from
The semiconductor integrated circuit according to claim 1, characterized in that match. 【請求項３】 前記レジスタファイルの読み出しポート
と前記演算器との間に接続される前記入力オペランドの
伝送信号配線と、前記レジスタファイルの書き込みポー
トと前記演算器との間に接続される前記出力オペランド
の伝送信号配線とが各ビット毎に一組として、その組の
繰り返しで配置されるビットスライス構成となっている
ことを特徴とする請求項１または２に記載の半導体集積
回路。3. A read port of the register file
Of the input operand connected between the
Transmission signal wiring and write port of the register file
And the output operand connected between the processor and the arithmetic unit
Of the transmission signal wiring of each bit as a set
It has a bit slice structure that is repeatedly arranged.
The semiconductor integrated circuit according to claim 1 , wherein the semiconductor integrated circuit is a semiconductor integrated circuit. 【請求項４】 前記レジスタファイルの複数の読み出し
ポートから前記演算器への前記入力オペランドの伝送信
号配線と、前記演算器から前記レジスタファイルへの前
記出力オペランドの伝送信号配線とが、前記レジスタフ
ァイルの複数の読み出しポートおよび複数の書き込みポ
ートに対応してビットスライス構成となっており、前記
読み出しポートに接続される前記入力オペランドの伝送
信号配線と前記書き込みポートに接続される前記出力オ
ペランドの伝送信号配線とが、交互に配置されているこ
とを特徴とする請求項１または２に記載の半導体集積回
路。 4. Multiple reads of the register file
Transmission of the input operand from the port to the arithmetic unit
No. wiring and before the operation unit to the register file
The transmission signal wiring of the output operand is the register
Multiple read ports and multiple write ports
Bit slice configuration corresponding to
Transmission of said input operand connected to the read port
The output line connected to the signal wiring and the write port.
Make sure that the transmission signal wiring of PELAND is arranged alternately.
The semiconductor integrated circuit according to claim 1 , wherein: 【請求項５】 前記複数の演算器は、前記演算器から引
き出される前記伝送信号配線の引き出し方向に配列され
ていることを特徴とする請求項１から４のいずれかに記
載の半導体集積回路。 5. The plurality of computing units are subtracted from the computing units.
Arranged in the pull-out direction of the transmission signal wiring
The semiconductor integrated circuit according to any one of claims 1 to 4 , wherein the semiconductor integrated circuit is a semiconductor integrated circuit. 【請求項６】 前記演算器は、前記レジスタファイルの
中心を通る中心線に対し線対称に配置されており、前記
中心線を中心として対称配置された演算器同士では、演
算処理中のデータ信号の伝搬方向が逆向きとなっている
ことを特徴とする請求項１から５のいずれかに記載の半
導体集積回路。6. The arithmetic units are arranged in line symmetry with respect to a center line passing through the center of the register file, and the arithmetic units symmetrically arranged with respect to the center line perform data signal processing. the semiconductor integrated circuit according to any one of claims 1 to 5, the propagation direction of which is characterized in that has a reverse. 【請求項７】 前記レジスタファイルから前記演算器に
至る伝送信号配線、および、前記演算器から前記レジス
タファイル至る伝送信号配線は、直角に１回のみ曲がっ
ていることを特徴とする請求項１から６のいずれかに記
載の半導体集積回路。7. The transmission signal wiring from the register file to the arithmetic unit and the transmission signal wiring from the arithmetic unit to the register file are bent only once at a right angle. 7. The semiconductor integrated circuit according to any one of 6 above. 【請求項８】 複数の前記演算器が直線上に配置され、
かつ、全ての前記演算器のビットスライスピッチが同一
であることを特徴とする請求項１から７のいずれかに記
載の半導体集積回路。8. A plurality of the arithmetic units are arranged on a straight line ,
And the bit slice pitches of all the arithmetic units are the same
The semiconductor integrated circuit of any of claims 1 to 7 serial <br/> mounting, characterized in that it.