JP3533621B2 - Interrupt control circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は割込み制御回路に関
し、特にＰＯＳ（Ｐｏｉｎｔ Ｏｆ Ｓａｌｅｓ）シス
テムにおけるキーボード装置やカードリード装置、及び
バーコードスキャナ装置による割込み処理に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interrupt control circuit, and more particularly to an interrupt processing by a keyboard device, a card reading device and a bar code scanner device in a POS (Point Of Sales) system.

【０００２】[0002]

【従来の技術】従来、ＰＯＳシステムにおいては、ＰＯ
Ｓ本体装置にキーボード装置やＩＤカード（Ｉｄｅｎｔ
ｉｆｉｃａｔｉｏｎ Ｃａｒｄ）リード装置、及びバー
コードハンドスキャナ装置等がＲＳ２３２Ｃのシリアル
インタフェースにて接続されている。2. Description of the Related Art Conventionally, in the POS system, the PO
A keyboard device or ID card (Ident
An information card reading device, a bar code hand scanner device, and the like are connected via an RS232C serial interface.

【０００３】これらキーボード装置やＩＤカードリード
装置、及びバーコードハンドスキャナ装置等はＰＯＳ本
体装置に対して全て同一の割込み優先レベルで動作する
ようになっている。The keyboard device, the ID card reading device, the bar code hand scanner device and the like all operate at the same interrupt priority level with respect to the POS main unit.

【０００４】このような同一の割込み優先レベルを有す
る複数の装置からの割込みを制御する割込み制御方式と
しては、各装置から割込みが発生する毎にその割込みを
発生させた装置に対する割込み情報を作成し、この割込
み情報を発生順に記憶しておく方法がある。As an interrupt control method for controlling interrupts from a plurality of devices having the same interrupt priority level, every time an interrupt is generated from each device, interrupt information for the device that generated the interrupt is created. There is a method of storing this interrupt information in the order of occurrence.

【０００５】この方法の場合、記憶された割込み情報は
割込み発生順に順次読出され、その読出された割込み情
報に対応する装置が判別されて当該装置の割込みに対応
する処理が実行される。この割込み制御方式について
は、特開平４−７７９２９号公報に詳述されている。In this method, the stored interrupt information is sequentially read in the order of interrupt occurrence, the device corresponding to the read interrupt information is determined, and the process corresponding to the interrupt of the device is executed. This interrupt control method is described in detail in Japanese Patent Laid-Open No. 4-77929.

【０００６】[0006]

【発明が解決しようとする課題】上述した従来の割込み
制御方式では、割込みを発生させた装置に対する割込み
情報を作成して発生順に記憶し、記憶した割込み情報を
発生順に読出してその割込みに対応する処理を実行して
いる。ここで、割込みを発生させた装置は割込みを１回
発生した後にその割込みに対応する処理を実行すること
が前提となっている。In the above-mentioned conventional interrupt control system, the interrupt information for the device that has generated the interrupt is created and stored in the order of occurrence, and the stored interrupt information is read in the order of occurrence to respond to the interrupt. Processing is being performed. Here, it is premised that the device that has generated the interrupt executes the process corresponding to the interrupt after generating the interrupt once.

【０００７】しかしながら、上記のＰＯＳシステムにお
いては１回の割込み処理でデータ転送を行うＩ／Ｏ機器
と、割込み処理を複数回行った後にデータ転送を行うＩ
／Ｏ機器とが混在して接続されている。However, in the above-mentioned POS system, I / O devices that transfer data by one interrupt process and I / O devices that transfer data after performing interrupt processes a plurality of times.
/ O devices are mixed and connected.

【０００８】例えば、キーボード装置は１回の割込み処
理でデータ転送を行うのに対し、ＩＤカードリード装置
やバーコードハンドスキャナ装置等は転送するデータ量
が多いため、割込み処理を複数回行わないとデータ転送
を行うことができない。For example, a keyboard device performs data transfer with a single interrupt process, whereas an ID card reading device, a bar code hand scanner device, etc. has a large amount of data to transfer, and therefore interrupt processes must be performed multiple times. Cannot transfer data.

【０００９】したがって、ＰＯＳシステムに対して上記
の割込み制御方式を適用することは難しい。また、この
ＰＯＳシステムにおいては同一の割込み優先レベルで動
作するようになっているので、割込みの発生順にデータ
転送を行うようにすると、図６に示すように、Ｉ／Ｏ機
器Ａがデータ転送を行うために複数回の割込み処理を行
っている途中で、１回の割込み処理でデータ転送が可能
なＩ／Ｏ機器Ｂが割込み処理を実行すると、先に割込み
処理を開始したＩ／Ｏ機器Ａよりも後から割込み処理を
開始したＩ／Ｏ機器Ｂがデータ返送処理ｄを行ってしま
う。Therefore, it is difficult to apply the above interrupt control method to the POS system. Further, since this POS system operates at the same interrupt priority level, if data transfer is performed in the order of interrupt occurrence, the I / O device A transfers data as shown in FIG. When the I / O device B capable of data transfer in one interrupt process executes the interrupt process while performing the interrupt process for multiple times, the I / O device A that started the interrupt process first The I / O device B, which started the interrupt process later, performs the data return process d.

【００１０】すなわち、Ｉ／Ｏ機器Ａがデータ転送を行
うために複数回の割込み処理ｌ，ｍ，ｐ，ｒ，ｓを行っ
ている途中で、１回の割込み処理でデータ転送が可能な
Ｉ／Ｏ機器Ｂが割込み処理を実行すると、先に割込み処
理を開始したＩ／Ｏ機器Ａのアプリケーションプログラ
ムｕへのデータ返送処理ｔよりも後から割込み処理ｎを
開始したＩ／Ｏ機器Ｂのアプリケーションプログラムｑ
へのデータ返送処理ｏが先に実行されてしまう。That is, while the I / O device A is performing the interrupt processing l, m, p, r, s a plurality of times for data transfer, the data transfer can be performed by one interrupt processing. When the I / O device B executes the interrupt process, the application of the I / O device B that starts the interrupt process n after the data return process t to the application program u of the I / O device A that first started the interrupt process Program q
The data return processing o to is executed first.

【００１１】そこで、本発明の目的は上記の問題点を解
消し、割込み開始の発生順に入力データをアプリケーシ
ョンプログラムに通知することができる割込み制御回路
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems and provide an interrupt control circuit capable of notifying an application program of input data in the order of occurrence of interrupt start.

【００１２】[0012]

【課題を解決するための手段】本発明による割込み制御
回路は、上位装置に対して１回の割込み処理を行った後
にデータの送出を行う第１の入出力装置と、前記上位装
置に対して複数回の割込み処理を行った後にデータの送
出を行う第２の入出力装置とを含む情報処理システムの
割込み制御回路であって、前記第１及び第２の入出力装
置各々に対応して設けられかつ前記割込み処理のうち最
初の割込み処理を行った回数を計数する第１及び第２の
割込み回数計数手段と、前記第１及び第２の入出力装置
各々に対応して設けられかつ前記割込み処理のうち最後
の割込み処理を行うことで前記上位装置へのデータの送
出を行った回数を計数する第１及び第２のデータ送出回
数計数手段と、前記第１及び第２の入出力装置各々に設
けられかつ前記割込み処理の発生時に他装置に対応する
前記割込み回数計数手段及び前記データ送出回数計数手
段各々の計数値を基に他装置が前記割込み処理の実行に
よるデータの送出が終了したか否かを判定する判定手段
と、前記第１及び第２の入出力装置各々に設けられかつ
前記判定手段で他装置が前記データの送出を終了してい
ないと判定した時に自装置から前記上位装置へのデータ
の送出を遅延する手段とを備えている。An interrupt control circuit according to the present invention provides a first input / output device for sending data after performing an interrupt process once to a host device, and to the host device. An interrupt control circuit of an information processing system including a second input / output device for transmitting data after performing interrupt processing for a plurality of times, the interrupt control circuit being provided corresponding to each of the first and second input / output devices. First and second interrupt number counting means for counting the number of times the first interrupt process is performed among the interrupt processes, and the interrupt provided for each of the first and second input / output devices. First and second data transmission number counting means for counting the number of times data is transmitted to the higher-order device by performing the last interrupt processing of the processing, and each of the first and second input / output devices Is provided in the When only the processing occurs, the other apparatus determines whether or not the data transmission by the execution of the interrupt processing is completed based on the count values of the interruption number counting means and the data transmission number counting means corresponding to the other apparatus. Judgment means and transmission of data from its own device to the host device when it is provided in each of the first and second input / output devices and when the judgment means judges that another device has not finished transmitting the data And means for delaying.

【００１３】本発明による他の割込み制御回路は、上記
の構成において、前記第１及び第２の割込み回数計数手
段と前記第１及び第２のデータ送出回数計数手段とを夫
々第１及び第２の入出力装置各々から共通にアクセス可
能な共有メモリ内に配設している。In another interrupt control circuit according to the present invention, in the above structure, the first and second interrupt number counting means and the first and second data sending number counting means are respectively provided as first and second. These are arranged in a shared memory that can be commonly accessed by the respective input / output devices.

【００１４】本発明による別の割込み制御回路は、上記
の構成において、前記最初の割込み処理及び前記最後の
割込み処理を、これら割込み処理を要求する割込み要求
に付加されかつ前記最初の割込み処理及び前記最後の割
込み処理各々を示す識別情報を基に判定するよう構成し
ている。In another interrupt control circuit according to the present invention, in the above configuration, the first interrupt process and the last interrupt process are added to an interrupt request for requesting these interrupt processes and the first interrupt process and the above interrupt process are added. The determination is made based on the identification information indicating each of the final interrupt processes.

【００１５】本発明によるさらに別の割込み制御回路
は、上記の構成のほかに、前記第１及び第２の入出力装
置各々に対応して設けられかつ前記割込み処理の発生時
に他装置に対応する前記割込み回数計数手段及び前記デ
ータ送出回数計数手段各々の計数値を一時保持する保持
手段を具備し、自装置から前記上位装置へのデータの送
出時に前記判定手段が前記割込み回数計数手段及び前記
データ送出回数計数手段各々の計数値を比較しかつ前記
割込み回数計数手段及び前記データ送出回数計数手段各
々の計数値と前記保持手段の保持内容とを比較して他装
置が前記データの送出を終了しているか否かを判定する
よう構成している。In addition to the above configuration, another interrupt control circuit according to the present invention is provided corresponding to each of the first and second input / output devices and corresponds to another device when the interrupt processing occurs. The interrupt frequency counting means and the data transmission frequency counting means each have a holding means for temporarily holding the count value, and when the data is transmitted from the own device to the higher-level device, the judging means determines the interrupt frequency counting means and the data. The other devices terminate the transmission of the data by comparing the count values of the transmission number counting means and comparing the count values of the interrupt number counting means and the data transmission number counting means with the contents held in the holding means. It is configured to determine whether or not there is.

【００１６】[0016]

【発明の実施の形態】まず、本発明の作用について以下
に述べる。First, the operation of the present invention will be described below.

【００１７】各Ｉ／Ｏ機器Ａ〜Ｎ単位に入力の開始を示
すＳＴＸカウンタエリアとアプリケーションプログラム
へのデータの返送を示すＥＴＸカウンタエリアとを各Ｉ
／Ｏ機器から共通にアクセス可能な共有メモリ内に設定
し、これらＳＴＸカウンタエリア及びＥＴＸカウンタエ
リア各々の内容を基に他のＩ／Ｏ機器からアプリケーシ
ョンプログラムへのデータの返送が終了していないと判
定した時に自Ｉ／Ｏ機器からアプリケーションプログラ
ムへのデータの返送を遅延する。Each I / O device A to N has an STX counter area indicating the start of input and an ETX counter area indicating the return of data to the application program.
It must be set in a shared memory that is commonly accessible from the I / O devices, and the data transmission from other I / O devices to the application program must be completed based on the contents of these STX counter area and ETX counter area. When the determination is made, the return of data from the own I / O device to the application program is delayed.

【００１８】これによって、複数回の割込み処理を行っ
てからデータ転送を行うＩ／Ｏ機器がアプリケーション
プログラムへのデータの返送を行っている途中で１回の
割込み処理でデータ転送が可能なＩ／Ｏ機器が割込み処
理を行っても、最初に割込み処理を開始したＩ／Ｏ機器
のデータ返送を先に実行させることが可能となる。よっ
て、割込み開始の発生順に入力データをアプリケーショ
ンプログラムに通知することが可能となる。As a result, the I / O device, which performs the interrupt processing a plurality of times and then transfers the data, returns the data to the application program while the I / O device can transfer the data by one interrupt processing. Even if the O device performs the interrupt process, the data return of the I / O device that first started the interrupt process can be executed first. Therefore, the input data can be notified to the application program in the order of occurrence of interrupt start.

【００１９】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、ＰＯＳシステム本体で
ある情報処理装置１は制御部１０と、共有メモリ１１
と、割込み受付部１２−Ａ〜１２−Ｎと、ＲＳ２３２Ｃ
のシリアルインタフェース（以下、Ｉ／Ｆとする）１３
−Ａ〜１３−Ｎとから構成されている。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, the information processing apparatus 1 which is the main body of the POS system includes a control unit 10 and a shared memory 11
And interrupt acceptance units 12-A to 12-N and RS232C
Serial interface (hereinafter referred to as I / F) 13
-A to 13-N.

【００２０】情報処理装置１はＩ／Ｆ１３−Ａ〜１３−
Ｎを介してキーボード装置やＩＤカードリード装置、及
びバーコードハンドスキャナ装置等の複数のＩ／Ｏ機器
Ａ〜Ｎが接続されている。The information processing apparatus 1 has I / Fs 13-A to 13-.
A plurality of I / O devices A to N such as a keyboard device, an ID card reading device, and a bar code hand scanner device are connected via N.

【００２１】情報処理装置１の制御部１０にはこれら複
数のＩ／Ｏ機器Ａ〜Ｎからの割込みがＩ／Ｆ１３−Ａ〜
１３−Ｎ及び割込み受付部１２−Ａ〜１２−Ｎを介して
通知される。共有メモリ１１に対してはＩ／Ｆ１３−Ａ
〜１３−Ｎを介して複数のＩ／Ｏ機器Ａ〜Ｎからのアク
セスが可能となっている。Interrupts from the plurality of I / O devices A to N are input to the control unit 10 of the information processing apparatus 1 by the I / F 13-A to.
13-N and interrupt acceptance units 12-A to 12-N. I / F 13-A for shared memory 11
13-N, access from a plurality of I / O devices A to N is possible.

【００２２】図２は図１の共有メモリ１１の構成を示す
図である。図において、共有メモリ１１には複数のＩ／
Ｏ機器Ａ〜Ｎ各々に対応しかつ最初の割込み発生回数を
カウントする１バイトのＳＴＸカウンタエリアＡ１〜Ｎ
１と、複数のＩ／Ｏ機器Ａ〜Ｎ各々に対応しかつ情報処
理装置１へのデータ返送回数をカウントする１バイトの
ＥＴＸカウンタエリアＡ２〜Ｎ２とから構成されてい
る。FIG. 2 is a diagram showing the configuration of the shared memory 11 of FIG. In the figure, the shared memory 11 has a plurality of I / Is.
1-byte STX counter areas A1 to N corresponding to each of the O devices A to N and counting the number of first interrupt occurrences
1 and 1-byte ETX counter areas A2 to N2 corresponding to each of the plurality of I / O devices A to N and counting the number of times of returning data to the information processing apparatus 1.

【００２３】これらＳＴＸカウンタエリアＡ１〜Ｎ１及
びＥＴＸカウンタエリアＡ２〜Ｎ２各々のカウント値が
等しい時には対応するＩ／Ｏ機器Ａ〜Ｎに対してデータ
が入力中ではないことを示し、ＳＴＸカウンタエリアＡ
１〜Ｎ１のカウント値がＥＴＸカウンタエリアＡ２〜Ｎ
２のカウント値よりも「１」大きい時には対応するＩ／
Ｏ機器Ａ〜Ｎに対して現在データが入力されていること
を示している。When the count values of the STX counter areas A1 to N1 and the ETX counter areas A2 to N2 are equal, it means that data is not being input to the corresponding I / O devices A to N, and the STX counter area A
The count values of 1 to N1 are ETX counter areas A2 to N
When "1" is larger than the count value of 2, the corresponding I /
This indicates that data is currently input to the O devices A to N.

【００２４】図３は図１の各Ｉ／Ｏ機器Ａ〜Ｎの割込み
処理を示すフローチャートであり、図４は図１のＩ／Ｏ
機器Ａのデータ返送処理を示すフローチャートであり、
図５は本発明の一実施例による割込み制御を示すタイミ
ングチャートである。これら図１〜図５を用いて本発明
の一実施例の動作について説明する。FIG. 3 is a flowchart showing the interrupt processing of each of the I / O devices A to N of FIG. 1, and FIG. 4 is the I / O of FIG.
6 is a flowchart showing a data return process of device A,
FIG. 5 is a timing chart showing interrupt control according to an embodiment of the present invention. The operation of the embodiment of the present invention will be described with reference to FIGS.

【００２５】尚、Ｉ／Ｏ機器Ｂ〜Ｎ各々のデータ返送処
理については図４に示すＩ／Ｏ機器Ａの処理と同様なの
で、その処理内容の図示を省略している。また、図５に
おいては、Ｉ／Ｏ機器Ａが割込み処理を複数回行わない
とデータ転送を行うことができないＩＤカードリード装
置やバーコードハンドスキャナ装置等であり、Ｉ／Ｏ機
器Ｂが１回の割込み処理でデータ転送を行うことができ
るキーボード装置である場合の動作を示している。Since the data return processing of each of the I / O devices B to N is the same as that of the I / O device A shown in FIG. 4, the illustration of the processing contents is omitted. Further, in FIG. 5, the I / O device A is an ID card reading device, a bar code hand scanner device, or the like that cannot perform data transfer unless interrupt processing is performed a plurality of times. The operation is shown in the case of a keyboard device capable of performing data transfer by the interrupt processing of.

【００２６】各Ｉ／Ｏ機器Ａ〜Ｎは割込みが発生する
と、その割込みの先頭に最初の割込みかあるいは最後の
割込みかを示す識別情報が付加されているかどうかを調
べることでその割込みが複数回の割込みか否かを判定す
る（図３ステップＳ１）。When an interrupt occurs in each of the I / O devices A to N, the interrupt is detected a plurality of times by checking whether the identification information indicating the first interrupt or the last interrupt is added to the beginning of the interrupt. It is judged whether or not the interruption is (step S1 in FIG. 3).

【００２７】各Ｉ／Ｏ機器Ａ〜Ｎは識別情報が付加され
ていれば、その割込みを複数回の割込みと判定し、その
識別情報から最後の割込みか否か（図３ステップＳ
２）、あるいは最初の割込みか否か（図３ステップＳ
３）を夫々判定する。If the identification information is added to each of the I / O devices A to N, the interrupt is determined to be a plurality of interrupts, and whether the interrupt is the last interrupt or not (step S in FIG. 3).
2) or whether it is the first interrupt (step S in FIG. 3)
3) is determined respectively.

【００２８】各Ｉ／Ｏ機器Ａ〜Ｎは識別情報が最初の割
込みを示していれば、自機器に対応する共有メモリ１１
のＳＴＸカウンタエリアＡ１〜Ｎ１のカウント値をイン
クリメント（＋１）する（図３ステップＳ４）。その
後、各Ｉ／Ｏ機器Ａ〜Ｎは共有メモリ１１の全内容を自
ワークエリア（図示せず）にセーブし（図３ステップＳ
５）、割込み実処理（実際のＩ／Ｏ機器Ａ〜Ｎ固有の実
処理）を実行する（図３ステップＳ６）。If the identification information indicates the first interrupt, each I / O device A to N has a shared memory 11 corresponding to its own device.
The count value of the STX counter areas A1 to N1 is incremented (+1) (step S4 in FIG. 3). After that, each of the I / O devices A to N saves the entire contents of the shared memory 11 in its own work area (not shown) (see step S in FIG. 3).
5), the interrupt actual processing (actual processing unique to the actual I / O devices A to N) is executed (step S6 in FIG. 3).

【００２９】各Ｉ／Ｏ機器Ａ〜Ｎは識別情報が最後の割
込みを示していれば、割込み実処理を実行してから（図
３ステップＳ９）、データ返送処理を起動する（図３ス
テップＳ１０）。また、各Ｉ／Ｏ機器Ａ〜Ｎは識別情報
が最後の割込みも、また最初の割込みも示していなけれ
ば、割込み実処理を実行する（図３ステップＳ６）。If the identification information indicates the last interrupt, each of the I / O devices A to N executes the interrupt real process (step S9 in FIG. 3) and then starts the data return process (step S10 in FIG. 3). ). If the identification information indicates neither the last interrupt nor the first interrupt, each of the I / O devices A to N executes the interrupt actual processing (step S6 in FIG. 3).

【００３０】一方、各Ｉ／Ｏ機器Ａ〜Ｎは割込みに識別
情報が付加されていない場合、複数回の割込みと判定し
ないので、つまり一回の割込みによるデータ返送と判定
するので、まず自機器に対応する共有メモリ１１のＳＴ
ＸカウンタエリアＡ１〜Ｎ１のカウント値をインクリメ
ント（＋１）する（図３ステップＳ７）。On the other hand, when the identification information is not added to the interrupt, each of the I / O devices A to N does not judge that the interrupt is made a plurality of times, that is, the data is returned by one interrupt. Of the shared memory 11 corresponding to
The count value of the X counter areas A1 to N1 is incremented (+1) (step S7 in FIG. 3).

【００３１】その後、各Ｉ／Ｏ機器Ａ〜Ｎは共有メモリ
１１の全内容を自ワークエリアにセーブし（図３ステッ
プＳ８）、割込み実処理を実行してから（図３ステップ
Ｓ９）、データ返送処理を起動する（図３ステップＳ１
０）。After that, each of the I / O devices A to N saves the entire contents of the shared memory 11 in its own work area (step S8 in FIG. 3), executes the actual interrupt processing (step S9 in FIG. 3), and then the data. Start the return process (step S1 in FIG. 3)
0).

【００３２】Ｉ／Ｏ機器Ａは割込み処理によってデータ
返送処理が起動されると、共有メモリ１１の全内容を取
得し（図４ステップＳ１１）、他のＩ／Ｏ機器Ｂ〜Ｎが
共有メモリ１１に設定したＳＴＸカウンタエリアＢ１〜
Ｎ１及びＥＴＸカウンタエリアＢ２〜Ｎ２各々のカウン
タ値が等しいかどうか（ＳＴＸカウンタエリアＢ１＝Ｅ
ＴＸカウンタエリアＢ２，……，ＳＴＸカウンタエリア
Ｎ１＝ＥＴＸカウンタエリアＮ２）を判断する［図４ス
テップＳ１２−１〜Ｓ１２−（Ｎ−１）］。When the data return process is activated by the interrupt process, the I / O device A acquires the entire contents of the shared memory 11 (step S11 in FIG. 4), and the other I / O devices B to N share the shared memory 11. STX counter area B1 set to
Whether the counter values of N1 and ETX counter areas B2 to N2 are equal (STX counter area B1 = E
The TX counter area B2, ..., The STX counter area N1 = ETX counter area N2) is determined [steps S12-1 to S12- (N-1) in FIG. 4].

【００３３】Ｉ／Ｏ機器ＡはＳＴＸカウンタエリアＢ１
〜Ｎ１及びＥＴＸカウンタエリアＢ２〜Ｎ２各々のカウ
ンタ値が等しくなければ、割込み処理時に自ワークエリ
アにセーブした共有メモリ１１の内容と等しいかどうか
を判断する［図４ステップＳ１３−１〜Ｓ１３−（Ｎ−
１）］。The I / O device A is the STX counter area B1.
~ N1 and ETX counter areas B2 to N2 are not equal in value, it is determined whether or not they are equal to the contents of shared memory 11 saved in the work area at the time of interrupt processing [steps S13-1 to S13- (Fig. 4). N-
1)].

【００３４】Ｉ／Ｏ機器Ａはデータ返送処理時に取得し
た共有メモリ１１の内容と割込み処理時に自ワークエリ
アにセーブした共有メモリ１１の内容とが等しい場合、
先に入力を開始したＩ／Ｏ機器の入力データが情報処理
装置１内のアプリケーションプログラム（図示せず）に
返送されていないと判断し、自機器の入力データのアプ
リケーションプログラムへの返送を遅延（時間待ち）す
る（図４ステップＳ１６）。Ｉ／Ｏ機器Ａは時間待ちを
行った後に、再度ステップＳ１１に戻って共有メモリ１
１の全内容の取得から開始する。If the contents of the shared memory 11 acquired during the data return process and the contents of the shared memory 11 saved in its own work area during the interrupt process are the same, the I / O device A
It is determined that the input data of the I / O device which has started the input earlier is not returned to the application program (not shown) in the information processing apparatus 1, and the return of the input data of the own device to the application program is delayed ( Wait for time) (step S16 in FIG. 4). After waiting for the time, the I / O device A returns to step S11 again and returns to the shared memory 1
Start from the acquisition of all contents of 1.

【００３５】Ｉ／Ｏ機器ＡはＳＴＸカウンタエリアＢ１
〜Ｎ１及びＥＴＸカウンタエリアＢ２〜Ｎ２各々のカウ
ンタ値が等しいか、あるいはデータ返送処理時に取得し
た共有メモリ１１の内容と割込み処理時に自ワークエリ
アにセーブした共有メモリ１１の内容とが等しくない場
合、共有メモリ１１のＥＴＸカウンタエリアＡ２をイン
クリメント（＋１）し（図４ステップＳ１４）、自機器
の入力データのアプリケーションプログラムへの返送を
行う（図４ステップＳ１５）。The I / O device A is the STX counter area B1.
~ N1 and ETX counter areas B2 to N2 have the same counter values, or the contents of the shared memory 11 acquired during the data return process and the contents of the shared memory 11 saved in the own work area during the interrupt process are not equal, The ETX counter area A2 of the shared memory 11 is incremented (+1) (step S14 in FIG. 4), and the input data of its own device is returned to the application program (step S15 in FIG. 4).

【００３６】上記の説明ではＩ／Ｏ機器Ａにおけるデー
タ返送処理について述べたが、他のＩ／Ｏ機器Ｂ〜Ｎに
おけるデータ返送処理も上述したＩ／Ｏ機器Ａのデータ
返送処理と同様であるので、その説明は省略する。但
し、取得する共有メモリ１１のＳＴＸカウンタエリア及
びＥＴＸカウンタエリアの内容や、ＳＴＸカウンタエリ
ア及びＥＴＸカウンタエリアの一致チェックは自機器を
除く他の機器に対応する共有メモリ１１の内容に対して
行うようになっている。Although the data return processing in the I / O equipment A has been described in the above description, the data return processing in the other I / O equipment B to N is the same as the data return processing in the I / O equipment A described above. Therefore, the description thereof is omitted. However, the contents of the STX counter area and the ETX counter area of the shared memory 11 to be acquired and the matching check of the STX counter area and the ETX counter area should be performed on the contents of the shared memory 11 corresponding to other devices other than the own device. It has become.

【００３７】ここで、割込み処理を複数回行わないとデ
ータ転送を行うことができないＩ／Ｏ機器Ａと１回の割
込み処理でデータ転送を行うことができるＩ／Ｏ機器Ｂ
とにおける割込み処理及びデータ返送処理の関係につい
て図５を参照して具体的に説明する。Here, the I / O device A, which cannot perform data transfer unless the interrupt process is performed a plurality of times, and the I / O device B, which can perform data transfer by one interrupt process.
The relationship between the interrupt processing and the data return processing in and will be specifically described with reference to FIG.

【００３８】まず、Ｉ／Ｏ機器Ａの割込みが最初に発生
すると、共有メモリ１１上のＩ／Ｏ機器ＡのＳＴＸカウ
ンタエリアＡ１がインクリメント（＋１）される。これ
によって、Ｉ／Ｏ機器ＡのＳＴＸカウンタエリアＡ１の
カウンタ値とＥＴＸカウンタエリアＡ２のカウンタ値と
が等しくなくなるため、Ｉ／Ｏ機器Ａの入力が開始さ
れ、まだアプリケーションプログラムにデータを返送し
ていない状態を示すこととなる（図５の割込み処理ａ，
ｂ参照）。First, when the interrupt of the I / O device A first occurs, the STX counter area A1 of the I / O device A on the shared memory 11 is incremented (+1). As a result, the counter value in the STX counter area A1 of the I / O device A and the counter value in the ETX counter area A2 become unequal, so the input of the I / O device A is started and the data is still returned to the application program. It means that there is no state (interrupt processing a in FIG. 5,
b)).

【００３９】その後、Ｉ／Ｏ機器Ｂの割込み処理ｃがＩ
／Ｏ機器Ａの最終の割込み処理ｇが実行される前に発生
した場合、Ｉ／Ｏ機器Ｂの割込み処理ｃでもＩ／Ｏ機器
Ａの割込み処理ａ，ｂと同様にＳＴＸカウンタエリアＢ
１のカウンタ値をインクリメント（＋１）し、共有メモ
リ１１に設定されたＩ／Ｏ機器ＡのＳＴＸカウンタエリ
アＡ１及びＥＴＸカウンタエリアＡ２各々のカウンタ値
を自ワークエリアにセーブする。After that, the interrupt processing c of the I / O device B becomes I.
If the interrupt process g of the I / O device A occurs before the final interrupt process g of the I / O device A, the interrupt process c of the I / O device B is the same as the interrupt processes a and b of the I / O device A.
The counter value of 1 is incremented (+1), and the counter values of the STX counter area A1 and the ETX counter area A2 of the I / O device A set in the shared memory 11 are saved in the own work area.

【００４０】Ｉ／Ｏ機器Ｂのアプリケーションプログラ
ムへのデータ返送処理ｄは当然、Ｉ／Ｏ機器Ａのデータ
返送処理ｈよりも先に起動されることとなる。Ｉ／Ｏ機
器Ｂのデータ返送処理ｄは起動された時点で、共有メモ
リ１１上に設定されたＩ／Ｏ機器ＡのＳＴＸカウンタエ
リアＡ１のカウンタ値とＥＴＸカウンタエリアＡ２のカ
ウンタ値とを取得し、割込み処理ｃの実行時にセーブし
た共有メモリ１１の内容と比較する。The data return processing d to the application program of the I / O equipment B is naturally activated before the data return processing h of the I / O equipment A. The data return process d of the I / O device B acquires the counter value of the STX counter area A1 and the counter value of the ETX counter area A2 of the I / O device A set on the shared memory 11 at the time of activation. , The contents of the shared memory 11 saved when the interrupt process c is executed are compared.

【００４１】この場合、Ｉ／Ｏ機器ＡのＳＴＸカウンタ
エリアＡ１のカウンタ値とＥＴＸカウンタエリアＡ２の
カウンタ値とが異なるとともに、取得した共有メモリ１
１の内容とセーブした共有メモリ１１の内容とが等しい
ので、先に入力を開始したＩ／Ｏ機器Ａのアプリケーシ
ョンプログラムへのデータ返送が終了していないと判断
し、Ｉ／Ｏ機器Ｂはデータ返送処理ｄの時間待ちを行
う。In this case, the counter value of the STX counter area A1 of the I / O equipment A is different from the counter value of the ETX counter area A2, and the acquired shared memory 1
Since the contents of 1 and the saved contents of the shared memory 11 are the same, it is judged that the data return to the application program of the I / O device A which has started the input is not completed yet, and the I / O device B makes the data The process waits for the return process d.

【００４２】Ｉ／Ｏ機器Ｂのデータ返送処理ｄが時間待
ちを行っている間に、Ｉ／Ｏ機器Ａの割込み処理ｅ，
ｆ，ｇが全て終了し、Ｉ／Ｏ機器Ａのデータ返送処理ｈ
が起動されると、共有メモリ１１上のＩ／Ｏ機器ＡのＥ
ＴＸカウンタエリアＡ２のカウンタ値がインクリメント
（＋１）され、Ｉ／Ｏ機器Ａからの入力が先にアプリケ
ーションプログラムｉに返送されることとなる。While the data return process d of the I / O device B is waiting for the time, the interrupt process e of the I / O device A,
Data return processing of I / O device A after all of f and g are completed
Is started, the E of the I / O device A on the shared memory 11
The counter value in the TX counter area A2 is incremented (+1), and the input from the I / O device A is first returned to the application program i.

【００４３】時間待ちを行っているＩ／Ｏ機器Ｂのデー
タ返送処理は共有メモリ１１上のＩ／Ｏ機器ＡのＳＴＸ
カウンタエリアＡ１のカウンタ値とＥＴＸカウンタエリ
アＡ２のカウンタ値とが等しくなった時点で、Ｉ／Ｏ機
器ＢのＥＴＸカウンタエリアＢ２のカウンタ値をインク
リメント（＋１）し（図５のデータ返送処理ｊ参照）、
アプリケーションプログラムｋに入力データを返送する
こととなる。The data return process of the I / O device B waiting for time is STX of the I / O device A on the shared memory 11.
When the counter value of the counter area A1 and the counter value of the ETX counter area A2 become equal, the counter value of the ETX counter area B2 of the I / O device B is incremented (+1) (see the data return process j in FIG. 5). ),
The input data will be returned to the application program k.

【００４４】上記の説明ではＩ／Ｏ機器Ａ，Ｂについて
説明したが、複数のＩ／Ｏ機器Ａ〜Ｎが割込み処理を行
う場合でも、上述した処理と同様に、正しい入力開始順
序で、アプリケーションプログラムに入力データを返送
することが可能となる。In the above description, the I / O devices A and B have been described. However, even when a plurality of I / O devices A to N perform interrupt processing, the application can be input in the correct input start order as in the above processing. Input data can be returned to the program.

【００４５】また、上記の説明では複数回の割込みと１
回の割込みとについて説明したが、回数の多い複数回の
割込みと回数の少ない複数回の割込みとの場合にも、上
述した処理と同様に、正しい入力開始順序で、アプリケ
ーションプログラムに入力データを返送することが可能
となる。Also, in the above description, interrupts of multiple times and 1
In the case of multiple interrupts with a large number of times and multiple interrupts with a small number of times, similar to the process described above, input data is returned to the application program in the correct input start order. It becomes possible to do.

【００４６】このように、各Ｉ／Ｏ機器Ａ〜Ｎ単位に入
力の開始を示すＳＴＸカウンタエリアＡ１〜Ｎ１と、ア
プリケーションプログラムへのデータの返送を示すＥＴ
ＸカウンタエリアＡ２〜Ｎ２とを、各Ｉ／Ｏ機器Ａ〜Ｎ
から共通にアクセス可能な共有メモリ１１内に設定し、
これらＳＴＸカウンタエリアＡ１〜Ｎ１及びＥＴＸカウ
ンタエリアＡ２〜Ｎ２各々の内容を基に他のＩ／Ｏ機器
からアプリケーションプログラムへのデータの返送が終
了していないと判定した時に自Ｉ／Ｏ機器からアプリケ
ーションプログラムへのデータの返送を遅延することに
よって、複数回の割込み処理を行ってからデータ転送を
行うＩ／Ｏ機器Ａがアプリケーションプログラムへのデ
ータの返送を行っている途中で１回の割込み処理でデー
タ転送が可能なＩ／Ｏ機器Ｂが割込み処理を行っても、
最初に割込み処理を開始したＩ／Ｏ機器Ａのデータ返送
を先に実行させることが可能となる。すなわち、割込み
開始の発生順に入力データをアプリケーションプログラ
ムに通知することが可能となる。In this way, STX counter areas A1 to N1 indicating the start of input for each I / O device A to N and ET indicating the return of data to the application program.
X counter areas A2 to N2 and I / O devices A to N
Set in the shared memory 11 that can be accessed from
Based on the contents of each of the STX counter areas A1 to N1 and the ETX counter areas A2 to N2, when it is determined that the data transmission from the other I / O device to the application program is not completed, the application from the own I / O device By delaying the return of data to the program, I / O device A, which performs interrupt processing multiple times and then transfers data, can be processed by one interrupt while data is being returned to the application program. Even if the I / O device B capable of data transfer performs interrupt processing,
It is possible to execute the data return of the I / O device A that first started the interrupt processing first. That is, it becomes possible to notify the application program of the input data in the order of occurrence of interrupts.

【００４７】尚、請求項の記載に関連して本発明はさら
に次の態様をとりうる。The present invention can further have the following aspects in relation to the description of the claims.

【００４８】（１）上位装置に対して１回の割込み処理
を行った後にデータの送出を行うよう要求する第１の割
込み要求と、前記上位装置に対して複数回の割込み処理
を行った後にデータの送出を行うよう要求する第２の割
込み要求とのうち少なくとも一方を実行する複数の入出
力装置を含む情報処理システムの割込み制御回路であっ
て、前記複数の入出力装置各々に対応して設けられかつ
前記割込み処理のうち最初の割込み処理を行った回数を
計数する複数の割込み回数計数手段と、前記複数の入出
力装置各々に対応して設けられかつ前記割込み処理のう
ち最後の割込み処理を行うことで前記上位装置へのデー
タの送出を行った回数を計数する複数のデータ送出回数
計数手段と、前記複数の入出力装置各々に設けられかつ
前記割込み処理の発生時に他装置に対応する前記割込み
回数計数手段及び前記データ送出回数計数手段各々の計
数値を基に他装置が前記割込み処理の実行によるデータ
の送出が終了したか否かを判定する判定手段と、前記複
数の入出力装置各々に設けられかつ前記判定手段で他装
置が前記データの送出を終了していないと判定した時に
自装置から前記上位装置へのデータの送出を遅延する手
段とを有することを特徴とする割込み制御回路。(1) A first interrupt request for requesting the upper device to send data after performing one interrupt process, and a plurality of interrupt processes for the upper device. An interrupt control circuit of an information processing system including a plurality of input / output devices for executing at least one of a second interrupt request for requesting transmission of data, the interrupt control circuit corresponding to each of the plurality of input / output devices. A plurality of interrupt number counting means that are provided and count the number of times that the first interrupt processing of the interrupt processing is performed, and the last interrupt processing of the interrupt processing that is provided corresponding to each of the plurality of input / output devices A plurality of data transmission number counting means for counting the number of times data is transmitted to the higher-level device, and the interrupt processing of the plurality of input / output devices. Determination means for determining whether or not the data transmission by the other device is completed based on the count values of the interruption number counting means and the data transmission number counting means corresponding to the other device at the time of birth , A unit provided in each of the plurality of input / output devices and delaying the transmission of data from the own device to the higher-level device when the determination unit determines that another device has not finished transmitting the data. An interrupt control circuit characterized by the above.

【００４９】（２）前記割込み回数計数手段及び前記デ
ータ送出回数計数手段を夫々前記複数の入出力装置各々
から共通にアクセス可能な共有メモリ内に配設したこと
を特徴とする（１）記載の割込み制御回路。(2) The interrupt frequency counting means and the data transmission frequency counting means are respectively arranged in a shared memory which can be commonly accessed from the plurality of input / output devices. Interrupt control circuit.

【００５０】（３）前記最初の割込み処理及び前記最後
の割込み処理は、これら割込み処理を要求する前記第２
の割込み要求に付加されかつ前記最初の割込み処理及び
前記最後の割込み処理各々を示す識別情報を基に判定す
るよう構成したことを特徴とする（１）または（２）記
載の割込み制御回路。(3) The first interrupt process and the last interrupt process are the second interrupt requesting these interrupt processes.
The interrupt control circuit according to (1) or (2), wherein the interrupt control circuit is configured to make a determination based on identification information added to the interrupt request and indicating the first interrupt process and the last interrupt process.

【００５１】（４）前記複数の入出力装置各々に対応し
て設けられかつ前記割込み処理の発生時に他装置に対応
する前記割込み回数計数手段及び前記データ送出回数計
数手段各々の計数値を一時保持する保持手段を含み、自
装置から前記上位装置へのデータの送出時に前記判定手
段が前記割込み回数計数手段及び前記データ送出回数計
数手段各々の計数値を比較しかつ前記割込み回数計数手
段及び前記データ送出回数計数手段各々の計数値と前記
保持手段の保持内容とを比較して他装置が前記データの
送出を終了しているか否かを判定するよう構成したこと
を特徴とする（１）から（３）のいずれか記載の割込み
制御回路。(4) Temporarily holding the count values of the interrupt number counting means and the data transmission number counting means provided corresponding to each of the plurality of input / output devices and corresponding to another device when the interrupt processing occurs. Holding means for transmitting the data from the own device to the higher-level device, the judging means compares the count values of the interrupt number counting means and the data sending number counting means, and the interrupt number counting means and the data. It is characterized in that it is configured to compare the count value of each of the sending number counting means with the content held in the holding means to determine whether or not another device has finished sending the data. The interrupt control circuit according to any one of 3).

【００５２】[0052]

【発明の効果】以上説明したように本発明によれば、上
位装置に対して１回の割込み処理を行った後にデータの
送出を行う第１の入出力装置と、上位装置に対して複数
回の割込み処理を行った後にデータの送出を行う第２の
入出力装置とを含む情報処理システムの割込み制御回路
において、第１及び第２の入出力装置各々において割込
み処理のうち最初の割込み処理を行った回数を計数し、
第１及び第２の入出力装置各々において割込み処理のう
ち最後の割込み処理が行われて上位装置へのデータの送
出を行った回数を計数するとともに、第１及び第２の入
出力装置各々において割込み処理の発生時に他装置に対
応する割込み回数及びデータ送出回数を基に他装置が割
込み処理の実行によるデータの送出が終了していないと
判定した時に自装置から上位装置へのデータの送出を遅
延することによって、割込みの発生順に入力データをア
プリケーションプログラムに返送することができるとい
う効果がある。As described above, according to the present invention, the first input / output device for sending data after performing the interrupt processing once for the host device and the host device for multiple times. In the interrupt control circuit of the information processing system including the second input / output device that transmits the data after performing the interrupt process of the first interrupt process, the first interrupt process of the interrupt processes in each of the first and second input / output devices is performed. Count the number of times you have done,
In each of the first and second input / output devices, the number of times that the last interrupt process of the interrupt processes is performed and the data is transmitted to the higher-level device is counted, and in each of the first and second input / output devices, When an interrupt process occurs, when the other device determines that the data has not been transmitted by executing the interrupt process based on the number of interrupts and the number of data transmissions corresponding to the other device, it sends the data to the host device. The delay has the effect that the input data can be returned to the application program in the order in which the interrupts occur.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図２】図１の共有メモリの構成を示す図である。FIG. 2 is a diagram showing a configuration of a shared memory in FIG.

【図３】図１の各Ｉ／Ｏ機器の割込み処理を示すフロー
チャートである。FIG. 3 is a flowchart showing an interrupt process of each I / O device in FIG.

【図４】図１のＩ／Ｏ機器のデータ返送処理を示すフロ
ーチャートである。4 is a flowchart showing a data return process of the I / O device of FIG.

【図５】本発明の一実施例による割込み制御を示すタイ
ミングチャートである。FIG. 5 is a timing chart showing interrupt control according to an embodiment of the present invention.

【図６】従来例による割込み制御を示すタイミングチャ
ートである。FIG. 6 is a timing chart showing interrupt control according to a conventional example.

【符号の説明】[Explanation of symbols]

１ 情報処理装置 １０ 制御部 １１ 共有メモリ １２−Ａ〜１２−Ｎ 割込み受付部 １３−Ａ〜１３−Ｎ ＲＳ２３２Ｃのシリアルインタフ
ェース Ａ〜Ｎ Ｉ／Ｏ機器1 Information Processing Device 10 Control Unit 11 Shared Memory 12-A to 12-N Interrupt Accepting Unit 13-A to 13-N RS232C Serial Interface A to N I / O Equipment

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/46 G06F 13/24 - 13/26 G06F 13/00 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) G06F 9/46 G06F 13/24-13/26 G06F 13/00

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 上位装置に対して１回の割込み処理を行
った後にデータの送出を行う第１の入出力装置と、前記
上位装置に対して複数回の割込み処理を行った後にデー
タの送出を行う第２の入出力装置とを含む情報処理シス
テムの割込み制御回路であって、 前記第１及び第２の入出力装置各々に対応して設けられ
かつ前記割込み処理のうち最初の割込み処理を行った回
数を計数する第１及び第２の割込み回数計数手段と、 前記第１及び第２の入出力装置各々に対応して設けられ
かつ前記割込み処理のうち最後の割込み処理を行うこと
で前記上位装置へのデータの送出を行った回数を計数す
る第１及び第２のデータ送出回数計数手段と、 前記第１及び第２の入出力装置各々に設けられかつ前記
割込み処理の発生時に他装置に対応する前記割込み回数
計数手段及び前記データ送出回数計数手段各々の計数値
を基に他装置が前記割込み処理の実行によるデータの送
出が終了したか否かを判定する判定手段と、 前記第１及び第２の入出力装置各々に設けられかつ前記
判定手段で他装置が前記データの送出を終了していない
と判定した時に自装置から前記上位装置へのデータの送
出を遅延する手段とを有することを特徴とする割込み制
御回路。1. A first input / output device for transmitting data after performing interrupt processing once for a host device, and data transmission after performing interrupt processing for the host device a plurality of times. An interrupt control circuit of an information processing system including a second input / output device for performing the first interrupt process of the interrupt processes provided corresponding to each of the first and second input / output devices. First and second interruption number counting means for counting the number of times of execution, and the last interruption processing of the interruption processing which is provided corresponding to each of the first and second input / output devices First and second data transmission number counting means for counting the number of times data has been transmitted to the host device, and another device provided in each of the first and second input / output devices and at the time of occurrence of the interrupt processing. Corresponding to the above interrupt Determination means for determining whether or not another device has completed the transmission of data by executing the interrupt processing, based on the count values of the number-of-times counting means and the number of times of data transmission counting, and the first and second inputs. And a means for delaying the transmission of the data from the own device to the higher-level device when each of the output devices is provided and the determination means determines that the other device has not completed the transmission of the data. Interrupt control circuit. 【請求項２】 前記第１及び第２の割込み回数計数手段
と前記第１及び第２のデータ送出回数計数手段とを夫々
前記第１及び第２の入出力装置各々から共通にアクセス
可能な共有メモリ内に配設したことを特徴とする請求項
１記載の割込み制御回路。2. A sharing system in which the first and second interrupt frequency counting means and the first and second data transmission frequency counting means are commonly accessible from the first and second input / output devices, respectively. The interrupt control circuit according to claim 1, wherein the interrupt control circuit is provided in a memory. 【請求項３】 前記最初の割込み処理及び前記最後の割
込み処理は、これら割込み処理を要求する割込み要求に
付加されかつ前記最初の割込み処理及び前記最後の割込
み処理各々を示す識別情報を基に判定するよう構成した
ことを特徴とする請求項１または請求項２記載の割込み
制御回路。3. The first interrupt process and the last interrupt process are determined based on identification information added to an interrupt request for requesting these interrupt processes and indicating the first interrupt process and the last interrupt process, respectively. 3. The interrupt control circuit according to claim 1, wherein the interrupt control circuit is configured to 【請求項４】 前記第１及び第２の入出力装置各々に対
応して設けられかつ前記割込み処理の発生時に他装置に
対応する前記割込み回数計数手段及び前記データ送出回
数計数手段各々の計数値を一時保持する保持手段を含
み、自装置から前記上位装置へのデータの送出時に前記
判定手段が前記割込み回数計数手段及び前記データ送出
回数計数手段各々の計数値を比較しかつ前記割込み回数
計数手段及び前記データ送出回数計数手段各々の計数値
と前記保持手段の保持内容とを比較して他装置が前記デ
ータの送出を終了しているか否かを判定するよう構成し
たことを特徴とする請求項１から請求項３のいずれか記
載の割込み制御回路。4. A count value of each of the interrupt frequency counting means and the data transmission frequency counting means provided corresponding to each of the first and second input / output devices and corresponding to another device when the interrupt processing occurs. Holding means for temporarily holding the interrupt number counting means and the judging means for comparing the count values of the interrupt number counting means and the data sending number counting means when the data is sent from the own device to the host device. And a count value of each of the data transmission number counting means and a held content of the holding means are compared to determine whether or not another device has finished sending the data. The interrupt control circuit according to any one of claims 1 to 3.