JP3531887B2 - Manufacturing method of multilayer ceramic electronic component - Google Patents
Manufacturing method of multilayer ceramic electronic componentInfo
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Description
【０００１】[0001]
【発明の属する技術分野】この発明は、積層セラミック
電子部品の製造方法に関するもので、特に、個々の積層
セラミック電子部品のための複数の積層体チップを得る
ためのマザー積層体の分割方法の改良に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a monolithic ceramic electronic component, and more particularly, an improvement in a method for dividing a mother laminated body to obtain a plurality of laminated body chips for individual monolithic ceramic electronic components. It is about.
【０００２】[0002]
【従来の技術】図３には、この発明にとって興味ある積
層セラミック電子部品の一例としての積層セラミックコ
ンデンサ１が断面図で示されている。積層セラミックコ
ンデンサ１は、内部電極２を介在させて積層された複数
のセラミック層３からなる積層体チップ４を備え、積層
体チップ４の両端部には、特定の内部電極２に電気的に
接続されるように外部電極５が形成される。積層体チッ
プ４は、単独で図４に示されている。2. Description of the Related Art FIG. 3 is a sectional view showing a monolithic ceramic capacitor 1 as an example of a monolithic ceramic electronic component of interest to the present invention. The monolithic ceramic capacitor 1 includes a laminated body chip 4 including a plurality of ceramic layers 3 laminated with an internal electrode 2 interposed therebetween, and both ends of the laminated body chip 4 are electrically connected to specific internal electrodes 2. The external electrode 5 is formed as described above. The stack chip 4 is shown alone in FIG.
【０００３】なお、図４において、図３と比較して積層
体チップ４の厚み方向寸法が誇張されて図示され、ま
た、内部電極２の数が図３との間で統一されていない。
このような厚み方向寸法の誇張は、この出願の他の図面
でも行なわれており、また、内部電極２の数について
は、任意であり、図示した数に意味があるものではな
い、ということを指摘しておく。In FIG. 4, the dimension of the laminated chip 4 in the thickness direction is exaggerated as compared with FIG. 3, and the number of the internal electrodes 2 is not the same as that in FIG.
Such exaggeration of the dimension in the thickness direction is also performed in other drawings of this application, and the number of the internal electrodes 2 is arbitrary, and the number shown is not significant. I will point out.
【０００４】このような積層セラミックコンデンサ１を
工場規模で製造するとき、分割により複数の積層体チッ
プ４を取り出すことができる、図５に示すようなマザー
積層体６が用意される。図５の線ＶＩ−ＶＩに沿う拡大
断面図が図６に示され、同じく線ＶＩＩ−ＶＩＩに沿う
拡大断面図が図７に示されている。マザー積層体６は、
積層された複数のセラミックグリーンシート７と、特定
のセラミックグリーンシート７上の複数箇所に分布して
形成された内部電極２とを備える。マザー積層体６は、
図６に示した互いに平行な複数の第１の分割線８および
第１の分割線８に直交する図７に示した複数の第２の分
割線９にそれぞれ沿って分割されたとき、複数の積層体
チップ４を与える。When manufacturing such a monolithic ceramic capacitor 1 on a factory scale, a mother laminated body 6 as shown in FIG. 5 is prepared in which a plurality of laminated body chips 4 can be taken out by division. An enlarged sectional view taken along line VI-VI in FIG. 5 is shown in FIG. 6, and an enlarged sectional view also taken along line VII-VII is shown in FIG. The mother laminate 6 is
A plurality of stacked ceramic green sheets 7 and internal electrodes 2 distributed and formed at a plurality of locations on a specific ceramic green sheet 7 are provided. The mother laminate 6 is
When divided along a plurality of parallel first dividing lines 8 shown in FIG. 6 and a plurality of second dividing lines 9 shown in FIG. 7 which are orthogonal to the first dividing lines 8 respectively, A stack chip 4 is provided.
【０００５】これら積層体チップ４は、次いで焼成さ
れ、そして図３に示すように、外部電極５が形成される
ことによって、所望の積層セラミックコンデンサ１が得
られる。前述したマザー積層体６の分割には、図７に示
すように、ブレード１０による押し切りが適用されてい
る。These laminated body chips 4 are then fired, and external electrodes 5 are formed as shown in FIG. 3, whereby the desired laminated ceramic capacitor 1 is obtained. As shown in FIG. 7, push cutting with a blade 10 is applied to the division of the mother laminated body 6 described above.
【０００６】[0006]
【発明が解決しようとする課題】積層セラミックコンデ
ンサ１の製造の能率を向上させるため、マザー積層体６
をより大きい面積のものとし、それによって、１つのマ
ザー積層体６からより多数の積層体チップ４を取り出せ
るようにすることが行なわれている。このように、マザ
ー積層体６の面積がより大きくされ、それによって、よ
り多数の積層体チップ４を取り出せるようにされると、
１つのマザー積層体６に対して実施されなければならな
いブレード１０による押し切りの回数が増える。In order to improve the manufacturing efficiency of the monolithic ceramic capacitor 1, the mother laminated body 6 is used.
Has a larger area, so that a larger number of laminated body chips 4 can be taken out from one mother laminated body 6. In this way, when the area of the mother laminated body 6 is made larger so that a larger number of laminated body chips 4 can be taken out,
The number of push cuts by the blade 10 that must be performed on one mother laminate 6 increases.
【０００７】しかしながら、ブレード１０による押し切
りは、能率的であるという利点を有しているものの、本
質的に次のような問題を含んでいる。すなわち、ブレー
ド１０には、少なからず厚みがあり、この厚みの存在の
ため、押し切りを行なう度に、厚みに応じた位置ずれが
マザー積層体６に生じる。このような位置ずれは累積さ
れ、上述したように、ブレード１０による押し切りの回
数が多くなればなるほど、マザー積層体６に生じる位置
ずれがより大きくなる。また、ブレード１０による押し
切りに際して、マザー積層体６の押し切り部分におい
て、不所望な変形が生じる。この不所望な変形は、ブレ
ード１０の長さが長くなればなるほど顕著になるため、
もはや適切な分割は望めなくなる。However, although the push-cutting by the blade 10 has the advantage of being efficient, it essentially involves the following problems. That is, the blade 10 has a considerable thickness, and the presence of this thickness causes the mother laminate 6 to be misaligned each time the blade is cut. Such positional deviations are accumulated, and as described above, the greater the number of times the blade 10 pushes the material, the greater the positional deviation that occurs in the mother laminate 6. Further, when the blade 10 is pressed and cut, undesired deformation occurs in the pressed cut portion of the mother laminate 6. This undesired deformation becomes more remarkable as the length of the blade 10 becomes longer,
We can no longer expect proper division.
【０００８】他方、近年の電子部品の小型化に対応し、
とりわけ積層セラミックコンデンサに対する小型・大容
量化への要求に応えるべく、製品寸法を大きくすること
なく、内部電極面積を大きくするため、図４に示した積
層体チップ４の側面から内部電極２までのギャップＧの
寸法を、たとえば、１００μｍ程度にまで小さくするこ
とが行なわれている。On the other hand, in response to the recent miniaturization of electronic parts,
In particular, in order to increase the internal electrode area without increasing the product size in order to meet the demand for smaller size and larger capacity for the multilayer ceramic capacitor, in order to increase the internal electrode area, from the side surface of the multilayer chip 4 shown in FIG. 4 to the internal electrode 2. The size of the gap G is reduced to about 100 μm, for example.
【０００９】しかしながら、ギャップＧの寸法が１００
μｍ程度にまで小さく設定されると、ブレード１０によ
る押し切りの位置を極めて厳密に管理しなければならな
い。それにもかかわらず、上述のように、ブレード１０
による押し切りが適用されると、マザー積層体６の位置
ずれが累積されるため、マザー積層体６の一方端部から
他方端部に向かって、ブレード１０による押し切りを順
次進めていくと、ブレード１０による押し切りの位置が
徐々に所定の位置からずれ、たとえば、ギャップＧが所
定の寸法より不足するものが生じてくる。また、マザー
積層体６の大きさを大きくして積層体チップ４の取り個
数を増やす場合には、ブレード１０の変形が大きくなり
すぎて実用的でない。However, the size of the gap G is 100
When it is set as small as about μm, the position of the push-cut by the blade 10 must be controlled very strictly. Nevertheless, as mentioned above, the blade 10
When the push-cutting by the blade 10 is applied, the positional displacement of the mother laminated body 6 is accumulated. Therefore, when the push-cutting by the blade 10 is sequentially advanced from one end portion to the other end portion of the mother laminated body 6, the blade 10 The position of the push-cut by is gradually deviated from the predetermined position, and, for example, the gap G becomes shorter than the predetermined size. Further, when the size of the mother laminated body 6 is increased to increase the number of laminated body chips 4 to be taken, the deformation of the blade 10 becomes too large, which is not practical.
【００１０】なお、ブレード１０による押し切り位置の
基準を与えるため、内部電極２を印刷により形成すると
き、セラミックグリーンシート７に、マーカー（図示せ
ず。）が同時に印刷され、これらマーカーが、マザー積
層体６の端面に露出するようにされることがある。した
がって、このマーカーを基準として、ブレード１０によ
る押し切りの工程の途中で、マザー積層体６の位置ずれ
の修正を行なうことも考えられるが、工程が煩雑とな
り、コストの増大を招くという問題に遭遇する。Since the blade 10 is used as a reference for the push-cut position, when the internal electrode 2 is formed by printing, a marker (not shown) is printed on the ceramic green sheet 7 at the same time. It may be exposed on the end surface of the body 6. Therefore, it is conceivable to correct the positional deviation of the mother laminated body 6 in the middle of the process of pushing and cutting with the blade 10 using this marker as a reference, but the process becomes complicated and the cost is increased. .
【００１１】そこで、この発明の目的は、上述した問題
を解決し得る、積層セラミック電子部品の製造方法を提
供しようとすることである。Therefore, an object of the present invention is to provide a method of manufacturing a monolithic ceramic electronic component which can solve the above-mentioned problems.
【００１２】[0012]
【課題を解決するための手段】この発明は、簡単に言え
ば、マザー積層体を分割する工程を少なくとも２段階に
分け、第１段階で中間的な寸法の中間積層体を得、その
後の第２段階において中間積層体を分割して積層体チッ
プを得ようとするもので、第１段階での分割ではブレー
ドによる押し切り以外の方法が適用され、第２段階での
分割ではブレードによる押し切りが適用される。SUMMARY OF THE INVENTION Briefly stated, the present invention divides the step of dividing a mother laminate into at least two stages to obtain an intermediate sized intermediate laminate in the first stage, and thereafter In order to obtain a laminated body chip by dividing the intermediate laminated body in two steps, a method other than the blade cutting is applied in the first dividing, and the blade cutting is applied in the second dividing. To be done.
【００１３】すなわち、この発明では、互いに平行な複
数の第１の分割線およびこれら第１の分割線に直交する
複数の第２の分割線にそれぞれ沿って分割されたとき、
個々の積層セラミック電子部品のための積層体チップと
なるものであって、積層された複数のセラミックグリー
ンシートと、特定のセラミックグリーンシート上の複数
箇所に分布して形成される内部回路要素とを備える、そ
のようなマザー積層体が用意された後、上述の技術的課
題を解決するため、マザー積層体を特定の第１の分割線
および特定の第２の分割線にそれぞれ沿ってブレードに
よる押し切り以外の方法で分割して中間的な寸法の複数
の中間積層体を得る工程と、これら中間積層体を第１の
分割線および第２の分割線にそれぞれ沿ってブレードに
よる押し切りにより分割して複数の積層体チップを得る
工程とが実施される。 そして、上述の中間積層体は、当
該中間積層体から積層体チップを得るためには、第１の
分割線に沿う切断および第２の分割線に沿う切断の双方
が必要な寸法とされる。 That is, according to the present invention, when divided along a plurality of parallel first dividing lines and a plurality of second dividing lines orthogonal to the first dividing lines, respectively,
A laminated chip for each laminated ceramic electronic component, which comprises a plurality of laminated ceramic green sheets and internal circuit elements distributed and formed at a plurality of locations on a specific ceramic green sheet. After the preparation of such a mother laminate, the mother laminate is cut by a blade along a specific first dividing line and a specific second dividing line, respectively, in order to solve the above technical problem. A step of dividing by a method other than to obtain a plurality of intermediate laminates having an intermediate size, and dividing the intermediate laminates by pressing with a blade along each of the first dividing line and the second dividing line. And the step of obtaining a laminated body chip of . Then, the above-mentioned intermediate laminated body is
To obtain a laminate chip from the intermediate laminate, the first
Both cutting along the parting line and cutting along the second parting line
Is the required size.
【００１４】上述したブレードによる押し切り以外の方
法としては、たとえば、レーザカット、ダイシング、ウ
ォータージェット、またはチョコレートブレークによる
分割方法がある。As a method other than the above-mentioned pressing with a blade, for example, there is a dividing method by laser cutting, dicing, water jet, or chocolate break.
【００１５】[0015]
【発明の効果】この発明によれば、マザー積層体を分割
して複数の中間積層体を得る第１段階では、たとえば、
レーザカット、ダイシング、ウォータージェット、また
はチョコレートブレークによる分割方法のように、ブレ
ードによる押し切り以外の方法が適用されるので、この
段階で分割部分が不所望に変形することはない。また、
この第１段階で、マザー積層体より寸法の小さい中間積
層体の状態とされるので、多数の積層体チップを取り出
すことができるように、たとえ大きな面積を有するマザ
ー積層体が用意されても、以後の工程においては、より
寸法の小さい、したがって、取扱いの容易な中間積層体
を取り扱えば済むようになる。According to the present invention, in the first step of dividing the mother laminate to obtain a plurality of intermediate laminates, for example,
Since a method other than the pressing and cutting by the blade is applied like the dividing method by laser cutting, dicing, water jet, or chocolate break, the dividing portion is not undesirably deformed at this stage. Also,
At this first stage, since the intermediate laminate having a smaller size than the mother laminate is formed, even if a mother laminate having a large area is prepared so that a large number of laminate chips can be taken out, In the subsequent steps, it is sufficient to handle the intermediate laminate having a smaller size and thus easier to handle.
【００１６】また、第２段階では、ブレードによる押し
切りが、既に寸法の小さくされた中間積層体に対して適
用されるので、能率的であるという、ブレードによる押
し切りが有する利点を生かしつつ、ブレードの厚みに起
因する位置ずれや押し切り面における不所望な変形の累
積を小さく抑えることができる。したがって、内部電極
のような内部回路要素にとって必要なギャップが確保さ
れ、あるいは内部回路要素の位置ずれが抑制された、積
層セラミック電子部品を能率的に製造することができ
る。たとえば、この発明が積層セラミックコンデンサの
製造方法に適用されると、ギャップ寸法が小さく設定さ
れても、内部電極にとって必要なギャップが適正に確保
されるので、小型・大容量の積層セラミックコンデンサ
を効率良く製造することができる。Further, in the second stage, since the blade push-cutting is applied to the already reduced-sized intermediate laminate, the blade push-cutting is utilized while taking advantage of the efficiency of the blade push-cutting. It is possible to suppress the positional deviation due to the thickness and the accumulation of undesired deformation on the push-cut surface to be small. Therefore, it is possible to efficiently manufacture a monolithic ceramic electronic component in which a gap necessary for an internal circuit element such as an internal electrode is secured or a positional deviation of the internal circuit element is suppressed. For example, when the present invention is applied to a method for manufacturing a monolithic ceramic capacitor, even if the gap size is set small, the gap required for the internal electrodes is properly secured, so that a small-sized and high-capacity monolithic ceramic capacitor can be efficiently manufactured. It can be manufactured well.
【００１７】[0017]
【発明の実施の形態】図１および図２は、この発明の一
実施形態による積層セラミック電子部品の製造方法を説
明するためのものである。この実施形態では、積層セラ
ミック電子部品として、図３に示すような積層セラミッ
クコンデンサ１が製造される。図１に示すように、セラ
ミックグリーンシート１１が用意される。セラミックグ
リーンシート１１上には、その複数箇所に分布して、内
部回路要素としての内部電極１２がたとえば導電ペース
トの印刷により形成される。また、内部電極１２の印刷
と同時に、複数のマーカー１３が印刷される。マーカー
１３は、セラミックグリーンシート１１の端縁まで届く
ように形成されるもの、およびセラミックグリーンシー
ト１１の中央部を横切るように配列されるもの等いかな
るものでもよい。1 and 2 are diagrams for explaining a method for manufacturing a monolithic ceramic electronic component according to an embodiment of the present invention. In this embodiment, a monolithic ceramic capacitor 1 as shown in FIG. 3 is manufactured as a monolithic ceramic electronic component. As shown in FIG. 1, a ceramic green sheet 11 is prepared. On the ceramic green sheet 11, the internal electrodes 12 serving as internal circuit elements are formed at a plurality of locations on the ceramic green sheet 11 by printing a conductive paste, for example. Further, simultaneously with the printing of the internal electrodes 12, a plurality of markers 13 are printed. The marker 13 may be any one that is formed so as to reach the end edge of the ceramic green sheet 11 or one that is arranged so as to cross the central portion of the ceramic green sheet 11.
【００１８】上述したセラミックグリーンシート１１を
含む複数のセラミックグリーンシートが積層されること
によって、図２に示すようなマザー積層体１４が得られ
る。マザー積層体１４は、互いに平行な複数の第１の分
割線１５およびこれら第１の分割線１５に直交する複数
の第２の分割線１６にそれぞれ沿って分割されたとき、
図４に示すような個々の積層セラミックコンデンサ１の
ための積層体チップ４となるものである。By laminating a plurality of ceramic green sheets including the above-mentioned ceramic green sheet 11, a mother laminated body 14 as shown in FIG. 2 is obtained. When the mother laminated body 14 is divided along a plurality of first dividing lines 15 parallel to each other and a plurality of second dividing lines 16 orthogonal to these first dividing lines 15, respectively,
The multilayer chip 4 is for the individual monolithic ceramic capacitors 1 as shown in FIG.
【００１９】上述した分割に際して、まず、マザー積層
体１４は、その中央部を通る特定の第１の分割線１５ａ
および特定の第２の分割線１６ａにそれぞれ沿って分割
され、それによって、中間的な寸法のたとえば４つの中
間積層体１７が取り出される。図１からわかるように、
マーカー１３をこれら特定の分割線１５ａおよび１６ａ
に沿う位置にも設けておけば、各中間積層体１７の全側
面にマーカー１３が露出するようになる。In the above-mentioned division, first, the mother laminated body 14 has a specific first dividing line 15a passing through the central portion thereof.
And along a particular second parting line 16a, respectively, so that an intermediate dimension of, for example, four intermediate stacks 17 is obtained. As you can see from Figure 1,
The marker 13 is divided into these specific dividing lines 15a and 16a.
If the marker 13 is also provided at a position along with, the marker 13 will be exposed on all side surfaces of each intermediate laminate 17.
【００２０】上述した中間積層体１７を得るための特定
の分割線１５ａおよび１６ａに沿う分割は、ブレードに
よる押し切り以外の方法で実施される。たとえば、この
分割には、レーザカット、ダイシング、ウォータージェ
ット、またはチョコレートブレーク等による分割方法が
適用される。なお、マザー積層体１４を分割して得られ
る中間積層体１７の数は、マザー積層体１４の大きさを
考慮して、任意に変更することができる。The division along the specific dividing lines 15a and 16a for obtaining the above-mentioned intermediate laminated body 17 is carried out by a method other than the pressing by the blade. For example, a dividing method by laser cutting, dicing, water jet, chocolate break, or the like is applied to this dividing. The number of intermediate laminates 17 obtained by dividing the mother laminate 14 can be arbitrarily changed in consideration of the size of the mother laminate 14.
【００２１】次に、各中間積層体１７は、第１の分割線
１５および第２の分割線１６にそれぞれ沿って分割さ
れ、それによって、図４に示したような複数の積層体チ
ップ４が得られる。この分割には、図７に示したような
ブレード１０による押し切りが適用される。中間積層体
１７は、マザー積層体１４に比べて、分割回数が少なく
て済むので、前述した分割位置のずれの問題は、低減さ
れる。このブレード１０による押し切りに際して、マー
カー１３を押し切り位置の基準とするのが好ましい。Next, each intermediate laminated body 17 is divided along the first dividing line 15 and the second dividing line 16, respectively, so that the plurality of laminated body chips 4 as shown in FIG. 4 are obtained. can get. For this division, push-cutting by the blade 10 as shown in FIG. 7 is applied. Since the intermediate laminated body 17 requires less number of divisions than the mother laminated body 14, the above-mentioned problem of the deviation of the division position is reduced. It is preferable to use the marker 13 as a reference for the push-cut position when the push-cut is performed by the blade 10.
【００２２】その後、各積層体チップ４は、周知のよう
に、焼成され、次いで、図３に示すように、外部電極５
が形成されたとき、所望の積層セラミックコンデンサ１
が得られる。この発明の効果を確認するために行なった
一実験例において、図４に示したギャップＧの設計値が
１００μｍの積層セラミックコンデンサを得ようとし
て、ギャップＧが８０μｍ以下のものを不良と評価した
とき、マザー積層体の状態のまま、ブレードによる押し
切りを適用して、最終的な積層体チップを得た場合に
は、２１％の試料に不良が発生し、また、ギャップＧの
最小寸法が「０」のものもあったのに対し、この発明に
従って、マザー積層体をまず中間積層体に分割し、次い
で積層体チップに分割した場合には、単に２％の試料に
しか不良が発生せず、また、ギャップＧの最小寸法も６
０μｍを維持することができた。Thereafter, each laminate chip 4 is fired, as is well known, and then, as shown in FIG.
When the multilayer structure is formed, the desired monolithic ceramic capacitor 1
Is obtained. In one experimental example conducted for confirming the effect of the present invention, when an attempt was made to obtain a monolithic ceramic capacitor having a design value of the gap G shown in FIG. In the case where the final laminated body chip was obtained by applying the press cutting with the blade in the state of the mother laminated body, 21% of the samples had defects, and the minimum dimension of the gap G was "0". According to the present invention, when the mother laminated body is first divided into the intermediate laminated body and then into the laminated body chip, only 2% of the samples are defective, Also, the minimum dimension of the gap G is 6
It was possible to maintain 0 μm.
【００２３】以上、この発明を図示した実施形態による
積層セラミックコンデンサの製造方法に関連して説明し
たが、この発明は、積層セラミックコンデンサに限ら
ず、抵抗、インダクタ、バリスタ等として機能する積層
セラミック電子部品にも、これら機能素子が複合された
積層セラミック電子部品にも適用することができる。ま
た、前述した実施形態では、積層体チップの内部に形成
される内部回路要素が、内部電極であったが、上述した
ように、この発明は、任意の機能を有する種々の積層セ
ラミック電子部品に適用可能であるので、内部回路要素
としては、種々の態様が考えられる。たとえば、内部回
路要素は、内部電極のような良好な導電性を有する回路
要素である以外に、たとえば比較的大きな電気抵抗性あ
るいは他の電気的特性を有する回路要素であることもあ
る。Although the present invention has been described above with reference to the method for manufacturing a monolithic ceramic capacitor according to the illustrated embodiment, the present invention is not limited to monolithic ceramic capacitors, and monolithic ceramic electronic devices that function as resistors, inductors, varistors, and the like. The present invention can be applied to both parts and monolithic ceramic electronic parts in which these functional elements are combined. Further, in the above-described embodiment, the internal circuit element formed inside the multilayer chip is the internal electrode, but as described above, the present invention is applicable to various multilayer ceramic electronic components having arbitrary functions. Since it is applicable, various modes can be considered as the internal circuit element. For example, the internal circuit element may be a circuit element having a relatively high electric resistance or other electric characteristics, as well as a circuit element having a good conductivity such as an internal electrode.
【図１】この発明の一実施形態による積層セラミック電
子部品としての積層セラミックコンデンサの製造のため
に用意されるセラミックグリーンシート１１を示す斜視
図である。FIG. 1 is a perspective view showing a ceramic green sheet 11 prepared for manufacturing a laminated ceramic capacitor as a laminated ceramic electronic component according to an embodiment of the present invention.
【図２】図１に示したセラミックグリーンシート１１を
積層して得られたマザー積層体１４を示す斜視図であ
る。FIG. 2 is a perspective view showing a mother laminate 14 obtained by laminating the ceramic green sheets 11 shown in FIG.
【図３】この発明にとって興味ある積層セラミック電子
部品の一例としての積層セラミックコンデンサ１を示す
断面図である。FIG. 3 is a sectional view showing a monolithic ceramic capacitor 1 as an example of a monolithic ceramic electronic component that is of interest to the present invention.
【図４】図３に示した積層セラミックコンデンサ１に備
える積層体チップ４を単独で示す斜視図である。FIG. 4 is a perspective view showing a single laminated chip 4 included in the monolithic ceramic capacitor 1 shown in FIG.
【図５】図３に示した積層セラミックコンデンサ１の従
来の製造方法において用意されるマザー積層体６を示す
斜視図である。5 is a perspective view showing a mother laminated body 6 prepared in a conventional method for manufacturing the monolithic ceramic capacitor 1 shown in FIG.
【図６】図５の線ＶＩ−ＶＩに沿う拡大断面図である。6 is an enlarged cross-sectional view taken along line VI-VI of FIG.
【図７】図５の線ＶＩＩ−ＶＩＩに沿う拡大断面図であ
る。7 is an enlarged cross-sectional view taken along the line VII-VII in FIG.
１ 積層セラミックコンデンサ ２，１２ 内部電極 ４ 積層体チップ ５ 外部電極 １０ ブレード １１ セラミックグリーンシート １４ マザー積層体 １５ 第１の分割線 １５ａ 特定の第１の分割線 １６ 第２の分割線 １６ａ 特定の第２の分割線 １７ 中間積層体 1 Multilayer ceramic capacitors 2,12 internal electrode 4 stacked chips 5 external electrodes 10 blades 11 Ceramic green sheet 14 mother laminate 15 First dividing line 15a Specific first dividing line 16 Second dividing line 16a Specific second dividing line 17 Intermediate laminate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高倉 真一 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (56)参考文献 特開 平７−94359（ＪＰ，Ａ) 特開 平４−206808（ＪＰ，Ａ) 特開 昭61−244008（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01G 4/00 - 4/42 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Shinichi Takakura 2 26-10 Tenjin, Nagaokakyo City, Kyoto Murata Manufacturing Co., Ltd. (56) Reference JP-A-7-94359 (JP, A) JP-A 4-206808 (JP, A) JP-A-61-244008 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H01G 4/00-4/42
Claims (2)
前記第１の分割線に直交する複数の第２の分割線にそれ
ぞれ沿って分割されたとき、個々の積層セラミック電子
部品のための積層体チップとなるものであって、積層さ
れた複数のセラミックグリーンシートと、特定の前記セ
ラミックグリーンシート上の複数箇所に分布して形成さ
れる内部回路要素とを備える、マザー積層体を用意し、 前記マザー積層体を特定の前記第１の分割線および特定
の前記第２の分割線にそれぞれ沿ってブレードによる押
し切り以外の方法で分割して中間的な寸法の複数の中間
積層体を得、 前記中間積層体を前記第１の分割線および前記第２の分
割線にそれぞれ沿ってブレードによる押し切りにより分
割して複数の積層体チップを得る、 各工程を備え、 前記中間積層体は、当該中間積層体から前記積層体チッ
プを得るためには、前記第１の分割線に沿う切断および
前記第２の分割線に沿う切断の双方が必要な寸法とされ
る、積層セラミック電子部品の製造方法。1. An individual monolithic ceramic electronic component when divided along a plurality of first dividing lines parallel to each other and a plurality of second dividing lines orthogonal to the first dividing line, respectively. A mother laminated body, which is to be a laminated body chip and is provided with a plurality of laminated ceramic green sheets and internal circuit elements distributed and formed at a plurality of locations on the specific ceramic green sheet, is prepared. , The mother laminate is divided along a specific first dividing line and a specific second dividing line by a method other than pressing by a blade to obtain a plurality of intermediate laminates having intermediate dimensions, the intermediate laminate is divided by full depression by the first division line and a blade along each of the second division line to obtain a plurality of laminates chip, comprising the steps, the intermediate The laminated body is formed from the intermediate laminated body to the laminated body chip.
To obtain a cut along the first dividing line and
A method for manufacturing a monolithic ceramic electronic component, wherein both dimensions of the cut along the second dividing line are made necessary .
は、レーザカット、ダイシング、ウォータージェット、
またはチョコレートブレークによる分割方法を含む、請
求項１に記載の積層セラミック電子部品の製造方法。2. A method other than the pressing by the blade is laser cutting, dicing, water jet,
The method for manufacturing a monolithic ceramic electronic component according to claim 1, further comprising a dividing method using a chocolate break.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115395A JP3531887B2 (en) | 1995-10-30 | 1995-10-30 | Manufacturing method of multilayer ceramic electronic component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115395A JP3531887B2 (en) | 1995-10-30 | 1995-10-30 | Manufacturing method of multilayer ceramic electronic component |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129485A JPH09129485A (en) | 1997-05-16 |
| JP3531887B2 true JP3531887B2 (en) | 2004-05-31 |
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ID=17635103
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-
1995
- 1995-10-30 JP JP28115395A patent/JP3531887B2/en not_active Expired - Lifetime
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