JP3529590B2 - Imaging system - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ビデオカメラ等の
撮像装置において映像信号に演算処理を施して複数の画
像信号を作成し高画質の画像を得る機能を有する画像シ
ステムに関する。なお本明細書において前記撮像システ
ムはいわゆるシステムという概念のみならず撮像装置も
含む広い概念である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image system having a function of obtaining a high quality image by performing a calculation process on a video signal in an image pickup device such as a video camera to generate a plurality of image signals. In this specification, the image pickup system is a broad concept including not only a so-called system but also an image pickup apparatus.

【０００２】[0002]

【従来の技術】撮像システムとしての従来のビデオカメ
ラ等の撮像装置における静止画作成機能について説明す
る。図３２は従来の静止画作成機能回路を含むビデオカ
メラ等の撮像装置のブロック図を示すものである。図３
２において、１２０１は光電変換機能を有する撮像素
子、１２０２は撮像素子１２０１に対する撮像素子駆動
回路、１２０３は撮像素子１２０１の出力信号にサンプ
リング，増幅等の処理を行うアナログ信号処理回路、１
２０４はアナログ信号処理回路１２０３の出力信号に対
するアナログ−ディジタル変換回路(以下、Ａ/Ｄ変換回
路)、１２０５はＡ/Ｄ変換されたディジタル信号を記録
／再生するフィールドメモリ、１２０６はフィールドメ
モリ１２０５を制御するメモリ制御回路、１２０７はフ
ィールドメモリ１２０５出力信号から輝度信号や色信
号，色差信号などの生成またはＲＧＢ信号処理を行うデ
ィジタル信号処理回路、１２０８はディジタル信号処理
回路１２０７の出力信号からＮＴＳＣ信号等のテレビジ
ョン信号を得るエンコーダ回路、１２０９はメモリ制御
回路１２０６、ディジタル信号処理回路１２０７を総合
的に制御するシステム制御回路である。2. Description of the Related Art A still image creating function in an image pickup apparatus such as a conventional video camera as an image pickup system will be described. FIG. 32 is a block diagram of an image pickup apparatus such as a video camera including a conventional still image generating function circuit. Figure 3
In FIG. 2, 1201 is an image pickup device having a photoelectric conversion function, 1202 is an image pickup device drive circuit for the image pickup device 1201, 1203 is an analog signal processing circuit for performing processing such as sampling and amplification on an output signal of the image pickup device 1201, 1
Reference numeral 204 denotes an analog-digital conversion circuit (hereinafter referred to as A / D conversion circuit) for the output signal of the analog signal processing circuit 1203, 1205 a field memory for recording / reproducing the A / D converted digital signal, and 1206 a field memory 1205. A memory control circuit for controlling 1207, a digital signal processing circuit for generating a luminance signal, a color signal, a color difference signal or the like from an output signal of the field memory 1205 or RGB signal processing, 1208 for an NTSC signal or the like from an output signal of the digital signal processing circuit 1207 1209 is a system control circuit for comprehensively controlling the memory control circuit 1206 and the digital signal processing circuit 1207.

【０００３】以上のように構成された従来の静止画作成
機能回路を含むビデオカメラ等の撮像装置について、以
下その動作について説明する。The operation of an image pickup apparatus such as a video camera including the conventional still image forming function circuit configured as described above will be described below.

【０００４】撮像素子１２０１からのアナログの出力信
号はアナログ信号処理回路１２０３及びＡ/Ｄ変換回路
１２０４を経てディジタルの信号となる。このディジタ
ル信号は、メモリ制御回路１２０６によって制御される
フィールドメモリ１２０５に記憶され、その１フィール
ド期間後に読み出されディジタル信号処理回路１２０７
において輝度信号及び色信号処理される。An analog output signal from the image pickup device 1201 becomes a digital signal through an analog signal processing circuit 1203 and an A / D conversion circuit 1204. This digital signal is stored in the field memory 1205 controlled by the memory control circuit 1206, and is read out after one field period and is read by the digital signal processing circuit 1207.
In, the luminance signal and the color signal are processed.

【０００５】このとき、システム制御回路１２０９から
静止画作成の指示が出るとメモリ制御回路１２０６は、
フィールドメモリ１２０５への新しい信号の記憶を停止
し、記憶済み信号の読み出しを継続させる。そして、デ
ィジタル信号処理回路１２０７はこのフィールドメモリ
１２０５の１フィールド分の出力信号にインタレース制
御を行い、テレビジョン信号に合った静止画出力を行
う。At this time, when the system control circuit 1209 gives an instruction to create a still image, the memory control circuit 1206
The storage of the new signal in the field memory 1205 is stopped, and the reading of the stored signal is continued. Then, the digital signal processing circuit 1207 performs interlace control on the output signal of one field of the field memory 1205, and outputs a still image suitable for the television signal.

【０００６】このように、従来のビデオカメラ等の撮像
装置での静止画作成機能においてはフィールドメモリ１
２０５に記憶された１フィールドの映像信号を読み出す
ことによって静止画作成を行っている。As described above, in the still image creating function in the conventional image pickup apparatus such as a video camera, the field memory 1 is used.
A still image is created by reading the video signal of one field stored in 205.

【０００７】また、従来の擬似フレーム信号を用いた撮
像装置としては、特開平６−２３３３１６号公報に記述
の「フレーム静止画作成機能付き撮像装置」がある。以
下に、このフレーム静止画作成機能付き撮像装置につい
て説明する。Further, as a conventional image pickup device using a pseudo frame signal, there is "an image pickup device with a frame still image creating function" described in Japanese Patent Laid-Open No. 6-233316. The image pickup apparatus with the frame still image creating function will be described below.

【０００８】図３３は、擬似フレーム信号を用いた撮像
装置のブロック図を示すものである。図３３において、
１３０１は光電変換機能を有する撮像素子部、１３０２
は撮像素子部１３０１に対する撮像素子駆動回路、１３
０３は撮像素子駆動回路１３０２を制御する駆動制御回
路、１３０４は撮像素子部１３０１の出力信号にサンプ
リング，増幅等の処理を行うアナログ信号処理回路、１
３０５はアナログ信号処理回路１３０４の出力信号に対
するアナログ−ディジタル変換回路（以下、Ａ/Ｄ変換
回路）、１３０６はＡ/Ｄ変換されたディジタル信号か
ら輝度信号や色信号，色差信号などの生成またはＲＧＢ
信号処理を行うディジタル信号処理回路、１３０７はデ
ィジタル信号処理回路１３０６の出力信号を記憶するフ
ィールドメモリ回路、１３０８はフィールドメモリ回路
１３０７を制御するフィールドメモリ制御回路、１３０
９は駆動制御回路１３０３、フィールドメモリ制御回路
１３０８を総合的に制御するシステム制御回路、１３１
０はディジタル信号処理回路１３０６の出力信号からＮ
ＴＳＣ信号等のテレビジョン信号を得るエンコーダ回
路、１３１１はフィールドメモリ回路１３０７の出力信
号からＮＴＳＣ信号等のテレビジョン信号を得るエンコ
ーダ回路である。FIG. 33 is a block diagram of an image pickup apparatus using a pseudo frame signal. In FIG. 33,
Reference numeral 1301 denotes an image pickup element portion having a photoelectric conversion function, 1302
Is an image sensor drive circuit for the image sensor unit 1301, 13
Reference numeral 03 is a drive control circuit for controlling the image sensor drive circuit 1302, 1304 is an analog signal processing circuit for performing processing such as sampling and amplification on the output signal of the image sensor unit 1301, 1
Reference numeral 305 denotes an analog-digital conversion circuit (hereinafter referred to as A / D conversion circuit) for the output signal of the analog signal processing circuit 1304, 1306 denotes a luminance signal, a color signal, a color difference signal or the like from the A / D converted digital signal, or RGB.
A digital signal processing circuit for performing signal processing, 1307 is a field memory circuit for storing the output signal of the digital signal processing circuit 1306, 1308 is a field memory control circuit for controlling the field memory circuit 1307, 130
Reference numeral 9 denotes a system control circuit that comprehensively controls the drive control circuit 1303 and the field memory control circuit 1308, and 131.
0 indicates N from the output signal of the digital signal processing circuit 1306.
An encoder circuit for obtaining a television signal such as a TSC signal, 1311 is an encoder circuit for obtaining a television signal such as an NTSC signal from the output signal of the field memory circuit 1307.

【０００９】以上のように構成されたフレーム静止画像
作成機能付き撮像装置においては、撮像素子部１３０１
から出力されるＲ，Ｇ，Ｂの複数の出力信号はアナログ
信号処理及びＡ/Ｄ変換処理されディジタル信号とな
る。このディジタル信号はディジタル信号処理回路１３
０６において輝度信号（Ｙ１，Ｙ２）及び色信号（Ｃ
１，Ｃ２）処理され、フィールドメモリ回路１３０７に
入力される。フィールドメモリ回路１３０７に入力され
た信号はフィールドメモリ制御回路１３０８によってフ
レーム画像出力される。In the image pickup apparatus having the frame still image creating function configured as described above, the image pickup element section 1301
The plurality of R, G, and B output signals output from the digital signal are subjected to analog signal processing and A / D conversion processing to become digital signals. This digital signal is processed by the digital signal processing circuit 13
In 06, the luminance signal (Y1, Y2) and the color signal (C
1, C2) processed and input to the field memory circuit 1307. The signal input to the field memory circuit 1307 is output as a frame image by the field memory control circuit 1308.

【００１０】図３３での撮像素子部１３０１及びディジ
タル信号処理回路１３０６の動作について簡単に説明す
る。撮像素子部１３０１では図３４に示すように撮像素
子部が３ＣＣＤ構成の場合には、通常の垂直画素ずらし
部無しの撮像素子部では図３４（ａ）に示すようにＧ・
Ｒ・Ｂ−ＣＣＤの出力信号が空間的に垂直方向に対し同
一位相であるのに対し、垂直画素ずらし部を備えた撮像
素子部では図３４（ｂ）に示すようにＧーＣＣＤの出力
信号に対しＲ・Ｂ−ＣＣＤの出力信号が空間的に１／２
ライン分位相をずらして出力される。これにより、垂直
画素ずらし無し（ａ）の場合にはＧ・Ｒ・Ｂ−ＣＣＤの
出力信号と同一位相位置に輝度信号（Ｙ）及び色信号
（Ｃ）が作成されるのに対し、垂直画素ずらし有り
（ｂ）の場合にはディジタル信号処理回路１３０６にお
いてＧ−ＣＣＤの出力信号と同一位相位置とＲ・Ｂ−Ｃ
ＣＤの出力信号と同一位相位置とに計２系統の輝度信号
（Ｙ）及び色信号（Ｃ）を作成する。The operations of the image pickup device section 1301 and the digital signal processing circuit 1306 in FIG. 33 will be briefly described. In the image pickup device unit 1301, when the image pickup device unit has a 3CCD structure as shown in FIG. 34, an image pickup device unit without a normal vertical pixel shift unit has G.
While the output signals of the R-B-CCD are spatially in the same phase with respect to the vertical direction, the output signal of the G-CCD as shown in FIG. 34 (b) in the image pickup device section having the vertical pixel shift section. On the other hand, the output signal of the RB CCD is spatially 1/2
It is output with the phase shifted by the line. As a result, in the case of no vertical pixel shift (a), the luminance signal (Y) and the color signal (C) are created at the same phase position as the output signal of the G, R, B-CCD, whereas the vertical pixel is not. In the case of the shift (b), the digital signal processing circuit 1306 has the same phase position as the output signal of the G-CCD and R · B−C.
A total of two systems of luminance signal (Y) and color signal (C) are created at the same phase position as the output signal of the CD.

【００１１】この後、ディジタル信号処理回路１３０６
の出力信号はフィールドメモリ制御回路１３０８の制御
により任意の瞬間の画像をそれぞれフィールドメモリ回
路１３０７に記憶され、Ｙ１及びＣ１信号から構成され
る第１フィールド信号と、Ｙ２及びＣ２信号から構成さ
れる第２フィールド信号として時系列に輝度信号Ｙ３及
び色差信号Ｃ３として出力され、さらに、エンコーダ回
路１３１１によってＹ３信号及びＣ３信号はテレビジョ
ン信号（ＴＶ２）に変換され静止画として出力する。After this, the digital signal processing circuit 1306
The output signal of is stored in the field memory circuit 1307 as an image at an arbitrary moment under the control of the field memory control circuit 1308, and the first field signal composed of the Y1 and C1 signals and the first field signal composed of the Y2 and C2 signals. The luminance signal Y3 and the color difference signal C3 are output in time series as a two-field signal, and further, the Y3 signal and the C3 signal are converted into a television signal (TV2) by the encoder circuit 1311 and output as a still image.

【００１２】このように、従来の擬似フレーム信号を用
いた撮像装置での静止画作成機能においては垂直画素ず
らし処理とＹ１，Ｙ２信号及びＣ１，Ｃ２信号を作成す
るディジタル信号処理回路１３０６とフィールドメモリ
回路１３０７及びフィールドメモリ制御回路１３０８を
備えることによって、フレーム信号の位置関係にある輝
度信号及び色差信号を作成し、同一時刻のフレーム信号
を構成する２つのフィールド信号を得て静止画作成を行
っている。As described above, in the conventional still image creating function in the image pickup apparatus using the pseudo frame signal, the vertical pixel shift processing and the digital signal processing circuit 1306 and the field memory for creating the Y1, Y2 signals and the C1, C2 signals are provided. By including the circuit 1307 and the field memory control circuit 1308, a luminance signal and a color difference signal which are in a positional relationship of a frame signal are created, two field signals which form a frame signal at the same time are obtained, and a still image is created. There is.

【００１３】[0013]

【発明が解決しようとする課題】この各種撮像装置にお
いては、撮影した画像を静止画としてモニターに出力し
たりプリンタを用いて出画することが行われ、更にパー
ソナルコンピューター等を用いて複数画面から高画質画
像を得ることへの対応が求められている。しかしなが
ら、ビデオカメラ等撮影装置においては撮像素子の画素
数とその駆動周波数、及び出力サンプリング周波数レー
トによって水平及び垂直方向の解像度が制限されるた
め、高解像度な映像を得ることはできない。In these various image pickup apparatuses, a photographed image is output to a monitor as a still image or is output using a printer, and a plurality of screens are displayed using a personal computer or the like. It is required to deal with obtaining high quality images. However, in a photographing device such as a video camera, the resolution in the horizontal and vertical directions is limited by the number of pixels of the image pickup element, the driving frequency thereof, and the output sampling frequency rate, so that a high-resolution image cannot be obtained.

【００１４】本発明は上記課題を解決するものであっ
て、撮像素子の画素数とその駆動周波数、及び出力サン
プリング周波数レートによる水平及び垂直方向の解像度
の制限のもとでも高解像度画像を作成できる撮像装置等
の撮像システムを提供することを目的とする。The present invention is to solve the above-mentioned problems, and it is possible to create a high resolution image even under the limitation of the resolution in the horizontal and vertical directions depending on the number of pixels of the image pickup device and its driving frequency and the output sampling frequency rate. An object is to provide an imaging system such as an imaging device.

【００１５】[0015]

【課題を解決するための手段】本発明は、少なくとも水
平方向か垂直方向のどちらか一方において出力サンプリ
ング周波数レートよりも高密度の同一時刻の映像信号を
得、更にこの高密度の映像信号を異なる複数の画像に分
割した後、この分割された各画像を出力サンプリング周
波数レートで出力するように構成し、これにより、出力
サンプリング周波数レートでの高画質画像合成用複数画
像を得ることを可能としたことで上述の課題を解決して
いる。SUMMARY OF THE INVENTION According to the present invention, at least one of a horizontal direction and a vertical direction obtains a video signal at the same time having a higher density than the output sampling frequency rate, and further, the high density video signal is different. After dividing the image into multiple images, each divided image is output at the output sampling frequency rate, which makes it possible to obtain multiple images for high-quality image composition at the output sampling frequency rate. This solves the above-mentioned problems.

【００１６】[0016]

【発明の実施の形態】本発明の請求項１に記載の発明
は、少なくとも水平方向か垂直方向のどちらか一方にお
いて出力サンプリング周波数レートよりも高密度の映像
信号を得る手段と、この高密度の映像信号を異なる複数
の画像に分割する分割手段と、この分割された各画像を
出力サンプリング周波数レートで出力する画像出力手段
とを備えたものであり、高密度の映像信号から出力サン
プリング周波数レートでの複数画像を作成するという作
用を有する。BEST MODE FOR CARRYING OUT THE INVENTION The invention according to claim 1 of the present invention comprises means for obtaining a video signal having a density higher than the output sampling frequency rate in at least one of the horizontal direction and the vertical direction, and this high density video signal. It is provided with a dividing means for dividing the video signal into a plurality of different images and an image output means for outputting each of the divided images at an output sampling frequency rate. Has the effect of creating a plurality of images.

【００１７】[0017]

【００１８】[0018]

【００１９】請求項１に記載の発明は、異なる３つの色
信号Ｃ１，Ｃ２及びＣ３を得る手段と、前記色信号Ｃ１
に対して前記色信号Ｃ２及びＣ３の水平方向の位相を一
定ピッチｈｐだけシフトさせる水平位相シフト部と、前
記色信号Ｃ１と水平方向に位相シフトされた色信号Ｃ
２，Ｃ３から水平方向において前記色信号Ｃ１，Ｃ２，
Ｃ３の密度の倍密度の信号を得る水平画素ずらし処理回
路と、前記水平画素ずらし処理回路出力信号に対し２：
１の比率のクロック変換を行うクロック変換処理回路
と、前記クロック変換処理回路から前記水平方向におい
て倍密度の信号の１画素毎の２画像を得るクロック変換
制御回路を備えたものであり、水平方向に倍密度の映像
信号から出力サンプリング周波数レートでの異なる２画
像を作成するという作用を有する。The invention described in claim 1 is a means for obtaining three different color signals C1, C2 and C3, and the color signal C1.
A horizontal phase shifter for shifting the horizontal phase of the color signals C2 and C3 by a constant pitch hp; and a color signal C horizontally phase-shifted with the color signal C1.
2, C3 in the horizontal direction, the color signals C1, C2
A horizontal pixel shift processing circuit that obtains a signal having a double density of C3, and 2: for the output signal of the horizontal pixel shift processing circuit :
Clock conversion processing circuit for performing clock conversion with a ratio of 1
And the horizontal direction from the clock conversion processing circuit.
Clock conversion to obtain two images for each pixel of a double-density signal
It is equipped with a control circuit, and the image is double-density in the horizontal direction.
Output from signal 2 screens with different sampling frequency rates
It has the function of creating an image .

【００２０】請求項２に記載の発明は、異なる３つの色
信号Ｃ１，Ｃ２及びＣ３を得る手段と、前記色信号Ｃ１
に対して前記色信号Ｃ２及びＣ３の水平方向の位相を一
定ピッチｈｐだけシフトさせる水平位相シフト部と、前
記色信号Ｃ１に対して前記色信号Ｃ２の垂直方向の位相
を一定ピッチｖｐだけシフトさせる垂直位相シフト部
と、前記色信号Ｃ１と水平及び垂直方向に位相シフトさ
れた色信号Ｃ２，Ｃ３からフレーム信号を構成する２つ
のフィールド信号の位置関係にある擬似フレーム信号を
得るフレーム処理回路と、前記擬似フレーム信号から水
平方向において前記色信号Ｃ１，Ｃ２，Ｃ３の密度の倍
密度信号を得る水平画素ずらし処理回路と、前記水平画
素ずらし処理された垂直方向及び水平方向に倍密度の信
号に対し２：１の比率のクロック変換を行うクロック変
換処理回路と、前記クロック変換処理回路から前記水平
方向において倍密度の信号の１画素毎の画像を得るクロ
ック変換制御回路を備えたものであり、垂直方向及び水
平方向に倍密度の映像信号から出力サンプリング周波数
レートでの異なる４画像を作成するという作用を有す
る。According to a second aspect of the invention, means for obtaining three different color signals C1, C2 and C3, and the color signal C1.
A horizontal phase shifter for shifting the horizontal phase of the color signals C2 and C3 by a constant pitch hp; and a vertical phase shift of the color signal C2 for the color signal C1 in the vertical direction by a constant pitch vp. A vertical phase shifter, and a frame processing circuit for obtaining a pseudo frame signal having a positional relationship of two field signals forming a frame signal from the color signal C1 and the color signals C2 and C3 phase-shifted in the horizontal and vertical directions, a horizontal pixel shifting processing circuit for obtaining a double density signal in the density of the color signals C1, C2, C3 in the horizontal direction from the pseudo frame signal, the horizontal field
Vertically and horizontally double-densed signals that have been subjected to stagger processing
Clock conversion with a 2: 1 ratio clock conversion
Conversion processing circuit and the clock conversion processing circuit from the horizontal
Image for each pixel of the double-density signal in the direction
Equipped with a conversion control circuit for vertical and water
Output from a double-density video signal in the horizontal direction Sampling frequency
It has the effect of creating four images with different rates .

【００２１】以下、本発明の実施の形態について、図面
を用いて説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２２】図１は本発明の基本的な実施の形態におけ
る複数画像作成機能付き撮像装置およびこれを含む撮像
システムのブロック図を示すものである。図１のよう
に、複数画像作成機能付き撮像装置は高密度映像信号作
成手段２０１、画像分割手段２０２、画像出力手段２０
３を含んで構成されている。FIG. 1 is a block diagram of an image pickup apparatus having a plural image creating function and an image pickup system including the same in a basic embodiment of the present invention. As shown in FIG. 1, the image pickup apparatus with a function of creating a plurality of images has a high-density video signal creating means 201, an image dividing means 202, and an image outputting means 20.
3 is included.

【００２３】以上のように構成された基本的な実施の形
態における複数画像作成機能付き撮像装置においては、
高密度映像信号作成手段２０１で作成された映像信号を
画像分割手段２０２にて分割し画像出力手段２０３によ
って出力する。この時高密度映像信号作成手段２０１で
作成された映像信号が画像出力手段２０３の出力サンプ
リング周波数レートの映像信号より高密度である場合
は、画像分割され出力サンプリング周波数レートで出力
される複数の映像信号を合成することで高画質映像を作
成可能である。In the image pickup apparatus with a plurality of image creating functions in the basic embodiment configured as described above,
The video signal created by the high-density video signal creating means 201 is divided by the image dividing means 202 and output by the image output means 203. At this time, when the video signal created by the high-density video signal creating means 201 has a higher density than the video signal of the output sampling frequency rate of the image output means 203, a plurality of videos are divided and output at the output sampling frequency rate. High-quality images can be created by combining the signals.

【００２４】次に、図１で示した基本的な実施の形態に
おける複数画像作成機能付き撮像装置の基本的な構成例
を示すブロック図を図２及び図３に示す。Next, FIG. 2 and FIG. 3 are block diagrams showing a basic configuration example of the image pickup apparatus with a plurality of image forming functions in the basic embodiment shown in FIG.

【００２５】図２に示す複数画像作成機能付き撮像装置
は、撮像素子２１０（駆動周波数ｆｃｋ＿ｃｃｄ）とア
ナログ-デジタル変換器（以下Ａ／Ｄ）２１１（サンプ
リング周波数ｆｃｋ＿Ａ／Ｄ）で構成される高密度映像
信号作成手段２０１と、クロック変換回路２１２（変換
前周波数ｆｃｋ＿ｄ１，変換後周波数ｆｃｋ＿ｄ２）で
構成される画像分割手段２０２と、画像出力手段２０３
（出力サンプリング周波数ｆｃｋ＿ｏｕｔ）とで構成さ
れている。The image pickup apparatus with a function of creating a plurality of images shown in FIG. 2 is a high-density device composed of an image pickup element 210 (driving frequency fck_ccd) and an analog-digital converter (hereinafter A / D) 211 (sampling frequency fck_A / D). An image dividing means 202 including a video signal creating means 201, a clock converting circuit 212 (pre-conversion frequency fck_d1, post-conversion frequency fck_d2), and an image output means 203.
(Output sampling frequency fck_out).

【００２６】以上のように構成された基本的な実施の形
態における複数画像作成機能付き撮像装置においては、
高密度映像信号作成手段２０１で作成されたサンプリン
グ周波数レートｆｃｋ＿ｄ１の映像信号は、画像分割手
段２０２であるクロック変換回路２１２によって低サン
プリング周波数レートｆｃｋ＿ｄ２の映像信号に変換，
分割され、画像出力手段２０３によって出力される。こ
の時分割され出力サンプリング周波数レートで出力され
る複数の映像信号を合成することで高画質映像を作成可
能である。In the image pickup apparatus having a plurality of image forming functions in the basic embodiment configured as described above,
The video signal of the sampling frequency rate fck_d1 created by the high density video signal creating means 201 is converted into a video signal of the low sampling frequency rate fck_d2 by the clock conversion circuit 212 which is the image dividing means 202,
The image is divided and output by the image output unit 203. A high quality image can be created by synthesizing a plurality of image signals that are time-divided and output at the output sampling frequency rate.

【００２７】次に図３に示す複数画像作成機能付き撮像
装置は、撮像素子２１０（駆動周波数ｆｃｋ＿ｃｃｄ）
とアナログ-デジタル変換器（以下Ａ／Ｄ）２１１（サ
ンプリング周波数ｆｃｋ＿Ａ／Ｄ）と水平画素ずらし処
理回路２１３（画素ずらし処理前周波数ｆｃｋ＿ｄ３，
画素ずらし後周波数ｆｃｋ＿ｄ４）で構成される高密度
映像信号作成手段２０１と、クロック変換回路（変換前
周波数ｆｃｋ＿ｄ５，変換後周波数ｆｃｋ＿ｄ６）で構
成される画像分割手段２０２と、画像出力手段２０３
（出力サンプリング周波数ｆｃｋ＿ｏｕｔ）とで構成さ
れている。Next, the image pickup apparatus with a plural image forming function shown in FIG. 3 has an image pickup element 210 (driving frequency fck_ccd).
And an analog-digital converter (hereinafter A / D) 211 (sampling frequency fck_A / D) and a horizontal pixel shift processing circuit 213 (frequency fck_d3 before pixel shift processing).
High-density video signal creating means 201 composed of pixel-shifted frequency fck_d4), image dividing means 202 composed of clock conversion circuits (pre-conversion frequency fck_d5, post-conversion frequency fck_d6), and image output means 203.
(Output sampling frequency fck_out).

【００２８】以上のように構成された基本的な実施の形
態における複数画像作成機能付き撮像装置においては、
高密度映像信号作成手段２０１で作成されたサンプリン
グ周波数レートｆｃｋ＿ｄ４の映像信号は、撮像素子２
１０の出力信号（駆動周波数ｆｃｋ＿ｃｃｄ）を水平画
素ずらし処理により２倍のサンプリング周波数レートの
高密度な映像信号に変換したものである。この高密度な
映像信号は画像分割手段２０２であるクロック変換回路
２１２によって低サンプリング周波数レートｆｃｋ＿ｄ
６の映像信号に変換，分割され、画像出力手段２０３に
よって出力される。この時分割され出力サンプリング周
波数レートで出力される複数の映像信号を合成すること
で高画質映像を作成可能である。In the image pickup apparatus having a plurality of image forming functions in the basic embodiment configured as described above,
The video signal of the sampling frequency rate fck_d4 created by the high-density video signal creating means 201 is the image sensor 2
10 output signals (driving frequency fck_ccd) are converted into a high-density video signal having a double sampling frequency rate by horizontal pixel shift processing. This high-density video signal is converted into a low sampling frequency rate fck_d by the clock conversion circuit 212 which is the image dividing means 202.
6 video signals are converted and divided, and output by the image output means 203. A high quality image can be created by synthesizing a plurality of image signals that are time-divided and output at the output sampling frequency rate.

【００２９】以上、図２に示した第１の基本的な構成例
の複数画像作成機能付き撮像装置においては、出力サン
プリング周波数レートより高いサンプリング周波数で駆
動される撮像素子の出力信号を分割することで出力サン
プリング周波数レートでの複数の映像信号を得る。As described above, in the image pickup apparatus with the plural image forming function of the first basic configuration example shown in FIG. 2, the output signal of the image pickup element driven at a sampling frequency higher than the output sampling frequency rate is divided. To obtain multiple video signals at the output sampling frequency rate.

【００３０】また、図３に示した第２の基本的な構成例
の複数画像作成機能付き撮像装置においては、撮像素子
の出力信号を水平画素ずらし処理することによって出力
サンプリング周波数レートより高いサンプリング周波数
の出力信号を作成し、これを分割することで出力サンプ
リング周波数レートでの複数の映像信号を得る。In the image pickup apparatus with a plurality of images forming function of the second basic configuration example shown in FIG. 3, the output signal of the image pickup element is subjected to the horizontal pixel shift processing to thereby obtain a sampling frequency higher than the output sampling frequency rate. Output signal is generated and divided to obtain a plurality of video signals at the output sampling frequency rate.

【００３１】そして、これらの複数の映像信号を合成す
ることで高画質映像を作成可能である。Then, a high quality image can be created by synthesizing these plural image signals.

【００３２】以下前記図１から図３で示した基本的な実
施の形態における複数画像作成機能付き撮像装置の具体
的説明を行う。A specific description will be given below of the image pickup apparatus with a plural image forming function in the basic embodiment shown in FIG. 1 to FIG.

【００３３】（第１の実施の形態）図４は本発明の第１
の実施の形態における複数画像作成機能付き撮像装置の
ブロック図を示すものである。本図に示すように、複数
画像作成機能付き撮像装置は光電変換機能を有する撮像
素子部１０１、撮像素子部１０１に備わる水平位相シフ
ト部としての水平画素ずらし部１０２、撮像素子部１０
１に対する撮像素子駆動回路１０３、撮像素子駆動回路
１０３を制御する駆動制御回路１０４、撮像素子部１０
１の出力信号にサンプリング，増幅等の処理を行うアナ
ログ信号処理回路１０５、アナログ信号処理回路１０５
の出力信号に対するアナログ−ディジタル変換回路（以
下、Ａ/Ｄ変換回路）１０６、Ａ/Ｄ変換されたディジタ
ル信号から輝度信号や色信号，色差信号などの生成また
はＲＧＢ信号処理を行うディジタル信号処理回路(1)１
０７、ディジタル信号処理回路(1)１０７に備わる水平
画素ずらし処理回路１０８及びクロック変換処理回路
(1)１０９、クロック変換処理回路(1)１０９を制御する
クロック変換制御回路１１０、ディジタル信号処理回路
(1)１０７の出力信号からＮＴＳＣ信号等のテレビジョ
ン信号を得るエンコーダ(ａ)１１１及びエンコーダ(ｂ)
１１２、駆動制御回路１０４，クロック変換制御回路１
１０を総合的に制御するシステム制御回路１１３を含ん
で構成されている。(First Embodiment) FIG. 4 shows a first embodiment of the present invention.
3 is a block diagram of an image pickup apparatus with a multiple image generation function in the embodiment. As shown in the figure, the image pickup apparatus with a function of creating a plurality of images has an image pickup device unit 101 having a photoelectric conversion function, a horizontal pixel shift unit 102 as a horizontal phase shift unit provided in the image pickup device unit 101, and an image pickup device unit 10.
1, the image pickup element drive circuit 103, the drive control circuit 104 that controls the image pickup element drive circuit 103, and the image pickup element unit 10
1. An analog signal processing circuit 105 for performing processing such as sampling and amplification on the output signal of No. 1, an analog signal processing circuit 105
Analog-to-digital conversion circuit (hereinafter referred to as A / D conversion circuit) 106 for the output signal of the above, and a digital signal processing circuit for generating a luminance signal, a color signal, a color difference signal or the like from an A / D-converted digital signal, or for processing an RGB signal. (1) 1
07, horizontal pixel shift processing circuit 108 and clock conversion processing circuit provided in the digital signal processing circuit (1) 107
(1) 109, clock conversion processing circuit (1) clock conversion control circuit 110 for controlling 109, digital signal processing circuit
(1) Encoder (a) 111 and encoder (b) for obtaining a television signal such as an NTSC signal from the output signal of 107
112, drive control circuit 104, clock conversion control circuit 1
It is configured to include a system control circuit 113 that comprehensively controls the 10.

【００３４】この構成においては、撮像素子部１０１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８が高密度の映像信号を得る手段に相当し、クロック変
換処理回路(1)１０９とクロック変換制御回路１１０が
複数の画像に分割する分割手段に相当する。In this structure, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 101.
Reference numeral 8 corresponds to a means for obtaining a high-density video signal, and the clock conversion processing circuit (1) 109 and the clock conversion control circuit 110 correspond to a dividing means for dividing into a plurality of images.

【００３５】以上のように構成された本発明の第１の実
施の形態の複数画像作成機能付き撮像装置について説明
する。An image pickup apparatus having a plurality of images creating function according to the first embodiment of the present invention configured as described above will be described.

【００３６】撮像素子部１０１において水平画素ずらし
部１０２を経て出力されるＲ，Ｇ，Ｂの複数の出力信号
はアナログ信号処理回路１０５及びＡ/Ｄ変換回路１０
６を経てディジタル信号となる。このディジタル信号は
ディジタル信号処理回路(1)１０７において、水平画素
ずらし処理回路１０８及びクロック変換処理回路(1)１
０９を経て輝度信号処理及び色信号処理され２系統の輝
度信号（Ｙ１，Ｙ２）と色信号（Ｃ１，Ｃ２）が出力さ
れる。A plurality of R, G, and B output signals output from the image sensor unit 101 via the horizontal pixel shift unit 102 are analog signal processing circuits 105 and A / D conversion circuits 10.
It becomes a digital signal through 6. In the digital signal processing circuit (1) 107, the digital signal is processed by the horizontal pixel shift processing circuit 108 and the clock conversion processing circuit (1) 1
The luminance signal processing and the color signal processing are performed via 09, and the luminance signals (Y1, Y2) and the color signals (C1, C2) of two systems are output.

【００３７】以下撮像素子部１０１における水平画素ず
らし部１０２と、ディジタル信号処理回路(1)１０７に
おける水平画素ずらし処理回路１０８およびクロック変
換処理回路(1)１０９とについて説明する。The horizontal pixel shift unit 102 in the image pickup device unit 101, the horizontal pixel shift processing circuit 108 and the clock conversion processing circuit (1) 109 in the digital signal processing circuit (1) 107 will be described below.

【００３８】まず水平画素ずらし部１０２を備えた撮像
素子部１０１について図５を用いて説明する。この撮像
素子部１０１は３ＣＣＤ構成である。図５（ａ）は水平
画素ずらしなしの場合であり、図５（ｂ）は水平画素ず
らしありの場合である。それぞれの被写体におけるカー
ブ曲線は被写体に係る撮像信号であり、そのカーブ曲線
に付されている○はサンプル点である。ＧＣＣＤ、ＲＣ
ＣＤ、ＢＣＣＤにおけるハッチング付き□は各ＣＣＤの
受光部である。このように撮像素子部１０１が３ＣＣＤ
構成の場合には、水平画素ずらし部１０２無しの撮像素
子部が図５（ａ）に示すようにＧ・Ｒ・Ｂ−ＣＣＤそれ
ぞれの受光部は被写体のサンプル点に対して空間的に水
平方向に対して同一位置に配置しているのに対し、水平
画素ずらし部１０２を備えた撮像素子部は図５（ｂ）に
示すように被写体のサンプル点についてＧーＣＣＤの受
光部に対しＲ・Ｂ−ＣＣＤそれぞれの受光部を空間的に
水平方向に対して１／２画素分ずらして配置している。
これにより輝度信号を得るときにＧ信号と他の信号を等
量加算することで折り返し成分を除去して高解像度を得
るものである。First, the image pickup device section 101 having the horizontal pixel shifting section 102 will be described with reference to FIG. The image pickup device section 101 has a 3CCD configuration. 5A shows the case without horizontal pixel shift, and FIG. 5B shows the case with horizontal pixel shift. The curve curve of each subject is an image pickup signal of the subject, and the circles attached to the curve curve are sample points. GCCD, RC
The hatched □ in the CD and BCCD is the light receiving portion of each CCD. In this way, the image pickup device section 101 is a 3 CCD
In the case of the configuration, the image pickup device section without the horizontal pixel shift section 102 has the light receiving sections of the G, R, B-CCDs spatially horizontal with respect to the sample points of the subject as shown in FIG. 5A. 5B, the image pickup device section having the horizontal pixel shift section 102 is arranged at the same position with respect to the light receiving section of the G-CCD for the sample points of the subject as shown in FIG. 5B. The light receiving portions of the B-CCDs are spatially displaced by 1/2 pixel in the horizontal direction.
Thus, when the luminance signal is obtained, the G signal and the other signal are added in the same amount to remove the aliasing component and obtain a high resolution.

【００３９】また水平画素ずらし部を備えた撮像素子部
の他の構成例として撮像素子部が４ＣＣＤ構成（Ｇ１，
Ｇ２，Ｒ，Ｂ−ＣＣＤ）等があり、この場合はＧ１−Ｃ
ＣＤとＧ２−ＣＣＤを空間的に１／２画素分ずらして配
置している。As another example of the configuration of the image pickup device portion having the horizontal pixel shift portion, the image pickup device portion has a 4CCD configuration (G1,
G2, R, B-CCD) etc., in this case G1-C
The CD and G2-CCD are spatially displaced by 1/2 pixel.

【００４０】以下撮像素子部が３ＣＣＤ構成の水平画素
ずらし部を備えた場合の他のブロックの説明を行う。Another block in the case where the image pickup device section has a horizontal pixel shift section having a 3CCD structure will be described below.

【００４１】まず水平画素ずらし処理回路動作について
図６を用いて説明する。図６（ａ）はＹ信号（輝度信
号）の場合であり、図６（ｂ）はＣ信号（色差信号）の
場合である。前記撮像素子部１０１が３ＣＣＤ構成の水
平画素ずらし有りの方式では、ＣＣＤの駆動周波数がｆ
ｃｋの場合、ＣＣＤに備わる光学フィルターは周波数が
ｆｃｋ以上のところを落とすようにしている。それによ
って高解像度が得られるが、Ｒ，Ｇ，Ｂの各々で考える
と折り返し（モアレ）が生じることになる。しかし、こ
の水平画素ずらしによって、Ｒ，Ｂのモアレ成分はＧの
モアレ成分に対して位相が反転しているので、信号処理
の演算でＲ，Ｇ，Ｂを足し合わせることでこのモアレが
略除去されるのである（ただし、モアレは完全になくな
らずある程度残る）。ただし、Ｒ，Ｇ，ＢそれぞれのＣ
ＣＤを駆動する回路が同一である場合が多く、実際にＣ
ＣＤから取り出される信号の時間的な位置は図６のＲ，
Ｂ信号とＧ信号のようなタイミングになる。したがっ
て、Ｇ信号の空間的な位置を復元するために、Ｇ信号を
１Ｔ（Ｔ：２ｆｃｋレート）遅らせてＧ信号（１ＴｄｅFirst, the operation of the horizontal pixel shift processing circuit will be described with reference to FIG. FIG. 6A shows the case of the Y signal (luminance signal), and FIG. 6B shows the case of the C signal (color difference signal). In the system in which the image pickup device section 101 has a horizontal pixel shift of 3 CCD configuration, the driving frequency of the CCD is f
In the case of ck, the optical filter provided in the CCD is designed to drop the frequency above fck. Although high resolution can be obtained by this, when considering each of R, G, and B, folding (moire) occurs. However, due to the horizontal pixel shift, the R and B moire components are inverted in phase with respect to the G moire component. Therefore, by adding R, G, and B in the signal processing operation, the moire is substantially removed. (However, moire does not disappear completely and remains to some extent). However, each C of R, G, B
In many cases, the circuits that drive the CDs are the same, and in fact C
The time position of the signal extracted from the CD is R in FIG.
The timing is similar to that of the B and G signals. Therefore, in order to restore the spatial position of the G signal, the G signal is delayed by 1T (T: 2fck rate), and the G signal (1Tde

【００４２】ｌａｙ）とした後、Ｒ，Ｂ，Ｇ信号（１Ｔ
ｄｅｌａｙ）とで次のLay), then R, B, G signals (1T
delay) and next

【数１】に示すＹマトリクス演算を行ってＹ信号を得て
いる。The Y signal is obtained by performing the Y matrix calculation shown in the following equation.

【００４３】[0043]

【数１】 [Equation 1]

【００４４】またＣ信号は、偽色の発生を抑えるための
周波数帯域制限用のフィルタ処理等Further, the C signal is subjected to frequency band limiting filter processing for suppressing the occurrence of false color, etc.

【００４５】を行った後、次のAfter performing the following,

【数２】に示す演算処理により作成される。It is created by the arithmetic processing shown in Equation 2.

【００４６】[0046]

【数２】 [Equation 2]

【００４７】但し、図６（ｂ）ではＲ信号とＢ信号とを
多重化し、この多重化されたＲ，Ｂ信号に対して１／２
の内挿処理を行い、この内挿処理した信号とＧ信号（１
Ｔｄｅｌａｙ）とからＹ信号のサンプリング数に対し各
色信号のサンプリング数が１／２である４：２：２の信
号を作成する場合を示したが、この１／２の内挿処理を
行わない場合はＹ信号の画素数と各色信号のサンプリン
グ数が等しい４：４：４の信号を作成することになる。
次にクロック変換処理回路(1)１０９の動作について以
下説明する。まずクロック変換処理の概要を説明する。However, in FIG. 6B, the R signal and the B signal are multiplexed, and the multiplexed R and B signals are divided by ½.
Is performed, and the signal and G signal (1
The case where a signal of 4: 2: 2 in which the number of samplings of each color signal is 1/2 of the number of samplings of the Y signal from Tdelay) is created is shown. Creates a 4: 4: 4 signal in which the number of pixels of the Y signal is equal to the number of samplings of each color signal.
Next, the operation of the clock conversion processing circuit (1) 109 will be described below. First, the outline of the clock conversion process will be described.

【００４８】ここでのクロック変換処理とはディジタル
信号処理回路１０７内において基準クロックの周波数を
変換することであり、この場合ディジタル信号処理回路
１０７においては前半部クロック（図２のｆｃｋ ｄ
１、図３のｆｃｋ ｄ５）と後半部クロック（図２のｆ
ｃｋ ｄ２、図３のｆｃｋ ｄ６）とが存在し、そのク
ロック周波数比は一般的には整数比に設定されることが
多い。The clock conversion processing here is to convert the frequency of the reference clock in the digital signal processing circuit 107, and in this case, in the digital signal processing circuit 107, the first half clock (fck in FIG. 2). d
1, fck in Figure 3 d5) and the latter half clock (f in FIG. 2)
ck d2, fck in FIG. d6) and their clock frequency ratios are generally set to integer ratios in many cases.

【００４９】例えばディジタル記録方式であるＤＶフォ
ーマットにおいてはサンプリング周波数は１３．５[MH
z]に決まっているため、ＤＶフォーマットムービーにお
いてはＣＣＤの駆動周波数によって決まる撮像部のディ
ジタル信号処理の基準周波数をディジタル信号処理にお
いて記録部のディジタル信号処理の基準周波数である１
３．５[MHz]に変換することが行われている。For example, in the DV format which is a digital recording system, the sampling frequency is 13.5 [MH
z], the reference frequency of the digital signal processing of the image pickup unit, which is determined by the driving frequency of the CCD in the DV format movie, is the reference frequency of the digital signal processing of the recording unit in the digital signal processing.
Conversion to 3.5 [MHz] is performed.

【００５０】具体例としては９６０ＨＣＣＤ使用時の撮
像部のディジタル信号処理の基準周波数は１８[MHz]で
あり、４：３の整数比で１３．５[MHz]にクロック変換
を行う。また、前記３ＣＣＤ構成の撮像素子部の水平画
素ずらし方式においてＣＣＤとして５９０ＨＣＣＤを用
いた場合は、ＣＣＤの駆動周波数は１１．２５[MHz]、
水平画素ずらし処理後のディジタル基準クロックは２倍
の２２．５[MHz]となり、クロック変換処理によって整
数比５：３のクロック変換を行う。また、前記３ＣＣＤ
構成の撮像素子部の水平画素ずらし方式においてＣＣＤ
として７１０ＨＣＣＤを用いた場合は、ＣＣＤの駆動周
波数は１３．５[MHz]、水平画素ずらし処理後のディジ
タル基準クロックは２倍の２７[MHz]となり、クロック
変換処理によって整数比２：１のクロック変換を行う。As a concrete example, when the 960HCCD is used, the reference frequency of the digital signal processing of the image pickup section is 18 [MHz], and the clock conversion is performed to 13.5 [MHz] with an integer ratio of 4: 3. Further, when a 590HCCD is used as a CCD in the horizontal pixel shift system of the image pickup device section of the 3CCD structure, the driving frequency of the CCD is 11.25 [MHz],
The digital reference clock after the horizontal pixel shift processing is doubled to 22.5 [MHz], and the clock conversion processing performs clock conversion with an integer ratio of 5: 3. In addition, the 3CCD
CCD in the horizontal pixel shift method of the image pickup device section of the configuration
When the 710HCCD is used as the above, the driving frequency of the CCD is 13.5 [MHz], the digital reference clock after the horizontal pixel shift processing is doubled to 27 [MHz], and the clock with the integer ratio of 2: 1 by the clock conversion processing. Do the conversion.

【００５１】以下、このクロック変換処理の動作につい
て図７を用いて説明する。The operation of this clock conversion process will be described below with reference to FIG.

【００５２】図７はクロック変換処理回路(1)１０９の
一構成例を示すブロック図を示している。図７において
は、入力映像信号は内挿処理回路４０１と内挿制御回路
４０２とＲＡＭ４０３とＲＡＭ制御回路４０４とを含ん
で構成されている。FIG. 7 is a block diagram showing a configuration example of the clock conversion processing circuit (1) 109. In FIG. 7, the input video signal includes an interpolation processing circuit 401, an interpolation control circuit 402, a RAM 403, and a RAM control circuit 404.

【００５３】次に、まず構成要素である内挿処理回路４
０１の基本的な動作の概略を図８及び図９を用いて説明
する。図８は基本的な内挿処理回路として一次直線内挿
の場合の動作概略を示す一構成例であり、５０１と５０
２は映像入力端子、５０３と５０４は乗算器Ａ及び乗算
器Ｂ、５０５は加算器である。図８に示すように内挿処
理回路においては、２つの入力信号に対しｗと(１−ｗ)
の内挿係数による内挿処理を行う。この内挿処理動作の
一例として図９は入力信号（図中のａ，ｂ，ｃ・・）か
ら、圧縮率３／４に内挿された圧縮補間信号（図中の
Ａ，Ｂ，Ｃ・・）を得る場合の内挿処理動作の概略を示
す。図９では補間信号Ｂを得る場合は入力信号ｂ，ｃを
用いて内挿し、Ｃを得る場合は入力信号ｃ，ｄを用いて
内挿するので、入力信号を１画素ずつシフトして連続す
る２画素の補間信号を得ることになる。これに対し補間
信号Ｄを得る場合は、補間信号Ｃを得るのに必要な入力
信号ｃ，ｄを同時に２画素シフトした入力信号ｅ,ｆを
用いて内挿し補間信号を得るNext, the interpolation processing circuit 4 which is a constituent element
An outline of the basic operation of 01 will be described with reference to FIGS. 8 and 9. FIG. 8 is a configuration example showing an outline of the operation in the case of linear linear interpolation as a basic interpolation processing circuit.
2 is a video input terminal, 503 and 504 are multipliers A and B, and 505 is an adder. As shown in FIG. 8, in the interpolation processing circuit, w and (1-w) are applied to two input signals.
Interpolation processing is performed using the interpolation coefficient of. As an example of this interpolation processing operation, FIG. 9 shows a compressed interpolation signal (A, B, C in the figure) interpolated from the input signal (a, b, c in the figure) at a compression rate of 3/4. The outline of the interpolation processing operation for obtaining In FIG. 9, the interpolation signal B is interpolated using the input signals b and c, and the interpolation signal B is interpolated using the input signals c and d. Therefore, the input signal is continuously shifted by one pixel. An interpolation signal of 2 pixels will be obtained. On the other hand, when the interpolated signal D is obtained, the interpolated signal is obtained by interpolating the input signals c and d necessary for obtaining the interpolated signal C by shifting the input signals e and f by 2 pixels at the same time.

【００５４】ことになる。 例えば関数Ｉが２画素の内
挿を示す場合は、It means that. For example, if the function I indicates an interpolation of 2 pixels,

【数３】となる。[Equation 3]

【００５５】[0055]

【数３】 [Equation 3]

【００５６】このように補間画素Ｃを得る時と補間画素
Ｄを得る時とでは入力信号選択を不連続に制御する等の
処理を行っている。In this way, when the interpolation pixel C and the interpolation pixel D are obtained, processing such as discontinuous control of input signal selection is performed.

【００５７】次に図７に示したクロック変換処理回路
(1)での内挿処理の概略を図１０、図１１および図１２
を参照しながら説明する。Next, the clock conversion processing circuit shown in FIG.
The outline of the interpolation processing in (1) is shown in FIG. 10, FIG. 11 and FIG.
Will be described with reference to.

【００５８】図１０は内挿処理回路４０１の基本的な構
成例を示し、図１１、図１２は内挿処理の動作概略を示
す。図１０に示した内挿処理回路４０１において、７０
１は映像入力端子、７０２は必要遅延（ここでは１画
素）を得るための遅延回路、７０３と７０４は乗算器Ａ
及び乗算器Ｂ、７０５は加算器である。FIG. 10 shows a basic configuration example of the interpolation processing circuit 401, and FIGS. 11 and 12 show the outline of the operation of the interpolation processing. In the interpolation processing circuit 401 shown in FIG.
1 is a video input terminal, 702 is a delay circuit for obtaining a required delay (here, 1 pixel), and 703 and 704 are multipliers A.
And the multipliers B and 705 are adders.

【００５９】このように構成された内挿処理回路におい
ては、前段の信号処理部からの入力信号を遅延し、同時
化された２画素の信号に対し乗算係数ｗと(１−ｗ)の内
挿係数による内挿処理を行う。また図１１、図１２では
入力信号（図中のａ，ｂ，ｃ・・）から、圧縮率３／４
に内挿された補間信号（図中のＡ，Ｂ，Ｃ・・）を得る
場合の内挿処理の空間位置を示す。内挿処理による補間
信号は連続する２画素間の内挿となり、内挿処理により
最初に補間信号(図中のＤ０を含む各画素)を作成する。
ここで補間信号Ｄ０は３／４に圧縮された補間信号とし
ては不要な信号である。例えば３／４に圧縮する場合は
４画素から３画素を作成することになるので、４画素毎
に１画素の不要な補間信号が発生することになる。ここ
で補間信号Ｄ０は入力信号のｄ画素とｅ画素とを内挿し
て作成する場合を示しているが、その内挿係数は特に限
定されず例えば補間信号Ｃを内挿するのに必要な内挿係
数と補間信号Ｄを内挿するのに必要な内挿係数を制御す
るなかで、制御しやすい方法で決定されることになる。In the interpolation processing circuit configured as described above, the input signal from the signal processing unit in the preceding stage is delayed and the multiplication coefficient w and (1-w) are added to the synchronized signals of two pixels. Interpolation processing using the interpolation coefficient is performed. In addition, in FIGS. 11 and 12, the compression ratio is 3/4 from the input signal (a, b, c ... In the figure).
The spatial position of the interpolation processing when obtaining the interpolated signals (A, B, C in the figure) interpolated in (4) is shown. The interpolation signal by the interpolation process becomes an interpolation between two consecutive pixels, and the interpolation signal (each pixel including D0 in the figure) is first created by the interpolation process.
Here, the interpolation signal D0 is an unnecessary signal as an interpolation signal compressed to 3/4. For example, in the case of compressing to 3/4, 3 pixels are created from 4 pixels, so that an unnecessary interpolation signal of 1 pixel is generated for every 4 pixels. Although the interpolation signal D0 is shown here as being created by interpolating the d pixel and e pixel of the input signal, the interpolation coefficient is not particularly limited, and for example, the interpolation signal C The interpolation coefficient and the interpolation coefficient necessary for interpolating the interpolation signal D are controlled, and are determined by a method that is easy to control.

【００６０】図１１では補間信号Ｄを内挿するのに必要
な内挿係数で補間信号Ｄ０が作成される場合を示してい
る。つまり、補間信号Ｄ０を内挿した後、その同じ内挿
係数で補間信号Ｄを作成し、新たな内挿係数で補間信号
Ｅを作成している。そのため図１１に示すように内挿係
数制御が補間信号Ｄ０と補間信号Ｄ間で不連続となるFIG. 11 shows a case where the interpolation signal D0 is created by the interpolation coefficient necessary for interpolating the interpolation signal D. That is, after the interpolation signal D0 is interpolated, the interpolation signal D is created with the same interpolation coefficient, and the interpolation signal E is created with a new interpolation coefficient. Therefore, as shown in FIG. 11, the interpolation coefficient control becomes discontinuous between the interpolation signal D0 and the interpolation signal D.

【００６１】。これを前記関数Ｉで表現すると、.. When this is expressed by the function I,

【数４】のようになる。It becomes like [Equation 4].

【００６２】[0062]

【数４】 [Equation 4]

【００６３】このようにして作成された補間信号（Ａ，
Ｂ，Ｃ，Ｄ０，Ｄ，Ｅ，・・）のなかの、有効信号
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ・・）だけをＲＡＭ４０３に書き
込むようにＲＡＭ制御回路４０４が書き込み制御を行う
ことによってＲＡＭ４０３の出力信号は３／４圧縮され
た信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ・・）となる。Interpolation signals (A,
RAM control circuit 404 performs write control so that only valid signals (A, B, C, D, E, ...) Of B, C, D0, D, E ,. The output signal of the RAM 403 becomes a 3/4 compressed signal (A, B, C, D, E ...).

【００６４】または、このようにして作成された補間信
号（Ａ，Ｂ，Ｃ，Ｄ０，Ｄ・・）を一旦全てＲＡＭ４０
３に書き込み、有効信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ・・）だ
けを読み出すように読み出し制御を行うことによっても
ＲＡＭ４０３の出力信号は３／４圧縮された信号（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ・・）となる。Alternatively, all the interpolation signals (A, B, C, D0, D ...) Created in this way are temporarily stored in the RAM 40.
Also, the output signal of the RAM 403 is 3/4 compressed signal (A, B, C) by performing read control so that only valid signals (A, B, C, D, E ...) Are read.
B, C, D, E ...).

【００６５】次に、内挿係数及びメモリ書き込み制御つ
いて説明する。Next, the interpolation coefficient and memory writing control will be described.

【００６６】図７のように、内挿制御回路４０２は、Ｒ
ＡＭ制御回路４０４に対して書き込み／読み出し制御と
内挿処理回路４０１での内挿係数制御を行う。その制御
例を図１２に示す。図１２に示すように、補間信号を作
成するための内挿処理、つまり図１０に示した入力信号
と乗算器Ａ７０３及び乗算器Ｂ７０４の乗算係数は、As shown in FIG. 7, the interpolation control circuit 402 uses the R
The AM control circuit 404 is subjected to writing / reading control and interpolation coefficient control in the interpolation processing circuit 401. An example of the control is shown in FIG. As shown in FIG. 12, the interpolation process for creating the interpolated signal, that is, the input signal shown in FIG. 10 and the multiplication coefficient of the multiplier A703 and the multiplier B704 are

【００６７】内挿後の補間信号の空間的位置から上記From the spatial position of the interpolated signal after interpolation,

【数４】のようになる。また入力信号の間隔を１とする
と補間信号の間隔は４／３となる。このように内挿係数
の初期値にクロック変換比率の逆数である４／３を加算
することで、補間信号の空間位置が決定するが、加算結
果の小数部が遅延回路７０２を経由しない信号に対する
内挿係数Ｗとなり、一次内挿であるので（１ーＷ）が遅
延した信号に対する内挿係数となる。この時、加算結果
の整数部が「１」の時は前述したように小数部が内挿係
数となるが、整数部が「２」の時はその補間信号の内挿
係数が、次の補間信号の内挿係数として使用するように
ホールドされる。またＲＡＭ制御においては、前述の加
算結果の整数部が「２」の補間信号(Ｄ0)の書き込みを
停止し、メモリ出力アドレスは補間信号の書き込み毎に
「＋１」されていく。It becomes like [Equation 4]. If the interval between the input signals is 1, the interval between the interpolation signals is 4/3. In this way, the spatial position of the interpolation signal is determined by adding 4/3, which is the reciprocal of the clock conversion ratio, to the initial value of the interpolation coefficient, but the fractional part of the addition result corresponds to the signal that does not pass through the delay circuit 702. The interpolation coefficient is W, and since it is a first-order interpolation, (1−W) is an interpolation coefficient for the delayed signal. At this time, when the integer part of the addition result is "1", the decimal part is the interpolation coefficient as described above, but when the integer part is "2", the interpolation coefficient of the interpolation signal is the next interpolation coefficient. It is held for use as an interpolation factor for the signal. Further, in the RAM control, the above-mentioned integer part of the addition result stops writing the interpolation signal (D0) of "2", and the memory output address is incremented by "+1" every time the interpolation signal is written.

【００６８】この処理を実現する回路構成例を図１３に
示す。図１３において、１００１は内挿係数初期値入力
端子、１００２はクロック変換比率入力端子、１００３
はクロック変換比率を補間信号の信号間隔に相当するピ
ッチ情報に変換する補間信号間隔変換回路、１００４は
内挿係数初期値情報とピッチ情報を演算（累積加算）す
るピッチ加算演算回路、１００５はピッチ加算演算回路
１００４の演算結果から補間処理に必要なメモリ制御信
号及び内挿比制御信号を出力する補間制御変換回路であ
り、図１２に示した演算処理を実施し必要な制御信号を
作成する。FIG. 13 shows a circuit configuration example for realizing this processing. In FIG. 13, reference numeral 1001 is an interpolation coefficient initial value input terminal, 1002 is a clock conversion ratio input terminal, and 1003.
Is an interpolation signal interval conversion circuit for converting the clock conversion ratio into pitch information corresponding to the signal interval of the interpolation signal, 1004 is a pitch addition calculation circuit for calculating (cumulative addition) interpolation coefficient initial value information and pitch information, and 1005 is a pitch This is an interpolation control conversion circuit that outputs a memory control signal and an interpolation ratio control signal necessary for interpolation processing from the calculation result of the addition calculation circuit 1004, and performs the calculation processing shown in FIG. 12 to create a necessary control signal.

【００６９】このように内挿制御制御回路４０２では、
内挿係数制御とＲＡＭ制御回路に対する書き込み／読み
出し制御を行い、まず補間信号（Ａ，Ｂ，Ｃ，Ｄ０，Ｄ
・・）を作成し、有効信号（Ａ，Ｂ，Ｃ，Ｄ・・）だけ
をメモリに書き込むようにメモリ書き込み制御を行うこ
とによってメモリ出力信号は３／４圧縮された信号
（Ａ，Ｂ，Ｃ・・）となる。Thus, in the interpolation control control circuit 402,
The interpolation coefficient control and the writing / reading control for the RAM control circuit are performed, and first, the interpolation signals (A, B, C, D0, D
.) Is created, and the memory output signal is 3/4 compressed by controlling the memory write so that only the valid signals (A, B, C, D ...) Are written in the memory. C ...)

【００７０】更に、内挿処理動作及びＲＡＭ書き込み動
作のクロック周波数に対して３／４倍のクロック周波数
でＲＡＭの読み出し動作を行うことで、この３／４圧縮
された信号（Ａ，Ｂ，Ｃ・・）は、入力信号に対して
４：３のクロック変換処理された画像データとなる。Furthermore, the RAM read operation is performed at a clock frequency that is 3/4 times the clock frequency of the interpolation processing operation and the RAM write operation, so that the 3/4 compressed signals (A, B, C) are obtained. ..) is image data obtained by performing clock conversion processing of 4: 3 on the input signal.

【００７１】以上の動作を図１４を用いてまとめる。図
１４は前記図７に必要な基準クロックを追加したブロッ
ク図であり、図１４に示すように、入力映像信号はＷ−
ＣＬＫ系動作回路である内挿処理回路４０１，内挿制御
回路４０２とＲＡＭ制御回路Ｗ４０５と、Ｒ−ＣＬＫ系
動作回路であるＲＡＭ制御回路Ｒ４０６と、Ｗｒｉｔｅ
（書き込み）用クロックとＲｅａｄ（読み出し）用クロ
ックが独立構成のＲＡＭ４０７を含んで構成されてい
る。The above operation will be summarized with reference to FIG. FIG. 14 is a block diagram in which a necessary reference clock is added to FIG. 7, and as shown in FIG. 14, the input video signal is W-
An interpolation processing circuit 401, an interpolation control circuit 402 and a RAM control circuit W405 which are CLK system operation circuits, a RAM control circuit R406 which is an R-CLK system operation circuit, and a Write.
The (write) clock and the Read (read) clock are configured to include the RAM 407 having an independent configuration.

【００７２】次に、今まではクロック変換回路の基本動
作としてクロック変換比４：３の場合を説明してきた
が、以下図４における水平画素ずらし処理を行うディジ
タル信号処理回路(1)１０７に備わるクロック変換処理
回路(1)１０９での複数画像作成動作として、クロック
変換比２：１の場合を図１５から図１８を用いてクロッ
ク変換比４：３の場合と異なる点を中心に説明する。Next, the case where the clock conversion ratio is 4: 3 has been described as the basic operation of the clock conversion circuit, but the digital signal processing circuit (1) 107 for performing the horizontal pixel shift processing in FIG. 4 is provided below. The operation of creating a plurality of images in the clock conversion processing circuit (1) 109 will be described with reference to FIGS. 15 to 18, focusing on the points different from the case of the clock conversion ratio of 4: 3.

【００７３】図１５は、クロック変換比率が２：１の場
合のクロック変換処理回路(1)１０９の構成例であり、
図１６にクロック変換処理回路(1)１０９の出力信号の
空間的位置関係を示す。Ｗ−ＣＬＫが２ｆｃｋ，Ｒ−Ｃ
ＬＫがｆｃｋであり、図１４と共通部分は同一番号で示
している。クロック変換処理回路(1)は、Ｗ−ＣＬＫ系
動作回路である内挿処理回路４０１，ＲＡＭ制御回路Ｗ
４０５と、Ｒ−ＣＬＫ系動作回路であるＲＡＭ制御回路
Ｒ４０６と、Ｗｒｉｔｅ用クロックとＲｅａｄ用クロッ
クが独立構成のＲＡＭ４０７を含む処理回路(a)４０９
及び処理回路(b)４１０と、これら処理回路(a)(b)の内
挿処理に関わる制御を行う内挿制御回路４０８を有して
いる。FIG. 15 shows a configuration example of the clock conversion processing circuit (1) 109 when the clock conversion ratio is 2: 1.
FIG. 16 shows the spatial positional relationship of the output signals of the clock conversion processing circuit (1) 109. W-CLK is 2 fck, RC
LK is fck, and the same parts as in FIG. 14 are indicated by the same numbers. The clock conversion processing circuit (1) includes an interpolation processing circuit 401, which is a W-CLK system operation circuit, and a RAM control circuit W.
405, a RAM control circuit R406 which is an R-CLK system operation circuit, and a processing circuit (a) 409 including a RAM 407 in which the write clock and the read clock are independently configured.
It also has a processing circuit (b) 410 and an interpolation control circuit 408 for controlling the interpolation processing of these processing circuits (a) and (b).

【００７４】次に図１７及び図１８に処理回路(a)４０
９及び処理回路(b)４１０の動作概略として図１５中の
信号の流れを説明する。図１７，図１８には、入力信
号、内挿処理回路４０１の動作、ＲＡＭ制御回路Ｗ４０
５の動作、ＲＡＭ４０７の出力信号が示してある。Next, the processing circuit (a) 40 is shown in FIGS.
The signal flow in FIG. 15 will be described as an outline of the operation of the processing circuit 9 and the processing circuit (b) 410. 17 and 18, the input signal, the operation of the interpolation processing circuit 401, the RAM control circuit W40
5, the output signal of the RAM 407 is shown.

【００７５】図１７，図１８に示すように、補間信号を
作成するための内挿処理は、内挿係数初期値が０と１の
差異から処理回路(a)４０９及び処理回路(b)４１０にお
いて、それぞれ図１７，図１８のようになる。この時入
力信号の間隔を１とすると補間信号の間隔は２／１とな
る。同図に示すように、内挿係数の初期値にクロック変
換比率の逆数である２／１を加算することで補間信号の
空間位置が決定する。加算結果の小数部が補間画素の画
素間の位置つまり図１０に示した基本的な構成例である
内挿処理回路４０１の乗算器Ｂ７０４の乗算係数つまり
遅延回路７０２を経由しない信号に対する内挿係数Ｗと
なり、一次内挿であるので（１ーＷ）が遅延した信号に
対する内挿係数となる。また加算結果の整数部が補間画
素を作成するために内挿する画素の選択位置を示しＲＡ
Ｍのライト制御の情報となる。例えば整数部が「１」以
下の時は前記のように小数部が内挿係数となり補間信号
をＲＡＭに書き込み、次の補間信号作成のために小数部
にクロック変換比率の逆数である２／１を加算する。As shown in FIGS. 17 and 18, in the interpolation processing for creating the interpolation signal, the processing circuit (a) 409 and the processing circuit (b) 410 differ from the difference between the initial values of the interpolation coefficients of 0 and 1. 17 are as shown in FIGS. 17 and 18, respectively. At this time, if the interval between the input signals is 1, the interval between the interpolation signals is 2/1. As shown in the figure, the spatial position of the interpolation signal is determined by adding 2/1 which is the reciprocal of the clock conversion ratio to the initial value of the interpolation coefficient. The decimal part of the addition result is the position between pixels of the interpolated pixel, that is, the multiplication coefficient of the multiplier B 704 of the interpolation processing circuit 401 which is the basic configuration example shown in FIG. 10, that is, the interpolation coefficient for a signal that does not pass through the delay circuit 702. Since W is W, which is a first-order interpolation, (1−W) is an interpolation coefficient for the delayed signal. Also, the integer part of the addition result indicates the selection position of the pixel to be interpolated to create the interpolation pixel, and RA
This is the M write control information. For example, when the integer part is "1" or less, the decimal part becomes the interpolation coefficient and the interpolation signal is written to the RAM as described above, and the decimal part is the reciprocal of the clock conversion ratio for the next interpolation signal generation. Is added.

【００７６】一方、整数部が「２」以上の時は書き込み
を停止すると共に、その時の小数部である内挿係数を次
の補間信号の内挿係数として使用するためにホールド
し、整数部から１を減算する。この動作を繰り返すこと
により正規の補間信号がＲＡＭに書き込まれる。またラ
イトアドレスは書き込み毎に＋１する。これを前記関数On the other hand, when the integer part is "2" or more, the writing is stopped, and the interpolation coefficient which is the decimal part at that time is held to be used as the interpolation coefficient of the next interpolation signal, Subtract one. By repeating this operation, the regular interpolation signal is written in the RAM. Also, the write address is incremented by 1 for each writing. This is the function

【００７７】Ｉで表現すると、図１７及び図１８はそれ
ぞれExpressed by I, FIGS. 17 and 18 respectively show

【数５】及び[Equation 5] and

【数６】のようになる。It becomes like [Equation 6].

【００７８】[0078]

【数５】 [Equation 5]

【００７９】[0079]

【数６】 [Equation 6]

【００８０】このようにクロック変換処理回路(1)では
図１５及び図１７、図１８に示すように、作成した補間
信号（Ａ，Ｂ０，Ｂ，Ｃ０，Ｃ，Ｄ０，Ｄ，・・）のな
かの、有効信号（Ａ，Ｂ，Ｃ，Ｄ，・・）だけをＲＡＭ
４０７に書き込むようにＲＡＭ制御回路Ｗ４０５が書き
込み制御を行うことによってＲＡＭ４０７の出力信号は
１／２にクロック変換処理された信号（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ・・）となる。また、内挿制御回路４０８の内挿
処理の初期値制御により、処理回路（ａ）及び処理回路
（ｂ）からのクロック変換処理された出力信号は入力信
号のクロックレートで空間的に水平方向に対して１画素
ずれた信号に相当する（図１６参照）。Thus, in the clock conversion processing circuit (1), as shown in FIGS. 15, 17, and 18, the generated interpolation signals (A, B0, B, C0, C, D0, D, ...) Of these, RAM only valid signals (A, B, C, D, ...)
The RAM control circuit W405 performs write control so that data is written in 407, and thus the output signal of the RAM 407 is clock-converted to a signal (A, B, C,
D, E ...). Further, by the initial value control of the interpolation processing of the interpolation control circuit 408, the clock-converted output signals from the processing circuits (a) and (b) are spatially horizontal at the clock rate of the input signal. This corresponds to a signal shifted by one pixel (see FIG. 16).

【００８１】上記のように、図４におけるディジタル信
号処理回路（1）１０７の出力信号として、クロック変
換処理回路(1)１０９から２系統の信号（Ｙ１，Ｃ１）
と（Ｙ２，Ｃ２）が得られ、またエンコーダ（ａ）１１
１とエンコーダ（ｂ）１１２によってＴＶ信号となる。
また、これら２系統の信号はクロック変換比率が２：１
のシステムにおいては水平方向にクロック変換前周波数
での１サンプリング分ずれた信号であり、前記水平画素
ずらし処理での倍密度画素の１画素ずれた信号である。As described above, the two signals (Y1, C1) from the clock conversion processing circuit (1) 109 are output as the output signal of the digital signal processing circuit (1) 107 in FIG.
And (Y2, C2) are obtained, and the encoder (a) 11
1 and the encoder (b) 112 produce a TV signal.
The clock conversion ratio of these two systems of signals is 2: 1.
In the system (1), the signal is horizontally shifted by one sampling at the frequency before clock conversion, and is the signal shifted by one pixel of the double density pixel in the horizontal pixel shift processing.

【００８２】また、言い換えれば前記２系統の信号は水
平画素ずらし処理によって作成された２ｆｃｋクロック
レートの倍密度の信号の奇数番目の信号と偶数番目の信
号とをｆｃｋクロックレートで２系統に分割して出力し
た信号となる（図１６参照）。In other words, the signals of the two systems are divided into two systems at the fck clock rate by dividing the odd-numbered signal and the even-numbered signal of the double-density signal of the 2fck clock rate created by the horizontal pixel shift processing. Will be output as a signal (see FIG. 16).

【００８３】以上のように本第１の実施の形態では水平
画素ずらし部１０２、水平画素ずらし処理回路１０８と
クロック変換処理回路(１)１０９を備えることにより、
出力クロック周波数レートで同一時刻の２画面の画像を
得ることが可能である。しかもこの２画面の画像は内挿
処理等を施されていないため画質劣化が無く、この２画
面の画像を出力クロック周波数の倍の周波数で１サンプ
リング分ずらして合成することにより高画質な倍密度の
映像を作成することが可能である（図１６参照）。As described above, in the first embodiment, the horizontal pixel shift unit 102, the horizontal pixel shift processing circuit 108 and the clock conversion processing circuit (1) 109 are provided,
It is possible to obtain two screen images at the same time at the output clock frequency rate. Moreover, since the images of these two screens have not been subjected to interpolation processing or the like, there is no deterioration in image quality. By synthesizing the images of these two screens by shifting one sampling at a frequency twice the output clock frequency, a high image quality double density is obtained. It is possible to create the image of (see FIG. 16).

【００８４】また、前記第１の実施の形態では、水平画
素ずらし処理を行うクロック変換比２：１の場合につい
て説明を行ったが、水平画素ずらし処理がなくクロック
変換比２：１の場合（例えばＣＣＤが１４４０画素で駆
動周波数２７ＭＨｚを１３.５ＭＨｚに変換する場合）
においても、前記と同様に出力クロック周波数レートで
同一時刻の２画面の画像を得ることが可能であり、しか
もこの２画面の画像は内挿処理等を施されていないため
画質劣化が無く、この２画面の画像を出力クロック周波
数の倍の周波数で１サンプリング分ずらして合成するこ
とにより高画質な倍密度の映像を作成することが可能で
ある。また水平画素ずらし処理がなく他のクロック変換
比の場合として前記クロック変換回路の基本動作として
説明したクロック変換比４：３（例えばＣＣＤが９６０
Ｈ）の場合では、水平９６０画素の映像信号を内挿処理
により一度１４４０画素相当に拡大ズーム（１.５倍ズ
ームに相当）した後に前記のクロック変換比２：１の処
理を行う、またはこれを一度で行うためにズーム倍率と
クロック変換比率の積である０.７５倍の内挿処理を行
うことで出力クロック周波数レートで同一時刻の２画面
の画像を得ることが可能である。但しこの場合の２画面
の画像は内挿処理を行っているのでクロック変換比２：
１の場合に比べると画質は劣るが、クロック変換後の出
力サンプリング周波数レートでの出力画像（１画面分）
から内挿処理等により補間画面分を作成（２倍ズームに
相当）して２画面画像を作成する場合に比べると画質の
劣化の少ない静止画を作成することが可能である。In the first embodiment, the case where the clock conversion ratio is 2: 1 for performing the horizontal pixel shift processing has been described, but the case where the clock conversion ratio is 2: 1 without the horizontal pixel shift processing ( For example, if the CCD has 1440 pixels and the drive frequency of 27 MHz is converted to 13.5 MHz)
In the same manner as described above, it is possible to obtain two screen images at the same time at the output clock frequency rate, and since these two screen images are not subjected to interpolation processing or the like, there is no deterioration in image quality. It is possible to create a high-quality double-density image by synthesizing images of two screens by shifting by one sampling at a frequency twice the output clock frequency. The clock conversion ratio of 4: 3 (for example, CCD is 960) explained as the basic operation of the clock conversion circuit in the case of other clock conversion ratios without horizontal pixel shift processing.
In the case of H), a horizontal 960-pixel video signal is once enlarged by zooming to 1440 pixels (corresponding to 1.5 times zoom) by interpolation processing, and then the clock conversion ratio of 2: 1 is performed, or By performing the interpolation processing of 0.75 times which is the product of the zoom magnification and the clock conversion ratio, it is possible to obtain two screen images at the same time at the output clock frequency rate. However, since the two screen images in this case are interpolated, the clock conversion ratio is 2:
Although the image quality is inferior to the case of 1, the output image at the output sampling frequency rate after clock conversion (one screen)
Therefore, it is possible to create a still image with less deterioration in image quality as compared with the case of creating a two-screen image by creating an interpolation screen portion (corresponding to 2 × zoom) by interpolation processing or the like.

【００８５】また、図４におけるディジタル信号処理回
路（1）１０７の出力信号である２系統の信号（Ｙ１，
Ｃ１）と（Ｙ２，Ｃ２）を、次段のモニター等表示装置
または記録装置（共に図示なし）に接続する場合、入力
端子は１系統であることが多い。このための１系統出力
機能を有する場合の構成例を示すブロック図を図１９に
示す。図１９において図４と共通部分は同一番号で示
し、異なる部分を中心に説明する。Also, two systems of signals (Y1, which are output signals of the digital signal processing circuit (1) 107 in FIG.
When C1) and (Y2, C2) are connected to a display device such as a monitor or a recording device (neither is shown) in the next stage, the input terminal is often one system. FIG. 19 is a block diagram showing an example of a configuration having a one-system output function for this purpose. 19, the same parts as those in FIG. 4 are indicated by the same numbers, and different parts will be mainly described.

【００８６】図１９に示す１系統出力機能を有する複数
画像作成機能付き撮像装置は、ディジタル信号処理回路
(1)１０７の出力信号を記録再生するフィールドメモリ
回路１１４、フィールドメモリ回路１１４を制御するフ
ィールドメモリ制御回路１１５、クロック変換制御回路
１１０とフィールドメモリ制御回路１１５を含むシステ
ム全体を総合的に制御するシステム制御回路１１６を含
んで構成されている。An image pickup apparatus with a plural image forming function having a one-system output function shown in FIG. 19 is a digital signal processing circuit.
(1) Total control of the entire system including the field memory circuit 114 for recording / reproducing the output signal of 107, the field memory control circuit 115 for controlling the field memory circuit 114, the clock conversion control circuit 110, and the field memory control circuit 115 The system control circuit 116 is included.

【００８７】この構成においては、撮像素子部１０１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８が高密度の映像信号を得る手段、クロック変換処理回
路(1)１０９とクロック変換制御回路１１０が複数の画
像に分割する分割手段、フィールドメモリ回路１１４、
フィールドメモリ制御回路１１５が画像出力手段、シス
テム制御回路１１６が画像合成情報作成手段に相当す
る。In this configuration, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 101.
8, a means for obtaining a high-density video signal, a dividing means for dividing the clock conversion processing circuit (1) 109 and the clock conversion control circuit 110 into a plurality of images, a field memory circuit 114,
The field memory control circuit 115 corresponds to an image output means, and the system control circuit 116 corresponds to an image composition information creation means.

【００８８】このように構成された１系統出力機能を有
する複数画像作成機能付き撮像装置について説明する。
ディジタル信号処理回路(1)１０７において、水平画素
ずらし処理回路１０８及びクロック変換処理回路(1)１
０９を経て輝度信号処理及び色信号処理され２系統の信
号（Ｙ１，Ｃ１）と（Ｙ２，Ｃ２）が出力される。この
出力信号はフィールドメモリ回路１１４にて記録された
後２フィールド期間かけて順次輝度信号（Ｙ３）と色信
号（Ｃ３）として出力される。あるいは前記２系統の信
号の内１系統の信号（例えば（Ｙ１，Ｃ１））はフィー
ルドメモリ回路を経由せずに出力し、もう一方の信号
（この場合（Ｙ２，Ｃ２））はフィールドメモリ回路１
１４に記録され１フィールド後に出力される。An image pickup apparatus having a multiple image generation function having a one-system output function configured as described above will be described.
In the digital signal processing circuit (1) 107, the horizontal pixel shift processing circuit 108 and the clock conversion processing circuit (1) 1
The luminance signal processing and the color signal processing are performed via 09, and two systems of signals (Y1, C1) and (Y2, C2) are output. This output signal is recorded in the field memory circuit 114 and then sequentially output as a luminance signal (Y3) and a color signal (C3) over a two-field period. Alternatively, one of the two signals (for example, (Y1, C1)) is output without passing through the field memory circuit, and the other signal (in this case (Y2, C2)) is output from the field memory circuit 1.
It is recorded in 14 and is output one field later.

【００８９】このように本第１の実施の形態ではフィー
ルドメモリ回路１１４、フィールドメモリ回路１１４を
制御するフィールドメモリ制御回路１１５を更に備える
ことにより、出力クロック周波数レートで同一時刻の２
画面の画像を得、この２画面の画像をシステム制御回路
１１６の制御のもとで２フィールド期間かけて順次出力
することが可能である。しかもこの２画面の画像は内挿
処理等を施されていないため画質劣化が無く、この２画
面の画像をシステム制御回路でのフィールド制御と連動
して出力クロック周波数の倍の周波数で１サンプリング
分ずらして合成することにより高画質な倍密度の映像を
作成することが可能である。 （第２の実施の形態）図２０は本発明の第２の実施の形
態における複数画像作成機能付き撮像装置のブロック図
を示すものである。図２０において図１９と共通部分は
同一番号で示し、異なる部分を中心に説明する。As described above, in the first embodiment, the field memory circuit 114 and the field memory control circuit 115 for controlling the field memory circuit 114 are further provided, so that the output clock frequency rate is 2 times at the same time.
It is possible to obtain a screen image and sequentially output the two screen images under the control of the system control circuit 116 over a two-field period. Moreover, since the images of these two screens are not subjected to interpolation processing or the like, there is no deterioration in image quality, and the images of these two screens are linked to the field control in the system control circuit, and one sampling is performed at a frequency twice the output clock frequency. By shifting and synthesizing, it is possible to create a high-quality double-density image. (Second Embodiment) FIG. 20 is a block diagram of an image pickup apparatus having a plural image creating function according to a second embodiment of the present invention. 20, the same parts as those in FIG. 19 are denoted by the same reference numerals, and different parts will be mainly described.

【００９０】本実施の形態における複数画像作成機能付
き撮像装置は、水平画素ずらし処理回路１０８とクロッ
ク変換処理回路(2)１１８を備えたディジタル信号処理
回路(2)１１７、クロック変換処理回路(2)１１８を制御
するクロック変換制御回路１１９、ディジタル信号処理
回路(2)１１７の出力信号を記録再生するフィールドメ
モリ回路１２０、フィールドメモリ回路１２０を制御す
るフィールドメモリ制御回路１２１、クロック変換制御
回路１１９とフィールドメモリ制御回路１２１を含むシ
ステム全体を総合的に制御するシステム制御回路１２２
を含んで構成されている。The image pickup apparatus with a function of creating a plurality of images according to the present embodiment includes a digital signal processing circuit (2) 117 having a horizontal pixel shift processing circuit 108 and a clock conversion processing circuit (2) 118, a clock conversion processing circuit (2). ) 118, a clock conversion control circuit 119, a field memory circuit 120 that records and reproduces the output signal of the digital signal processing circuit (2) 117, a field memory control circuit 121 that controls the field memory circuit 120, and a clock conversion control circuit 119. System control circuit 122 for comprehensively controlling the entire system including field memory control circuit 121
It is configured to include.

【００９１】この構成においては、撮像素子部１０１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８が高密度の映像信号を得る手段、クロック変換処理回
路(2)１１８とクロック変換制御回路１１９が複数の画
像に分割する分割手段、フィールドメモリ回路１２０、
フィールドメモリ制御回路１２１が画像出力手段、シス
テム制御回路１２２が画像合成情報作成手段に相当す
る。In this structure, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 101.
8, a means for obtaining a high-density video signal, a dividing means for dividing the clock conversion processing circuit (2) 118 and the clock conversion control circuit 119 into a plurality of images, a field memory circuit 120,
The field memory control circuit 121 corresponds to the image output means, and the system control circuit 122 corresponds to the image composition information creation means.

【００９２】以上のように構成された第２の実施の形態
の複数画像作成機能付き撮像装置について説明する。図
１９と同様に、撮像素子部１０１において水平画素ずら
し部１０２を経て出力されるＲ，Ｇ，Ｂの複数の出力信
号はアナログ信号処理回路１０５及びＡ/Ｄ変換回路１
０６を経てディジタル信号となる。このディジタル信号
はディジタル信号処理回路(2)１１７において、水平画
素ずらし処理回路１０８及びクロック変換処理回路(2)
１１８を経て輝度信号処理及び色信号処理され輝度信号
（Ｙ１）と色信号（Ｃ１）が出力される。この出力信号
はフィールドメモリ回路１２０にて書き込み読み出し処
理後に輝度信号（Ｙ３）と色信号（Ｃ３）として出力さ
れると共に、エンコーダ(a)１１１によりＴＶ信号とな
る。An image pickup apparatus having a plural image creating function according to the second embodiment having the above-mentioned structure will be described. Similar to FIG. 19, the plurality of R, G, and B output signals output from the horizontal pixel shift unit 102 in the image sensor unit 101 are analog signal processing circuits 105 and A / D conversion circuits 1.
It becomes a digital signal through 06. In the digital signal processing circuit (2) 117, the digital signal is processed by the horizontal pixel shift processing circuit 108 and the clock conversion processing circuit (2).
Through 118, luminance signal processing and color signal processing are performed, and a luminance signal (Y1) and a color signal (C1) are output. This output signal is output as a luminance signal (Y3) and a color signal (C3) after being written and read by the field memory circuit 120, and becomes a TV signal by the encoder (a) 111.

【００９３】次に図２０におけるクロック変換処理回路
(2)１１８の動作について図２１を用いて説明する。図
２１は、クロック変換処理回路(2)１１８の構成例を示
すブロック図であり、クロック変換比率が２：１、つま
りＷ−ＣＬＫが２ｆｃｋ，Ｒ−ＣＬＫがｆｃｋである。
また、図１２に示したクロック変換処理回路(1)の１系
統分に相当し、図１２と同一番号で示している。Next, the clock conversion processing circuit in FIG.
(2) The operation of 118 will be described with reference to FIG. FIG. 21 is a block diagram showing a configuration example of the clock conversion processing circuit (2) 118, in which the clock conversion ratio is 2: 1, that is, W-CLK is 2fck and R-CLK is fck.
Further, it corresponds to one system of the clock conversion processing circuit (1) shown in FIG. 12, and is shown by the same number as in FIG.

【００９４】クロック変換処理回路(2)は、Ｗ−ＣＬＫ
系動作回路である内挿処理回路４０１，ＲＡＭ制御回路
Ｗ４０５，内挿制御回路４０８と、Ｒ−ＣＬＫ系動作回
路であるＲＡＭ制御回路Ｒ４０６と、Ｗｒｉｔｅ用クロ
ックとＲｅａｄ用クロックが独立構成のＲＡＭ４０７を
有している。この図２０に示したクロック変換処理回路
(2)は、内挿制御回路４０８の内挿係数初期値制御によ
り図１７及び図１８に示した処理を行うことができ、例
えばフィールド毎に図１７及び図１８の処理を切り替え
ることで奇数フィールドで処理回路(1)の出力信号を
得、偶数フィールドで処理回路(2)の出力信号を得るこ
と等ができる。The clock conversion processing circuit (2) uses the W-CLK
An interpolation processing circuit 401 which is a system operation circuit, a RAM control circuit W405, an interpolation control circuit 408, a RAM control circuit R406 which is an R-CLK system operation circuit, and a RAM 407 in which a write clock and a read clock are independently configured. Have The clock conversion processing circuit shown in FIG.
In (2), the processing shown in FIG. 17 and FIG. 18 can be performed by the interpolation coefficient initial value control of the interpolation control circuit 408. For example, by switching the processing of FIG. 17 and FIG. It is possible to obtain the output signal of the processing circuit (1) and obtain the output signal of the processing circuit (2) in the even field.

【００９５】さらにディジタル信号処理回路(2)１１７
の出力信号（Ｙ１，Ｃ１）を、フィールドメモリ回路１
２０に１フィールド期間記憶することにより、次フィー
ルド時にはディジタル信号処理回路(2)１１７の出力信
号（Ｙ１，Ｃ１）とフィールドメモリ回路出力信号（Ｙ
３，Ｃ３）の２系統の信号が得られる。この２系統の信
号は図４における２系統の信号（Ｙ１，Ｃ１）;（Ｙ
２，Ｃ２）と同様クロック変換比率が２：１のシステム
においては水平方向に対してクロック変換前周波数での
１サンプリング分ずれた信号であり、水平画素ずらし処
理での倍密度画素の１画素分ずれた信号である。また、
前記２系統の信号は水平画素ずらし処理によって作成さ
れた２ｆｃｋクロックレートの倍密度の信号の奇数番目
の信号と偶数番目の信号をｆｃｋクロックレートで２系
統に分割して出力した信号となる。Further, the digital signal processing circuit (2) 117
Output signal (Y1, C1) of the field memory circuit 1
In the next field, the output signal (Y1, C1) of the digital signal processing circuit (2) 117 and the output signal of the field memory circuit (Y
3, C3) two signals are obtained. These two-system signals are the two-system signals (Y1, C1); (Y
2, C2), in a system with a clock conversion ratio of 2: 1, the signal is shifted by one sampling at the pre-clock conversion frequency in the horizontal direction, and it corresponds to one double density pixel in the horizontal pixel shift processing. It is a shifted signal. Also,
The signals of the two systems are signals which are obtained by dividing the odd-numbered signal and the even-numbered signal of the double-density signal of 2fck clock rate created by the horizontal pixel shift processing into two systems at the fck clock rate.

【００９６】以上のように本第２の実施の形態では水平
画素ずらし部１０２、水平画素ずらし処理回路１０８と
クロック変換処理回路(２)１１８を備えることにより、
内挿処理等を施されていないため画質劣化が無い出力ク
ロック周波数レートでの２画面の画像を２フィールド期
間かけて１系統出力信号として順次出力することが可能
である。As described above, in the second embodiment, the horizontal pixel shift unit 102, the horizontal pixel shift processing circuit 108, and the clock conversion processing circuit (2) 118 are provided.
Since no interpolation processing or the like is performed, it is possible to sequentially output two screen images at an output clock frequency rate without image quality deterioration as one system output signal over two field periods.

【００９７】さらに、フィールドメモリ回路１２０を備
えることにより、同時に２画面の画像を得ることも可能
であり、またフィールドメモリ回路１２０が２フィール
ド分（＝１フレーム分）以上の容量を有する場合は、フ
ィールドメモリ回路１２０に前記２系統の信号を記憶す
ることも可能である。Further, by providing the field memory circuit 120, it is possible to obtain images of two screens at the same time, and when the field memory circuit 120 has a capacity of two fields (= 1 frame) or more, It is also possible to store the two systems of signals in the field memory circuit 120.

【００９８】しかも、この２画面の画像は内挿処理等を
施されていないため画質劣化が無く、この２画面の画像
をシステム制御回路でのフィールド制御と連動して出力
クロック周波数の倍の周波数で１サンプリング分ずらし
て合成することにより高画質な倍密度の映像を作成する
ことが可能である。Moreover, since the images of the two screens are not subjected to the interpolation processing or the like, the image quality is not deteriorated, and the images of the two screens are linked with the field control in the system control circuit and the frequency of the output clock frequency is doubled. It is possible to create a high-quality double-density image by synthesizing after shifting by one sampling.

【００９９】（第３の実施の形態）図２２は本発明の第
３の実施の形態における複数画像作成機能付き撮像装置
のブロック図を示すものである。図２２において図１９
と共通部分は同一番号で示し、異なる部分を中心に説明
する。(Third Embodiment) FIG. 22 is a block diagram of an image pickup apparatus having a plurality of images creating function according to a third embodiment of the present invention. In FIG. 22, FIG.
Common parts are indicated by the same numbers, and different parts will be mainly described.

【０１００】図２２に示すように、複数画像作成機能付
き撮像装置は光電変換機能を有する撮像素子部１３１、
撮像素子部１３１に備わる水平画素ずらし部１０２及び
垂直画素ずらし部１３２、撮像素子部１３１に対する撮
像素子駆動回路１３３、撮像素子駆動回路１０３を制御
する駆動制御回路１３４、撮像素子部１３１の出力信号
にサンプリング，増幅等の処理を行うアナログ信号処理
回路１０５、アナログ信号処理回路１０５の出力信号に
対するアナログ−ディジタル変換回路（以下、Ａ/Ｄ変
換回路）１０６、Ａ/Ｄ変換されたディジタル信号から
輝度信号や色信号，色差信号などの生成またはＲＧＢ信
号処理を行うディジタル信号処理回路(3)１３５、ディ
ジタル信号処理回路(3)１３５に備わる水平画素ずらし
処理回路１０８及び垂直画素ずらし処理回路１３６及び
クロック変換処理回路(3)１３７、クロック変換処理回
路(3)１３７を制御するクロック変換制御回路１３８、
ディジタル信号処理回路(3)１３５の出力信号からＮＴ
ＳＣ信号等インタレース方式のテレビジョン信号を得る
エンコーダ(ａ)１１１及びプログレッシブ方式のテレビ
ジョン信号を得るＰＳエンコーダ１３９、駆動制御回路
１３４，クロック変換制御回路１３８を総合的に制御す
るシステム制御回路１４０を含んで構成されている。As shown in FIG. 22, the image pickup apparatus with a plural image forming function is provided with an image pickup element section 131 having a photoelectric conversion function.
The horizontal pixel shift unit 102 and the vertical pixel shift unit 132 included in the image sensor unit 131, the image sensor drive circuit 133 for the image sensor unit 131, the drive control circuit 134 that controls the image sensor drive circuit 103, and the output signal of the image sensor unit 131 An analog signal processing circuit 105 that performs processing such as sampling and amplification, an analog-digital conversion circuit (hereinafter referred to as A / D conversion circuit) 106 for the output signal of the analog signal processing circuit 105, and a luminance signal from the A / D converted digital signal. Signal processing circuit (3) 135 for generating a color signal, color difference signal, or RGB signal processing, a horizontal pixel shift processing circuit 108, a vertical pixel shift processing circuit 136, and a clock conversion provided in the digital signal processing circuit (3) 135 The clock circuit that controls the processing circuit (3) 137 and the clock conversion processing circuit (3) 137. Click conversion control circuit 138,
From the output signal of the digital signal processing circuit (3) 135 to NT
A system control circuit 140 that comprehensively controls an encoder (a) 111 that obtains an interlaced television signal such as an SC signal, a PS encoder 139 that obtains a progressive television signal, a drive control circuit 134, and a clock conversion control circuit 138. It is configured to include.

【０１０１】この構成においては、撮像素子部１３１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８と垂直画素ずらし処理回路１３６が高密度の映像信号
を得る手段、クロック変換処理回路(3)１３７とクロッ
ク変換制御回路１３８が複数の画像に分割する分割手段
に相当する。In this configuration, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 131.
8 and the vertical pixel shift processing circuit 136 correspond to a means for obtaining a high-density video signal, and the clock conversion processing circuit (3) 137 and the clock conversion control circuit 138 correspond to a dividing means for dividing into a plurality of images.

【０１０２】以上のように構成された本発明の第３の実
施の形態の複数画像作成機能付き撮像装置について説明
する。An image pickup apparatus having a plural image forming function according to the third embodiment of the present invention having the above structure will be described.

【０１０３】撮像素子部１３１において水平画素ずらし
部１０２及び垂直画素ずらし部１３２を経て出力される
Ｒ，Ｇ，Ｂの複数の出力信号はアナログ信号処理回路１
０５及びＡ/Ｄ変換回路１０６を経てディジタル信号と
なる。このディジタル信号はディジタル信号処理回路
(3)１３５において、水平画素ずらし処理回路１０８、
垂直画素ずらし処理回路１３６及びクロック変換処理回
路(3)１３７を経て輝度信号処理及び色信号処理され４
系統の輝度信号（Ｙ１，Ｙ２，Ｙ３，Ｙ４）と色信号
（Ｃ１，Ｃ２，Ｃ３，Ｃ４）が出力される。以下図１９
と異なる垂直画素ずらし部１３２，垂直画素ずらし処理
回路１３６及びクロック変換処理回路(3)１３７につい
て説明する。The plurality of R, G, and B output signals output through the horizontal pixel shift unit 102 and the vertical pixel shift unit 132 in the image pickup device unit 131 are analog signal processing circuits 1.
It becomes a digital signal through 05 and the A / D conversion circuit 106. This digital signal is a digital signal processing circuit
(3) In 135, the horizontal pixel shift processing circuit 108,
The vertical pixel shift processing circuit 136 and the clock conversion processing circuit (3) 137 are used to perform luminance signal processing and color signal processing.
System luminance signals (Y1, Y2, Y3, Y4) and color signals (C1, C2, C3, C4) are output. Figure 19 below
A vertical pixel shift unit 132, a vertical pixel shift processing circuit 136, and a clock conversion processing circuit (3) 137 different from the above will be described.

【０１０４】まず撮像素子部に備わった垂直画素ずらし
部１３２と垂直画素ずらし処理回路１３６の動作につい
て説明する。従来例において説明したように、撮像素子
部が３ＣＣＤ構成の場合には、垂直画素ずらし部無しの
撮像素子部では図３４（ａ）に示すようにＧ・Ｒ・Ｂ−
ＣＣＤの出力信号が空間的に垂直方向に対し同一位相で
あるのに対し、垂直画素ずらし部を備えた撮像素子部で
は図３４（ｂ）に示すようにＧーＣＣＤの出力信号に対
しＲ・Ｂ−ＣＣＤの出力信号が空間的に１／２ライン分
位相をずらして出力される。これにより、垂直画素ずら
し無し（ａ）の場合にはＧ・Ｒ・Ｂ−ＣＣＤの出力信号
と同一位相位置に輝度信号（Ｙ）及び色信号（Ｃ）が作
成されるのに対し、垂直画素ずらし有り（ｂ）の場合に
は垂直画素ずらし処理回路１３６においてＧ−ＣＣＤの
出力信号と同一位相位置とＲ・Ｂ−ＣＣＤの出力信号と
同一位相位置とに計２系統の輝度信号（Ｙ）及び色信号
（Ｃ）を作成することが可能である。First, the operations of the vertical pixel shift unit 132 and the vertical pixel shift processing circuit 136 provided in the image pickup device section will be described. As described in the conventional example, when the image pickup device unit has the 3CCD structure, the image pickup device unit without the vertical pixel shift unit has the G, R, B-type as shown in FIG.
While the output signal of the CCD is spatially in phase with the vertical direction, in the image pickup device section having the vertical pixel shift section, as shown in FIG. The output signal of the B-CCD is spatially shifted by 1/2 line and output. As a result, in the case of no vertical pixel shift (a), the luminance signal (Y) and the color signal (C) are created at the same phase position as the output signal of the G, R, B-CCD, whereas the vertical pixel is not. When the shift is present (b), the vertical pixel shift processing circuit 136 has a total of two systems of luminance signals (Y) at the same phase position as the G-CCD output signal and at the same phase position as the R / B-CCD output signal. And a color signal (C) can be created.

【０１０５】この２系統の輝度信号及び色信号に対し、
クロック変換処理を行う。次にクロック変換処理回路
(3)の動作について説明する。図２３にクロック変換処
理回路(3)１３７の構成例を、図２４にクロック変換処
理回路(3)１３７の出力信号の空間的位置関係を示す。
第１の実施の形態で示した図１５と共通部分は同一番号
で示し、異なる部分を中心に説明する。図２２に示した
クロック変換処理回路(3)では、前段の垂直画素ずらし
処理回路１３６からの２系統の出力信号に対しそれぞれ
クロック変換処理を行う。これにより、図２２における
ディジタル信号処理回路(3)の出力信号として、クロッ
ク変換処理回路(3)から４系統の信号（Ｙ１，Ｃ１），
（Ｙ２，Ｃ２），（Ｙ３，Ｃ３），（Ｙ４，Ｃ４）が得
られ、エンコーダ（ａ）１１１によりインターレース方
式のＴＶ信号とＰＳエンコーダ１３９によってプログレ
ッシブ方式のＴＶ信号を得ることができる。For the luminance signal and the color signal of these two systems,
Performs clock conversion processing. Next, the clock conversion processing circuit
The operation (3) will be described. FIG. 23 shows a configuration example of the clock conversion processing circuit (3) 137, and FIG. 24 shows a spatial positional relationship of output signals of the clock conversion processing circuit (3) 137.
The same parts as those of FIG. 15 shown in the first embodiment are indicated by the same numbers, and different parts will be mainly described. In the clock conversion processing circuit (3) shown in FIG. 22, the clock conversion processing is performed on each of the two output signals from the vertical pixel shift processing circuit 136 at the preceding stage. As a result, the four signals (Y1, C1) from the clock conversion processing circuit (3) are output as the output signals of the digital signal processing circuit (3) in FIG.
(Y2, C2), (Y3, C3), (Y4, C4) are obtained, and the interlace TV signal can be obtained by the encoder (a) 111 and the progressive TV signal can be obtained by the PS encoder 139.

【０１０６】この４系統の信号の内（Ｙ１，Ｃ１）と
（Ｙ２，Ｃ２）及び（Ｙ３，Ｃ３）と（Ｙ４，Ｃ４）の
各２系統の信号はクロック変換比率が２：１のシステム
においては水平方向にクロック変換前周波数での１サン
プリング分ずれた信号であり、つまり水平画素ずらし処
理での水平方向に対し倍密度画素の１画素ずれた信号で
ある。また（Ｙ１，Ｃ１）と（Ｙ３，Ｃ３）及び（Ｙ
２，Ｃ２）と（Ｙ４，Ｃ４）の各２系統の信号は垂直画
素ずらしシステムにおいて垂直方向にフレームラインで
の１ライン分ずれた信号である（図２４参照）。Of the four systems of signals, the two systems of signals (Y1, C1) and (Y2, C2) and (Y3, C3) and (Y4, C4) have a clock conversion ratio of 2: 1. Is a signal that is shifted in the horizontal direction by one sampling at the frequency before clock conversion, that is, a signal that is shifted by one pixel of double density pixels in the horizontal direction in the horizontal pixel shift processing. Also, (Y1, C1) and (Y3, C3) and (Y
2, C2) and (Y4, C4), each of the two systems of signals are signals that are vertically displaced by one line in the frame line in the vertical pixel shift system (see FIG. 24).

【０１０７】以上のように本第３の実施の形態では水平
画素ずらし部１０２、水平画素ずらし処理回路１０８と
垂直画素ずらし部１３２、垂直画素ずらし処理回路１３
６とクロック変換処理回路(３)１３７を備えることによ
り、出力クロック周波数レートで同一時刻の４画面のフ
ィールド画像又は２画面のフレーム画像を得ることが可
能である。しかもこの４画面の画像は画素ずらし処理に
より得られた信号であり、この４画面の画像を出力クロ
ック周波数の倍の周波数で水平方向に１サンプリング分
ずらし更に垂直方向にフレームでの１ラインずらして合
成することにより高画質な４倍密度の映像を作成するこ
とが可能である（図２４参照）。As described above, in the third embodiment, the horizontal pixel shift unit 102, the horizontal pixel shift processing circuit 108, the vertical pixel shift unit 132, and the vertical pixel shift processing circuit 13 are used.
By including 6 and the clock conversion processing circuit (3) 137, it is possible to obtain a field image of 4 screens or a frame image of 2 screens at the same time at the output clock frequency rate. Moreover, the image of the four screens is a signal obtained by pixel shift processing, and the image of the four screens is horizontally shifted by one sampling at a frequency twice the output clock frequency and further vertically shifted by one line in the frame. By synthesizing, it is possible to create a high-quality quadruple-density image (see FIG. 24).

【０１０８】また、図２２におけるディジタル信号処理
回路(３)の出力信号である４系統の信号（Ｙ１，Ｃ
１）,（Ｙ２，Ｃ２）,（Ｙ３，Ｃ３）と（Ｙ４，Ｃ４）
を、次段のモニター等表示装置または記録装置（共に図
示なし）に接続する場合、入力端子は１系統であること
が多い。このための１系統出力機能を有する構成例のブ
ロック図を図２５に示す。図２５において図１９及び図
２２と共通部分は同一番号で示し、異なる部分を中心に
説明する。Further, four systems of signals (Y1, C1) which are output signals of the digital signal processing circuit (3) in FIG.
1), (Y2, C2), (Y3, C3) and (Y4, C4)
Is connected to a display device such as a monitor or a recording device (both not shown) in the next stage, the input terminal is often one system. A block diagram of a configuration example having a one-system output function for this purpose is shown in FIG. In FIG. 25, portions common to those in FIGS. 19 and 22 are indicated by the same numbers, and different portions will be mainly described.

【０１０９】図２５に示す１系統出力機能を有する複数
画像作成機能付き撮像装置は、ディジタル信号処理回路
(３)１３５の出力信号を記録再生するフィールドメモリ
回路１４１、フィールドメモリ回路１４１を制御するフ
ィールドメモリ制御回路１４２、クロック変換制御回路
１３８とフィールドメモリ制御回路１４２を含むシステ
ム全体を総合的に制御するシステム制御回路１４３を含
んで構成されている。An image pickup apparatus with a multiple image generation function having a one-system output function shown in FIG. 25 is a digital signal processing circuit.
(3) Total control of the entire system including the field memory circuit 141 that records and reproduces the output signal of 135, the field memory control circuit 142 that controls the field memory circuit 141, the clock conversion control circuit 138, and the field memory control circuit 142 The system control circuit 143 is included.

【０１１０】この構成においては、撮像素子部１３１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８と垂直画素ずらし処理回路１３６が高密度の映像信号
を得る手段、クロック変換処理回路(3)１３７とクロッ
ク変換制御回路１３８が複数の画像に分割する分割手
段、フィールドメモリ回路１４１とフィールドメモリ制
御回路１１５が画像出力手段、システム制御回路１４３
が画像合成情報作成手段に相当する。In this configuration, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 131.
8 and the vertical pixel shift processing circuit 136 obtains a high-density video signal, the clock conversion processing circuit (3) 137 and the clock conversion control circuit 138 divide the image into a plurality of images, the field memory circuit 141 and the field memory control. The circuit 115 is an image output means and a system control circuit 143.
Corresponds to the image composition information creating means.

【０１１１】このように構成された１系統出力機能を有
する複数画像作成機能付き撮像装置について説明する。
ディジタル信号処理回路(3)１３５において、水平画素
ずらし処理回路１０８，垂直画素ずらし処理回路１３６
及びクロック変換処理回路(3)１３７を経て輝度信号処
理及び色信号処理され４系統の信号（Ｙ１，Ｃ１）,
（Ｙ２，Ｃ２）,（Ｙ３，Ｃ３）と（Ｙ４，Ｃ４）が出
力される。この出力信号はフィールドメモリ回路１４１
にて記録された後４フィールド期間かけて順次輝度信号
（Ｙ５）と色信号（Ｃ５）として出力される。あるいは
前記４系統の信号の内（Ｙ１，Ｃ１）と（Ｙ３，Ｃ３）
及び（Ｙ２，Ｃ２）と（Ｙ４，Ｃ４）の２系統の信号に
分け、２系統のプログレッシブ信号としてフィールドメ
モリ回路１４１に記録され１フィールド後に出力され
る。An image pickup apparatus having a multiple image generation function having a one-system output function configured as described above will be described.
In the digital signal processing circuit (3) 135, the horizontal pixel shift processing circuit 108 and the vertical pixel shift processing circuit 136
And the signals of four systems (Y1, C1) which have been subjected to luminance signal processing and color signal processing through the clock conversion processing circuit (3) 137,
(Y2, C2), (Y3, C3) and (Y4, C4) are output. This output signal is the field memory circuit 141.
After the recording, the luminance signal (Y5) and the color signal (C5) are sequentially output over a period of 4 fields. Or among the signals of the four systems (Y1, C1) and (Y3, C3)
And (Y2, C2) and (Y4, C4) are divided into two systems of signals and recorded in the field memory circuit 141 as two systems of progressive signals and output one field later.

【０１１２】このように本実施の形態ではフィールドメ
モリ回路１４１、フィールドメモリ回路１４１を制御す
るフィールドメモリ制御回路１４２を更に備えることに
より、出力クロック周波数レートで同一時刻の４画面の
画像を得、この４画面の画像を２フィールドまたは４フ
ィールド期間かけて順次出力することが可能である。し
かもこの４画面の画像は画素ずらし処理により得られた
信号であり、この４画面の画像をシステム制御回路のフ
ィールド制御に連動して出力クロック周波数の倍の周波
数で水平方向に１サンプリング分ずらし更に垂直方向に
フレームでの１ラインずらして合成することにより高画
質な４倍密度の映像を作成することが可能である。As described above, in the present embodiment, the field memory circuit 141 and the field memory control circuit 142 for controlling the field memory circuit 141 are further provided to obtain four screen images at the same time at the output clock frequency rate. Images of four screens can be sequentially output over a period of two fields or four fields. Moreover, the image of the four screens is a signal obtained by pixel shift processing, and the image of the four screens is horizontally shifted by one sampling at a frequency double the output clock frequency in conjunction with the field control of the system control circuit. It is possible to create a high-quality quadruple-density image by shifting by one line in the frame in the vertical direction and combining.

【０１１３】（第４の実施の形態）図２６は本発明の第
４の実施の形態における複数画像作成機能付き撮像装置
のブロック図を示すものである。図２６において図２５
と共通部分は同一番号で示し、異なる部分を中心に説明
する。(Fourth Embodiment) FIG. 26 is a block diagram of an image pickup apparatus having a plurality of images forming function according to a fourth embodiment of the present invention. 25 in FIG.
Common parts are indicated by the same numbers, and different parts will be mainly described.

【０１１４】本実施の形態における複数画像作成機能付
き撮像装置は、水平画素ずらし処理回路１０８と垂直画
素ずらし処理回路１３６とクロック変換処理回路(4)１
４５を備えたディジタル信号処理回路(4)１４４、クロ
ック変換処理回路(4)１４５を制御するクロック変換制
御回路１４６、ディジタル信号処理回路(4)１４４の出
力信号を記録再生するフィールドメモリ回路１４７、フ
ィールドメモリ回路１４７を制御するフィールドメモリ
制御回路１４８、クロック変換制御回路１４６とフィー
ルドメモリ制御回路１４８を含むシステム全体を総合的
に制御するシステム制御回路１４９を含んで構成されて
いる。The image pickup apparatus with a plurality of image forming functions according to the present embodiment has a horizontal pixel shift processing circuit 108, a vertical pixel shift processing circuit 136, and a clock conversion processing circuit (4) 1.
A digital signal processing circuit (4) 144 provided with 45, a clock conversion control circuit 146 for controlling the clock conversion processing circuit (4) 145, a field memory circuit 147 for recording and reproducing the output signal of the digital signal processing circuit (4) 144, A field memory control circuit 148 for controlling the field memory circuit 147, a system control circuit 149 for comprehensively controlling the entire system including the clock conversion control circuit 146 and the field memory control circuit 148 are included.

【０１１５】この構成においては、撮像素子部１３１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８と垂直画素ずらし処理回路１３６が高密度の映像信号
を得る手段、クロック変換処理回路(4)１４５とクロッ
ク変換制御回路１４６が複数の画像に分割する分割手
段、フィールドメモリ回路１４７とフィールドメモリ制
御回路１４８が画像出力手段、システム制御回路１４９
が画像合成情報作成手段に相当する。In this configuration, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are arranged from the image pickup device section 131.
8 and the vertical pixel shift processing circuit 136 obtains a high density video signal, the clock conversion processing circuit (4) 145 and the clock conversion control circuit 146 divides the image into a plurality of images, the field memory circuit 147 and the field memory control. The circuit 148 is an image output means and a system control circuit 149.
Corresponds to the image composition information creating means.

【０１１６】以上のように構成された第４の実施の形態
の複数画像作成機能付き撮像装置について説明する。図
２５と同様に、撮像素子部１３１において水平画素ずら
し部１０２と垂直画素ずらし部１３２を経て出力される
Ｒ，Ｇ，Ｂの複数の出力信号はアナログ信号処理回路１
０５及びＡ/Ｄ変換回路１０６を経てディジタル信号と
なる。このディジタル信号はディジタル信号処理回路
(4)１４４において、水平画素ずらし処理回路１０８，
垂直画素ずらし処理回路１３８及びクロック変換処理回
路(4)１４５を経て輝度信号処理及び色信号処理され輝
度信号（Ｙ１，Ｙ３）と色信号（Ｃ１，Ｃ３）が出力さ
れる。この出力信号はフィールドメモリ回路１４７にて
書き込み読み出し処理後に輝度信号（Ｙ５及びＹ６）と
色信号（Ｃ５及びＣ６）として出力されると共に、エン
コーダ（ａ）１１１によりインターレース方式のＴＶ信
号とＰＳエンコーダ１３９によってプログレッシブ方式
のＴＶ信号を得ることができる。An image pickup apparatus having a plural image forming function according to the fourth embodiment having the above-mentioned structure will be described. As in FIG. 25, the plurality of R, G, and B output signals output via the horizontal pixel shift unit 102 and the vertical pixel shift unit 132 in the image sensor unit 131 are analog signal processing circuits 1.
It becomes a digital signal through 05 and the A / D conversion circuit 106. This digital signal is a digital signal processing circuit
(4) In 144, the horizontal pixel shift processing circuit 108,
Luminance signal processing and color signal processing are performed through the vertical pixel shift processing circuit 138 and the clock conversion processing circuit (4) 145, and luminance signals (Y1, Y3) and color signals (C1, C3) are output. This output signal is output as a luminance signal (Y5 and Y6) and a color signal (C5 and C6) after writing and reading processing in the field memory circuit 147, and the encoder (a) 111 outputs the interlaced TV signal and the PS encoder 139. Thus, a progressive TV signal can be obtained.

【０１１７】次に図２６におけるクロック変換処理回路
(4)１４５の動作について図２７を用いて説明する。図
２７は、クロック変換処理回路(4)１４５の構成例を示
すブロック図であり、クロック変換比率が２：１、つま
りＷ−ＣＬＫが２ｆｃｋ，Ｒ−ＣＬＫがｆｃｋである。
また、図２１に示したクロック変換処理回路(2)が２系
統有る場合に相当し、図２１と同一番号で示している。Next, the clock conversion processing circuit in FIG.
(4) The operation of 145 will be described with reference to FIG. FIG. 27 is a block diagram showing a configuration example of the clock conversion processing circuit (4) 145, and the clock conversion ratio is 2: 1, that is, W-CLK is 2fck and R-CLK is fck.
Further, this corresponds to a case where the clock conversion processing circuit (2) shown in FIG. 21 has two systems, and is shown by the same number as in FIG.

【０１１８】クロック変換処理回路(4)は、Ｗ−ＣＬＫ
系動作回路である内挿処理回路４０１，ＲＡＭ制御回路
Ｗ４０５，内挿制御回路４０８と、Ｒ−ＣＬＫ系動作回
路であるＲＡＭ制御回路Ｒ４０６と、Ｗｒｉｔｅ用クロ
ックとＲｅａｄ用クロックが独立構成のＲＡＭ４０７を
有している。この図２７に示したクロック変換処理回路
(4)は、内挿制御回路４０８の内挿係数初期値制御によ
り図１７及び図１８に示した処理を行うことができ、例
えばフィールド毎に図１７及び図１８の処理を切り替え
ることで第１のフィールド（例えば奇数フィールド）で
処理回路(ａ)の出力信号を得、次フィールド（例えば偶
数フィールド）で処理回路(ｂ)の出力信号を得ることが
できる。The clock conversion processing circuit (4) uses the W-CLK
An interpolation processing circuit 401 which is a system operation circuit, a RAM control circuit W405, an interpolation control circuit 408, a RAM control circuit R406 which is an R-CLK system operation circuit, and a RAM 407 in which a write clock and a read clock are independently configured. Have The clock conversion processing circuit shown in FIG.
In (4), the processing shown in FIGS. 17 and 18 can be performed by the interpolation coefficient initial value control of the interpolation control circuit 408. For example, by switching the processing of FIGS. 17 and 18 for each field, The output signal of the processing circuit (a) can be obtained in the field (eg, odd field), and the output signal of the processing circuit (b) can be obtained in the next field (eg, even field).

【０１１９】さらにディジタル信号処理回路(4)１４４
の出力信号（Ｙ１，Ｃ１）と（Ｙ３，Ｃ３）を、第１の
フィールド時にフィールドメモリ回路１４７に記憶する
ことにより、次フィールド時にはディジタル信号処理回
路(4)１４４の出力信号（Ｙ１，Ｃ１），（Ｙ３，Ｃ
３）とフィールドメモリ回路出力信号（Ｙ５，Ｃ５）と
（Ｙ６，Ｃ６）の計４系統の信号が同時に得られる。こ
の４系統の信号の内（Ｙ１，Ｃ１）と（Ｙ５，Ｃ５）及
び（Ｙ３，Ｃ３）と（Ｙ６，Ｃ６）の各２系統の信号は
クロック変換比率が２：１のシステムにおいては水平方
向にクロック変換前周波数での１サンプリング分ずれた
信号であり、また（Ｙ１，Ｃ１）と（Ｙ５，Ｃ５）及び
（Ｙ２，Ｃ２）と（Ｙ６，Ｃ６）の各２系統の信号は垂
直画素ずらしシステムにおいて垂直方向にフレームライ
ンでの１ライン分ずれた信号である（図２４参照）。Further, the digital signal processing circuit (4) 144
By storing the output signals (Y1, C1) and (Y3, C3) in the field memory circuit 147 during the first field, the output signals (Y1, C1) from the digital signal processing circuit (4) 144 during the next field. , (Y3, C
3) and field memory circuit output signals (Y5, C5) and (Y6, C6), a total of four systems of signals are simultaneously obtained. Of these four systems of signals, the two systems of signals (Y1, C1) and (Y5, C5) and (Y3, C3) and (Y6, C6) are in the horizontal direction in a system with a clock conversion ratio of 2: 1. Is a signal shifted by one sampling at the frequency before clock conversion, and the signals of each of the two systems (Y1, C1) and (Y5, C5) and (Y2, C2) and (Y6, C6) are shifted by vertical pixels. This is a signal that is shifted by one frame line in the vertical direction in the system (see FIG. 24).

【０１２０】以上のように本実施の形態では水平画素ず
らし部１０２、水平画素ずらし処理回路１０８と垂直画
素ずらし部１３２、垂直画素ずらし処理回路１３６とク
ロック変換処理回路(4)１４５を備えることにより、出
力クロック周波数レートで４画面のフィールド画像を２
フィールド期間かけて順次出力することが可能である。
さらに、フィールドメモリ回路１４７を備えることによ
り、２画面のフレーム画像を２フィールド期間かけて順
次出力することが可能である。As described above, in the present embodiment, the horizontal pixel shift unit 102, the horizontal pixel shift processing circuit 108, the vertical pixel shift unit 132, the vertical pixel shift processing circuit 136, and the clock conversion processing circuit (4) 145 are provided. , 4 screen field images at output clock frequency rate 2
It is possible to sequentially output over the field period.
Further, by including the field memory circuit 147, it is possible to sequentially output the frame images of two screens over the period of two fields.

【０１２１】しかも、これら複数画面の画像は画素ずら
し処理により得られた信号であり、これら４画面の画像
をシステム制御回路のフィールド制御に連動して出力ク
ロック周波数の倍の周波数で水平方向に１サンプリング
分ずらし更に垂直方向に１ラインずらして合成すること
により高画質な４倍密度の映像を作成することが可能で
ある（図２４参照）。Moreover, the images on the plurality of screens are signals obtained by the pixel shift processing, and the images on the four screens are linked to the field control of the system control circuit and horizontally 1 at the frequency double the output clock frequency. It is possible to create a high-quality quadruple-density image by shifting by sampling and shifting by one line in the vertical direction and combining (see FIG. 24).

【０１２２】（第５の実施の形態）図２８は本発明の第
５の実施の形態における複数画像作成機能付き撮像装置
のブロック図を示すものである。図２８において図２０
と共通部分は同一番号で示し、異なる部分を中心に説明
する。(Fifth Embodiment) FIG. 28 is a block diagram of an image pickup apparatus having a plurality of images creating function according to a fifth embodiment of the present invention. In FIG. 28, FIG.
Common parts are indicated by the same numbers, and different parts will be mainly described.

【０１２３】本実施の形態における複数画像作成機能付
き撮像装置は、クロック変換前置ＦＬＴ１５２とセレク
タ回路１５３とクロック変換処理回路(2)１１８を備え
たクロック変換部(1)１５１、水平画素ずらし処理回路
１０８とクロック変換部(1)１５１を備えたディジタル
信号処理回路(5)１５０、クロック変換部(1)１５１を制
御するクロック変換制御回路１５４、ディジタル信号処
理回路(5)１５０の出力信号を記録再生するフィールド
メモリ回路１２０、フィールドメモリ回路１２０を制御
するフィールドメモリ制御回路１２１、クロック変換制
御回路１５４とフィールドメモリ制御回路１２１と選択
回路１５５を含むシステム全体を総合的に制御するシス
テム制御回路１５６を含んで構成されている。The image pickup apparatus with a plurality of images forming function according to the present embodiment has a clock conversion unit (1) 151 having a clock conversion front FLT 152, a selector circuit 153, and a clock conversion processing circuit (2) 118, horizontal pixel shift processing. The digital signal processing circuit (5) 150 including the circuit 108 and the clock conversion unit (1) 151, the clock conversion control circuit 154 for controlling the clock conversion unit (1) 151, and the output signal of the digital signal processing circuit (5) 150 A system control circuit 156 that comprehensively controls the entire system including a field memory circuit 120 for recording / reproducing, a field memory control circuit 121 for controlling the field memory circuit 120, a clock conversion control circuit 154, a field memory control circuit 121, and a selection circuit 155. It is configured to include.

【０１２４】以上のように構成された第５の実施の形態
の複数画像作成機能付き撮像装置について説明する。図
２０と同様に、撮像素子部１０１において水平画素ずら
し部１０２を経て出力されるＲ，Ｇ，Ｂの複数の出力信
号はアナログ信号処理回路１０５及びＡ/Ｄ変換回路１
０６を経てディジタル信号となる。このディジタル信号
はディジタル信号処理回路(5)１５０において、水平画
素ずらし処理回路１０８及びクロック変換部１５１(1)
を経て輝度信号処理及び色信号処理され輝度信号（Ｙ
１）と色信号（Ｃ１）が出力される。この出力信号はフ
ィールドメモリ回路１２０にて書き込み読み出し処理後
に前記Ｙ１、Ｃ１と共に選択回路１５５に入力される。An image pickup apparatus having a plural image forming function of the fifth embodiment configured as described above will be described. As in FIG. 20, the plurality of R, G, and B output signals output from the horizontal pixel shift unit 102 in the image pickup device unit 101 include the analog signal processing circuit 105 and the A / D conversion circuit 1.
It becomes a digital signal through 06. In the digital signal processing circuit (5) 150, the digital signal is processed by the horizontal pixel shift processing circuit 108 and the clock conversion unit 151 (1).
Luminance signal processing and color signal processing through the luminance signal (Y
1) and the color signal (C1) are output. This output signal is input to the selection circuit 155 together with the Y1 and C1 after being written and read by the field memory circuit 120.

【０１２５】次に図２８におけるクロック変換部(1)１
５１の動作について説明する。クロック変換部(1)１５
１では、２画面の画像信号を得る場合はセレクタ回路１
５３はクロック変換前置ＦＬＴ１５２のスルー側を選択
し、以下クロック変換処理回路(2)１１８において図２
０で示した第２の実施の形態における複数画像作成機能
付き撮像装置と同様の処理を行う。Next, the clock conversion unit (1) 1 in FIG.
The operation of 51 will be described. Clock converter (1) 15
In the case of 1, the selector circuit 1 is used to obtain image signals of two screens.
53 selects the through side of the clock conversion front FLT 152, and the clock conversion processing circuit (2) 118 shown in FIG.
Processing similar to that of the image pickup apparatus with a multiple image generation function according to the second embodiment indicated by 0 is performed.

【０１２６】他方通常の動画撮影の場合は毎フィールド
の画像を得る必要が有り、またクロック変換処理回路
(2)１１８において２ｆｃｋレートの画像信号をｆｃｋ
レートで出力する場合、折り返し（モワレ）信号が発生
するため帯域制限のためのＦＬＴ処理が必要になるの
で、セレクタ回路１５３はクロック変換前置ＦＬＴ１５
２経由側を選択し、クロック変換処理回路(2)１１８に
おいてはクロック変換制御回路１５４の内挿比制御に従
ってｆｃｋレートでの画像を出力する。なお、前記複数
画面作成時も個々の画面には折り返し信号が発生する
が、折り返し成分の位相が作成画面毎で反転しているた
め合成処理により折り返し成分は除去される。On the other hand, in the case of normal moving image shooting, it is necessary to obtain an image for each field, and the clock conversion processing circuit
(2) At 118, fck the image signal of 2 fck rate
In the case of outputting at a rate, since a fold (moisture) signal is generated, FLT processing for band limitation is necessary, and therefore the selector circuit 153 causes the clock conversion front FLT 15 to operate.
2 is selected, and the clock conversion processing circuit (2) 118 outputs an image at the fck rate according to the interpolation ratio control of the clock conversion control circuit 154. Note that a folding signal is generated in each screen even when the plurality of screens are created, but since the phase of the folding component is inverted for each created screen, the folding component is removed by the combining process.

【０１２７】次にクロック変換部(1)１５１の出力信号
（Ｙ１，Ｃ１）は、２画面の画像信号を得る場合におい
ては、例えばフィールドメモリ回路１２０に該当する２
画面分の画像信号を２フィールド期間かけて記録し、必
要なタイミングに選択回路１５５を経て高画質静止画合
成用信号として出力される。他方通常の動画撮影の場合
においては選択回路１５５を経て連続フィールドの画像
信号として出力される。Next, the output signal (Y1, C1) of the clock conversion unit (1) 151 corresponds to, for example, the field memory circuit 120 when the image signal of two screens is obtained.
The image signal for the screen is recorded for two field periods, and is output as a high-quality still image synthesizing signal through the selection circuit 155 at a necessary timing. On the other hand, in the case of normal moving image shooting, it is output as a continuous field image signal through the selection circuit 155.

【０１２８】以上のように本実施の形態では水平画素ず
らし部１０２、水平画素ずらし処理回路１０８とクロッ
ク変換前置ＦＬＴ１５２とセレクタ回路１５３とクロッ
ク変換処理回路(2)１１８を備えたディジタル信号処理
回路(5)１５０を備えることにより、出力クロック周波
数レートで動画撮影時には折り返し信号のない動画像を
得、静止画撮影時には内挿処理等を施されていない画質
劣化の無い２画面の画像を２フィールド期間かけて順次
出力することが可能である。As described above, in this embodiment, the digital signal processing circuit including the horizontal pixel shift unit 102, the horizontal pixel shift processing circuit 108, the clock conversion front FLT 152, the selector circuit 153, and the clock conversion processing circuit (2) 118. (5) By including 150, a moving image with no aliasing signal can be obtained at the time of shooting a moving image at the output clock frequency rate, and a two-screen image with no deterioration in image quality without interpolating processing at the time of shooting a still image can be obtained. It is possible to output sequentially over a period of time.

【０１２９】（第６の実施の形態）図２９は本発明の第
６の実施の形態における複数画像作成機能付き撮像装置
のブロック図を示すものである。図２９において図２６
及び図２８と共通部分は同一番号で示し、異なる部分を
中心に説明する。(Sixth Embodiment) FIG. 29 is a block diagram of an image pickup apparatus having a plurality of images creating function according to a sixth embodiment of the present invention. In FIG. 29, FIG.
28 and common parts are indicated by the same numbers, and different parts will be mainly described.

【０１３０】本実施の形態における複数画像作成機能付
き撮像装置は、クロック変換前置ＦＬＴ１５９とセレク
タ回路１６０とクロック変換処理回路(4)１４５を備え
たクロック変換部(2)１５８、垂直画素ずらし処理回路
１３６と水平画素ずらし処理回路１０８とクロック変換
部(2)１５８を備えたディジタル信号処理回路(6)１５
７、クロック変換部(2)１５８を制御するクロック変換
制御回路１６１、ディジタル信号処理回路(6)１５７の
出力信号を記録再生するフィールドメモリ回路１４７、
フィールドメモリ回路１４７を制御するフィールドメモ
リ制御回路１４８、クロック変換制御回路１６１とフィ
ールドメモリ制御回路１４８と選択回路１６２を含むシ
ステム全体を総合的に制御するシステム制御回路１６３
を含んで構成されている。The image pickup apparatus with a function of creating a plurality of images according to the present embodiment has a clock conversion unit (2) 158 provided with a clock conversion front FLT 159, a selector circuit 160 and a clock conversion processing circuit (4) 145, and vertical pixel shift processing. Digital signal processing circuit (6) 15 including circuit 136, horizontal pixel shift processing circuit 108, and clock conversion unit (2) 158
7, a clock conversion control circuit 161 for controlling the clock conversion unit (2) 158, a field memory circuit 147 for recording and reproducing the output signal of the digital signal processing circuit (6) 157,
A system control circuit 163 that comprehensively controls the entire system including a field memory control circuit 148 that controls the field memory circuit 147, a clock conversion control circuit 161, a field memory control circuit 148, and a selection circuit 162.
It is configured to include.

【０１３１】以上のように構成された第６の実施の形態
の複数画像作成機能付き撮像装置について説明する。図
２６と同様に、撮像素子部１３１において水平画素ずら
し部１０２と垂直画素ずらし部１３２を経て出力される
Ｒ，Ｇ，Ｂの複数の出力信号はアナログ信号処理回路１
０５及びＡ/Ｄ変換回路１０６を経てディジタル信号と
なる。このディジタル信号はディジタル信号処理回路
(6)１５７において、垂直画素ずらし処理回路１３８，
水平画素ずらし処理回路１０８及びクロック変換部(2)
１５８を経て輝度信号処理及び色信号処理され輝度信号
（Ｙ１，Ｙ３）と色信号（Ｃ１，Ｃ３）が出力される。
この出力信号はフィールドメモリ回路１４７にて書き込
み読み出し処理後に前記ディジタル信号処理回路(6)の
出力信号と共に選択回路１６２に入力される。An image pickup apparatus having a plurality of images creating function of the sixth embodiment configured as described above will be described. Similar to FIG. 26, the plurality of R, G, and B output signals output via the horizontal pixel shift unit 102 and the vertical pixel shift unit 132 in the image pickup device unit 131 are the analog signal processing circuit 1.
It becomes a digital signal through 05 and the A / D conversion circuit 106. This digital signal is a digital signal processing circuit
(6) In 157, the vertical pixel shift processing circuit 138,
Horizontal pixel shift processing circuit 108 and clock conversion unit (2)
Through 158, luminance signal processing and color signal processing are performed, and luminance signals (Y1, Y3) and color signals (C1, C3) are output.
This output signal is input to the selection circuit 162 together with the output signal of the digital signal processing circuit (6) after writing / reading processing in the field memory circuit 147.

【０１３２】次に図２８におけるクロック変換部(2)１
５８の動作について説明する。クロック変換部(2)１５
８では、図２８と同様に４画面等複数の画像信号を得る
場合はセレクタ回路１６０はクロック変換前置ＦＬＴ１
５９のスルー側を選択し、以下クロック変換処理回路
(4)１４５において図２７で示した第４の実施の形態に
おける複数画像作成機能付き撮像装置と同様の処理を行
う。Next, the clock conversion unit (2) 1 in FIG.
The operation of 58 will be described. Clock converter (2) 15
8, in the case of obtaining a plurality of image signals such as four screens as in FIG. 28, the selector circuit 160 uses the clock conversion front FLT1.
The through side of 59 is selected, and the following clock conversion processing circuit
(4) At 145, the same processing as that performed by the image pickup apparatus with a multiple image creation function according to the fourth embodiment shown in FIG. 27 is performed.

【０１３３】他方通常の動画撮影の場合は毎フィールド
の画像を得る必要が有り、またクロック変換処理回路
（４）１１８において２ｆｃｋレートの画像信号をｆｃ
ｋレートで出力する場合、折り返し（モワレ）信号が発
生するため帯域制限のためのＦＬＴ処理が必要になるの
で、セレクタ回路１６０はクロック変換前置ＦＬＴ１５
９経由側を選択し、クロック変換処理回路（４）１４５
においてはクロック変換制御回路１６１の内挿比制御に
従ってｆｃｋレートでの２系統の画像を出力する。ま
た、この場合の複数画面作成時も個々の画面には折り返
し信号が発生するが、折り返し成分の位相が作成画面毎
で反転しているため合成処理により折り返し成分は除去
される。On the other hand, in the case of normal moving image shooting, it is necessary to obtain an image for each field, and the clock conversion processing circuit (4) 118 outputs an image signal of 2 fck rate to fc.
In the case of outputting at the k rate, since a folded (moire) signal is generated, FLT processing for band limitation is necessary.
9 Select the via side, and clock conversion processing circuit (4) 145
In, the two systems of images at the fck rate are output according to the interpolation ratio control of the clock conversion control circuit 161. In addition, a folding signal is generated in each screen even when a plurality of screens are created in this case, but since the phase of the folding component is inverted in each created screen, the folding component is removed by the combining process.

【０１３４】次にクロック変換部（２）１５８の出力信
号（Ｙ１，Ｃ１）及び（Ｙ３，Ｃ３）は、４画面の画像
信号を得る場合においては、例えばフィールドメモリ回
路１４７が４フィールド分（＝２フレーム分）のメモリ
容量を有する時、同一被写体に相当する複数画面分の画
像信号を２フィールド期間かけて全て記録し、必要なタ
イミングに選択回路１６２を経て高画質静止画合成用信
号として出力される。他方通常の動画撮影の場合におい
ては選択回路１６２を経て連続フィールドの画像信号と
して出力される。Next, when the output signals (Y1, C1) and (Y3, C3) of the clock conversion unit (2) 158 are to obtain the image signals of four screens, for example, the field memory circuit 147 outputs four fields (= When the memory capacity is 2 frames), the image signals for a plurality of screens corresponding to the same subject are all recorded over a 2-field period, and output as a high-quality still image synthesizing signal through the selection circuit 162 at a necessary timing. To be done. On the other hand, in the case of normal moving image shooting, it is output as a continuous field image signal through the selection circuit 162.

【０１３５】以上のように本実施の形態では水平画素ず
らし部１０２、垂直画素ずらし部１３２、及び水平画素
ずらし処理回路１０８と垂直画素ずらし処理回路１３６
とクロック変換前置ＦＬＴ１５９とセレクタ回路１６０
とクロック変換処理回路(4)１４５を備えたディジタル
信号処理回路(6)１５７とを備えることにより、出力ク
ロック周波数レートで動画撮影時には折り返し信号のな
い動画像を得、静止画撮影時には内挿処理等を施されて
いない画質劣化の無い４画面の画像を４フィールド期間
かけて順次出力することが可能である。As described above, in the present embodiment, the horizontal pixel shift unit 102, the vertical pixel shift unit 132, the horizontal pixel shift processing circuit 108, and the vertical pixel shift processing circuit 136.
And clock conversion front FLT 159 and selector circuit 160
And a digital signal processing circuit (6) 157 having a clock conversion processing circuit (4) 145 are provided to obtain a moving image with no aliasing signal when shooting a moving image at the output clock frequency rate, and an interpolation process when shooting a still image. It is possible to sequentially output images of four screens which have not been subjected to the above and have no image quality deterioration over a period of four fields.

【０１３６】なお、前記第５及び第６の実施の形態にお
ける複数画像作成機能付き撮像装置はそれぞれ第２及び
第４の実施の形態における複数画像作成機能付き撮像装
置に対して動画撮影時及び静止画撮影時において高画質
な画像を得ることができるようにしたものであるが、第
１及び第３の実施の形態における複数画像作成機能付き
撮像装置に対しても同様に同じ効果を得ることは可能で
ある。The image pickup apparatus with a plural image creation function in the fifth and sixth embodiments is different from the image pickup apparatus with a plural image creation function in the second and fourth embodiments, respectively, at the time of shooting a moving image and at the time of still image shooting. Although a high-quality image can be obtained at the time of image capturing, the same effect can be obtained for the image pickup apparatus with a plurality of image creation functions according to the first and third embodiments. It is possible.

【０１３７】図３０は本発明の第２の基本的な実施の形
態における複数画像作成機能付き撮像装置及び撮像シス
テムのブロック図を示すものである。図３０のように、
複数画像作成機能付き撮像装置は高密度映像信号作成手
段２０１、画像分割手段２０２、画像出力手段２０３、
画像合成情報作成手段２０４、画像合成手段２０５を含
んで構成されている。FIG. 30 is a block diagram of an image pickup apparatus and an image pickup system with a plural image creating function according to the second basic embodiment of the present invention. As shown in Figure 30,
The image pickup apparatus with a function of creating a plurality of images includes a high-density video signal creating means 201, an image dividing means 202, an image outputting means 203,
The image synthesis information creating means 204 and the image synthesizing means 205 are included.

【０１３８】以上のように構成された第２の基本的な実
施の形態における複数画像作成機能付き撮像装置におい
ては、高密度映像信号作成手段２０１で作成された映像
信号を画像分割手段２０２にて分割し画像出力手段２０
３によって出力する。この時高密度映像信号作成手段２
０１で作成された映像信号が画像出力手段２０３の出力
サンプリング周波数レートの映像信号より高密度である
場合は、画像分割され出力サンプリング周波数レートで
出力される複数の映像信号を合成することで高画質映像
を作成可能である。またこの時画像合成情報作成手段２
０４が画像分割手段２０２及び画像出力手段２０３での
画像の分割及び出力に関する情報を作成し出力すること
によって、画像合成手段２０５では操作性よく複数の映
像信号を合成し高画質映像を作成可能である。以下図３
０で示した第２の基本的な実施の形態における複数画像
作成機能付き撮像装置の具体的説明を行う。In the image pickup apparatus with a plurality of image forming functions according to the second basic embodiment configured as described above, the image signal generated by the high density image signal generating means 201 is processed by the image dividing means 202. Divided image output means 20
Output by 3. At this time, the high-density video signal creating means 2
When the video signal created in 01 has a higher density than the video signal of the output sampling frequency rate of the image output means 203, a high image quality is obtained by synthesizing a plurality of video signals divided into images and output at the output sampling frequency rate. Video can be created. Further, at this time, the image composition information creating means 2
04 creates and outputs information related to image division and output by the image dividing unit 202 and the image output unit 203, and the image combining unit 205 can operably combine a plurality of video signals to create a high-quality image. is there. Figure 3 below
A specific description will be given of the image pickup apparatus with a multiple image generation function in the second basic embodiment shown by 0.

【０１３９】（第７の実施の形態）図３１は本発明の第
７の実施の形態における複数画像作成機能付き撮像装置
のブロック図を示すものである。図３１において図２９
と共通部分は同一番号で示し、異なる部分を中心に説明
する。(Seventh Embodiment) FIG. 31 is a block diagram of an image pickup apparatus having a plurality of images creating function according to a seventh embodiment of the present invention. 29 in FIG.
Common parts are indicated by the same numbers, and different parts will be mainly described.

【０１４０】本実施の形態における複数画像作成機能付
き撮像装置は、図２９で示した撮像素子部１３１から選
択回路１６２と出力画像制御回路１６３とシステム制御
回路１６４で構成されている撮像部１６５と、記録処理
回路１６６、メモリ回路１６７、記録媒体１６８、再生
処理回路１６９、再生画像と撮影画像を選択する選択回
路１７０、記録処理回路１６６と再生処理回路１６９を
制御する記録再生制御回路１７１、これら記録処理回路
１６６から記録再生制御回路１７１までで構成されてい
る記録再生部１７２と、画像合成処理回路１７３、メモ
リ回路１７４、画像合成処理回路１７３及びメモリ回路
１７４を制御する画像合成制御回路１７５、これら画像
合成処理回路１７３から画像合成制御回路１７５までで
構成されている画像合成部１７６を含んで構成されてい
る。The image pickup apparatus with a plural image forming function according to the present embodiment includes an image pickup section 165 including a selection circuit 162, an output image control circuit 163, and a system control circuit 164 from the image pickup element section 131 shown in FIG. A recording processing circuit 166, a memory circuit 167, a recording medium 168, a reproduction processing circuit 169, a selection circuit 170 for selecting a reproduction image and a captured image, a recording / reproduction control circuit 171 for controlling the recording processing circuit 166 and the reproduction processing circuit 169, and these. A recording / reproducing unit 172 composed of a recording processing circuit 166 to a recording / reproducing control circuit 171, an image combining processing circuit 173, a memory circuit 174, an image combining control circuit 175 for controlling the image combining processing circuit 173 and the memory circuit 174, The image composed of these image composition processing circuit 173 to image composition control circuit 175. It is configured to include a synthesis section 176.

【０１４１】この構成においては、撮像素子部１３１か
らＡ/Ｄ変換回路１０６と水平画素ずらし処理回路１０
８と垂直画素ずらし処理回路１３６が高密度の映像信号
を得る手段、クロック変換処理回路(4)１４５とクロッ
ク変換制御回路１６１が複数の画像に分割する分割手
段、フィールドメモリ回路１４７とフィールドメモリ制
御回路１４８と選択回路１６２と出力画像制御回路１６
３が画像出力手段、システム制御回路１６４が画像合成
情報作成手段、画像合成部１７６が画像合成手段に相当
する。In this configuration, the A / D conversion circuit 106 and the horizontal pixel shift processing circuit 10 are separated from the image pickup device section 131.
8 and the vertical pixel shift processing circuit 136 obtains a high-density video signal, the clock conversion processing circuit (4) 145 and the clock conversion control circuit 161 divides the image into a plurality of images, the field memory circuit 147 and the field memory control. Circuit 148, selection circuit 162, and output image control circuit 16
3 corresponds to an image output unit, the system control circuit 164 corresponds to an image composition information creating unit, and the image composition unit 176 corresponds to an image composition unit.

【０１４２】以上のように構成された第７の実施の形態
の複数画像作成機能付き撮像装置について図２９と大き
く異なる点を中心に説明する。The image pickup apparatus having a plurality of images forming function of the seventh embodiment configured as described above will be described focusing on the points that are largely different from those in FIG.

【０１４３】まず撮像部１６５においては、システム制
御回路１６４に制御される出力画像制御回路１６３を備
えフィールドメモリ制御回路１４８及び選択回路１６２
を制御する。次に記録再生部１７２において、記録処理
回路１６６は撮像部１６５からの撮像画像信号（Ｙ７、
Ｃ７）及びシステム制御回路１６４からの撮像画像情報
（Ｓ１）に対しメモリ回路１６７を使用して記録に必要
な信号処理を行い、記録媒体１６８に記録する。また再
生処理回路１６９はメモリ回路１６７を使用して記録媒
体１６８に記録された画像データから再生画像信号（Ｙ
８、Ｃ８）及び再生画像情報（Ｓ２）を作成する。これ
ら撮像画像信号及び撮像画像情報と再生画像信号及び再
生画像情報は選択回路１７０を経て記録再生部出力信号
（Ｙ９、Ｃ９、Ｓ３）と成る。更に画像合成部１７６で
は、記録再生部１７２の出力信号（Ｙ９、Ｃ９、Ｓ３）
のうち画像情報Ｓ３は画像合成制御回路１７５に入力さ
れ、画像信号（Ｙ９、Ｃ９）は画像合成処理回路１７３
において画像合成制御回路１７５からの制御によりメモ
リ回路１７４を使用して画像の合成を行う。First, the image pickup section 165 includes an output image control circuit 163 controlled by the system control circuit 164, a field memory control circuit 148 and a selection circuit 162.
To control. Next, in the recording / playback unit 172, the recording processing circuit 166 causes the captured image signal (Y7,
C7) and the captured image information (S1) from the system control circuit 164 are subjected to signal processing necessary for recording using the memory circuit 167 and recorded in the recording medium 168. Also, the reproduction processing circuit 169 uses the memory circuit 167 to reproduce the reproduction image signal (Y) from the image data recorded on the recording medium 168.
8, C8) and reproduced image information (S2) are created. The picked-up image signal and picked-up image information, the reproduced image signal and the reproduced image information become a recording / reproducing unit output signal (Y9, C9, S3) through the selection circuit 170. Further, the image synthesizing unit 176 outputs the output signals (Y9, C9, S3) of the recording / reproducing unit 172.
The image information S3 is input to the image synthesis control circuit 175, and the image signals (Y9, C9) are output to the image synthesis processing circuit 173.
In step (1), the image is synthesized using the memory circuit 174 under the control of the image synthesis control circuit 175.

【０１４４】このような構成のもと、撮像部１６５にお
いてディジタル信号処理回路（６）では前記第６の実施
の形態において示したように、動画撮影時には出力クロ
ックの周波数レートで折り返し信号のない１フィールド
単位の画像が出力され、一方静止画撮影時には内挿処理
等を施されていない画質劣化の無い２系統の画像（Ｙ
１，Ｃ１）と（Ｙ３，Ｃ３）が、２フィールド期間かけ
て計４画面分出力される。With such a configuration, in the digital signal processing circuit (6) in the image pickup section 165, as shown in the sixth embodiment, when the moving image is picked up, there is no aliasing signal at the output clock frequency rate. An image of a field unit is output, while an image of two systems (Y
1, C1) and (Y3, C3) are output for a total of four screens over a two-field period.

【０１４５】この計４画面分の画像信号を、先のフィー
ルド時に出力される（Ｙ１１，Ｃ１１）、（Ｙ３１，Ｃ
３１）と後のフィールド時に出力される（Ｙ１２，Ｃ１
２）、（Ｙ３２，Ｃ３２）とすると、フィールドメモリ
制御回路１４８、選択回路１６２及び出力画像制御回路
１６３は例えば以下のように動作する。The image signals for four screens in total are output in the previous field (Y11, C11), (Y31, C).
31) and is output in the subsequent field (Y12, C1)
2) and (Y32, C32), the field memory control circuit 148, the selection circuit 162, and the output image control circuit 163 operate as follows, for example.

【０１４６】第１の動作例としては、まず第１のフィー
ルド時において撮像画像信号（Ｙ７、Ｃ７）として（Ｙ
１１，Ｃ１１）を出力すると共に（Ｙ３１，Ｃ３１）を
フィールドメモリ１４７に記録する。次に第２のフィー
ルド時において撮像画像信号（Ｙ７、Ｃ７）として（Ｙ
１２，Ｃ１２）を出力すると共に（Ｙ３２，Ｃ３２）を
フィールドメモリ１４７に記録する。その後第３のフィ
ールド時に撮像画像信号（Ｙ７、Ｃ７）としてフィール
ドメモリ１４７に記録されている（Ｙ３１，Ｃ３１）を
出力し、第４のフィールド時に撮像画像信号（Ｙ７、Ｃ
７）としてフィールドメモリ１４７に記録されている
（Ｙ３２，Ｃ３２）を出力する。またこの時、システム
制御回路は撮像画像情報（Ｓ１）として各フィールド時
において出力画像の空間的位置情報を出力する。As a first operation example, first, as a picked-up image signal (Y7, C7) (Y
11 and C11) are output and (Y31, C31) is recorded in the field memory 147. Next, in the second field, as a captured image signal (Y7, C7) (Y
12 and C12) are output and (Y32, C32) is recorded in the field memory 147. After that, (Y31, C31) recorded in the field memory 147 is output as a picked-up image signal (Y7, C7) in the third field, and the picked-up image signal (Y7, C31) is output in the fourth field.
(7), (Y32, C32) recorded in the field memory 147 is output. At this time, the system control circuit outputs the spatial position information of the output image in each field as the captured image information (S1).

【０１４７】この動作により、撮像部１６５内のフィー
ルドメモリ回路１４７は２フィールド画像分のメモリ容
量を有すれば良く、記録再生部１７２においては１フィ
ールド期間に１フィールド画面の画像信号に対して記録
に必要な処理を順次４フィールド期間かけて行い記録媒
体に高画質静止画用画像として計４フィールド画像を記
録すればよい。また、画像合成部１７６においては記録
媒体１６８から高画質静止画用画像である４フィールド
の再生信号（Ｙ８、Ｃ８）と再生画像情報（Ｓ２）を入
力することで、前記図２４に示した４画面合成が可能で
あり、また選択回路１７０が撮像画像信号（Ｙ７、Ｃ
７）及び撮像画像情報を（Ｓ１）を選択している場合
も、撮像部からの４フィールド期間の高画質静止画用画
像と撮像画像情報を１フィールド期間に１フィールド画
面の画像信号に対して合成に必要な処理を順次４フィー
ルド期間かけて実施すれば良い。By this operation, the field memory circuit 147 in the image pickup section 165 has only to have a memory capacity for two field images, and the recording / reproducing section 172 records the image signal of one field screen in one field period. It is sufficient to sequentially perform the processing required for 4 field periods and record a total of 4 field images as a high quality still image on the recording medium. Further, in the image synthesizing unit 176, by inputting the reproduction signals (Y8, C8) of four fields and the reproduced image information (S2), which are images for high quality still images, from the recording medium 168, 4 shown in FIG. Screen composition is possible, and the selection circuit 170 causes the picked-up image signals (Y7, C
7) and also when (S1) is selected as the captured image information, the high-quality still image and the captured image information in the 4-field period from the image capturing unit with respect to the image signal of the 1-field screen in the 1-field period. The processing required for composition may be sequentially performed over a four-field period.

【０１４８】また第２の動作例としては、画像合成制御
回路１７５はシステム制御回路１６４あるいは記録再生
制御回路１７１と連動することによって撮像部１６５あ
るいは記録再生部１７２から画像合成処理回路１７３で
の合成処理に必要な撮影画像信号（Ｙ７、Ｃ７）あるい
は再生信号（Ｙ８、Ｃ８）を必要なタイミングに得るこ
とが可能である。As a second operation example, the image synthesizing control circuit 175 works in conjunction with the system control circuit 164 or the recording / reproducing control circuit 171, so that the image synthesizing section 172 or the recording / reproducing section 172 synthesizes in the image synthesizing processing circuit 173. It is possible to obtain the photographed image signal (Y7, C7) or the reproduction signal (Y8, C8) required for the processing at the required timing.

【０１４９】この動作により、例えば水平方向高解像度
静止画を作成する場合は、前記（Ｙ１１，Ｃ１１）と
（Ｙ１２，Ｃ１２）あるいは（Ｙ３１，Ｃ３１）と（Ｙ
３２，Ｃ３２）を用いて２フィールド期間かけて合成す
ればよく、また垂直方向高解像度静止画を作成する場合
は、前記（Ｙ１１，Ｃ１１）と（Ｙ３１，Ｃ３１）ある
いは（Ｙ１２，Ｃ１２）と（Ｙ３２，Ｃ３２）を用いて
２フィールド期間かけて合成すればよく、水平及び垂直
方向高解像度静止画を作成する場合は、前記（Ｙ１１，
Ｃ１１）、（Ｙ３１，Ｃ３１）、（Ｙ１２，Ｃ１２）、
（Ｙ３２，Ｃ３２）の４画像を用いて４フィールド期間
かけて合成すればよい。以上のように本実施の形態で
は、撮像部において水平画素ずらし部１０２、垂直画素
ずらし部１３２、ディジタル信号処理回路（６）１５
７、出力画像制御回路１６３等を備えることにより、高
画質静止画を合成するのに必要な画像を適したタイミン
グに出力することができ、記録再生部での高画質静止画
用画像の記録または画像合成部での高画質静止画用画像
合成を行うことが可能である。By this operation, for example, when a high-resolution horizontal direction still image is created, (Y11, C11) and (Y12, C12) or (Y31, C31) and (Y
32, C32) for two field periods, and when a high resolution still image in the vertical direction is created, (Y11, C11) and (Y31, C31) or (Y12, C12) and (Y12, C12) are used. Y32, C32) may be combined for two field periods, and when a high-resolution still image in the horizontal and vertical directions is created, (Y11,
C11), (Y31, C31), (Y12, C12),
The four images of (Y32, C32) may be used and combined for four field periods. As described above, in the present embodiment, the horizontal pixel shift unit 102, the vertical pixel shift unit 132, and the digital signal processing circuit (6) 15 in the imaging unit.
7. By including the output image control circuit 163 and the like, it is possible to output an image necessary for synthesizing a high-quality still image at an appropriate timing, and record or record an image for high-quality still image in the recording / reproducing unit. It is possible to perform high-quality still image image composition in the image composition unit.

【０１５０】なお、前記第７の実施の形態における複数
画像作成機能付き撮像装置は第６の実施の形態における
複数画像作成機能付き撮像装置に対して記録再生部と画
像合成部と連動して高画質静止画画像を操作性よく合成
できるようにしたものであるが、その他の実施の形態に
おける複数画像作成機能付き撮像装置に対しても同様に
記録再生部と画像合成部と連動して同じ効果を得ること
は可能である。It should be noted that the image pickup apparatus with a plural image creation function in the seventh embodiment is higher than the image pickup apparatus with a plural image creation function in the sixth embodiment in conjunction with the recording / reproducing section and the image synthesizing section. Although the image quality still image can be synthesized with good operability, the same effect can be obtained by interlocking the recording / reproducing unit and the image synthesizing unit with respect to the image pickup apparatus with a plurality of image creating functions according to other embodiments. It is possible to get

【０１５１】また、前記第７の実施の形態における複数
画像作成機能付き撮像装置においては、撮像部からの高
画質静止画合成用の画像を、記録再生部で記録媒体に記
録し後に再生する場合を説明したが、これに限るもので
なく例えば記録処理または再生処理に使用するメモリ回
路を一時保存用メモリとして高画質静止画合成用の画像
を必要なタイミングまで記録する使用方法でも同じ効果
を得ることは可能である。Further, in the image pickup apparatus with a plural image forming function in the seventh embodiment, when the image for high-quality still image combination from the image pickup section is recorded on the recording medium by the recording / reproducing section and then reproduced. However, the present invention is not limited to this, and the same effect can be obtained by using a memory circuit used for recording processing or reproduction processing as a temporary storage memory for recording an image for high-quality still image composition to a required timing. It is possible.

【０１５２】また記録再生部の構成例として、記録処理
及び再生処理で同じメモリ回路を使用する構成の場合を
説明したが、これに限るものでなく異なるメモリ回路を
使用する構成でもよいことは明らかである。Further, as the configuration example of the recording / reproducing section, the case where the same memory circuit is used for the recording process and the reproducing process has been described, but it is not limited to this, and it is clear that different memory circuits may be used. Is.

【０１５３】また画像合成部として、画像合成制御回
路，画像合成処理回路，メモリ回路を有する構成の場合
を説明したが、これに限るものでなく画像取り込み手段
とメモリ手段と信号処理及び制御手段を備えていればよ
く、一般的なパーソナルコンピュータ等でも同等の効果
を得ることは可能である。言い換えれば、画像合成部は
撮像装置に内蔵せず分離しているシステムを構成するこ
とも可能である。The case where the image synthesizing unit has an image synthesizing control circuit, an image synthesizing processing circuit, and a memory circuit has been described. However, the image synthesizing unit is not limited to this. It suffices to have it, and it is possible to obtain the same effect even with a general personal computer or the like. In other words, it is possible to configure a system in which the image synthesizing unit is not built in the imaging device but is separated.

【０１５４】なお、前記実施の形態では水平画素ずらし
処理回路の出力信号として、輝度信号（Ｙ）１系統と色
信号（Ｃ）１系統（４：２：２形式）の場合を示し、ク
ロック変換処理回路ではこの輝度信号（Ｙ）及び色信号
（Ｃ）を共に水平方向に２分割する場合を示したが、こ
れに限るものでなく例えば、輝度信号と色信号に対する
人間の目の解像度の差から高画質静止画合成用の複数画
像の作成は輝度信号だけとし、色信号は同一画像の信号
を置換して使用することも考えられる。In the above embodiment, the case where the output signal of the horizontal pixel shift processing circuit is one system of luminance signal (Y) and one system of color signal (C) (4: 2: 2 format) is shown. In the processing circuit, the case where both the luminance signal (Y) and the color signal (C) are divided into two in the horizontal direction has been shown, but the present invention is not limited to this, and for example, the difference in the resolution of the human eye for the luminance signal and the color signal. Therefore, it is conceivable that only a luminance signal is used to create a plurality of images for high-quality still image composition, and the color signals are used by replacing the signals of the same image.

【０１５５】なお、前記実施の形態で示したようにクロ
ック変換処理回路を内挿処理回路と内挿制御回路とＲＡ
ＭとＲＡＭ制御回路を含む構成とすることにより、ＲＡ
ＭのＷ−ＣＬＫとＲ−ＣＬＫが同一周波数の場合はクロ
ック周波数比が画像の拡大及び圧縮処理の倍率比となり
ズーム処理回路として機能する。またＲＡＭのＷ−ＣＬ
ＫとＲ−ＣＬＫが異なる場合においても、実際のクロッ
ク周波数比と所望のズーム処理比の積をクロック周波数
比として用いることでクロック変換処理とズーム処理を
同時に実現することが可能である。As described in the above embodiment, the clock conversion processing circuit includes the interpolation processing circuit, the interpolation control circuit, and the RA.
By including the M and the RAM control circuit, the RA
When the W-CLK and the R-CLK of M have the same frequency, the clock frequency ratio becomes a magnification ratio of image expansion and compression processing, and functions as a zoom processing circuit. RAM W-CL
Even when K and R-CLK are different, it is possible to realize the clock conversion process and the zoom process at the same time by using the product of the actual clock frequency ratio and the desired zoom process ratio as the clock frequency ratio.

【０１５６】また、内挿処理として１次内挿の場合を説
明したが、これに限るものでなく２次内挿あるいは畳み
込み積分による内挿等でもよい。Further, the case of linear interpolation has been described as the interpolation processing, but the invention is not limited to this, and secondary interpolation or interpolation by convolutional integration may be used.

【０１５７】さらに、前記実施の形態ではクロック変換
処理回路を内挿処理回路と内挿制御回路とＲＡＭとＲＡ
Ｍ制御回路を含む構成とする場合を示したが、これに限
るものでなく例えばクロック変換比が２：１の場合にお
いては入力画像の奇数番目信号または偶数番目信号を単
に間引きサンプリングする構成でもよいことは明らかで
ある。Further, in the above embodiment, the clock conversion processing circuit is composed of the interpolation processing circuit, the interpolation control circuit, the RAM and the RA.
Although the configuration including the M control circuit is shown, the configuration is not limited to this. For example, when the clock conversion ratio is 2: 1, the configuration may be such that the odd-numbered signal or the even-numbered signal of the input image is simply thinned and sampled. That is clear.

【０１５８】また、前記実施の形態では出力信号のサン
プリング周波数とは異なるサンプリング周波数の信号を
入力する手段の一例として、出力信号の倍密度の信号を
入力する手段である水平方向では水平画素ずらし部＋水
平画素ずらし処理の場合を、垂直方向では垂直画素ずら
し部＋垂直画素ずらし処理の場合を説明したが、これに
限るものでなく、例えばＸＧＡ（水平１０２４×垂直７
６８）の画像をＶＧＡ画像（水平６４０×垂直４８０）
として出力するシステムやプログレッシブ画像（垂直４
８０ライン）をインタレース画像（垂直２４０ライン）
として出力するシステムにおいても同等の効果を得るこ
とは可能である。Further, in the above embodiment, as an example of means for inputting a signal having a sampling frequency different from the sampling frequency of the output signal, a horizontal pixel shift unit in the horizontal direction, which is means for inputting a signal having a double density of the output signal. The case of the + horizontal pixel shift processing is described in the vertical direction as the vertical pixel shift section + the vertical pixel shift processing, but the present invention is not limited to this. For example, XGA (horizontal 1024 × vertical 7
68) image is a VGA image (horizontal 640 × vertical 480)
System and progressive images (vertical 4
80 lines) interlaced image (240 vertical lines)
It is possible to obtain the same effect in a system that outputs as.

【０１５９】[0159]

【発明の効果】以上のように本発明は、水平画素ずらし
部とクロック変換回路を備え、この構成により水平方向
に異なる空間的位相でサンプリングした同一時刻の２フ
ィールド分の画像を作成することにより、この２フィー
ルド画像から高画質静止画画像を合成することが可能で
ある。As described above, the present invention is provided with the horizontal pixel shift unit and the clock conversion circuit, and with this configuration , two samples at the same time sampled at different spatial phases in the horizontal direction are provided.
By creating an image of a field component, it is possible to synthesize a high-quality still image from the 2 field images.

【０１６０】また、本発明は、水平画素ずらし部と垂直
画素ずらし部とクロック変換回路を備え、この構成によ
り水平方向及び垂直方向に異なる空間的位相でサンプリ
ングした同一時刻の４フィールド分の画像を作成するこ
とにより、この４フィールド画像から高画質静止画画像
を合成することが可能である。Further, the present invention comprises a horizontal pixel shift section, a vertical pixel shift section, and a clock conversion circuit, and with this configuration, images of four fields at the same time sampled at different spatial phases in the horizontal and vertical directions are obtained. By creating it, it is possible to synthesize a high-quality still image from the four-field image.

【０１６１】また、少なくとも水平方向か垂直方向どち
らか一方の高密度映像信号を得る手段と、この高密度映
像信号の周波数帯域を制限するフィルター回路と、前記
フィルター回路入力信号と出力信号とを選択する選択回
路と、この選択回路出力信号に対しクロック変換を行う
クロック変換処理回路と、前記選択回路とクロック変換
処理回路を制御するクロック変換制御回路とを備え、こ
の構成によりクロック変換制御回路が動画モード時は選
択回路がフィルター回路出力信号を選択し前記クロック
変換処理回路が単一画像を得、クロック変換制御回路が
静止画モード時は前記選択回路がフィルター回路入力信
号を選択し前記クロック変換処理回路が異なる複数画像
を作成することにより、動画モード時は折り返し成分の
ない高画質動画像を得、静止画モード時は複数画像から
高画質静止画画像を合成することが可能である。Also, at least means for obtaining a high-density video signal in either the horizontal direction or the vertical direction, a filter circuit for limiting the frequency band of this high-density video signal, and the filter circuit input signal and output signal are selected. Selection circuit, a clock conversion processing circuit that performs clock conversion on the output signal of the selection circuit, and a clock conversion control circuit that controls the selection circuit and the clock conversion processing circuit. In the mode, the selection circuit selects the filter circuit output signal, the clock conversion processing circuit obtains a single image, and when the clock conversion control circuit is in the still image mode, the selection circuit selects the filter circuit input signal to perform the clock conversion processing. By creating multiple images with different circuits, high-quality moving images with no aliasing components in the movie mode Obtained, the still picture mode it is possible to synthesize a high-quality still image from multiple images.

【０１６２】また、本発明は、水平画素ずらし部と垂直
画素ずらし部とクロック変換回路と出力画像制御回路を
備え、この構成により水平方向及び垂直方向に異なる空
間的位相でサンプリングした最大４フィールドの画像を
作成し記録及び合成に適したタイミングに出力すること
により、高画質静止画画像を操作性よく合成することが
可能である。Further, the present invention is provided with a horizontal pixel shift section, a vertical pixel shift section, a clock conversion circuit and an output image control circuit, and with this configuration, a maximum of four fields sampled at different spatial phases in the horizontal and vertical directions. By creating an image and outputting it at a timing suitable for recording and composition, a high-quality still image can be combined with good operability.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の基本的な実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 1 is a block diagram of an image pickup apparatus with a multiple image generation function according to a basic embodiment of the present invention.

【図２】本発明の基本的な実施の形態における複数画像
作成機能付き撮像装置の基本的な第１の構成例を示すブ
ロック図である。FIG. 2 is a block diagram showing a first basic configuration example of an image pickup apparatus with a multiple image creation function according to a basic embodiment of the present invention.

【図３】本発明の基本的な実施の形態における複数画像
作成機能付き撮像装置の基本的な第２の構成例を示すブ
ロック図である。FIG. 3 is a block diagram showing a second basic configuration example of an image pickup apparatus with a multiple image creation function according to a basic embodiment of the present invention.

【図４】本発明の第１の実施の形態における複数画像作
成機能付き撮像装置のブロック図である。FIG. 4 is a block diagram of an image pickup apparatus with a multiple image creation function according to the first embodiment of the present invention.

【図５】同実施の形態における撮像素子部の水平画素ず
らしの動作を説明する概略図である。FIG. 5 is a schematic diagram illustrating an operation of horizontal pixel shifting of the image sensor section according to the same embodiment.

【図６】同実施の形態における水平画素ずらし処理回路
の動作を説明する概略図である。FIG. 6 is a schematic diagram illustrating an operation of a horizontal pixel shift processing circuit according to the same embodiment.

【図７】同実施の形態におけるクロック変換処理回路
(1)の一構成例を示すブロック図である。FIG. 7 is a clock conversion processing circuit in the same embodiment.
FIG. 3 is a block diagram showing a configuration example of (1).

【図８】クロック変換処理回路(1)における基本的内挿
処理回路の一構成例を示すブロック図である。FIG. 8 is a block diagram showing a configuration example of a basic interpolation processing circuit in the clock conversion processing circuit (1).

【図９】内挿処理回路の基本的動作を説明する概略図で
ある。FIG. 9 is a schematic diagram illustrating a basic operation of an interpolation processing circuit.

【図１０】同実施の形態における内挿処理回路の基本的
な構成例を示すブロック図である。FIG. 10 is a block diagram showing a basic configuration example of an interpolation processing circuit in the same embodiment.

【図１１】基本的構成例での内挿処理の動作を説明する
概略図である。FIG. 11 is a schematic diagram illustrating an operation of interpolation processing in the basic configuration example.

【図１２】基本的構成例での内挿処理の内挿係数制御例
を説明する概略図である。FIG. 12 is a schematic diagram illustrating an example of interpolation coefficient control of interpolation processing in the basic configuration example.

【図１３】同実施の形態における内挿係数制御回路の一
構成例を示すブロック図である。FIG. 13 is a block diagram showing a configuration example of an interpolation coefficient control circuit in the same embodiment.

【図１４】同実施の形態におけるクロック変換処理回路
(1)の一構成例を示す第２のブロック図である。FIG. 14 is a diagram showing a clock conversion processing circuit according to the same embodiment.
It is a 2nd block diagram which shows one structural example of (1).

【図１５】同実施の形態におけるクロック変換比率が
２：１の場合のクロック変換処理回路(1)の構成例を示
すブロック図である。FIG. 15 is a block diagram showing a configuration example of a clock conversion processing circuit (1) when the clock conversion ratio is 2: 1 in the embodiment.

【図１６】クロック変換比率が２：１の場合のクロック
変換処理回路(1)の構成例における出力信号の空間的位
置を示す関係図である。FIG. 16 is a relationship diagram showing a spatial position of an output signal in the configuration example of the clock conversion processing circuit (1) when the clock conversion ratio is 2: 1.

【図１７】クロック変換処理回路(1)における処理回路
(a)の動作概略図である。FIG. 17 is a processing circuit in the clock conversion processing circuit (1)
It is an operation schematic diagram of (a).

【図１８】クロック変換処理回路(1)における処理回路
(b)の動作概略図である。FIG. 18: Processing circuit in clock conversion processing circuit (1)
It is an operation schematic diagram of (b).

【図１９】同実施の形態における１系統出力機能を有す
る構成例を示すブロック図である。FIG. 19 is a block diagram showing a configuration example having a one-system output function in the same embodiment.

【図２０】本発明の第２の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 20 is a block diagram of an image pickup apparatus with a multiple image creation function according to a second embodiment of the present invention.

【図２１】同実施の形態におけるクロック変換処理回路
(2)の構成例を示す第２のブロック図である。FIG. 21 is a diagram showing a clock conversion processing circuit according to the embodiment.
It is a 2nd block diagram which shows the structural example of (2).

【図２２】本発明の第３の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 22 is a block diagram of an image pickup apparatus with a multiple image creation function according to a third embodiment of the present invention.

【図２３】同実施の形態におけるクロック変換処理回路
(3)の構成例を示すブロック図である。FIG. 23 is a diagram showing a clock conversion processing circuit according to the embodiment.
It is a block diagram showing a configuration example of (3).

【図２４】クロック変換処理回路(3)の構成例における
出力信号の空間的位置を示す関係図である。FIG. 24 is a relationship diagram showing a spatial position of an output signal in the configuration example of the clock conversion processing circuit (3).

【図２５】同実施の形態における１系統出力機能を有す
る構成例を示すブロック図である。FIG. 25 is a block diagram showing a configuration example having a one-system output function in the same embodiment.

【図２６】本発明の第４の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 26 is a block diagram of an image pickup apparatus with a multiple image creation function according to a fourth embodiment of the present invention.

【図２７】同実施の形態におけるクロック変換処理回路
(4)の構成例を示すブロック図である。FIG. 27 is a diagram showing a clock conversion processing circuit according to the same embodiment.
It is a block diagram showing a configuration example of (4).

【図２８】本発明の第５の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 28 is a block diagram of an image pickup apparatus with a multiple image creation function according to a fifth embodiment of the present invention.

【図２９】本発明の第６の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 29 is a block diagram of an image pickup apparatus with a multiple image creation function according to a sixth embodiment of the present invention.

【図３０】本発明の第２の基本的な実施の形態における
複数画像作成機能付き撮像装置のブロック図である。[Fig. 30] Fig. 30 is a block diagram of an image pickup apparatus with a multiple image generation function according to a second basic embodiment of the present invention.

【図３１】本発明の第７の実施の形態における複数画像
作成機能付き撮像装置のブロック図である。FIG. 31 is a block diagram of an image pickup apparatus with a multiple image creation function according to a seventh embodiment of the present invention.

【図３２】従来の静止画作成機能回路を含むビデオカメ
ラ等の撮像装置のブロック図である。FIG. 32 is a block diagram of an image pickup apparatus such as a video camera including a conventional still image creation function circuit.

【図３３】従来の擬似フレーム信号を用いた撮像装置の
ブロック図である。FIG. 33 is a block diagram of a conventional image pickup apparatus using a pseudo frame signal.

【図３４】従来の擬似フレーム信号を用いた撮像装置に
おける撮像素子部の垂直画素ずらしの動作を説明する概
略図である。[Fig. 34] Fig. 34 is a schematic diagram illustrating an operation of shifting vertical pixels of an image pickup element unit in an image pickup apparatus using a conventional pseudo frame signal.

【符号の説明】[Explanation of symbols]

１０１ 撮像素子部 １０２ 水平画素ずらし部 １０３ 撮像素子駆動回路 １０４ 駆動制御回路 １０５ アナログ信号処理回路 １０６ アナログ−ディジタル変換回路 １０７ ディジタル信号処理回路(1) １０８ 水平画素ずらし処理回路 １０９ クロック変換処理回路(1) １１０ クロック変換制御回路 １１１ エンコーダ(ａ) １１２ エンコーダ(ｂ) １１３ システム制御回路 ２０１ 高密度映像信号作成手段 ２０２ 画像分割手段 ２０３ 画像出力手段 ２０４ 画像合成情報作成手段 ２０５ 画像合成手段 101 Image sensor unit 102 Horizontal pixel shift unit 103 image sensor drive circuit 104 drive control circuit 105 Analog signal processing circuit 106 analog-digital conversion circuit 107 Digital signal processing circuit (1) 108 Horizontal pixel shift processing circuit 109 Clock conversion processing circuit (1) 110 Clock conversion control circuit 111 encoder (a) 112 encoder (b) 113 System control circuit 201 High-density video signal generation means 202 image segmentation means 203 image output means 204 image composition information creation means 205 image composition means

フロントページの続き (56)参考文献 特開 平８−172636（ＪＰ，Ａ) 特開 平３−93377（ＪＰ，Ａ) 特開 昭62−269488（ＪＰ，Ａ) 特開 平６−319144（ＪＰ，Ａ) 特開 平９−163388（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/09 Continuation of the front page (56) Reference JP-A-8-172636 (JP, A) JP-A-3-93377 (JP, A) JP-A-62-269488 (JP, A) JP-A-6-319144 (JP , A) JP-A-9-163388 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) H04N 9/09

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】異なる３つの色信号Ｃ１，Ｃ２及びＣ３を
得る手段と、前記色信号Ｃ１に対して前記色信号Ｃ２及
びＣ３の水平方向の位相を一定ピッチｈｐだけシフトさ
せる水平位相シフト部と、前記色信号Ｃ１と水平方向に
位相シフトされた色信号Ｃ２，Ｃ３から水平方向におい
て前記色信号C1，C2，C3の密度の倍密度の信号を得る水
平画素ずらし処理回路と、前記水平画素ずらし処理回路
出力信号に対し２：１の比率のクロック変換を行うクロ
ック変換処理回路と、前記クロック変換処理回路から前
記水平方向において倍密度の信号の１画素毎の２画像を
得るクロック変換制御回路を備えることを特徴とする撮
像システム。1. Three different color signals C1, C2 and C3 are provided.
Means for obtaining the color signal C2 and the color signal C1
And C3 in the horizontal direction are shifted by a fixed pitch hp.
And a horizontal phase shifter for setting the color signal C1 in the horizontal direction.
Smell horizontally from the phase-shifted color signals C2 and C3
Water to obtain a signal of double density of the color signals C1, C2, C3
Flat pixel shift processing circuit and horizontal pixel shift processing circuit
A clock that converts the output signal at a ratio of 2: 1.
Clock conversion processing circuit and the clock conversion processing circuit
2 images for each pixel of double density signal in the horizontal direction
An image pickup system comprising a clock conversion control circuit for obtaining . 【請求項２】異なる３つの色信号Ｃ１，Ｃ２及びＣ３を
得る手段と、前記色信号Ｃ１に対して前記色信号Ｃ２及
びＣ３の水平方向の位相を一定ピッチｈｐだけシフトさ
せる水平位相シフト部と、前記色信号Ｃ１に対して前記
色信号Ｃ２の垂直方向の位相を一定ピッチｖｐだけシフ
トさせる垂直位相シフト部と、前記色信号Ｃ１と水平及
び垂直方向に位相シフトされた色信号Ｃ２，Ｃ３からフ
レーム信号を構成する２つのフィールド信号の位置関係
にある擬似フレーム信号を得るフレーム処理回路と、前
記擬似フレーム信号から水平方向において前記色信号C
1，C2，C3の密度の倍密度信号を得る水平画素ずらし処
理回路と、前記水平画素ずらし処理された垂直方向及び
水平方向に倍密度の信号に対し２：１の比率のクロック
変換を行うクロック変換処理回路と、前記クロック変換
処理回路から前記水平方向において倍密度の信号の１画
素毎の画像を得るクロック変換制御回路を備えることを
特徴とする撮像システム。2. Three different color signals C1, C2 and C3
Means for obtaining the color signal C2 and the color signal C1
And C3 in the horizontal direction are shifted by a fixed pitch hp.
And a horizontal phase shifter for controlling the color signal C1.
The vertical phase of the color signal C2 is shifted by a constant pitch vp.
And a vertical phase shifter that controls the horizontal phase of the color signal C1.
And the color signals C2 and C3 that are vertically phase-shifted.
Positional relationship between the two field signals that make up the frame signal
And a frame processing circuit for obtaining a pseudo frame signal in
The color signal C in the horizontal direction from the pseudo frame signal
Horizontal pixel shift processing to obtain double density signal with density of 1, C2, C3
A logic circuit, and the horizontal pixel shift processing in the vertical direction and
2: 1 ratio clock for double density signal in horizontal direction
Clock conversion processing circuit for performing conversion, and the clock conversion
One image of double-density signal from the processing circuit in the horizontal direction
An image pickup system comprising a clock conversion control circuit for obtaining an image of each element. 【請求項３】異なる３つの色信号Ｃ１，Ｃ２及びＣ３を
得る手段は、複数の固体撮像素子から構成されているこ
とを特徴とする請求項１ないし２のいずれかに記載の撮
像システム。 3. Three different color signals C1, C2 and C3
The means for obtaining it must consist of multiple solid-state image sensors.
The imaging system according to any one of claims 1 to 2, wherein: 【請求項４】前記複数の固体撮像素子が、色信号Ｃ１を
得る第１の固体撮像素子と、色信号Ｃ２を得る第２の固
体撮像素子と、色信号Ｃ３を得る第３の固体撮像素子と
からなる請求項３に記載の撮像システム。4. The plurality of solid-state image pickup devices output a color signal C1.
A first solid-state image sensor for obtaining a color signal C2 and a second solid-state image sensor for obtaining a color signal C2.
A body imaging device and a third solid-state imaging device for obtaining a color signal C3
The imaging system according to claim 3, comprising: 【請求項５】異なる３つの色信号Ｃ１，Ｃ２，Ｃ３が３
つの色信号Ｒ，Ｇ，Ｂであることを特徴とする請求項１
ないし４のいずれかに記載の撮像システム。5. Three different color signals C1, C2, C3 are provided.
2. One color signal R, G, B.
The imaging system according to any one of 1 to 4 . 【請求項６】異なる３つの色信号Ｃ１，Ｃ２，Ｃ３が３
つの色信号Ｒ，Ｇ，Ｂであり、Ｃ１＝Ｇであることを特
徴とする請求項１ないし４のいずれかに記載の撮像シス
テム。6. Three different color signals C1, C2, C3
One color signal R, G, B, and C1 = G
The imaging system according to any one of claims 1 to 4, which is a characteristic .