JP3529401B2 - Integrated circuit - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、マイクロプロセッサ等
の集積回路における不良解析技術に関し、特に、マイク
ロプロセッサ等の集積回路が簡単な構成のユーザボード
（コンピュータシステム）上に搭載されている状態で、
集積回路に内蔵されているスキャン機能により内部フリ
ップ・フロップを観測可能とし、不良解析効率を向上さ
せた集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure analysis technique for an integrated circuit such as a microprocessor, and more particularly, in a state where the integrated circuit such as a microprocessor is mounted on a user board (computer system) having a simple structure. ,
The present invention relates to an integrated circuit in which an internal flip-flop can be observed by a scan function built in the integrated circuit and the failure analysis efficiency is improved.

【０００２】[0002]

【従来の技術】近年の集積回路では、その不良解析を容
易にするため、テスト容易化の手法を取り入れるのが一
般的になりつつある。テスト容易化の手法の１つに、集
積回路内のフリップ・フロップ（以下、Ｆ／Ｆと略記す
る）をスキャン化する方法がある。この手法を用いれ
ば、順序回路を組み合わせ回路に展開することができ、
任意のテストパターンを容易に設定することができる。
また、任意のＦ／Ｆの内容を容易に観測することも可能
である。2. Description of the Related Art In recent integrated circuits, it is becoming common to incorporate a test facilitation method in order to facilitate failure analysis. One of the methods for facilitating the test is a method of scanning a flip-flop (hereinafter abbreviated as F / F) in an integrated circuit. Using this technique, sequential circuits can be expanded into combinational circuits,
An arbitrary test pattern can be easily set.
It is also possible to easily observe the contents of any F / F.

【０００３】このようなスキャンテスト手法では、通
常、全てのスキャンＦ／Ｆを直列に接続してしまうと、
スキャンイン、スキャンアウトする際に膨大なクロック
数が必要となってしまうため、スキャンチェインを複数
に分けるパラレルスキャンの技術を用いる場合があっ
た。In such a scan test method, if all the scan F / Fs are normally connected in series,
Since a huge number of clocks are required for scan-in and scan-out, there is a case of using a parallel scan technology in which the scan chain is divided into a plurality of scan chains.

【０００４】また、集積回路の入出力の端子数を節約す
るために、スキャン機能で使用する端子と機械語命令で
使用する端子は共通になっている場合が多い。このた
め、コンピュータボード上でスキャン機能を用いた不良
解析が不可能となり、ＬＳＩテスタを使用しなければな
らない状況にある。Further, in order to save the number of input / output terminals of the integrated circuit, the terminals used for the scan function and the terminals used for the machine language instruction are often common. For this reason, failure analysis using the scan function on the computer board becomes impossible, and an LSI tester must be used.

【０００５】図５は、従来技術を説明するための集積回
路内のスキャンチェインの回路図である。スキャンチェ
インはｎ個のスキャンＦ／Ｆｆ１〜ｆｎからなり、スキ
ャン可能な構成となっている。FIG. 5 is a circuit diagram of a scan chain in an integrated circuit for explaining the conventional technique. The scan chain is composed of n pieces of scan F / Ff1 to fn and has a scannable configuration.

【０００６】また、図６は図５のスキャンチェインを用
いてスキャンテストを行なう場合の動作を説明するタイ
ミングチャートである。同図を用いて、第２クロック目
にスキャンチェイン（ｎ個のスキャンＦ／Ｆｆ１〜ｆ
ｎ）に保持されている内容を出力する場合について説明
する。尚、以下の説明では”Ｈ”レベルをアクティ
ブ、”Ｌ”レベルをディゼーブルとする。また、第２ク
ロック目に各スキャンＦ／Ｆｆ１〜ｆｎに保持されてい
るデータを、括弧”（）”をつけて表すことにする。例
えば、スキャンＦ／Ｆｆ１の内容はスキャンチェインの
１番目であるため（１）と表し、スキャンＦ／Ｆｆｎ−
１の内容はスキャンチェインのｎ−１番目であるため
（ｎ−１）と表す。FIG. 6 is a timing chart for explaining the operation when a scan test is performed using the scan chain of FIG. Using the same figure, at the second clock, the scan chain (n scans F / Ff1 to f
The case of outputting the contents held in n) will be described. In the following description, "H" level is active and "L" level is disable. Further, the data held in each scan F / F f1 to fn at the second clock is represented by brackets "()". For example, since the content of the scan F / Ff1 is the first in the scan chain, it is expressed as (1), and the scan F / Ffn-
Since the content of 1 is the (n-1) th scan chain, it is expressed as (n-1).

【０００７】先ず、第１クロックの途中でスキャン開始
の信号（被測定デバイスＤＵＴの入力端子より入力され
る信号）を”Ｈ”レベルにする。これにより、第２クロ
ック目の最初からスキャンＦ／Ｆｆ１の内容（１）が被
測定デバイスＤＵＴの出力端子よりスキャンアウトされ
る。次に第３クロック目では、ｉ番目のスキャンＦ／Ｆ
ｆｉからｉ−１番目のスキャンＦ／Ｆｆｉ−１に転送さ
れて、順次１ビットずつ内容がシフトされ、スキャンＦ
／Ｆｆ２の内容（２）が被測定デバイスＤＵＴの出力端
子よりスキャンアウトされる。以下、同様の操作を順次
行なって、最後に第ｎクロックでスキャンＦ／Ｆｆｎの
内容（ｎ）が被測定デバイスＤＵＴの出力端子よりスキ
ャンアウトされる。First, a scan start signal (a signal input from the input terminal of the device under test DUT) is set to "H" level during the first clock. As a result, the content (1) of the scan F / Ff1 is scanned out from the output terminal of the device under test DUT from the beginning of the second clock. Next, at the third clock, the i-th scan F / F
The data is transferred from fi to the (i−1) th scan F / Ffi−1, and the contents are sequentially shifted by 1 bit.
The content (2) of / Ff2 is scanned out from the output terminal of the device under test DUT. Thereafter, similar operations are sequentially performed, and finally, the contents (n) of the scan F / Ffn are scanned out from the output terminal of the device under test DUT at the nth clock.

【０００８】[0008]

【発明が解決しようとする課題】従って、従来の集積回
路では、不良解析を効率良く行なうためにスキャン機能
が内蔵されているが、スキャン機能を使用する際の端子
の定義は、通常の機械語命令で使用する際のそれと異な
っているため、スキャン機能を用いた集積回路の不良解
析はＬＳＩテスタを用いて行なわざるを得なかった。こ
のため、ＬＳＩテスタ以外ではせっかくのスキャン機能
を利用することができず、通常、ＬＳＩテスタは数千万
円以上のコストを要するので、不良解析のコストが増大
してしまうという問題があった。Therefore, the conventional integrated circuit has a built-in scan function in order to efficiently perform defect analysis. However, when the scan function is used, the definition of the terminal is a normal machine language. Since it is different from that used in the instruction, the failure analysis of the integrated circuit using the scan function had to be performed using the LSI tester. For this reason, the scan function cannot be used except for the LSI tester, and the LSI tester usually costs tens of millions of yen or more. Therefore, there is a problem that the cost of failure analysis increases.

【０００９】また、ＬＳＩテスタは専門の教育を行なっ
たオペレータしか操作することができず、集積回路を設
計した技術者が簡単に操作できないために、不良解析の
効率が低下してしまうという問題があった。Further, the LSI tester can be operated only by an operator who has specialized education, and the engineer who designed the integrated circuit cannot easily operate the LSI tester, resulting in a problem that the efficiency of failure analysis decreases. there were.

【００１０】本発明は、上記問題点を解決するもので、
その目的は、マイクロプロセッサ等の集積回路がユーザ
ボード（コンピュータシステム）上に搭載されている状
態で、集積回路に内蔵されているスキャン機能により内
部フリップ・フロップを観測でき、各種不良解析を効率
良く行なうことの可能な集積回路を提供することであ
る。The present invention solves the above problems,
The purpose is to enable internal flip-flops to be observed by the scan function built into the integrated circuit when the integrated circuit such as a microprocessor is mounted on the user board (computer system), and to efficiently analyze various failures. It is to provide an integrated circuit that can be performed.

【００１１】[0011]

【００１２】[0012]

【課題を解決するための手段】 本発明の第１の特徴は、
図１に示す如く、複数のスキャン可能なフリップ・フロ
ップｆ１〜ｆｎ及びＢ１〜Ｂｎからなるスキャンチェイ
ンＳを具備し、前記スキャンチェインＳをスキャン動作
させる時に、前記スキャンチェインＳを構成する一部の
フリップ・フロップＢ１〜Ｂｎに、当該集積回路外部に
スキャンアウトされるデータを保持し、前記スキャンデ
ータを保持する一部のフリップ・フロップＢ１〜Ｂｎ
は、機械語命令により、読み出し、書き込み、或いは読
み出し及び書き込みの両方が可能なレジスタファイルあ
り、前記スキャン動作の後に、前記一部のフリップ・フ
ロップから前記保持されたスキャンデータが前記機械語
命令により読み出されることである。 Means for Solving the Problems] A first aspect of the present invention,
As shown in FIG. 1, a scan chain S including a plurality of scannable flip-flops f1 to fn and B1 to Bn is provided, and a part of the scan chain S is configured when the scan chain S is operated for scanning. Some of the flip-flops B1 to Bn hold data to be scanned out to the outside of the integrated circuit and hold the scan data in the flip-flops B1 to Bn.
Is a register file that can be read, written, or both read and written by machine language instructions.
After the scanning operation, some of the flip-flops are
The stored scan data from the rop is the machine language
It is read by an instruction .

【００１３】本発明の第２の特徴は、図１に示す如く、
複数のスキャン可能なフリップ・フロップｆ１〜ｆｎ及
びＢ１〜ＢｎからなるスキャンチェインＳと、前記スキ
ャンチェインＳのスキャン動作開始のタイミングを指示
するスキャンタイミング指示手段４０とを具備し、前記
スキャンタイミング指示手段４０の指示により前記スキ
ャンチェインＳをスキャン動作させる時に、前記スキャ
ンチェインＳを構成する一部のフリップ・フロップＢ１
〜Ｂｎに、当該集積回路外部にスキャンアウトされるデ
ータを保持し、前記スキャンデータを保持する一部のフ
リップ・フロップＢ１〜Ｂｎは、機械語命令により、読
み出し、書き込み、或いは読み出し及び書き込みの両方
が可能なレジスタファイルあり、前記スキャン動作の後
に、前記一部のフリップ・フロップから前記保持された
スキャンデータが前記機械語命令により読み出されるこ
とである。The second feature of the present invention is as shown in FIG.
The scan timing instruction means includes a scan chain S composed of a plurality of scannable flip-flops f1 to fn and B1 to Bn, and a scan timing instruction means 40 for instructing the timing of starting the scan operation of the scan chain S. When a scan operation is performed on the scan chain S according to the instruction of 40, a part of the flip-flops B1 forming the scan chain S
.. to Bn hold data to be scanned out to the outside of the integrated circuit, and some of the flip-flops B1 to Bn holding the scan data are read, written, or both read and written by a machine language instruction. Ri Oh capable register file, after the scan operation
To the held from the part of the flip-flop
That is, the scan data is read by the machine language instruction .

【００１４】本発明の第３の特徴は、図１に示す如く、
複数のスキャン可能なフリップ・フロップｆ１〜ｆｎ及
びＢ１〜ＢｎからなるスキャンチェインＳと、前記スキ
ャンチェインＳのスキャン動作開始のタイミングを指示
するスキャンタイミング指示手段４０と、前記スキャン
チェインＳの長さを考慮して、スキャン動作終了のタイ
ミングを指示すると共に、機械語命令の起動を指示する
指示手段５０とを具備し、前記スキャンタイミング指示
手段４０の指示により前記スキャンチェインＳをスキャ
ン動作させる時に、前記スキャンチェインＳを構成する
一部のフリップ・フロップＢ１〜Ｂｎに、当該集積回路
外部にスキャンアウトされるデータを保持し、前記スキ
ャンデータを保持する一部のフリップ・フロップＢ１〜
Ｂｎは、前記指示手段５０の指示に基づき機械語命令に
より、読み出し、書き込み、或いは読み出し及び書き込
みの両方が行なわれるレジスタファイルであり、前記ス
キャン動作の後に、前記一部のフリップ・フロップから
前記保持されたスキャンデータが前記機械語命令により
読み出されることである。The third feature of the present invention is as shown in FIG.
A scan chain S including a plurality of scannable flip-flops f1 to fn and B1 to Bn, a scan timing instructing means 40 for instructing the timing of starting the scan operation of the scan chain S, and a length of the scan chain S are set. In consideration of the timing of ending the scan operation, an instruction unit 50 for instructing the start of the machine language instruction is provided, and when the scan operation of the scan chain S is performed by the instruction of the scan timing instruction unit 40, Some of the flip-flops B1 to Bn forming the scan chain S hold data to be scanned out to the outside of the integrated circuit and some of the flip-flops B1 to Bn hold the scan data.
Bn is the machine language instructions based on the instruction of the instruction means 50, Ri Oh read, write, or a register file both reading and writing is performed, the scan
After the can operation, some of the flip-flops
The held scan data is converted by the machine language instruction.
Is to be read .

【００１５】[0015]

【００１６】[0016]

【作用】本発明の第１、第２、第３、及び第４の特徴の
集積回路では、図１に示す如く、複数のスキャン可能な
フリップ・フロップｆ１〜ｆｎ及びＢ１〜Ｂｎからなる
スキャンチェインＳの内、一部のフリップ・フロップＢ
１〜Ｂｎに対して、スキャンタイミング指示手段４０の
指示によりスキャンチェインＳをスキャン動作させる時
に、当該集積回路外部にスキャンアウトされるべきデー
タを保持し、指示主段５０の指示に基づきマイクロ命
令、機械語命令、或いはマイクロ命令及び機械語命令の
両方により、読み出し、書き込み、或いは読み出し及び
書き込みの両方を行なうようにしている。In the integrated circuit of the first, second, third and fourth features of the present invention, as shown in FIG. 1, a scan chain composed of a plurality of scannable flip-flops f1 to fn and B1 to Bn. Some flip-flops B out of S
1 to Bn, when the scan chain S is scanned by the instruction of the scan timing instruction means 40, the data to be scanned out is held outside the integrated circuit, and the micro instruction based on the instruction of the instruction main stage 50, A machine language instruction, or both a micro instruction and a machine language instruction are used for reading, writing, or both reading and writing.

【００１７】これにより、スキャンを用いた集積回路の
不良解析に大掛かりなＬＳＩテスタ（数千万円以上）を
用いることなく、簡単な構成のコンピュータボード（数
十万円）を用いて行なうことができ、不良解析のコスト
を大幅に軽減することができ、また、ＬＳＩテスタを用
いる場合のように高度な操作技術を必要とせず、評価す
る集積回路の知識だけで各種不良解析を効率良く行なう
ことが可能となる。As a result, a computer board (several hundreds of thousands of yen) having a simple structure can be used without using a large-scale LSI tester (several tens of millions of yen) for failure analysis of an integrated circuit using a scan. The cost of failure analysis can be greatly reduced, and various failure analyzes can be efficiently performed only by the knowledge of the integrated circuit to be evaluated without requiring advanced operation technology unlike when using an LSI tester. Is possible.

【００１８】また、本発明の第５の特徴の集積回路で
は、図２に示す如く、ｎ個（ｎは任意の正整数）のスキ
ャン可能なフリップ・フロップｆ１〜ｆｎ及びｇ１〜ｇ
ｎからなり、当該スキャンチェインの出力がバス１７０
であるｍ本（ｍは任意の正整数、図２ではｍ＝２）のス
キャンチェインＳｆ及びＳｇと、ｎ本のｍビットレジス
タＲ１〜Ｒｎからなるレジスタファイル１１０とを備え
て構成し、スキャンタイミング指示手段４０の指示によ
りスキャンチェインＳｆ及びＳｇをスキャン動作させる
時に、スキャンチェインＳｆまたはＳｇの最後のフリッ
プ・フロップｆ１またはｇ１のデータをバス１７０に出
力し、バス１７０に出力されたデータをレジスタ選択手
段１３０の指示に基づきレジスタファイル１１０内に格
納する動作を、スキャンチェイン長だけ行ない、レジス
タファイル１１０に対して、指示主段５０の指示に基づ
いてマイクロ命令、機械語命令、或いはマイクロ命令及
び機械語命令の両方により、読み出し、書き込み、或い
は読み出し及び書き込みの両方を行なうようにしてい
る。Further, in the integrated circuit of the fifth feature of the present invention, as shown in FIG. 2, n (n is an arbitrary positive integer) scannable flip-flops f1 to fn and g1 to g.
n, and the output of the scan chain is the bus 170.
(M is an arbitrary positive integer, m = 2 in FIG. 2) scan chains Sf and Sg, and a register file 110 including n m-bit registers R1 to Rn. When the scan chains Sf and Sg are scanned by the instruction of the instruction means 40, the data of the last flip-flop f1 or g1 of the scan chain Sf or Sg is output to the bus 170, and the data output to the bus 170 is selected by the register. The operation of storing in the register file 110 based on the instruction of the means 130 is performed by the scan chain length, and the register file 110 is instructed by a micro instruction, a machine language instruction, or a micro instruction and a machine based on the instruction of the instruction main stage 50. Read, write, or read and write by both word commands. And to perform both write.

【００１９】これにより、上述した第１、第２、第３、
及び第４の特徴の集積回路と同等の効果を実現できる。As a result, the above-mentioned first, second, third,
And, an effect equivalent to that of the integrated circuit having the fourth characteristic can be realized.

【００２０】[0020]

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２１】図１に本発明の第１の実施例に係る集積回
路の回路構成図を示す。FIG. 1 shows a circuit configuration diagram of an integrated circuit according to a first embodiment of the present invention.

【００２２】同図において、本実施例の集積回路は、ス
キャン可能なスキャンフリップ・フロップ（以下Ｆ／Ｆ
と略記する）ｆ1 〜ｆｎと、当該スキャンチェインＳの
一部を構成する各スキャンＦ／Ｆｆ1 〜ｆｎ内のデータ
を保持するスキャン可能なレジスタファイル６０とから
なるスキャンチェインＳと、マイクロプログラムのアド
レスを格納するアイクロアドレスレジスタ（以下ＭＡＲ
という）８０と、マイクロプログラムを格納するマイク
ロＲＯＭ（以下μＲＯＭという）９０と、μＲＯＭ９０
から読み出された機械語命令の内容をデコードしたデー
タを格納しておくマイクロインストラクションレジスタ
（以下ＭＩＲという）１００と、スキャンの開始タイミ
ング信号ｓｃｓを生成するスキャン開始タイミング発生
回路４０と、外部スキャン要求信号ｓｃｒ、スキャン開
始タイミング信号ｓｃｓ、及びスキャン制御Ｆ／Ｆ３０
出力ｓｃの論理和を取るＯＲゲート２０と、ＯＲゲート
２０出力をリセット信号ｒｓｔによりリセットされるま
で保持するスキャン制御Ｆ／Ｆ３０と、スキャンチェイ
ン長を考慮して、スキャンチェインＳを構成する全ての
スキャンＦ／Ｆｆ1 〜ｆｎの内容がスキャンアウトされ
た時点でリセット信号ｒｓｔをスキャン制御Ｆ／Ｆ３０
に対して出力し、且つ、機械語命令の実行開始を指示す
るためにＭＡＲ８０に機械語命令の実行開始に必要なデ
ータをセットするリセット信号発生回路５０と、レジス
タファイル６０よりスキャンアウトされたデータと集積
回路外部からのスキャン入力とを選択してスキャンチェ
インＳへ供給するセレクタ７０とから構成されている。In the figure, the integrated circuit of the present embodiment has a scan flip-flop (hereinafter referred to as F / F) capable of scanning.
A scan chain S consisting of f1 to fn and a scannable register file 60 that holds the data in each scan F / F f1 to fn that constitutes a part of the scan chain S, and the address of the microprogram Icro address register that stores
80), a micro ROM (hereinafter referred to as μROM) 90 for storing a microprogram, and a μROM 90
A microinstruction register (hereinafter referred to as MIR) 100 for storing data obtained by decoding the content of the machine language instruction read from the CPU, a scan start timing generation circuit 40 for generating a scan start timing signal scs, and an external scan request. Signal scr, scan start timing signal scs, and scan control F / F30
The OR gate 20 that takes the logical sum of the outputs sc, the scan control F / F 30 that holds the output of the OR gate 20 until it is reset by the reset signal rst, and all the scan chains S that make up the scan chain S in consideration of the scan chain length. When the contents of the scan F / F f1 to fn are scanned out, the reset signal rst is set to the scan control F / F30.
And the data scanned out from the register file 60 and the reset signal generation circuit 50 that sets the data necessary for starting the execution of the machine language instruction in the MAR 80 in order to instruct the start of the execution of the machine language instruction. And a selector 70 which selects a scan input from the outside of the integrated circuit and supplies it to the scan chain S.

【００２３】尚、スキャンチェインＳを構成するスキャ
ンＦ／Ｆｆ1 〜ｆｎは、クロックＣＬＫによりｉ番目の
スキャンＦ／Ｆｆｉからｉ−１番目のスキャンＦ／Ｆｆ
ｉ−１に転送されて、順次１ビットずつ内容がシフトさ
れ、スキャンＦ／Ｆｆ１からスキャンアウトされる構成
となっている。Note that the scan F / Ff1 to fn constituting the scan chain S are from the i-th scan F / Ffi to the (i-1) th scan F / Ff by the clock CLK.
The data is transferred to i-1, the contents are sequentially shifted bit by bit, and the scan F / Ff1 is scanned out.

【００２４】次に、本実施例の集積回路の動作を図２に
示すタイミングチャートを用いて説明する。ここでは、
動作周波数を上げた時の不良解析について説明する。つ
まり、不良が発生した時のスキャンＦ／Ｆｆ1 〜ｆｎの
内容と不良が発生しない時のスキャンＦ／Ｆｆ1 〜ｆｎ
の内容を収集し、比較することによって不良原因を突き
止める。また、クロック信号ＣＬＫの第２クロック目に
不良原因があるとして、第２クロック目のスキャンＦ／
Ｆｆ1 〜ｆｎの内容を出力することとする。また以下の
説明では従来例と同様に、”Ｈ”レベルをアクティ
ブ、”Ｌ”レベルをディゼーブルとし、第２クロック目
に各スキャンＦ／Ｆｆ１〜ｆｎに保持されているデータ
を、括弧”（）”をつけて表すことにする。Next, the operation of the integrated circuit of this embodiment will be described with reference to the timing chart shown in FIG. here,
The failure analysis when the operating frequency is raised will be described. That is, the contents of the scan F / Ff1 to fn when the defect occurs and the scan F / Ff1 to fn when the defect does not occur.
The cause of the defect is determined by collecting and comparing the contents of. Further, it is assumed that there is a defect cause at the second clock of the clock signal CLK, and the scan F /
The contents of Ff1 to fn are to be output. Further, in the following description, as in the conventional example, "H" level is made active, "L" level is made disable, and the data held in each scan F / Ff1 to fn at the second clock is put in parentheses "(). Will be attached.

【００２５】先ず、フェイル（不良が発生）する場合に
ついて説明する。ここで、本実施例の集積回路のスキャ
ン機能は不良に対して充分速く動作するものとし、不良
を発生させるため、第１クロック目及び第２クロック目
は高速で動作させ、第３クロック目以降は低速で動作さ
せるものとする。First, the case where a failure occurs (a defect occurs) will be described. Here, it is assumed that the scan function of the integrated circuit of the present embodiment operates sufficiently fast with respect to a defect, and in order to cause a defect, the first clock and the second clock are operated at a high speed, and the third clock and thereafter. Shall operate at low speed.

【００２６】第１クロック目の途中でスキャン開始タイ
ミング発生回路４０からのスキャン開始タイミング信号
ｓｃｓが”Ｈ”レベルとなり、ＯＲゲート２０の出力
が”Ｈ”レベルとなる。In the middle of the first clock, the scan start timing signal scs from the scan start timing generation circuit 40 becomes "H" level, and the output of the OR gate 20 becomes "H" level.

【００２７】これにより、第２クロック目でスキャン制
御Ｆ／Ｆ３０の出力ｓｃが”Ｈ”レベルとなって、スキ
ャンチェインＳを構成する全てのスキャンＦ／Ｆｆ1 〜
ｆｎはスキャン動作を行なうこととなり、スキャンＦ／
Ｆｆ１の内容（１）が集積回路外にスキャンアウトされ
る。As a result, the output sc of the scan control F / F 30 becomes "H" level at the second clock, and all the scan F / Ff1 to
fn will perform the scan operation, and scan F /
The content (1) of Ff1 is scanned out of the integrated circuit.

【００２８】第３クロック目では、第２クロック目でス
キャンアウトされたスキャンＦ／Ｆｆ１の内容（１）が
レジスタファイル６０の１ビット目Ｂ１に格納され、ス
キャンＦ／Ｆｆｎ−１の内容は（ｎ）となり、またスキ
ャンＦ／Ｆｆ１の内容は（２）となってスキャンアウト
される。At the third clock, the content (1) of the scan F / Ff1 scanned out at the second clock is stored in the first bit B1 of the register file 60, and the content of the scan F / Ffn-1 is ( n), and the content of the scan F / Ff1 becomes (2) and is scanned out.

【００２９】以下、同様に動作し、第ｎクロック目では
スキャンＦ／Ｆｆ１の内容は（ｎ−１）となり、（ｎ−
１）がスキャンアウトされる。そしてレジスタファイル
６０の１ビット目Ｂ１に（ｎ＋２）が格納される。Thereafter, the same operation is performed, and at the nth clock, the content of the scan F / Ff1 becomes (n-1) and (n-
1) is scanned out. Then, (n + 2) is stored in the first bit B1 of the register file 60.

【００３０】第ｎ＋１クロック目では、スキャンＦ／Ｆ
ｆ１の内容は（ｎ）となり、（ｎ）がスキャンアウトさ
れ、レジスタファイル６０の第１ビット目Ｂ１には（ｎ
−１）が、ｎ−１ビット目Ｂｎ−１には（１）が格納さ
れる。At the (n + 1) th clock, the scan F / F
The content of f1 becomes (n), (n) is scanned out, and (n) is stored in the first bit B1 of the register file 60.
-1), but (1) is stored in the (n-1) th bit Bn-1.

【００３１】同様に、第ｎ＋２クロック目では、レジス
タファイル６０の第１ビット目Ｂ１には（ｎ）が、ｎ−
１ビット目Ｂｎ−１には（２）が、ｎビット目Ｂｎには
（１）が格納される。Similarly, at the (n + 2) th clock, (n) is written in the first bit B1 of the register file 60 as n-.
(2) is stored in the first bit Bn−1, and (1) is stored in the nth bit Bn.

【００３２】第ｎ＋３クロック目でリセット信号発生回
路５０からのリセット信号ｒｓｔが”Ｈ”レベルとな
り、ＭＡＲ８０に所定のアドレスがセットされ、それに
該当するマイクロプログラムをμＲＯＭ９０から読み出
してＭＩＲ１００にセットする。その後、通常の機械語
命令（ＭＯＶ命令等）が起動してレジスタファイル６０
の内容を読み出す。At the (n + 3) th clock, the reset signal rst from the reset signal generation circuit 50 becomes "H" level, a predetermined address is set in the MAR 80, and the corresponding microprogram is read from the μROM 90 and set in the MIR 100. After that, a normal machine language instruction (MOV instruction, etc.) is activated and the register file 60
Read the contents of.

【００３３】次に、パスする（不良が発生しない）場合
については、同様の動作を低速にて行なう。そして、機
械語命令により読み出したレジスタファイル６０の内容
を比較して不良解析を行なう。Next, in the case of passing (no defect occurs), the same operation is performed at a low speed. Then, the contents of the register file 60 read by the machine language instruction are compared to perform a failure analysis.

【００３４】本実施例では、スキャン開始タイミング発
生回路４０の指示によりスキャン動作が開始することと
したが、集積回路がマイクロプロセッサ等である場合に
は、マイクロプロセッサ内に組み込まれているセルフデ
バッグ関係の機能（例えば、アドレスマッチ機能、オペ
ランドマッチ機能）を使用してスキャン動作を開始させ
てもよい。In this embodiment, the scan operation is started by the instruction of the scan start timing generation circuit 40. However, when the integrated circuit is a microprocessor or the like, the self-debugging relation incorporated in the microprocessor is used. The scan operation may be started by using the function (for example, the address match function or the operand match function).

【００３５】また、スキャンチェインＳへのスキャンイ
ンは、セレクタ７０を使用して、集積回路外部からのデ
ータをスキャンインしても、或いはレジスタファイル６
０の内容をもう一度スキャンＦ／Ｆｆ1 〜ｆｎにスキャ
ンインしても構わない。The scan-in to the scan chain S is performed by using the selector 70 to scan-in the data from the outside of the integrated circuit or by register file 6
The contents of 0 may be scanned in the scan F / Ff1 to fn again.

【００３６】次に、図３に本発明の第２の実施例に係る
集積回路の回路構成図を示す。Next, FIG. 3 shows a circuit configuration diagram of an integrated circuit according to a second embodiment of the present invention.

【００３７】本実施例の集積回路は、第１の実施例の集
積回路において、スキャンチェインＳを、スキャンＦ／
Ｆｆ1 〜ｆｎからなる第１のスキャンチェインＳｆと、
スキャンＦ／Ｆｇ1 〜ｇｎからなる第２のスキャンチェ
インＳｇとによる構成とし、レジスタファイル１１０を
複数のレジスタＲ１〜Ｒｎで構成している。また、レジ
スタファイル１１０内のレジスタＲ１〜Ｒｎを選択する
信号ｓｅｌを生成するレジスタ番号セレクト回路１３０
を備え、選択信号ｓｅｌによりレジスタＲ１〜Ｒｎを選
択するセレクタ１２０を制御している。尚、各スキャン
チェインＳｆ及びＳｇから出力されたデータはバス１７
０を介してセレクタ１２０に供給される。The integrated circuit of this embodiment is the same as the integrated circuit of the first embodiment except that the scan chain S is replaced by the scan F /
A first scan chain Sf composed of Ff1 to fn,
The register file 110 is composed of a plurality of registers R1 to Rn, and the second scan chain Sg is composed of the scan F / Fg1 to gn. In addition, a register number select circuit 130 that generates a signal sel that selects the registers R1 to Rn in the register file 110.
And controls the selector 120 that selects the registers R1 to Rn by the selection signal sel. The data output from each scan chain Sf and Sg is stored in the bus 17
It is supplied to the selector 120 via 0.

【００３８】具体的な動作は、第１の実施例とほぼ同様
であるが、レジスタファイル１１０への入力方法が異な
る。第１の実施例ではスキャンチェインＳとレジスタフ
ァイル６０は専用のラインでデータ転送していたが、本
実施例ではバス１７０を介してデータ転送される。図４
に、ｎ本のスキャンチェインを備える場合のレジスタフ
ァイル１１０への格納方法を示す。本実施例では、２本
のスキャンチェインＳｆ及びＳｇを備えているので、各
レジスタＲ１〜Ｒｎは２ビット構成となる。The specific operation is almost the same as that of the first embodiment, but the input method to the register file 110 is different. In the first embodiment, the scan chain S and the register file 60 transfer data through a dedicated line, but in this embodiment, the data is transferred via the bus 170. Figure 4
The storage method in the register file 110 when n scan chains are provided is shown in FIG. In this embodiment, since the two scan chains Sf and Sg are provided, each register R1 to Rn has a 2-bit configuration.

【００３９】尚、本実施例では、レジスタファイル１１
０のどのレジスタＲ１〜Ｒｎに格納するかを制御するた
めに、専用のレジスタ番号セレクト回路１３０を用いた
が、汎用のマイクロ命令を用いて制御しても構わない。In this embodiment, the register file 11
Although the dedicated register number select circuit 130 is used to control which register R1 to Rn of 0 is stored, general-purpose microinstructions may be used for control.

【００４０】[0040]

【発明の効果】以上のように本発明によれば、複数のス
キャン可能なフリップ・フロップからなるスキャンチェ
インの内、一部のフリップ・フロップに対して、スキャ
ンタイミング指示手段の指示によりスキャンチェインを
スキャン動作させる時に、当該集積回路外部にスキャン
アウトされるべきデータを保持し、指示主段の指示に基
づきマイクロ命令、機械語命令、或いはマイクロ命令及
び機械語命令の両方により、読み出し、書き込み、或い
は読み出し及び書き込みの両方を行なうこととしたの
で、スキャンを用いた集積回路の不良解析に大掛かりな
ＬＳＩテスタを用いることなく、簡単な構成のコンピュ
ータボードを用いて行なうことができ、不良解析のコス
トを大幅に軽減することができ、また、ＬＳＩテスタを
用いる場合のように高度な操作技術を必要とせず、評価
する集積回路の知識だけで各種不良解析を効率良く行な
うことが可能な集積回路を提供することができる。As described above, according to the present invention, among the scan chains composed of a plurality of scannable flip-flops, some of the flip-flops can be scan chained by the instruction of the scan timing instruction means. When the scan operation is performed, data to be scanned out is held outside the integrated circuit, and read, write, or by a micro instruction, a machine instruction, or both a micro instruction and a machine instruction based on the instruction of the instruction main stage. Since both reading and writing are performed, it is possible to use a computer board with a simple configuration without using a large-scale LSI tester for defect analysis of an integrated circuit using scan, and the cost of defect analysis can be reduced. It can be significantly reduced, and like when using an LSI tester Without requiring degrees manipulation techniques, it is possible to provide an integrated circuit capable of performing efficiently only in various failure analysis knowledge evaluation integrated circuits.

【００４１】また、本発明によれば、ｎ個（ｎは任意の
正整数）のスキャン可能なフリップ・フロップからな
り、当該スキャンチェインの出力がバスであるｍ本（ｍ
は任意の正整数）のスキャンチェインと、ｎ本のｍビッ
トレジスタからなるレジスタファイルとを備えて構成
し、スキャンタイミング指示手段の指示によりスキャン
チェインをスキャン動作させる時に、スキャンチェイン
の最後のフリップ・フロップのデータをバスに出力し、
バスに出力されたデータをレジスタ選択手段の指示に基
づきレジスタファイル内に格納する動作を、スキャンチ
ェイン長だけ行ない、レジスタファイルに対して、指示
主段の指示に基づいてマイクロ命令、機械語命令、或い
はマイクロ命令及び機械語命令の両方により、読み出
し、書き込み、或いは読み出し及び書き込みの両方を行
なうこととしたので、上述した効果と同等の効果を実現
できる。Further, according to the present invention, the number m of scan flip-flops (n is an arbitrary positive integer) capable of scanning and the output of the scan chain is a bus (m
Is an arbitrary positive integer) and a register file consisting of n m-bit registers. When the scan chain is scanned by the instruction of the scan timing instruction means, the last flip chain of the scan chain Output the flop data to the bus,
The operation of storing the data output to the bus in the register file based on the instruction of the register selection means is performed by the scan chain length, and the micro instruction, machine language instruction, Alternatively, the read and write operations or both the read and write operations are performed by both the micro instruction and the machine language instruction, so that the same effect as that described above can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例に係る集積回路の回路構
成図である。FIG. 1 is a circuit configuration diagram of an integrated circuit according to a first embodiment of the present invention.

【図２】第１の実施例の集積回路の動作を説明済つタイ
ミングチャートである。FIG. 2 is a timing chart for explaining the operation of the integrated circuit of the first embodiment.

【図３】本発明の第２の実施例に係る集積回路の回路構
成図である。FIG. 3 is a circuit configuration diagram of an integrated circuit according to a second embodiment of the present invention.

【図４】第２の実施例の集積回路の動作を説明済つタイ
ミングチャートである。FIG. 4 is a timing chart showing the operation of the integrated circuit of the second embodiment.

【図５】従来技術を説明するためのスキャンチェインの
回路図である。FIG. 5 is a circuit diagram of a scan chain for explaining a conventional technique.

【図６】図５のスキャンチェインを用いてスキャンテス
トを行なう場合の動作を説明するタイミングチャートで
ある。6 is a timing chart illustrating an operation when a scan test is performed using the scan chain of FIG.

【符号の説明】[Explanation of symbols]

ｆ1 〜ｆｎ，ｇ1 〜ｇｎ スキャンフリップ・フロップ Ｓ スキャンチェイン ２０ ＯＲゲート ３０ スキャン制御Ｆ／Ｆ ４０ スキャン開始タイミング発生回路（スキャンタイ
ミング指示手段） ５０ リセット信号発生回路（指示手段） ６０ レジスタファイル ７０ セレクタ ８０ アイクロアドレスレジスタ（ＭＡＲ） ９０ マイクロＲＯＭ（μＲＯＭ） １００ マイクロインストラクションレジスタ（ＭＩ
Ｒ） ＣＬＫ クロック ｓｃｓ スキャン開始タイミング信号 ｓｃｒ 外部スキャン要求信号 ｓｃｓ スキャン開始タイミング信号 ｓｃ スキャン制御Ｆ／Ｆ３０出力 ｒｓｔ リセット信号 ＳＯ スキャンアウト Ｓｆ 第１のスキャンチェイン Ｓｇ 第２のスキャンチェイン １１０ レジスタファイル Ｒ１〜Ｒｎ レジスタ １２０ セレクタ １３０ レジスタ番号セレクト回路（レジスタ選択手
段） ｓｅｌ 選択信号 １７０ バス ｓｔ スキャン開始信号f1 to fn, g1 to gn scan flip-flop S scan chain 20 OR gate 30 scan control F / F 40 scan start timing generation circuit (scan timing instruction means) 50 reset signal generation circuit (instruction means) 60 register file 70 selector 80 Icro address register (MAR) 90 Micro ROM (μROM) 100 Micro instruction register (MI
R) CLK clock scs scan start timing signal scr external scan request signal scs scan start timing signal sc scan control F / F30 output rst reset signal SO scan out Sf first scan chain Sg second scan chain 110 register files R1 to Rn Register 120 Selector 130 Register number selection circuit (register selection means) sel selection signal 170 bus st scan start signal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−266137（ＪＰ，Ａ) 特開 平１−287751（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-3-266137 (JP, A) JP-A-1-287751 (JP, A) (58) Fields investigated (Int.Cl. ⁷ , DB name) G06F 11/22

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 複数のスキャン可能なフリップ・フロッ
プからなるスキャンチェインを有し、前記スキャンチェ
インをスキャン動作させる時に、前記スキャンチェイン
を構成する一部のフリップ・フロップに、当該集積回路
外部にスキャンアウトされるデータを保持し、前記スキ
ャンデータを保持する一部のフリップ・フロップは、機
械語命令により、読み出し、書き込み、或いは読み出し
及び書き込みの両方が可能なレジスタファイルであり、
前記スキャン動作の後に、前記一部のフリップ・フロッ
プから前記保持されたスキャンデータが前記機械語命令
により読み出されることを特徴とする集積回路。1. A scan chain comprising a plurality of scannable flip-flops, and when a scan operation is performed on the scan chain, a part of the flip-flops forming the scan chain is scanned outside the integrated circuit. holding the data to be out, some of the flip-flop that holds the scan data, the machine language instructions, Ri Oh read, write, or a register file capable of both reading and writing,
After the scan operation, the partial flip-flops are
The stored scan data from the
An integrated circuit characterized by being read by . 【請求項２】 複数のスキャン可能なフリップ・フロッ
プからなるスキャンチェインと、前記スキャンチェイン
のスキャン動作開始のタイミングを指示するスキャンタ
イミング指示手段とを有し、前記スキャンタイミング指
示手段の指示により前記スキャンチェインをスキャン動
作させる時に、前記スキャンチェインを構成する一部の
フリップ・フロップに、当該集積回路外部にスキャンア
ウトされるデータを保持し、前記スキャンデータを保持
する一部のフリップ・フロップは、機械語命令により、
読み出し、書き込み、或いは読み出し及び書き込みの両
方が可能なレジスタファイルであり、前記スキャン動作
の後に、前記一部のフリップ・フロップから前記保持さ
れたスキャンデータが前記機械語命令により読み出され
ることを特徴とする集積回路。2. A scan chain comprising a plurality of scannable flip-flops, and scan timing instruction means for instructing a timing of starting a scan operation of the scan chain, and the scan is instructed by the scan timing instruction means. When a scan operation is performed on the chain, some of the flip-flops that form the scan chain hold data to be scanned out to the outside of the integrated circuit, and some of the flip-flops that hold the scan data are By word command,
Read, write, or Ri Ah with read and write the register file capable of both, the scanning operation
Is held from the part of the flip-flop
The integrated circuit, wherein the scanned data is read by the machine language instruction . 【請求項３】 複数のスキャン可能なフリップ・フロッ
プからなるスキャンチェインと、前記スキャンチェイン
のスキャン動作開始のタイミングを指示するスキャンタ
イミング指示手段と、前記スキャンチェインの長さを考
慮して、スキャン動作終了のタイミングを指示すると共
に、機械語命令の起動を指示する指示手段とを有し、前
記スキャンタイミング指示手段の指示により前記スキャ
ンチェインをスキャン動作させる時に、前記スキャンチ
ェインを構成する一部のフリップ・フロップに、当該集
積回路外部にスキャンアウトされるデータを保持し、前
記スキャンデータを保持する一部のフリップ・フロップ
は、前記指示手段の指示に基づき機械語命令により、読
み出し、書き込み、或いは読み出し及び書き込みの両方
が行なわれるレジスタファイルであり、前記スキャン動
作の後に、前記一部のフリップ・フロップから前記保持
されたスキャンデータが前記機械語命令により読み出さ
れることを特徴とする集積回路。3. A scan operation including a scan chain composed of a plurality of scannable flip-flops, a scan timing instruction means for instructing a scan operation start timing of the scan chain, and a scan operation in consideration of the length of the scan chain. A part of the flip chain that constitutes the scan chain when the scan chain is scanned according to the instruction of the scan timing instruction means. A part of the flip-flops which holds data to be scanned out to the outside of the integrated circuit in the flops and holds the scan data is read, written, or read by a machine language instruction based on the instruction of the instruction means. Register where both writing and writing are performed Oh Ri in the datafile, the scan motion
After the work, the holding from the partial flip-flop
Scanned data is read by the machine language instruction.
Integrated circuit characterized in that it is.