JP3528388B2 - Method for manufacturing transistor array - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明はトランジスタアレ
イの製造方法に関する。 【０００２】 【従来の技術】アクティブマトリックス型の液晶表示装
置では、ガラス基板上にゲートラインとドレインライン
とをマトリックス状に配列し、その各交点近傍に画素電
極とスイッチング素子としての薄膜トランジスタを配置
した構造となっている。次に、従来のこのような液晶表
示装置におけるトランジスタアレイの製造方法の一例に
ついて、図１６〜図１８を順に参照しながら説明する
（特開昭６２−２７６５２６号公報参照）。 【０００３】まず、図１６（Ａ）、（Ｂ）に示すよう
に、ガラス基板１の上面全体にＩＴＯ膜２およびクロム
膜３を連続して成膜する。次に、クロム膜３の上面全体
にｎ型アモルファスシリコン膜４を成膜する。次に、ｎ
型アモルファスシリコン膜４の上面のドレインライン形
成領域５、ドレイン電極形成領域６、ソース電極形成領
域７および画素電極形成領域８に第１レジストパターン
９を形成し、これをマスクとしてエッチングを行う。す
ると、ドレインライン形成領域５、ドレイン電極形成領
域６およびソース電極形成領域７にＩＴＯ膜２、クロム
膜３およびｎ型アモルファスシリコン膜（コンタクト
層）４からなる３層構造のドレインライン、ドレイン電
極およびソース電極が形成される。また、画素電極形成
領域８に同じく３層構造の画素電極形成部が形成され
る。この後、第１レジストパターン６を剥離する。 【０００４】次に、図１７（Ａ）、（Ｂ）に示すよう
に、上面全体に真性アモルファスシリコンからなる半導
体層１０およびゲート絶縁膜１１を連続して成膜する。
次に、ゲート絶縁膜１１の上面のドレインライン形成領
域５、ドレイン電極形成領域６、ソース電極形成領域
７、ゲートライン形成領域１２およびゲート電極形成領
域１３に第２レジストパターン１４を形成し、これをマ
スクとしてエッチングを行う。すると、ドレインライン
形成領域５、ドレイン電極形成領域６、ソース電極形成
領域７、ゲートライン形成領域１２およびゲート電極形
成領域１３に半導体層１０およびゲート絶縁膜１１から
なる２層構造部が形成されると共に、画素電極形成領域
８において露出しているｎ型アモルファスシリコン膜４
が除去される。この後、第２レジストパターン１４を剥
離する。 【０００５】次に、図１８（Ａ）、（Ｂ）に示すよう
に、上面全体にアルミニウム膜１５を成膜する。次に、
アルミニウム膜１５の上面のゲートライン形成領域１２
およびゲート電極形成領域１３に第３レジストパターン
１６を形成し、これをマスクとしてエッチングを行う。
すると、ゲートライン形成領域１２およびゲート電極形
成領域１３にアルミニウム膜１５からなるゲートライン
およびゲート電極が形成される。次に、画素電極形成領
域８において露出しているクロム膜３（図１７（Ａ）、
（Ｂ）参照）を除去する。すると、画素電極形成領域８
におけるＩＴＯ膜２が露出され、この露出されたＩＴＯ
膜２によって画素電極が形成される。この後、第３レジ
ストパターン１６を剥離する。 【０００６】ところで、第３レジストパターン１６を剥
離した状態では、ゲートライン（１２）は露出している
が、ドレインライン（５）は半導体層１０およびゲート
絶縁膜１１によって被われている。したがって、このま
まではドレインライン（５）の端部にドライバ用ＩＣチ
ップ（図示せず）を接続することができない。そこで、
次に、図示していないが、第４レジストパターンを形成
し、これをマスクとしてエッチングを行うことにより、
ドレインライン（５）の端部上のゲート絶縁膜１１およ
び半導体層１０を除去している。また、３層構造のドレ
インライン（５）の端部の最上層はｎ型アモルファスシ
リコン膜４であるので、このｎ型アモルファスシリコン
膜４も除去し、その下のクロム膜３を露出させ、この露
出したクロム膜３にドライバ用ＩＣチップをボンディン
グするようにしている。 【０００７】 【発明が解決しようとする課題】しかしながら、従来の
このようなトランジスタアレイの製造方法では、第１〜
第４のレジストパターンを用いているので、４回のフォ
トリソグラフィ処理を行うこととなり、生産性が悪いと
いう問題があった。この発明の課題は、フォトリソグラ
フィ処理の回数を少なくすることである。 【０００８】 【課題を解決するための手段】請求項１記載の発明は、
基板上に透明導電膜と金属膜とを順次成膜し、前記金属
膜の表面にイオンが拡散された拡散層を形成する工程
と、前記拡散層の上面に第１のフォトレジストを形成
し、第１のフォトリソグラフィ処理により前記拡散層、
前記金属膜および前記透明導電膜のエッチングを行っ
て、前記透明導電膜、前記金属膜および前記拡散層の積
層構造からなるドレインライン、ドレイン電極、ソース
電極および画素電極を形成する工程と、全面に半導体
層、ゲート絶縁膜およびゲート電極用金属膜を成膜し、
前記ゲート電極用金属膜上に第２のフォトレジストを形
成し、第２のフォトリソグラフィ処理により前記ゲート
電極用金属膜をエッチングしてゲート電極を含むゲート
ラインを形成すると共に前記ゲート電極を含む前記ゲー
トラインをマスクとして前記拡散層、前記ゲート絶縁
膜、前記半導体層をエッチングする工程と、全面にオー
バーコート膜を成膜し、前記オーバーコート膜上に第３
のフォトレジストを形成し、第３のフォトリソグラフィ
処理により前記画素電極および前記ドレインラインの端
部に対応する部分の前記オーバーコート膜をエッチング
する工程と、からなるものである。 【０００９】請求項１記載の発明によれば、透明導電
膜、金属膜および拡散層の積層構造からなるドレインラ
イン、ドレイン電極、ソース電極および画素電極を有
し、ゲート電極を含むゲートライン下にのみ前記ゲート
絶縁膜および前記半導体層が形成され、所定の画素電極
部分およびドレインラインの端部に対応する部分を除く
全面がオーバーコート膜で覆われたトランジスタアレイ
を３回のフォトリソグラフィ処理で形成することができ
る。 【００１０】 【発明の実施の形態】図１〜図７はそれぞれこの発明の
第１実施形態におけるトランジスタアレイの各製造工程
を示したものである。そこで、これらの図を順に参照し
ながら、この実施形態のトランジスタアレイの製造方法
について説明する。 【００１１】まず、図１（Ａ）、（Ｂ）に示すように、
ガラス基板２１の上面全体に直接、または図示しない下
地膜を形成した上、スパッタによりＩＴＯ膜（透明導電
膜）２２を膜厚５０ｎｍ程度に成膜し、続いて同じくス
パッタによりクロム膜（金属膜）２３を膜厚１５０ｎｍ
程度に成膜する。次に、クロム膜２３の上面のドレイン
ライン形成領域２４、ドレイン電極形成領域２５および
ソース電極形成領域２６に第１レジストパターン２７を
形成する。次に、図２（Ａ）、（Ｂ）に示すように、第
１レジストパターン２７をマスクとしてクロム膜２３の
エッチングを行うことにより、ドレインライン形成領域
２４、ドレイン電極形成領域２５およびソース電極形成
領域２６にのみクロム膜２３を残す。この後、第１レジ
ストパターン２７を剥離する。 【００１２】次に、図３（Ａ）、（Ｂ）に示すように、
ＩＴＯ膜２２の上面の画素電極形成領域２８に第２レジ
ストパターン２９を形成する。次に、図４（Ａ）、
（Ｂ）に示すように、第２レジストパターン２９および
クロム膜２３をマスクとしてＩＴＯ膜２２のエッチング
を行うことにより、画素電極形成領域２８およびクロム
膜２３下にのみＩＴＯ膜２２を残す。この場合、画素電
極形成領域２８に残されたＩＴＯ膜２２によって画素電
極が形成される。次に、第２レジストパターン２９を剥
離した上、基板温度２５０℃程度の温度条件でフォスフ
ィン（ＰＨ₃）のグロー放電にさらす。ここで、クロム
膜２３の表面にリンが拡散された拡散層３０が形成され
るが、ガラス基板２１または図示しない下地膜にもリン
が打込まれるので、必要があれば、ＣＦ₄とＯ₂ガスによ
るドライエッチングを行ってガラス基板２１または下地
膜表面のリンを除去する。 【００１３】次に、図５（Ａ）、（Ｂ）に示すように、
上面全体にプラズマＣＶＤにより真性アモルファスシリ
コンからなる半導体層３１を膜厚５０ｎｍ程度に成膜
し、続いて同じくプラズマＣＶＤにより窒化シリコンか
らなるゲート絶縁膜３２を膜厚４００ｎｍ程度に成膜す
る。この場合、図４（Ｂ）に示すように、クロム膜２３
の表面には拡散層３０が形成されている。次に、ゲート
絶縁膜３２の上面全体にスパッタによりアルミニウム膜
（金属膜）３４を膜厚４００ｎｍ程度に成膜する。次
に、アルミニウム膜３４の上面のゲート電極形成領域を
含むゲートライン形成領域３５に第３レジストパターン
３６を形成する。 【００１４】次に、図６（Ａ）、（Ｂ）に示すように、
第３レジストパターン３６をマスクとしてアルミニウム
膜３４のエッチングを行うことにより、ゲート電極形成
領域を含むゲートライン形成領域３５にアルミニウム膜
３４からなるゲート電極を含むゲートラインを形成す
る。次に、第３レジストパターン３６およびゲート電極
を含むゲートライン３５をマスクとしてゲート絶縁膜３
２、半導体層３１および拡散層３０のドライエッチング
を行うことにより、ゲート電極を含むゲートライン３５
下にのみゲート絶縁膜３２、半導体層３１および拡散層
３０を残す。 【００１５】この状態では、ドレインライン２４、ドレ
イン電極２５およびソース電極２６がそれぞれゲート電
極（ゲートライン）３５と交差する部分はＩＴＯ膜２
２、クロム膜２３および拡散層３０の３層構造となって
いるが、それ以外の部分はＩＴＯ膜２２およびクロム膜
２３の２層構造となっている。また、画素電極２８はＩ
ＴＯ膜２２のみからなっている。この後、第３レジスト
パターン３６を剥離すると、図７（Ａ）、（Ｂ）に示す
ようになり、この実施形態におけるトランジスタアレイ
が製造される。 【００１６】このようにして製造されたトランジスタア
レイでは、ゲートライン３５はもちろん露出している
が、ドレインライン２４の端部も露出している。しか
も、ドレインライン２４の端部はＩＴＯ膜２２およびク
ロム膜２３の２層構造であるので、上層のクロム膜２３
にドライバＩＣチップ（図示せず）を直ちにかつ良好に
接続することができることになる。また、上述したよう
に、第１〜第３のレジストパターン２７、２９、３６を
用いればよく、したがってフォトリソグラフィ処理の回
数を３回と少なくすることができ、生産性の向上を図る
ことができる。 【００１７】次に、図８〜図１４はそれぞれこの発明の
第２実施形態におけるトランジスタアレイの各製造工程
を示したものである。そこで、これらの図を順に参照し
ながら、この実施形態のトランジスタアレイの製造方法
について説明する。 【００１８】まず、図８（Ａ）、（Ｂ）に示すように、
ガラス基板４１の上面全体にスパッタによりＩＴＯ膜
（透明導電膜）４２を膜厚５０ｎｍ程度に成膜し、続い
て同じくスパッタによりクロム膜（金属膜）４３を膜厚
１５０ｎｍ程度に成膜する。次に、基板温度２５０℃程
度の温度条件でフォスフィン（ＰＨ₃）のグロー放電に
さらすことにより、クロム膜４３の表面にリンが拡散さ
れた拡散層４４を形成する。次に、拡散層４４の上面の
ドレインライン形成領域４５、ドレイン電極形成領域４
６、ソース電極形成領域４７および画素電極形成領域４
８に第１レジストパターン４９を形成する。次に、図９
（Ａ）、（Ｂ）に示すように、第１レジストパターン４
９をマスクとして拡散層４４、クロム膜４３およびＩＴ
Ｏ膜４２のエッチングを行うことにより、ドレインライ
ン４５、ドレイン電極４６、ソース電極４７および画素
電極４８を形成する。この後、第１レジストパターン４
９を剥離する。 【００１９】次に、図１０（Ａ）、（Ｂ）に示すよう
に、上面全体にプラズマＣＶＤにより真性アモルファス
シリコンからなる半導体層５０を膜厚５０ｎｍ程度に成
膜し、続いて同じくプラズマＣＶＤにより窒化シリコン
からなるゲート絶縁膜５１を膜厚４００ｎｍ程度に成膜
する。次に、ゲート絶縁膜５１の上面全体にスパッタに
よりアルミニウム膜（金属膜）５３を膜厚４００ｎｍ程
度に成膜する。次に、アルミニウム膜５３の上面のゲー
ト電極形成領域を含むゲートライン形成領域５４に第２
レジストパターン５５を形成する。 【００２０】次に、図１１（Ａ）、（Ｂ）に示すよう
に、第２レジストパターン５５をマスクとしてアルミニ
ウム膜５３のエッチングを行うことにより、ゲート電極
形成領域を含むゲートライン形成領域５４にアルミニウ
ム膜５３からなるゲート電極を含むゲートラインを形成
する。次に、第２レジストパターン５５およびゲート電
極を含むゲートライン５４をマスクとしてゲート絶縁膜
５１および半導体層５０のドライエッチングを行うこと
により、ゲート電極を含むゲートライン５４下にのみゲ
ート絶縁膜５１および半導体層５０を残す。この状態で
は、ドレインライン４５、ドレイン電極４６、ソース電
極４７、ゲート電極を含むゲートライン３５および画素
電極４８の上面にはクロム膜４３および拡散層４４が積
層された３層構造となっている。この後、第２レジスト
パターン５５を剥離する。 【００２１】次に、図１２（Ａ）、（Ｂ）に示すよう
に、上面全体にプラズマＣＶＤにより窒化シリコンから
なるオーバーコート膜５６を膜厚２００ｎｍ程度に成膜
する。次に、オーバーコート膜５６の上面の画素電極４
８の所定の部分およびドレインライン４５の端部に対応
する部分を除く部分に第３レジストパターン５７を形成
する。次に、図１３（Ａ）、（Ｂ）に示すように、第３
レジストパターン５７をマスクとしてオーバーコート膜
５６のドライエッチングを行うことにより、画素電極４
８の所定の部分におけるオーバーコート膜５６を除去し
てその下のクロム膜４３を露出させると共に、ドレイン
ライン４５の端部に対応する部分におけるオーバーコー
ト膜５６を除去してその下のドレインライン４５の上層
のクロム膜４３を露出させる。次に、画素電極４８にお
いて露出されたクロム膜４３のウェットエッチングを行
うことにより、クロム膜４３を除去してその下のＩＴＯ
膜４２を露出させ、この露出されたＩＴＯ膜４２によっ
て画素電極の主要部を形成する。この場合、ドレインラ
イン４５の端部の上層のクロム膜４３も除去され、その
下のＩＴＯ膜４２が露出されることになる。この後、第
３レジストパターン５７を剥離すると、図１４（Ａ）、
（Ｂ）に示すようになり、この実施形態におけるトラン
ジスタアレイが製造される。 【００２２】このようにして製造されたトランジスタア
レイでは、ゲートライン５４はもちろん露出している
が、ドレインライン４５の端部も露出している。しか
も、ドレインライン４５の端部の露出部分はＩＴＯ膜４
２からなっているので、このＩＴＯ膜４２にドライバＩ
Ｃチップ（図示せず）を直ちにかつ良好に接続すること
ができることになる。また、上述したように、第１〜第
３のレジストパターン４９、５５、５７を用いればよ
く、したがってフォトリソグラフィ処理の回数を３回と
少なくすることができ、生産性の向上を図ることができ
る。 【００２３】なお、例えば上記第１実施形態では、図７
（Ａ）、（Ｂ）に示すように、ドレインライン２４、ド
レイン電極２５およびソース電極２６のゲート電極を含
むゲートライン３５と交差する部分をＩＴＯ膜２２、ク
ロム膜２３および拡散層３０の３層構造としているが、
これに限定されるものではない。例えば、図１５
（Ａ）、（Ｂ）に示す第３実施形態のように、ドレイン
ライン２４、ドレイン電極２５およびソース電極２６の
ゲート電極（ゲートライン）３５と交差する部分をＩＴ
Ｏ膜２２および拡散層３０の２層構造としてもよい。 【００２４】図１５（Ａ）、（Ｂ）に示す第３実施形態
の製造方法について説明すると、まず、ガラス基板２１
上にＩＴＯ膜および金属膜を成膜した上、第１レジスト
を被着し、この第１レジストをドレインライン２４、ド
レイン電極２５、ソース電極２６、画素電極２８の形状
にパターニングして、金属膜およびＩＴＯ膜をエッチン
グする。次に、第１レジストを剥離した後、第２レジス
トを被着し、この第２レジストをドレイン電極２５およ
びソース電極２６との対応部のみが露出するようにパタ
ーニングし、この露出した部分の金属膜のみをエッチン
グする。この場合、ドレインライン２４を形成するＩＴ
Ｏ膜は金属膜と同じ形状に形成されており、単にこのＩ
ＴＯ膜上の金属膜を除去すればよいので、第２レジスト
のパターニングはドレイン電極２５およびソース電極２
６を露出する長方形状の開口を設けるだけでよく、アラ
イメント精度は極く大雑把でよい。次に、第２レジスト
を剥離し、全面をフォスフィンのグロー放電中にさらす
ことにより、ドレイン電極２５およびソース電極２６表
面にリン拡散層３０を形成する。この後の工程は、第１
実施形態の場合と同じである。このようにした場合に
は、ドレインライン２４、ドレイン電極２５およびソー
ス電極２６のゲート電極を含むゲートライン３５と交差
する部分の段差が小さくなり、その上に形成されるゲー
ト電極を含むゲートライン３５に断線が生じにくいよう
にすることができる。また、ＩＴＯ膜表面へのリンの拡
散性が良好なので、接続の信頼性を高めることができ
る。 【００２５】 【発明の効果】以上説明したように、この発明によれ
ば、透明導電膜、金属膜および拡散層の積層構造からな
るドレインライン、ドレイン電極、ソース電極および画
素電極を有し、ゲート電極を含むゲートライン下にのみ
前記ゲート絶縁膜および前記半導体層が形成され、所定
の画素電極部分およびドレインラインの端部に対応する
部分を除く全面がオーバーコート膜で覆われたトランジ
スタアレイを３回のフォトリソグラフィ処理で形成する
ことができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor array. 2. Description of the Related Art In an active matrix type liquid crystal display device, gate lines and drain lines are arranged in a matrix on a glass substrate, and a pixel electrode and a thin film transistor as a switching element are arranged near each intersection. It has a structure. Next, an example of a conventional method for manufacturing a transistor array in such a liquid crystal display device will be described with reference to FIGS. 16 to 18 in order (see Japanese Patent Application Laid-Open No. 62-276526). First, as shown in FIGS. 16A and 16B, an ITO film 2 and a chromium film 3 are continuously formed on the entire upper surface of a glass substrate 1. Next, an n-type amorphous silicon film 4 is formed on the entire upper surface of the chromium film 3. Then, n
A first resist pattern 9 is formed in a drain line forming region 5, a drain electrode forming region 6, a source electrode forming region 7, and a pixel electrode forming region 8 on the upper surface of the type amorphous silicon film 4, and etching is performed using the first resist pattern 9 as a mask. Then, a drain line, a drain electrode having a three-layer structure including the ITO film 2, the chromium film 3, and the n-type amorphous silicon film (contact layer) 4 are formed in the drain line formation region 5, the drain electrode formation region 6, and the source electrode formation region 7, and A source electrode is formed. In the pixel electrode formation region 8, a pixel electrode formation portion having the same three-layer structure is formed. Thereafter, the first resist pattern 6 is stripped. Next, as shown in FIGS. 17A and 17B, a semiconductor layer 10 made of intrinsic amorphous silicon and a gate insulating film 11 are continuously formed on the entire upper surface.
Next, a second resist pattern 14 is formed on the drain line forming region 5, the drain electrode forming region 6, the source electrode forming region 7, the gate line forming region 12, and the gate electrode forming region 13 on the upper surface of the gate insulating film 11, and Is performed using the mask as a mask. Then, a two-layer structure portion including the semiconductor layer 10 and the gate insulating film 11 is formed in the drain line formation region 5, the drain electrode formation region 6, the source electrode formation region 7, the gate line formation region 12, and the gate electrode formation region 13. At the same time, the n-type amorphous silicon film 4 exposed in the pixel electrode formation region 8
Is removed. After that, the second resist pattern 14 is peeled off. Next, as shown in FIGS. 18A and 18B, an aluminum film 15 is formed on the entire upper surface. next,
Gate line forming region 12 on the upper surface of aluminum film 15
Then, a third resist pattern 16 is formed in the gate electrode formation region 13 and etching is performed using this as a mask.
Then, a gate line and a gate electrode made of aluminum film 15 are formed in gate line formation region 12 and gate electrode formation region 13. Next, the chromium film 3 exposed in the pixel electrode formation region 8 (FIG. 17A,
(See (B)). Then, the pixel electrode formation region 8
Is exposed, and the exposed ITO film 2 is exposed.
A pixel electrode is formed by the film 2. After that, the third resist pattern 16 is peeled off. When the third resist pattern 16 is peeled off, the gate line (12) is exposed, but the drain line (5) is covered by the semiconductor layer 10 and the gate insulating film 11. Therefore, a driver IC chip (not shown) cannot be connected to the end of the drain line (5) as it is. Therefore,
Next, although not shown, a fourth resist pattern is formed, and etching is performed using the fourth resist pattern as a mask.
The gate insulating film 11 and the semiconductor layer 10 on the end of the drain line (5) are removed. Since the uppermost layer at the end of the drain line (5) having the three-layer structure is the n-type amorphous silicon film 4, the n-type amorphous silicon film 4 is also removed to expose the chrome film 3 thereunder. A driver IC chip is bonded to the exposed chrome film 3. [0007] However, in such a conventional method for manufacturing a transistor array, the first to the first methods are used.
Since the fourth resist pattern is used, photolithography is performed four times, and there is a problem that productivity is poor. An object of the present invention is to reduce the number of photolithography processes. Means for Solving the Problems The invention according to claim 1 is:
A transparent conductive film and a metal film are sequentially formed on a substrate, and the metal
Step of forming a diffusion layer in which ions are diffused on the surface of the film
Forming a first photoresist on the upper surface of the diffusion layer
A first photolithography process,
Etching the metal film and the transparent conductive film
The product of the transparent conductive film, the metal film and the diffusion layer.
Drain line, drain electrode, source with layered structure
Process of forming electrodes and pixel electrodes, and semiconductor
Forming a layer, a gate insulating film and a metal film for a gate electrode,
Forming a second photoresist on the metal film for the gate electrode;
Forming the gate by a second photolithography process.
Gate including gate electrode by etching metal film for electrode
Forming a line and including the gate electrode;
The diffusion layer, the gate insulation using a trench as a mask.
Etching the film and the semiconductor layer;
A bar coat film is formed, and a third coat is formed on the overcoat film.
3rd photolithography
The end of the pixel electrode and the drain line by processing
Etch the overcoat film in the part corresponding to the part
And the step of performing. According to the first aspect of the present invention, a transparent conductive material is provided.
Drain layer consisting of a laminated structure of a film, metal film and diffusion layer
In, drain, source and pixel electrodes
And the gate only under the gate line including the gate electrode.
A predetermined pixel electrode on which an insulating film and the semiconductor layer are formed;
Except for the part and the part corresponding to the end of the drain line
Transistor array whose entire surface is covered with an overcoat film
Can be formed by three photolithography processes . FIGS. 1 to 7 show respective steps of manufacturing a transistor array according to a first embodiment of the present invention. Therefore, a method for manufacturing the transistor array of this embodiment will be described with reference to these drawings in order. First, as shown in FIGS. 1A and 1B,
A base film (not shown) is formed directly on the entire upper surface of the glass substrate 21, and an ITO film (transparent conductive film) 22 is formed to a thickness of about 50 nm by sputtering, and then a chromium film (metal film) is similarly formed by sputtering. 23 with a thickness of 150 nm
The film is formed to a degree. Next, a first resist pattern 27 is formed in the drain line formation region 24, the drain electrode formation region 25, and the source electrode formation region 26 on the upper surface of the chromium film 23. Next, as shown in FIGS. 2A and 2B, the chromium film 23 is etched using the first resist pattern 27 as a mask to form a drain line formation region 24, a drain electrode formation region 25, and a source electrode formation. The chromium film 23 is left only in the region 26. Thereafter, the first resist pattern 27 is stripped. Next, as shown in FIGS. 3A and 3B,
A second resist pattern 29 is formed in the pixel electrode formation region 28 on the upper surface of the ITO film 22. Next, FIG.
As shown in (B), the ITO film 22 is etched using the second resist pattern 29 and the chromium film 23 as a mask, thereby leaving the ITO film 22 only under the pixel electrode formation region 28 and the chromium film 23. In this case, a pixel electrode is formed by the ITO film 22 left in the pixel electrode formation region 28. Next, after the second resist pattern 29 is peeled off, the substrate is exposed to glow discharge of phosphine (PH ₃ ) at a substrate temperature of about 250 ° C. Here, a diffusion layer 30 in which phosphorus is diffused is formed on the surface of the chromium film 23. Since phosphorus is also implanted into the glass substrate 21 or a base film (not shown), if necessary, CF ₄ and O ₂ may be used. Dry etching with a gas is performed to remove phosphorus on the glass substrate 21 or the underlying film surface. Next, as shown in FIGS. 5A and 5B,
A semiconductor layer 31 made of intrinsic amorphous silicon is formed to a thickness of about 50 nm on the entire upper surface by plasma CVD, and a gate insulating film 32 made of silicon nitride is formed to a thickness of about 400 nm by plasma CVD. In this case, as shown in FIG.
Has a diffusion layer 30 formed on the surface thereof. Next, an aluminum film (metal film) 34 is formed to a thickness of about 400 nm on the entire upper surface of the gate insulating film 32 by sputtering. Next, a third resist pattern 36 is formed in the gate line formation region 35 including the gate electrode formation region on the upper surface of the aluminum film 34. Next, as shown in FIGS. 6A and 6B,
By etching the aluminum film 34 using the third resist pattern 36 as a mask, a gate line including the gate electrode made of the aluminum film 34 is formed in the gate line formation region 35 including the gate electrode formation region. Next, the gate insulating film 3 is formed using the third resist pattern 36 and the gate line 35 including the gate electrode as a mask.
2. By performing dry etching of the semiconductor layer 31 and the diffusion layer 30, a gate line 35 including a gate electrode is formed.
The gate insulating film 32, the semiconductor layer 31, and the diffusion layer 30 are left only below. In this state, the portion where the drain line 24, the drain electrode 25, and the source electrode 26 intersect with the gate electrode (gate line) 35 is the ITO film 2
2, it has a three-layer structure of the chromium film 23 and the diffusion layer 30, but other portions have a two-layer structure of the ITO film 22 and the chromium film 23. The pixel electrode 28 is I
It consists only of the TO film 22. Thereafter, when the third resist pattern 36 is peeled off, the result is as shown in FIGS. 7A and 7B, and the transistor array in this embodiment is manufactured. In the transistor array manufactured in this manner, the gate line 35 is of course exposed, but the end of the drain line 24 is also exposed. In addition, since the end of the drain line 24 has a two-layer structure of the ITO film 22 and the chromium film 23, the upper chromium film 23
A driver IC chip (not shown) can be connected immediately and satisfactorily. In addition, as described above, the first to third resist patterns 27, 29, and 36 may be used, so that the number of photolithography processes can be reduced to three times, and productivity can be improved. . Next, FIGS. 8 to 14 show respective steps of manufacturing a transistor array according to the second embodiment of the present invention. Therefore, a method for manufacturing the transistor array of this embodiment will be described with reference to these drawings in order. First, as shown in FIGS. 8A and 8B,
An ITO film (transparent conductive film) 42 is formed to a thickness of about 50 nm on the entire upper surface of the glass substrate 41 by sputtering, and then a chromium film (metal film) 43 is formed to a thickness of about 150 nm by the same sputtering. Next, a diffusion layer 44 in which phosphorus is diffused is formed on the surface of the chromium film 43 by exposing to phosphine (PH ₃ ) glow discharge at a substrate temperature of about 250 ° C. Next, the drain line forming region 45 and the drain electrode forming region 4 on the upper surface of the diffusion layer 44 are formed.
6, source electrode formation region 47 and pixel electrode formation region 4
8, a first resist pattern 49 is formed. Next, FIG.
As shown in (A) and (B), the first resist pattern 4
Diffusion layer 44, chromium film 43 and IT
By etching the O film 42, a drain line 45, a drain electrode 46, a source electrode 47 and a pixel electrode 48 are formed. Thereafter, the first resist pattern 4
9 is peeled off. Next, as shown in FIGS. 10A and 10B, a semiconductor layer 50 made of intrinsic amorphous silicon is formed to a thickness of about 50 nm on the entire upper surface by plasma CVD, and then similarly formed by plasma CVD. A gate insulating film 51 made of silicon nitride is formed to a thickness of about 400 nm. Next, an aluminum film (metal film) 53 is formed to a thickness of about 400 nm on the entire upper surface of the gate insulating film 51 by sputtering. Next, a second gate line forming region 54 including a gate electrode forming region on the upper surface of the aluminum film 53 is formed.
A resist pattern 55 is formed. Next, as shown in FIGS. 11A and 11B, the aluminum film 53 is etched using the second resist pattern 55 as a mask to form a gate line forming region 54 including a gate electrode forming region. A gate line including a gate electrode made of the aluminum film 53 is formed. Next, the gate insulating film 51 and the semiconductor layer 50 are dry-etched using the second resist pattern 55 and the gate line 54 including the gate electrode as a mask, so that the gate insulating film 51 and the gate insulating film 51 are formed only under the gate line 54 including the gate electrode. The semiconductor layer 50 is left. In this state, the chromium film 43 and the diffusion layer 44 are laminated on the upper surfaces of the drain line 45, the drain electrode 46, the source electrode 47, the gate line 35 including the gate electrode, and the pixel electrode 48. After that, the second resist pattern 55 is peeled off. Next, as shown in FIGS. 12A and 12B, an overcoat film 56 made of silicon nitride is formed on the entire upper surface to a thickness of about 200 nm by plasma CVD. Next, the pixel electrode 4 on the upper surface of the overcoat film 56 is formed.
A third resist pattern 57 is formed on portions other than the predetermined portion 8 and the portion corresponding to the end of the drain line 45. Next, as shown in FIGS. 13A and 13B, the third
By performing dry etching of the overcoat film 56 using the resist pattern 57 as a mask, the pixel electrode 4
8, the overcoat film 56 is removed to expose the chrome film 43 therebelow, and the overcoat film 56 at the portion corresponding to the end of the drain line 45 is removed to remove the drain line 45 thereunder. The upper chromium film 43 is exposed. Next, the chromium film 43 exposed at the pixel electrode 48 is wet-etched to remove the chromium film 43 and remove the ITO film thereunder.
The film 42 is exposed, and the main part of the pixel electrode is formed by the exposed ITO film 42. In this case, the upper chromium film 43 at the end of the drain line 45 is also removed, and the underlying ITO film 42 is exposed. After that, when the third resist pattern 57 is peeled off, FIG.
As shown in (B), the transistor array in this embodiment is manufactured. In the transistor array manufactured in this manner, the gate line 54 is of course exposed, but the end of the drain line 45 is also exposed. In addition, the exposed portion of the end of the drain line 45 is
2, the ITO film 42 has a driver I
The C chip (not shown) can be connected immediately and well. In addition, as described above, the first to third resist patterns 49, 55, and 57 may be used, so that the number of photolithography processes can be reduced to three, and productivity can be improved. . In the first embodiment, for example, FIG.
As shown in (A) and (B), a portion of the drain line 24, the drain electrode 25, and the source electrode 26 that intersects with the gate line 35 including the gate electrode is formed of three layers of the ITO film 22, the chromium film 23, and the diffusion layer 30. Although it has a structure,
It is not limited to this. For example, FIG.
As in the third embodiment shown in (A) and (B), the portion of the drain line 24, the drain electrode 25, and the source electrode 26 that intersects with the gate electrode (gate line) 35
It may have a two-layer structure of the O film 22 and the diffusion layer 30. The manufacturing method according to the third embodiment shown in FIGS. 15A and 15B will be described.
After forming an ITO film and a metal film thereon, a first resist is applied, and the first resist is patterned into a shape of a drain line 24, a drain electrode 25, a source electrode 26, and a pixel electrode 28 to form a metal film. And etching the ITO film. Next, after removing the first resist, a second resist is applied, and the second resist is patterned so that only a portion corresponding to the drain electrode 25 and the source electrode 26 is exposed. Etch only the film. In this case, the IT for forming the drain line 24
The O film is formed in the same shape as the metal film.
Since the metal film on the TO film only needs to be removed, the patterning of the second resist is performed by the drain electrode 25 and the source electrode 2.
It is only necessary to provide a rectangular opening for exposing 6, and the alignment accuracy may be extremely rough. Next, the second resist is removed, and the entire surface is exposed to glow discharge of phosphine, thereby forming a phosphorus diffusion layer 30 on the surfaces of the drain electrode 25 and the source electrode 26. The subsequent steps are the first
This is the same as in the embodiment. In this case, the step of the portion of the drain line 24, the drain electrode 25, and the source electrode 26 that intersects with the gate line 35 including the gate electrode is reduced, and the gate line 35 including the gate electrode formed thereon is formed. Disconnection is less likely to occur. Further, since the diffusion of phosphorus to the surface of the ITO film is good, the reliability of connection can be improved. As described above, according to the present invention, a transparent conductive film, a metal film, and a diffusion layer have a laminated structure.
Drain line, drain electrode, source electrode and
Only under the gate line including the gate electrode
The gate insulating film and the semiconductor layer are formed, and
Corresponding to the pixel electrode part and the end of the drain line
Transient whose entire surface is covered with an overcoat film
The star array can be formed by three photolithography processes .

【図面の簡単な説明】 【図１】（Ａ）はこの発明の第１実施形態におけるトラ
ンジスタアレイの製造に際し、ガラス基板上にＩＴＯ
膜、クロム膜および第１レジストパターンを形成した状
態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図２】図１に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図３】図２に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図４】図３に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図５】図４に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図６】図５に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図７】図６に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図８】（Ａ）はこの発明の第２実施形態におけるトラ
ンジスタアレイの製造に際し、ガラス基板上にＩＴＯ
膜、クロム膜、拡散層および第１レジストパターンを形
成した状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面
図。 【図９】図８に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１０】図９に続く工程であって、（Ａ）は平面図、
（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１１】図１０に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１２】図１１に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１３】図１２に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１４】図１３に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１５】この発明の第３実施形態を説明するために示
すものであって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ
線に沿う断面図。 【図１６】（Ａ）は従来の薄膜トランジスタの製造に際
し、ガラス基板上にＩＴＯ膜、クロム膜、ｎ型アモルフ
ァスシリコン膜および第１レジストパターンを形成した
状態の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１７】図１６に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【図１８】図１７に続く工程であって、（Ａ）は平面
図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。 【符号の説明】 ２１ ガラス基板 ２２ ＩＴＯ膜（透明導電膜） ２３ クロム膜（金属膜） ２４ ドレインライン形成領域 ２５ ドレイン電極形成領域 ２６ ソース電極形成領域 ２７ 第１レジストパターン ２８ 画素電極形成領域 ２９ 第２レジストパターン ３０ 拡散層 ３１ 半導体層 ３２ ゲート絶縁膜 ３４ アルミニウム膜（金属膜） ３５ ゲート電極形成領域を含むゲートライン形成領域 ３６ 第３レジストパターンBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 (A) shows an example in which a transistor array according to the first embodiment of the present invention is manufactured by forming ITO on a glass substrate.
FIG. 3B is a plan view showing a state in which a film, a chromium film, and a first resist pattern are formed, and FIG. FIG. 2 is a step following FIG. 1, wherein (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 3 is a step following FIG. 2, wherein (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 4 is a step following FIG. 3, wherein (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 5 is a step following FIG. 4, wherein (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 6 is a step following FIG. 5, in which (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 7 is a step following FIG. 6, wherein (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 8A is a cross-sectional view of a method for manufacturing a transistor array according to the second embodiment of the present invention, in which an ITO film is formed on a glass substrate;
FIG. 4B is a plan view showing a state in which a film, a chromium film, a diffusion layer, and a first resist pattern are formed, and FIG. 4B is a cross-sectional view taken along the line BB. FIG. 9 is a step following FIG. 8, in which (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 10 is a step following FIG. 9, in which (A) is a plan view,
(B) is a sectional view along the line BB. FIG. 11 is a step following FIG. 10, in which (A) is a plan view and (B) is a cross-sectional view along the line BB. FIG. 12 is a step following FIG. 11, in which (A) is a plan view and (B) is a cross-sectional view along the line BB. FIG. 13 is a step following FIG. 12, in which (A) is a plan view and (B) is a cross-sectional view along the line BB. FIG. 14 is a step following FIG. 13, in which (A) is a plan view and (B) is a cross-sectional view along the line BB. FIGS. 15A and 15B are views for explaining the third embodiment of the present invention, wherein FIG. 15A is a plan view, and FIG.
Sectional view along the line. FIG. 16A is a plan view showing a state in which an ITO film, a chromium film, an n-type amorphous silicon film and a first resist pattern are formed on a glass substrate in manufacturing a conventional thin film transistor, and FIG. Sectional drawing which follows the B line. FIG. 17 is a step following FIG. 16, in which (A) is a plan view and (B) is a cross-sectional view along the line BB. FIG. 18 is a step following FIG. 17, wherein (A) is a plan view and (B) is a cross-sectional view taken along the line BB. DESCRIPTION OF SYMBOLS 21 Glass substrate 22 ITO film (transparent conductive film) 23 Chromium film (metal film) 24 Drain line formation region 25 Drain electrode formation region 26 Source electrode formation region 27 First resist pattern 28 Pixel electrode formation region 29 2 resist pattern 30 diffusion layer 31 semiconductor layer 32 gate insulating film 34 aluminum film (metal film) 35 gate line forming region 36 including gate electrode forming region 36 third resist pattern

Claims (1)

(57)【特許請求の範囲】 【請求項１】 基板上に透明導電膜と金属膜とを順次成
膜し、前記金属膜の表面にイオンが拡散された拡散層を
形成する工程と、 前記拡散層の上面に第１のフォトレジストを形成し、第
１のフォトリソグラフィ処理により前記拡散層、前記金
属膜および前記透明導電膜のエッチングを行って、前記
透明導電膜、前記金属膜および前記拡散層の積層構造か
らなるドレインライン、ドレイン電極、ソース電極およ
び画素電極を形成する工程と、 全面に半導体層、ゲート絶縁膜およびゲート電極用金属
膜を成膜し、前記ゲート電極用金属膜上に第２のフォト
レジストを形成し、第２のフォトリソグラフィ処理によ
り前記ゲート電極用金属膜をエッチングしてゲート電極
を含むゲートラインを形成すると共に前記ゲート電極を
含む前記ゲートラインをマスクとして前記拡散層、前記
ゲート絶縁膜、前記半導体層をエッチングする工程と、 全面にオーバーコート膜を成膜し、前記オーバーコート
膜上に第３のフォトレジストを形成し、第３のフォトリ
ソグラフィ処理により前記画素電極および前記ドレイン
ラインの端部に対応する部分の前記オーバーコート膜を
エッチングする工程と、 からなる ことを特徴とするトランジスタアレイの製造方
法。(57) [Claim 1] A transparent conductive film and a metal film are sequentially formed on a substrate.
A diffusion layer in which ions are diffused on the surface of the metal film.
Forming a first photoresist on the upper surface of the diffusion layer;
1. The diffusion layer and the gold
Performing etching of the metal film and the transparent conductive film,
A transparent conductive film, a laminated structure of the metal film and the diffusion layer
Drain line, drain electrode, source electrode and
Forming a semiconductor layer, a gate insulating film, and a metal for a gate electrode over the entire surface.
A film is formed and a second photo is formed on the metal film for the gate electrode.
Forming a resist and performing a second photolithography process;
Etching the metal film for the gate electrode
And forming the gate electrode with
The diffusion layer using the gate line as a mask,
A step of etching the gate insulating film and the semiconductor layer, and forming an overcoat film on the entire surface,
A third photoresist is formed on the film, and a third photoresist is formed.
The pixel electrode and the drain by lithography
Apply the overcoat film at the part corresponding to the end of the line
Method for producing a transistor array, characterized the step of etching, in that it consists of.