JP3528198B2 - Computer system - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明はデータバス幅の異なった
２つのバスと、これらを接続してデータの転送を行わせ
るバスアダプタ装置とを有する計算機システムに係わ
り、特に高位バス側から低位バス側にデータを書き込む
際に効率的な書込作業を可能にする計算機システムに関
する。 【０００２】 【従来の技術】膨大なデータを短時間で処理するため
に、計算機システムの処理速度の向上が強く望まれてい
る。このような要請に応ずるために、計算機システムを
構成するＣＰＵ（中央処理装置）や主メモリ装置等の回
路装置のデータ入出力幅としてのいわゆるデータバス幅
が広くなっており、データの転送速度の高速化も著しく
なっている。一例を挙げると、ある計算機システムでは
ＣＰＵが６４ビットのデータ幅を有しており、データ転
送のサイクル時間は１５ｎｓ（ナノ秒）となっている。 【０００３】このように計算機システムの性能が向上し
ているが、一方でこれら新しい計算機システムに従来の
装置を接続して活用できるという互換性維持も、ハード
ウェア設計資産の有効活用の上から強く要請されてい
る。例えば前記したような高速の計算機システムに、デ
ータバス幅が８ビットあるいは１６ビットで、サイクル
時間が２００ｎｓといった低速なスレーブ装置を接続す
る必要が生じる。 【０００４】図７は従来提案された計算機システムを表
わしたものである。バス１１には、ＣＰＵ１２、主メモ
リ装置１３ならびに入出力制御装置１４が接続されてい
る。低速のスレーブ装置１５₁、１５₂、……は、データ
バス幅の差異を吸収するためのバスアダプタ装置１
６₁、１６₂、……を介してバス１１と接続されている。 【０００５】このような計算機システムでは、低速のス
レーブ装置１５₁ 、１５₂ 、……の数だけバスアダプタ
装置１６₁ 、１６₂ 、……が必要となる。したがって、
システムを構成するハードウェア量が増大するといった
問題がある。そこで、高位バスと低位バスに分けてマス
タ装置等の接続を行った計算機システムが提案されてい
る。 【０００６】図８は、高位バスと低位バスが混用された
従来の計算機システムの一例を表わしたものである。こ
こで高位バス１７とはデータバス幅が比較的広く、デー
タの転送速度も比較的高速なバスであり、低位バス１８
とはデータバス幅が比較的狭く、データの転送速度も比
較的低速なバスである。この例では、高位バス１７にＣ
ＰＵ１２、主メモリ装置１３ならびに入出力制御装置１
４が接続されており、低位バス１８には幾つかのスレー
ブ装置１５₁ 、１５₂ ……が接続されている。また、こ
れら高位バス１７と低位バス１８の間にはバスアダプタ
装置１６が接続されている。 【０００７】このような計算機システムで、バスアダプ
タ装置１６は高位バス１７と低位バス１８の間のデータ
バス幅の差異を吸収する必要がある。そこで、バスアダ
プタ装置１６内には、データの分解と組み立てを行う機
構が組み込まれている。例えば特開昭６１−１５１７６
９号公報には、高位バス１が１６ビットのデータバス幅
で、低位バス１８が８ビットのデータバス幅の場合の機
構が開示されている。また、特開平１−１６１５６１号
公報には高位バス１７と低位バス１８のデータ転送サイ
ズの比がｍ対１の場合の機構が開示されている。ここで
符号“ｍ”は２以上の正の整数である。 【０００８】これらの従来技術では、アクセス対象を表
わしたアドレス情報をバスアダプタ装置内に１つラッチ
しておき、低位バス側で実行される複数回のバスサイク
ル（後の例ではｍ回のバスサイクル）に応じて下位のア
ドレスの更新を順に行うようにしている。先に示した従
来技術では、ＣＰＵの書き込み操作時にデータをバスア
ダプタ装置内にラッチすることで、このＣＰＵを下位ア
ドレスの更新作業に先駆けて先行開放を行うことができ
ることが示されている。 【０００９】 【発明が解決しようとする課題】しかしながら、このよ
うな従来技術によれば、バスアダプタ内に保持すること
のできるバスサイクルは、高位バス側での１サイクル分
のみとなっている。したがって、前記した先行開放につ
いても、これができるのはＣＰＵの１バスサイクルに対
してのみであり、引き続く書込サイクルまでも有効とさ
れるものではない。 【００１０】特開平１−１６１４６３号公報ではこのよ
うな問題点の解決を図っている。この提案では、複数の
チャネル装置それぞれに独立したデータバッファを設け
るようにしている。したがって、複数の低位バス装置の
それぞれに対してデータバッファが設けられることにな
り、異なった低位バス装置に対して書込サイクルが実行
されるような場合には、バスアダプタ内に実質的に複数
サイクル分のアドレスを格納することができる。 【００１１】しかしながら、この提案でも同一の低位バ
ス装置に対してたまたま連続した書込サイクルが実行さ
れるような場合には、対応するデータバッファが高位バ
ス側での１サイクル分であることに変わりがない。した
がって、同一低位バス装置に対する連続した書込サイク
ルに対しては問題点を解決することができない。更に、
この提案ではチャネル装置ごとに独立したデータバッフ
ァを用意する必要がある。このため、ハードウェア量が
増大するという問題点もあった。 【００１２】そこで本発明の目的は、高位バスから低位
バスへ連続した書込サイクルを実行する場合であって
も、高位バス側のバスマスタ装置が次の処理に迅速に移
行することができるバスアダプタ装置を備えた計算機シ
ステムを提供することにある。 【００１３】本発明の他の目的は、低位バス側の異なる
スレーブ装置に対する書き込みをバスアダプタ装置内に
単一のバッファを設けることで可能にする計算機システ
ムを提供することにある。 【００１４】本発明の更に他の目的は、低位バス側の異
なるスレーブ装置に対する書き込みをバスアダプタ装置
内の単一のバッファを用いて行なう際に低位バス上のス
レーブ装置からのデータの読み出しを支障なく行うこと
のできる計算機システムを提供することにある。 【００１５】 【課題を解決するための手段】請求項１記載の発明で
は、（イ）第１の単位量を一回の転送量としてデータの
転送を行う高位バスと、（ロ）第１の単位量よりも小さ
な第２の単位量でデータの転送を行う低位バスと、
（ハ）これらのバスを接続し、高位バス上のマスタ装置
から低位バス上の複数のスレーブ装置のうちの該当する
ものを択一的に選択してこれらにデータを書き込むとき
その転送データの内容や宛先、転送データのサイズから
なる格納情報を低位バスにアクセスする順序で第１の単
位量ずつ順次複数回分格納可能な容量の格納手段と、こ
の格納手段に第１の単位量だけ格納情報を格納するたび
にマスタ装置に対してスレーブ装置にデータの書き込み
が完了したことを示すアクノリッジ信号を擬似的に送出
するアクノリッジ信号送出手段と、格納手段に格納され
た第１の単位量のデータを第２の単位量のデータに順次
組み換えるデータ組替え手段と、組み換えられたデータ
を格納手段に格納された順番で低位バス上のそれぞれの
宛先のスレーブ装置にサイズ情報で示された値に応じた
回数で転送する転送手段とを備えたバスアダプタ装置と
を計算機システムに具備させる。 【００１６】 【００１７】 【００１８】すなわち請求項１記載の発明では、例えば
３２ビット単位でデータの転送を行う高位バスと８ビッ
ト単位でデータの転送を行う低位バスを接続するバスア
ダプタ装置に、高位バス上のマスタ装置から低位バス上
のスレーブ装置に第１の単位量を一回の転送量としてデ
ータを書き込むときこれに必要な転送データの内容や宛
先、転送データのサイズからなる格納情報を低位バスに
アクセスする順序で一時的に格納するＦＩＦＯメモリ等
の第１の単位量ずつ順次複数回分格納可能な容量の格納
手段を用意し、これに取敢えず格納情報を第１の単位量
ずつ順に格納させる。そして、低位バスに対するデータ
の書き込みを待つことなくこれらの格納時に第１の単位
量だけ格納情報を格納するたびにアクノリッジ信号送出
手段によってアクノリッジ信号を擬似的に該当するマス
タ装置に送出する一方、格納手段に格納された第１の単
位量のデータを第２の単位量のデータに順次組み換え、
これらを低位バス上のそれぞれの宛先のスレーブ装置に
転送することにしている。これにより、異なったスレー
ブ装置に対するデータの書込処理を単一のバッファで実
現させることを可能にしている。 【００１９】なお、請求項１記載の発明では、高位バス
から低位バスに転送するデータのサイズ情報が格納情報
の一部として格納手段に格納される。これを用いてバス
アダプタ装置はサイズ情報で示された回数に分けて例え
ば８ビット単位のデータを該当するスレーブ装置に転送
することになる。 【００２０】 【００２１】 【００２２】 【実施例】以下実施例につき本発明を詳細に説明する。 【００２３】図１は本発明の一実施例における計算機シ
ステムの概要を表わしたものである。本実施例の計算機
システムは、高位バス１７と低位バス１８ならびにこれ
らを接続するバスアダプタ装置２１とで構成されてい
る。本実施例で高位バス１７のデータバス幅は３２ビッ
トであり、低位バス１８のデータバス幅は８ビットとな
っている。 【００２４】バスアダプタ装置２１には、高位バス１７
と接続されそのスレーブ装置として機能する高位バスス
レーブ回路２２と、低位バス１８と接続されそのマスタ
装置として機能する低位バスマスタ回路２３が配置され
ている。高位バススレーブ回路２２は高位バス１７側の
図示しないＣＰＵやＤＭＡ（ダイレクト・メモリ・アク
セス）装置に代表されるマスタ装置からアクセスを受け
付けるようになっている。低位バスマスタ回路２３は、
低位バス１８側に配置された各種スレーブ装置に対して
所定の回数だけ書込あるいは読出サイクルを起動するよ
うになっている。 【００２５】バスアダプタ装置２１の図で左半分が高位
バス１７から低位バス１８への書込サイクル時に機能す
る回路部分であり、ここにはＦＩＦＯ（先入れ先出し）
メモリ２４とアンパック・レジスタ２５とが配置されて
いる。また、バスアダプタ装置２１の図で右半分が低位
バス１８を高位バス１７から読み出すサイクルのときに
機能する回路部分であり、ここにはデータ・ラッチ回路
２６とパック・レジスタ２７とが配置されている。以
下、高位バス１７から低位バス１８への書込サイクルと
読出サイクルとに分けて説明を行う。 【００２６】高位バスから低位バスへの書込サイクル 【００２７】高位バススレーブ回路２２は、高位バス１
７のスレーブ装置として機能し、この高位バス１７上の
マスタ装置からの書込要求を受け付ける。受け付けた要
求のアドレス情報と、転送データのサイズ情報ならびに
転送データは、ＦＩＦＯメモリ２４の最後尾に格納され
る。この格納を終えると、現実にこれらを低位バス１８
に転送することなく高位バススレーブ回路２２は高位バ
ス１７に転送の完了を示す転送完了応答を返す。これに
より、高位バス１７上の前記したＣＰＵ等の該当するマ
スタ装置はウエイト状態から開放され、次の処理に進む
ことができる。 【００２８】これ以後の低位バス１８への書込処理は、
バスアダプタ装置２１が高位バス１７側とは非同期に実
行する。まず、低位バスマスタ回路２３はＦＩＦＯメモ
リ２４の先頭に格納されている時間的に最も古い格納項
目としてのアドレス情報、転送データのサイズ情報およ
び転送データを取り出す。そして、アドレス情報につい
ては、必要ならばその上位ビットをデコードして、低位
バス１８の該当するスレーブ装置を選択するためのスレ
ーブ選択信号を生成する。下位ビットについては、その
まま低位バスマスタ回路２３を介して低位バス１８側に
出力する。 【００２９】ＦＩＦＯメモリ２４から読み出した転送デ
ータは、アンパック・レジスタ２５に入力され、ここで
分解されて８ビットごとに低位バスマスタ回路２３に送
られる。低位バスマスタ回路２３は、ＦＩＦＯメモリ２
４から転送データのサイズ情報を受けており、これに示
される回数だけ低位バス１８上で書込サイクルを起動す
る。そして、アンパック・レジスタ２５から排出される
８ビットずつのデータを低位バス１８上に順に送り出す
ことによってＦＩＦＯメモリ２４内の転送データをすべ
て送り出す。 【００３０】このようにしてＦＩＦＯメモリ２４の１つ
のエントリについての低位バス１８に対する書込操作が
終了すると、次のエントリにシフトされて、次の格納情
報についての書込サイクルが起動される。このようにし
て、ＦＩＦＯメモリ２４内の格納情報がすべて空になる
まで低位バスマスタ回路２３は動作する。 【００３１】高位バスから低位バスへの読出サイクル 【００３２】次に、高位バス１７側から低位バス１８に
対して読出要求が行われた場合の動作を説明する。読出
要求を受けた高位バススレーブ回路２２は、高位バス１
７側のマスタ装置をウエイト状態で拘束し、アドレス情
報および転送データのサイズ情報４１を送って低位バス
マスタ回路２３を起動する。低位バスマスタ回路２３
は、アドレス情報によって指定されたスレーブ装置に対
して下位アドレスを順に更新しながら転送データのサイ
ズ情報で示される回数だけ読出サイクルを起動する。こ
れによって低位バス１８上の該当するスレーブ装置から
データの読み出しが８ビットずつ順に行われることにな
る。 【００３３】パック・レジスタ２７は、読み出されたこ
れらのデータを整列させる。そしてこれらを順にデータ
・ラッチ回路２６に保持させる。要求されているサイズ
のデータがデータ・ラッチ回路２６にすべて揃ったら、
高位バススレーブ回路２２はその整列データを受け取っ
て高位バス１７上に送り出すと共に、転送完了応答信号
を出力する。拘束されていたマスタ装置はデータを受け
取ると共に、この転送完了応答信号によって拘束を開放
される。 【００３４】次に、本実施例の計算機システムで特徴的
な回路としてのＦＩＦＯメモリ２４とその制御について
更に詳しく説明する。なお、低位バス１８側での下位ア
ドレスの更新操作や、アンパック・レジスタ２５による
データのアンパック操作、ならびにパック・レジスタ２
７によるデータのパック操作については、例えば特開平
１−１６１５６１号公報にも記載があるようにそれらの
技術が特に目新しいものではないので、説明を省略す
る。 【００３５】図２はバスアダプタ装置の要部を具体的に
表わしたものである。ＦＩＦＯメモリ２４は２０ビット
構成のアドレス情報５１と、２ビット構成のサイズ情報
５２と、３２ビット構成の転送データ５３を１エントリ
の格納情報として出力するようになっている。このうち
アドレス情報５１の上位４ビットはアドレスデコーダ５
５に入力され、ここで解読されてスレーブ選択信号５６
₀ 〜５６₁₅のいずれかが選択されて低位バス１８上に出
力されるようになっている。ここでスレーブ選択信号５
６₀ 〜５６₁₅は、低位バス１８に接続された図示しない
スレーブ装置に１本ずつ接続されており、出力されたス
レーブ選択信号５６ｘに対応するスレーブの選択が行わ
れるようになっている。 【００３６】アドレス情報５１の残りの１６ビットは、
アドレスカウンタ５７に供給されるようになっている。
アドレスカウンタ５７は第１の制御回路５８からロード
信号５９とクロック信号６１の供給を受けるようになっ
ている。そして、ロード信号５９によってアドレス情報
５１の下位ビットをロードすると共に、クロック信号６
１でこれを“１”ずつインクリメントするようになって
いる。 【００３７】サイズ情報５２はダウンカウンタ６３に供
給される。第１の制御回路５８はダウンカウンタ６３に
ロード信号６４とクロック信号６５を入力するようにな
っている。このうちのロード信号６４によってサイズ情
報５２がダウンカウンタ６３にロードされる。そして、
クロック信号６５によってその内容が“１”ずつデクリ
メントされる。この結果としてカウント値がアンダーフ
ローすると、アンダーフロー信号６６が第１の制御回路
５８に供給されるようになっている。 【００３８】第１の制御回路５８は低位バスサイクルを
規定回数実行した後、シフト信号６９をＦＩＦＯメモリ
２４に対して出力し、ポインタを１つだけ進めさせるよ
うになっている。ＦＩＦＯメモリ２４は、格納情報のす
べてを送るとエンプティ信号６８を第１の制御回路５８
に送出するようになっている。転送データ５３は最大３
２ビットまで８ビット単位でパラレルに出力される。 【００３９】アンパック・レジスタ２５は、８ビットず
つデータを入力し次段にシフトさせる４段のシフトレジ
スタ７１₁ 〜７１₄ を直列接続した構成となっている。
これらのシフトレジスタ７１₁ 〜７１₄ には、第１の制
御回路５８からロード信号７２とクロック信号７３が供
給されるようになっている。また、イネーブル信号７４
は、最終段の第４のシフトレジスタ７１₄ から出力され
る８ビット単位の転送データ７６の出力を行うための出
力バッファ７７に供給されるようになっている。 【００４０】なお、第１の制御回路５８は低位バス１８
に対してそのバスサイクルを起動するために、アドレス
ストローブ（ＡＳ）信号７８およびリード（Ｒｅａｄ）
信号７９を供給し、低位バス１８からはアクノリッジ信
号（ＡＣＫ）８１を受け取るようになっている。 【００４１】図３は、第１の制御回路の制御の様子を表
わしたものである。第１の制御回路５８はＦＩＦＯメモ
リ２４がエンプティであるかどうかを監視している（ス
テップＳ１０１）。これはエンプティ信号６８の信号状
態で判別することができる。ＦＩＦＯメモリ２４がエン
プティでなくなったら（Ｎ）、アドレスカウンタ５７に
ロード信号５９を送ってアドレス情報５１の下位１６ビ
ットをこれにロードさせる。また、同様にロード信号６
４、７２をダウンカウンタ６３とシフトレジスタ７１₁
〜７１₄ に送ってサイズ情報５２と３２ビットの転送デ
ータ５３をそれぞれロードさせる（ステップＳ１０
２）。 【００４２】このようにして格納情報のロードが行われ
たら、クロック信号６５によってダウンカウンタ６３の
セットされているカウント値が“１”だけデクリメント
される（ステップＳ１０３）。そして、アドレスストロ
ーブ（ＡＳ）信号７８、リード（Ｒｅａｄ）信号７９な
らびにイネーブル（Ｅｎａｂｌｅ）信号７４の論理レベ
ルをそれぞれＬ（ロー）レベルに設定して、書込サイク
ルを起動させる（ステップＳ１０４）。そして、アクノ
リッジ（ＡＣＫ）信号８１がＬレベルになるのを待機し
（ステップＳ１０５）、なったら低位バス１８に転送デ
ータ７６の書き込みが行われたことが確認されたので、
アドレスストローブ（ＡＳ）信号７８とイネーブル（Ｅ
ｎａｂｌｅ）信号７４をＨ（ハイ）レベルに変化させて
書込サイクルを終結させる（ステップＳ１０６）。 【００４３】この後、クロック信号６５によってダウン
カウンタ６３のセットされているカウント値が“１”だ
け更にデクリメントされる（ステップＳ１０７）。この
結果として、アンダーフロー信号６６が出なければ（ス
テップＳ１０８；Ｎ）、アンパック・レジスタ２５にセ
ットされた転送データ５３がまだ全部転送されていな
い。 【００４４】そこで、アドレスカウンタ５７を“１”だ
けインクリメントすると共に、アンパック・レジスタ２
５内のシフトレジスタ７１₁ 〜７１₄ にクロック信号７
３を８個送出して次の転送データを第４のシフトレジス
タ７１₄ にセットさせる（ステップＳ１０９）。この例
では、最初の８ビットの転送データ７６を転送した後な
ので、最初に第３のシフトレジスタ７１₃ に格納された
内容が第４のシフトレジスタ７１₄ に格納されることに
なる。 【００４５】この状態で制御は再びステップＳ１０４に
戻り、書込サイクルが起動される。そして、２回目の８
ビットの転送データ７６が低位バス１８上に転送される
ことになる。以後同様にして最大３２ビットまで８ビッ
トずつ転送データ７６が低位バス１８上に送り出され
る。 【００４６】ダウンカウンタ６３のセットされているカ
ウント値が“１”だけデクリメントされた結果としてア
ンダーフロー（値が“−１”）になったら（ステップＳ
１０８；Ｙ）、１エントリの格納情報のすべてが転送さ
れたことになる。そこでシフト信号６９がＦＩＦＯメモ
リ２４に送出され、ポインタを１つだけ進めさせて次の
転送データ５３の転送に備えることになる（リター
ン）。 【００４７】ところで、図２に示したようにエンプティ
信号６８は高位バススレーブ回路２２にも供給されるよ
うになっている。高位バススレーブ回路２２はこのエン
プティ信号６８がＦＩＦＯメモリ２４のエンプティ
（空）を示すまで高位バス１７上の読出要求を受け付け
ないようになっている。これは、読み出そうとしている
アドレスのデータがバスアダプタ装置２１内のＦＩＦＯ
メモリ２４内にまだ存在する場合に発生する矛盾を解決
するためである。 【００４８】図４は、高位バスから低位バスを読み出す
場合の高位バススレーブ回路の制御の様子を表わしたも
のである。高位バススレーブ回路２２は高位バス１７の
アドレスストローブ（ＡＳ）信号がＬレベルになるのを
監視している（ステップＳ２０１）。Ｌレベルになった
ら（Ｙ）、そのとき低位バス１８がリード（Ｒｅａｄ）
アクセスであるかどうかをチェックする（ステップＳ２
０２）。そうであれば（Ｙ）、アイドル状態を脱してＦ
ＩＦＯメモリ２４がエンプティになるのを待機する（ス
テップＳ２０３）。これは前記した理由からである。 【００４９】ＦＩＦＯメモリ２４がエンプティになった
ら（Ｙ）、低位バスマスタ回路２３にアドレス情報およ
び転送データのサイズ情報４１を送出する（ステップＳ
２０４）。これにより、低位バスマスタ回路２３内の図
示しない第２の制御回路内のアドレスデコーダからスレ
ーブ選択信号５６₀ 〜５６₁₅のうちの該当するものが出
力され、また、リード信号７９がＨレベルに、アドレス
ストローブ信号７８がＬレベルに設定される。 【００５０】この状態で第２の制御回路は低位バス１８
からアクノリッジ（ＡＣＫ）信号８１が送られてくるの
を待機する（ステップＳ２０５）。アクノリッジ信号８
１が送られてきたら読み出されたデータが低位バス１８
上に存在するので、パック・レジスタ２７を介して、こ
れをデータ・ラッチ回路２６にラッチさせる（ステップ
Ｓ２０６）。そして、低位バス１８のアドレスストロー
ブ信号７８をＨレベルに設定して読み出しのためのバス
サイクルを終結させる（ステップＳ２０７）。 【００５１】次に、高位バススレーブ回路２２はデータ
・ラッチ回路２６に読み込んだデータ数がサイズ情報に
示す８ビット単位のサイズに合致しているかどうかをチ
ェックする（ステップＳ２０８）。合致していなければ
（Ｎ）、更に８ビットのデータを読み出してデータ・ラ
ッチ回路２６に追加する必要がある。そこで、ステップ
Ｓ２０３に戻ってこの操作を必要な回数だけ繰り返す。 【００５２】ステップＳ２０８で読み込んだデータ数が
サイズ情報に示す８ビット単位のサイズに合致したら
（Ｙ）、高位バス１７上にデータ・ラッチ回路２６にラ
ッチされているデータを送出すると共に、高位バス１７
のマスタ装置に対してデータの読み出しが行われた旨の
応答を行って（ステップＳ２０９）、制御を終了させる
（エンド）。 【００５３】図５は本実施例における高位バスと低位バ
スの動作を比較したものである。同図（ａ）〜（ｅ）は
高位バス１７側を表わしたものであり、このうち同図
（ａ）はクロック信号（ＣＬＫ）を、同図（ｂ）はアド
レスストローブ信号（ＡＳ）を、同図（ｃ）はアドレス
情報（Adr ）を、同図（ｄ）はデータ信号（Data）を、
同図（ｅ）はアクノリッジ信号（ＡＣＫ）をそれぞれ表
わしている。時刻ｔ₁ から第１のアドレス情報Ａ₁ と第
１のデータＤ₁ が高位バス１７上に現われ、これらがＦ
ＩＦＯメモリ２４（図１）に格納されると、高位バスス
レーブ回路２２は高位バス１７にアクノリッジ信号を返
送する。この時刻ｔ₂ から高位バス１７側のマスタ装置
は拘束から開放されて次の処理（Ａ₂ ，Ｄ₂ 以降）に移
行することが可能になる。 【００５４】同図（ｆ）〜（ｉ）は低位バス１８側の動
作を表わしたものであり、同図（ｆ）はアドレス情報
（Adr ）を、同図（ｇ）はアドレスストローブ信号（Ａ
Ｓ）を、同図（ｈ）はデータ信号（Data）を、同図
（ｉ）はアクノリッジ信号（ＡＣＫ）をそれぞれ表わし
ている。 【００５５】高位バス１７側がＦＩＦＯメモリ２４に転
送データ等の情報を格納した後、まず最初の８ビットの
アドレス情報Ａ₁₊₀ とデータＢ₁₊₀ が低位バス１８に転
送され、アドレスストローブ信号がＬレベルにセットさ
れる。この状態で低位バス１８から書込完了を示すアク
ノリッジ信号が送られてきた段階で次の２番目の８ビッ
トのアドレス情報Ａ₁₊₁ とデータＢ₁₊₁ が低位バス１８
に転送される。以下同様にして最大で３２ビットの転送
データが最大で４回に分けて低位バス１８上に転送され
ることになる。 【００５６】前記したように時刻ｔ₂ 以降は、これらア
ドレス情報Ａ₁₊₀ 〜Ａ₁₊₃ ならびにデータＢ₁₊₀ 〜Ｂ
₁₊₃ の転送制御にかかわらず、高位バス１７上のマスタ
は他の作業を行うことができる。なお、この図でハッチ
ングはデータのアクセス上、特に意味を持たない部分を
示したものであり、これは次の図６についても同様であ
る。 【００５７】図６は、本実施例の計算機システムと比較
するために従来における高位バスと低位バスの動作を比
較したものである。同図（ａ）〜（ｉ）はそれぞれ図５
の図（ａ）〜（ｉ）とそれぞれ対応している。従来にお
いては、時刻ｔ₁ から第１のアドレス情報Ａ₁ と第１の
データＤ₁ が高位バス１７上に現われるが、これらは低
位バス１８上の該当するスレーブ装置にすべて書き込ま
れ、時刻ｔ₃ にアクノリッジ信号が返送されてくるまで
高位バス１７上の該当するマスタ装置は拘束状態を開放
されない。 【００５８】すなわち、同図（ｆ）に示すように最初の
８ビットのアドレス情報Ａ₁₊₀ とデータＢ₁₊₀ が低位バ
ス１８に転送され、アドレスストローブ信号がＬレベル
にセットされた後、低位バス１８から書込完了を示すア
クノリッジ信号が送られてきた段階で次の２番目の８ビ
ットのアドレス情報Ａ₁₊₁ とデータＢ₁₊₁ が低位バス１
８に転送される。 【００５９】以下同様にして最大で３２ビットの転送デ
ータが最大で４回に分けて低位バス１８上に転送され、
低位バス１８上におけるデータ転送がすべて終了した状
態で同図（ｅ）に示すアクノリッジ信号が高位バス１７
上に送出され、該当するマスタ装置がこれを認識した時
点で拘束が開放されることになる。したがって、この拘
束時間Ｔ₂ は、図５に示した拘束時間Ｔ₁ に比べて遙か
に長くなるのが通常である。 【００６０】以上の説明では、高位バス１７上のマスタ
装置が１つのスレーブ装置に１回分の書込データを転送
する場合について説明したが、同一のマスタ装置が複数
の異なったスレーブ装置に書込データを順に連続して転
送する場合もある。図５ではこのよう状態を示してお
り、時刻ｔ₄ からは第２のアドレス情報Ａ₂ と第２のデ
ータＤ₂ が高位バス１７上に現われ、同様にバスアダプ
タ装置２１からのアクノリッジ信号によってこの２番目
の書き込みのための制御を終了させる。そして、時刻ｔ
₅ から第３のアドレス情報Ａ₃ と第３のデータＤ₃ が高
位バス１７上に現われることになる。以下同様である。 【００６１】同一のマスタ装置によるこれらの連続制御
を可能にしたのはアドレス情報Ａ₁等を順に格納してい
くＦＩＦＯメモリ２４によることは当然であり、これに
より同一のマスタ装置がより短時間で複数のデータを低
位バス１８側に転送することができることが了解され
る。もちろん、ＦＩＦＯメモリ２４には、同一のマスタ
装置ばかりでなく異なったマスタ装置がそれぞれの書込
アクセス用の情報を格納していけることは当然である。 【００６２】以上説明した実施例ではバスアダプタ装置
２１内に書き込みと読み出しに共用する高位バススレー
ブ回路２２と低位バスマスタ回路２３を配置したが、こ
れらがそれぞれの用途ごとに分離された回路構成となっ
ていてもよい。また、書き込み用のアドレス情報等を格
納するメモリはＦＩＦＯメモリに限る必要はなく、その
段数の範囲も複数段であれば特に限定されるものではな
いことは当然である。 【００６３】更に実施例ではＦＩＦＯメモリに先に入力
されたデータから先に読み出して低位バス上のスレーブ
装置に書き込みを行うことにしたが、同一のスレーブ装
置に対する転送データを一括して抽出して、これらを時
間的に先のものから順に転送するようにしてもよい。こ
れにより、低位バスをより効率的に使用することができ
る。 【００６４】また、実施例では高位バスから低位バスに
対してデータの読み出しを要求したときＦＩＦＯメモリ
内のデータがすべて転送されるのを待ってデータの読み
出しを行うことにしたが、同一スレーブ装置を宛先とす
る転送データがＦＩＦＯメモリ等の格納手段に格納され
ているかどうかを判別し、格納されていなければ格納手
段に他のスレーブ装置を宛先とする格納情報が格納され
ていてもデータの読み出しを実行させるようにしてもよ
い。 【００６５】 【発明の効果】以上説明したように請求項１記載の発明
によれば、高位バスと低位バスを接続するバスアダプタ
装置に、高位バス上のマスタ装置から低位バス上のスレ
ーブ装置に第１の単位量を一回の転送量としてデータを
書き込むときその転送データの内容や宛先、転送データ
のサイズからなる格納情報を低位バスにアクセスする順
序で一時的に格納するＦＩＦＯメモリ等の第１の単位量
ずつ順次複数回分格納可能な容量の格納手段を用意し
た。このため、複数のスレーブ装置に宛てたデータをこ
れに格納し分配することができ、全体的な処理効率の向
上を図ることができる。しかもデータの書き込みが完了
したことを示すアクノリッジ信号は、第１の単位量のデ
ータが格納手段に格納されるたびに擬似的に送出され
る。したがって、格納手段にデータがフルに格納される
まで待つ必要がなく、高位バス上のマスタ装置はより早
くウエイト状態から開放され、次の処理に進むことがで
きるという効果が発生する。更に格納手段には低位バス
にアクノリッジする順序で格納情報を格納し、この順番
でデータの転送を行うことにしているので、データの処
理を時系列的に行うことができ、処理の正確化を期する
ことができる。 【００６６】 【００６７】更に、請求項１記載の発明では転送データ
のサイズを格納情報の一部として格納手段に格納するこ
とにしたので、バスアダプタ装置側では高位バス側の第
１の単位量のデータを第２の単位量のデータに分割した
形でその全量を無条件に転送する必要がなく、第２の単
位量のデータのサイズ情報に応じた回数だけ転送すれば
よい。したがって、低位バスに対するデータの転送に無
駄を発生させることがない。 【００６８】DETAILED DESCRIPTION OF THE INVENTION [0001] The present invention relates to a data bus having different data bus widths.
Connect two buses and transfer them by connecting them
A computer system having a bus adapter device
Data, especially from the higher bus to the lower bus
Computer system that enables efficient writing
I do. [0002] 2. Description of the Related Art In order to process a huge amount of data in a short time.
In addition, there is a strong demand for an improvement in the processing speed of computer systems.
You. To meet such demands, computer systems must be
The CPU (Central Processing Unit) and main memory
So-called data bus width as the data input / output width of the road device
Has become widespread, and the speed of data transfer has been significantly increased.
Has become. For example, in a computer system
The CPU has a data width of 64 bits, and
The transmission cycle time is 15 ns (nanosecond). As described above, the performance of a computer system has been improved.
On the other hand, these new computer systems
Maintaining compatibility such that devices can be connected and used
Demanded from the effective use of wear design assets
You. For example, a high-speed computer system as described above
Data bus width is 8 bits or 16 bits, cycle
Connect a slave device as slow as 200 ns
Need to be implemented. FIG. 7 shows a computer system proposed conventionally.
I forgot. The bus 11 has a CPU 12 and a main memo.
And the input / output controller 14 are connected.
You. Low-speed slave device 15₁, 15_Two, …… is data
To absorb differences in bus widthbusAdapter device 1
6₁, 16_Two,... Are connected to the bus 11. In such a computer system, a low-speed
Reave device 15₁, 15_TwoBus adapters as many as…
Device 16₁, 16_Two,……Is required. Therefore,
For example, the amount of hardware configuring the system increases.
There's a problem. Therefore, we divide into high-order bus and low-order bus and
Computer systems that have connected
You. FIG. 8 shows a mixed use of a high-order bus and a low-order bus.
1 illustrates an example of a conventional computer system. This
Here, the high-order bus 17 has a relatively wide data bus width,
The transfer speed of the data bus is relatively high, and
Means that the data bus width is relatively narrow and the data transfer speed is
It is a relatively slow bus. In this example, the high-order bus 17
PU 12, main memory device 13, and input / output control device 1
4 are connected, and the low-order bus 18
Device 15₁, 15_Two... are connected. Also,
A bus adapter between the high-order bus 17 and the low-order bus 18
Device 16 is connected. In such a computer system, a bus adapter
The data device 16 stores data between the high-order bus 17 and the low-order bus 18.
It is necessary to absorb the difference in bus width. So, Basada
A device for disassembling and assembling data is provided in the
Structure is incorporated. For example, JP-A-61-15176
No. 9, the high-order bus 1 has a data bus width of 16 bits.
In the case where the low-order bus 18 has an 8-bit data bus width,
A structure is disclosed. In addition, Japanese Patent Application Laid-Open No. 1-161561
The official gazette states that the high-order bus 17 and low-order
A mechanism is disclosed in which the ratio of noises is m to 1. here
The symbol “m” is a positive integer of 2 or more. In these conventional techniques, the access target is displayed.
Latch one passed address information in the bus adapter device
In addition, multiple bus cycles executed on the lower bus side
(Lower bus cycle in the example below)
Dresses are updated in order. The slave shown earlier
In conventional technology, data is bus-addressed during a write operation of the CPU.
This CPU is latched in the lower
Prior opening of dress update work can be performed
Is shown. [0009] However, this is not the case.
According to the prior art, such as being held in a bus adapter
The bus cycle that can be performed is one cycle on the high-order bus side.
It is only. Therefore, the preceding opening
However, this can be done in one CPU bus cycle.
Only until the next write cycle.
It is not something to be done. Japanese Patent Laid-Open Publication No. 1-161463 discloses this type of device.
We are trying to solve such problems. In this proposal, multiple
Independent data buffer for each channel device
I am trying to. Therefore, multiple low-order bus devices
A data buffer will be provided for each.
And write cycle to different lower bus devices
In such a case, there is substantially more than one in the bus adapter.
Cycle addresses can be stored. However, even in this proposal, the same low-order
A continuous write cycle happens to happen
In such cases, the corresponding data buffer is
It is still one cycle on the computer side. did
Therefore, successive write cycles to the same lower bus device
Problems cannot be solved. Furthermore,
This proposal proposes an independent data buffer for each channel device.
It is necessary to prepare a key. For this reason, the amount of hardware
There was also a problem of increase. Therefore, an object of the present invention is to provide a high-order bus to a low-order bus.
When executing a continuous write cycle to the bus
However, the bus master device on the higher bus side
Computer system with a bus adapter device
To provide a stem. Another object of the present invention is to provide a low-level bus having a different
Write to slave device in bus adapter device
Computer system enabled by providing a single buffer
To provide a system. Still another object of the present invention is to provide a low-order bus side
Write to slave device
When using a single buffer in the
Read data from slave devices without any problems
It is to provide a computer system capable of performing the following. [0015] According to the first aspect of the present invention,
Is (a) the first unit quantityAs one transfer amountData
A high-order bus for transfer and (b) smaller than the first unit quantity
A low-order bus for transferring data in a second unit amount;
(C) Connect these buses and use the master device on the higher-level bus
On low bus frompluralSlave deviceApplicable to
Choose one of these alternativesWhen writing data to
From the contents and destination of the transfer data and the size of the transfer data
In the order in which the stored information is accessed to the lower bus.
Storage capacity that can be stored multiple timesStorage means
Storage meansEach time the storage information is stored for the first unit amount
ToWrite data to slave device against master device
Sends an acknowledgment signal indicating that the
Acknowledgment signal transmitting means for storing
The data of the first unit amount into the data of the second unit amountSequentially
Data shuffling means to shuffle and shuffled data
ToIn the order stored in the storage meansOn the lower buseach
DestinationSlave deviceAccording to the value indicated in the size information
By numberA bus adapter device provided with transfer means for transferring;
Is provided in the computer system. [0016] [0017] That is,Claim 1In the described invention, for example,
High-level bus that transfers data in 32-bit units and 8-bit
A bus connector that connects to a low-level bus that transfers data in
From the master device on the high bus to the low bus
Slave deviceFirst unit amount as one transfer amountDe
When writing data, the contents of the transfer data necessary for
First, the storage information consisting of the size of the transfer data is transferred to the lower bus
FIFO memory, etc. that temporarily stores in the order of access
ofOf the capacity that can be stored multiple times in sequence by the first unit amountStorage
Prepare the means and store the information1st unit quantity
EachStore in order. And the data for the lower bus
Without waiting for the writeFirst unit
Each time the amount of stored information is storedAcknowledge signal transmission
The acknowledgment signal is simulated by the means.
To the first unit stored in the storage means.
Data of the order quantity to data of the second unit quantitySequentiallyRecombination,
These are sent to each destination slave device on the lower bus.
I'm going to transfer. This allows for different slates
Write data to the storage device using a single buffer.
It is possible to make it manifest. In addition,Claim 1In the described invention, the high-order bus
The size information of the data to be transferred from the
Is stored in the storage means as a part of. Bus using this
Adapter device is divided into the number of times indicated by size information.
Transfer data in 8-bit units to the corresponding slave device
Will be. [0020] [0021] [0022] DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to embodiments. FIG. 1 shows a computer system according to an embodiment of the present invention.
This is an outline of the stem. Computer of this embodiment
The system consists of a high bus 17 and a low bus 18 as well as
And a bus adapter device 21 for connecting them.
You. In this embodiment, the data bus width of the high-order bus 17 is 32 bits.
The data bus width of the low-order bus 18 is 8 bits.
ing. The bus adapter device 21 has a high-order bus 17
High-level bus that is connected to and functions as its slave device
Slave circuit 22 and its master connected to the lower bus 18
A low-order bus master circuit 23 functioning as a device is arranged.
ing. The high-order bus slave circuit 22 is connected to the high-order bus 17 side.
CPU and DMA (direct memory access not shown)
Access) Access from the master device represented by the device
It is designed to be attached. The low-order bus master circuit 23
For various slave devices arranged on the lower bus 18 side
Start a write or read cycle a predetermined number of times.
Swelling. In the diagram of the bus adapter device 21, the left half is high.
Functions during a write cycle from bus 17 to lower bus 18.
Circuit part, where FIFO (first in first out)
Memory 24 and unpack register 25
I have. In the diagram of the bus adapter device 21, the right half is lower.
In the cycle of reading the bus 18 from the high-order bus 17
The functioning circuit part, where the data latch circuit
26 and a pack register 27 are arranged. Less than
Bottom, write cycle from high-order bus 17 to low-order bus 18
The description will be made separately for the read cycle. [0026]Write cycle from high bus to low bus The high-level bus slave circuit 22 is a high-level bus 1
7 on the high-level bus 17
Accepts a write request from the master device. Accepted key
Address information, transfer data size information and
The transfer data is stored at the end of the FIFO memory 24.
You. When this storage is completed, these are actually transferred to the low-order bus 18.
The high-level bus slave circuit 22 does not transfer the
A transfer completion response indicating the completion of the transfer is returned to the server 17. to this
From the above-mentioned CPU or the like on the high-order bus 17.
The star device is released from the wait state and proceeds to the next process
be able to. The write processing to the low-order bus 18 thereafter is as follows.
The bus adapter device 21 operates asynchronously with the high-order bus 17 side.
Run. First, the low-order bus master circuit 23 stores the FIFO
The oldest storage term stored at the beginning of the file 24
Address information, transfer data size information and
And transfer data. And about the address information
If necessary, decode the upper bits to
A thread for selecting a corresponding slave device on the bus 18
Generate a slave select signal. For the lower bits,
To the lower bus 18 via the lower bus master circuit 23
Output. The transfer data read from the FIFO memory 24
The data is input to the unpack register 25, where
It is decomposed and sent to the low-order bus master circuit 23 every 8 bits.
Can be The low-order bus master circuit 23 stores the FIFO memory 2
4 has received the size information of the transfer data,
Initiate a write cycle on lower bus 18 a number of times
You. Then, it is discharged from the unpack register 25.
Data of 8 bits each is sequentially sent out onto the lower bus 18
By this, all the transfer data in the FIFO memory 24 can be stored.
Send it out. In this manner, one of the FIFO memories 24
A write operation to the lower bus 18 for the entry
When finished, the next entry is shifted to the next entry.
A write cycle for the information is activated. Like this
All the information stored in the FIFO memory 24 becomes empty.
The low-order bus master circuit 23 operates up to this point. [0031]Read cycle from high bus to low bus Next, from the high-order bus 17 to the low-order bus 18
The operation in the case where a read request is made will be described. Read
Upon receiving the request, the high-level bus slave circuit 22
The master device on the 7 side is restrained in the wait state, and the address information is
Information and transfer data size information 41 to send
Activate the master circuit 23. Low-order bus master circuit 23
Is associated with the slave device specified by the address information.
The transfer data while updating the lower address in order.
The read cycle is activated the number of times indicated by the read information. This
From the corresponding slave device on the lower bus 18
Data reading is performed in order of 8 bits.
You. The pack register 27 stores the read data.
Align these data. And these are data in order
-The latch circuit 26 holds the data. Requested size
When all the data of
The high-order bus slave circuit 22 receives the alignment data.
To the high-order bus 17 and a transfer completion response signal
Is output. The master device that has been
And release the constraint by this transfer completion response signal.
Is done. Next, the computer system of this embodiment is characterized by
Memory 24 as a simple circuit and its control
This will be described in more detail. It should be noted that the lower address on the lower bus 18 side is
Updating the dress or using the unpack register 25
Data unpack operation and packed register 2
7 is described in, for example,
As described in JP-A-161561,
The explanation is omitted because the technology is not new.
You. FIG. 2 specifically shows the main part of the bus adapter device.
It is a representation. FIFO memory 24 is 20 bits
Configuration address information 51 and 2-bit configuration size information
52 and transfer data 53 of a 32-bit configuration are one entry.
Is output as stored information. this house
The upper 4 bits of the address information 51 are the address decoder 5
5, where it is decoded and the slave selection signal 56
₀~ 56₁₅Is selected on the low bus 18
It is being forced. Here, the slave selection signal 5
6₀~ 56₁₅Is connected to the lower bus 18 (not shown).
Slave devices are connected one by one, and
The slave corresponding to the slave select signal 56x is selected.
It is supposed to be. The remaining 16 bits of the address information 51 are
The data is supplied to the address counter 57.
The address counter 57 is loaded from the first control circuit 58
The signal 59 and the clock signal 61 are supplied.
ing. Then, the address information is generated by the load signal 59.
51 and the clock signal 6
At 1, this is incremented by "1"
I have. The size information 52 is supplied to a down counter 63.
Paid. The first control circuit 58 controls the down counter 63
The load signal 64 and the clock signal 65 are input.
ing. The size information is given by the load signal 64 among them.
The information 52 is loaded into the down counter 63. And
The contents are decremented by "1" by the clock signal 65.
Is mentioned. As a result, the count value underflows.
When low, the underflow signal 66 is output to the first control circuit.
58. The first control circuit 58 performs a lower bus cycle.
After executing the specified number of times, the shift signal 69 is stored in the FIFO memory
Output to 24 and advance the pointer by one.
Swelling. The FIFO memory 24 stores the stored information.
When all are sent, the empty signal 68 is sent to the first control circuit 58.
To be sent. Transfer data 53 is maximum 3
Up to 2 bits are output in 8-bit units in parallel. The unpack register 25 has 8 bits.
Shift register to input one data and shift to the next stage
Star 71₁~ 71_FourAre connected in series.
These shift registers 71₁~ 71_FourThe first system
The load signal 72 and the clock signal 73 are supplied from the control circuit 58.
Is to be paid. Also, the enable signal 74
Is the fourth shift register 71 at the last stage._FourOutput from
To output the transfer data 76 in 8-bit units.
The power is supplied to a force buffer 77. The first control circuit 58 is connected to the lower bus 18
Address to start its bus cycle
Strobe (AS) signal 78 and read (Read)
A signal 79 is supplied, and an acknowledge signal is
No. (ACK) 81 is received. FIG. 3 shows a state of control of the first control circuit.
I forgot. The first control circuit 58 is a FIFO memo.
Monitoring whether or not the file 24 is empty.
Step S101). This is the signal state of the empty signal 68.
State. FIFO memory 24
If it is no longer petite (N), the address counter 57
Sends the load signal 59 to send the lower 16 bits of the address information 51.
Load this into it. Similarly, the load signal 6
4 and 72 are down counter 63 and shift register 71₁
~ 71_FourTo send the size information 52 and 32-bit transfer data.
Data 53 (step S10).
2). In this way, the stored information is loaded.
Then, the down counter 63
The set count value is decremented by "1"
Is performed (step S103). And address
Signal (AS) 78 and read signal 79
And the logic level of the enable signal 74.
Set to L (low) level, and write cycle
(Step S104). And Akno
Waits for the ridge (ACK) signal 81 to go low.
(Step S105) When it becomes, transfer data to the low-order bus 18
Data 76 was confirmed to have been written,
Address strobe (AS) signal 78 and enable (E
change) signal 74 to H (high) level
The write cycle ends (step S106). Thereafter, the clock signal 65 causes a down.
The count value set in the counter 63 is “1”
The value is further decremented (step S107). this
As a result, if the underflow signal 66 is not output (the
Step S108; N).
All of the transferred transfer data 53 is still transferred.Ina
I. Therefore, the address counter 57 is set to "1".
Increment and unpack register 2
Shift register 71 in 5₁~ 71_FourClock signal 7
3 are transmitted and the next transfer data is transmitted to the fourth shift register.
TA 71_Four(Step S109). This example
Now, after transferring the first 8-bit transfer data 76,
Therefore, first, the third shift register 71_ThreeStored in
The content is the fourth shift register 71_FourTo be stored in
Become. In this state, control returns to step S104.
Return and the write cycle is activated. And the second 8
The bit transfer data 76 is transferred on the lower bus 18.
Will be. Thereafter, in the same manner, 8 bits up to a maximum of 32 bits
The transfer data 76 is sent out on the low-order bus 18 at a time.
You. The power set in the down counter 63
As a result of the count value being decremented by "1",
Underflow (value is "-1") (step S
108; Y) All the stored information of one entry is transferred.
It will be. Then, the shift signal 69
The pointer is forwarded by one and the next
Be prepared for the transfer of the transfer data 53 (retar
). By the way, as shown in FIG.
The signal 68 is also supplied to the high-order bus slave circuit 22.
Swelling. The high-order bus slave circuit 22
The empty signal 68 indicates that the empty of the FIFO memory 24 is empty.
Read request on high-order bus 17 is accepted until (empty) is indicated
Not to be. This is trying to read
The address data is stored in the FIFO in the bus adapter device 21.
Resolve inconsistencies that occur when memory 24 still exists
To do that. FIG. 4 shows the reading of the lower bus from the higher bus.
Of the control of the high-level bus slave circuit in the case
It is. The high-order bus slave circuit 22
Check that the address strobe (AS) signal goes low.
It is being monitored (step S201). L level
(Y), then the lower bus 18 reads (Read)
Check whether it is access (step S2)
02). If so (Y), exit the idle state and return to F
Wait for the IFO memory 24 to become empty (scan
Step S203). This is for the reason described above. The FIFO memory 24 becomes empty.
(Y) sends address information and
And size information 41 of the transfer data (step S)
204). Thereby, the diagram in the low-order bus master circuit 23 is
A thread from an address decoder in the second control circuit not shown
Probe select signal 56₀~ 56₁₅Applicable out of
And the read signal 79 goes high,
Strobe signal 78 is set to L level. In this state, the second control circuit operates the lower bus 18
Acknowledgment (ACK) signal 81 is sent from
Wait (step S205). Acknowledge signal 8
When 1 is sent, the read data is transferred to the low-order bus 18.
Above, and through the pack register 27,
Is latched by the data latch circuit 26 (step
S206). Then, the address straw of the lower bus 18 is
Bus 78 for setting the read signal 78 to the H level.
The cycle ends (step S207). Next, the high-order bus slave circuit 22
・ The number of data read into the latch circuit 26 is used as the size information.
Check whether the size matches the 8-bit unit size shown.
Check (step S208). If they do not match
(N), and further reads 8 bits of data to
Need to be added to the switch circuit 26. So, step
Returning to S203, this operation is repeated as many times as necessary. The number of data read in step S208 is
If it matches the size in 8-bit units shown in the size information
(Y), the data latch circuit 26
And sends the data that is
That data has been read from the master device
A response is made (step S209), and the control ends.
(End). FIG. 5 shows a high-order bus and a low-order bus in this embodiment.
This is a comparison of the operation of the software. (A) to (e) of FIG.
This figure shows the high-order bus 17 side.
2A shows a clock signal (CLK), and FIG.
FIG. 3 (c) shows an address strobe signal (AS).
The information (Adr) and the data (d) in FIG.
FIG. 11E shows the acknowledge signal (ACK).
I do. Time t₁To first address information A₁And the second
1 data D₁Appear on the high-order bus 17 and these
When stored in the IFO memory 24 (FIG. 1),
The slave circuit 22 returns an acknowledge signal to the high-order bus 17.
Send. This time t_TwoFrom the high-level bus 17 to the master device
Is released from the constraint and the next processing (A_Two, D_TwoLater)
Can be run. FIGS. 7F to 7I show the operation of the lower bus 18 side.
FIG. 4F shows address information.
(Adr), and FIG. 3 (g) shows the address strobe signal (A).
S), FIG. (H) shows a data signal (Data), and FIG.
(I) represents an acknowledge signal (ACK), respectively.
ing. The high-order bus 17 is transferred to the FIFO memory 24.
After storing information such as transmission data, the first 8-bit
Address information A_{1 + 0}And data B_{1 + 0}Turns to low bus 18
And the address strobe signal is set to L level.
It is. In this state, the access indicating the completion of writing is performed from the lower bus 18.
At the stage when the knowledge signal is sent, the next second 8 bits
Address information A_{1 + 1}And data B_{1 + 1}Is a low-level bus 18
Is forwarded to Similarly, transfer up to 32 bits in the same way
The data is transferred to the low-order bus 18 at a maximum of four times.
Will be. As described above, at time t_TwoAfter that,
Dress information A_{1 + 0}~ A_{1 + 3}And data B_{1 + 0}~ B
_{1 + 3}Irrespective of the transfer control of the master
Can do other work. The hatch in this figure
In the data access, the part that has no
This is the same for the following FIG.
You. FIG. 6 shows a comparison with the computer system of this embodiment.
To compare the operation of the high-order bus and the low-order bus,
It is a comparison. FIGS. 5A to 5I respectively show FIGS.
(A) to (i) of FIG. Conventionally
At time t₁To first address information A₁And the first
Data D₁Appear on the high bus 17 but these are low
All data is written to the corresponding slave device on the location bus 18.
Time t_ThreeUntil the acknowledgment signal is returned
The corresponding master device on the high-order bus 17 releases the locked state
Not done. That is, as shown in FIG.
8-bit address information A_{1 + 0}And data B_{1 + 0}Is low
18 and the address strobe signal goes low.
After that, the write completion signal is
When the acknowledgment signal is sent, the next second 8-bit
Address information A_{1 + 1}And data B_{1 + 1}Is low bus 1
8 is transferred. In the same manner, transfer data of a maximum of 32 bits
Data is transferred on the low-order bus 18 at a maximum of four times,
A state in which all data transfer on the lower bus 18 has been completed
In this state, the acknowledge signal shown in FIG.
Sent up and recognized by the master device
The constraint will be released at the point. Therefore, this
Bundle time T_TwoIs the constraint time T shown in FIG.₁Far more than
It is usually longer. In the above description, the master on the high-order bus 17
The device transfers one write data to one slave device
Has been described, but multiple identical master devices
The write data is sequentially transferred to different slave devices
May be sent. FIG. 5 shows such a state.
Time t_FourFrom the second address information A_TwoAnd the second
Data D_TwoAppears on the high-level bus 17 and the bus adapter
In response to the acknowledge signal from the
The control for writing is ended. And time t
_FiveTo the third address information A_ThreeAnd the third data D_ThreeIs high
Will appear on the order bus 17. The same applies hereinafter. These continuous controls by the same master device
Enabled the address information A₁Etc. are stored in order
Of course, it depends on the FIFO memory 24.
More identical master device can reduce multiple data in less time
It is understood that data can be transferred to the
You. Of course, the same master is stored in the FIFO memory 24.
Not only devices but also different master devices write each
It is natural that information for access can be stored. In the embodiment described above, the bus adapter device
High-level bus slave shared for writing and reading in 21
And the low-order bus master circuit 23 are arranged.
These are separate circuit configurations for each application.
May be. Also, address information for writing is stored.
The memory to be stored does not need to be limited to FIFO memory.
The range of the number of stages is not particularly limited as long as it is a plurality of stages.
It is natural. Further, in the embodiment, the data is first input to the FIFO memory.
Data read first and slaves on the lower bus
I decided to write to the device, but the same slave device
Data at a time, and extract them
The transfer may be performed sequentially from the earlier one. This
This allows the lower bus to be used more efficiently
You. In the embodiment, the high-order bus is changed to the low-order bus.
FIFO memory when requesting data read
Wait until all the data in the
To the same slave device as the destination.
Transfer data stored in a storage means such as a FIFO memory.
To determine if it is stored
Stored information addressed to another slave device is stored in the column.
Even if it is
No. [0065] As described above, the first aspect of the present invention is as described above.
According to the bus adapter that connects the high-order bus and the low-order bus
A device can communicate from a master device on a higher bus to a
To the deviceFirst unit amount as one transfer amountData
When writingContents and destination of the transfer data, transfer data
In order of accessing stored information consisting of
First unit amount such as FIFO memory temporarily stored in the beginning
Storage capacity that can be stored multiple timesPrepare storage means
Was. For this reason, data addressed to multiple slave devices is
Can be stored and distributed to improve overall processing efficiency.
You can aim up. And data writing is completed
The acknowledgment signal indicating the completion of the
Each time data is stored in the storage means,
You. Therefore, the data is fully stored in the storage means.
Without having to wait until the master device on the higher bus
Is released from the wait state and can proceed to the next process.
The effect of turning off occurs. In addition, a low-level bus is used as storage means.
The stored information is stored in the order in which the
Data transfer is performed by
Processing can be performed in chronological order, ensuring accurate processing.
be able to. [0066] [0067]Further, claim 1In the described inventionTransfer data
Size ofIn the storage means as part of the storage information.
Therefore, the bus adapter device side
1 unit quantity of data is converted to 2nd unit quantityDataDivided
There is no need to unconditionally transfer the entire amount in the form,The second unit
Order of dataIf you transfer the number of times according to the size information
Good. Therefore, no data is transferred to the low-order bus.
It does not generate waste. [0068]

【図面の簡単な説明】 【図１】 本発明の一実施例における計算機システムの
概要を表わしたシステム構成図である。 【図２】 本実施例のバスアダプタ装置の要部を具体的
に表わしたブロック図である。 【図３】 本実施例における第１の制御回路の制御の様
子を表わした流れ図である。 【図４】 本実施例における高位バスから低位バスを読
み出す場合の高位バススレーブ回路の制御の様子を表わ
した流れ図である。 【図５】 本実施例における高位バスと低位バスの動作
を比較したタイミング図である。 【図６】 本実施例の計算機システムと比較するために
従来における高位バスと低位バスの動作を比較したタイ
ミング図である。 【図７】 １つのバスからなる従来提案された計算機シ
ステムを表わしたシステム構成図である。 【図８】 高位バスと低位バスが混用された従来の計算
機システムのシステム構成図である。 【符号の説明】 １２…ＣＰＵ、１３…主メモリ装置、１４…入出力制御
装置、１５₁ 、１５₂…スレーブ装置、１７…高位バ
ス、１８…低位バス、２１…バスアダプタ装置、２２…
高位バススレーブ回路、２３…低位バスマスタ回路、２
４…ＦＩＦＯメモリ、２５…アンパック・レジスタ、２
６…データ・ラッチ回路、２７…パック・レジスタ、５
５…アドレスデコーダ、５７…アドレスカウンタ、５８
…第１の制御回路、６３…ダウンカウンタ、７１₁ 〜７
１₄ …シフトレジスタBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a system configuration diagram showing an outline of a computer system according to an embodiment of the present invention. FIG. 2 is a block diagram specifically showing a main part of the bus adapter device of the embodiment. FIG. 3 is a flowchart illustrating a state of control of a first control circuit in the embodiment. FIG. 4 is a flowchart showing a state of control of a high-order bus slave circuit when a low-order bus is read from a high-order bus in the embodiment. FIG. 5 is a timing chart comparing operation of a high-order bus and a low-order bus in the embodiment. FIG. 6 is a timing chart comparing the operation of a high-order bus and the operation of a low-order bus in the related art for comparison with the computer system of the present embodiment. FIG. 7 is a system configuration diagram showing a conventionally proposed computer system including one bus. FIG. 8 is a system configuration diagram of a conventional computer system in which a high-order bus and a low-order bus are mixed. [Description of Signs] 12 CPU, 13 main memory device, 14 input / output control device, 15 ₁ , 15 ₂ slave device, 17 high-level bus, 18 low-level bus, 21 bus adapter device, 22
High-order bus slave circuit, 23 ... low-order bus master circuit, 2
4: FIFO memory, 25: unpack register, 2
6 ... data latch circuit, 27 ... pack register, 5
5 ... address decoder, 57 ... address counter, 58
... First control circuit, 63 ... Down counter, 71 _{1 to} 7
1 ₄ ... shift register

Claims (1)

(57)【特許請求の範囲】 【請求項１】 第１の単位量を一回の転送量としてデー
タの転送を行う高位バスと、 前記第１の単位量よりも小さな第２の単位量でデータの
転送を行う低位バスと、 これらのバスを接続し、高位バス上のマスタ装置から低
位バス上の複数のスレーブ装置のうちの該当するものを
択一的に選択してこれらにデータを書き込むときその転
送データの内容や宛先、転送データのサイズからなる格
納情報を低位バスにアクセスする順序で前記第１の単位
量ずつ順次複数回分格納可能な容量の格納手段と、この
格納手段に前記第１の単位量だけ前記格納情報を格納す
るたびに前記マスタ装置に対してスレーブ装置にデータ
の書き込みが完了したことを示すアクノリッジ信号を擬
似的に送出するアクノリッジ信号送出手段と、前記格納
手段に格納された第１の単位量のデータを第２の単位量
のデータに順次組み換えるデータ組替え手段と、組み換
えられたデータを前記格納手段に格納された順番で低位
バス上のそれぞれの宛先のスレーブ装置にサイズ情報で
示された値に応じた回数で転送する転送手段とを備えた
バスアダプタ装置とを具備することを特徴とする計算機
システム。(57) Claims: 1. A high-order bus for transferring data using a first unit amount as one transfer amount, and a second unit amount smaller than the first unit amount. A low-order bus for transferring data and these buses are connected, and a master device on a high-order bus is selected from a plurality of slave devices on a low-order bus and data is written to these devices. A storage unit having a capacity capable of sequentially storing the storage information including the contents and destination of the transfer data and the size of the transfer data for the first unit amount a plurality of times in the order of accessing the low-order bus; Acknowledge signal sending means for sending an acknowledgment signal indicating that writing of data to the slave device has been completed to the master device every time the storage information is stored by a unit amount of 1; Data rearranging means for sequentially rearranging the data of the first unit amount stored in the storage means into data of the second unit amount; and each of the rearranged data in the order stored in the storage means on the lower bus. A computer system comprising: a bus adapter device including a transfer unit that transfers data to a destination slave device a number of times corresponding to a value indicated by size information.