JP3521510B2 - Ｄｃーｄｃコンバータ回路 - Google Patents
Ｄｃーｄｃコンバータ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＣーＤＣコンバータ
回路に関する。
回路に関する。
【０００２】
【従来の技術】トランスと、トランジスタの一次電流を
開閉するスイッチング素子と、トランスの二次電流を整
流する整流素子と、整流素子の出力電流により充電され
て高電圧を出力する出力コンデンサと、スイッチング素
子を周期的に開閉するトリガ回路（スイッチング回路）
とを備える従来のＤＣーＤＣコンバータ回路において、
出力コンデンサの端子電圧が上昇するにつれて１回当た
りの充電時間が低下していくのでトランスに三次巻線を
設けてその誘導電圧に基づいて充電終了時点を検出し、
それに基づいて充電終了すなわちスイッチング素子の導
通を行って充電必要時間の短縮、出力電流アップを実現
している。
開閉するスイッチング素子と、トランスの二次電流を整
流する整流素子と、整流素子の出力電流により充電され
て高電圧を出力する出力コンデンサと、スイッチング素
子を周期的に開閉するトリガ回路（スイッチング回路）
とを備える従来のＤＣーＤＣコンバータ回路において、
出力コンデンサの端子電圧が上昇するにつれて１回当た
りの充電時間が低下していくのでトランスに三次巻線を
設けてその誘導電圧に基づいて充電終了時点を検出し、
それに基づいて充電終了すなわちスイッチング素子の導
通を行って充電必要時間の短縮、出力電流アップを実現
している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た充電時間短縮方式は、トランス構造が複雑となり、回
路のＩＣ化及び装置体格の低減の障害となっていた。本
発明は上記問題に鑑みなされたものであり、充電時間の
短縮を実現できるにもかかわらず、回路構成が簡単で体
格重量の低減が可能なＤＣーＤＣコンバータ回路を提供
することを、その目的としている。
た充電時間短縮方式は、トランス構造が複雑となり、回
路のＩＣ化及び装置体格の低減の障害となっていた。本
発明は上記問題に鑑みなされたものであり、充電時間の
短縮を実現できるにもかかわらず、回路構成が簡単で体
格重量の低減が可能なＤＣーＤＣコンバータ回路を提供
することを、その目的としている。
【０００４】
【課題を解決するための手段】本発明の第１の構成は、
一次電流のオフにより二次電流を出力するトランスと、
前記トランジスタの一次電流を開閉するスイッチング素
子と、前記トランスの二次電流を整流する整流素子と、
前記整流素子の出力電流により充電されて高電圧を出力
する出力コンデンサと、前記スイッチング素子を周期的
に開閉するトリガ回路と、前記トランスの二次電流が所
定レベルまで低下した時点に関連する制御信号を形成す
るとともに、前記制御信号に基づいて前記スイッチング
素子の導通を前記トリガ回路に指令する導通制御回路を
備えるＤＣ−ＤＣコンバータ回路において、前記導通制
御回路は、前記トリガ回路による前記スイッチング素子
の遮断に関連する遮断信号に基づいて内蔵の制御コンデ
ンサを放電させるとともに前記トリガ回路による前記ス
イッチング素子の導通に関連する導通信号に基づいて前
記制御コンデンサを充電させるコンデンサ充放電回路
と、前記両コンデンサの端子電圧を比較して、出力コン
デンサの端子電圧が制御コンデンサの端子電圧を上回る
場合に前記スイッチング素子の導通を前記トリガ回路に
指令する比較回路とを有することを特徴とするＤＣーＤ
Ｃコンバータ回路である。
一次電流のオフにより二次電流を出力するトランスと、
前記トランジスタの一次電流を開閉するスイッチング素
子と、前記トランスの二次電流を整流する整流素子と、
前記整流素子の出力電流により充電されて高電圧を出力
する出力コンデンサと、前記スイッチング素子を周期的
に開閉するトリガ回路と、前記トランスの二次電流が所
定レベルまで低下した時点に関連する制御信号を形成す
るとともに、前記制御信号に基づいて前記スイッチング
素子の導通を前記トリガ回路に指令する導通制御回路を
備えるＤＣ−ＤＣコンバータ回路において、前記導通制
御回路は、前記トリガ回路による前記スイッチング素子
の遮断に関連する遮断信号に基づいて内蔵の制御コンデ
ンサを放電させるとともに前記トリガ回路による前記ス
イッチング素子の導通に関連する導通信号に基づいて前
記制御コンデンサを充電させるコンデンサ充放電回路
と、前記両コンデンサの端子電圧を比較して、出力コン
デンサの端子電圧が制御コンデンサの端子電圧を上回る
場合に前記スイッチング素子の導通を前記トリガ回路に
指令する比較回路とを有することを特徴とするＤＣーＤ
Ｃコンバータ回路である。
【０００５】
【０００６】本発明の第２の構成は、上記第１の構成に
おいて更に、前記トリガ回路が、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものであることを特徴としている。
おいて更に、前記トリガ回路が、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものであることを特徴としている。
【０００７】なお、本明細書でいうトランスは単一コイ
ルのインダクタでもよい。この場合、本明細書でいう一
次電流はスイッチング素子に流れる電流を言い、二次電
流は整流素子を流れる電流を言う。
ルのインダクタでもよい。この場合、本明細書でいう一
次電流はスイッチング素子に流れる電流を言い、二次電
流は整流素子を流れる電流を言う。
【０００８】
【作用及び発明の効果】本発明の第１の構成では、トリ
ガ回路によりトランスの一次電流開閉用のスイッチング
素子が遮断されると、制御コンデンサが放電され、トリ
ガ回路によりスイッチング素子が導通させられると制御
コンデンサが充電される。ここで、トランスは整流素子
を通じて出力コンデンサを充電する。制御コンデンサの
端子電圧の波形はトランスの二次電流の波形と近似する
ので、制御コンデンサの端子電圧と出力コンデンサの端
子電圧とを比較し、出力コンデンサの分圧が制御コンデ
ンサの端子電圧以上となれば、スイッチング素子がオン
され、トランスに一次電流が流される。
ガ回路によりトランスの一次電流開閉用のスイッチング
素子が遮断されると、制御コンデンサが放電され、トリ
ガ回路によりスイッチング素子が導通させられると制御
コンデンサが充電される。ここで、トランスは整流素子
を通じて出力コンデンサを充電する。制御コンデンサの
端子電圧の波形はトランスの二次電流の波形と近似する
ので、制御コンデンサの端子電圧と出力コンデンサの端
子電圧とを比較し、出力コンデンサの分圧が制御コンデ
ンサの端子電圧以上となれば、スイッチング素子がオン
され、トランスに一次電流が流される。
【０００９】このようにすれば、出力コンデンサの端子
電圧が高くなれば、上記両電圧の交差が速くなり、その
結果、トランスによる出力コンデンサの充電終了が早く
なる。したがって、トランスに三次巻線を装備しなくて
も出力コンデンサの端子電圧の変動に応じてその充電時
間を調節することができ、回路装置の小型軽量化、回路
構成の簡単化を実現することができる。
電圧が高くなれば、上記両電圧の交差が速くなり、その
結果、トランスによる出力コンデンサの充電終了が早く
なる。したがって、トランスに三次巻線を装備しなくて
も出力コンデンサの端子電圧の変動に応じてその充電時
間を調節することができ、回路装置の小型軽量化、回路
構成の簡単化を実現することができる。
【００１０】
【００１１】本発明の第２の構成では、上記第１の構成
において更に、出力コンデンサの一次電流が所定レベル
に達した場合にスイッチング素子を遮断して出力コンデ
ンサへの充電を開始する。
において更に、出力コンデンサの一次電流が所定レベル
に達した場合にスイッチング素子を遮断して出力コンデ
ンサへの充電を開始する。
【００１２】
（実施例１）以下、本発明のＤＣーＤＣコンバータ回路
の一実施例を図１を参照して説明する。このＤＣーＤＣ
コンバータ回路は、トランス１と、トランジスタ（スイ
ッチング素子）２と、ダイオード（整流素子）３と、出
力コンデンサ４と、トリガ回路５と、導通制御回路６と
からなる。
の一実施例を図１を参照して説明する。このＤＣーＤＣ
コンバータ回路は、トランス１と、トランジスタ（スイ
ッチング素子）２と、ダイオード（整流素子）３と、出
力コンデンサ４と、トリガ回路５と、導通制御回路６と
からなる。
【００１３】トランス１は一次コイル１１及び二次コイ
ル１２を有し、バッテリ８の高電位端は一次コイル１
１、トランジスタ２のチャンネル及び一次電流検出用の
抵抗５０を通じて接地されている。二次コイル１２の一
端は接地され、他端はダイオード３を通じて出力コンデ
ンサ４の高位端に接続されている。トリガ回路５は、抵
抗５０〜５２、コンパレータ５３、５４、オア回路５
５、ナンド回路５６、アンド回路５７、ＲＳフリップフ
ロップ（ＦＦ）５８及びナンド回路５９からなる。
ル１２を有し、バッテリ８の高電位端は一次コイル１
１、トランジスタ２のチャンネル及び一次電流検出用の
抵抗５０を通じて接地されている。二次コイル１２の一
端は接地され、他端はダイオード３を通じて出力コンデ
ンサ４の高位端に接続されている。トリガ回路５は、抵
抗５０〜５２、コンパレータ５３、５４、オア回路５
５、ナンド回路５６、アンド回路５７、ＲＳフリップフ
ロップ（ＦＦ）５８及びナンド回路５９からなる。
【００１４】導通制御回路６は、抵抗６０〜６９、制御
コンデンサ７、コンデンサ７０、コンパレータ７１、エ
ミッタ接地のｎｐｎバイポーラトランジスタ７２〜７
４、エミッタが高位電源端に接続されたｐｎｐバイポー
ラトランジスタ７５、ダイオード７６からなる。コンパ
レータ７１は本発明でいう比較回路を構成し、コンデン
サ７０、コンパレータ７１、抵抗６０〜６２を除く導通
制御回路６は、本発明でいうコンデンサ充放電回路を構
成している。
コンデンサ７、コンデンサ７０、コンパレータ７１、エ
ミッタ接地のｎｐｎバイポーラトランジスタ７２〜７
４、エミッタが高位電源端に接続されたｐｎｐバイポー
ラトランジスタ７５、ダイオード７６からなる。コンパ
レータ７１は本発明でいう比較回路を構成し、コンデン
サ７０、コンパレータ７１、抵抗６０〜６２を除く導通
制御回路６は、本発明でいうコンデンサ充放電回路を構
成している。
【００１５】以下、このＤＣーＤＣコンバータ回路の回
路の詳細及び作動を以下、詳細に説明する。トリガ回路
５がトランジスタ２のゲートに正の高電圧を印加する
と、トランジスタ２が導通してトランス１に一次電流が
流れ、トランス１に電磁エネルギが蓄積される。その
後、トリガ回路５がトランジスタ２のゲート電圧をロー
レベルとすると、トランジスタ２が遮断してトランス１
の二次コイル１２に電圧が誘導され、二次コイル１２か
らダイオード３を通じて出力コンデンサ４に二次電流が
流れる。トランス１の一次、二次電流波形を図２に示
す。
路の詳細及び作動を以下、詳細に説明する。トリガ回路
５がトランジスタ２のゲートに正の高電圧を印加する
と、トランジスタ２が導通してトランス１に一次電流が
流れ、トランス１に電磁エネルギが蓄積される。その
後、トリガ回路５がトランジスタ２のゲート電圧をロー
レベルとすると、トランジスタ２が遮断してトランス１
の二次コイル１２に電圧が誘導され、二次コイル１２か
らダイオード３を通じて出力コンデンサ４に二次電流が
流れる。トランス１の一次、二次電流波形を図２に示
す。
【００１６】トランス１の一次電流に相当する抵抗５０
の電圧降下Ｖｉはコンパレータ５３で参照電圧Ｖｒｅｆ
１と比較され、コンパレータ５３は端子電圧Ｖｉが参照
電圧Ｖｒｅｆ１より増大する時、リセット信号をオア回
路５５を通じてＦＦ５８のリセット端子Ｒに送り、それ
をリセットする。出力コンデンサ４の端子電圧Ｖ１は抵
抗５１、５２からなる分圧回路で分圧された後、コンパ
レータ５４で参照電圧Ｖｒｅｆ２と比較され、コンパレ
ータ５４は端子電圧Ｖ１の分圧が参照電圧Ｖｒｅｆ２よ
り増大する時、リセット信号をオア回路５５を通じてＦ
Ｆ５８のリセット端子Ｒに送り、それをリセットする。
の電圧降下Ｖｉはコンパレータ５３で参照電圧Ｖｒｅｆ
１と比較され、コンパレータ５３は端子電圧Ｖｉが参照
電圧Ｖｒｅｆ１より増大する時、リセット信号をオア回
路５５を通じてＦＦ５８のリセット端子Ｒに送り、それ
をリセットする。出力コンデンサ４の端子電圧Ｖ１は抵
抗５１、５２からなる分圧回路で分圧された後、コンパ
レータ５４で参照電圧Ｖｒｅｆ２と比較され、コンパレ
ータ５４は端子電圧Ｖ１の分圧が参照電圧Ｖｒｅｆ２よ
り増大する時、リセット信号をオア回路５５を通じてＦ
Ｆ５８のリセット端子Ｒに送り、それをリセットする。
【００１７】抵抗６０〜６２はアナログ加算回路を構成
しており、このアナログ加算回路は、出力コンデンサ４
の端子電圧Ｖ１とバッテリ８の端子電圧とをそれらの抵
抗比で加算、分圧して出力電圧Ｖ２としてコンパレータ
７１に入力する。コンデンサ７０は信号電圧Ｖ２中の高
周波数成分をバイパスするバイパスコンデンサである。
しており、このアナログ加算回路は、出力コンデンサ４
の端子電圧Ｖ１とバッテリ８の端子電圧とをそれらの抵
抗比で加算、分圧して出力電圧Ｖ２としてコンパレータ
７１に入力する。コンデンサ７０は信号電圧Ｖ２中の高
周波数成分をバイパスするバイパスコンデンサである。
【００１８】コンパレータ７１は制御コンデンサ７の端
子電圧Ｖｃと出力コンデンサ分圧Ｖ２とを比較し、出力
コンデンサ分圧Ｖ２が端子電圧Ｖｃ以上となればセット
信号はアンド回路５７を通じてＦＦ５８のセット端子に
入力される。オア回路５５から出た上記リセット信号は
ノット回路５６で反転されてアンド回路５７に入力され
る。これにより、ＦＦ５８は、一次電流及び出力コンデ
ンサ４の端子電圧Ｖが所定値未満であり、かつ制御コン
デンサ７の端子電圧Ｖｃが出力コンデンサ分圧Ｖ２より
低くなった場合に、ノット回路５９を通じてトランジス
タ２を導通させ、トランス１に一次電流を流す。
子電圧Ｖｃと出力コンデンサ分圧Ｖ２とを比較し、出力
コンデンサ分圧Ｖ２が端子電圧Ｖｃ以上となればセット
信号はアンド回路５７を通じてＦＦ５８のセット端子に
入力される。オア回路５５から出た上記リセット信号は
ノット回路５６で反転されてアンド回路５７に入力され
る。これにより、ＦＦ５８は、一次電流及び出力コンデ
ンサ４の端子電圧Ｖが所定値未満であり、かつ制御コン
デンサ７の端子電圧Ｖｃが出力コンデンサ分圧Ｖ２より
低くなった場合に、ノット回路５９を通じてトランジス
タ２を導通させ、トランス１に一次電流を流す。
【００１９】いま、出力コンデンサ４の端子電圧Ｖｃが
まだ充電を要する状態において、ＦＦ５８がセットとな
るとトランジスタ２がオンし、一次電流が徐々に増大す
る。また、ＦＦ５８がセットされると、トランジスタ７
２、７４、７５がオンし、トランジスタ７３がオフし、
制御コンデンサ７が充電されてその端子電圧Ｖｃが徐々
に増大する。
まだ充電を要する状態において、ＦＦ５８がセットとな
るとトランジスタ２がオンし、一次電流が徐々に増大す
る。また、ＦＦ５８がセットされると、トランジスタ７
２、７４、７５がオンし、トランジスタ７３がオフし、
制御コンデンサ７が充電されてその端子電圧Ｖｃが徐々
に増大する。
【００２０】一次電流が所定値を超えると、コンパレー
タ５３がハイとなってＦＦ５８がリセットされ、トラン
ジスタ２がオフされ、コンパレータ５３はローを出力
し、二次電流が出力コンデンサ４に流れ込み、出力コン
デンサ４の端子電圧Ｖ１が上昇する。また、ＦＦ５８が
リセットされると、トランジスタ７２、７４、７５がオ
フし、トランジスタ７３がオンし、制御コンデンサ７の
放電が開始され、その端子電圧Ｖｃが徐々に低下する。
タ５３がハイとなってＦＦ５８がリセットされ、トラン
ジスタ２がオフされ、コンパレータ５３はローを出力
し、二次電流が出力コンデンサ４に流れ込み、出力コン
デンサ４の端子電圧Ｖ１が上昇する。また、ＦＦ５８が
リセットされると、トランジスタ７２、７４、７５がオ
フし、トランジスタ７３がオンし、制御コンデンサ７の
放電が開始され、その端子電圧Ｖｃが徐々に低下する。
【００２１】端子電圧Ｖｃが出力コンデンサ分圧Ｖ２よ
り低下すると、コンパレータ７１がハイとなり、ＦＦ５
８が再びセットされる。このようなサイクルを繰り返し
て出力コンデンサ４の端子電圧Ｖ１が所定最大値を超え
ると、コンパレータ５４が作動してＦＦ５８がリセット
され、トランジスタ２がその間、遮断される。ここで重
要なことは、ＦＦ５８のセットタイミング（コンパレー
タ７１がハイとなるタイミング）すなわち二次電流の遮
断、一次電流の通電開始のタイミングが、制御コンデン
サ７の端子電圧Ｖｃが放電により出力コンデンサ分圧Ｖ
２を下回る時点に設定されている点にある。このように
すれば、出力コンデンサ４の端子電圧Ｖ１が低い場合に
はその高い場合より、トランジスタ２のオフ時間が延長
されることになる。実質のトランス１の二次電流が流れ
る時間は、出力コンデンサ４の端子電圧Ｖ１が高い場合
は短く、低い場合は長くなるので、二次電流による出力
コンデンサ４の充電がほぼ終了した後も無駄にトランジ
スタ２を遮断したまま時間を浪費することがなく、速や
かにトランジスタ２をオンして次のトランス１の一次電
流導通（電磁エネルギをトランス１に蓄積する）モード
に移行することができる。すなわち、出力コンデンサ４
の端子電圧Ｖ１が増大すればそれに応じてトランジスタ
２の導通時点を早め、出力コンデンサ４の充電時間を短
縮することができるので、従来のように三次コイルの装
備によりトランスを大型大重量とすることなく、出力コ
ンデンサ４の充電時間の間の短縮を実現できる。
り低下すると、コンパレータ７１がハイとなり、ＦＦ５
８が再びセットされる。このようなサイクルを繰り返し
て出力コンデンサ４の端子電圧Ｖ１が所定最大値を超え
ると、コンパレータ５４が作動してＦＦ５８がリセット
され、トランジスタ２がその間、遮断される。ここで重
要なことは、ＦＦ５８のセットタイミング（コンパレー
タ７１がハイとなるタイミング）すなわち二次電流の遮
断、一次電流の通電開始のタイミングが、制御コンデン
サ７の端子電圧Ｖｃが放電により出力コンデンサ分圧Ｖ
２を下回る時点に設定されている点にある。このように
すれば、出力コンデンサ４の端子電圧Ｖ１が低い場合に
はその高い場合より、トランジスタ２のオフ時間が延長
されることになる。実質のトランス１の二次電流が流れ
る時間は、出力コンデンサ４の端子電圧Ｖ１が高い場合
は短く、低い場合は長くなるので、二次電流による出力
コンデンサ４の充電がほぼ終了した後も無駄にトランジ
スタ２を遮断したまま時間を浪費することがなく、速や
かにトランジスタ２をオンして次のトランス１の一次電
流導通（電磁エネルギをトランス１に蓄積する）モード
に移行することができる。すなわち、出力コンデンサ４
の端子電圧Ｖ１が増大すればそれに応じてトランジスタ
２の導通時点を早め、出力コンデンサ４の充電時間を短
縮することができるので、従来のように三次コイルの装
備によりトランスを大型大重量とすることなく、出力コ
ンデンサ４の充電時間の間の短縮を実現できる。
【００２２】図２に図１の回路の各部の電流又は電圧波
形を示す。 （実施例２）図３は図１において、トランス１をインダ
クタ１０に置換し、ダイオード３のアノードをトランジ
スタ５０の一端に接続したものであり、その他の構成は
同じである。このようにしても、実施例１と同様の作用
効果を奏することができる。
形を示す。 （実施例２）図３は図１において、トランス１をインダ
クタ１０に置換し、ダイオード３のアノードをトランジ
スタ５０の一端に接続したものであり、その他の構成は
同じである。このようにしても、実施例１と同様の作用
効果を奏することができる。
【００２３】図４に各部電流波形を示す。
（実施例３）本発明の他の実施例を図５を参照して説明
する。この実施例は、実施例１（図１）の導通制御回路
６を、導通制御回路６ａに置換したものである。
する。この実施例は、実施例１（図１）の導通制御回路
６を、導通制御回路６ａに置換したものである。
【００２４】この導通制御回路６ａにおいて、コンデン
サ７０、コンパレータ７１、抵抗６０〜６２からなるア
ナログ加算回路の動作は実施例１と同じであり、図１の
コンデンサ充放電回路が、抵抗８０〜８２からなるアナ
ログ加算回路とコンデンサ７０ａに置換されている。コ
ンデンサ７０ａの機能はコンデンサ７０と同じである。
この回路の動作を説明する。
サ７０、コンパレータ７１、抵抗６０〜６２からなるア
ナログ加算回路の動作は実施例１と同じであり、図１の
コンデンサ充放電回路が、抵抗８０〜８２からなるアナ
ログ加算回路とコンデンサ７０ａに置換されている。コ
ンデンサ７０ａの機能はコンデンサ７０と同じである。
この回路の動作を説明する。
【００２５】ダイオード３は通常のシリコンダイオード
であって、流れる電流が０の時の電圧降下は約０．６５
Ｖ、大電流通電時に約０．７５Ｖであって、電流変化に
応じて約１００ｍＶ程度の電圧変化が得られる。したが
って、ダイオード（本発明でいう電流検出素子）３の電
圧降下が充分小さくなった時点で、トランジスタ２をオ
ンし、トランス１に一次電流を流せば、確実に実施例１
と同様の効果を奏することが理解される。
であって、流れる電流が０の時の電圧降下は約０．６５
Ｖ、大電流通電時に約０．７５Ｖであって、電流変化に
応じて約１００ｍＶ程度の電圧変化が得られる。したが
って、ダイオード（本発明でいう電流検出素子）３の電
圧降下が充分小さくなった時点で、トランジスタ２をオ
ンし、トランス１に一次電流を流せば、確実に実施例１
と同様の効果を奏することが理解される。
【００２６】動作を具体的に説明すると、ダイオード３
のアノード電圧はアナログ加算回路をなす抵抗８０〜８
２で分圧されてコンパレータ７１の＋端子に入力され、
ダイオード３のカソード電圧はアナログ加算回路をなす
抵抗６０〜６２で分圧されてコンパレータ７１の−端子
に入力される。ここで、抵抗６０〜６２、８０〜８２の
抵抗比を適切に設定することにより、ダイオード３のア
ノード電圧Ｖａがそのカソード電圧Ｖｃより０．６６Ｖ
以下となれば、コンパレータ７１はハイを出力し、ＦＦ
５８をセットし、トランジスタ２をオンするものとす
る。上記抵抗比の設定自体は単なる設計上の問題であ
り、説明を省略する。
のアノード電圧はアナログ加算回路をなす抵抗８０〜８
２で分圧されてコンパレータ７１の＋端子に入力され、
ダイオード３のカソード電圧はアナログ加算回路をなす
抵抗６０〜６２で分圧されてコンパレータ７１の−端子
に入力される。ここで、抵抗６０〜６２、８０〜８２の
抵抗比を適切に設定することにより、ダイオード３のア
ノード電圧Ｖａがそのカソード電圧Ｖｃより０．６６Ｖ
以下となれば、コンパレータ７１はハイを出力し、ＦＦ
５８をセットし、トランジスタ２をオンするものとす
る。上記抵抗比の設定自体は単なる設計上の問題であ
り、説明を省略する。
【００２７】このようにすれば、三次巻線を有する大型
大重量のトランスを用いることなく、高能率のＤＣーＤ
Ｃコンバータ回路を実現することができる。
大重量のトランスを用いることなく、高能率のＤＣーＤ
Ｃコンバータ回路を実現することができる。
【図１】本発明のＤＣーＤＣコンバータ回路の第１実施
例を示す回路図である。
例を示す回路図である。
【図２】図１の各部電流又は電圧波形を示すタイミング
チャートである。
チャートである。
【図３】本発明のＤＣーＤＣコンバータ回路の第２実施
例を示す回路図である。
例を示す回路図である。
【図４】図３の各部電流又は電圧波形を示すタイミング
チャートである。
チャートである。
【図５】本発明のＤＣーＤＣコンバータ回路の第３実施
例を示す回路図である。
例を示す回路図である。
１はトランス、２はトランジスタ（スイッチング素
子）、３はダイオード（整流素子、電流検出素子）、４
は出力コンデンサ、５はトリガ回路、６、６ａは導通制
御回路、７は制御コンデンサ、７１はコンパレータ（比
較回路）。
子）、３はダイオード（整流素子、電流検出素子）、４
は出力コンデンサ、５はトリガ回路、６、６ａは導通制
御回路、７は制御コンデンサ、７１はコンパレータ（比
較回路）。
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/28
H02M 3/155
Claims (2)
- 【請求項１】一次電流のオフにより二次電流を出力する
トランスと、前記トランスの一次電流を開閉するスイッ
チング素子と、前記トランスの二次電流を整流する整流
素子と、前記整流素子の出力電流により充電されて高電
圧を出力する出力コンデンサと、前記スイッチング素子
を周期的に開閉するトリガ回路と、前記トランスの二次
電流が所定レベルまで低下した時点に関連する制御信号
を形成するとともに、前記制御信号に基づいて前記スイ
ッチング素子の導通を前記トリガ回路に指令する導通制
御回路を備えるＤＣーＤＣコンバータ回路において、 前記導通制御回路は、前記トリガ回路による前記スイッ
チング素子の遮断に関連する遮断信号に基づいて内蔵の
制御コンデンサを放電させるとともに前記トリガ回路に
よる前記スイッチング素子の導通に関連する導通信号に
基づいて前記制御コンデンサを充電させるコンデンサ充
放電回路と、 前記両コンデンサの端子電圧を比較して、出力コンデン
サの端子電圧が制御コンデンサの端子電圧を上回る場合
に前記スイッチング素子の導通を前記トリガ回路に指令
する比較回路と、 を有することを特徴とするＤＣーＤＣコンバータ回路。 - 【請求項２】前記トリガ回路は、前記出力コンデンサの
一次電流が所定レベルに達した場合に前記スイッチング
素子を遮断するものである請求項１記載のＤＣーＤＣコ
ンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30387894A JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Ｄｃーｄｃコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30387894A JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Ｄｃーｄｃコンバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08163868A JPH08163868A (ja) | 1996-06-21 |
| JP3521510B2 true JP3521510B2 (ja) | 2004-04-19 |
Family
ID=17926367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30387894A Expired - Fee Related JP3521510B2 (ja) | 1994-12-07 | 1994-12-07 | Ｄｃーｄｃコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3521510B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417649B1 (en) * | 2000-07-20 | 2002-07-09 | Koninklijke Philips Electronics N.V. | System and method for charging a capacitor using a constant frequency current waveform |
-
1994
- 1994-12-07 JP JP30387894A patent/JP3521510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08163868A (ja) | 1996-06-21 |
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