JP3519514B2 - Liquid crystal display device and driving method thereof - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、ＴＦＴと略す）を備えたアクティブマトリクス
型液晶パネルに通常の映像信号を表示する液晶表示装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device for displaying a normal video signal on an active matrix type liquid crystal panel provided with a thin film transistor (hereinafter abbreviated as TFT).

【０００２】[0002]

【従来の技術】かかる液晶表示装置として、例えば特開
平３−３５２１８号公報に開示されているものがある。
以下、図面に基づいてその構成と動作を説明する。2. Description of the Related Art As such a liquid crystal display device, there is one disclosed in, for example, JP-A-3-35218.
The configuration and operation will be described below with reference to the drawings.

【０００３】図２６に従来の液晶表示装置の回路を示
す。図中、１はＴＦＴ、２は液晶セル、３は補助容量、
４は対向電極、５は画素電極、６はＴＦＴ１をオンする
ための信号を供給する走査電極、７は画素電極５に信号
を供給する信号電極である。８は上記の要素１〜５を含
む１画素分のブロックを示し、これらが集合して液晶パ
ネル９を構成している。FIG. 26 shows a circuit of a conventional liquid crystal display device. In the figure, 1 is a TFT, 2 is a liquid crystal cell, 3 is an auxiliary capacitor,
Reference numeral 4 is a counter electrode, 5 is a pixel electrode, 6 is a scanning electrode for supplying a signal for turning on the TFT 1, and 7 is a signal electrode for supplying a signal to the pixel electrode 5. Reference numeral 8 denotes a block for one pixel including the above elements 1 to 5, and these blocks collectively form a liquid crystal panel 9.

【０００４】１０は走査電極６に信号を供給する垂直走
査回路、１１は信号電極７に信号を供給する水平走査回
路である。１２はクロック信号（ＣＬＫ）と水平同期信
号（／ＨＤ）と垂直同期信号（／ＶＤ）とから水平走査
回路１１を動作させるための水平走査クロック信号（Ｈ
clk）と、水平スタート信号（ＳＴ）と、液晶を交流駆
動すべく画像信号（Ｖs）の極性を反転するための交流
化信号（ＰＯＬ）とを生成する水平コントロール回路で
ある。Reference numeral 10 is a vertical scanning circuit for supplying a signal to the scanning electrode 6, and 11 is a horizontal scanning circuit for supplying a signal to the signal electrode 7. Reference numeral 12 denotes a horizontal scanning clock signal (H) for operating the horizontal scanning circuit 11 based on the clock signal (CLK), the horizontal synchronizing signal (/ HD), and the vertical synchronizing signal (/ VD).
clk), a horizontal start signal (ST), and an alternating signal (POL) for inverting the polarity of the image signal (Vs) so as to drive the liquid crystal with an alternating current.

【０００５】１３はクロック信号（ＣＬＫ）と水平同期
信号（／ＨＤ）と垂直同期信号（／ＶＤ）とから垂直走
査回路１０を動作させるための垂直スタート信号（Ｓ
Ｖ）を生成する垂直コントロール回路である。１４は映
像信号（Ｖｓ）と交流化信号（ＰＯＬ）とから水平走査
回路１１に与える交流画像信号（Ｖac）を生成する交流
化回路である。なお、液晶パネル９の走査電極６の数
が、ＮＴＳＣのインターレース信号の１フィールドの走
査線に相当する約２４０本程度である場合について説明
する。Reference numeral 13 is a vertical start signal (S) for operating the vertical scanning circuit 10 from a clock signal (CLK), a horizontal synchronizing signal (/ HD) and a vertical synchronizing signal (/ VD).
V) is a vertical control circuit. Reference numeral 14 is an AC conversion circuit that generates an AC image signal (Vac) to be applied to the horizontal scanning circuit 11 from the video signal (Vs) and the AC conversion signal (POL). A case will be described in which the number of scan electrodes 6 of the liquid crystal panel 9 is about 240, which corresponds to a scan line of one field of an NTSC interlaced signal.

【０００６】水平走査回路１１の詳細については図２に
示されている。図中、１７はシフトレジスタ回路、１８
は１チャンネルのサンプルホールド回路、１９は交流画
像信号（Ｖac）をサンプリングするためのサンプリング
スイッチ、２０はサンプリングされたサンプリング電圧
（Ｖcs）を保持するサンプリング容量（Ｃs）、２１は
サンプリング電圧（Ｃs）を出力する非反転回路をそれ
ぞれ示す。Details of the horizontal scanning circuit 11 are shown in FIG. In the figure, 17 is a shift register circuit, and 18
Is a 1-channel sample hold circuit, 19 is a sampling switch for sampling an AC image signal (Vac), 20 is a sampling capacitor (Cs) for holding the sampled sampling voltage (Vcs), and 21 is a sampling voltage (Cs). The respective non-inverting circuits for outputting

【０００７】この液晶表示装置の各部の信号波形を図２
７に示す。図中、（ａ）に示す（／ＶＤ）は水平コント
ロール回路１２及び垂直コントロール回路１３に入力さ
れる垂直同期信号、（ｂ）に示す（／ＨＤ）は水平コン
トロール回路１２及び垂直コントロール回路１３に入力
される水平同期信号、（ｃ）に示す（ＣＬＫ）は水平コ
ントロール回路１２及び垂直コントロール回路１３に入
力されるクロック信号である。FIG. 2 shows the signal waveform of each part of this liquid crystal display device.
7 shows. In the figure, (/ VD) shown in (a) is a vertical synchronizing signal input to the horizontal control circuit 12 and the vertical control circuit 13, and (/ HD) shown in (b) is shown to the horizontal control circuit 12 and the vertical control circuit 13. The horizontal synchronizing signal that is input, and (CLK) shown in (c) is a clock signal that is input to the horizontal control circuit 12 and the vertical control circuit 13.

【０００８】また、（ｄ）に示す（Ｖs）は交流化回路
１４に入力される画像信号、（ｅ）に示す（ＳＶ）は垂
直コントロール回路１３より出力され垂直走査回路１０
に入力される垂直スタート信号、（ｇ）に示す（ＳＨ）
は水平コントロール回路１２より出力され水平走査回路
１１に入力されると共に垂直走査回路１０にクロック信
号として入力される水平スタート信号、（ｈ）に示す
（Ｈclk）は水平コントロール回路１２より出力され水
平走査回路１１に入力される水平クロック信号である。Further, (Vs) shown in (d) is an image signal inputted to the AC converting circuit 14, and (SV) shown in (e) is outputted from the vertical control circuit 13 and the vertical scanning circuit 10 is shown.
Vertical start signal input to, and (SH) (SH)
Is a horizontal start signal that is output from the horizontal control circuit 12 and is input to the horizontal scanning circuit 11 and is also input to the vertical scanning circuit 10 as a clock signal, and (Hclk) shown in (h) is output from the horizontal control circuit 12 and is horizontally scanned. It is a horizontal clock signal input to the circuit 11.

【０００９】また、（ｉ）に示す（ＰＯＬ）は水平コン
トロール回路１２より出力され交流化回路１４に入力さ
れる交流化信号、（ｊ）に示す（Ｖac）は交流化回路１
４より出力され水平走査回路１１に入力される交流画像
信号、（ｋ）に示す（Ｖlcd）は水平走査回路１１より
出力され信号電極７に供給される液晶駆動信号である。
さらに、（ｌ）〜（ｏ）に示す（Ｘ１）〜（Ｘ４）は垂
直走査回路１０より出力され走査電極６の第１〜第４の
ラインに供給される走査電極信号をそれぞれ示す。上記
の（ｉ）〜（ｋ）に示した信号の詳細は拡大図Ａとして
図４に示されており、この図の（ｊ）及び（ｋ）におい
て、（Ｖcc）は電源電圧、（ＧＮＤ）は基準電圧、（Ｖ
cent）は電源電圧の１／２となる電圧、（Ｖcs）はサン
プリング電圧をそれぞれ示している。Further, (POL) shown in (i) is an AC signal output from the horizontal control circuit 12 and input to the AC circuit 14, and (Vac) shown in (j) is the AC circuit 1.
An AC image signal output from the horizontal scanning circuit 4 and input to the horizontal scanning circuit 11 and (Vlcd) shown in (k) are a liquid crystal driving signal output from the horizontal scanning circuit 11 and supplied to the signal electrode 7.
Further, (X1) to (X4) shown in (l) to (o) represent scan electrode signals output from the vertical scanning circuit 10 and supplied to the first to fourth lines of the scan electrode 6, respectively. Details of the signals shown in (i) to (k) above are shown in FIG. 4 as an enlarged view A. In (j) and (k) of this figure, (Vcc) is the power supply voltage, and (GND). Is the reference voltage, (V
(cent) indicates a voltage that is ½ of the power supply voltage, and (Vcs) indicates a sampling voltage.

【００１０】図２８は、この液晶表示装置の画像表示方
法の説明図である。図２８（ａ）は画像信号（Ｖs）と
してのＮＴＳＣインターレース信号において、奇フィー
ルドには奇数ラインの信号が与えられ、偶フィールドに
は偶数ラインの信号が与えられる様子を示している。図
２８（ｂ）は走査電極６の第１ラインより順に奇フィー
ルド及び偶フィールドにおいて画素に書き込む信号とそ
の極性を示している。図２８（ｃ）は奇フィールドと偶
フィールドとが連続した画像が液晶パネル９に表示され
るときに各画素に書き込まれる実効値の様子を示してい
る。ここではインターレース信号の１フィールドに相当
する約２４０本の走査電極を有する液晶パネルに画像を
表示した場合について説明する。FIG. 28 is an explanatory diagram of an image display method of this liquid crystal display device. FIG. 28A shows that in an NTSC interlaced signal as an image signal (Vs), an odd field signal is applied to an odd field and an even line signal is applied to an even field. FIG. 28B shows the signals to be written in the pixels in the odd field and the even field in order from the first line of the scan electrode 6 and their polarities. FIG. 28C shows a state of the effective value written in each pixel when an image in which an odd field and an even field are continuous is displayed on the liquid crystal panel 9. Here, a case where an image is displayed on a liquid crystal panel having about 240 scanning electrodes corresponding to one field of an interlaced signal will be described.

【００１１】以上のように構成された従来の液晶表示装
置の動作は以下のようになる。垂直同期信号（／Ｖ
Ｄ）、水平同期信号（／ＨＤ）、及びクロック信号（Ｃ
ＬＫ）が水平コントロール回路１２及び垂直コントロー
ル回路１３に入力され、画像信号（Ｖs）が交流化回路
１４にそれぞれ入力されると、水平コントロール回路１
２から水平スタート信号（ＳＨ）、水平クロック信号
（Ｈclk）、及び交流化信号（ＰＯＬ）が出力される。
また、垂直コントロール回路１３からは垂直スタート信
号（ＳＶ）が、交流化回路１４からは交流化信号（ＰＯ
Ｌ）により画像信号（Ｖs）を１水平期間（１Ｈ）毎に
且つ１フィールド毎に極性反転した交流画像信号（Ｖa
c）がそれぞれ出力される。The operation of the conventional liquid crystal display device configured as described above is as follows. Vertical sync signal (/ V
D), horizontal sync signal (/ HD), and clock signal (C
LK) is input to the horizontal control circuit 12 and the vertical control circuit 13, and the image signal (Vs) is input to the AC circuit 14, respectively, the horizontal control circuit 1
2 outputs a horizontal start signal (SH), a horizontal clock signal (Hclk), and an alternating signal (POL).
Further, a vertical start signal (SV) is sent from the vertical control circuit 13 and an alternating signal (PO) is sent from the alternating circuit 14.
AC image signal (Vs) obtained by reversing the polarity of the image signal (Vs) for each horizontal period (1H) and for each field by L).
c) is output respectively.

【００１２】図２に示す水平走査回路１１において、水
平クロック信号（Ｈclk）および水平スタート信号（Ｓ
Ｈ）によりシフトレジスタ回路１７が動作し、信号電極
７の第１ラインＹ１に相当する交流画像信号（Ｖac）を
サンプリングするための信号がサンプルホールド回路１
８のサンプリングスイッチ１９を制御し、サンプリング
容量（Ｃs）にサンプリング電圧（Ｖcs）が供給され保
持される。その電圧は非反転増幅回路２１を経て液晶駆
動信号（Ｖlcd）となり、信号電極Ｙ１に供給される。In the horizontal scanning circuit 11 shown in FIG. 2, a horizontal clock signal (HClk) and a horizontal start signal (S).
H) causes the shift register circuit 17 to operate, and a signal for sampling the AC image signal (Vac) corresponding to the first line Y1 of the signal electrode 7 is a sample and hold circuit 1.
The sampling switch 19 of No. 8 is controlled, and the sampling voltage (Vcs) is supplied to and held in the sampling capacitor (Cs). The voltage becomes a liquid crystal drive signal (Vlcd) through the non-inverting amplifier circuit 21 and is supplied to the signal electrode Y1.

【００１３】一方、垂直走査回路１０では水平スタート
信号（ＳＨ）と垂直スタート信号（ＳＶ）とにより１Ｈ
の期間、走査電極６がオンとなり、１Ｈ毎にシフトした
信号Ｘ１，Ｘ２，Ｘ３，Ｘ４がそれぞれの走査電極に供
給される。すると図２８に示すように、奇フィールドに
おいて、Ｘ１には＋極性の１ライン、Ｘ２には−極性の
３ライン、Ｘ３には＋極性の５ライン、Ｘ４には−極性
の７ラインの信号がそれぞれ書き込まれる。また、偶フ
ィールドにおいて、Ｘ１には−極性の２ライン、Ｘ２に
は＋極性の４ライン、Ｘ３には−極性の６ライン、Ｘ４
には＋極性の８ラインの信号がそれぞれ書き込まれる。
これらの書き込みが繰り返し行われることにより、Ｘ１
には１＋２ラインの実効値、Ｘ２には３＋４ラインの実
効値、Ｘ３には５＋６ラインの実効値、Ｘ４には７＋８
ラインの実効値というように、インターレースの信号を
奇フィールドと偶フィールドとで極性を反転しながら重
ねて画素に書き込み、これによって約２４０ラインの画
像が表示される。On the other hand, in the vertical scanning circuit 10, 1H is generated by the horizontal start signal (SH) and the vertical start signal (SV).
During that period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1H are supplied to the respective scan electrodes. Then, as shown in FIG. 28, in an odd field, signals of + polarity 1 line for X1, −polarity 3 lines for X2, + polarity 5 lines for X3, and −polarity 7 lines for X4 are provided. Each is written. In the even field, X1 has two negative polar lines, X2 has four positive polar lines, X3 has six negative polar lines, and X4.
Signals of 8 lines of + polarity are respectively written in.
By repeating these writing operations, X1
, The effective value of 1 + 2 line, X2 is the effective value of 3 + 4 line, X3 is the effective value of 5 + 6 line, and X4 is 7 + 8.
Like the effective value of the line, the interlaced signal is written in the pixel while superposing the odd field and the even field while inverting the polarities, thereby displaying an image of about 240 lines.

【００１４】[0014]

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、インターレース信号の２フィールド分の
走査ラインに相当する約４８０本の走査電極を有する液
晶パネルに画像を表示しようとした場合に問題が生ず
る。つまり、奇フィールドでは奇数ラインのみに、偶フ
ィールドでは偶数ラインのみに書き込んで表示すること
になるので、各ラインは２フィールドに１回信号が書き
込まれることとなる。駆動周波数が１／２となるので、
フリッカやライン毎の輝度ムラが大きくなって表示品質
が低下すると共に、液晶パネルの信頼性面でも好ましく
ない。However, the above-mentioned configuration has a problem when an image is displayed on a liquid crystal panel having about 480 scanning electrodes corresponding to the scanning lines for two fields of the interlaced signal. Occurs. In other words, the odd field is written only on the odd lines and the even field is written on only the even lines, so that the signal is written once in every two fields of each line. Since the driving frequency is halved,
Flicker and uneven brightness on a line-by-line basis increase and display quality deteriorates, and it is not preferable in terms of liquid crystal panel reliability.

【００１５】かかる問題を解決するために、走査電極６
を同時に２ラインずつ選択することにより、インターレ
ースの信号を用いて擬似的にノンインターレース駆動を
行う方法が考えられるが、図２６に示されているように
補助容量３が前段の走査電極６に接続されている構成の
場合は、この方法は採用できない。また、別な方法とし
てインターレース信号を倍速に変換し、ノンインターレ
ース信号に変換して表示する方法があるが、回路構成が
非常に複雑になりコスト上昇も大きい欠点がある。さら
に、この方法は水平走査回路１１の動作周波数を高める
ことが要求され消費電力も大きくなるといった欠点をも
有する。In order to solve such a problem, the scanning electrode 6
Although it is conceivable to perform pseudo non-interlaced driving by using an interlaced signal by simultaneously selecting two lines at a time, the auxiliary capacitance 3 is connected to the preceding scan electrode 6 as shown in FIG. This method cannot be adopted in the case of the existing configuration. Further, as another method, there is a method of converting an interlaced signal into double speed and converting into a non-interlaced signal for display, but it has a drawback that the circuit configuration becomes very complicated and the cost increases greatly. Further, this method has a drawback that the operating frequency of the horizontal scanning circuit 11 is required to be increased and power consumption is increased.

【００１６】本発明は上記のような実情に鑑みてなされ
たものであって、その目的は、簡単で低コストの回路構
成によって、通常のインターレース映像信号から高品質
なフルライン表示画像を得ることができる液晶表示装置
を提供することを目的とする。The present invention has been made in view of the above situation, and an object thereof is to obtain a high-quality full line display image from a normal interlaced video signal with a simple and low-cost circuit configuration. An object of the present invention is to provide a liquid crystal display device capable of achieving the above.

【００１７】[0017]

【課題を解決するための手段】本発明による液晶表示装
置は、基板上に複数の走査電極及び信号電極がマトリク
ス状に配置され、前記走査電極と前記信号電極とで区画
された領域に画素が設けられ、前記画素は薄膜トランジ
スタと液晶セルと前記液晶セルの信号保持特性を補助す
るための補助容量とからなり、前記補助容量の電極が前
段の前記走査電極に接続される液晶パネルを有する液晶
表示装置であって、前記走査電極に走査信号を供給する
垂直走査回路と、クロック信号、水平同期信号、及び垂
直同期信号から前記垂直走査回路を動作させるための１
水平走査期間の１／２の周期と１／３の周期が一定周期
で混在し且つ４フィールド内でタイミングが異なる垂直
走査クロック信号、及び垂直スタート信号を前記垂直走
査回路へ出力する垂直コントロール回路とを含むことを
特徴とする。 A liquid crystal display device according to the present invention.
In addition, a plurality of scan electrodes and signal electrodes are arranged on the substrate.
Arranged in a stripe shape and partitioned by the scanning electrodes and the signal electrodes
Pixels are provided in the defined area, and the pixels are thin film transistors.
To support the signal retention characteristics of the liquid crystal cell and the liquid crystal cell.
And an auxiliary capacitor for
Liquid crystal having a liquid crystal panel connected to the scanning electrodes of a step
A display device, which supplies a scan signal to the scan electrodes.
Vertical scanning circuit, clock signal, horizontal synchronization signal, and vertical
1 for operating the vertical scanning circuit from the direct synchronization signal
1/2 cycle and 1/3 cycle of the horizontal scanning period are constant cycles
Vertical with mixed and different timing in 4 fields
Scan clock signal and vertical start signal
To include a vertical control circuit for outputting to the inspection circuit.
Characterize.

【００１８】本発明による液晶表示装置の駆動方法は、
基板上に複数の走査電極及び信号電極がマトリクス状に
配置され、前記走査電極と前記信号電極とで区画された
領域に画素が設けられ、前記画素は薄膜トランジスタと
液晶セルと前記液晶セルの信号保持特性を補助するため
の補助容量とからなり、前記補助容量の電極が前段の前
記走査電極に接続される液晶パネルと、前記信号電極に
液晶駆動信号を供給する水平走査回路と、前記走査電極
に走査信号を供給する垂直走査回路と、クロック信号、
水平同期信号、及び垂直同期信号から前記垂直走査回路
を動作させるための１水平走査期間の１／２の周期と１
／３の周期が一定周期で混在し且つ４フィールド内でタ
イミングが異なる垂直走査クロック信号、及び垂直スタ
ート信号を前記垂直走査回路へ出力する垂直コントロー
ル回路とを含む液晶表示装置を駆動する方法であって、
前記水平走査回路が１水平走査期間内に１ラインの画像
データの極性非反転信号と極性反転信号とを複数回繰り
返し出力し、前記垂直走査回路が前記１水平走査期間内
に２本又は３本以上の前記走査電極に信号を出力するこ
とにより、１フィールド期間内に、互いに極性が異なる
同一ラインの画像データを隣接する２本又は３本以上の
走査ラインに表示し、かつ、フィールド間においても前
記液晶駆動信号の極性を反転することを特徴とする。 A method of driving a liquid crystal display device according to the present invention comprises:
Multiple scan electrodes and signal electrodes arranged in a matrix on the substrate
Placed and partitioned by the scanning electrodes and the signal electrodes
A pixel is provided in the region, and the pixel is a thin film transistor.
To assist the liquid crystal cell and the signal retention characteristics of the liquid crystal cell
Of the auxiliary capacitance, and the electrode of the auxiliary capacitance is
The liquid crystal panel connected to the scanning electrodes and the signal electrodes
A horizontal scanning circuit for supplying a liquid crystal driving signal, and the scanning electrode
A vertical scanning circuit that supplies a scanning signal to the
The vertical scanning circuit based on a horizontal synchronizing signal and a vertical synchronizing signal
1/2 period of 1 horizontal scanning period for operating
/ 3 cycle is mixed at a fixed cycle and the field within 4 fields
Vertical scanning clock signals with different timing and vertical scanning
Vertical control circuit for outputting a control signal to the vertical scanning circuit
A method for driving a liquid crystal display device including a circuit,
The horizontal scanning circuit causes an image of one line within one horizontal scanning period.
Data polarity non-inversion signal and polarity inversion signal are repeated multiple times.
Returned and output, and the vertical scanning circuit is within the one horizontal scanning period.
To output a signal to two or more scanning electrodes.
, The polarities are different from each other within one field period.
The image data of the same line can be used for two or more adjacent
Display on scan line, and even before field
It is characterized in that the polarity of the liquid crystal drive signal is inverted.

【００１９】[0019]

【発明の実施の形態】上記の構成によれば、水平走査回
路は１水平走査期間（１Ｈ）に１ライン分の画像データ
を一定の極性で出力し、かつ、垂直走査回路は１水平走
査期間（１Ｈ）の１／２以下の周期を有する垂直走査ク
ロック信号（Ｖclk）に基づいて動作するので、１水平
走査期間に複数本の走査電極が選択され、選択された複
数のラインが表示される。フィールド毎にこれを繰り返
すことによってインターレース信号の間が抜けたライン
にも信号が書き込まれるので、液晶パネルの動作周波数
は１フィールドとなり（即ち、１フィールドで１フレー
ムの映像が表示され）、フリッカやラインの輝度ムラが
解消される。その結果、表示品質が改善され、液晶パネ
ルの信頼性も向上する。According to the above structure, the horizontal scanning circuit outputs image data for one line with a constant polarity in one horizontal scanning period (1H), and the vertical scanning circuit outputs one horizontal scanning period. Since the operation is performed based on the vertical scanning clock signal (Vclk) having a period equal to or less than 1/2 of (1H), a plurality of scanning electrodes are selected and a plurality of selected lines are displayed during one horizontal scanning period. . By repeating this for each field, the signal is also written in the line where the interlaced signal is separated, so that the operating frequency of the liquid crystal panel becomes one field (that is, one frame of video is displayed in one field), and flicker or The uneven brightness of the line is eliminated. As a result, the display quality is improved and the reliability of the liquid crystal panel is also improved.

【００２０】以下、本発明の好ましい実施形態を図面に
基づいて説明する。本発明の第１の実施形態における液
晶表示装置の回路を図１に示す。図中、１はＴＦＴ、２
は液晶セル、３は補助容量、４は対向電極、５は画素電
極、６はＴＦＴ１をオンするための信号を供給する走査
電極、７は画素電極５に信号を供給する信号電極であ
る。８は上記の要素１〜５を含む１画素分のブロックを
示し、これらが集合して液晶パネル９を構成している。A preferred embodiment of the present invention will be described below with reference to the drawings. A circuit of the liquid crystal display device according to the first embodiment of the present invention is shown in FIG. In the figure, 1 is a TFT, 2
Is a liquid crystal cell, 3 is a storage capacitor, 4 is a counter electrode, 5 is a pixel electrode, 6 is a scanning electrode for supplying a signal for turning on the TFT 1, and 7 is a signal electrode for supplying a signal to the pixel electrode 5. Reference numeral 8 denotes a block for one pixel including the above elements 1 to 5, and these blocks collectively form a liquid crystal panel 9.

【００２１】１０は走査電極６に信号を供給する垂直走
査回路、１１は信号電極７に信号を供給する水平走査回
路である。１２はクロック信号（ＣＬＫ）と水平同期信
号（／ＨＤ）と垂直同期信号（／ＶＤ）とから水平走査
回路１１を動作させるための水平走査クロック信号（Ｈ
clk）と、水平スタート信号（ＳＨ）と、液晶を交流駆
動すべく画像信号（Ｖs）の極性を反転するための交流
化信号（ＰＯＬ）とを生成する水平コントロール回路で
ある。Reference numeral 10 is a vertical scanning circuit for supplying a signal to the scanning electrode 6, and 11 is a horizontal scanning circuit for supplying a signal to the signal electrode 7. Reference numeral 12 denotes a horizontal scanning clock signal (H) for operating the horizontal scanning circuit 11 based on the clock signal (CLK), the horizontal synchronizing signal (/ HD), and the vertical synchronizing signal (/ VD).
clk), a horizontal start signal (SH), and an AC signal (POL) for inverting the polarity of the image signal (Vs) to AC drive the liquid crystal.

【００２２】１３はクロック信号（ＣＬＫ）と水平同期
信号（／ＨＤ）と垂直同期信号（／ＶＤ）とから垂直走
査回路１０を動作させるための垂直スタート信号（Ｓ
Ｖ）を生成する垂直コントロール回路である。１４は映
像信号（Ｖｓ）と交流化信号（ＰＯＬ）とから水平走査
回路１１に与える交流画像信号（Ｖac）を生成する交流
化回路である。Reference numeral 13 denotes a vertical start signal (S) for operating the vertical scanning circuit 10 from the clock signal (CLK), the horizontal synchronizing signal (/ HD) and the vertical synchronizing signal (/ VD).
V) is a vertical control circuit. Reference numeral 14 is an AC conversion circuit that generates an AC image signal (Vac) to be applied to the horizontal scanning circuit 11 from the video signal (Vs) and the AC conversion signal (POL).

【００２３】以上の構成要素は図２６に示した従来例の
ものと同じであり、図２６と同じ番号を付している。従
来例と異なる点は、垂直コントロール回路１３が垂直走
査回路１０に垂直走査クロック信号（Ｖclk）を与え、
垂直走査回路１０がこの垂直走査クロック信号（Ｖcl
k）に従って動作する点である。The above components are the same as those of the conventional example shown in FIG. 26, and are designated by the same reference numerals as those in FIG. The difference from the conventional example is that the vertical control circuit 13 gives a vertical scanning clock signal (Vclk) to the vertical scanning circuit 10.
The vertical scanning circuit 10 uses the vertical scanning clock signal (Vcl
It operates according to k).

【００２４】水平走査回路１１の詳細を図２に示す。こ
れは従来例で説明したものと同じである。図中、１７は
シフトレジスタ回路、１８は１チャンネルのサンプルホ
ールド回路、１９は交流画像信号（Ｖac）をサンプリン
グするためのサンプリングスイッチ、２０はサンプリン
グされたサンプリング電圧（Ｖcs）を保持するサンプリ
ング容量（Ｃs）、２１はサンプリング電圧（Ｃs）を出
力する非反転回路をそれぞれ示す。The details of the horizontal scanning circuit 11 are shown in FIG. This is the same as that described in the conventional example. In the figure, 17 is a shift register circuit, 18 is a 1-channel sample hold circuit, 19 is a sampling switch for sampling an AC image signal (Vac), and 20 is a sampling capacitor (Vcs) for holding a sampled sampling voltage (Vcs). Cs) and 21 are non-inverting circuits that output the sampling voltage (Cs), respectively.

【００２５】図３はこの液晶表示装置の各部の信号波形
を示している。図中、（ａ）に示す（／ＶＤ）は水平コ
ントロール回路１２及び垂直コントロール回路１３に入
力される垂直同期信号、（ｂ）に示す（／ＨＤ）は水平
コントロール回路１２及び垂直コントロール回路１３に
入力される水平同期信号、（ｃ）に示す（ＣＬＫ）は水
平コントロール回路１２及び垂直コントロール回路１３
に入力されるクロック信号である。また、（ｄ）に示す
（Ｖs）は交流化回路１４に入力される画像信号、
（ｅ）に示す（ＳＶ）は垂直コントロール回路１３より
出力され垂直走査回路１０に入力される垂直スタート信
号、（ｇ）に示す（ＳＨ）は水平コントロール回路１２
より出力され水平走査回路１１に入力されると共に垂直
走査回路１０にクロック信号として入力される水平スタ
ート信号、（ｈ）に示す（Ｈclk）は水平コントロール
回路１２より出力され水平走査回路１１に入力される水
平クロック信号である。また、（ｉ）に示す（ＰＯＬ）
は水平コントロール回路１２より出力され交流化回路１
４に入力される交流化信号、（ｊ）に示す（Ｖac）は交
流化回路１４より出力され水平走査回路１１に入力され
る交流画像信号、（ｋ）に示す（Ｖlcd）は水平走査回
路１１より出力され信号電極７に供給される液晶駆動信
号である。以上の各信号は図２７に示した従来例の信号
と同様である。FIG. 3 shows signal waveforms at various parts of this liquid crystal display device. In the figure, (/ VD) shown in (a) is a vertical synchronizing signal input to the horizontal control circuit 12 and the vertical control circuit 13, and (/ HD) shown in (b) is shown to the horizontal control circuit 12 and the vertical control circuit 13. An input horizontal synchronizing signal, (CLK) shown in (c), is a horizontal control circuit 12 and a vertical control circuit 13.
Is a clock signal input to. Further, (Vs) shown in (d) is an image signal input to the AC conversion circuit 14,
(SV) shown in (e) is a vertical start signal output from the vertical control circuit 13 and input to the vertical scanning circuit 10, and (SH) shown in (g) is the horizontal control circuit 12.
The horizontal start signal output from the horizontal control circuit 12 and the horizontal start signal input to the vertical scanning circuit 10 as a clock signal (Hclk) shown in (h) are output from the horizontal control circuit 12 and input to the horizontal scanning circuit 11. Horizontal clock signal. Also, (POL) shown in (i)
Is output from the horizontal control circuit 12 and the alternating circuit 1
4, the alternating signal input to (4), (Vac) shown in (j) is an alternating image signal output from the alternating circuit 14 and input to the horizontal scanning circuit 11, and (Vlcd) shown in (k) is the horizontal scanning circuit 11. It is a liquid crystal drive signal that is output by the output terminal and is supplied to the signal electrode 7. The above signals are the same as the signals of the conventional example shown in FIG.

【００２６】図１に示した本実施形態の構成で新たに付
加された垂直クロック信号Ｖclkの波形は図３の（ｆ）
に示されている。また、図３（ｌ）〜（ｏ）に示す走査
電極信号（Ｘ１）〜（Ｘ４）は、図２７に示した従来例
の信号に比べてパルス幅が半分になっていることがわか
る。図３の（ｉ）〜（ｋ）に示した信号の詳細を拡大図
Ａとして図４に示す。これは、従来例において説明した
ものと同じである。この図の（ｊ）及び（ｋ）におい
て、（Ｖcc）は電源電圧、（ＧＮＤ）は基準電圧、（Ｖ
cent）は電源電圧の１／２の電圧、（Ｖcs）はサンプリ
ング電圧をそれぞれ示している。The waveform of the vertical clock signal Vclk newly added in the configuration of this embodiment shown in FIG. 1 is (f) in FIG.
Is shown in. Further, it can be seen that the scan electrode signals (X1) to (X4) shown in FIGS. 3 (l) to (o) have half the pulse width as compared with the signal of the conventional example shown in FIG. Details of the signals shown in (i) to (k) of FIG. 3 are shown in FIG. 4 as an enlarged view A. This is the same as that described in the conventional example. In (j) and (k) of this figure, (Vcc) is the power supply voltage, (GND) is the reference voltage, and (V)
(cent) indicates 1/2 of the power supply voltage, and (Vcs) indicates the sampling voltage.

【００２７】図５は、この液晶表示装置の画像表示方法
の説明図である。図５（ａ）は画像信号（Ｖs）として
のＮＴＳＣインターレース信号において、奇フィールド
には奇数ラインの信号が与えられ、偶フィールドには偶
数ラインの信号が与えられる様子を示している。図３
（ｂ）は奇１フィールド、偶１フィールド、奇２フィー
ルド、及び偶２フィールドにおいて走査電極６のＸ１か
ら順に画素に書き込まれる信号とその極性を示してい
る。図３（ｃ）はそれらのフィールドが連続した画像が
液晶パネル９に表示されるときに各画素に書き込まれる
実効値の様子を示している。ここではインターレース信
号を用いて、１フィールドに相当する走査電極を有する
液晶パネルに画像を表示している。FIG. 5 is an explanatory diagram of an image display method of this liquid crystal display device. FIG. 5A shows that in an NTSC interlaced signal as an image signal (Vs), an odd field signal is applied to an odd field and an even line signal is applied to an even field. Figure 3
(B) shows the signals written in the pixels in order from X1 of the scan electrode 6 in the odd 1 field, even 1 field, odd 2 field, and even 2 field, and their polarities. FIG. 3C shows a state of the effective value written in each pixel when an image in which those fields are continuous is displayed on the liquid crystal panel 9. Here, an image is displayed on a liquid crystal panel having scan electrodes corresponding to one field by using an interlace signal.

【００２８】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）、水平同期信号（／ＨＤ）、及びクロック信号
（ＣＬＫ）が水平コントロール回路１２及び垂直コント
ロール回路１３に入力され、画像信号（Ｖs）が交流化
回路１４にそれぞれ入力されると、水平コントロール回
路１２から水平スタート信号（ＳＨ）、水平クロック信
号（Ｈclk）、及び交流化信号（ＰＯＬ）が出力され
る。また、垂直コントロール回路１３からは垂直スター
ト信号（ＳＶ）と垂直クロック信号（Ｖclk）とが、交
流化回路１４からは交流化信号（ＰＯＬ）により画像信
号（Ｖs）を１水平期間（１Ｈ）毎に且つ１フィールド
毎に極性反転した交流画像信号（Ｖac）がそれぞれ出力
される。The operation of the liquid crystal display device of the present embodiment configured as described above is as follows. Vertical sync signal (/
VD), the horizontal synchronizing signal (/ HD), and the clock signal (CLK) are input to the horizontal control circuit 12 and the vertical control circuit 13, and the image signal (Vs) is input to the alternating circuit 14, respectively. The circuit 12 outputs a horizontal start signal (SH), a horizontal clock signal (Hclk), and an alternating signal (POL). In addition, the vertical start signal (SV) and the vertical clock signal (Vclk) are supplied from the vertical control circuit 13 and the image signal (Vs) is supplied from the alternating circuit 14 by the alternating signal (POL) every horizontal period (1H). In addition, the alternating-current image signal (Vac) whose polarity is inverted is output for each field.

【００２９】図２に示す水平走査回路１１において、水
平クロック信号（Ｈclk）および水平スタート信号（Ｓ
Ｈ）によりシフトレジスタ回路１７が動作し、信号電極
７の第１ラインＹ１に相当する交流画像信号（Ｖac）を
サンプリングするための信号がサンプルホールド回路１
８のサンプリングスイッチ１９を制御し、サンプリング
容量（Ｃs）にサンプリング電圧（Ｖcs）が供給され保
持される。その電圧は非反転増幅回路２１を経て液晶駆
動信号（Ｖlcd）となり、信号電極Ｙ１に供給される。In the horizontal scanning circuit 11 shown in FIG. 2, a horizontal clock signal (Hclk) and a horizontal start signal (S
H) causes the shift register circuit 17 to operate, and a signal for sampling the AC image signal (Vac) corresponding to the first line Y1 of the signal electrode 7 is a sample and hold circuit 1.
The sampling switch 19 of No. 8 is controlled, and the sampling voltage (Vcs) is supplied to and held in the sampling capacitor (Cs). The voltage becomes a liquid crystal drive signal (Vlcd) through the non-inverting amplifier circuit 21 and is supplied to the signal electrode Y1.

【００３０】一方、垂直走査回路１０では垂直クロック
信号（Ｖclk）と垂直スタート信号（ＳＶ）とにより１
／２Ｈの期間、走査電極６がオンとなり、１／２Ｈ毎に
シフトした信号Ｘ１、Ｘ２、Ｘ３、Ｘ４という信号がそ
れぞれの走査電極に供給される。すると図５に示すよう
に、奇１フィールドにおいて、Ｘ１及びＸ２には＋極性
の１ライン、Ｘ３及びＸ４には−極性の３ライン、Ｘ５
及びＸ６には＋極性の５ライン、Ｘ７及びＸ８には−極
性の７ラインの信号がそれぞれ書き込まれる。偶１フィ
ールドにおいて、Ｘ２及びＸ３には−極性の２ライン、
Ｘ４及びＸ５には＋極性の４ライン、Ｘ６及びＸ７には
−極性の６ライン、Ｘ８及びＸ９には＋極性の８ライン
の信号がそれぞれ書き込まれる。奇２フィールドにおい
て、Ｘ１及びＸ２には−極性の１ライン、Ｘ３及びＸ４
には＋極性の３ライン、Ｘ５及びＸ６には−極性の５ラ
イン、Ｘ７及びＸ８には＋極性の７ラインの信号がそれ
ぞれ書き込まれる。偶２フィールドにおいて、Ｘ２及び
Ｘ３には＋極性の２ライン、Ｘ４及びＸ５には−極性の
４ライン、Ｘ６及びＸ７には＋極性の６ライン、Ｘ８及
びＸ９には−極性の８ラインの信号がそれぞれ書き込ま
れる。これらの書き込みが繰り返し行われることによ
り、Ｘ２には１＋２ラインの実効値、Ｘ３には２＋３ラ
インの実効値、Ｘ４には３＋４ラインの実効値、Ｘ５に
は４＋５ラインの実効値、Ｘ６には５＋６ラインの実効
値、Ｘ７には６＋７ラインの実効値というように、イン
ターレースの信号を奇フィールドと偶フィールドとで極
性を反転しながら重ねて画素に書き込み、これによって
擬似的にインターレース駆動と同様な高品質なフルライ
ン画像を表示している。On the other hand, the vertical scanning circuit 10 sets 1 by the vertical clock signal (Vclk) and the vertical start signal (SV).
During the period of / 2H, the scan electrode 6 is turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 5, in the odd 1 field, X1 and X2 have one positive polarity line, X3 and X4 have three negative polarity lines, and X5.
Signals of + polarity 5 lines are written in X6 and X6, and signals of −polarity 7 lines are written in X7 and X8. In even field 1, X2 and X3 have two negative polarity lines,
Signals of + polarity 4 lines are written in X4 and X5, −polarity 6 lines in X6 and X7, and + polarity 8 lines in X8 and X9, respectively. In the odd 2 field, X1 and X2 have one polar line, X3 and X4
The signals of + polarity 3 lines are written in, the negative polarity 5 lines are written in X5 and X6, and the positive polarity 7 lines are written in X7 and X8. In the even 2 field, signals of + polarity 2 lines for X2 and X3, −polarity 4 lines for X4 and X5, + polarity 6 lines for X6 and X7, and −polarity 8 line for X8 and X9. Are written respectively. By repeating these writing operations, the effective value of 1 + 2 lines is applied to X2, the effective value of 2 + 3 lines is applied to X3, the effective value of 3 + 4 lines is applied to X4, the effective value of 4 + 5 lines is applied to X5, and the effective value of 5 + 6 is applied to X6. The effective value of the line, and the effective value of the line 6 + 7 for X7, the interlaced signal is written in the pixel while inverting the polarities of the odd field and the even field, and writing it to the pixel. A full-line image with good quality is displayed.

【００３１】以上のように、この実施形態によれば、垂
直クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
することにより、補助容量が前段の走査電極に接続され
ている構成の液晶パネルにおいて、１ライン分の画像デ
ータを２ラインに書き込むことができ、インターレース
信号を毎フィールド書き込んで擬似的にフルラインの高
品質な画像表示を得ることができる。しかも、画像信号
に特別な処理は不要であり、非常に低コストな回路構成
で実現できる。As described above, according to this embodiment, by setting the cycle of the vertical clock signal (Vclk) to (1 / 2H) period, the auxiliary capacitance is connected to the scan electrode of the preceding stage. In the panel, image data for one line can be written in two lines, and an interlace signal can be written in each field to obtain a pseudo full-line high-quality image display. Moreover, no special processing is required for the image signal, and the circuit configuration can be realized at a very low cost.

【００３２】次に、本発明の第２の実施形態に係る液晶
表示装置の回路を図６に示す。図中、１はＴＦＴ、２は
液晶セル、３は補助容量、４は対向電極、５は画素電
極、６は走査電極、７は信号電極である。８は上記の要
素１〜５を含む１画素分のブロックを示し、これらが集
合して液晶パネル９を構成している。１０は垂直走査回
路、１３は垂直コントロール回路、１４は交流化回路を
それぞれ示す。以上の構成要素は図１に示した第１の実
施形態の構成と同じであり、図１と同じ番号を付してい
る。Next, FIG. 6 shows a circuit of a liquid crystal display device according to a second embodiment of the present invention. In the figure, 1 is a TFT, 2 is a liquid crystal cell, 3 is an auxiliary capacitance, 4 is a counter electrode, 5 is a pixel electrode, 6 is a scanning electrode, and 7 is a signal electrode. Reference numeral 8 denotes a block for one pixel including the above elements 1 to 5, and these blocks collectively form a liquid crystal panel 9. Reference numeral 10 is a vertical scanning circuit, 13 is a vertical control circuit, and 14 is an alternating current circuit. The above components are the same as those in the first embodiment shown in FIG. 1, and are designated by the same reference numerals as those in FIG.

【００３３】図６の本実施形態は、水平コントロール回
路１５と水平走査回路１６とに関して第１の実施形態と
異なる。つまり、本実施例の水平コントロール回路１５
は、第１の実施形態（図１）の水平コントロール回路１
２が出力する水平走査クロック信号（Ｈclk）、水平ス
タート信号（ＳＨ）、及び交流化信号（ＰＯＬ）に加え
て、液晶を交流駆動すべく画像信号（Ｖs）の極性を反
転するための極性反転信号（ＨＴ）を出力し、この信号
が水平走査回路１６に入力される。水平走査回路１６の
詳細は図７に示されている。この図において、１７はシ
フトレジスタ回路、１８は１チャンネルのサンプルホー
ルド回路、１９は交流画像信号（Ｖac）をサンプリング
するためのサンプリングスイッチ、２０はサンプリング
されたサンプリング電圧（Ｖcs）を保持するサンプリン
グ容量（Ｃs）、２１はサンプリング電圧（Ｖcs）を出
力する非反転回路をそれぞれ示す。以上の構成要素は図
２に示した第１の実施形態のものと同じであり、図２と
同じ番号を付している。第１の実施形態と異なる点は、
サンプリング電圧（Ｃs）の極性を反転する反転回路２
２、及び、非反転回路２１の出力と反転回路２２の出力
とを切り替える切り替えスイッチ２３が設けられている
点である。The present embodiment shown in FIG. 6 differs from the first embodiment with respect to the horizontal control circuit 15 and the horizontal scanning circuit 16. That is, the horizontal control circuit 15 of the present embodiment.
Is the horizontal control circuit 1 of the first embodiment (FIG. 1).
In addition to the horizontal scanning clock signal (Hclk), the horizontal start signal (SH), and the alternating signal (POL) output by 2, the polarity inversion for inverting the polarity of the image signal (Vs) to AC drive the liquid crystal. A signal (HT) is output and this signal is input to the horizontal scanning circuit 16. Details of the horizontal scanning circuit 16 are shown in FIG. In this figure, 17 is a shift register circuit, 18 is a sample / hold circuit for one channel, 19 is a sampling switch for sampling an AC image signal (Vac), and 20 is a sampling capacitor for holding a sampled sampling voltage (Vcs). (Cs) and 21 are non-inverting circuits for outputting the sampling voltage (Vcs), respectively. The above components are the same as those of the first embodiment shown in FIG. 2 and are given the same numbers as in FIG. The difference from the first embodiment is that
Inversion circuit 2 for inverting the polarity of the sampling voltage (Cs)
2 and that the changeover switch 23 for switching between the output of the non-inverting circuit 21 and the output of the inverting circuit 22 is provided.

【００３４】図８にこの液晶表示装置の各部の信号波形
を示す。この図において、（ａ）に示す垂直同期信号
（／ＶＤ）、（ｂ）に示す水平同期信号（／ＨＤ）、
（ｃ）に示すクロック信号（ＣＬＫ）、（ｄ）に示す画
像信号（Ｖs）、（ｅ）に示す垂直スタート信号（Ｓ
Ｖ）、（ｆ）に示す垂直クロック信号（Ｖclk）、
（ｇ）に示す水平スタート信号（ＳＨ）、（ｈ）に示す
水平クロック信号（Ｈclk）、（ｉ）に示す交流化信号
（ＰＯＬ）、（ｊ）に示す交流画像信号（Ｖac）、
（ｋ）に示す液晶駆動信号（Ｖlcd）、（ｌ）〜（ｏ）
に示す走査電極信号（Ｘ１）〜（Ｘ４）については、図
３に示した第１の実施形態の信号と同じものである。図
６で説明した本実施形態で新たに付加された極性反転信
号（ＨＴ）の波形は図８の（ｐ）に示されている。FIG. 8 shows the signal waveform of each part of this liquid crystal display device. In this figure, a vertical synchronizing signal (/ VD) shown in (a), a horizontal synchronizing signal (/ HD) shown in (b),
A clock signal (CLK) shown in (c), an image signal (Vs) shown in (d), and a vertical start signal (S) shown in (e).
V), a vertical clock signal (Vclk) shown in (f),
The horizontal start signal (SH) shown in (g), the horizontal clock signal (Hclk) shown in (h), the alternating signal (POL) shown in (i), the alternating image signal (Vac) shown in (j),
Liquid crystal drive signal (Vlcd) shown in (k), (l) to (o)
The scan electrode signals (X1) to (X4) shown in (3) are the same as the signals of the first embodiment shown in FIG. The waveform of the polarity inversion signal (HT) newly added in the present embodiment described in FIG. 6 is shown in (p) of FIG.

【００３５】図８の（ｉ）〜（ｋ）に示した信号の詳細
を拡大図Ｂとして図９に示す。この図の（ｊ）及び
（ｋ）において、（Ｖcc）は電源電圧、（ＧＮＤ）は基
準電圧、（Ｖcent）は電源電圧の１／２の電圧、（Ｖc
s）はサンプリング電圧をそれぞれ示している。Details of the signals shown in (i) to (k) of FIG. 8 are shown in FIG. 9 as an enlarged view B. In (j) and (k) of this figure, (Vcc) is a power supply voltage, (GND) is a reference voltage, (Vcent) is a voltage half the power supply voltage, and (Vc)
s) shows the sampling voltage.

【００３６】図１０は、この液晶表示装置の画像表示方
法の説明図である。図１０（ａ）は画像信号（Ｖs）と
してのＮＴＳＣインターレース信号において、奇フィー
ルドには奇数ラインの信号が与えられ、偶フィールドに
は偶数ラインの信号が与えられる様子を示している。図
１０（ｂ）は奇１フィールド、偶１フィールド、奇２フ
ィールド、偶２フィールドにおいて走査電極６のＸ１か
ら順に画素に書き込まれる信号とその極性を示してい
る。図１０（ｃ）はそれらのフィールドが連続した画像
が液晶パネル９に表示されるときに各画素に書き込まれ
る実効値の様子を示している。ここではインターレース
信号を用いて、２フィールドの走査線に相当するフルラ
インの走査電極を有する液晶パネルに画像を表示してい
る。FIG. 10 is an explanatory diagram of an image display method of this liquid crystal display device. FIG. 10A shows that in an NTSC interlaced signal as an image signal (Vs), an odd field signal is applied to an odd field and an even line signal is applied to an even field. FIG. 10B shows the signals written to the pixels in order from the X1 of the scan electrode 6 in the odd 1 field, the even 1 field, the odd 2 field, and the even 2 field, and their polarities. FIG. 10C shows a state of the effective value written in each pixel when an image in which those fields are continuous is displayed on the liquid crystal panel 9. Here, an image is displayed by using an interlace signal on a liquid crystal panel having full-line scanning electrodes corresponding to the scanning lines of two fields.

【００３７】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、画像信号（Ｖs）が交流化回路１４にそれ
ぞれ入力される。すると、水平コントロール回路１５か
ら水平スタート信号（ＳＨ）と水平クロック信号（Ｈcl
k）と交流化信号（ＰＯＬ）と極性反転信号（ＨＴ）が
出力され、垂直コントロール回路１３から垂直スタート
信号（ＳＶ）と垂直クロック信号（Ｖclk）が出力され
る。交流化回路１４からは、交流化信号（ＰＯＬ）によ
り画像信号（Ｖs）を１Ｈ毎に且つ１フィールド毎に極
性反転した交流画像信号（Ｖac）が出力される。The operation of the liquid crystal display device of the present embodiment configured as described above is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the image signal (Vs) is input to the AC circuit 14. Then, the horizontal control circuit 15 outputs the horizontal start signal (SH) and the horizontal clock signal (Hcl).
k), the alternating signal (POL) and the polarity inversion signal (HT) are output, and the vertical control circuit 13 outputs a vertical start signal (SV) and a vertical clock signal (Vclk). The alternating circuit 14 outputs an alternating image signal (Vac) in which the polarity of the image signal (Vs) is inverted by the alternating signal (POL) for each 1H and for each field.

【００３８】図７に示す水平走査回路１６において、水
平クロック信号（Ｈclk）と水平スタート信号（ＳＨ）
によりシフトレジスタ回路１７が動作し、信号電極７の
Ｙ１に位置に相当する交流画像信号（Ｖac）をサンプリ
ングするための信号がサンプルホールド回路１８のサン
プリングスイッチ１９を制御し、サンプリング容量（Ｃ
s）にサンプリング電圧（Ｖcs）が供給され、保持され
る。In the horizontal scanning circuit 16 shown in FIG. 7, a horizontal clock signal (Hclk) and a horizontal start signal (SH).
Accordingly, the shift register circuit 17 operates, and a signal for sampling the AC image signal (Vac) corresponding to the position at Y1 of the signal electrode 7 controls the sampling switch 19 of the sample and hold circuit 18, and the sampling capacitance (C
The sampling voltage (Vcs) is supplied to s) and held.

【００３９】極性反転信号（ＨＴ）がＨレベルの期間は
切り替えスイッチ２３は非反転回路２１の出力を選択
し、サンプリング電圧（Ｖcs）が非反転回路２１を介し
て＋極性の液晶駆動信号（Ｖlcd）として信号電極７に
供給される。一方、極性反転信号（ＨＴ）がＬレベルの
期間は切り替えスイッチ２３は反転回路２２の出力を選
択し、サンプリング電圧（Ｖcs）が反転回路２２により
中間電圧（Ｖcent）に対して反転された反転電圧（２Ｖ
cent−Ｖcs）が−極性の液晶駆動信号（Ｖlcd）として
信号電極７に供給される。While the polarity inversion signal (HT) is at the H level, the changeover switch 23 selects the output of the non-inversion circuit 21, and the sampling voltage (Vcs) passes through the non-inversion circuit 21 and the liquid crystal drive signal (Vlcd) of + polarity. ) Is supplied to the signal electrode 7. On the other hand, while the polarity inversion signal (HT) is at the L level, the changeover switch 23 selects the output of the inversion circuit 22, and the sampling voltage (Vcs) is inverted by the inversion circuit 22 with respect to the intermediate voltage (Vcent). (2V
cent-Vcs) is supplied to the signal electrode 7 as a-polarity liquid crystal drive signal (Vlcd).

【００４０】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０に示すように、奇１フィール
ドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には−極
性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４には−
極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６には
−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ８に
は−極性の７ラインの信号がそれぞれ書き込まれる。偶
１フィールドにおいて、Ｘ２には＋極性の２ライン、Ｘ
３には−極性の２ライン、Ｘ４には＋極性の４ライン、
Ｘ５には−極性の４ライン、Ｘ６には＋極性の６ライ
ン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の８ラ
イン、Ｘ９には−極性の８ラインの信号がそれぞれ書き
込まれる。奇２フィールド及び偶２フィールドでも同様
の書き込みが行われる。そして、これが繰り返し行われ
ることにより、インターレースの信号を奇フィールドと
偶フィールドとで極性を反転しながら重ねて画素に書き
込み、これによって擬似的にノンインターレース駆動と
同様な画像を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10, in the odd 1 field, X1 has one line of + polarity, X2 has one line of − polarity, X3 has three lines of + polarity, and X4 has −.
Signals of three polar lines, five positive polar lines to X5, five negative polar lines to X6, seven positive polar lines to X7, and seven negative polar lines to X8 are respectively written. In even field 1, X2 has two lines of positive polarity, X
3 for-polarity 2 lines, X4 for + polarity 4 lines,
Signals of −polarity 4 lines are written to X5, + polarity 6 lines to X6, −polarity 6 lines to X7, + polarity 8 lines to X8, and −polarity 8 line signals to X9. . The same writing is performed in the odd 2 field and the even 2 field. Then, by repeating this, the interlaced signal is written in the pixel while overlapping the polarities of the odd field and the even field while inverting the polarities, thereby displaying an image similar to the pseudo non-interlaced driving.

【００４１】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、サンプルホールド回路１８に反転回路２２と切り替
えスイッチ２３を設け、サンプルホールド電圧（Ｖcs）
を（１／２Ｈ）期間毎に極性反転することにより、各走
査電極には１フィールド毎に確実に極性反転された液晶
駆動信号（Ｖlcd）が与えられる。インターレース信号
を毎フィールド書き込むことにより、擬似的なフルライ
ンのフリッカのない高品質な画像表示が得られる。しか
も、画像信号に特別な処理は不要で、低コストな回路構
成で実現できる。さらに、極性反転が確実に１フィール
ド毎に行われるので、高い信頼性が得られる。As described above, according to this embodiment, the cycle of the vertical clock signal (Vclk) is set to (1 / 2H) period, the sample-hold circuit 18 is provided with the inverting circuit 22 and the changeover switch 23, and the sample-hold voltage ( Vcs)
By reversing the polarity every (1 / 2H) period, the liquid crystal drive signal (Vlcd) whose polarity is reliably reversed for each field is given to each scan electrode. By writing the interlaced signal in each field, it is possible to obtain a high-quality image display without pseudo full-line flicker. Moreover, no special processing is required for the image signal, which can be realized with a low-cost circuit configuration. Furthermore, since the polarity inversion is surely performed for each field, high reliability can be obtained.

【００４２】次に、第３の実施形態に係る水平走査回路
を図１１に示す。この図において、１７はシフトレジス
タ回路、１８は１チャンネルのサンプルホールド回路、
１９は交流画像信号（Ｖac）をサンプリングするための
サンプリングスイッチ、２０はサンプリングされたサン
プリング電圧（Ｖcs）を保持するサンプリング容量（Ｃ
s）、２１はサンプリング電圧（Ｃs）を出力する非反転
回路をそれぞれ示す。これらの構成要素は図７に示した
第２の実施形態のもの同じものであり図７と同じ番号を
付している。第２の実施形態と異なる点は、サンプリン
グ容量（Ｃs）へのサンプリング信号の電極方向を切り
替える供給切り替えスイッチ２４、及び、サンプリング
容量（Ｃs）の中間電圧（Ｖcent）への終端の電極方向
を供給切り替えスイッチ２４と連動して切り替える終端
切り替えスイッチ２５が設けられている点である。Next, FIG. 11 shows a horizontal scanning circuit according to the third embodiment. In this figure, 17 is a shift register circuit, 18 is a 1-channel sample hold circuit,
Reference numeral 19 is a sampling switch for sampling the AC image signal (Vac), and 20 is a sampling capacitor (C) for holding the sampled sampling voltage (Vcs).
s) and 21 are non-inverting circuits that output the sampling voltage (Cs), respectively. These constituent elements are the same as those in the second embodiment shown in FIG. 7, and are given the same numbers as in FIG. The difference from the second embodiment is that the supply changeover switch 24 for switching the electrode direction of the sampling signal to the sampling capacitor (Cs) and the terminal electrode direction to the intermediate voltage (Vcent) of the sampling capacitor (Cs) are supplied. The point is that a termination changeover switch 25 is provided that is switched in conjunction with the changeover switch 24.

【００４３】この液晶表示装置の各部の信号波形は図８
に示した第２の実施形態の波形と同様である。そのうち
の（ｉ）〜（ｋ）に示した信号の詳細については少し異
なり、これを拡大図Ｂとして図１２に示す。この図の
（ｊ）及び（ｋ）において、（Ｖcc）は電源電圧、（Ｇ
ＮＤ）は基準電圧、（Ｖcent）は電源電圧の１／２とな
る電圧、（Ｖcs）はサンプリング電圧をそれぞれ示して
いる。The signal waveform of each part of this liquid crystal display device is shown in FIG.
The waveform is the same as that of the second embodiment shown in FIG. The details of the signals shown in (i) to (k) among them are slightly different, and this is shown in FIG. 12 as an enlarged view B. In (j) and (k) of this figure, (Vcc) is the power supply voltage, and (G)
ND) is a reference voltage, (Vcent) is a voltage that is half the power supply voltage, and (Vcs) is a sampling voltage.

【００４４】以上のように構成された本実施形態の動作
は以下のようになる。垂直同期信号（／ＶＤ）と水平同
期信号（／ＨＤ）とクロック信号（ＣＬＫ）が水平コン
トロール回路１５及び垂直コントロール回路１３に、画
像信号（Ｖs）が交流化回路１４にそれぞれ入力され
る。すると、水平コントロール回路１５より水平スター
ト信号（ＳＨ）と水平クロック信号（Ｈclk）と交流化
信号（ＰＯＬ）と極性反転信号（ＨＴ）が、垂直コント
ロール回路１３より垂直スタート信号（ＳＶ）と垂直ク
ロック信号（Ｖclk）が、交流化回路１４より交流化信
号（ＰＯＬ）により画像信号（Ｖs）を１Ｈ毎に且つ１
フィールド毎に極性反転した交流画像信号（Ｖac）がそ
れぞれ出力される。The operation of the present embodiment configured as described above is as follows. The vertical synchronizing signal (/ VD), the horizontal synchronizing signal (/ HD), and the clock signal (CLK) are input to the horizontal control circuit 15 and the vertical control circuit 13, respectively, and the image signal (Vs) is input to the alternating circuit 14. Then, the horizontal start signal (SH), the horizontal clock signal (Hclk), the alternating signal (POL) and the polarity inversion signal (HT) from the horizontal control circuit 15, and the vertical start signal (SV) and the vertical clock from the vertical control circuit 13. The signal (Vclk) changes the image signal (Vs) by 1 from the alternating circuit 14 by the alternating signal (POL) every 1H.
An AC image signal (Vac) whose polarity is inverted is output for each field.

【００４５】図１１に示す水平走査回路１６において、
水平クロック信号（Ｈclk）と水平スタート信号（Ｓ
Ｈ）によりシフトレジスタ回路１７が動作し、信号電極
７のＹ１に位置に相当する交流画像信号（Ｖac）をサン
プリングするための信号がサンプルホールド回路１８の
サンプリングスイッチ１９を制御し、サンプリング容量
（Ｃs）にサンプリング電圧（Ｖcs）が供給され、保持
される。In the horizontal scanning circuit 16 shown in FIG.
Horizontal clock signal (Hclk) and horizontal start signal (S
H) causes the shift register circuit 17 to operate, and a signal for sampling the AC image signal (Vac) corresponding to the position at Y1 of the signal electrode 7 controls the sampling switch 19 of the sample and hold circuit 18, and the sampling capacitance (Cs). ) Is supplied with the sampling voltage (Vcs) and held.

【００４６】極性反転信号（ＨＴ）がＨレベルの期間は
供給切り替えスイッチ２４はサンプリング容量２０のａ
電極側に信号を供給する。そのとき、終端切り替えスイ
ッチ２５はｂ電極側を選択し、図１２の（ｋ）に示すよ
うにｂ電極の電位は中間電圧（Ｖcent）、ａ電極の電位
はサンプリング電圧（Ｖcs）となる。一方、極性反転信
号（ＨＴ）がＬレベルの期間は供給切り替えスイッチ２
４はサンプリング容量２０のｂ電極側に信号を供給す
る。そのとき、終端切り替えスイッチ２５はａ電極側を
選択し、（図１２）の（ｋ）に示すようにａ電極の電位
が中間電圧（Ｖcent）となるため、サンプリング電圧
（Ｖcs）が中間電圧（Ｖcent）に対して極性反転された
ことになる。このようにして、非反転回路２１を介して
１／２Ｈ毎に極性が反転された液晶駆動信号（Ｖlcd）
が信号電極７に供給される。During the period when the polarity inversion signal (HT) is at the H level, the supply changeover switch 24 is set to the sampling capacitor 20 a
A signal is supplied to the electrode side. At that time, the terminal changeover switch 25 selects the b electrode side, and the potential of the b electrode becomes the intermediate voltage (Vcent) and the potential of the a electrode becomes the sampling voltage (Vcs) as shown in (k) of FIG. On the other hand, while the polarity inversion signal (HT) is at L level, the supply changeover switch 2
4 supplies a signal to the b electrode side of the sampling capacitor 20. At that time, the terminal changeover switch 25 selects the a electrode side, and the potential of the a electrode becomes the intermediate voltage (Vcent) as shown in (k) of (FIG. 12). Therefore, the sampling voltage (Vcs) becomes the intermediate voltage (Vcs). This means that the polarity has been inverted with respect to Vcent). In this way, the liquid crystal drive signal (Vlcd) whose polarity is inverted every 1 / 2H via the non-inverting circuit 21.
Are supplied to the signal electrode 7.

【００４７】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０に示したように、奇１フィー
ルドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には−
極性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４には
−極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６に
は−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ８
には−極性の７ラインの信号がそれぞれ書き込まれる。
偶１フィールドにおいて、Ｘ２には＋極性の２ライン、
Ｘ３には−極性の２ライン、Ｘ４には＋極性の４ライ
ン、Ｘ５には−極性の４ライン、Ｘ６には＋極性の６ラ
イン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の８
ライン、Ｘ９には−極性の８ラインの信号がそれぞれ書
き込まれる。奇２フィールド及び偶２フィールドでも同
様の書き込みが行われる。そして、これが繰り返し行わ
れることにより、インターレースの信号を奇フィールド
と偶フィールドとで極性を反転しながら重ねて画素に書
き込み、擬似的にノンインターレース駆動と同様な画像
を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10, in the odd 1 field, one line of + polarity is provided for X1, and-is provided for X2.
1 line of polarity, 3 lines of + polarity for X3, 3 lines of − polarity for X4, 5 lines of + polarity for X5, 5 lines of − polarity for X6, 7 lines of + polarity for X7, X8
7-line signals of negative polarity are written in each.
In even 1 field, X2 has two lines of positive polarity,
X3 has −polarity 2 lines, X4 has + polarity 4 lines, X5 has −polarity 4 lines, X6 has + polarity 6 lines, X7 has −polarity 6 lines, and X8 has + polarity. Of 8
Signals of 8 lines of negative polarity are written in the line and X9, respectively. The same writing is performed in the odd 2 field and the even 2 field. By repeating this, the interlace signal is written in the pixels while the polarities of the odd field and the even field are inverted and overlapped, and the image similar to that in the non-interlaced drive is displayed.

【００４８】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、サンプルホールド回路１８にサンプルホールド容量
２０の極性を切り替える供給切り替えスイッチ２４と終
端切り替えスイッチ２５を設け、サンプルホールド電圧
（Ｖcs）を（１／２Ｈ）期間毎に極性反転することによ
り、各走査電極では１フィールド毎に確実に極性反転さ
れた液晶駆動信号（Ｖlcd）により、インターレース信
号を毎フィールド書き込み、擬似的なフルラインのフリ
ッカのない高品質な画像表示を得ることができる。しか
も、画像信号に特別な処理は不要であり、低コストな回
路構成で実現できる。さらに、極性反転が確実に１フィ
ールド毎に行われるので、高い信頼性が得られる。As described above, according to this embodiment, the period of the vertical clock signal (Vclk) is set to (1 / 2H) period, and the sample hold circuit 18 is switched to the supply changeover switch 24 and the terminal for switching the polarity of the sample hold capacitor 20. By providing the changeover switch 25 and reversing the polarity of the sample hold voltage (Vcs) every (1 / 2H) period, the interlace is performed by the liquid crystal drive signal (Vlcd) which is surely reversed every one field in each scan electrode. A signal can be written in each field, and a high-quality image display without pseudo full-line flicker can be obtained. Moreover, no special processing is required for the image signal, which can be realized with a low-cost circuit configuration. Furthermore, since the polarity inversion is surely performed for each field, high reliability can be obtained.

【００４９】次に、第４の実施形態に係る水平走査回路
を図１３に示す。この図において、１７はシフトレジス
タ回路、１８は１チャンネルのサンプルホールド回路、
１９は交流画像信号（Ｖac）をサンプリングするための
サンプリングスイッチ、２０はサンプリングされたサン
プリング電圧（Ｖcs）を保持するサンプリング容量（Ｃ
s）、２１はサンプリング電圧（Ｃs）を出力する非反転
回路、２４はサンプリング容量（Ｃs）へのサンプリン
グ信号の電極方向を切り替える供給切り替えスイッチを
それぞれ示す。これらの構成要素は図１１に示した第３
の実施形態のもの同じものであり図１１と同じ番号を付
している。第３の実施形態と異なる点は、サンプリング
容量（Ｃs）のａ電極側の電源電圧（Ｖcc）への終端を
供給切り替えスイッチ２４と連動して切り替える電源電
圧終端切り替えスイッチ２６、及び、サンプリング容量
（Ｃs）のｂ電極側の基準電圧（ＧＮＤ）への終端を供
給切り替えスイッチ２４と連動して切り替える基準電圧
終端切り替えスイッチ２７が設けられている点である。Next, FIG. 13 shows a horizontal scanning circuit according to the fourth embodiment. In this figure, 17 is a shift register circuit, 18 is a 1-channel sample hold circuit,
Reference numeral 19 is a sampling switch for sampling the AC image signal (Vac), and 20 is a sampling capacitor (C) for holding the sampled sampling voltage (Vcs).
s), 21 is a non-inverting circuit that outputs a sampling voltage (Cs), and 24 is a supply switching switch that switches the electrode direction of the sampling signal to the sampling capacitor (Cs). These components are the third component shown in FIG.
11 is the same as that of the first embodiment and is assigned the same number as in FIG. The difference from the third embodiment is that the power supply voltage end changeover switch 26 that changes the end of the sampling capacity (Cs) to the power supply voltage (Vcc) on the a electrode side in conjunction with the supply changeover switch 24, and the sampling capacity ( The point is that a reference voltage termination changeover switch 27 is provided that switches the termination of Cs) to the reference voltage (GND) on the b electrode side in conjunction with the supply changeover switch 24.

【００５０】この液晶表示装置の各部の信号波形は図８
に示した第２の実施形態の波形と同様である。そのうち
の（ｉ）〜（ｋ）に示した信号の詳細については少し異
なり、これを拡大図Ｂとして図１４に示す。図１４）は
本実施形態の液晶表示装置における（図８）に示す信号
波形図の拡大図Ｂの詳細信号波形図を示す。この図の
（ｊ）及び（ｋ）において、（Ｖcc）は電源電圧、（Ｇ
ＮＤ）は基準電圧、（Ｖcent）は電源電圧の１／２とな
る電圧、（Ｖcs）はサンプリング電圧をそれぞれ示して
いる。FIG. 8 shows the signal waveform of each part of this liquid crystal display device.
The waveform is the same as that of the second embodiment shown in FIG. The details of the signals shown in (i) to (k) among them are slightly different, and this is shown in FIG. 14 as an enlarged view B. FIG. 14) is a detailed signal waveform diagram of an enlarged view B of the signal waveform diagram shown in (FIG. 8) in the liquid crystal display device of the present embodiment. In (j) and (k) of this figure, (Vcc) is the power supply voltage, and (G)
ND) is a reference voltage, (Vcent) is a voltage that is half the power supply voltage, and (Vcs) is a sampling voltage.

【００５１】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、画像信号（Ｖs）が交流化回路１４にそれ
ぞれ入力される。すると、水平コントロール回路１５か
ら水平スタート信号（ＳＨ）と水平クロック信号（Ｈcl
k）と交流化信号（ＰＯＬ）と極性反転信号（ＨＴ）が
出力され、垂直コントロール回路１３から垂直スタート
信号（ＳＶ）と垂直クロック信号（Ｖclk）が出力され
る。交流化回路１４からは、交流化信号（ＰＯＬ）によ
り画像信号（Ｖs）を１Ｈ毎に且つ１フィールド毎に極
性反転した交流画像信号（Ｖac）が出力される。The operation of the liquid crystal display device of the present embodiment configured as described above is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the image signal (Vs) is input to the AC circuit 14. Then, the horizontal control circuit 15 outputs the horizontal start signal (SH) and the horizontal clock signal (Hcl).
k), the alternating signal (POL) and the polarity inversion signal (HT) are output, and the vertical control circuit 13 outputs a vertical start signal (SV) and a vertical clock signal (Vclk). The alternating circuit 14 outputs an alternating image signal (Vac) in which the polarity of the image signal (Vs) is inverted by the alternating signal (POL) for each 1H and for each field.

【００５２】図１３に示す水平走査回路１６において、
水平クロック信号（Ｈclk）と水平スタート信号（Ｓ
Ｈ）によりシフトレジスタ回路１７が動作し、信号電極
７のＹ１に位置に相当する交流画像信号（Ｖac）をサン
プリングするための信号がサンプルホールド回路１８の
サンプリングスイッチ１９を制御し、サンプリング容量
（Ｃs）にサンプリング電圧（Ｖcs）が供給され、保持
される。In the horizontal scanning circuit 16 shown in FIG.
Horizontal clock signal (Hclk) and horizontal start signal (S
H) causes the shift register circuit 17 to operate, and a signal for sampling the AC image signal (Vac) corresponding to the position at Y1 of the signal electrode 7 controls the sampling switch 19 of the sample and hold circuit 18, and the sampling capacitance (Cs). ) Is supplied with the sampling voltage (Vcs) and held.

【００５３】極性反転信号（ＨＴ）がＨレベルの期間は
供給切り替えスイッチ２４はサンプリング容量２０のａ
電極側に信号を供給する。そのとき、電源電圧終端切り
替えスイッチ２６はオープン、基準電圧終端切り替えス
イッチ２７はオンとなりｂ電極側を基準電圧（ＧＮＤ）
に終端する。すると、図１４の（ｋ）に示すように、ｂ
電極の電位は基準電圧（ＧＮＤ）、ａ電極の電位はサン
プリング電圧（Ｖcs）となる。一方、極性反転信号（Ｈ
Ｔ）がＬレベルの期間は供給切り替えスイッチ２４はサ
ンプリング容量２０のｂ電極側に信号を供給する。その
とき、基準電圧終端切り替えスイッチ２７はオープン、
電源電圧終端切り替えスイッチ２６はオンとなりａ電極
側を電源電圧（Ｖcc）に終端する。すると、図１４の
（ｋ）に示すように、ａ電極の電位が電源電圧（Ｖcc）
となるため、サンプリング電圧（Ｖcs）を中間電圧（Ｖ
cent）に対して極性反転したことになる。このようにし
て、非反転回路２１を介して１／２Ｈ毎に極性が反転さ
れた液晶駆動信号（Ｖlcd）が信号電極７に供給され
る。During the period when the polarity inversion signal (HT) is at the H level, the supply changeover switch 24 is set to the sampling capacitor 20 a.
A signal is supplied to the electrode side. At that time, the power supply voltage termination changeover switch 26 is open, the reference voltage termination changeover switch 27 is turned on, and the b electrode side is at the reference voltage (GND).
End in. Then, as shown in (k) of FIG.
The potential of the electrode is the reference voltage (GND) and the potential of the a electrode is the sampling voltage (Vcs). On the other hand, the polarity inversion signal (H
The supply selector switch 24 supplies a signal to the b-electrode side of the sampling capacitor 20 while T) is at the L level. At that time, the reference voltage termination changeover switch 27 is opened,
The power supply voltage termination changeover switch 26 is turned on to terminate the a electrode side to the power supply voltage (Vcc). Then, as shown in (k) of FIG. 14, the potential of the a electrode is equal to the power supply voltage (Vcc).
Therefore, the sampling voltage (Vcs) is set to the intermediate voltage (V
cent) means that the polarity is reversed. In this way, the liquid crystal drive signal (Vlcd) whose polarity is inverted every 1/2 H is supplied to the signal electrode 7 via the non-inverting circuit 21.

【００５４】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０）に示したように、奇１フィ
ールドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には
−極性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４に
は−極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６
には−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ
８には−極性の７ラインの信号がそれぞれ書き込まれ
る。偶１フィールドにおいて、Ｘ２には＋極性の２ライ
ン、Ｘ３には−極性の２ライン、Ｘ４には＋極性の４ラ
イン、Ｘ５には−極性の４ライン、Ｘ６には＋極性の６
ライン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の
８ライン、Ｘ９には−極性の８ラインの信号がそれぞれ
書き込まれる。奇２フィールド及び偶２フィールドでも
同様の書き込みが行われる。そして、これが繰り返し行
われることにより、インターレースの信号を奇フィール
ドと偶フィールドとで極性を反転しながら重ねて画素に
書き込み、擬似的にノンインターレース駆動と同様な高
品質な画像を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10), in the odd 1 field, +1 line is for X1, −polarity is 1 line for X2, + polarity is 3 lines for X3, and −polarity is 3 lines for X4. , X5 has + polarity 5 lines, X6
For-polar 5 lines, for X7 + polar 7 lines, X
The signals of 7 lines of negative polarity are written in 8 respectively. In even 1 field, X2 has + polarity 2 lines, X3 has −polarity 2 lines, X4 has + polarity 4 lines, X5 has −polarity 4 lines, and X6 has + polarity 6 lines.
Signals of −polarity 6 lines are written in X7, signals of + polarity 8 lines are written in X8, and −polarity 8 lines are written in X9. The same writing is performed in the odd 2 field and the even 2 field. Then, by repeating this, the interlaced signal is written in the pixels while the polarities of the odd field and the even field are inverted and written to the pixels, and a high-quality image similar to that of the non-interlaced drive is displayed in a pseudo manner.

【００５５】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、サンプルホールド回路１８にサンプルホールド容量
２０の極性を切り替える供給切り替えスイッチ２４と電
源電圧終端切り替えスイッチ２６と基準電圧終端切り替
えスイッチ２７を設け、大きな振幅のサンプルホールド
電圧（Ｖcs）を（１／２Ｈ）期間毎に極性反転すること
により、各走査電極では１フィールド毎に確実に極性反
転された液晶駆動信号（Ｖlcd）により、インターレー
ス信号を毎フィールド書き込み、擬似的なフルラインの
フリッカのない高品質な画像表示を得ることができる。
しかも、画像信号に特別な処理は不要であり、低コスト
な回路構成で実現できる。さらに、極性反転が確実に１
フィールド毎に行われるので、高い信頼性が得られる。As described above, according to this embodiment, the period of the vertical clock signal (Vclk) is set to (1 / 2H) period, and the sample hold circuit 18 switches the polarity of the sample hold capacitor 20 and the power supply changeover switch 24 and the power source. By providing the voltage termination changeover switch 26 and the reference voltage termination changeover switch 27 and reversing the polarity of the sample-hold voltage (Vcs) having a large amplitude every (1 / 2H) period, each scan electrode is surely polarized every field. By using the inverted liquid crystal drive signal (Vlcd), an interlace signal can be written in each field and a high quality image display without pseudo full line flicker can be obtained.
Moreover, no special processing is required for the image signal, which can be realized with a low-cost circuit configuration. Furthermore, the polarity reversal is surely 1
Since it is performed for each field, high reliability can be obtained.

【００５６】次に、第５の実施形態に係る液晶表示装置
の回路を図１５に示す。この図において、ＴＦＴ１、液
晶セル２、補助容量３、対向電極４、画素電極５、走査
電極６、信号電極７、１画素分のブロック８、液晶パネ
ル９、垂直走査回路１０、垂直コントロール回路１３、
及び水平コントロール回路１５については、図６に示し
た第２の実施形態のものと同じであり、図６と同じ番号
を付している。Next, FIG. 15 shows a circuit of the liquid crystal display device according to the fifth embodiment. In this figure, a TFT 1, a liquid crystal cell 2, an auxiliary capacitor 3, a counter electrode 4, a pixel electrode 5, a scanning electrode 6, a signal electrode 7, a block 8 for one pixel, a liquid crystal panel 9, a vertical scanning circuit 10, a vertical control circuit 13 ,
The horizontal control circuit 15 and the horizontal control circuit 15 are the same as those in the second embodiment shown in FIG. 6, and are denoted by the same reference numerals as in FIG.

【００５７】図１５の本実施形態は、ディジタル画像信
号（Ｄs）と交流化信号（ＰＯＬ）とから交流ディジタ
ル画像信号（Ｄac）を生成するディジタル交流化回路２
８、及び、その交流ディジタル画像信号（Ｄac）をサン
プリングするディジタル水平走査回路２９が設けられて
いる点で第２の実施形態と異なる。In the present embodiment shown in FIG. 15, a digital alternating circuit 2 for generating an alternating digital image signal (Dac) from a digital image signal (Ds) and an alternating signal (POL).
8 and a digital horizontal scanning circuit 29 for sampling the AC digital image signal (Dac) is provided, which is different from the second embodiment.

【００５８】図１６にディジタル水平走査回路２９の詳
細を示す。この図において、シフトレジスタ回路１７及
び非反転回路２１は図７に示した第２の実施形態のもの
と同じであり、図７と同じ番号を付している。第２の実
施形態と異なる点は、ディジタル交流画像信号（Ｄac）
をサンプリングしてデータをラッチするためのデータラ
ッチ回路３０、極性反転信号（ＨＴ）によりデータラッ
チ回路３０の出力を反転してデータ反転信号（Ｄinv）
を出力するデータ反転／非反転回路３１、ディジタルデ
ータ反転信号（Ｄinv）をアナログ信号に変換するＤ／
Ａ回路３２、そして、１チャンネルのディジタルサンプ
ルホールド回路３３が設けられている点である。FIG. 16 shows details of the digital horizontal scanning circuit 29. In this figure, the shift register circuit 17 and the non-inverting circuit 21 are the same as those of the second embodiment shown in FIG. 7, and are given the same numbers as in FIG. The difference from the second embodiment is that a digital AC image signal (Dac) is used.
Data latch circuit 30 for sampling and latching the data, and inverting the output of the data latch circuit 30 by the polarity inversion signal (HT) to output the data inversion signal (Dinv)
A data inversion / non-inversion circuit 31 for outputting a digital data inversion signal (Dinv) to an analog signal D /
The point is that the A circuit 32 and the 1-channel digital sample hold circuit 33 are provided.

【００５９】この液晶表示装置の各部の信号波形を図１
７に示す。この図において、（ａ）に示す垂直同期信号
（／ＶＤ）、（ｂ）に示す水平同期信号（／ＨＤ）、
（ｃ）に示すクロック信号（ＣＬＫ）、（ｅ）に示す垂
直スタート信号（ＳＶ）、（ｆ）に示す垂直クロック信
号（Ｖclk）、（ｇ）に示す水平スタート信号（Ｓ
Ｈ）、（ｈ）に示す水平クロック信号（Ｈclk）、
（ｉ）に示す交流化信号（ＰＯＬ）、（ｐ）に示す極性
反転信号（ＨＴ）、（ｋ）に示す液晶駆動信号（Ｖlc
d）、、（ｌ）〜（ｏ）に示す走査電極信号（Ｘ１）〜
（Ｘ４）については、図８に示した第２の実施形態の信
号と同じものである。第２の実施形態と異なり、（ｄ）
に示す信号はディジタル画像信号（Ｄs）、（ｑ）に示
す信号はディジタル交流画像信号（Ｄac）である。図１
６で新たに付加されたディジタルデータ反転信号（Ｄin
v）は（ｒ）に示されている。FIG. 1 shows the signal waveform of each part of this liquid crystal display device.
7 shows. In this figure, a vertical synchronizing signal (/ VD) shown in (a), a horizontal synchronizing signal (/ HD) shown in (b),
A clock signal (CLK) shown in (c), a vertical start signal (SV) shown in (e), a vertical clock signal (Vclk) shown in (f), and a horizontal start signal (S shown in (g).
H), a horizontal clock signal (Hclk) shown in (h),
(I) AC signal (POL), (p) polarity inversion signal (HT), (k) liquid crystal drive signal (Vlc)
d), scan electrode signals (X1) to (l) to (o)
(X4) is the same as the signal of the second embodiment shown in FIG. Unlike the second embodiment, (d)
The signal shown in (1) is a digital image signal (Ds), and the signal shown in (q) is a digital AC image signal (Dac). Figure 1
Digital data inversion signal (Din
v) is shown in (r).

【００６０】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、ディジタル画像信号（Ｄs）がディジタル
交流化回路２８にそれぞれ入力される。すると、水平コ
ントロール回路１５から水平スタート信号（ＳＨ）と水
平クロック信号（Ｈclk）と交流化信号（ＰＯＬ）と極
性反転信号（ＨＴ）が出力され、垂直コントロール回路
１３から垂直スタート信号（ＳＶ）と垂直クロック信号
（Ｖclk）が出力される。ディジタル交流化回路２８か
らは交流化信号（ＰＯＬ）によりディジタル画像信号
（Ｄs）を１Ｈ毎に且つ１フィールド毎に極性反転した
ディジタル交流画像信号（Ｄac）が出力される。The operation of the liquid crystal display device of the present embodiment configured as described above is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the digital image signal (Ds) is input to the digital AC circuit 28. Then, the horizontal control circuit 15 outputs a horizontal start signal (SH), a horizontal clock signal (HClk), an alternating signal (POL) and a polarity inversion signal (HT), and the vertical control circuit 13 outputs a vertical start signal (SV). The vertical clock signal (Vclk) is output. The digital AC circuit 28 outputs a digital AC image signal (Dac) in which the polarity of the digital image signal (Ds) is inverted every 1H and every field by the AC signal (POL).

【００６１】図１６に示すディジタル水平走査回路１６
において、水平クロック信号（Ｈclk）と水平スタート
信号（ＳＨ）によりシフトレジスタ回路１７が動作し、
信号電極７のＹ１に位置に相当するディジタル交流画像
信号（Ｄac）をサンプリングするための信号がディジタ
ルサンプルホールド回路３３のデータラッチ回路３０を
制御し、データラッチ回路３０にディジタルデータがラ
ッチされる。データ反転／非反転回路３１において、極
性反転信号（ＨＴ）がＨレベルの期間は非反転のディジ
タルデータ反転信号（Ｄinv）を出力し、Ｄ／Ａ回路３
２でアナログ信号に変換し非反転回路２１を介して＋極
性の液晶駆動信号（Ｖlcd）として信号電極７に供給す
る。一方、極性反転信号（ＨＴ）がＬレベルの期間は、
反転のディジタルデータ反転信号（Ｄinv）を出力し、
Ｄ／Ａ回路３２でアナログ信号に変換し非反転回路２１
を介して−極性の液晶駆動信号（Ｖlcd）として信号電
極７に供給する。Digital horizontal scanning circuit 16 shown in FIG.
, The shift register circuit 17 operates by the horizontal clock signal (Hclk) and the horizontal start signal (SH),
A signal for sampling the digital AC image signal (Dac) corresponding to the position of Y1 of the signal electrode 7 controls the data latch circuit 30 of the digital sample hold circuit 33, and the digital data is latched in the data latch circuit 30. The data inversion / non-inversion circuit 31 outputs the non-inversion digital data inversion signal (Dinv) while the polarity inversion signal (HT) is at the H level, and the D / A circuit 3
The signal is converted into an analog signal at 2 and supplied to the signal electrode 7 as a + polarity liquid crystal drive signal (Vlcd) through the non-inverting circuit 21. On the other hand, while the polarity inversion signal (HT) is at L level,
Outputs the inverted digital data inversion signal (Dinv),
The D / A circuit 32 converts the analog signal into a non-inverting circuit 21.
Is supplied to the signal electrode 7 as a negative polarity liquid crystal drive signal (Vlcd).

【００６２】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０に示すように、奇１フィール
ドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には−極
性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４には−
極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６には
−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ８に
は−極性の７ラインの信号がそれぞれ書き込まれる。偶
１フィールドにおいて、Ｘ２には＋極性の２ライン、Ｘ
３には−極性の２ライン、Ｘ４には＋極性の４ライン、
Ｘ５には−極性の４ライン、Ｘ６には＋極性の６ライ
ン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の８ラ
イン、Ｘ９には−極性の８ラインの信号がそれぞれ書き
込まれる。同様に奇２フィールド及び偶２フィールドで
も同様に書き込まれる。そして、これが繰り返し行われ
ることにより、インターレースの信号を奇フィールドと
偶フィールドとで極性を反転しながら重ねて画素に書き
込み、これによって擬似的にノンインターレース駆動と
同様な高品質な画像を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10, in the odd 1 field, X1 has one line of + polarity, X2 has one line of − polarity, X3 has three lines of + polarity, and X4 has −.
Signals of three polar lines, five positive polar lines to X5, five negative polar lines to X6, seven positive polar lines to X7, and seven negative polar lines to X8 are respectively written. In even field 1, X2 has two lines of positive polarity, X
3 for-polarity 2 lines, X4 for + polarity 4 lines,
Signals of −polarity 4 lines are written to X5, + polarity 6 lines to X6, −polarity 6 lines to X7, + polarity 8 lines to X8, and −polarity 8 line signals to X9. . Similarly, the odd 2 field and the even 2 field are similarly written. By repeating this, the interlaced signals are written in the pixels while inverting the polarities of the odd field and the even field and writing them in the pixels, thereby displaying a high-quality image similar to pseudo non-interlaced driving. There is.

【００６３】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、ディジタルサンプルホールド回路３３にデータラッ
チ回路３０とデータ反転／非反転回路３１とＤ／Ａ回路
３２を設け、データ反転／非反転回路３１にてディジタ
ルデータを（１／２Ｈ）期間毎に極性反転することによ
り、各走査電極には１フィールド毎に確実に極性反転さ
れた液晶駆動信号（Ｖlcd）が与えられる。インターレ
ース信号を毎フィールド書き込むことにより、擬似的な
フルラインのフリッカのない高品質な画像表示が得られ
る。しかも、画像信号に特別な処理は不要で、低コスト
な回路構成で実現できる。さらに、極性反転が確実に１
フィールド毎に行われるので、高い信頼性が得られる。As described above, according to this embodiment, the period of the vertical clock signal (Vclk) is set to (1 / 2H) period, and the data latch circuit 30 and the data inversion / non-inversion circuit 31 are provided in the digital sample hold circuit 33. The D / A circuit 32 is provided, and the polarity of the digital data is inverted every (1 / 2H) period by the data inversion / non-inversion circuit 31, so that the polarity of the liquid crystal is surely inverted for each field in each scan electrode. A drive signal (Vlcd) is given. By writing the interlaced signal in each field, it is possible to obtain a high-quality image display without pseudo full-line flicker. Moreover, no special processing is required for the image signal, which can be realized with a low-cost circuit configuration. Furthermore, the polarity reversal is surely 1
Since it is performed for each field, high reliability can be obtained.

【００６４】次に、第６の実施形態に係る液晶表示装置
の回路を図１８に示す。この図において、ＴＦＴ１、液
晶セル２、補助容量３、対向電極４、画素電極５、走査
電極６、信号電極７、１画素分のブロック８、液晶パネ
ル９、垂直走査回路１０、垂直コントロール回路１３、
水平コントロール回路１５、及びディジタル交流化回路
２８については、図１５に示した第５の実施形態のもの
と同じであり、図１５と同じ番号を付している。Next, FIG. 18 shows a circuit of the liquid crystal display device according to the sixth embodiment. In this figure, a TFT 1, a liquid crystal cell 2, an auxiliary capacitor 3, a counter electrode 4, a pixel electrode 5, a scanning electrode 6, a signal electrode 7, a block 8 for one pixel, a liquid crystal panel 9, a vertical scanning circuit 10, a vertical control circuit 13 ,
The horizontal control circuit 15 and the digital AC conversion circuit 28 are the same as those in the fifth embodiment shown in FIG. 15, and are assigned the same numbers as those in FIG.

【００６５】第１８の本実施形態が第５の実施形態と異
なる点は、新しい構成のディジタル水平走査回路３４、
及び、Ｄ／Ａ回路３２でディジタル信号をアナログ信号
に変換するときの基準となるリファレンスを切り替える
リファレンス切り替え回路３５が設けられている点であ
る。The eighteenth embodiment is different from the fifth embodiment in that a digital horizontal scanning circuit 34 having a new configuration,
Another point is that a reference switching circuit 35 that switches a reference serving as a reference when a digital signal is converted into an analog signal by the D / A circuit 32 is provided.

【００６６】図１９に、ディジタル水平走査回路３４の
詳細を示す。この図において、シフトレジスタ回路１
７、非反転回路２１、データラッチ回路３０、Ｄ／Ａ回
路３２、及びディジタルサンプルホールド回路３３は図
１６に示した第５の実施形態のものと同じであり、図１
６と同じ番号を付している。第５の実施形態と異なる点
は、Ｄ／Ａ回路３２が、ディジタル信号をアナログ信号
に変換するときのリファレンスをＲＥＦ信号入力に応じ
て切り替えるように構成されている点である。図２０
に、Ｄ／Ａ回路３２のアナログ信号出力対ディジタル入
力信号特性を示す。この図において、横軸はＤ／Ａ回路
３２の入力（即ちデータラッチ回路３０の出力）であ
り、ここでは６ビット６４通りの値をとる。縦軸はＤ／
Ａ回路３２のアナログ信号出力（即ち液晶駆動信号Ｖlc
d）である。ＲＥＦ信号入力に応じて切り替えられる特
性Ａと特性Ｂとではディジタル入力に対するアナログ信
号出力の関係が反転している。FIG. 19 shows details of the digital horizontal scanning circuit 34. In this figure, the shift register circuit 1
7, the non-inverting circuit 21, the data latch circuit 30, the D / A circuit 32, and the digital sample hold circuit 33 are the same as those of the fifth embodiment shown in FIG.
The same number as 6 is attached. The difference from the fifth embodiment is that the D / A circuit 32 is configured to switch the reference when converting a digital signal into an analog signal according to the REF signal input. Figure 20
Shows the analog signal output-digital input signal characteristics of the D / A circuit 32. In this figure, the horizontal axis is the input of the D / A circuit 32 (that is, the output of the data latch circuit 30), and here, there are 64 values of 6 bits. The vertical axis is D /
Analog signal output of A circuit 32 (that is, liquid crystal drive signal Vlc
d). In the characteristic A and the characteristic B which are switched according to the REF signal input, the relationship of the analog signal output with respect to the digital input is inverted.

【００６７】この液晶表示装置の各部の信号波形を図２
１に示す。この図において、（ａ）に示す垂直同期信号
（／ＶＤ）、（ｂ）に示す水平同期信号（／ＨＤ）、
（ｃ）に示すクロック信号（ＣＬＫ）、（ｄ）に示すデ
ィジタル画像信号（Ｄs）、（ｅ）に示す垂直スタート
信号（ＳＶ）、（ｆ）に示す垂直クロック信号（Ｖcl
k）、（ｇ）に示す水平スタート信号（ＳＨ）、（ｈ）
に示す水平クロック信号（Ｈclk）、（ｉ）に示す交流
化信号（ＰＯＬ）、（ｐ）に示す極性反転信号（Ｈ
Ｔ）、（ｑ）に示すディジタル交流画像信号（Ｄac）、
（ｋ）に示す液晶駆動信号（Ｖlcd）、（ｌ）〜（ｏ）
に示す走査電極信号（Ｘ１）〜（Ｘ４）については、図
１７に示した第５の実施形態の信号と同じものである。
（ｓ）に示すデータラッチ回路３０の出力であるディジ
タルラッチ信号（Ｄlatch）、及び、（ｔ）に示すＤ／
Ａ回路３２のリファレンス信号（ＲＥＦ）が第５の実施
形態と異なっている。FIG. 2 shows the signal waveform of each part of this liquid crystal display device.
Shown in 1. In this figure, a vertical synchronizing signal (/ VD) shown in (a), a horizontal synchronizing signal (/ HD) shown in (b),
A clock signal (CLK) shown in (c), a digital image signal (Ds) shown in (d), a vertical start signal (SV) shown in (e), and a vertical clock signal (Vcl shown in (f).
Horizontal start signals (SH) and (h) shown in k) and (g)
The horizontal clock signal (Hclk) shown in FIG. 3, the alternating signal (POL) shown in (i), and the polarity inversion signal (H) shown in (p).
T) and the digital AC image signal (Dac) shown in (q),
Liquid crystal drive signal (Vlcd) shown in (k), (l) to (o)
The scanning electrode signals (X1) to (X4) shown in (7) are the same as the signals of the fifth embodiment shown in FIG.
A digital latch signal (Dlatch) which is the output of the data latch circuit 30 shown in (s) and D / shown in (t).
The reference signal (REF) of the A circuit 32 is different from that of the fifth embodiment.

【００６８】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、ディジタル画像信号（Ｄs）がディジタル
交流化回路２８にそれぞれ入力される。すると、水平コ
ントロール回路１５から水平スタート信号（ＳＨ）と水
平クロック信号（Ｈclk）と交流化信号（ＰＯＬ）と極
性反転信号（ＨＴ）が出力され、垂直コントロール回路
１３から垂直スタート信号（ＳＶ）と垂直クロック信号
（Ｖclk）が出力される。ディジタル交流化回路２８か
らは交流化信号（ＰＯＬ）によりディジタル画像信号
（Ｄs）を１Ｈ毎に且つ１フィールド毎に極性反転した
ディジタル交流画像信号（Ｄac）が出力される。The operation of the liquid crystal display device of the present embodiment configured as described above is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the digital image signal (Ds) is input to the digital AC circuit 28. Then, the horizontal control circuit 15 outputs a horizontal start signal (SH), a horizontal clock signal (HClk), an alternating signal (POL) and a polarity inversion signal (HT), and the vertical control circuit 13 outputs a vertical start signal (SV). The vertical clock signal (Vclk) is output. The digital AC circuit 28 outputs a digital AC image signal (Dac) in which the polarity of the digital image signal (Ds) is inverted every 1H and every field by the AC signal (POL).

【００６９】図１９に示すディジタル水平走査回路３４
において、水平クロック信号（Ｈclk）と水平スタート
信号（ＳＨ）によりシフトレジスタ回路１７が動作し、
信号電極７のＹ１に位置に相当するディジタル交流画像
信号（Ｄac）をサンプリングするための信号がディジタ
ルサンプルホールド回路３３のデータラッチ回路３０を
制御し、データラッチ回路３０にディジタルデータがラ
ッチされる。Ｄ／Ａ回路３２において、リファレンス信
号（ＲＥＦ）が図２０に示す特性Ａの期間はディジタル
ラッチ信号（Ｄlatch）の増加に対してアナログ出力信
号は増加し、非反転回路２１を介して＋極性の液晶駆動
信号（Ｖlcd）が信号電極７に供給される。一方、リフ
ァレンス信号（ＲＥＦ）が図２０に示す特性Ｂの期間は
ディジタルラッチ信号（Ｄlatch）の増加に対してアナ
ログ出力信号は減少し、非反転回路２１を介して−極性
の液晶駆動信号（Ｖlcd）が信号電極７に供給される。The digital horizontal scanning circuit 34 shown in FIG.
, The shift register circuit 17 operates by the horizontal clock signal (Hclk) and the horizontal start signal (SH),
A signal for sampling the digital AC image signal (Dac) corresponding to the position of Y1 of the signal electrode 7 controls the data latch circuit 30 of the digital sample hold circuit 33, and the digital data is latched in the data latch circuit 30. In the D / A circuit 32, the analog output signal increases with respect to the increase of the digital latch signal (Dlatch) during the period of the reference signal (REF) having the characteristic A shown in FIG. The liquid crystal drive signal (Vlcd) is supplied to the signal electrode 7. On the other hand, while the reference signal (REF) has the characteristic B shown in FIG. 20, the analog output signal decreases as the digital latch signal (Dlatch) increases, and the negative polarity liquid crystal drive signal (Vlcd) is passed through the non-inverting circuit 21. ) Is supplied to the signal electrode 7.

【００７０】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０に示すように、奇１フィール
ドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には−極
性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４には−
極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６には
−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ８に
は−極性の７ラインの信号がそれぞれ書き込まれる。偶
１フィールドにおいて、Ｘ２には＋極性の２ライン、Ｘ
３には−極性の２ライン、Ｘ４には＋極性の４ライン、
Ｘ５には−極性の４ライン、Ｘ６には＋極性の６ライ
ン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の８ラ
イン、Ｘ９には−極性の８ラインの信号がそれぞれ書き
込まれる。同様に奇２フィールド及び偶２フィールドで
も同様の書き込みが行われる。そして、これが繰り返し
行われることにより、インターレースの信号を奇フィー
ルドと偶フィールドとで極性を反転しながら重ねて画素
に書き込み、これによって擬似的にノンインターレース
駆動と同様な高品質な画像を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10, in the odd 1 field, X1 has one line of + polarity, X2 has one line of − polarity, X3 has three lines of + polarity, and X4 has −.
Signals of three polar lines, five positive polar lines to X5, five negative polar lines to X6, seven positive polar lines to X7, and seven negative polar lines to X8 are respectively written. In even field 1, X2 has two lines of positive polarity, X
3 for-polarity 2 lines, X4 for + polarity 4 lines,
Signals of −polarity 4 lines are written to X5, + polarity 6 lines to X6, −polarity 6 lines to X7, + polarity 8 lines to X8, and −polarity 8 line signals to X9. . Similarly, the same writing is performed in the odd 2 field and the even 2 field. Then, by repeating this, the interlaced signal is written in the pixels while inverting the polarities in the odd field and the even field, and is written in the pixel, thereby displaying a high-quality image similar to pseudo non-interlaced driving. There is.

【００７１】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、ディジタルサンプルホールド回路３３にデータラッ
チ回路３０とＤ／Ａ回路３２を設け、リファレンス信号
（ＲＥＦ）を（１／２Ｈ）期間毎に図２０に示す特性Ａ
と特性Ｂとの間で切り替えることによって、各走査電極
には１フィールド毎に確実に極性反転された液晶駆動信
号（Ｖlcd）が与えられる。このように、簡単な回路構
成でインターレース信号を毎フィールド書き込むことに
より、擬似的なフルラインのフリッカのない高品質な画
像表示が得られる。しかも、画像信号に特別な処理は不
要で、低コストな回路構成で実現できる。さらに、極性
反転が確実に１フィールド毎に行われるので、高い信頼
性が得られる。As described above, according to this embodiment, the period of the vertical clock signal (Vclk) is set to (1 / 2H) period, and the digital sample hold circuit 33 is provided with the data latch circuit 30 and the D / A circuit 32. Characteristics A of the reference signal (REF) shown in FIG. 20 every (1 / 2H) period.
By switching between the scan electrode and the characteristic B, the liquid crystal drive signal (Vlcd) whose polarity is reliably inverted is given to each scan electrode for each field. As described above, by writing the interlaced signal in each field with a simple circuit configuration, it is possible to obtain a high-quality image display without pseudo full-line flicker. Moreover, no special processing is required for the image signal, which can be realized with a low-cost circuit configuration. Furthermore, since the polarity inversion is surely performed for each field, high reliability can be obtained.

【００７２】次に第７の実施形態に係る液晶表示装置の
回路を図２２に示す。この図において、ＴＦＴ１、液晶
セル２、補助容量３、対向電極４、画素電極５、走査電
極６、信号電極７、１画素分のブロック８、液晶パネル
９、垂直走査回路１０、垂直コントロール回路１３、水
平コントロール回路１５、ディジタル水平走査回路３
４、及びリファレンス切り替え回路３５については、図
１８に示した第６の実施形態のものと同じであり、図１
８と同じ番号を付している。図２２の本実施形態は、デ
ィジタル交流化回路２８を省いた点で第６の実施形態と
異なる。Next, FIG. 22 shows a circuit of the liquid crystal display device according to the seventh embodiment. In this figure, a TFT 1, a liquid crystal cell 2, an auxiliary capacitor 3, a counter electrode 4, a pixel electrode 5, a scanning electrode 6, a signal electrode 7, a block 8 for one pixel, a liquid crystal panel 9, a vertical scanning circuit 10, a vertical control circuit 13 , Horizontal control circuit 15, digital horizontal scanning circuit 3
4 and the reference switching circuit 35 are the same as those of the sixth embodiment shown in FIG.
The same number as 8 is attached. The present embodiment shown in FIG. 22 differs from the sixth embodiment in that the digital alternating circuit 28 is omitted.

【００７３】この液晶表示装置の各部の信号波形を図２
３に示す。この図において、（ａ）に示す垂直同期信号
（／ＶＤ）、（ｂ）に示す水平同期信号（／ＨＤ）、
（ｃ）に示すクロック信号（ＣＬＫ）、（ｄ）に示すデ
ィジタル画像信号（Ｄs）、（ｅ）に示す垂直スタート
信号（ＳＶ）、（ｆ）に示す垂直クロック信号（Ｖcl
k）、（ｇ）に示す水平スタート信号（ＳＨ）、（ｈ）
に示す水平クロック信号（Ｈclk）、（ｐ）に示す極性
反転信号（ＨＴ）、（ｋ）に示す液晶駆動信号（Ｖlc
d）、（ｌ）〜（ｏ）に示す走査電極信号（Ｘ１）〜
（Ｘ４）については、図２１に示した第６の実施形態の
信号と同じものである。FIG. 2 shows the signal waveform of each part of this liquid crystal display device.
3 shows. In this figure, a vertical synchronizing signal (/ VD) shown in (a), a horizontal synchronizing signal (/ HD) shown in (b),
A clock signal (CLK) shown in (c), a digital image signal (Ds) shown in (d), a vertical start signal (SV) shown in (e), and a vertical clock signal (Vcl shown in (f).
Horizontal start signals (SH) and (h) shown in k) and (g)
Horizontal clock signal (Hclk) shown in FIG. 3, polarity inversion signal (HT) shown in (p), liquid crystal drive signal (Vlc) shown in (k).
d), scan electrode signals (X1) to (l) to (o)
(X4) is the same as the signal of the sixth embodiment shown in FIG.

【００７４】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、ディジタル画像信号（Ｄs）がディジタル
水平走査回路３４にそれぞれ入力される。すると、水平
コントロール回路１５から水平スタート信号（ＳＨ）と
水平クロック信号（Ｈclk）と極性反転信号（ＨＴ）が
出力され、垂直コントロール回路１３から垂直スタート
信号（ＳＶ）と垂直クロック信号（Ｖclk）が出力され
る。The operation of the liquid crystal display device of this embodiment having the above structure is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the digital image signal (Ds) is input to the digital horizontal scanning circuit 34. Then, the horizontal control circuit 15 outputs a horizontal start signal (SH), a horizontal clock signal (Hclk), and a polarity inversion signal (HT), and the vertical control circuit 13 outputs a vertical start signal (SV) and a vertical clock signal (Vclk). Is output.

【００７５】図１９に示したディジタル水平走査回路３
４において、水平クロック信号（Ｈclk）と水平スター
ト信号（ＳＨ）によりシフトレジスタ回路１７が動作
し、信号電極７のＹ１に位置に相当するディジタル画像
信号（Ｄs）をサンプリングするための信号がディジタ
ルサンプルホールド回路３３のデータラッチ回路３０を
制御し、データラッチ回路３０にディジタルデータがラ
ッチされる。Ｄ／Ａ回路３２において、リファレンス信
号（ＲＥＦ）が図２０に示す特性Ａの期間はディジタル
ラッチ信号（Ｄlatch）の増加に対してアナログ出力信
号は増加し、非反転回路２１を介して＋極性の液晶駆動
信号（Ｖlcd）が信号電極７に供給される。一方、リフ
ァレンス信号（ＲＥＦ）が図２０に示す特性Ｂの期間は
ディジタルラッチ信号（Ｄlatch）の増加に対してアナ
ログ出力信号は減少し、非反転回路２１を介して−極性
の液晶駆動信号（Ｖlcd）が信号電極７に供給される。Digital horizontal scanning circuit 3 shown in FIG.
4, the shift register circuit 17 operates by the horizontal clock signal (Hclk) and the horizontal start signal (SH), and the signal for sampling the digital image signal (Ds) corresponding to the position of Y1 of the signal electrode 7 is a digital sample. The data latch circuit 30 of the hold circuit 33 is controlled, and the digital data is latched in the data latch circuit 30. In the D / A circuit 32, the analog output signal increases with respect to the increase of the digital latch signal (Dlatch) during the period of the reference signal (REF) having the characteristic A shown in FIG. The liquid crystal drive signal (Vlcd) is supplied to the signal electrode 7. On the other hand, while the reference signal (REF) has the characteristic B shown in FIG. 20, the analog output signal decreases as the digital latch signal (Dlatch) increases, and the negative polarity liquid crystal drive signal (Vlcd) is passed through the non-inverting circuit 21. ) Is supplied to the signal electrode 7.

【００７６】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間走査電極６がオンとなり、１／２Ｈ毎にシフトし
た信号Ｘ１、Ｘ２、Ｘ３、Ｘ４がそれぞれの走査電極に
供給される。すると図１０に示すように、奇１フィール
ドにおいて、Ｘ１には＋極性の１ライン、Ｘ２には−極
性の１ライン、Ｘ３には＋極性の３ライン、Ｘ４には−
極性の３ライン、Ｘ５には＋極性の５ライン、Ｘ６には
−極性の５ライン、Ｘ７には＋極性の７ライン、Ｘ８に
は−極性の７ラインの信号がそれぞれ書き込まれる。偶
１フィールドにおいて、Ｘ２には＋極性の２ライン、Ｘ
３には−極性の２ライン、Ｘ４には＋極性の４ライン、
Ｘ５には−極性の４ライン、Ｘ６には＋極性の６ライ
ン、Ｘ７には−極性の６ライン、Ｘ８には＋極性の８ラ
イン、Ｘ９には−極性の８ラインの信号がそれぞれ書き
込まれる。同様に奇２フィールド及び偶２フィールドで
も同様の書き込みが行われる。そして、これが繰り返し
行われることにより、インターレースの信号を奇フィー
ルドと偶フィールドとで極性を反転しながら重ねて画素
に書き込み、これによって擬似的にノンインターレース
駆動と同様な高品質な画像を表示している。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
During this period, the scan electrodes 6 are turned on, and the signals X1, X2, X3, and X4 shifted by 1 / 2H are supplied to the respective scan electrodes. Then, as shown in FIG. 10, in the odd 1 field, X1 has one line of + polarity, X2 has one line of − polarity, X3 has three lines of + polarity, and X4 has −.
Signals of three polar lines, five positive polar lines to X5, five negative polar lines to X6, seven positive polar lines to X7, and seven negative polar lines to X8 are respectively written. In even field 1, X2 has two lines of positive polarity, X
3 for-polarity 2 lines, X4 for + polarity 4 lines,
Signals of −polarity 4 lines are written to X5, + polarity 6 lines to X6, −polarity 6 lines to X7, + polarity 8 lines to X8, and −polarity 8 line signals to X9. . Similarly, the same writing is performed in the odd 2 field and the even 2 field. By repeating this, the interlaced signals are written in the pixels while inverting the polarities of the odd field and the even field and writing them in the pixels, thereby displaying a high-quality image similar to pseudo non-interlaced driving. There is.

【００７７】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
し、ディジタルサンプルホールド回路３３にデータラッ
チ回路３０とＤ／Ａ回路３２を設け、リファレンス信号
（ＲＥＦ）を（１／２Ｈ）期間毎に図２０に示す特性Ａ
と特性Ｂとの間で切り替えることによって、液晶の交流
化駆動のための極性反転を同時に行い、１フィールド毎
に確実に極性反転された液晶駆動信号（Ｖlcd）を各走
査電極に与える。インターレース信号を毎フィールド書
き込むことにより、擬似的なフルラインのフリッカのな
い高品質な画像表示が得られる。しかも、ディジタル画
像信号を交流化する回路を必要としないので、簡略化さ
れた低コストの回路構成で実現できる。さらに、極性反
転が確実に１フィールド毎に行われているため、高い信
頼性が得られる。As described above, according to this embodiment, the cycle of the vertical clock signal (Vclk) is set to (1 / 2H) period, the digital sample hold circuit 33 is provided with the data latch circuit 30 and the D / A circuit 32, Characteristics A of the reference signal (REF) shown in FIG. 20 every (1 / 2H) period.
By switching between the characteristic B and the characteristic B, the polarity inversion for AC driving of the liquid crystal is simultaneously performed, and the liquid crystal drive signal (Vlcd) whose polarity is reliably inverted for each field is given to each scan electrode. By writing the interlaced signal in each field, it is possible to obtain a high-quality image display without pseudo full-line flicker. Moreover, since a circuit for converting a digital image signal into an alternating current is not required, it can be realized with a simplified and low-cost circuit configuration. Further, since the polarity inversion is surely performed for each field, high reliability can be obtained.

【００７８】次に第８の実施形態に係る液晶表示装置の
信号波形を図２４に示す。この図において、（ａ）に示
す垂直同期信号（／ＶＤ）、（ｂ）に示す水平同期信号
（／ＨＤ）、（ｃ）に示すクロック信号（ＣＬＫ）、
（ｄ）に示すディジタル画像信号（Ｄs）、（ｅ）に示
す垂直スタート信号（ＳＶ）、（ｇ）に示す水平スター
ト信号（ＳＨ）、（ｈ）に示す水平クロック信号（Ｈcl
k）、（ｐ）に示す極性反転信号（ＨＴ）、（ｋ）に示
す液晶駆動信号（Ｖlcd）、（ｌ）〜（ｏ）に示す走査
電極信号（Ｘ１）〜（Ｘ４）については、図２３に示し
た第７の実施形態の信号と同じものである。（ｕ）〜
（ｚ）に示す走査電極信号（Ｘ５）〜（Ｘ１０）につい
ても、走査電極信号（Ｘ１）〜（Ｘ４）と同様のもので
ある。Next, FIG. 24 shows a signal waveform of the liquid crystal display device according to the eighth embodiment. In this figure, a vertical synchronizing signal (/ VD) shown in (a), a horizontal synchronizing signal (/ HD) shown in (b), a clock signal (CLK) shown in (c),
(D) digital image signal (Ds), (e) vertical start signal (SV), (g) horizontal start signal (SH), (h) horizontal clock signal (Hcl)
k), polarity inversion signal (HT) shown in (p), liquid crystal drive signal (Vlcd) shown in (k), and scan electrode signals (X1) to (X4) shown in (l) to (o). It is the same as the signal of the seventh embodiment shown in FIG. (U) ~
The scan electrode signals (X5) to (X10) shown in (z) are the same as the scan electrode signals (X1) to (X4).

【００７９】第７の実施形態と異なる信号は、（ｆ）に
示す垂直クロック信号（Ｖclk）である。第７の実施形
態では一定周期の１／２Ｈごとにパルスが出ているのに
対し、本実施形態の垂直クロック信号（Ｖclk）ではパ
ルスが１／２Ｈ又は１／３Ｈの周期で出力される。A signal different from that of the seventh embodiment is the vertical clock signal (Vclk) shown in (f). In the seventh embodiment, a pulse is output every 1 / 2H of a constant cycle, whereas the vertical clock signal (Vclk) of this embodiment outputs a pulse at a cycle of 1 / 2H or 1 / 3H.

【００８０】図２５は、この液晶表示装置の画像表示方
法の説明図である。図２５（ａ）はディジタル画像信号
（Ｄs）としてのＮＴＳＣインターレース信号におい
て、奇フィールドには奇数ラインの信号が与えられ、偶
フィールドには偶数ラインの信号が与えられる様子を示
している。図２５（ｂ）は奇１フィールド、偶１フィー
ルド、奇２フィールド、及び偶２フィールドにおいて走
査電極６のＸ１から順に画素に書き込まれる信号とその
極性を示している。図２５（ｃ）はそれらのフィールド
が連続した画像が液晶パネル９に表示されるときに各画
素に書き込まれる実効値の様子を示している。ここでは
インターレース信号の１ラインの同一信号を１フィール
ド期間中に３ライン又は２ラインに書き込むことによ
り、拡大された画像を液晶パネルに表示している。FIG. 25 is an explanatory diagram of an image display method of this liquid crystal display device. FIG. 25 (a) shows that in an NTSC interlaced signal as a digital image signal (Ds), an odd field signal is given to an odd field and an even line signal is given to an even field. FIG. 25B shows the signals written to the pixels in order from X1 of the scan electrode 6 in the odd 1 field, the even 1 field, the odd 2 field, and the even 2 field, and their polarities. FIG. 25C shows the state of the effective value written in each pixel when an image in which those fields are continuous is displayed on the liquid crystal panel 9. Here, the same signal of one line of the interlaced signal is written to three lines or two lines during one field period, thereby displaying an enlarged image on the liquid crystal panel.

【００８１】以上のように構成された本実施形態の液晶
表示装置の動作は以下のようになる。垂直同期信号（／
ＶＤ）と水平同期信号（／ＨＤ）とクロック信号（ＣＬ
Ｋ）が水平コントロール回路１５及び垂直コントロール
回路１３に、ディジタル画像信号（Ｄs）がディジタル
水平走査回路３４にそれぞれ入力される。すると、水平
コントロール回路１５から水平スタート信号（ＳＨ）と
水平クロック信号（Ｈclk）と極性反転信号（ＨＴ）が
出力され、垂直コントロール回路１３から垂直スタート
信号（ＳＶ）と垂直クロック信号（Ｖclk）が出力され
る。The operation of the liquid crystal display device of this embodiment having the above configuration is as follows. Vertical sync signal (/
VD), horizontal sync signal (/ HD), clock signal (CL
K) is input to the horizontal control circuit 15 and the vertical control circuit 13, and the digital image signal (Ds) is input to the digital horizontal scanning circuit 34. Then, the horizontal control circuit 15 outputs a horizontal start signal (SH), a horizontal clock signal (Hclk), and a polarity inversion signal (HT), and the vertical control circuit 13 outputs a vertical start signal (SV) and a vertical clock signal (Vclk). Is output.

【００８２】図１９に示すディジタル水平走査回路３４
において、水平クロック信号（Ｈclk）と水平スタート
信号（ＳＨ）によりシフトレジスタ回路１７が動作し、
信号電極７のＹ１に位置に相当するディジタル画像信号
（Ｄs）をサンプリングするための信号がディジタルサ
ンプルホールド回路３３のデータラッチ回路３０を制御
し、データラッチ回路３０にディジタルデータがラッチ
される。The digital horizontal scanning circuit 34 shown in FIG.
, The shift register circuit 17 operates by the horizontal clock signal (Hclk) and the horizontal start signal (SH),
A signal for sampling the digital image signal (Ds) corresponding to the position of Y1 of the signal electrode 7 controls the data latch circuit 30 of the digital sample hold circuit 33, and the digital data is latched in the data latch circuit 30.

【００８３】Ｄ／Ａ回路３２においてリファレンス信号
（ＲＥＦ）が図２０に示す特性Ａの期間はディジタルラ
ッチ信号（Ｄlatch）の増加に対してアナログ出力信号
は増加し、非反転回路２１を介して＋極性の液晶駆動信
号（Ｖlcd）が信号電極７に供給される。一方、リファ
レンス信号（ＲＥＦ）が図２０に示す特性Ｂの期間はデ
ィジタルラッチ信号（Ｄlatch）の増加に対してアナロ
グ出力信号は減少するため、非反転回路２１を介し−極
性の液晶駆動信号（Ｖlcd）が信号電極７に供給され
る。In the D / A circuit 32, the analog output signal increases with respect to the increase of the digital latch signal (Dlatch) during the period of the reference signal (REF) having the characteristic A shown in FIG. A polar liquid crystal drive signal (Vlcd) is supplied to the signal electrode 7. On the other hand, while the reference signal (REF) has the characteristic B shown in FIG. 20, the analog output signal decreases with the increase of the digital latch signal (Dlatch), so that the negative polarity liquid crystal drive signal (Vlcd) is passed through the non-inverting circuit 21. ) Is supplied to the signal electrode 7.

【００８４】垂直走査回路１０では垂直クロック信号
（Ｖclk）と垂直スタート信号（ＳＶ）により１／２Ｈ
の期間又は１／３Ｈの期間走査電極６がオンとなり、１
／２Ｈもしくは１／３Ｈ毎にシフトした信号Ｘ１、Ｘ
２、Ｘ３、Ｘ４がそれぞれの走査電極に供給される。す
ると図２５に示すように、奇１フィールドにおいて、Ｘ
１には＋極性の１ライン、Ｘ２には−極性の１ライン、
Ｘ３には＋極性の１ライン、Ｘ４には−極性の３ライ
ン、Ｘ５には＋極性の３ライン、Ｘ６には−極性の５ラ
イン、Ｘ７には＋極性の５ライン、Ｘ８には−極性の５
ライン、Ｘ９には＋極性の７ライン、Ｘ１０には−極性
の７ライン、Ｘ１１には＋極性の７ライン、Ｘ１２には
−極性の９ライン、Ｘ１３には＋極性の９ライン、Ｘ１
４には−極性の１１ライン、Ｘ１５には＋極性の１１ラ
イン、Ｘ１６には−極性の１１ライン、Ｘ１７には＋極
性の１３ライン、Ｘ１８には−極性の１３ラインの信号
がそれぞれ書き込まれる。In the vertical scanning circuit 10, 1 / 2H is generated by the vertical clock signal (Vclk) and the vertical start signal (SV).
, Or the scanning electrode 6 is turned on for 1/3 H
Signals X1 and X shifted by every 2H or 1 / 3H
2, X3 and X4 are supplied to the respective scan electrodes. Then, as shown in FIG. 25, in the odd 1 field, X
1 has a positive polarity line, X2 has a negative polarity line,
X3 has a positive polarity line, X4 has a negative polarity line, X5 has a positive polarity line, X6 has a negative polarity line, X6 has a negative polarity line, X7 has a positive polarity line, and X8 has a negative polarity line. Of 5
Line, X9 has + polarity 7 lines, X10 has − polarity 7 lines, X11 has + polarity 7 lines, X12 has − polarity 9 lines, X13 has + polarity 9 lines, X1
A signal of −polarity 11 line is written in 4, a signal of + polarity 11 line in X15, a signal of −polarity 11 line in X16, a signal of + polarity 13 line in X17, and a signal of −polarity 13 line in X18. .

【００８５】偶１フィールドにおいて、Ｘ２には＋極性
の２ライン、Ｘ３には−極性の２ライン、Ｘ４には＋極
性の２ライン、Ｘ５には−極性の４ライン、Ｘ６には＋
極性の４ライン、Ｘ７には−極性の４ライン、Ｘ８には
＋極性の６ライン、Ｘ９には−極性の６ライン、Ｘ１０
には＋極性の８ライン、Ｘ１１には−極性の８ライン、
Ｘ１２には＋極性の８ライン、Ｘ１３には−極性の１０
ライン、Ｘ１４には＋極性の１０ライン、Ｘ１５には−
極性の１０ライン、Ｘ１６には＋極性の１２ライン、Ｘ
１７には−極性の１２ラインの信号がそれぞれ書き込ま
れる。In the even 1 field, X2 has two positive polarity lines, X3 has two negative polarity lines, X4 has two positive polarity lines, X5 has four negative polarity lines, and X6 has four positive polarity lines.
4 lines of polarity, 4 lines of − polarity for X7, 6 lines of + polarity for X8, 6 lines of − polarity for X9, X10
8 lines of + polarity for X11, 8 lines of − polarity for X11,
X12 has + polarity 8 lines, X13 has-polarity 10
Line, 10 lines of + polarity for X14, − for X15
10 lines of polarity, 12 lines of + polarity for X16, X
The signals of 12 lines of negative polarity are written in 17 respectively.

【００８６】奇２フィールドにおいて、Ｘ１には＋極性
の１ライン、Ｘ２には−極性の１ライン、Ｘ３には＋極
性の３ライン、Ｘ４には−極性の３ライン、Ｘ５には＋
極性の３ライン、Ｘ６には−極性の５ライン、Ｘ７には
＋極性の５ライン、Ｘ８には−極性の７ライン、９には
＋極性の７ライン、Ｘ１０には−極性の７ライン、Ｘ１
１には＋極性の９ライン、Ｘ１２には−極性の９ライ
ン、Ｘ１３には＋極性の９ライン、Ｘ１４には−極性の
１１ライン、Ｘ１５には＋極性の１１ライン、Ｘ１６に
は−極性の１３ライン、Ｘ１７には＋極性の１３ライ
ン、Ｘ１８には−極性の１３ラインの信号がそれぞれ書
き込まれる。In the odd 2 field, X1 has one line of + polarity, X2 has one line of − polarity, X3 has three lines of + polarity, X4 has three lines of − polarity, and X5 has +.
3 lines of polarity, 5 lines of − polarity for X6, 5 lines of + polarity for X7, 7 lines of − polarity for X8, 7 lines of + polarity for 9, 9 lines of − polarity for X10, X1
1 has + polarity 9 lines, X12 has −polarity 9 lines, X13 has + polarity 9 lines, X14 has −polarity 11 lines, X15 has + polarity 11 lines, and X16 has −polarity. , 13 lines of + polarity are written in X17, and signals of 13 lines of − polarity are written in X18.

【００８７】偶２フィールドにおいて、Ｘ２には＋極性
の２ライン、Ｘ３には−極性の２ライン、Ｘ４には＋極
性の４ライン、Ｘ５には−極性の４ライン、Ｘ６には＋
極性の４ライン、Ｘ７には−極性の６ライン、Ｘ８には
＋極性の６ライン、Ｘ９には−極性の６ライン、Ｘ１０
には＋極性の８ライン、Ｘ１１には−極性の８ライン、
Ｘ１２には＋極性の１０ライン、Ｘ１３には−極性の１
０ライン、Ｘ１４には＋極性の１０ライン、Ｘ１５には
−極性の１２ライン、Ｘ１６には＋極性の１２ライン、
Ｘ１７には−極性の１２ラインの信号がそれぞれ書き込
まれる。そして、これが繰り返し行われることにより、
Ｘ２には１＋１＋２＋２ラインの実効値、Ｘ３には１＋
２＋２＋３ラインの実効値、Ｘ４には２＋３＋３＋４ラ
インの実効値、Ｘ５には３＋３＋４＋４ラインの実効
値、Ｘ６には４＋４＋５＋５ラインの実効値、Ｘ７には
４＋５＋５＋６ラインの実効値、Ｘ８には５＋６＋６＋
７ラインの実効値、Ｘ９には６＋６＋７＋７ラインの実
効値、Ｘ１０には７＋７＋８＋８ラインの実効値、Ｘ１
１には７＋８＋８＋９ラインの実効値、Ｘ１２には８＋
９＋９＋１０ラインの実効値、Ｘ１３には９＋９＋１０
＋１０ラインの実効値、Ｘ１４には１０＋１０＋１１＋
１１ラインの実効値、Ｘ１５には１０＋１１＋１１＋１
２ラインの実効値の信号がそれぞれ書き込まれる。そし
てインターレースの信号を奇フィールドと偶フィールド
とで極性を反転しながら重ねて複数ラインに同じ信号を
書き込み、更に、フィールド毎に書き込みのタイミング
をずらすことによりスムースな拡大画像表示が得れれ
る。In the even two fields, X2 has two lines of positive polarity, X3 has two lines of negative polarity, X4 has four lines of positive polarity, X5 has four lines of negative polarity, and X6 has +.
4 lines of polarity, 6 lines of − polarity for X7, 6 lines of + polarity for X8, 6 lines of − polarity for X9, X10
8 lines of + polarity for X11, 8 lines of − polarity for X11,
X12 has 10 lines of positive polarity, and X13 has 1 line of negative polarity.
0 line, 10 lines of + polarity for X14, 12 lines of − polarity for X15, 12 lines of + polarity for X16,
Signals of 12 lines of negative polarity are written in X17. And by repeating this,
The effective value of 1 + 1 + 2 + 2 lines for X2 and 1+ for X3
Effective value of 2 + 2 + 3 lines, effective value of 2 + 3 + 3 + 4 lines for X4, effective value of 3 + 3 + 4 + 4 lines for X5, effective value of 4 + 4 + 5 + 5 lines for X6, effective value of 4 + 5 + 5 + 6 lines for X7, 5 + 6 + 6 + for X8
7 lines effective value, X9 6 + 6 + 7 + 7 lines effective value, X10 7 + 7 + 8 + 8 lines effective value, X1
1 is the effective value of 7 + 8 + 8 + 9 lines, X12 is 8+
Effective value of 9 + 9 + 10 lines, 9 + 9 + 10 for X13
+10 line effective value, 10 + 10 + 11 + for X14
Effective value of 11 lines, 10 + 11 + 11 + 1 for X15
The signals of the effective values of the two lines are written respectively. Then, the same signal is written in a plurality of lines by superposing the interlaced signal while inverting the polarities in the odd field and the even field, and further, by shifting the writing timing for each field, a smooth enlarged image display can be obtained.

【００８８】以上のようにこの実施形態によれば、垂直
クロック信号（Ｖclk）の周期を（１／２Ｈ）期間と
（１／３Ｈ）期間の２種類を一定の周期で且つ、フィー
ルド毎にタイミングをずらすことで、ディジタルサンプ
ルホールド回路３３にデータラッチ回路３０とＤ／Ａ回
路３２を設け、リファレンス信号（ＲＥＦ）を垂直クロ
ック信号（Ｖclk）と同期して、図２０に示した特性Ａ
と特性Ｂとの間で切り替えることによって、液晶の交流
化駆動のための極性反転も同時に行い、１フィールド毎
に確実に極性反転された液晶駆動信号（Ｖlcd）が各走
査電極に与えられる。インターレース信号を毎フィール
ド、しかも同じラインの信号を複数ラインに書き込むこ
とにより、フリッカのない高品質でスムースな拡大画像
の表示が可能となる。そして、拡大表示のための複雑な
画像処理回路を必要としないので、低コストな回路構成
で実現できる。さらに、極性反転が確実に１フィールド
毎に行われるので、高い信頼性が得られる。As described above, according to this embodiment, the vertical clock signal (Vclk) has two types of cycles, that is, a (1 / 2H) period and a (1 / 3H) period, and has a constant period and a timing for each field. 20 is provided, the data latch circuit 30 and the D / A circuit 32 are provided in the digital sample hold circuit 33, the reference signal (REF) is synchronized with the vertical clock signal (Vclk), and the characteristic A shown in FIG.
By switching between the characteristic B and the characteristic B, the polarity inversion for AC driving of the liquid crystal is also performed at the same time, and the liquid crystal drive signal (Vlcd) whose polarity is reliably inverted for each field is given to each scan electrode. By writing the interlaced signal in each field and writing the same line signal in a plurality of lines, it is possible to display a high-quality and smooth enlarged image without flicker. Moreover, since a complicated image processing circuit for enlarged display is not required, it can be realized with a low-cost circuit configuration. Furthermore, since the polarity inversion is surely performed for each field, high reliability can be obtained.

【００８９】以上に説明した第１〜８の実施形態におい
て、画像信号としてＮＴＳＣのインターレース信号を用
いたが、本発明はこれに限らず、他の方式の映像信号を
用いる場合にも適用することができる。また、第８の実
施形態において、インターレース信号に代えてノンイン
ターレース信号を用いても同様の効果が得られる。ま
た、本発明は、ＲＧＢの画素を有するカラー液晶パネル
にも同様に適用することができる。In the first to eighth embodiments described above, the NTSC interlaced signal is used as the image signal, but the present invention is not limited to this, and can be applied to the case where a video signal of another system is used. You can Further, in the eighth embodiment, the same effect can be obtained by using a non-interlaced signal instead of the interlaced signal. Further, the present invention can be similarly applied to a color liquid crystal panel having RGB pixels.

【００９０】[0090]

【発明の効果】以上説明したように、本発明によれば、
補助容量が前段の走査電極に接続されている構成の液晶
パネルにおいて、１フィールド内に本数の異なる複数ラ
インに同じ信号を書き込み、且つフィールド毎にタイミ
ングをずらすことにより、インターレースの画像信号を
用いて擬似的なノンインターレースの拡大表示が可能と
なり、ＮＴＳＣ／ＰＡＬ変換や表示アスペクト変換にお
いてスムースでフリッカのない高品質な画像表示が可能
となる。 As described above, according to the present invention,
In a liquid crystal panel having a structure in which a storage capacitor is connected to a scanning electrode in the preceding stage, by writing the same signal in a plurality of lines with different numbers in one field and shifting the timing for each field, an interlaced image signal is used. Pseudo non-interlaced enlarged display is possible, and smooth and flicker-free high-quality image display is possible in NTSC / PAL conversion and display aspect conversion .

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態に係る液晶表示装置の
回路図FIG. 1 is a circuit diagram of a liquid crystal display device according to a first embodiment of the present invention.

【図２】図１の液晶表示装置における水平走査回路の回
路図2 is a circuit diagram of a horizontal scanning circuit in the liquid crystal display device of FIG.

【図３】図１の液晶表示装置の各部の信号波形図FIG. 3 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図４】図３の信号のうちの一部の信号の詳細波形図FIG. 4 is a detailed waveform diagram of some of the signals in FIG.

【図５】図１の液晶表示装置の表示方法を説明するため
の図5 is a diagram for explaining a display method of the liquid crystal display device of FIG.

【図６】第２の実施形態に係る液晶表示装置の回路図FIG. 6 is a circuit diagram of a liquid crystal display device according to a second embodiment.

【図７】図６の液晶表示装置における水平走査回路の回
路図7 is a circuit diagram of a horizontal scanning circuit in the liquid crystal display device of FIG.

【図８】図６の液晶表示装置の各部の信号波形図FIG. 8 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図９】図８の信号のうちの一部の信号の詳細波形図9 is a detailed waveform diagram of some of the signals in FIG.

【図１０】図６の液晶表示装置の表示方法を説明するた
めの図10 is a diagram for explaining a display method of the liquid crystal display device of FIG.

【図１１】第３の実施形態に係る液晶表示装置の水平走
査回路の回路図FIG. 11 is a circuit diagram of a horizontal scanning circuit of the liquid crystal display device according to the third embodiment.

【図１２】図１１の液晶表示装置の一部の信号の詳細波
形図FIG. 12 is a detailed waveform diagram of some signals of the liquid crystal display device of FIG.

【図１３】第４の実施形態に係る液晶表示装置の水平走
査回路の回路図FIG. 13 is a circuit diagram of a horizontal scanning circuit of a liquid crystal display device according to a fourth embodiment.

【図１４】図１３の液晶表示装置の一部の信号の詳細波
形図FIG. 14 is a detailed waveform diagram of some signals of the liquid crystal display device of FIG.

【図１５】第５の実施形態に係る液晶表示装置の回路図FIG. 15 is a circuit diagram of a liquid crystal display device according to a fifth embodiment.

【図１６】図１５の液晶表示装置における水平走査回路
の回路図16 is a circuit diagram of a horizontal scanning circuit in the liquid crystal display device of FIG.

【図１７】図１５の液晶表示装置の各部の信号波形図FIG. 17 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図１８】第６の実施形態に係る液晶表示装置の回路図FIG. 18 is a circuit diagram of a liquid crystal display device according to a sixth embodiment.

【図１９】図１８の液晶表示装置における水平走査回路
の回路図19 is a circuit diagram of a horizontal scanning circuit in the liquid crystal display device of FIG.

【図２０】図１８の液晶表示装置におけるＤ／Ａ回路の
リファレンス特性図20 is a reference characteristic diagram of a D / A circuit in the liquid crystal display device of FIG.

【図２１】図１８の液晶表示装置の各部の信号波形図21 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図２２】本発明の第７の実施形態に係る液晶表示装置
の回路図FIG. 22 is a circuit diagram of a liquid crystal display device according to a seventh embodiment of the present invention.

【図２３】図２２の液晶表示装置の各部の信号波形図23 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図２４】本発明の第８の実施形態に係る液晶表示装置
の各部の信号波形図FIG. 24 is a signal waveform diagram of each part of the liquid crystal display device according to the eighth embodiment of the present invention.

【図２５】図２４の液晶表示装置の表示方法を説明する
ための図25 is a diagram for explaining a display method of the liquid crystal display device of FIG.

【図２６】従来例に係る液晶表示装置の回路図FIG. 26 is a circuit diagram of a liquid crystal display device according to a conventional example.

【図２７】図２６の液晶表示装置の各部の信号波形図27 is a signal waveform diagram of each part of the liquid crystal display device of FIG.

【図２８】図２６の液晶表示装置の表示方法を説明する
ための図28 is a diagram for explaining a display method of the liquid crystal display device of FIG.

【符号の説明】[Explanation of symbols]

１ ＴＦＴ ２ 液晶セル ３ 補助容量 ４ 対向電極 ５ 画素電極 ６ 走査電極 ７ 信号電極 ８ １画素 ９ 液晶パネル １０ 垂直走査回路 １１ 水平走査回路 １２ 水平コントロール回路 １３ 垂直コントロール回路 １４ 交流化回路 1 TFT 2 Liquid crystal cell 3 auxiliary capacity 4 Counter electrode 5 pixel electrodes 6 scanning electrodes 7 signal electrodes 8 1 pixel 9 LCD panel 10 Vertical scanning circuit 11 Horizontal scanning circuit 12 Horizontal control circuit 13 Vertical control circuit 14 AC circuit

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−175619（ＪＰ，Ａ) 特開 平７−30836（ＪＰ，Ａ) 特開 平５−173503（ＪＰ，Ａ) 特開 平２−312466（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/66 G09G 3/36 ─────────────────────────────────────────────────── --Continued from the front page (56) References JP-A-6-175619 (JP, A) JP-A-7-30836 (JP, A) JP-A-5-173503 (JP, A) JP-A-2- 312466 (JP, A) (58) Fields surveyed (Int.Cl. ⁷ , DB name) H04N 5/66 G09G 3/36

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板上に複数の走査電極及び信号電極が
マトリクス状に配置され、前記走査電極と前記信号電極
とで区画された領域に画素が設けられ、前記画素は薄膜
トランジスタと液晶セルと前記液晶セルの信号保持特性
を補助するための補助容量とからなり、前記補助容量の
電極が前段の前記走査電極に接続される液晶パネルを有
する液晶表示装置であって、前 記走査電極に走査信号を供給する垂直走査回路と、ク ロック信号、水平同期信号、及び垂直同期信号から前
記垂直走査回路を動作させるための１水平走査期間の１
／２の周期と１／３の周期が一定周期で混在し且つ４フ
ィールド内でタイミングが異なる垂直走査クロック信
号、及び垂直スタート信号を前記垂直走査回路へ出力す
る垂直コントロール回路とを含むことを特徴とする液晶
表示装置。1. A plurality of scanning electrodes and signal electrodes on the substrate are arranged in <br/> matrix, before Symbol pixel is provided in the regions partitioned by the scanning electrode and the signal electrode, the pixel thin film transistor and it consists of a storage capacitance for assisting signal holding characteristic of the liquid crystal cell and the liquid crystal cell, before Symbol auxiliary capacitor
Have the liquid crystal panel electrodes is Ru is connected to the scan electrode of the front stage
A liquid crystal Display apparatus, before Symbol a vertical scanning circuit for supplying a scanning signal to the scanning electrodes, the clock signal, a horizontal synchronizing signal, and a horizontal scanning for operating or al the vertical scanning circuit vertical synchronizing signal the period 1
/ 2 period and mixed and vertical scanning clock signal timing is different in the 4 field period constant period of 1/3, and including that of a vertical control circuit which outputs a vertical start signal to the vertical scanning circuit Characteristic liquid crystal display device. 【請求項２】 基板上に複数の走査電極及び信号電極が
マトリクス状に配置され、前記走査電極と前記信号電極
とで区画された領域に画素が設けられ、前記画素は薄膜
トランジスタと液晶セルと前記液晶セルの信号保持特性
を補助するための補助容量とからなり、前記補助容量の
電極が前段の前記走査電極に接続される液晶パネルと、
前記信号電極に液晶駆動信号を供給する水平走査回路
と、前記走査電極に走査信号を供給する垂直走査回路
と、クロック信号、水平同期信号、及び垂直同期信号か
ら前記垂直走査回路を動作させるための１水平走査期間
の１／２の周期と１／３の周期が一定周期で混在し且つ
４フィールド内でタイミングが異なる垂直走査クロック
信号、及び垂直スタート信号を前記垂直走査回路へ出力
する垂直コントロール回路とを含む液晶表示装置を駆動
する方法であって、前記水平走査回路が１水平走査期間
内に１ラインの画像データの極性非反転信号と極性反転
信号とを複数回繰り返し出力し、前記垂直走査回路が前
記１水平走査期間内に２本又は３本以上の前記走査電極
に信号を出力することにより、１フィールド期間内に、
互いに極性が異なる同一ラインの画像データを隣接する
２本又は３本以上の走査ラインに表示し、かつ、フィー
ルド間においても前記液晶駆動信号の極性を反転するこ
とを特徴とする液晶表示装置の駆動方法。2. A plurality of scan electrodes and signal electrodes are provided on a substrate.
The scan electrodes and the signal electrodes are arranged in a matrix.
Pixels are provided in the area defined by and, and the pixels are thin films.
Transistor, liquid crystal cell, and signal holding characteristics of the liquid crystal cell
And an auxiliary capacity for assisting the
A liquid crystal panel whose electrodes are connected to the scanning electrodes in the preceding stage,
Horizontal scanning circuit for supplying a liquid crystal driving signal to the signal electrode
And a vertical scanning circuit for supplying a scanning signal to the scanning electrodes.
And clock signal, horizontal sync signal, and vertical sync signal.
1 horizontal scanning period for operating the vertical scanning circuit
½ cycle and ⅓ cycle are mixed in a fixed cycle and
Vertical scan clock with different timing in 4 fields
Output signal and vertical start signal to the vertical scanning circuit
And a vertical control circuit for driving the liquid crystal display device, wherein the horizontal scanning circuit has one horizontal scanning period.
Several times repeatedly outputs and one line polarity non-inverted signal of the image data and the polarity inversion signal within the vertical scanning circuit outputs a signal to two or three or more of the scanning electrodes in said one horizontal scanning period By doing, within one field period,
Polarity is displayed on two or three or more scanning lines adjacent the image data including the different lines from each other, and also wherein this <br/> and for inverting the polarity of the liquid crystal drive signals between field Driving method for liquid crystal display device.