JP3518470B2 - 半導体装置の製造方法 - Google Patents
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Description
る銅配線の形成方法に関するものである。
層配線を接続するviaホールの埋め込みを例として図
10を用いて説明する。
線形成が検討されている。Cu埋め込み法としては現在
最も一般的なのは電気化学的成膜(electro−C
hemical deposition:ECD)法で
ある。
10に示す様に半導体基板201上に、まず、Ta等か
らなるCu配線の下地金属層(liner meta
l:LM)となるLM層203を形成し、次にECD成
長の核となるCuの下地種付け層となるseed層20
4をPVD法により形成する必要がある。
iaホール202の縦横比(aspect比)が大きく
て2以上である場合、PVD法によるseed層204
はviaホール202側壁では十分に厚く被覆出来な
い。Seed層204のviaホール202側壁に於け
る膜厚dは、後のECD層206を成膜可能とするため
に最小でもdminの膜厚が必要とされる為に、see
d層204をdminの膜厚以上の厚さに堆積する必要
がある。ECD条件にもよるが最小膜厚dminは我々
の検討では5nmであり、viaホール埋め込みを行う
為にはviaホール側壁膜厚を5nm以上にする必要が
ある。
壁に充分seed層204を形成しようとすると、vi
aホール202開口部での迫り出しが大きくなり、EC
D後にviaホール202中に空隙207が残る(図1
0(a))。
出しを小さくしようとseed層を薄く堆積すると、s
eed層224のviaホール202側壁での膜厚d
が、最小膜厚dminより小さくなる箇所がviaホー
ル202の側壁に必然的に発生し、ECD層226堆積
後にviaホール202中に埋め込み残りによる空隙2
27が生じる(図10(b))。
ル202開口部でseed層が迫り出していても空隙が
残らない様なECD法が提案されている。それは、EC
D液の成分やECDの電圧印加方法を調整してviaホ
ール側壁よりもviaホール底部からの成膜速度が速く
なる様にする方法である。(M.E.Gross et
al, Advanced Metallizati
on Conference in 1998,pp.
51−56、いわゆる、ボトムアップ埋込法)。
説明したが、配線溝の埋め込みやviaホールと配線溝
を同時に埋め込むデュアルダマシン(Dual Dam
ascene:DD)埋め込みでも同様のことが言え
る。
る課題をviaホールの埋め込みを例として図11〜1
6を用いて説明する。
ル側壁とviaホール外部でそれぞれ最適値が存在する
理由をまず説明する。最初に、viaホール外部のse
ed層膜厚に関して図11を例に説明する。
導体基板全体の断面模式図であり、半導体基板301上
にLM層303、seed層304が堆積された試料の
半導体基板周辺にECD電極310並びにECD液31
2からの電極保護の為に電極覆い311が配置され、E
CD液312に浸されている。説明の単純化のために試
料はviaホールの無い平坦な試料とする。
01の中心からの半径方向への距離rとseed層30
4表面での電位Vとの関係は模式的に図11(b)の様
な関係になる。このV−r曲線はseed層304の比
抵抗、seed層304の膜厚、ECD液312の比抵
抗等により決定され、例えばseed層304が薄い場
合、wafer中心での電位は低くなる。成膜速度は電
位Vに依存し、電位Vが低い箇所では成膜速度が遅くな
る。従って、seed層304が薄い程、半導体基板3
01周辺に対する中心の電位は低下し、図11(c)に
示す様に、半導体基板中心部でECD層306の膜厚が
薄膜化し、成膜が不均一となる。
wafer面内のECD層膜厚の均一性に影響を与え
る。従って、均一な成膜を行うにはviaホール外部の
seed層膜厚を厚くして抵抗を下げて、電圧を印加し
ている箇所からの距離が遠ざかるのに伴う電圧降下量を
少なくする必要がある。若しくは、電極を半導体基板周
辺だけでは無く中央付近等の内部にも配置する等して電
位分布を均一化する必要がある。
スペースを設けるのは歩留まりの低下や装置構成等の点
で困難である。従って、viaホール外部のseed膜
厚をある膜厚tminよりも厚くして、電圧降下のバラ
ツキがECD層の膜厚バラツキに反映されないようにす
る必要がある。この値はECD装置、ECD液、ECD
電圧印加等のECD条件により異なるがCuの場合50
nmよりも大きいことが望ましい。
2を例に説明する。
3、seed層404が形成された試料にECD電極4
10が試料周辺に接している様子を模式的に示してい
る。この時、r1はECD電極410から考えているv
iaホール402迄の距離、r2はviaホール402
の深さ、tはviaホール402外部のseed膜厚、
dはviaホール402側壁でのseed膜厚、ΔV1
は電極から当該viaホール402迄の電圧降下、ΔV
2はviaホール402内部での電圧降下とする。
1はviaホール402の深さr2に比べて非常に大きい
ため、viaホール402内部での電圧降下はviaホ
ール402外部の電圧降下に対して多くの場合に無視出
来る。Seed層404での電圧降下が単純化して距離
に比例し、seed層404の膜厚に反比例すると仮定
すると、半導体基板401の中心部でr1=10cm程
度、r2=1μm程度、或いはそれ以下であるから、d
=t/100の場合でもΔV2は半導体基板中心部での
ΔV1に比べて概算して3桁程度小さく、ΔV2の電圧降
下分は無視出来る。
d層404の膜厚はtminよりも薄くすることが出来
る。viaホール402側壁のseed層404の最小
膜厚dminは、図11のECD液312によるsee
d層表面の除去量等により決定され、それはECD条件
により異なるが、我々の検討では5nmであった。
によるseed層ではviaホール開口部でのseed
層の迫り出しを防ぐため、側壁がdminより小さくな
ることが課題であることを述べた。更に、その対策とし
てボトムアップ−ECD法が提案されていることを述べ
たが、それだけではviaホール径が0.4μm以下と
なる将来に於いては不十分である。
場合、aspect比の大きいviaホールへの埋め込
みの変化の様子の一例を示す断面模式図であり、via
ホール径が小さくなると、seed層524に空隙52
7が生じてしまう。
成し、seed層としてPVD法によりCu薄膜を形成
し、さらに、ECD層を形成する。図13(a)はvi
aホール502の径が大きい0.5μm以上の場合、図
13(b)はviaホール522の径が小さい0.4μ
m以下の場合を示す。
いが、viaホール径が広い場合には、viaホール5
02開口部の閉塞が無く、viaホール502側壁の膜
厚がdminより厚いseed層504の堆積が可能
で、十分なECD層506の埋め込みが達成できる(図
13(a))。
に於いてはviaホール522側壁の膜厚がdminと
なるまで堆積すると、viaホール522の上部がse
ed層524により閉塞し、seed層524に空隙5
27が生じる(図13(b))。
しviaホール上部の閉塞を防止する方法も提案されて
いる。このPVD法に於いては、粒子の半導体基板に対
する垂直性を向上させることで被覆性を向上させるもの
で、図14(a)に示す様に、viaホール602側壁
の被覆性は若干改善するが、図14(b)に示す様に、
より狭い0.25μm程度以下のviaホール径でas
pect比が2程度以上のviaホール622の場合、
やはり開口部の閉塞無く側壁の膜厚をdminよりも厚
くすることは困難で、viaホール622底部にsee
d層624がviaホール622側壁部のseed層6
24から分断されて形成され、ECD層626との間に
空隙627を生じさせてしまう。
優れているCVD法によるseed成膜が近年検討さて
いる(特開平2−25023号公報、或いは、N.Yo
shida et al,Advanced Meta
llization Conference in 1
998,pp.189−194等)。
為、seed層形成に被覆性に優れたCVD法を検討し
たものである。しかし、CVD法はviaホール側壁と
viaホール外部とで膜厚がほぼ同一になり、これが新
たな課題である。即ちCVD法でseed層を形成して
も、次の工程のECD成膜によるECD層をうまく埋め
込めない。以下にこの状況を図15、16を用いて説明
する。
部の膜厚がtminより厚くなる様に堆積する場合を考
える。CVD−seedの場合、seed層704はv
iaホール702外部と側壁に全く均一に堆積される。
そのため、viaホール702側壁にも厚さtminの
seed層704が形成される。
め、埋め込みの実効的なaspect比を高くすること
になる。例えば、viaホール702のaspect比
が2でviaホール702の径が0.25μm、tmi
nが0.05μmの場合、埋め込み径は0.15μm、
埋め込みのaspect比は約3.3となる。この様な
微細なviaホール埋め込みでは、理想的なボトムアッ
プ−ECDが完成しない限り、ECD後にseamと呼
ばれる空隙707が生じる(図15)。
り薄く堆積すると、前出の様に面内均一性不足や極端な
場合成膜されないといった問題を生じさせる(図1
6)。従って、被覆性が100%に近い為に将来の微細
なviaホールの埋め込みは困難である。
上でviaホール径が0.25μm以下となる微細なv
iaホールをECD法により埋め込む場合、そのsee
d層は、 (1)viaホール開口部での迫り出しが無いこと。 (2)seed層に於けるwafer面内での電圧降下
を防ぐ為、viaホール外部でのseed膜厚をtmi
nよりも厚くすること。 (3)seed層堆積後のECD法によるECD層埋め
込みのaspect比を小さくする為に、viaホール
内部でのseed層の膜厚が、dminを下回らない程
度に薄くすること。という条件を満たす必要があるが、
現在検討されているPVD−seed、CVD−see
dではこれらを満たすことが出来無いことが課題であ
る。
込みを例に取ったが、DD埋め込みの場合、これらのs
eed層は更に不適当である。DD埋め込みでは、配線
とviaホールを同時に埋め込む為、配線とviaホー
ルを併せてaspect比が3以上の埋め込みを行わな
ければならない為である。
は他にも課題があり、それはECD後のCu−ECD層
の結晶性が劣化することである。即ち、CVD−see
dを用いる場合、PVD法をseed層に用いた場合に
比べて、ECD後のECD層の粒径が小さく、半導体基
板に対する結晶学的な配向性が不揃いである。この結晶
性の劣化はelectromigration(EM)
信頼性を劣化させることで半導体装置の信頼性を低下さ
せる。
比の高いviaホールに、被覆性、埋込性の良いCu−
ECD層を形成する方法を提供することにある。
置の製造方法は、開口径が0.25μm以下で、開口深
さを開口径で割って算出されるアスペクト比が2以上の
開口部が形成された半導体基板を用意し、前記開口部
に、上層のCuと下地とを密着させるためのCuの下地
密着層、Cuからなる下地種付け層を順に堆積し、さら
に、電気化学的成膜(英語で、Electro Che
mical Depositionと表し、ECDと略
称される)法によりCuからなるECD薄膜を堆積する
半導体装置の製造方法であって、前記下地種付け層を、
少なくとも、下から順にCuからなる第1下地種付け層
とCuからなる第2下地種付け層とし、これら第1下地
種付け層及び前記第2下地種付け層のうち、一方を物理
気相成長(英語で、Physical Vapor D
epositionと表し、PVDと略称される)法に
より堆積し、他方を化学気相成長(英語で、Chemi
cal Vapor Depositionと表し、C
VDと略称される)法により堆積することにより形成す
ることを特徴とする。
は、前記下地種付け層の膜厚は、前記開口部以外の前記
半導体基板の表面上において50nm以上であり、前記
開口部の側壁において5〜30nmであり、また、前記
第1下地種付け層をPVD法により堆積し、前記第2下
地種付け層をCVD法により堆積するとき、前記第1下
地種付け層を堆積した後に、前記第1下地種付け層を覆
う金属薄膜を堆積し、さらに、前記金属薄膜を覆って前
記第2下地種付け層を堆積する、というもので、前記金
属薄膜は、島状に堆積し、平均膜厚が2〜3nmであ
り、前記CVD法により堆積する膜厚が、5〜30nm
であり、前記PVD法により堆積する膜厚が、20〜1
00nmである、というものである。
法は、半導体基板上に配線と、前記配線を含む前記半導
体基板の表面を覆う絶縁膜とを形成し、前記配線上の前
記絶縁膜に開口され前記配線の表面に達する接続用開口
部と、前記接続用開口部を包含し、前記接続用開口部よ
りも幅が広くて浅い配線溝を前記絶縁膜中に形成し、前
記接続用開口部及び前記配線溝を含む開口部に上層のC
uと下地とを密着させるためのCuの下地密着層、Cu
からなる下地種付け層を順に堆積し、さらに、電気化学
的成膜法によりCuからなるECD薄膜を堆積する半導
体装置の製造方法であって、前記下地種付け層を、少な
くとも、下から順にPVD法によるCuからなる第1下
地種付け層とCVD法によるCuからなる第2下地種付
け層とを堆積することにより形成し、前記第2下地種付
け層を堆積した時点において、少なくとも前記開口部を
構成する前記接続用開口部が、完全にCuにより埋め込
まれることを特徴とし、前記第1下地種付け層を堆積し
た後に、前記第1下地種付け層を覆う金属薄膜を堆積
し、さらに、前記金属薄膜を覆って前記第2下地種付け
層を堆積し、前記金属薄膜は、島状に堆積し、平均膜厚
が2〜3nmである、というものである。
に、上述した本発明の作用を、これまでと同様にvia
ホールの場合を例として説明する。
が、aspect比が2以上でviaホール径が0.2
5μm以下となる微細なviaホールをECD法により
埋め込む場合、そのseed層は下記の性質が要求され
るが、PVD−seed、CVD−seed単独ではそ
れらを満たすことができない。 (1)viaホール開口部での迫り出しが無いこと。 (2)seed層に於けるwafer面内での電圧降下
を防ぐ為、viaホール外部でのseed膜厚をtmi
nよりも厚くすること。 (3)seed堆積後のECD埋め込みのaspect
比を小さくする為にviaホール内部でdminを下回
らない程度に薄くすること。
を第1seed層と第2seed層の二層構造とし、第
1seed層と第2seed層のいずれか一方を被覆率
が良くない成膜方法で、他方を被覆率の良い成膜方法で
形成することで、上記(1)〜(3)の構造を実現出来
る。
VD法が、被覆率の良い成膜方法にはCVD法が挙げら
れる。例えば、第1seed層(或いは第2seed
層)としてCVD−seed層をdminからtmin
の間の膜厚形成する。この時、viaホール外部の厚さ
はtminに足りないので、もう一方の第2seed層
(或いは第1seed層)にPVD−seed層を成膜
しviaホール外部の膜厚がtmin以上になる様にす
る。これにより(2)の条件が満たされる。
の膜厚は薄い為、PVD−seedに特有のviaホー
ル開口部での迫り出しは減少し、これにより(1)の条
件が満たされる。
は少なく、特に粒子の基板垂直性が高いPVD法に於い
ては、viaホール側壁の膜厚は殆ど増加せず、via
ホール側壁の膜厚はCVD膜厚と等しい。これにより
(3)の条件も満たすこととなる。
等を組み合わせることで、単層のseedでは満足出来
ない(1)から(3)の条件を実現出来る。
seedにより埋め込み性は改善されるが、その最適な
膜厚等は基本的にはECD装置、ECD液、ECD電圧
印加等のECD条件により異なる。
結果、第1のCu−seed層と第2のCu−seed
層の合計膜厚が、viaホール外部で50nm以上、v
iaホール側壁で5nm以上30nm以下である場合に
のみ常に良好な埋め込みが達成出来ることが分かった。
にはCVD膜厚を5nm以上30nm以下、PVD膜厚
を20nm以上100nm以下とすることで実現出来
る。様々なCVD、PVD膜厚でviaホールへの埋め
込みの検討を行ったが、代表的な結果としてCVD膜厚
が30、50、80nm、PVD膜厚が20、40、7
0nmの場合を示す。これらの膜厚のPVD−see
d、CVD−seedをこの順に堆積してCVD/PV
D積層seed層を形成後に、ECD膜を2μm埋め込
んだ結果を図5〜7の模式断面図に示す。
am68及びseam78が出来て良好な埋め込みが達
成出来なかった(図5参照)が、CVD膜厚が30nm
以下の場合はseamの無い良好な埋め込みが出来た
(図6及び図7参照)。
開口部で閉塞するviaホールが生じた(図示省略)。
更に、CVD膜厚が5nm以下の場合はviaホール側
壁の膜厚が5nm以下となり、先に述べたviaホール
側壁のECD可能な最小膜厚を下回り埋め込みが達成で
きなかった(図示省略)。
edを用いる場合にはECD後のCu膜の結晶性が劣化
することが別の課題として存在する。これはCVD法で
堆積する膜とCVD膜の下地が異なる物質である場合、
CVD膜の成膜初期の核形成が非常に困難でありそれが
CVD膜の膜質等の劣化を引き起こすことが一因であ
る。
晶性を改善する方法が検討されている。これは、PVD
等の様に核形成は下地にあまり依存しない手法で核付け
することで、CVDによる核形成の必要が無くなるため
である。PVD核形成はCuに関して、N.Yoshi
da等によって報告されている(N.Yoshidae
t al, Advanced Metallizat
ion Conference in 1998,p
p.189−194)。
結果を図8に示す。回折強度はCVD膜厚には依存しな
かったが、PVD膜厚には強く依存することが今回の検
討より明らかとなった。PVD膜厚が20nm以下の場
合、ECD後のCu配向は無配向であるのに対し、PV
D膜厚が20nm以上では111 peak強度が増加
して(111)配向であった。EM特性は無配向の場合
に特に信頼性を劣化させることが知られている。従っ
て、EM故障による信頼性を考慮するとPVD膜厚は2
0nm以上でなければならない。
並びにその面内均一性測定結果を図9に示す。ECD後
のsheet抵抗のバラツキが小さいのは、CVD膜厚
が30nmでPVD膜厚が40及び70nmであった。
Sheet抵抗は、面内バラツキを反映しているので、
上記範囲でECD膜厚の面内バラツキが小さいことが分
かる。
ら、CVD膜厚は5nm以上30nm以下で、PVD膜
厚は100nm以下とする必要があり、更に膜の配向性
の点からPVD膜厚は20nm以上とする必要があるこ
とが分かる。また、この条件に於いてECD後の埋め込
みの面内バラツキは良好となる。
nmまで厚くしてもCVD/PVD積層seedでのC
u(111)配向性は、PVD単層seedの場合に比
べて低い(図8(b)参照)。これはPVD−seed
上に金属薄膜のseed buffer層を堆積するこ
とで改善することが出来る(図2(b)参照)。Zn等
のCuに対する溶解度の低い金属薄膜が,連続膜を形成
しない2〜3nm程度に堆積されている場合に特に顕著
となる。この状態でCVD成膜するとき、表面はCuが
殆ど露出した状態でありながら、部分的にこれらの金属
により覆われている状態となる。Cu−CVDはCuが
表面に無いと核形成が困難になり結晶性は劣化するが、
この場合表面の大部分はCuであるため問題ない。更
に、部分的に覆われた金属により表面energyが局
所的に変わることで、配向性が改善され(111)配向
性が向上する。
アルダマシン溝への埋め込みを行う場合には、CVD法
とPVD法を用いて次の様な埋め込みも可能である。即
ち、PVD法により第1のCu−seed層を堆積後
に、aspect比が高くて埋め込みの困難なviaホ
ール部がCVD法で完全に埋め込まれるまでCVD−s
eed層を堆積する(図3(a)参照)。その後、as
pect比の低い配線部のみをECD法により埋め込
む。PVD法を下地に用いることでECD膜の配向性が
改善され、且つ、埋め込みの困難なviaホール部にも
完全に埋め込むことが出来る。
照して詳細に説明する。本発明の最良の実施形態を図4
を用いて説明する。
態は、径が0.25μm以下でaspect比が2以上
のviaホールを含む半導体基板1にCuの第1see
d層4をPVD法により20nm以上100nm以下形
成する工程と、第1seed層4の堆積後に、金属膜か
らなるseedバッファ層7を島状に2〜3nmの膜厚
に堆積する工程と、seedバッファ層7の堆積後に、
Cuの第2seed層5をCVD法により5nm以上3
0nm以下形成する工程と、第2seed層5上にEC
D法でCu薄膜からなるECD層6を堆積する工程とか
らなる。
ed層5の合計膜厚が、viaホール2の外部で50n
m以上、viaホール2の側壁で5nm以上30nm以
下のseed形状を形成することができ、Cu薄膜から
なる良好なECD層6の埋め込みが可能となる。
D層6の堆積後、結晶性が良好なCu薄膜のCu埋め込
み配線を形成することができる。
1を参照して説明する。
2以上のviaホール12を含む半導体基板11に、P
VD−seed層として、70nm厚のCuの第1se
ed層14を堆積する。PVD法は、 ionized sputtering条件:DC p
ower 1.5kWRF power:2kW 成膜圧力:30mTorr Ar/N2流量:50/10sccm 基板設定温度:−50℃ の条件で行った。
mのCuの第2seed層15を堆積する。CVD法
は、 carrier gas種:H2 carrier gas流量:300sccm 成膜圧力:1kPa 成膜原料:trimethylvinylsilyl
hexafluoroacetylacetonato
copper Iを主成分とする液体原料 原料流量:1.2g/min 成膜温度:190℃ の条件で行った。
12の模式断面図、図8(a)、(b)、図9(a)に
示すECD埋込みCu薄膜層抵抗のseed層膜厚依存
性及びECD埋込みCu薄膜の結晶性の如く、良好に埋
め込まれた半導体装置を実現できる。
utteringではなくDC sputterin
g、RF sputtering、collimate
sputtering等でも同様の結果が得られる。
の結果が得られ、例えば、 carrier gas種:N2 Ar等の不活性gas、carrier gas流量:
50〜500sccm 成膜圧力:0.05〜2kPa 原料流量:0.5〜3.0g/min 成膜温度:170〜210℃ の条件で行っても同様であった。
図2(a)を参照して説明する。
2以上のviaホール22を含む半導体基板21に、C
VD−seed層として30nm厚のCuの第1see
d層24を、PVD−seed層として20nm厚のC
uの第2seed層25を順次堆積する。
2seed層25を上記膜厚に堆積しても、viaホー
ル22に良好に埋め込まれたCu薄膜からなるECD層
26を実現できる。
図2(b)を参照して詳細に説明する。
2以上のviaホール32を含む半導体基板31に、P
VD−seed層として、膜厚70nmのCuの第1s
eed層34を、膜厚2nmのZnからなるseedバ
ッファ層37を、CVD−seed層として、膜厚30
nmのCuの第2seed層35を堆積する。
良好に埋め込まれたCu薄膜からなるECD層36を実
現できる。
図3(a)を参照して詳細に説明する。
pect比が3以上のデュアルダマシン溝42を含む半
導体基板41に、PVD−seed層として、膜厚70
nmのCuの第1seed層44を、CVD−seed
層として、膜厚150nmのCuの第2seed層45
を堆積する。
に埋め込まれたCu薄膜からなるECD層46を実現で
きる。
図3(b)を参照して詳細に説明する。
ect比が3以上のデュアルダマシン溝52を含む半導
体基板51に、PVD−seed層として、膜厚70n
mのCuの第1seed層54を、膜厚2nmのZnか
らなるseedバッファ層57を、CVD−seed層
として、膜厚150nmのCuの第2seed層55を
堆積する。
に埋め込まれたCu薄膜からなるECD層56を実現で
きる。
埋め込み性を向上させる半導体装置の製造方法を提供で
きることである。
と第2seed層の二層構造とし、第1seed層と第
2seed層のいずれか一方をPVD層、もう一方をC
VD層とし、更に CVD膜厚を5nm以上30nm以
下、PVD膜厚を20nm以上100nm以下とするこ
とで、下記の理想的なECVD−seed形状を達成す
ることが出来る為である。 (1)viaホール上部での迫り出しが無いこと。 (2)面内電圧降下を防ぐ為、viaホール外部でのs
eed膜厚をtminよりも厚くすること。 (3)seed堆積後のaspect比を小さくする為
にviaホール内部でdminを下回らない程度に薄く
すること。
法により得られるECD−Cu層の様子を示す模式断面
図である。
造方法により得られるECD−Cu層の様子を示す模式
断面図である。
造方法により得られるECD−Cu層の様子を示す模式
断面図である。
態により得られるECD−Cu層の様子を示す模式断面
図である。
D/PVD積層seed層構造の場合、CVDseed
層の膜厚によりECD膜の埋め込み性が悪くなったとき
のECD−Cu層の様子を示す模式断面図である。
D/PVD積層seed層構造の場合、CVDseed
層の膜厚によりECD膜の埋め込み性が良くなったとき
のECD−Cu層の様子を示す模式断面図である。
D/PVD積層seed層構造の場合、CVDseed
層の膜厚によりECD膜の埋め込み性が良くなったとき
のECD−Cu層の様子を示す模式断面図である。
及びPVD膜厚に於けるXRD測定結果及びそのCu
(111)peakとCu(200)peakの比の一
例を示した図である。
及びPVD膜厚に於けるsheet抵抗値及びその分布
の一例を示した図である。
ed層膜厚が厚い場合、ECD膜の埋め込み性が悪くな
ったときのECD−Cu層の様子を示す模式断面図であ
る。
式図で、viaホールと電極の位置関係、seed層の
厚さ、電圧降下の関係を示す図である。
式図で、viaホール位置におけるECD電極からの電
位降下とviaホール内部での電位降下との関係を説明
するための図である。。
式図で、PVDseed層を用いて、(a)設計値が緩
い低集積度の場合と(b)微細で高集積化された場合の
それぞれのECD−Cu層の様子を示す模式断面図であ
る。
式図で、被覆性を改善したPVDseed層を用いて、
(a)設計値が緩い低集積度の場合と(b)微細で高集
積化された場合のそれぞれのECD−Cu層の様子を示
す模式断面図である。
式図で、厚いCVDseed層を用いた場合のECD−
Cu層の様子を示す模式断面図である。
式図で、薄いCVDseed層を用いた場合のECD−
Cu層の様子を示す模式断面図である。
1、91、101、201、301、401、501、
601、701 半導体基板 2、12、22、32、62、72、82、92、10
2、202、402、502、522、602、62
2、702 viaホール 3、13、23、33、43、53、63、73、8
3、93、103、203、303、403、503、
603、703 LM層 4、14、24、34、44、54、64、74、8
4、94、104 第1seed層 5、15、25、35、45、55、65、75、8
5、95、105 第2seed層 6、16、26、36、46、56、66、76、8
6、96、106、206、226、306、506、
526、606、626、706、726 ECD層 7、37、57 seedバッファ層 42、52 デュアルダマシン溝 68、78 seem 207、227、527、627、707 空隙 310、710 ECD電極 311、711 電極覆い 312 ECD液
Claims (8)
- 【請求項1】 開口径が0.25μm以下で、開口深さ
を開口径で割って算出されるアスペクト比が2以上の開
口部が形成された半導体基板を用意し、前記開口部に、
上層のCuと下地とを密着させるためのCuの下地密着
層、Cuからなる下地種付け層を順に堆積し、さらに、
電気化学的成膜(英語で、Electro Chemi
cal Depositionと表し、ECDと略称さ
れる)法によりCuからなるECD薄膜を堆積する半導
体装置の製造方法であって、前記下地種付け層を、少な
くとも、下から順にCuからなる第1下地種付け層とC
uからなる第2下地種付け層とし、これら第1下地種付
け層及び前記第2下地種付け層のうち、一方を物理気相
成長(英語で、Physical Vapor Dep
ositionと表し、PVDと略称される)法により
堆積し、他方を化学気相成長(英語で、Chemica
l Vapor Depositionと表し、CVD
と略称される)法により堆積することにより形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 前記下地種付け層の膜厚は、前記開口部
以外の前記半導体基板の表面上において50nm以上で
あり、前記開口部の側壁において5〜30nmである請
求項1記載の半導体装置の製造方法。 - 【請求項3】 前記第1下地種付け層をPVD法により
堆積し、前記第2下地種付け層をCVD法により堆積す
るとき、前記第1下地種付け層を堆積した後に、前記第
1下地種付け層を覆う金属薄膜を堆積し、さらに、前記
金属薄膜を覆って前記第2下地種付け層を堆積する請求
項1記載の半導体装置の製造方法。 - 【請求項4】 前記金属薄膜は、島状に堆積し、平均膜
厚が2〜3nmである請求項3記載の半導体装置の製造
方法。 - 【請求項5】 前記CVD法により堆積する膜厚が、5
〜30nmであり、前記PVD法により堆積する膜厚
が、20〜100nmである請求項1,3又は4記載の
半導体装置の製造方法。 - 【請求項6】 半導体基板上に配線と、前記配線を含む
前記半導体基板の表面を覆う絶縁膜とを形成し、前記配
線上の前記絶縁膜に開口され前記配線の表面に達する接
続用開口部と、前記接続用開口部を包含し、前記接続用
開口部よりも幅が広くて浅い配線溝を前記絶縁膜中に形
成し、前記接続用開口部及び前記配線溝を含む開口部に
上層のCuと下地とを密着させるためのCuの下地密着
層、Cuからなる下地種付け層を順に堆積し、さらに、
電気化学的成膜法によりCuからなるECD薄膜を堆積
する半導体装置の製造方法であって、前記下地種付け層
を、少なくとも、下から順にPVD法によるCuからな
る第1下地種付け層とCVD法によるCuからなる第2
下地種付け層とを堆積することにより形成し、前記第2
下地種付け層を堆積した時点において、少なくとも前記
開口部を構成する前記接続用開口部が、完全にCuによ
り埋め込まれることを特徴とする半導体装置の製造方
法。 - 【請求項7】 前記第1下地種付け層を堆積した後に、
前記第1下地種付け層を覆う金属薄膜を堆積し、さら
に、前記金属薄膜を覆って前記第2下地種付け層を堆積
する請求項6記載の半導体装置の製造方法。 - 【請求項8】 前記金属薄膜は、島状に堆積し、平均膜
厚が2〜3nmである請求項7記載の半導体装置の製造
方法。
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