JP3517579B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP3517579B2 JP3517579B2 JP03074998A JP3074998A JP3517579B2 JP 3517579 B2 JP3517579 B2 JP 3517579B2 JP 03074998 A JP03074998 A JP 03074998A JP 3074998 A JP3074998 A JP 3074998A JP 3517579 B2 JP3517579 B2 JP 3517579B2
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Description
【０００１】
【発明の属する技術分野】本発明は、命令が格納されて
いるメモリから命令を読み出して実行するマイクロプロ
セッサに関する。
いるメモリから命令を読み出して実行するマイクロプロ
セッサに関する。
【０００２】
【従来の技術】近年のＬＳＩ技術の発達によって、メモ
リの大容量化が進んでおり、それに伴って、広いアドレ
ス空間を取り扱うことができる新型のマイクロプロセッ
サが開発されている。この開発の際には、狭いアドレス
空間を取り扱うことしかできない旧型のマイクロプロセ
ッサをベースに用い、広いアドレス空間を表すアドレス
データの上位桁用のレジスタを新たに設けて、狭いアド
レス空間を拡張することが一般的に行われている。
リの大容量化が進んでおり、それに伴って、広いアドレ
ス空間を取り扱うことができる新型のマイクロプロセッ
サが開発されている。この開発の際には、狭いアドレス
空間を取り扱うことしかできない旧型のマイクロプロセ
ッサをベースに用い、広いアドレス空間を表すアドレス
データの上位桁用のレジスタを新たに設けて、狭いアド
レス空間を拡張することが一般的に行われている。
【０００３】図１は、旧型のマイクロプロセッサに備え
られているレジスタセット（Ａ）、および新型マイクロ
プロセッサに備えられているレジスタセット（Ｂ）の一
例を示す図である。旧型のマイクロプロセッサには、プ
ログラムカウンタ１１、汎用ＤＥレジスタ１２、汎用Ｈ
Ｌレジスタ１３およびスタックポインタ１４といったレ
ジスタが備えられている。これらのレジスタそれぞれは
１６ビットのビット幅を有しており、この旧型のマイク
ロプロセッサが取り扱うことができるアドレスは１６進
数表示で００００ｈ番地からＦＦＦＦｈ番地までのアド
レスである。以下、最後に「ｈ」が付された数字は１６
進数表示であるものとする。
られているレジスタセット（Ａ）、および新型マイクロ
プロセッサに備えられているレジスタセット（Ｂ）の一
例を示す図である。旧型のマイクロプロセッサには、プ
ログラムカウンタ１１、汎用ＤＥレジスタ１２、汎用Ｈ
Ｌレジスタ１３およびスタックポインタ１４といったレ
ジスタが備えられている。これらのレジスタそれぞれは
１６ビットのビット幅を有しており、この旧型のマイク
ロプロセッサが取り扱うことができるアドレスは１６進
数表示で００００ｈ番地からＦＦＦＦｈ番地までのアド
レスである。以下、最後に「ｈ」が付された数字は１６
進数表示であるものとする。
【０００４】新型のマイクロプロセッサにも、それぞれ
１６ビットのビット幅を有するプログラムカウンタ１
５、汎用ＤＥレジスタ１６、汎用ＨＬレジスタ１７およ
びスタックポインタ１８が備えられており、更に、それ
ぞれ８ビットのビット幅を有するＰＰＣレジスタ１９、
ＺＰレジスタ２０およびＸＰレジスタ２１が備えられて
いる。ＰＰＣレジスタ１９およびプログラムカウンタ１
５は、両者が組み合わされた１つのレジスタとして用い
られる。また、ＺＰレジスタ２０およびＸＰレジスタ２
１のうちのいずれか一方が選択されて、汎用ＤＥレジス
タ１６、汎用ＨＬレジスタ１７およびスタックポインタ
１８それぞれと組み合わされて用いられる。これによっ
て、新型のマイクロプロセッサが取り扱うことができる
アドレスは、００００００ｈ番地からＦＦＦＦＦＦｈ番
地までのアドレスとなり、旧型のマイクロプロセッサが
取り扱うことができるアドレス空間を１ページと考える
と、新型のマイクロプロセッサが取り扱うことができる
アドレス空間は、２５６ページ分のアドレス空間となっ
ている。以下では、アドレス空間およびメモリがそのよ
うなページを有するものとして説明する。ＺＰレジスタ
２０等は、アドレス空間およびメモリが有するページを
示すデータが格納されるページレジスタとして用いられ
る。
１６ビットのビット幅を有するプログラムカウンタ１
５、汎用ＤＥレジスタ１６、汎用ＨＬレジスタ１７およ
びスタックポインタ１８が備えられており、更に、それ
ぞれ８ビットのビット幅を有するＰＰＣレジスタ１９、
ＺＰレジスタ２０およびＸＰレジスタ２１が備えられて
いる。ＰＰＣレジスタ１９およびプログラムカウンタ１
５は、両者が組み合わされた１つのレジスタとして用い
られる。また、ＺＰレジスタ２０およびＸＰレジスタ２
１のうちのいずれか一方が選択されて、汎用ＤＥレジス
タ１６、汎用ＨＬレジスタ１７およびスタックポインタ
１８それぞれと組み合わされて用いられる。これによっ
て、新型のマイクロプロセッサが取り扱うことができる
アドレスは、００００００ｈ番地からＦＦＦＦＦＦｈ番
地までのアドレスとなり、旧型のマイクロプロセッサが
取り扱うことができるアドレス空間を１ページと考える
と、新型のマイクロプロセッサが取り扱うことができる
アドレス空間は、２５６ページ分のアドレス空間となっ
ている。以下では、アドレス空間およびメモリがそのよ
うなページを有するものとして説明する。ＺＰレジスタ
２０等は、アドレス空間およびメモリが有するページを
示すデータが格納されるページレジスタとして用いられ
る。
【０００５】
【発明が解決しようとする課題】ところで、旧型のマイ
クロプロセッサ用に作成されたソフトウェアの蓄積は大
きく、このため、アドレス空間が拡張された新型のマイ
クロプロセッサが、これらのソフトウェアをそのまま利
用することができる、いわゆる互換性を有するマイクロ
プロセッサであることが望ましい。新型のマイクロプロ
セッサがこのような互換性を有するためには、アセンブ
ラ言語の文字列や機械語の命令コードといった、旧型の
マイクロプロセッサ上で使用されている命令表記が、新
型のマイクロプロセッサ上でそのまま使用されるととも
に、新型のマイクロプロセッサ上でそれらの命令表記に
応じて実行される命令内容が、旧型のマイクロプロセッ
サ上でそれらの命令表記に応じて実行されている命令内
容と矛盾しないことが必要である。
クロプロセッサ用に作成されたソフトウェアの蓄積は大
きく、このため、アドレス空間が拡張された新型のマイ
クロプロセッサが、これらのソフトウェアをそのまま利
用することができる、いわゆる互換性を有するマイクロ
プロセッサであることが望ましい。新型のマイクロプロ
セッサがこのような互換性を有するためには、アセンブ
ラ言語の文字列や機械語の命令コードといった、旧型の
マイクロプロセッサ上で使用されている命令表記が、新
型のマイクロプロセッサ上でそのまま使用されるととも
に、新型のマイクロプロセッサ上でそれらの命令表記に
応じて実行される命令内容が、旧型のマイクロプロセッ
サ上でそれらの命令表記に応じて実行されている命令内
容と矛盾しないことが必要である。
【０００６】従来より、このような互換性を有する新型
のマイクロプロセッサとして、旧型のマイクロプロセッ
サ上で使用されている命令表記および命令内容をそのま
ま使用するとともに、ページレジスタに格納されるデー
タを直接指定するための命令表記および命令内容が新た
に用意された第１のマイクロプロセッサが知られてい
る。このマイクロプロセッサでは、新たな命令表記とし
て、例えば、「ＬＤ ＺＰ，Ａ」という文字列およびそ
の文字列に対応する命令コードが用意され、その命令表
記が、「アキュムレータに格納されているデータと同じ
データをＺＰレジスタに格納する」という命令内容を表
すものとして実行される。
のマイクロプロセッサとして、旧型のマイクロプロセッ
サ上で使用されている命令表記および命令内容をそのま
ま使用するとともに、ページレジスタに格納されるデー
タを直接指定するための命令表記および命令内容が新た
に用意された第１のマイクロプロセッサが知られてい
る。このマイクロプロセッサでは、新たな命令表記とし
て、例えば、「ＬＤ ＺＰ，Ａ」という文字列およびそ
の文字列に対応する命令コードが用意され、その命令表
記が、「アキュムレータに格納されているデータと同じ
データをＺＰレジスタに格納する」という命令内容を表
すものとして実行される。
【０００７】しかし、このような新たな命令表記として
用意される機械語の命令コードは、短いバイトを有する
命令コードが、旧型のマイクロプロセッサ用の命令表記
としてほとんど使用済みであるために、長いバイト長を
有する命令コードとなる。その結果、機械語のプログラ
ムの大きさが大きくなりがちで、実効速度が低下しがち
であるという問題がある。プログラム内では、一般に、
演算結果を用いてページを指定することがしばしば行わ
れるが、この場合には、長いバイト長を有する命令コー
ドの使用頻度が増加して、この問題点が特に顕著にな
る。また、この第１のマイクロプロセッサでは、用意さ
れる新たな命令コードの数が多く、命令コードをデコー
ドするための回路が大きくなるという問題もある。
用意される機械語の命令コードは、短いバイトを有する
命令コードが、旧型のマイクロプロセッサ用の命令表記
としてほとんど使用済みであるために、長いバイト長を
有する命令コードとなる。その結果、機械語のプログラ
ムの大きさが大きくなりがちで、実効速度が低下しがち
であるという問題がある。プログラム内では、一般に、
演算結果を用いてページを指定することがしばしば行わ
れるが、この場合には、長いバイト長を有する命令コー
ドの使用頻度が増加して、この問題点が特に顕著にな
る。また、この第１のマイクロプロセッサでは、用意さ
れる新たな命令コードの数が多く、命令コードをデコー
ドするための回路が大きくなるという問題もある。
【０００８】新型のマイクロプロセッサとして、旧型の
マイクロプロセッサ上で使用されている命令表記をその
まま使用し、「ＬＤ Ａ，Ａ」等といった、旧型のマイ
クロプロセッサにおいて、命令の実行前後で内部状態が
維持される無意味命令を表す命令表記として用いられて
いる命令表記を、例えば「ＺＰレジスタに格納されてい
るデータを、アクセス可能なページを指定するデータと
して用いる」等という、有意な命令を表す命令表記とし
て用いる第２のマイクロプロセッサも知られている。
マイクロプロセッサ上で使用されている命令表記をその
まま使用し、「ＬＤ Ａ，Ａ」等といった、旧型のマイ
クロプロセッサにおいて、命令の実行前後で内部状態が
維持される無意味命令を表す命令表記として用いられて
いる命令表記を、例えば「ＺＰレジスタに格納されてい
るデータを、アクセス可能なページを指定するデータと
して用いる」等という、有意な命令を表す命令表記とし
て用いる第２のマイクロプロセッサも知られている。
【０００９】しかし、この第２のマイクロプロセッサで
は、旧型のマイクロプロセッサ用に作成されたプログラ
ムをサブルーチンとして用いた場合に、このプログラム
の作成時には、無意味命令として実行されることが期待
されていた命令が有意な命令として実行されてしまって
動作異常を生じるおそれがあるという問題がある。本発
明は、上記事情に鑑み、旧型のマイクロプロセッサのア
ドレス空間が拡張された広いアドレス空間を有し、旧型
のマイクロプロセッサ用のソフトウェアがそのまま利用
できるマイクロプロセッサを提供することを目的とす
る。
は、旧型のマイクロプロセッサ用に作成されたプログラ
ムをサブルーチンとして用いた場合に、このプログラム
の作成時には、無意味命令として実行されることが期待
されていた命令が有意な命令として実行されてしまって
動作異常を生じるおそれがあるという問題がある。本発
明は、上記事情に鑑み、旧型のマイクロプロセッサのア
ドレス空間が拡張された広いアドレス空間を有し、旧型
のマイクロプロセッサ用のソフトウェアがそのまま利用
できるマイクロプロセッサを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のマイクロプロセッサは、複数の命令が格納されるメ
モリから命令を読み出して実行するマイクロプロセッサ
において、上記メモリのページをあらわすデータが格納
される、各所定の命令に対応して備えられた１つ以上の
ページレジスタと、ページレジスタに対応付けられた各
所定の命令とは異なる所定の命令が対応付けられてなる
アキュムレータと、上記１つ以上のページレジスタおよ
びアキュムレータのうちのいずれか１つを選択し、選択
したページレジスタに格納されているデータ、もしくは
選択したアキュムレータの、ページレジスタのビット幅
と同一ビット幅を有する全域若しくは一部領域に格納さ
れているデータを、上記メモリの、アクセス可能なペー
ジを指定するデータとして出力するページ指定回路と、
実行しようとする命令を解釈する命令解釈部とを備え、
命令解釈部が、命令解釈部で解釈した命令が上記１つ以
上のページレジスタのうちのいずれか、あるいはアキュ
ムレータに対応付けられた命令であったときに、ページ
指定回路に、その解釈した命令に対応付けられているペ
ージレジスタ、あるいはアキュムレータを選択させるも
のであることを特徴とする。
明のマイクロプロセッサは、複数の命令が格納されるメ
モリから命令を読み出して実行するマイクロプロセッサ
において、上記メモリのページをあらわすデータが格納
される、各所定の命令に対応して備えられた１つ以上の
ページレジスタと、ページレジスタに対応付けられた各
所定の命令とは異なる所定の命令が対応付けられてなる
アキュムレータと、上記１つ以上のページレジスタおよ
びアキュムレータのうちのいずれか１つを選択し、選択
したページレジスタに格納されているデータ、もしくは
選択したアキュムレータの、ページレジスタのビット幅
と同一ビット幅を有する全域若しくは一部領域に格納さ
れているデータを、上記メモリの、アクセス可能なペー
ジを指定するデータとして出力するページ指定回路と、
実行しようとする命令を解釈する命令解釈部とを備え、
命令解釈部が、命令解釈部で解釈した命令が上記１つ以
上のページレジスタのうちのいずれか、あるいはアキュ
ムレータに対応付けられた命令であったときに、ページ
指定回路に、その解釈した命令に対応付けられているペ
ージレジスタ、あるいはアキュムレータを選択させるも
のであることを特徴とする。
【００１１】本発明のマイクロプロセッサは、上記メモ
リの、実行しようとする命令が格納されているアドレス
が所定の領域内のアドレスであるか否かを判定する判定
回路を備え、上記命令解釈部が、上記判定回路によっ
て、上記所定の領域外のアドレスであると判定され、か
つ、命令解釈部によって解釈した命令が上記アキュムレ
ータに対応付けられた命令である場合に、上記ページ指
定回路にアキュムレータを選択させるものであることが
望ましい。
リの、実行しようとする命令が格納されているアドレス
が所定の領域内のアドレスであるか否かを判定する判定
回路を備え、上記命令解釈部が、上記判定回路によっ
て、上記所定の領域外のアドレスであると判定され、か
つ、命令解釈部によって解釈した命令が上記アキュムレ
ータに対応付けられた命令である場合に、上記ページ指
定回路にアキュムレータを選択させるものであることが
望ましい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図２は、本発明のマイクロプロセッサの一実
施例を示す図である。このマイクロプロセッサ１００
は、命令が格納されるメモリ１１０に、外部バス１１２
を介して接続されており、このメモリ１１０は、旧型の
マイクロプロセッサ用に作成されたプログラムが格納さ
れる、００００００ｈ番地から００ＦＦＦＦｈ番地まで
の２の１６乗ビットの互換領域１１１を含む、２の２４
乗ビットのアドレス空間を有する。
説明する。図２は、本発明のマイクロプロセッサの一実
施例を示す図である。このマイクロプロセッサ１００
は、命令が格納されるメモリ１１０に、外部バス１１２
を介して接続されており、このメモリ１１０は、旧型の
マイクロプロセッサ用に作成されたプログラムが格納さ
れる、００００００ｈ番地から００ＦＦＦＦｈ番地まで
の２の１６乗ビットの互換領域１１１を含む、２の２４
乗ビットのアドレス空間を有する。
【００１３】また、図２に示すマイクロプロセッサ１０
０には、それぞれ１６ビットのビット幅を有するプログ
ラムカウンタ１２１、汎用ＤＥレジスタ１２２、汎用Ｈ
Ｌレジスタ１２３およびスタックポインタ１２４が備え
られており、バス１３０を介してデータがこれらのレジ
スタに格納され、これらのレジスタから取出される。ま
た、このマイクロプロセッサ１００には、それぞれ８ビ
ットのビット幅を有するアキュムレータ１２５、ＰＰＣ
レジスタ１２６、ＺＰレジスタ１２７およびＸＰレジス
タ１２８が備えられており、これらのレジスタのデータ
も、バス１３０を介して格納され取出される。ＰＰＣレ
ジスタ１２６は、プログラムカウンタ１２１とともに用
いられるレジスタであり、メモリ１１０の、実行しよう
とする命令が格納されているページを示すデータが格納
される。ＺＰレジスタ１２７は汎用ＤＥレジスタ１２
２、汎用ＨＬレジスタ１２３およびスタックポインタ１
２４それぞれとともに用いられるページレジスタであ
り、メモリ１１０のページを示すデータが格納される。
ＸＰレジスタ１２８は、ＺＰレジスタ１２７と同様のペ
ージレジスタである。
０には、それぞれ１６ビットのビット幅を有するプログ
ラムカウンタ１２１、汎用ＤＥレジスタ１２２、汎用Ｈ
Ｌレジスタ１２３およびスタックポインタ１２４が備え
られており、バス１３０を介してデータがこれらのレジ
スタに格納され、これらのレジスタから取出される。ま
た、このマイクロプロセッサ１００には、それぞれ８ビ
ットのビット幅を有するアキュムレータ１２５、ＰＰＣ
レジスタ１２６、ＺＰレジスタ１２７およびＸＰレジス
タ１２８が備えられており、これらのレジスタのデータ
も、バス１３０を介して格納され取出される。ＰＰＣレ
ジスタ１２６は、プログラムカウンタ１２１とともに用
いられるレジスタであり、メモリ１１０の、実行しよう
とする命令が格納されているページを示すデータが格納
される。ＺＰレジスタ１２７は汎用ＤＥレジスタ１２
２、汎用ＨＬレジスタ１２３およびスタックポインタ１
２４それぞれとともに用いられるページレジスタであ
り、メモリ１１０のページを示すデータが格納される。
ＸＰレジスタ１２８は、ＺＰレジスタ１２７と同様のペ
ージレジスタである。
【００１４】また、このマイクロプロセッサ１００に
は、命令解釈実行回路１４０と、アクセス回路１７０が
備えられており、命令解釈実行回路１４０によって、メ
モリ１１０の、ＰＰＣレジスタ１２６およびプログラム
カウンタ１２１に格納されているデータが示すアドレス
に格納されている命令が、アクセス回路１７０及び外部
バス１１２を介して読み込まれ、読み込まれた命令が解
釈され実行されて、外部バス１１２等を介したメモリ１
１０のアクセスや、バス１３０を介した各種データの格
納・取出・演算が行われる。この命令解釈実行回路１４
０が解釈することができる命令表記は、旧型のマイクロ
プロセッサにおいて用いられている命令表記であり、こ
れらの命令表記には、短いバイト長を有する命令コード
が対応する。また、「ＬＤ Ｄ，Ｄ」という命令表記で
表される命令に対してＺＰレジスタ１２７が対応付けら
れており、「ＬＤ Ｅ，Ｅ」という命令表記で表される
命令に対してＸＰレジスタ１２８が対応付けられてお
り、「ＬＤ Ａ，Ａ」という命令表記で表される命令に
対してアキュムレータ１２５が対応付けられている。命
令解釈実行回路１４０において、「ＬＤ Ｄ，Ｄ」等と
いう命令表記で表される命令が実行されると、それらの
命令に対応付けられているページレジスタあるいはアキ
ュムレータを示す信号が生成される。
は、命令解釈実行回路１４０と、アクセス回路１７０が
備えられており、命令解釈実行回路１４０によって、メ
モリ１１０の、ＰＰＣレジスタ１２６およびプログラム
カウンタ１２１に格納されているデータが示すアドレス
に格納されている命令が、アクセス回路１７０及び外部
バス１１２を介して読み込まれ、読み込まれた命令が解
釈され実行されて、外部バス１１２等を介したメモリ１
１０のアクセスや、バス１３０を介した各種データの格
納・取出・演算が行われる。この命令解釈実行回路１４
０が解釈することができる命令表記は、旧型のマイクロ
プロセッサにおいて用いられている命令表記であり、こ
れらの命令表記には、短いバイト長を有する命令コード
が対応する。また、「ＬＤ Ｄ，Ｄ」という命令表記で
表される命令に対してＺＰレジスタ１２７が対応付けら
れており、「ＬＤ Ｅ，Ｅ」という命令表記で表される
命令に対してＸＰレジスタ１２８が対応付けられてお
り、「ＬＤ Ａ，Ａ」という命令表記で表される命令に
対してアキュムレータ１２５が対応付けられている。命
令解釈実行回路１４０において、「ＬＤ Ｄ，Ｄ」等と
いう命令表記で表される命令が実行されると、それらの
命令に対応付けられているページレジスタあるいはアキ
ュムレータを示す信号が生成される。
【００１５】また、このマイクロプロセッサ１００に
は、判定回路１５０が備えられており、判定回路１５０
によって、ＰＰＣレジスタ１２６に格納されているデー
タの値が「００ｈ」であるか否かが判定され、これによ
って、命令解釈実行回路１４０がメモリ１１０から読み
込んだ命令が格納されていたアドレスが互換領域内のア
ドレスであるか否かが判定される。この判定結果は、命
令解釈実行回路１４０に入力される。
は、判定回路１５０が備えられており、判定回路１５０
によって、ＰＰＣレジスタ１２６に格納されているデー
タの値が「００ｈ」であるか否かが判定され、これによ
って、命令解釈実行回路１４０がメモリ１１０から読み
込んだ命令が格納されていたアドレスが互換領域内のア
ドレスであるか否かが判定される。この判定結果は、命
令解釈実行回路１４０に入力される。
【００１６】また、このマイクロプロセッサ１００に
は、本発明にいうページ指定回路に相当するマルチプレ
クサ１６０が備えられており、このマルチプレクサ１６
０には、判定回路１５０によって、メモリ１１０から読
み込んだ命令が格納されていたアドレスが互換領域外の
アドレスであると判定された場合に、命令解釈実行回路
１４０によって生成された、ページレジスタあるいはア
キュムレータを示す信号が入力される。また、このマル
チプレクサ１６０には、ＺＰレジスタ１２７、ＸＰレジ
スタ１２８およびアキュムレータ１２５が接続されてお
り、マルチプレクサ１６０は、命令解釈実行回路１４０
によって生成された信号に従って、ＺＰレジスタ１２
７、ＸＰレジスタ１２８およびアキュムレータ１２５の
うちのいずれか１つを選択し、選択したページレジスタ
若しくはアキュムレータに格納されているデータを、ア
クセス回路１７０および外部バス１１２を介してメモリ
１１０のアドレス線の上位８ビット分に出力する。これ
によって、メモリ１１０の、命令解釈実行回路１４０に
よるアクセスが可能なページが指定されることとなる。
は、本発明にいうページ指定回路に相当するマルチプレ
クサ１６０が備えられており、このマルチプレクサ１６
０には、判定回路１５０によって、メモリ１１０から読
み込んだ命令が格納されていたアドレスが互換領域外の
アドレスであると判定された場合に、命令解釈実行回路
１４０によって生成された、ページレジスタあるいはア
キュムレータを示す信号が入力される。また、このマル
チプレクサ１６０には、ＺＰレジスタ１２７、ＸＰレジ
スタ１２８およびアキュムレータ１２５が接続されてお
り、マルチプレクサ１６０は、命令解釈実行回路１４０
によって生成された信号に従って、ＺＰレジスタ１２
７、ＸＰレジスタ１２８およびアキュムレータ１２５の
うちのいずれか１つを選択し、選択したページレジスタ
若しくはアキュムレータに格納されているデータを、ア
クセス回路１７０および外部バス１１２を介してメモリ
１１０のアドレス線の上位８ビット分に出力する。これ
によって、メモリ１１０の、命令解釈実行回路１４０に
よるアクセスが可能なページが指定されることとなる。
【００１７】図３は、本実施形態において命令が実行さ
れる様子を示す図である。図３には、図２に示すメモリ
１１０が有するアドレス空間が示されており、上述した
ように、００００００ｈ番地から００ＦＦＦＦｈ番地ま
でが互換領域１１１である。この互換領域１１１内に
は、旧型のマイクロプロセッサ用に作成されたサブルー
チンプログラム「＿ＳＵＢ」が格納されており、互換領
域１１１を除くアドレス空間には、サブルーチンプログ
ラム「＿ＳＵＢ」を利用する、新たに作成されたプログ
ラムが格納されている。これらのプログラムを構成して
いる各命令の命令表記は、全て、旧型のマイクロプロセ
ッサにおいて用いられている命令表記であり、これらの
命令表記に対応する命令コードは、短いバイト長を有す
る命令コードである。
れる様子を示す図である。図３には、図２に示すメモリ
１１０が有するアドレス空間が示されており、上述した
ように、００００００ｈ番地から００ＦＦＦＦｈ番地ま
でが互換領域１１１である。この互換領域１１１内に
は、旧型のマイクロプロセッサ用に作成されたサブルー
チンプログラム「＿ＳＵＢ」が格納されており、互換領
域１１１を除くアドレス空間には、サブルーチンプログ
ラム「＿ＳＵＢ」を利用する、新たに作成されたプログ
ラムが格納されている。これらのプログラムを構成して
いる各命令の命令表記は、全て、旧型のマイクロプロセ
ッサにおいて用いられている命令表記であり、これらの
命令表記に対応する命令コードは、短いバイト長を有す
る命令コードである。
【００１８】「ＬＤ Ｄ，Ｄ」なる表記で表される命令
２０１から実行が開始され、この命令２０１は互換領域
１１１外に格納されているので、図２に示すマルチプレ
クサ１６０によって、ＺＰレジスタが選択される。次
に、「ＬＤ ＺＰ，０１ｈ」なる表記で表される命令２
０２が実行されてＺＰレジスタに値「０１ｈ」が格納さ
れることにより、図２に示すメモリ１１０のアドレス線
の上位８ビット分に値「０１ｈ」が出力され、値「０１
ｈ」が示すページが、アクセス可能なページとして指定
される。
２０１から実行が開始され、この命令２０１は互換領域
１１１外に格納されているので、図２に示すマルチプレ
クサ１６０によって、ＺＰレジスタが選択される。次
に、「ＬＤ ＺＰ，０１ｈ」なる表記で表される命令２
０２が実行されてＺＰレジスタに値「０１ｈ」が格納さ
れることにより、図２に示すメモリ１１０のアドレス線
の上位８ビット分に値「０１ｈ」が出力され、値「０１
ｈ」が示すページが、アクセス可能なページとして指定
される。
【００１９】次に、「ＬＤ ＨＬ，８０００ｈ」なる表
記で表される命令２０３が実行されて汎用ＨＬレジスタ
に値「８０００ｈ」が格納され、「ＣＡＬＬ ＿ＳＵ
Ｂ」なる表記で表される命令２０４が実行されて、プロ
グラムの流れが、互換領域１１１内に格納されているサ
ブルーチンプログラム「＿ＳＵＢ」に移り、「ＬＤ
Ａ，Ａ」なる表記で表される命令２０５が実行される。
この命令２０５は、互換領域１１１内に格納されている
ので、命令２０５は無意味命令として実行され、図２に
示すマルチプレクサ１６０によるＺＰレジスタの選択お
よびページ指定は維持される。
記で表される命令２０３が実行されて汎用ＨＬレジスタ
に値「８０００ｈ」が格納され、「ＣＡＬＬ ＿ＳＵ
Ｂ」なる表記で表される命令２０４が実行されて、プロ
グラムの流れが、互換領域１１１内に格納されているサ
ブルーチンプログラム「＿ＳＵＢ」に移り、「ＬＤ
Ａ，Ａ」なる表記で表される命令２０５が実行される。
この命令２０５は、互換領域１１１内に格納されている
ので、命令２０５は無意味命令として実行され、図２に
示すマルチプレクサ１６０によるＺＰレジスタの選択お
よびページ指定は維持される。
【００２０】その後、「ＲＥＴ」なる表記で表される命
令２０６が実行されてプログラムの流れがリターンし、
「ＪＰ（ＨＬ）」なる表記で表される命令２０７が実行
される。命令２０１および命令２０２が実行されて指定
されたページは、サブルーチンの実行を経た後も維持さ
れており、命令２０７が実行されると、ＺＰレジスタお
よび汎用ＨＬレジスタに格納されている値が示す０１８
０００番地にプログラムの流れがジャンプする。このよ
うに、本実施形態のマイクロプロセッサによれば、旧型
のマイクロプロセッサ用に作成されたプログラムをサブ
ルーチンとして有効に利用することができる。
令２０６が実行されてプログラムの流れがリターンし、
「ＪＰ（ＨＬ）」なる表記で表される命令２０７が実行
される。命令２０１および命令２０２が実行されて指定
されたページは、サブルーチンの実行を経た後も維持さ
れており、命令２０７が実行されると、ＺＰレジスタお
よび汎用ＨＬレジスタに格納されている値が示す０１８
０００番地にプログラムの流れがジャンプする。このよ
うに、本実施形態のマイクロプロセッサによれば、旧型
のマイクロプロセッサ用に作成されたプログラムをサブ
ルーチンとして有効に利用することができる。
【００２１】次に、「ＬＤ ＤＥ，Ｆ０００ｈ」なる表
記で表される命令２０８が実行されて汎用ＤＥレジスタ
に値「Ｆ０００ｈ」が格納され、「ＡＤＤ ＨＬ，Ｄ
Ｅ」なる表記で表される命令２０９が実行されて、汎用
ＨＬレジスタに格納されている値「８０００ｈ」に、汎
用ＤＥレジスタに格納されている値「Ｆ０００ｈ」が足
され、その計算結果を示す値「７０００ｈ」が汎用ＨＬ
レジスタに格納される。次に「ＡＤＣ Ａ，１０ｈ」な
る表記で表される命令２１０が実行されて、命令２０９
によって生じたキャリーと値「１０ｈ」が足された値
「１１ｈ」がアキュムレータに格納される。
記で表される命令２０８が実行されて汎用ＤＥレジスタ
に値「Ｆ０００ｈ」が格納され、「ＡＤＤ ＨＬ，Ｄ
Ｅ」なる表記で表される命令２０９が実行されて、汎用
ＨＬレジスタに格納されている値「８０００ｈ」に、汎
用ＤＥレジスタに格納されている値「Ｆ０００ｈ」が足
され、その計算結果を示す値「７０００ｈ」が汎用ＨＬ
レジスタに格納される。次に「ＡＤＣ Ａ，１０ｈ」な
る表記で表される命令２１０が実行されて、命令２０９
によって生じたキャリーと値「１０ｈ」が足された値
「１１ｈ」がアキュムレータに格納される。
【００２２】次に、命令２０５の命令表記と同一の「Ｌ
Ｄ Ａ，Ａ」なる表記で表される命令２１１が実行され
る。この命令２１１は、互換領域１１１外に格納されて
いるので、図２に示すマルチプレクサ１６０によって、
アキュムレータが選択され、メモリ１１０のアドレス線
の上位８ビット分に、アキュムレータに格納されている
値「１１ｈ」が出力される。次に、命令２０７の命令表
記と同一の「ＪＰ（ＨＬ）」なる表記で表される命令２
１２が実行され、ここでは、アキュムレータに格納され
ている値「１１ｈ」によってページが指定されているの
で、プログラムの流れは、１１７０００ｈ番地にジャン
プする。このように、本実施形態のマイクロプロセッサ
によれば、演算結果を用いてページを指定する場合であ
っても、短いバイト長を有する命令コードだけでページ
指定を行うことができる。
Ｄ Ａ，Ａ」なる表記で表される命令２１１が実行され
る。この命令２１１は、互換領域１１１外に格納されて
いるので、図２に示すマルチプレクサ１６０によって、
アキュムレータが選択され、メモリ１１０のアドレス線
の上位８ビット分に、アキュムレータに格納されている
値「１１ｈ」が出力される。次に、命令２０７の命令表
記と同一の「ＪＰ（ＨＬ）」なる表記で表される命令２
１２が実行され、ここでは、アキュムレータに格納され
ている値「１１ｈ」によってページが指定されているの
で、プログラムの流れは、１１７０００ｈ番地にジャン
プする。このように、本実施形態のマイクロプロセッサ
によれば、演算結果を用いてページを指定する場合であ
っても、短いバイト長を有する命令コードだけでページ
指定を行うことができる。
【００２３】なお、本実施形態における互換領域は００
００００ｈ番地から００ＦＦＦＦｈ番地までの領域であ
るが、本発明にいう所定の領域は、アドレス空間上の他
の領域であっても良い。また、本実施形態では、マルチ
プレクサによって、ページレジスタ若しくはアキュムレ
ータが選択されるが、本発明にいうページ指定回路は、
ＨレジスタやＬレジスタ等も含まれるレジスタ群からレ
ジスタを選択するものであっても良い。
００００ｈ番地から００ＦＦＦＦｈ番地までの領域であ
るが、本発明にいう所定の領域は、アドレス空間上の他
の領域であっても良い。また、本実施形態では、マルチ
プレクサによって、ページレジスタ若しくはアキュムレ
ータが選択されるが、本発明にいうページ指定回路は、
ＨレジスタやＬレジスタ等も含まれるレジスタ群からレ
ジスタを選択するものであっても良い。
【００２４】また、本実施形態では、アキュムレータの
ビット幅とページレジスタのビット幅とは同じビット幅
であるが、本発明にいうアキュムレータはページレジス
タのビット幅よりも大きいビット幅を有するものであっ
ても良く、この場合には、アキュムレータの一部の領域
に格納されているデータが、ページを指定するデータと
して用いられる。
ビット幅とページレジスタのビット幅とは同じビット幅
であるが、本発明にいうアキュムレータはページレジス
タのビット幅よりも大きいビット幅を有するものであっ
ても良く、この場合には、アキュムレータの一部の領域
に格納されているデータが、ページを指定するデータと
して用いられる。
【００２５】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、旧型のマイクロプロセッサのアドレス空
間が拡張された広いアドレス空間を有しており、本発明
のマイクロプロセッサによれば、旧型のマイクロプロセ
ッサ用のソフトウェアがそのまま利用できる。
プロセッサは、旧型のマイクロプロセッサのアドレス空
間が拡張された広いアドレス空間を有しており、本発明
のマイクロプロセッサによれば、旧型のマイクロプロセ
ッサ用のソフトウェアがそのまま利用できる。
【図１】旧型のマイクロプロセッサに備えられているレ
ジスタセット（Ａ）、および新型マイクロプロセッサに
備えられているレジスタセット（Ｂ）の一例を示す図で
ある。
ジスタセット（Ａ）、および新型マイクロプロセッサに
備えられているレジスタセット（Ｂ）の一例を示す図で
ある。
【図２】本発明のマイクロプロセッサの一実施例を示す
図である。
図である。
【図３】本実施形態において命令が実行される様子を示
す図である。
す図である。
１００ マイクロプロセッサ
１１０ メモリ
１１１ 互換領域
１２５ アキュムレータ
１２６ ＰＰＣレジスタ
１２７ ＺＰレジスタ
１２８ ＸＰレジスタ
１４０ 命令解釈実行回路
１５０ 判定回路
１６０ マルチプレクサ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−290549（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/36
G06F 9/40 - 9/42
Claims (2)
- 【請求項１】 複数の命令が格納されるメモリから命令
を読み出して実行するマイクロプロセッサにおいて、 前記メモリのページをあらわすデータが格納される、各
所定の命令に対応して備えられた１つ以上のページレジ
スタと、 前記ページレジスタに対応付けられた各所定の命令とは
異なる所定の命令が対応付けられてなるアキュムレータ
と、 前記１つ以上のページレジスタおよび前記アキュムレー
タのうちのいずれか１つを選択し、選択したページレジ
スタに格納されているデータ、もしくは選択したアキュ
ムレータの、前記ページレジスタのビット幅と同一ビッ
ト幅を有する全域若しくは一部領域に格納されているデ
ータを、前記メモリの、アクセス可能なページを指定す
るデータとして出力するページ指定回路と、 実行しようとする命令を解釈する命令解釈部とを備え、 前記命令解釈部が、該命令解釈部で解釈した命令が前記
１つ以上のページレジスタのうちのいずれか、あるいは
前記アキュムレータに対応付けられた命令であったとき
に、前記ページ指定回路に、該命令に対応付けられてい
るページレジスタ、あるいはアキュムレータを選択させ
るものであることを特徴とするマイクロプロセッサ。 - 【請求項２】 前記メモリの、実行しようとする命令が
格納されているアドレスが所定の領域内のアドレスであ
るか否かを判定する判定回路を備え、 前記命令解釈部が、前記判定回路によって、前記所定の
領域外のアドレスであると判定され、かつ、該命令解釈
部によって解釈した命令が前記アキュムレータに対応付
けられた命令である場合に、前記ページ指定回路にアキ
ュムレータを選択させるものであることを特徴とする請
求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03074998A JP3517579B2 (ja) | 1998-02-13 | 1998-02-13 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03074998A JP3517579B2 (ja) | 1998-02-13 | 1998-02-13 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232099A JPH11232099A (ja) | 1999-08-27 |
| JP3517579B2 true JP3517579B2 (ja) | 2004-04-12 |
Family
ID=12312346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03074998A Expired - Fee Related JP3517579B2 (ja) | 1998-02-13 | 1998-02-13 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3517579B2 (ja) |
-
1998
- 1998-02-13 JP JP03074998A patent/JP3517579B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11232099A (ja) | 1999-08-27 |
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