JP3513996B2 - Solid-state imaging device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、固体撮像装置に関
し、例えば電子スチルカメラなどに使用され、全画素の
瞬時的なリセットが可能でありしかもリセット時のラッ
シュ電流を大幅に低減することができる固体撮像装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device, which is used, for example, in an electronic still camera or the like, and is capable of instantaneously resetting all pixels, and can significantly reduce the rush current at the time of resetting. The present invention relates to a solid-state imaging device.

【０００２】[0002]

【従来の技術】図６は、従来の固体撮像装置の概略の構
成を示し、２次元のイメージセンサの例を示している。
同図の装置は、説明の簡略化のため３行×３列の画素構
成としている。また、図面では各素子の参照符号に添字
が付されているが、説明の簡略化のため同じ種類の素子
を代表して表現する場合には添字は省略することがあ
る。2. Description of the Related Art FIG. 6 shows a schematic structure of a conventional solid-state image pickup device and shows an example of a two-dimensional image sensor.
The device shown in the figure has a pixel configuration of 3 rows × 3 columns for simplification of description. Further, although reference numerals of the respective elements are attached with subscripts in the drawings, the subscripts may be omitted when representing elements of the same type as representatives for simplification of description.

【０００３】図６の装置では各画素としては、増幅型受
光素子の例として静電誘導トランジスタ（ＳＩＴ）を使
用している。すなわち、各画素を構成する静電誘導トラ
ンジスタＱＳ１１，ＱＳ１２，ＱＳ１３，ＱＳ２１，Ｑ
Ｓ２２，ＱＳ２３，ＱＳ３１，ＱＳ３２，ＱＳ３３が３
行×３列のマトリクス状に配置されている。In the device of FIG. 6, each pixel uses an electrostatic induction transistor (SIT) as an example of an amplification type light receiving element. That is, the static induction transistors QS11, QS12, QS13, QS21, Q forming each pixel.
S22, QS23, QS31, QS32, QS33 is 3
They are arranged in a matrix of rows × 3 columns.

【０００４】また、各列の画素を行ごとに順次選択する
ための垂直走査回路ＶＳＲが設けられている。すなわ
ち、マトリクス状に配置された画素のうち各行方向に配
置された静電誘導トランジスタのゲートが共通にそれぞ
れの行ラインＧＶ１，ＧＶ２，ＧＶ３を介して垂直走査
回路ＶＳＲのシフトレジスタの各回路段に接続されてい
る。例えば静電誘導トランジスタＱＳ１１，ＱＳ１２，
ＱＳ１３のゲートは共に行ラインＧＶ１を介して垂直走
査回路ＶＳＲに接続され、各静電誘導トランジスタＱＳ
２１，ＱＳ２２，ＱＳ２３のゲートは行ラインＧＶ２を
介して垂直走査回路ＶＳＲに接続されている。垂直走査
回路ＶＳＲは、初期化信号φＩＮＴＶの印加によって全
回路段がリセットまたはプリセットされて全ての行ライ
ンＧＶ１，ＧＶ２，ＧＶ３を選択状態にすることができ
るのである。Further, a vertical scanning circuit VSR for sequentially selecting pixels in each column row by row is provided. That is, among the pixels arranged in a matrix, the gates of the static induction transistors arranged in the respective row directions are commonly connected to the respective circuit stages of the shift register of the vertical scanning circuit VSR via the respective row lines GV1, GV2, GV3. Has been done. For example, static induction transistors QS11, QS12,
The gates of QS13 are both connected to the vertical scanning circuit VSR via the row line GV1, and each static induction transistor QS is connected.
The gates of 21, QS22 and QS23 are connected to the vertical scanning circuit VSR via the row line GV2. In the vertical scanning circuit VSR, all the circuit stages can be reset or preset by the application of the initialization signal φINTV to bring all the row lines GV1, GV2, GV3 into the selected state.

【０００５】また、各列の画素の静電誘導トランジスタ
のソースはその列の列ラインＬＶ１，ＬＶ２，ＬＶ３に
共通に接続され、各列ラインは定電流源ＣＳＶを介して
所定の電源ＶＥＥに接続されている。各定電流源ＣＳＶ
は各画素からの信号読み出し時に各画素の静電誘導トラ
ンジスタＱＳの負荷となるものである。各画素の静電誘
導トランジスタＱＳのドレインは共通に所定の電源ＶＤ
Ｄに接続されている。各列ラインＬＶ１，ＬＶ２，ＬＶ
３の一端はそれぞれの列ラインをリセットするための垂
直リセット用トランジスタＱＲＳＴＶ１，ＱＲＳＴＶ
２，ＱＲＳＴＶ３を介して接地されている。各々の垂直
リセット用トランジスタには後に説明する垂直読み出し
線用リセット信号φＲＳＴＶが供給されている。The sources of the static induction transistors of the pixels in each column are commonly connected to the column lines LV1, LV2, LV3 in that column, and each column line is connected to a predetermined power source VEE via a constant current source CSV. Has been done. Each constant current source CSV
Is a load on the static induction transistor QS of each pixel when a signal is read from each pixel. The drain of the static induction transistor QS of each pixel is commonly a predetermined power source VD.
Connected to D. Each column line LV1, LV2, LV
One end of 3 is a vertical reset transistor QRSTV1, QRSTV for resetting each column line.
2, grounded via QRSTV3. Each vertical reset transistor is supplied with a vertical read line reset signal φRSTV, which will be described later.

【０００６】各列ラインＬＶ１，ＬＶ２，ＬＶ３の他端
はそれぞれの転送用スイッチＱＴ１，ＱＴ２，ＱＴ３を
介してそれぞれの水平出力用トランジスタＱＨ１，ＱＨ
２，ＱＨ３のドレインに接続されている。各水平出力用
トランジスタのソースは共通の水平出力線ＨＯＵＴに接
続され、該水平出力線ＨＯＵＴは撮像信号を外部に供給
するためのビデオ出力端子に接続されている。また、各
転送用トランジスタＱＴ１，ＱＴ２，ＱＴ３のソースは
それぞれの容量ＣＴ１，ＣＴ２，ＣＴ３を介して接地さ
れている。The other ends of the column lines LV1, LV2, LV3 are respectively connected to horizontal output transistors QH1, QH via transfer switches QT1, QT2, QT3.
2, connected to the drain of QH3. The source of each horizontal output transistor is connected to a common horizontal output line HOUT, and the horizontal output line HOUT is connected to a video output terminal for supplying an image pickup signal to the outside. The sources of the transfer transistors QT1, QT2, QT3 are grounded via the capacitors CT1, CT2, CT3.

【０００７】各列の転送用トランジスタＱＴ１，ＱＴ
２，ＱＴ３のゲートは共通に接続され転送パルスφＴが
供給される。また、水平読み出しトランジスタＱＨ１〜
ＱＨ３のゲートは水平走査回路ＨＳＲの各回路段に接続
されている。水平走査回路ＨＳＲも、前記垂直走査回路
ＶＳＲと同様に、シフトレジスタを備え、該シフトレジ
スタは水平初期化信号φＩＮＴＨにより全回路段のセッ
トまたはリセットが可能なものが使用される。Transfer transistors QT1 and QT in each column
The gates of 2 and QT3 are commonly connected and a transfer pulse φT is supplied. In addition, the horizontal read transistors QH1 to QH1
The gate of QH3 is connected to each circuit stage of the horizontal scanning circuit HSR. Like the vertical scanning circuit VSR, the horizontal scanning circuit HSR also includes a shift register, and the shift register is capable of setting or resetting all circuit stages by the horizontal initialization signal φINTH.

【０００８】図６の固体撮像装置は、例えば電子スチル
カメラに使用された場合には、所定の露光時間の経過後
に、垂直走査回路ＶＳＲに垂直スタート信号φＳＴＶを
加え、かつ垂直シフト用クロック信号φＣＫＶを加える
ことにより、垂直走査回路ＶＳＲのシフトレジスタが順
次前記スタート信号φＳＴＶを各回路段にシフトするよ
う動作する。これによって、各行ラインＧＶ１，ＧＶ
２，ＧＶ３が順次選択される。各静電誘導トランジスタ
ＱＳには入射光に応じた信号電荷が蓄積されており、選
択された行においてはそのゲート電圧に所定の選択電圧
が加えられることによって該静電誘導トランジスタがソ
ースフォロアとして動作し蓄積された電荷に対応する電
圧を各列ラインＬＶに出力する。すなわち、選択された
行の静電誘導トランジスタＱＳからの信号が同時に各垂
直読み出し線ＬＶに出力される。When the solid-state image pickup device of FIG. 6 is used, for example, in an electronic still camera, after a predetermined exposure time elapses, a vertical start signal φSTV is added to the vertical scanning circuit VSR and a vertical shift clock signal φCKV. Is added, the shift register of the vertical scanning circuit VSR operates so as to sequentially shift the start signal φSTV to each circuit stage. As a result, each row line GV1, GV
2 and GV3 are sequentially selected. A signal charge corresponding to incident light is accumulated in each static induction transistor QS, and in the selected row, a predetermined selection voltage is applied to the gate voltage of the static induction transistor, so that the static induction transistor operates as a source follower. Then, a voltage corresponding to the accumulated charges is output to each column line LV. That is, the signals from the static induction transistors QS of the selected row are simultaneously output to each vertical read line LV.

【０００９】そして、このとき転送信号φＴにより各列
の転送トランジスタＱＴを導通させて信号電荷を容量Ｃ
Ｔ１，ＣＴ２，ＣＴ３に充電した後にＱＴを遮断し、垂
直走査回路ＨＳＲにより順次水平読み出しトランジスタ
ＱＨをオンとして各列ごとの信号が水平出力線ＨＯＵＴ
に出力される。Then, at this time, the transfer signal φT causes the transfer transistors QT in each column to become conductive so that the signal charge is stored in the capacitor C.
After charging T1, CT2, and CT3, QT is cut off, and the horizontal scanning transistor QH is sequentially turned on by the vertical scanning circuit HSR to output a signal for each column to the horizontal output line HOUT.
Is output to.

【００１０】ところで、このような固体撮像装置が、例
えば電子スチルカメラに使用された場合には、シャッタ
を押した瞬間に全画素のリセットを行なった後被写体画
像の撮像が行なわれる。図６の固体撮像装置においては
全画素のリセットは次のようにして行なわれる。By the way, when such a solid-state image pickup device is used in, for example, an electronic still camera, a subject image is picked up after resetting all pixels at the moment when the shutter is pressed. In the solid-state imaging device of FIG. 6, resetting of all pixels is performed as follows.

【００１１】すなわち、垂直走査回路ＶＳＲは、シフト
レジスタを含み、初期化信号φＩＮＴＶ、クロック信号
φＣＫＶ、走査開始信号φＳＴＶで制御される。初期化
信号φＩＮＴＶとφＳＴＶをハイにすると垂直走査回路
ＶＳＲの全回路段がプリセットされて全ての行ラインＧ
Ｖ１，ＧＶ２，ＧＶ３がハイになり、全ての画素が選択
状態になる。これに対し、初期化信号φＩＮＴＶをハイ
にし、走査開始信号φＳＴＶをローにすると垂直走査回
路ＶＳＲの各回路段がリセットされ、全画素が非選択状
態になる。初期化信号φＩＮＴＶをローにすると垂直走
査回路ＶＳＲが通常のシフト動作を開始し、スタート信
号φＳＴＶがハイになった時点からクロック信号φＣＫ
Ｖが入るたびに順次各行ラインＧＶ１，ＧＶ２，ＧＶ３
が順次高レベルとなって画素が１行ずつ順次選択され
る。That is, the vertical scanning circuit VSR includes a shift register and is controlled by the initialization signal φINTV, the clock signal φCKV, and the scanning start signal φSTV. When the initialization signals φINTV and φSTV are set high, all the circuit stages of the vertical scanning circuit VSR are preset and all the row lines G
V1, GV2, and GV3 become high, and all the pixels are in the selected state. On the other hand, when the initialization signal φINTV is set to high and the scanning start signal φSTV is set to low, each circuit stage of the vertical scanning circuit VSR is reset and all pixels are in the non-selected state. When the initialization signal φINTV is set to low, the vertical scanning circuit VSR starts the normal shift operation, and the clock signal φCK starts from the time when the start signal φSTV becomes high.
Each time V is entered, each row line GV1, GV2, GV3
Sequentially becomes high level, and pixels are sequentially selected row by row.

【００１２】そして、図６の固体撮像装置において全画
素のリセットを行なうためには、まず垂直読み出し専用
リセット信号φＲＳＴＶをハイにして、各列の垂直リセ
ット用トランジスタＱＲＳＴＶ１〜３をオンとし、各列
ラインＬＶ１，ＬＶ２，ＬＶ３をグランドに接続する。In order to reset all the pixels in the solid-state image pickup device of FIG. 6, first, the vertical read-only reset signal φRSTV is set to high, and the vertical reset transistors QRSTV1 to 3 of each column are turned on to turn on each column. The lines LV1, LV2, LV3 are connected to ground.

【００１３】次に、垂直走査回路ＶＳＲの前記初期化信
号φＩＮＴＶと走査開始信号φＳＴＶを共にハイにして
垂直走査回路ＶＳＲの各回路段をプリセット状態にす
る。これによって各行ラインＧＶ１，ＧＶ２，ＧＶ３が
共にハイレベルとなって全画素の選択状態となる。この
場合の各行ラインＧＶ１，ＧＶ２，ＧＶ３のハイレベル
の電圧、すなわち制御信号φＳＲ１〜３の電圧は、静電
誘導トランジスタＱＳ１１〜３３のリセット用電圧ＶＲ
ＳＴＰとなるよう設定される。Next, the initialization signal φINTV and the scanning start signal φSTV of the vertical scanning circuit VSR are both set to high to put each circuit stage of the vertical scanning circuit VSR in a preset state. As a result, each row line GV1, GV2, GV3 becomes high level and all pixels are selected. In this case, the high-level voltage of each row line GV1, GV2, GV3, that is, the voltage of the control signals φSR1 to 3 is the reset voltage VR of the static induction transistors QS11 to 33.
It is set to be STP.

【００１４】これによって、周知のように、各静電誘導
トランジスタＱＳ１１〜ＱＳ３３のゲート電極下部に反
転層が形成されて該静電誘導トランジスタＱＳ１１〜３
３のソース・ドレイン間にチャネルができ、ゲートに充
電されていた残存電荷が流れ出して全画素のリセットが
行なわれる。このとき各画素の静電誘導トランジスタＱ
Ｓ１１〜ＱＳ３３にはリセットによる残存電荷の流出に
よる電流が同時に流れる。As a result, as is well known, an inversion layer is formed under the gate electrode of each of the static induction transistors QS11 to QS33 and the static induction transistors QS11 to QS11 to QS33.
A channel is formed between the source and drain of No. 3, and the residual charges charged in the gate flow out to reset all pixels. At this time, the static induction transistor Q of each pixel
A current due to the outflow of residual charges due to reset flows simultaneously in S11 to QS33.

【００１５】[0015]

【発明が解決しようとする課題】このように、従来の増
幅型撮像素子を有する固体撮像装置においては、全画素
のリセットを行なう場合には、全画素を同時に選択する
ことにより、増幅手段を含む画素部を一体としてリセッ
トを行なっていた。このため、リセット時に、各画素内
の増幅手段も全て同時にオンになって、全増幅手段の電
流が一斉に流れるようになっていた。このときの電流を
ラッシュ電流と言うが、個々の画素のラッシュ電流は小
さくとも、全画素が同時にオンとなるため撮像装置全体
では大きなラッシュ電流が流れる。As described above, in the conventional solid-state image pickup device having the amplification type image pickup device, when all the pixels are reset, all the pixels are selected at the same time to include the amplification means. The pixel unit was integrated and reset. Therefore, at the time of resetting, all the amplifying means in each pixel are simultaneously turned on, so that the currents of all the amplifying means flow simultaneously. The current at this time is called a rush current. Even if the rush current of each pixel is small, all the pixels are turned on at the same time, so a large rush current flows in the entire imaging device.

【００１６】例えば各画素のラッシュ電流が数マイクロ
アンペアであるとしても、画素数が１００万画素の場合
には、撮像装置全体では数アンペアに達する。固体撮像
装置のチップ内に数アンペアに達する電流が流れると、
エレクトロマイグレーションによる信頼性の低下が問題
になり、またチップ内の各部分の寄生インピーダンスに
よりチップ内各部分の電圧が所定の電圧範囲におさまり
きらず、チップが固体撮像装置として期待した性能を発
揮できず、あるいはラッシュ電流による誤動作などを生
じる恐れもあった。For example, even if the rush current of each pixel is several microamperes, when the number of pixels is one million, the entire image pickup apparatus reaches several amperes. When a current of several amps flows in the chip of the solid-state imaging device,
The decrease in reliability due to electromigration becomes a problem, and the parasitic impedance of each part in the chip prevents the voltage of each part in the chip from falling within a prescribed voltage range, and the chip cannot perform as expected as a solid-state imaging device. Or, there is a risk of malfunction due to rush current.

【００１７】したがって、本発明の目的は、このような
従来の装置における問題点に鑑み、増幅型の画素を使用
した固体撮像装置において、リセット時の過大なラッシ
ュ電流を防止し、固体撮像装置のチップ全体が所定の性
能を発揮できるようにすると共に、固体撮像装置の信頼
性の低下をも的確に防止できるようにすることにある。Therefore, in view of the problems in the conventional device, an object of the present invention is to prevent an excessive rush current at the time of reset in a solid-state imaging device using an amplification type pixel and It is intended to allow the entire chip to exhibit a predetermined performance, and to appropriately prevent deterioration of reliability of the solid-state imaging device.

【００１８】[0018]

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態樣によれば、光電変換を行なう複
数の画素と、前記複数の画素を順次選択して読み出すた
めの走査回路を具備する固体撮像装置において、前記走
査回路は複数の回路段が継続接続されて構成され所定の
制御信号の入力に応じて前記複数の回路段の出力をほぼ
同時に所定の論理状態に設定可能なシフトレジスタを備
えたものとし、前記画素は各々少なくとも光信号に応じ
た信号電荷を蓄積する受光素子と、該受光素子に蓄積さ
れた信号電荷を増幅する増幅素子と、前記受光素子に蓄
積された信号電荷を前記増幅素子の制御電極に転送する
転送素子と、前記増幅素子の制御電極の電荷をリセット
するリセット素子とを備えたものとし、かつ前記走査回
路のシフトレジスタの複数の回路段の出力を前記所定の
論理状態に設定することによって複数の画素を選択する
とともに、選択した複数の画素において前記増幅素子を
カットオフした状態で前記転送素子および前記リセット
素子を共にオンとして前記受光素子の電荷をリセットす
ることによりリセット時のラッシュ電流を低減する。In order to achieve the above object, according to a first aspect of the present invention, a plurality of pixels for photoelectric conversion and a scanning for sequentially selecting and reading out the plurality of pixels. In a solid-state imaging device including a circuit, the scanning circuit is configured by continuously connecting a plurality of circuit stages, and outputs of the plurality of circuit stages can be set to a predetermined logic state almost simultaneously in response to input of a predetermined control signal. Each of the pixels includes a light receiving element that stores at least a signal charge corresponding to an optical signal, an amplifying element that amplifies the signal charge stored in the light receiving element, and a storage element in the light receiving element.
Transfer the accumulated signal charge to the control electrode of the amplification element
Reset charge on transfer element and control electrode of the amplification element
And a reset element for resetting , and selecting a plurality of pixels by setting outputs of a plurality of circuit stages of the shift register of the scanning circuit to the predetermined logic state, and selecting the plurality of pixels in the selected plurality of pixels. The transfer element and the reset with the amplifying element cut off
The rush current at the time of resetting is reduced by turning on both the elements and resetting the charges of the light receiving element.

【００１９】このような構成では、前記走査回路のシフ
トレジスタによって複数の画素を選択し、かつ選択した
複数の画素において前記増幅素子をカットオフした状態
で前記受光素子の電荷をリセットする。したがって、リ
セット時に増幅素子にラッシュ電流が流れることはなく
なり、多数の画素を有する固体撮像装置における全画素
を同時にリセットしたとしても過大なラッシュ電流が流
れることはなくなる。したがって、固体撮像装置の信頼
性が低下することはなく、しかも固体撮像装置のチップ
内の各部分の電圧がラッシュ電流によって大きな変動を
起こすこともなくなり、固体撮像装置が本来の性能を的
確に発揮できるようになる。With such a configuration, a plurality of pixels are selected by the shift register of the scanning circuit, and the charge of the light receiving element is reset in a state where the amplification element is cut off in the selected plurality of pixels. Therefore, no rush current flows through the amplification element at the time of reset, and an excessive rush current does not flow even if all pixels in a solid-state imaging device having a large number of pixels are reset at the same time. Therefore, the reliability of the solid-state imaging device does not deteriorate, and the voltage of each part in the chip of the solid-state imaging device does not change significantly due to the rush current, so that the solid-state imaging device can properly exhibit its original performance. become able to.

【００２０】[0020]

【００２１】また、このような画素構成をとることによ
って、リセット時には前記転送素子とリセット素子とを
共にオンとし、かつリセット素子を介して増幅素子の制
御電極に該増幅素子をカットオフする電圧を加えること
により、増幅素子をカットオフした状態で、受光素子に
蓄積された電荷を前記転送素子およびリセット素子を介
して放出することが可能になる。 Further, by adopting such a pixel configuration, both turned on and the transfer element and the reset element during reset, and a voltage for cutting off the amplification device to the control electrode of the amplification element via the reset element By adding, it becomes possible to discharge the electric charge accumulated in the light receiving element via the transfer element and the reset element in the state where the amplification element is cut off.

【００２２】さらに、前記転送素子およびリセット素子
を共にオンとして受光素子の電荷をリセットする際に、
前記増幅素子にバイアス電圧を印加して前記増幅素子を
カットオフ状態に保持するためのバイアス電圧印加手段
を含むよう構成することもできる。Further, when both the transfer element and the reset element are turned on to reset the electric charge of the light receiving element,
A bias voltage applying means for applying a bias voltage to the amplifying element to hold the amplifying element in a cutoff state may be included.

【００２３】この場合は、上記バイアス電圧印加手段に
よって画素のリセット時に前記増幅素子に対し、前記増
幅素子をカットオフ状態にするためのバイアス電圧を印
加することができる。したがって、受光素子および増幅
素子の特性をそれぞれ独立に最適のものに設定すること
ができ、増幅素子を完全にカットオフした状態で受光素
子の完全空乏化が達成でき、各素子の設計の自由度が増
大し、高品質の固体撮像装置が実現できる。In this case, the bias voltage applying means can apply a bias voltage to the amplifying element when the pixel is reset, in order to bring the amplifying element into the cut-off state. Therefore, the characteristics of the light receiving element and the amplifying element can be independently set to optimum values, and the depletion of the light receiving element can be achieved with the amplifying element completely cut off. And a high quality solid-state imaging device can be realized.

【００２４】また、本発明の他の態樣では、行および列
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と、列方向に配列された各画素の出力端子を共通に接
続した各列ライン毎に設けられた定電流回路と、前記画
素を選択駆動する水平及び垂直各走査回路とを有する固
体撮像装置において、前記垂直走査回路は複数の回路段
が継続接続されて構成され所定の制御信号の入力に応じ
て前記複数の回路段の出力をほぼ同時に所定の論理状態
に設定可能なシフトレジスタを備えたものとし、前記画
素は各々光信号に応じた信号電荷を蓄積する受光素子と
該受光素子に蓄積された信号電荷を増幅する増幅素子と
前記受光素子に蓄積された信号電荷を前記増幅素子の制
御電極に転送する転送素子と前記増幅素子の制御電極の
電荷をリセットするリセット素子とを具備し、各行の画
素の転送素子の制御電極は共通に対応する行ラインに接
続され各行の行ラインは前記垂直走査回路の対応回路段
に接続されすべての画素のリセット素子の制御電極は共
通にリセット制御信号入力端子に接続され、かつ前記垂
直走査回路のシフトレジスタの複数の回路段の出力を前
記所定の論理状態に設定することによって前記各行ライ
ンを介してすべての転送素子をオンとし、かつ前記リセ
ット制御信号をすべての画素のリセット素子に加えるこ
とによって全画素のリセット素子をオンとし、受光素子
の電荷を転送素子およびリセット素子を介してリセット
するとともに、このリセットの際にオンとなったリセッ
ト素子を介して増幅素子の制御電極に該増幅素子をカッ
トオフ状態とする電圧を印加することにより、リセット
時のラッシュ電流を低減する。According to another aspect of the present invention, a plurality of pixels which are two-dimensionally arranged in the row and column directions and each include amplification type photoelectric conversion means for accumulating and amplifying a signal charge corresponding to an optical signal, In a solid-state imaging device having a constant current circuit provided for each column line commonly connected to output terminals of pixels arranged in the column direction, and horizontal and vertical scanning circuits for selectively driving the pixels, The vertical scanning circuit is configured by continuously connecting a plurality of circuit stages, and is provided with a shift register capable of setting outputs of the plurality of circuit stages to a predetermined logical state at substantially the same time in response to input of a predetermined control signal, Each of the pixels transfers a signal receiving element that stores a signal charge corresponding to an optical signal, an amplifying element that amplifies the signal charge stored in the light receiving element, and a signal charge stored in the light receiving element to a control electrode of the amplifying element. Do The transfer element and the reset element for resetting the electric charge of the control electrode of the amplification element are provided, the control electrodes of the transfer elements of the pixels of each row are commonly connected to the corresponding row line, and the row line of each row is connected to the vertical scanning circuit. The control electrodes of the reset elements of all pixels connected to the corresponding circuit stage are commonly connected to the reset control signal input terminal, and the outputs of the plurality of circuit stages of the shift register of the vertical scanning circuit are set to the predetermined logic state. To turn on all the transfer elements via each of the row lines, and to turn on the reset elements of all the pixels by applying the reset control signal to the reset elements of all the pixels to transfer the charges of the light receiving elements to the transfer elements and The reset electrode is reset through the reset element, and the control electrode of the amplification element is reset through the reset element that is turned on at the time of this reset. By applying a voltage to the amplification element and the cut-off state, to reduce the rush current at the time of reset.

【００２５】このような構成に係わる固体撮像装置にお
いては、リセット時には、前記垂直走査回路のシフトレ
ジスタの複数の回路段の出力を所定の論理状態とするこ
とによって各行ラインの全ての転送素子をオンとし、か
つ全ての画素のリセット素子をオンとし、受光素子の電
荷を転送素子およびリセット素子を介してリセットする
ことができる。また、このリセットの際にオンとなった
リセット素子を介して増幅素子の制御電極に該増幅素子
をカットオフ状態とする電圧を印加しておけば、リセッ
ト時に増幅素子にラッシュ電流が流れることはなくな
り、多数の画素を同時にリセットしても固体撮像装置全
体として過大なラッシュ電流が流れることはなくなる。In the solid-state image pickup device having such a structure, at the time of resetting, all the transfer elements of each row line are turned on by setting outputs of a plurality of circuit stages of the shift register of the vertical scanning circuit to a predetermined logic state. In addition, the reset elements of all the pixels are turned on, and the charges of the light receiving element can be reset via the transfer element and the reset element. Further, if a voltage that causes the amplification element to be cut off is applied to the control electrode of the amplification element through the reset element that is turned on at the time of this reset, a rush current does not flow in the amplification element at the time of reset. Even if a large number of pixels are reset at the same time, an excessive rush current does not flow in the solid-state imaging device as a whole.

【００２６】本発明のさらに他の態樣では、行および列
方向に２次元状に配置され各々光信号に応じた信号電荷
を蓄積し増幅する増幅型光電変換手段からなる複数の画
素と列方向に配列された各画素の出力端子を共通に接続
した各列ライン毎に設けられた定電流回路と前記画素を
選択駆動する水平及び垂直各走査回路とを有する固体撮
像装置において、前記垂直走査回路は複数の回路段が継
続接続されて構成され所定の制御信号の入力に応じて前
記複数の回路段の出力をほぼ同時に所定の論理状態に設
定可能なシフトレジスタを備えたものとし、前記画素は
各々光信号に応じた信号電荷を蓄積する受光素子と該受
光素子に蓄積された信号電荷を増幅する増幅素子と前記
受光素子に蓄積された信号電荷を前記増幅素子の制御電
極に転送する転送素子と前記増幅素子の制御電極の電荷
をリセットするリセット素子とを具備し、各行の画素の
転送素子の制御電極は共通に対応する行ラインに接続さ
れ各行の行ラインは前記垂直走査回路の対応回路段に接
続されすべての画素のリセット素子の制御電極は共通に
リセット制御信号入力端子に接続され、また各列ライン
は各列ラインに接続された画素の増幅素子をカットオフ
状態にするために各列ラインを介して増幅素子にバイア
ス電圧を印加する手段を備え、かつ前記垂直走査回路の
シフトレジスタの複数の回路段の出力を前記所定の論理
状態に設定することによって前記各行ラインを介してす
べての転送素子をオンとし、かつ前記リセット制御信号
をすべての画素のリセット素子に加えることによって全
画素のリセット素子をオンとし、受光素子の電荷を転送
素子およびリセット素子を介してリセットするととも
に、このリセットの際に前記バイアス電圧印加手段によ
って全画素の増幅素子をカットオフ状態とすることによ
り、リセット時のラッシュ電流を低減する。According to still another aspect of the present invention, a plurality of pixels, which are arranged two-dimensionally in the row and column directions and each include amplification type photoelectric conversion means for accumulating and amplifying a signal charge corresponding to an optical signal, and a column direction. In the solid-state imaging device having a constant current circuit provided for each column line commonly connected to the output terminals of the pixels arranged in a row and horizontal and vertical scanning circuits for selectively driving the pixels, the vertical scanning circuit Is provided with a shift register that is configured by continuously connecting a plurality of circuit stages and is capable of setting outputs of the plurality of circuit stages to a predetermined logical state at substantially the same time in response to an input of a predetermined control signal, and the pixel is A light-receiving element for accumulating signal charge corresponding to each optical signal, an amplifying element for amplifying the signal charge accumulated in the light-receiving element, and a transfer for transferring the signal charge accumulated in the light-receiving element to the control electrode of the amplifying element. And a reset element for resetting the electric charge of the control electrode of the amplification element, the control electrodes of the transfer elements of the pixels of each row are commonly connected to the corresponding row line, and the row line of each row corresponds to the vertical scanning circuit. The control electrodes of the reset elements of all the pixels connected to the circuit stage are commonly connected to the reset control signal input terminal, and each column line is for cutting off the amplification element of the pixel connected to each column line. A means for applying a bias voltage to the amplifying element via each column line is provided, and the output of a plurality of circuit stages of the shift register of the vertical scanning circuit is set to the predetermined logic state to thereby output via each row line. All transfer elements are turned on, and the reset control signal is applied to the reset elements of all pixels to turn on the reset elements of all pixels and receive The charge of the element via the transfer element and the reset element is reset, by the amplifying element of all the pixels are cut off by the bias voltage applying means during the reset, reducing the rush current at the time of reset.

【００２７】この場合も、垂直走査回路のシフトレジス
タの複数の回路段の出力を所定の論理状態に設定するこ
とによって各行ラインを介して全ての転送素子をオンと
し、かつ前記リセット制御信号によって全ての画素のリ
セット素子をオンとすることにより、受光素子の電荷を
転送素子およびリセット素子を介して放出することがで
きる。そして、このリセットの際に、前記バイアス電圧
印加手段によって全画素の増幅素子をカットオフ状態と
することにより、リセット時のラッシュ電流を低減でき
る。前記バイアス電圧印加手段は、画素の増幅素子に他
の素子とは独立に所望の適切なバイアス電圧を印加する
ことができるから、画素の各素子の設計の自由度を増大
させることができる。すなわち、前記転送素子およびリ
セット素子を介して受光素子が完全に空乏化される電圧
を供給することができ、一方前記増幅素子には該増幅素
子を充分にカットオフ状態とするバイアス電圧を独立に
印加することができ、受光素子と増幅素子をそれぞれ所
望の最適の特性を有するよう設計することができる。Also in this case, by setting the outputs of the plurality of circuit stages of the shift register of the vertical scanning circuit to a predetermined logic state, all the transfer elements are turned on through each row line, and all are reset by the reset control signal. By turning on the reset element of the pixel, the charge of the light receiving element can be released through the transfer element and the reset element. Then, at the time of this reset, the bias voltage applying means puts the amplifying elements of all the pixels into the cut-off state, whereby the rush current at the time of reset can be reduced. Since the bias voltage applying means can apply a desired and appropriate bias voltage to the amplifying element of the pixel independently of other elements, the degree of freedom in designing each element of the pixel can be increased. That is, a voltage that completely depletes the light receiving element can be supplied through the transfer element and the reset element, while a bias voltage for sufficiently cutting off the amplification element is independently supplied to the amplification element. Can be applied, and the light receiving element and the amplifying element can be designed to have desired optimum characteristics.

【００２８】[0028]

【発明の実施の形態】図１は、本発明に係わる固体撮像
装置の概略の構成を示すブロック図であり、２次元のイ
メージセンサの例を示している。同図の固体撮像装置
は、複数の画素１を有する画素部３と、垂直走査回路５
と、水平読み出し部７と、水平走査回路９とを備えてい
る。1 is a block diagram showing a schematic configuration of a solid-state image pickup device according to the present invention, showing an example of a two-dimensional image sensor. The solid-state imaging device shown in FIG. 1 includes a pixel unit 3 having a plurality of pixels 1 and a vertical scanning circuit 5.
And a horizontal reading section 7 and a horizontal scanning circuit 9.

【００２９】画素部３は、それぞれ後に詳細に説明する
ように受光用のフォトダイオードおよび増幅素子などを
備えた画素１がマトリクス状に配置されて構成されてい
る。垂直走査回路５は、画素部３の１水平ライン（行ラ
イン）分の画素を順次選択するものであり、後に示す構
造のダイナミックシフトレジスタで構成される。水平読
み出し部７は、画素部３から１水平ライン分の画素の電
荷を受け入れ、これを水平走査回路９からの走査パルス
に基づき順次出力するものである。水平走査回路９も前
記垂直捜査回路５と同様のダイナミックシフトレジスタ
によって構成される。As will be described later in detail, the pixel portion 3 is formed by arranging pixels 1 each having a photodiode for receiving light and an amplifying element in a matrix. The vertical scanning circuit 5 sequentially selects pixels for one horizontal line (row line) of the pixel unit 3, and is composed of a dynamic shift register having a structure described later. The horizontal reading unit 7 receives the charges of pixels for one horizontal line from the pixel unit 3 and sequentially outputs the charges based on the scanning pulse from the horizontal scanning circuit 9. The horizontal scanning circuit 9 is also composed of the same dynamic shift register as the vertical scanning circuit 5.

【００３０】垂直走査回路５に入力されている信号φＳ
ＴＶは垂直スタートパルスであり、ダイナミックシフト
レジスタの初期入力データとなる。また垂直走査回路５
には、そのダイナミックシフトレジスタのシフトを行な
うための垂直クロックパルスφＣＫＶおよび垂直初期化
パルスφＩＮＴＶが入力される。The signal φS input to the vertical scanning circuit 5
TV is a vertical start pulse and serves as initial input data of the dynamic shift register. The vertical scanning circuit 5
A vertical clock pulse φCKV and a vertical initialization pulse φINTV for shifting the dynamic shift register are input to the.

【００３１】また、水平走査回路９に入力されている信
号φＳＴＨは水平走査回路９を構成するダイナミックシ
フトレジスタのスタート信号であり、φＣＫＨは水平シ
フト用のクロック信号である。また、水平走査回路９に
は必要に応じて該水平走査回路９を構成するダイナミッ
クシフトレジスタを初期化するための水平初期化パルス
φＩＮＴＨが入力される。Further, the signal φSTH input to the horizontal scanning circuit 9 is a start signal of the dynamic shift register forming the horizontal scanning circuit 9, and φCKH is a clock signal for horizontal shift. Further, the horizontal scanning circuit 9 is supplied with a horizontal initialization pulse φINTH for initializing the dynamic shift register constituting the horizontal scanning circuit 9 as required.

【００３２】図１の固体撮像装置では、例えばスチルビ
デオカメラなどに使用された場合、シャッタを押す前に
は固体撮像装置は擬似動作をさせておく、すなわち走査
はするが出力信号は使用しない状態としておく。そし
て、シャッタが押されたら、垂直走査回路５に１０マイ
クロ秒程度の一定期間初期化パルスφＩＮＴＶを加え、
同時にスタートパルスφＳＴＶをＨレベルにすると、擬
似動作中の垂直走査回路５のシフトレジスタの全段が強
制的にプリセット状態になって全画素が選択状態になり
全画素の電荷がリセットできる。In the solid-state image pickup device of FIG. 1, when it is used in a still video camera, for example, the solid-state image pickup device is made to perform a pseudo operation before the shutter is pressed, that is, a state in which scanning is performed but an output signal is not used. I will keep it. When the shutter is pressed, an initialization pulse φINTV is applied to the vertical scanning circuit 5 for a fixed period of about 10 microseconds,
At the same time, when the start pulse φSTV is set to the H level, all the stages of the shift register of the vertical scanning circuit 5 during the pseudo operation are forcibly set to the preset state, all the pixels are in the selected state, and the charges of all the pixels can be reset.

【００３３】次に、垂直スタートパルスφＳＴＶをＬレ
ベルにして垂直走査回路５をリセット状態とし、かつ水
平走査回路９にも初期化パルスφＩＮＴＨを加えかつ水
平スタートパルスφＳＴＨをＬレベルにして水平走査回
路９をリセット状態にした後に、通常動作に戻って各シ
フトレジスタのシフト動作を開始する。このとき各画素
は画像情報の蓄積を開始しており、所定の露光時間の経
過後再度初期化パルスφＩＮＴＶ，φＩＮＴＨをＨレベ
ル、垂直スタートパルスφＳＴＶと水平スタートパルス
φＳＴＨをＬレベルにして各シフトレジスタを強制リセ
ットした後に通常の動作に戻って読出し動作を開始する
と、所定の時間露光された映像信号を得ることができ
る。Next, the vertical start pulse φSTV is set to the L level to reset the vertical scanning circuit 5 and the horizontal scanning circuit 9 is also supplied with the initialization pulse φINTH and the horizontal start pulse φSTH is set to the L level. After resetting 9, resets the normal operation and starts the shift operation of each shift register. At this time, each pixel starts accumulating image information, and after the elapse of a predetermined exposure time, the initialization pulses φINTV and φINTH are again set to the H level, the vertical start pulse φSTV and the horizontal start pulse φSTH are set to the L level, and each shift register is set. When the read operation is started by returning to the normal operation after the forced reset of, the video signal exposed for a predetermined time can be obtained.

【００３４】なお、図１の固体撮像装置では、通常の読
み出し動作は、垂直走査回路５および水平走査回路９の
各初期化パルスφＩＮＴＶおよびφＩＮＴＨをそれぞれ
低レベルとした状態で、垂直走査回路５において例えば
高レベルのスタート信号φＳＴＶをクロック信号φＣＫ
Ｖで順次シフトし、画素部３の１水平ライン分の画素を
順次選択する。選択された１水平ライン分の各画素のフ
ォトダイオードに蓄積されていた電荷は水平読み出し部
７に転送される。次に、水平走査回路９により例えば高
レベルのスタート信号φＳＴＨをクロック信号φＣＫＨ
により順次シフトすることにより、該水平走査回路９に
よって水平読み出し部７に転送された電荷を１画素分だ
け順次水平方向に転送し出力端子から外部に読み出す。In the solid-state image pickup device of FIG. 1, a normal read operation is performed in the vertical scanning circuit 5 in a state where the initialization pulses φINTV and φINTH of the vertical scanning circuit 5 and the horizontal scanning circuit 9 are set to low levels. For example, a high-level start signal φSTV is used as a clock signal φCK.
The pixels are sequentially shifted by V, and pixels for one horizontal line of the pixel unit 3 are sequentially selected. The charges accumulated in the photodiode of each pixel for the selected one horizontal line are transferred to the horizontal reading unit 7. Next, the horizontal scanning circuit 9 supplies the high-level start signal φSTH to the clock signal φCKH, for example.
By sequentially shifting by, the electric charges transferred to the horizontal reading section 7 by the horizontal scanning circuit 9 are sequentially transferred in the horizontal direction by one pixel and read out from the output terminal to the outside.

【００３５】図２は、図１の固体撮像装置の詳細な回路
構成を示す。図２の固体撮像装置において、図１と同じ
部分は同じ参照数字で示されている。すなわち図２の固
体撮像装置も複数の画素１を備えた画素部３と、垂直走
査回路５と、水平読み出し部７と水平走査回路９などに
よって構成されている。図２の回路では、説明の簡略化
のため画素部３は３行×３列の画素１から構成されるも
のとしている。FIG. 2 shows a detailed circuit configuration of the solid-state image pickup device of FIG. In the solid-state imaging device in FIG. 2, the same parts as those in FIG. 1 are indicated by the same reference numerals. That is, the solid-state imaging device shown in FIG. 2 also includes a pixel section 3 having a plurality of pixels 1, a vertical scanning circuit 5, a horizontal reading section 7, a horizontal scanning circuit 9, and the like. In the circuit of FIG. 2, for simplification of description, the pixel portion 3 is assumed to be composed of pixels 1 in 3 rows × 3 columns.

【００３６】各画素１は受光素子であるフォトダイオー
ドＰＤ、接合型電界効果トランジスタ（ＪＦＥＴ）から
なる増幅素子ＱＡ、フォトダイオードＰＤの電荷を増幅
素子ＱＡのゲートに転送するためのＭＯＳトランジスタ
からなる転送用スイッチＱＴ、増幅素子ＱＡのゲート電
極を所定の電圧に設定するためのＭＯＳトランジスタか
らなるリセットスイッチＱＲＳＴから構成されている。
なお、図面では、各素子に添字がされているが、説明の
簡略化のため同じ種類の素子を代表して表現する場合に
は添字は省略することがある。図２に示される各画素１
においては、受光手段であるフォトダイオードＰＤと増
幅素子ＱＡのゲートが構造上分離されている。Each pixel 1 includes a photodiode PD which is a light receiving element, an amplification element QA which is a junction field effect transistor (JFET), and a transfer which is a MOS transistor for transferring the charge of the photodiode PD to the gate of the amplification element QA. Switch QT, and a reset switch QRST composed of a MOS transistor for setting the gate electrode of the amplification element QA to a predetermined voltage.
In the drawings, each element has a subscript. However, in order to simplify the description, when the element of the same type is represented as a representative, the subscript may be omitted. Each pixel 1 shown in FIG.
In, the photodiode PD, which is the light receiving means, and the gate of the amplification element QA are structurally separated.

【００３７】各画素１の増幅素子ＱＡのうち、垂直方向
に配置された画素の増幅素子ＱＡのソースは各列の列ラ
インＬＶ（ＬＶ１〜ＬＶ３）を介してそれぞれの列の定
電流源ＣＳＶに接続されている。各定電流源ＣＳＶは増
幅素子ＱＡをソースフォロアとして動作させたときの負
荷となる。各定電流源ＣＳＶの他端は共通に所定の電源
ＶＥＥに接続されている。Among the amplification elements QA of each pixel 1, the sources of the amplification elements QA of the pixels arranged vertically are connected to the constant current sources CSV of the respective columns via the column lines LV (LV1 to LV3) of the respective columns. It is connected. Each constant current source CSV serves as a load when the amplification element QA is operated as a source follower. The other end of each constant current source CSV is commonly connected to a predetermined power source VEE.

【００３８】各画素１のフォトダイオードＰＤのカソー
ドは共通に所定の電源ＶＤＤに接続され、アノードは転
送用スイッチＱＴのソースに接続されている。転送用ス
イッチＱＴのドレインは増幅素子ＱＡのゲートおよびリ
セットスイッチＱＲＳＴのソースに接続されている。各
増幅素子ＱＡのソースは列ごとに共通にそれぞれの列ラ
インＬＶ（ＬＶ１〜ＬＶ３）に接続されている。各転送
用スイッチＱＴのゲートは行ごとに共通に垂直走査回路
５に接続され第１の垂直走査信号φＴＲを受けるよう構
成されている。各行の垂直走査信号φＴＲ１〜φＴＲ３
は垂直走査回路５のそれぞれの回路段の出力に接続され
ている。リセットスイッチＱＲＳＴのゲートは全画素共
通に制御信号φＰＧに接続され、ドレインは水平方向に
共通に垂直走査回路５に接続されてそれぞれの行ごとに
第２の垂直走査信号φＲＤが供給されるよう構成されて
いる。各増幅素子ＱＡのドレインは共通に前記フォトダ
イオードＰＤのアノードと同じ電源ＶＤＤに接続されて
いる。The cathode of the photodiode PD of each pixel 1 is commonly connected to a predetermined power supply VDD, and the anode is connected to the source of the transfer switch QT. The drain of the transfer switch QT is connected to the gate of the amplification element QA and the source of the reset switch QRST. The source of each amplification element QA is commonly connected to each column line LV (LV1 to LV3). The gates of the transfer switches QT are commonly connected to the vertical scanning circuit 5 for each row and are configured to receive the first vertical scanning signal φTR. Vertical scanning signals φTR1 to φTR3 for each row
Are connected to the outputs of the respective circuit stages of the vertical scanning circuit 5. The gate of the reset switch QRST is commonly connected to the control signal φPG for all pixels, the drain is commonly connected to the vertical scanning circuit 5 in the horizontal direction, and the second vertical scanning signal φRD is supplied to each row. Has been done. The drain of each amplification element QA is commonly connected to the same power supply VDD as the anode of the photodiode PD.

【００３９】なお、垂直走査回路５の各回路段の出力
は、それぞれ異なった電圧レベルの第１および第２の垂
直走査信号φＴＲおよびφＲＤを供給するため、例え
ば、シフトレジスタの各回路段の出力にそれぞれ所定の
電圧シフト回路を接続して構成することもできる。Since the output of each circuit stage of the vertical scanning circuit 5 supplies the first and second vertical scan signals φTR and φRD of different voltage levels, for example, the output of each circuit stage of the shift register is respectively output. It can also be configured by connecting a predetermined voltage shift circuit.

【００４０】水平読み出し部７は、各列ごとに読み出し
ゲートトランジスタＱＴＣ、容量ＣＴおよび水平読み出
し用のスイッチ素子ＱＨで構成される。各列ラインＬＶ
の上端は読み出しゲートトランジスタＱＴＣのドレイン
に接続され、該読み出しゲートトランジスタＱＴＣのソ
ースはそれぞれの列の水平読み出し用スイッチ素子ＱＨ
のドレイン、および容量ＣＴに接続されている。容量Ｃ
Ｔの他端は接地されている。全ての読み出しゲートトラ
ンジスタＱＴＣのゲートは共通に接続され転送パルスφ
Ｔが供給できるよう構成されている。また、水平読み出
し用スイッチ素子ＱＨのゲートは各列ごとに水平走査回
路９のシフトレジスタの各回路段の出力に接続されてい
る。さらに、水平読み出し用スイッチ素子ＱＨのソース
は共通に水平出力線ＨＯＵＴを介してビデオ出力端子に
接続されている。The horizontal read section 7 is composed of a read gate transistor QTC, a capacitor CT and a horizontal read switch element QH for each column. Each column line LV
Is connected to the drain of the read gate transistor QTC, and the source of the read gate transistor QTC is a horizontal read switch element QH of each column.
Is connected to the drain and the capacitor CT. Capacity C
The other end of T is grounded. The gates of all read gate transistors QTC are connected in common and transfer pulse φ
It is configured so that T can be supplied. The gate of the horizontal read switch element QH is connected to the output of each circuit stage of the shift register of the horizontal scanning circuit 9 for each column. Further, the sources of the horizontal read switch elements QH are commonly connected to the video output terminal via the horizontal output line HOUT.

【００４１】以上のような構成を有する固体撮像装置に
おいて画素のリセットは次のように行なう。すなわち、
垂直走査回路５の初期化パルスφＩＮＴＶおよびスター
トパルスφＳＴＶを共にハイにして垂直走査回路５の全
回路段をプリセットして全画素の選択状態とする。これ
によって、全回路段の第１の垂直走査信号φＴＲ（φＴ
Ｒ１〜φＴＲ３）を全て同時にハイにして全画素の転送
用スイッチＱＴをオンとする。また、全画素共通のリセ
ット制御信号φＰＧを加えて全画素のリセットスイッチ
ＱＲＳＴをオンにする。In the solid-state image pickup device having the above structure, the pixels are reset as follows. That is,
The initialization pulse φINTV and the start pulse φSTV of the vertical scanning circuit 5 are both set to high to preset all the circuit stages of the vertical scanning circuit 5 so that all pixels are selected. As a result, the first vertical scanning signal φTR (φT
All of R1 to φTR3) are simultaneously set to high to turn on the transfer switches QT for all pixels. Further, a reset control signal φPG common to all pixels is added to turn on the reset switches QRST of all pixels.

【００４２】このとき第２の垂直走査信号φＲＤ（φＲ
Ｄ１〜φＲＤ３）の電圧は各画素の増幅素子ＱＡを構成
するＪＦＥＴがカットオフする電圧ＶＧＬとする。At this time, the second vertical scanning signal φRD (φR
The voltage of D1 to φRD3) is the voltage VGL at which the JFET forming the amplification element QA of each pixel is cut off.

【００４３】このようにすると、各画素のフォトダイオ
ードＰＤに蓄積されていた残留電荷は、転送素子ＱＴと
リセット素子ＱＲＳＴを通じて排出され、フォトダイオ
ードＰＤは完全空乏化されてリセットされる。そして、
この場合増幅素子ＱＡのゲート電圧は前述のようにＶＧ
Ｌでありしたがって該増幅素子ＱＡはカットオフしてい
るので、該増幅素子ＱＡには電流が流れない。すなわ
ち、フォトダイオードＰＤに流れる電流が増幅素子ＱＡ
によって増幅されて増幅された電流が流れることはな
い。このため、各画素のラッシュ電流がきわめて小さく
なり、固体撮像装置全体として過大なラッシュ電流が流
れることはなくなる。In this way, the residual charge accumulated in the photodiode PD of each pixel is discharged through the transfer element QT and the reset element QRST, and the photodiode PD is completely depleted and reset. And
In this case, the gate voltage of the amplifying element QA is VG as described above.
Since it is L and therefore the amplification element QA is cut off, no current flows in the amplification element QA. That is, the current flowing through the photodiode PD is the amplification element QA.
The current that is amplified by and does not flow. Therefore, the rush current of each pixel becomes extremely small, and an excessive rush current does not flow in the solid-state imaging device as a whole.

【００４４】なお、図２の固体撮像装置において信号の
読み出しを行なう場合は、垂直走査回路５の初期化パル
スφＩＮＴＶをローレベルとし、スタートパルスφＳＴ
Ｖをハイにすると共にクロック信号φＣＫＶを加えて垂
直走査回路５のシフト動作を行なわせる。これによっ
て、各行の画素を順次選択し、選択された画素に蓄積さ
れている信号を垂直読み出し線ＬＶに出力する。そし
て、各列ラインに接続された読み出しゲートトランジス
タＱＴＣを転送パルスφＴによってオンとし信号の読み
出し電荷をそれぞれの列の容量ＣＴに充電する。また、
水平走査回路９においても、初期化パルスφＩＮＴＨを
ローレベル、スタートパルスφＳＴＨをハイレベルとし
かつクロック信号φＣＫＨを加えることによりシフト動
作を行なわせる。これによって、各列の水平読み出し用
スイッチ素子ＱＨが順次オンとされて各列の読み出し信
号が水平出力ラインＨＯＵＴに供給されビデオ出力端子
から外部に出力される。When reading out signals in the solid-state image pickup device of FIG. 2, the initialization pulse φINTV of the vertical scanning circuit 5 is set to low level, and the start pulse φST is set.
V is made high and the clock signal φCKV is applied to cause the vertical scanning circuit 5 to shift. As a result, the pixels in each row are sequentially selected, and the signal accumulated in the selected pixels is output to the vertical read line LV. Then, the read gate transistor QTC connected to each column line is turned on by the transfer pulse φT, and the read charge of the signal is charged in the capacitance CT of each column. Also,
Also in the horizontal scanning circuit 9, the shift operation is performed by setting the initialization pulse φINTH to the low level, the start pulse φSTH to the high level, and adding the clock signal φCKH. As a result, the horizontal read switch element QH of each column is sequentially turned on, and the read signal of each column is supplied to the horizontal output line HOUT and output from the video output terminal to the outside.

【００４５】また、このような信号の読み出しを行なう
場合には、リセット制御信号φＰＧにより全画素のリセ
ット素子ＱＲＳＴをオンにする。そして、選択された行
に対しては第２の垂直走査信号φＲＤの電圧を各画素の
増幅素子ＱＡがオンになって活性化する電圧ＶＧＨと
し、非選択画素に対しては増幅素子ＱＡがカットオフす
る前記電圧ＶＧＬとする。この状態で、前記制御信号φ
ＰＧをオフにしても増幅素子ＱＡのゲート浮遊容量によ
り該増幅素子ＱＡのゲート電圧は同じ値に保持される。
したがって、リセット制御信号φＰＧにより全画素のリ
セット素子ＱＲＳＴをオフにした後に、第１の垂直走査
信号φＴＲにより選択された行の画素の転送素子をオン
にする。これによって、フォトダイオードＰＤに蓄積さ
れていた信号電荷が増幅素子ＱＡのゲートに転送され該
増幅素子ＱＡのゲート電圧が信号に対応して変化する。
この電圧を増幅素子ＱＡをソースフォロアとして動作さ
せて列ラインＬＶに出力し、前述のように水平走査回路
９を走査して順次外部に読み出す。When such a signal is read out, the reset control signal φPG turns on the reset elements QRST of all pixels. Then, for the selected row, the voltage of the second vertical scanning signal φRD is set to the voltage VGH at which the amplification element QA of each pixel is turned on and activated, and for the non-selected pixels, the amplification element QA is cut. The voltage VGL is turned off. In this state, the control signal φ
Even if PG is turned off, the gate voltage of the amplification element QA is held at the same value by the gate floating capacitance of the amplification element QA.
Therefore, after turning off the reset elements QRST of all pixels by the reset control signal φPG, the transfer elements of the pixels in the row selected by the first vertical scanning signal φTR are turned on. As a result, the signal charges accumulated in the photodiode PD are transferred to the gate of the amplification element QA, and the gate voltage of the amplification element QA changes corresponding to the signal.
This voltage is output to the column line LV by operating the amplification element QA as a source follower, and the horizontal scanning circuit 9 is scanned and sequentially read out to the outside as described above.

【００４６】図３は、本発明に係わる固体撮像装置の水
平走査回路および垂直走査回路に使用可能なダイナミッ
クシフトレジスタの構成を示す。図３のダイナミックシ
フトレジスタは、ＣＭＯＳプロセスを使用して作成さ
れ、クロックパルスによって順次活性化されるいわゆる
クロックドインバータを使用した例を示している。FIG. 3 shows the structure of a dynamic shift register usable in the horizontal scanning circuit and the vertical scanning circuit of the solid-state image pickup device according to the present invention. The dynamic shift register of FIG. 3 shows an example using a so-called clocked inverter which is manufactured by using a CMOS process and is sequentially activated by a clock pulse.

【００４７】図３のダイナミックシフトレジスタにおい
ては、例えば正の電源電圧Ｖ_ＤＤと負の電源電圧Ｖ_ＳＳ
との間に直列接続された２個のＰＭＯＳトランジスタＰ
１およびＰ２と２個のＮＭＯＳトランジスタＮ２および
Ｎ１とによって１段のクロックドインバータを構成して
いる。ＰＭＯＳトランジスタＰ３，Ｐ４およびＮＭＯＳ
トランジスタＮ４，Ｎ３が２段目のクロックドインバー
タを構成し、ＰＭＯＳトランジスタＰ５，Ｐ６と２個の
ＮＭＯＳトランジスタＮ６，Ｎ５とが３段目のクロック
ドインバータを構成し、２個のＰＭＯＳトランジスタＰ
７，Ｐ８と２個のＮＭＯＳトランジスタＮ８とＮ７とが
４段目のクロックドインバータを構成し、以下同様であ
る。In the dynamic shift register of FIG. 3, for example, the positive power supply voltage V _DD and the negative power supply voltage V _{SS are used.}
And two PMOS transistors P connected in series between
1 and P2 and two NMOS transistors N2 and N1 constitute a one-stage clocked inverter. PMOS transistors P3, P4 and NMOS
The transistors N4 and N3 form a second stage clocked inverter, the PMOS transistors P5 and P6 and the two NMOS transistors N6 and N5 form a third stage clocked inverter, and the two PMOS transistors P
7, P8 and two NMOS transistors N8 and N7 form a fourth-stage clocked inverter, and so on.

【００４８】各回路段のクロックドインバータにおいて
中央に位置するＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ、例えば１段目ではＰ２とＮ２、２段目ではＰ４
とＮ４、３段目ではＰ６とＮ６、４段目ではＰ８とＮ
８、はそれぞれＣＭＯＳインバータを構成している。各
ＣＭＯＳインバータと電源Ｖ_ＤＤおよびＶ_ＳＳとの間に
接続されたトランジスタはこれらのＣＭＯＳインバータ
を活性化させるための制御用トランジスタである。In the clocked inverter of each circuit stage, the PMOS transistor and the NMOS transistor located at the center, for example, P2 and N2 in the first stage and P4 in the second stage.
And N4, P6 and N6 in the third row, P8 and N in the fourth row
Each of 8 constitutes a CMOS inverter. Transistors connected between each CMOS inverter and the power supplies V _DD and V _SS are control transistors for activating these CMOS inverters.

【００４９】これらの制御用トランジスタのうちＰＭＯ
ＳトランジスタＰ１，Ｐ５，…のゲートは内部クロック
信号線ＣＰ１に接続され、ＰＭＯＳトランジスタＰ３，
Ｐ７，…のゲートは内部クロック信号線ＣＰ２に接続さ
れている。また、他の導電形の制御用トランジスタ、す
なわちＮＭＯＳトランジスタＮ１，Ｎ５，…のゲートは
内部クロック信号線ＣＮ１に接続され、ＮＭＯＳトラン
ジスタＮ３，Ｎ７，…のゲートは他の内部クロック信号
線ＣＮ２に接続されている。Of these control transistors, the PMO
The gates of the S transistors P1, P5, ... Are connected to the internal clock signal line CP1, and the PMOS transistors P3, P3.
The gates of P7, ... Are connected to the internal clock signal line CP2. Further, the gates of the other conductivity type control transistors, that is, the NMOS transistors N1, N5, ... Are connected to the internal clock signal line CN1, and the gates of the NMOS transistors N3, N7, ... Are connected to the other internal clock signal line CN2. Has been done.

【００５０】また、１段目のＣＭＯＳインバータを構成
する各トランジスタＰ２およびＮ２のゲートにはスター
トパルスφＳＴが供給される。１段目のＣＭＯＳインバ
ータの出力は２段目のＣＭＯＳインバータの入力、すな
わちトランジスタＰ４およびトランジスタＮ４のゲート
に接続され、２段目のＣＭＯＳインバータの出力は３段
目のＣＭＯＳインバータの出力に接続され、３段目のＣ
ＭＯＳインバータの出力は４段目のＣＭＯＳインバータ
の入力に順次接続されている。A start pulse φST is supplied to the gates of the transistors P2 and N2 that form the first-stage CMOS inverter. The output of the first-stage CMOS inverter is connected to the input of the second-stage CMOS inverter, that is, the gates of the transistors P4 and N4, and the output of the second-stage CMOS inverter is connected to the output of the third-stage CMOS inverter. 3rd stage C
The output of the MOS inverter is sequentially connected to the input of the fourth-stage CMOS inverter.

【００５１】図３のダイナミックシフトレジスタはさら
に、同時活性化回路を構成するインバータＩＮＶ２、Ｏ
ＲゲートＯＲ１，ＯＲ２を備え、さらに２個のインバー
タＩＮＶ３，ＩＮＶ４を備えている。ＯＲゲートＯＲ１
およびＯＲ２のそれぞれの一方の入力には初期化パルス
φＩＮＴが供給される。ＯＲゲートＯＲ１の他方の入力
はクロックパルスφＣＫが供給され、他のＯＲゲートＯ
Ｒ２の他方の入力はクロックパルスφＣＫをインバータ
ＩＮＶ２で反転した信号が供給される。ＯＲゲートＯＲ
１の出力は前記内部クロック信号線ＣＮ２に接続され、
かつインバータＩＮＶ４を介して内部クロック信号線Ｃ
Ｐ２に接続されている。ＯＲゲートＯＲ２の出力は内部
クロック信号線ＣＮ１に接続され、かつインバータＩＮ
Ｖ３を介して内部クロック信号線ＣＰ１に接続されてい
る。The dynamic shift register shown in FIG. 3 further includes inverters INV2, O that constitute a simultaneous activation circuit.
R gates OR1 and OR2 are provided, and two inverters INV3 and INV4 are further provided. OR gate OR1
An initialization pulse φINT is supplied to one input of each of OR2 and OR2. The other input of the OR gate OR1 is supplied with the clock pulse φCK, and the other OR gate O
A signal obtained by inverting the clock pulse φCK by the inverter INV2 is supplied to the other input of R2. OR gate OR
The output of 1 is connected to the internal clock signal line CN2,
And the internal clock signal line C via the inverter INV4
It is connected to P2. The output of the OR gate OR2 is connected to the internal clock signal line CN1 and the inverter IN
It is connected to the internal clock signal line CP1 via V3.

【００５２】以上のような構成を有するダイナミックシ
フトレジスタにおいては、初期化パルスφＩＮＴがロー
（Ｌ）レベルの場合はＯＲゲートＯＲ１の出力にはクロ
ックパルスφＣＫが発生し、ＯＲゲートＯＲ２の出力に
はクロックパルスφＣＫを反転したクロックパルスが供
給される。したがって、クロックパルスφＣＫがハイ
（Ｈ）レベルのときは、内部クロック信号線ＣＮ２がＨ
レベル、内部クロック信号線ＣＰ２がＬレベルとなり、
トランジスタＰ３，Ｐ７，…およびＮ３，Ｎ７，…がオ
ンとなる。これに対し、クロック信号φＣＫがＬレベル
の場合は、ＯＲゲートＯＲ２の出力がＨレベルとなりト
ランジスタＰ１，Ｐ５，…およびＮ１，Ｎ５，…がオン
となる。したがって、クロック信号φＣＫによって各回
路段の第１のインバータと第２のインバータとが交互に
活性化され、スタートパルスφＳＴが順次後続の回路段
へとシフトされる。In the dynamic shift register having the above structure, when the initialization pulse φINT is at the low (L) level, the clock pulse φCK is generated at the output of the OR gate OR1 and the output of the OR gate OR2 is generated. A clock pulse obtained by inverting the clock pulse φCK is supplied. Therefore, when the clock pulse φCK is at the high (H) level, the internal clock signal line CN2 is at the H level.
Level, the internal clock signal line CP2 becomes L level,
The transistors P3, P7, ... And N3, N7 ,. On the other hand, when the clock signal φCK is at L level, the output of the OR gate OR2 is at H level and the transistors P1, P5, ... And N1, N5 ,. Therefore, the clock signal φCK alternately activates the first inverter and the second inverter of each circuit stage, and the start pulse φST is sequentially shifted to the subsequent circuit stages.

【００５３】これに対し、初期化パルスφＩＮＴをＨレ
ベルにすると、クロックパルスφＣＫのレベル如何にか
かわらず、ＯＲゲートＯＲ１およびＯＲ２の出力は共に
Ｈレベルとなる。したがって、内部クロック信号線ＣＮ
１，ＣＮ２は共にＨレベルとなり、内部クロック信号線
ＣＰ１，ＣＰ２は共にＬレベルとなる。このため、全て
のクロックドインバータの制御用トランジスタＰ１，Ｐ
３，Ｐ５，Ｐ７，…およびＮ１，Ｎ３，Ｎ５，Ｎ７，…
が同時にオンとなる。すなわち、全てのクロックドイン
バータが同時に活性化される。On the other hand, when the initialization pulse φINT is set to the H level, the outputs of the OR gates OR1 and OR2 are both set to the H level regardless of the level of the clock pulse φCK. Therefore, the internal clock signal line CN
1 and CN2 both become H level, and both internal clock signal lines CP1 and CP2 become L level. Therefore, the control transistors P1 and P of all clocked inverters are
3, P5, P7, ... And N1, N3, N5, N7 ,.
Are turned on at the same time. That is, all clocked inverters are activated at the same time.

【００５４】これによって、クロックパルスφＣＫとは
無関係に入力信号φＳＴが各インバータで反転されて高
速度で後段の回路に伝達される。したがってスタートパ
ルスφＳＴをＬレベルにすれば、全ての回路段の出力Ｓ
１，Ｓ２，…も全てＬレベルとなり、スタートパルスφ
ＳＴをＨレベルとすれば全ての回路段の出力Ｓ１，Ｓ
２，…はＨレベルとなる。すなわち、ほぼ瞬時的に全回
路段あるいは所望の回路段までの出力をセットあるいは
プリセットすることができる。また、回路は全て活性状
態にあるから、リセットまたはプリセット状態を安定し
て長時間継続することも可能である。なお、通常の固体
撮像装置に使用されるクロックドインバータの遅延時間
は、通常数ナノ秒以下であり、仮にクロックドインバー
タが１０００段あったとしても入力段から最終段まで数
マイクロ秒以下でデータの伝達が可能であり、ほぼ瞬時
に各回路段のリセットあるいはプリセットを行なうこと
ができる。As a result, the input signal φST is inverted by each inverter and transmitted to the subsequent circuit at high speed regardless of the clock pulse φCK. Therefore, if the start pulse φST is set to L level, the output S of all circuit stages
1, S2, ... are all at L level and start pulse φ
If ST is set to H level, outputs S1 and S of all circuit stages
2, ... become H level. That is, it is possible to set or preset outputs to all circuit stages or desired circuit stages almost instantaneously. Further, since the circuits are all in the active state, it is possible to stably and continuously continue the reset or preset state for a long time. Note that the delay time of a clocked inverter used in a normal solid-state imaging device is usually several nanoseconds or less, and even if there are 1000 clocked inverters, data can be obtained in several microseconds or less from the input stage to the final stage. Can be transmitted, and each circuit stage can be reset or preset almost instantly.

【００５５】図４は、本発明の固体撮像装置に使用でき
るダイナミックシフトレジスタの他の構成例を示す。図
４のダイナミックシフトレジスタは、各回路段ごとに２
個のＣＭＯＳインバータを備えている。すなわち、第１
の回路段はＰＭＯＳトランジスタＰ１１とＮＭＯＳトラ
ンジスタＮ１１からなる第１のＣＭＯＳインバータと、
ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジス
タＮ１２からなる第２のＣＭＯＳインバータとを有して
いる。第２の回路段は、ＰＭＯＳトランジスタＰ１３お
よびＮＭＯＳトランジスタＮ１３からなる第１のＣＭＯ
Ｓインバータと、ＰＭＯＳトランジスタＰ１４およびＮ
ＭＯＳトランジスタＮ１４からなる第２のＣＭＯＳイン
バータとを備えており、以下同様である。各インバータ
は伝達ゲートを介して順次縦続接続されている。すなわ
ち、トランジスタＰ１１およびＮ１１からなるインバー
タの出力は第１の伝達ゲートＴ１を介してトランジスタ
Ｐ１２およびＮ１２からなるインバータの入力に接続さ
れており、トランジスタＰ１２，Ｎ１２からなるインバ
ータの出力は第２の伝達ゲートＴ２を介してトランジス
タＰ１３，Ｎ１３からなるインバータの入力に接続され
ており、トランジスタＰ１３，Ｎ１３からなるインバー
タの出力は第３の伝達ゲートＴ３を介してトランジスタ
Ｐ１４，Ｎ１４からなるインバータの入力に接続され、
以下同様である。FIG. 4 shows another structural example of the dynamic shift register that can be used in the solid-state image pickup device of the present invention. The dynamic shift register of FIG. 4 has two circuits for each circuit stage.
It has a single CMOS inverter. That is, the first
And a first CMOS inverter including a PMOS transistor P11 and an NMOS transistor N11,
It has a second CMOS inverter composed of a PMOS transistor P12 and an NMOS transistor N12. The second circuit stage includes a first CMO including a PMOS transistor P13 and an NMOS transistor N13.
S inverter and PMOS transistors P14 and N
The second CMOS inverter including the MOS transistor N14 is provided, and so on. The respective inverters are sequentially connected in series via the transmission gate. That is, the output of the inverter composed of the transistors P11 and N11 is connected to the input of the inverter composed of the transistors P12 and N12 via the first transmission gate T1, and the output of the inverter composed of the transistors P12 and N12 is connected to the second transfer. The output of the inverter composed of the transistors P13 and N13 is connected to the input of the inverter composed of the transistors P13 and N13 via the gate T2, and the output of the inverter composed of the transistors P13 and N13 is connected to the input of the inverter composed of the transistors P14 and N14 via the third transmission gate T3. Is
The same applies hereinafter.

【００５６】伝達ゲートＴ１，Ｔ３，…のＰＭＯＳトラ
ンジスタ側のゲートは内部クロック信号線ＣＰ１に接続
され、ＮＭＯＳトランジスタのゲートは内部クロック信
号線ＣＮ１に接続されている。また、伝達ゲートＴ２，
Ｔ４，…のＰＭＯＳトランジスタのゲートは内部クロッ
ク線ＣＰ２に接続され、ＮＭＯＳトランジスタのゲート
は内部クロック信号線ＣＮ２に接続されている。The gates of the transmission gates T1, T3, ... On the side of the PMOS transistor are connected to the internal clock signal line CP1, and the gates of the NMOS transistors are connected to the internal clock signal line CN1. In addition, the transmission gate T2
The gates of the PMOS transistors of T4, ... Are connected to the internal clock line CP2, and the gates of the NMOS transistors are connected to the internal clock signal line CN2.

【００５７】図４のダイナミックシフトレジスタは、図
３のものと同様に、インバータＩＮＶ２、ＯＲゲートＯ
Ｒ１，ＯＲ２からなる同時活性化回路を備えており、ま
たＯＲゲートＯＲ１，ＯＲ２の出力をそれぞれ反転して
内部クロック信号線ＣＰ２，ＣＰ１に供給するインバー
タＩＮＶ４，ＩＮＶ３を備えている。ＯＲゲートＯＲ
１，ＯＲ２の出力はまた内部クロック信号線ＣＮ２，Ｃ
Ｎ１に接続されている。The dynamic shift register of FIG. 4 has an inverter INV2 and an OR gate O similar to those of FIG.
It has a simultaneous activation circuit composed of R1 and OR2, and also has inverters INV4 and INV3 which invert the outputs of the OR gates OR1 and OR2 and supply them to the internal clock signal lines CP2 and CP1. OR gate OR
The outputs of 1 and OR2 are also internal clock signal lines CN2 and C.
It is connected to N1.

【００５８】図４のダイナミックシフトレジスタにおい
ては、初期化パルスφＩＮＴがＬレベルの場合には、Ｏ
ＲゲートＯＲ１およびＯＲ２の出力はそれぞれクロック
パルスφＣＫおよび該クロックパルスφＣＫを反転した
反転クロックパルスが出力される。これらのクロックパ
ルスφＣＫおよびその反転クロックパルスがそれぞれ内
部クロック信号線ＣＮ２およびＣＮ１に供給される。ま
た、ＯＲゲートＯＲ１，ＯＲ２からそれぞれ出力される
クロックパルスφＣＫおよびその反転クロックパルスが
それぞれさらにインバータＩＮＶ４，ＩＮＶ３によって
反転されてそれぞれ内部クロック信号線ＣＰ２，ＣＰ１
に供給される。すなわち内部クロック信号線ＣＰ２には
クロック信号φＣＫを反転したクロックパルスが、内部
クロック信号線ＣＰ１にはクロックパルスφＣＫが供給
される。In the dynamic shift register of FIG. 4, when the initialization pulse φINT is at L level, O
The outputs of the R gates OR1 and OR2 are a clock pulse φCK and an inverted clock pulse obtained by inverting the clock pulse φCK, respectively. These clock pulse φCK and its inverted clock pulse are supplied to internal clock signal lines CN2 and CN1, respectively. Further, the clock pulse φCK and its inverted clock pulse output from the OR gates OR1 and OR2, respectively, are further inverted by the inverters INV4 and INV3, respectively, so that the internal clock signal lines CP2 and CP1 respectively.
Is supplied to. That is, a clock pulse obtained by inverting the clock signal φCK is supplied to the internal clock signal line CP2, and a clock pulse φCK is supplied to the internal clock signal line CP1.

【００５９】したがって、クロックパルスφＣＫがＨレ
ベルの場合は、伝達ゲートＴ２，Ｔ４，…が導通し、ク
ロックパルスφＣＫがＬレベルの場合は伝達ゲートＴ
１，Ｔ３，…が導通する。すなわちクロック信号φＣＫ
によって伝達ゲートＴ１，Ｔ２，Ｔ３，Ｔ４，…が交互
に導通、非導通とされる。これによって、スタートパル
スφＳＴが、周知のごとく、順次後続の回路段へと伝達
されシフト動作が行なわれる。Therefore, when the clock pulse φCK is at the H level, the transmission gates T2, T4, ... Conduct, and when the clock pulse φCK is at the L level, the transmission gate T.
1, T3, ... Conduct. That is, the clock signal φCK
The transmission gates T1, T2, T3, T4, ... Are alternately turned on and off. As a result, the start pulse .phi.ST is sequentially transmitted to the succeeding circuit stages to perform the shift operation, as is well known.

【００６０】これに対し、初期化パルスφＩＮＴがＨレ
ベルの場合は、ＯＲゲートＯＲ１，ＯＲ２の出力は共
に、クロックパルスφＣＫのレベルにかかわらず、Ｈレ
ベルとなる。このため、内部クロック信号線ＣＮ１，Ｃ
Ｎ２は共にＨレベル、内部クロック信号線ＣＰ１，ＣＰ
２は共にＬレベルとなり、全ての伝達ゲートＴ１，Ｔ
２，Ｔ３，Ｔ４，…が導通する。すなわち、全ての回路
段のインバータが直接縦続接続されることになる。した
がって、スタートパルスφＳＴが順次反転されながら各
インバータによって直接伝達される。したがって、図４
の回路においても各回路段を瞬時にリセットあるいはプ
リセットすることが可能になる。On the other hand, when the initialization pulse φINT is at H level, both outputs of the OR gates OR1 and OR2 are at H level regardless of the level of the clock pulse φCK. Therefore, the internal clock signal lines CN1 and C
N2 are both H level, and internal clock signal lines CP1 and CP
2 becomes L level, and all transmission gates T1, T
2, T3, T4, ... Conduct. That is, the inverters of all circuit stages are directly connected in cascade. Therefore, the start pulse φST is directly inverted and sequentially transmitted by each inverter. Therefore, FIG.
Also in the circuit of, it becomes possible to instantly reset or preset each circuit stage.

【００６１】なお、上述の説明においては、ダイナミッ
クシフトレジスタとして２種類のものにつき説明した
が、本発明には種々の形式のダイナミックシフトレジス
タを使用できることは明らかである。すなわち、各回路
段が２段１組のダイナミック形インバータ回路で構成さ
れており、片方が実質的に活性状態のとき、他方は実質
的に不活性状態として入力信号を順次後続の回路段に伝
達する形式のダイナミックシフトレジスタであれば本発
明は適用できる。これらの場合、２段１組のダイナミッ
ク形インバータを同時に活性化し、複数回路段にわたり
入力信号を直接後続の回路段に伝達し、リセットやプリ
セットを強制的に瞬時に行なわせることができる。Although two types of dynamic shift registers have been described in the above description, it is obvious that various types of dynamic shift registers can be used in the present invention. That is, each circuit stage is composed of one set of two dynamic inverter circuits, and when one is substantially active, the other is substantially inactive and the input signal is sequentially transmitted to the subsequent circuit stages. The present invention can be applied to any type of dynamic shift register. In these cases, it is possible to simultaneously activate two sets of dynamic inverters, directly transmit an input signal over a plurality of circuit stages to a subsequent circuit stage, and force a reset or preset to be instantaneously performed.

【００６２】次に、図５は、本発明の別の実施態樣に係
わる固体撮像装置の回路構成を示す。図５においても前
記図１と同じ部分は同じ参照数字で示されている。ま
た、図５の固体撮像装置では、前記図２の固体撮像装置
における各列ラインＬＶ１，ＬＶ２，ＬＶ３がそれぞれ
プルアップ用のＭＯＳトランジスタなどで構成されるス
イッチ素子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３を介して所定
のバイアス電圧ＶＰＵに接続されている。各スイッチ素
子ＱＰＵ１，ＱＰＵ２，ＱＰＵ３のゲートは共通に接続
され所定の制御信号φＰＵが供給できるよう構成されて
いる。また、バイアス電圧ＶＰＵは増幅素子ＱＡのゲー
トが増幅素子ＱＡの読み出し電圧ＶＧＨであっても該増
幅素子ＱＡがカットオフする電圧とされる。その他の部
分は図２の回路と同じであり、同じ部分には同じ参照数
字および参照符号が付されている。Next, FIG. 5 shows a circuit configuration of a solid-state image pickup device according to another embodiment of the present invention. In FIG. 5, the same parts as those in FIG. 1 are designated by the same reference numerals. Further, in the solid-state image pickup device of FIG. 5, each column line LV1, LV2, LV3 in the solid-state image pickup device of FIG. 2 is predetermined through switch elements QPU1, QPU2, QPU3 each formed of a pull-up MOS transistor or the like. Is connected to the bias voltage VPU. The gates of the switch elements QPU1, QPU2, QPU3 are commonly connected and are configured to be able to supply a predetermined control signal φPU. Further, the bias voltage VPU is set to a voltage at which the amplification element QA is cut off even when the gate of the amplification element QA is the read voltage VGH of the amplification element QA. The other parts are the same as those in the circuit of FIG. 2, and the same parts are denoted by the same reference numerals and reference signs.

【００６３】図５の固体撮像装置において画素のリセッ
トを行なう場合には、図２の場合と同様に、垂直走査回
路５の全段をプリセットし、第１の垂直走査回路φＴＲ
１〜ＴＲ３を全画素の転送用スイッチＱＴに加えて該転
送用スイッチＱＴをオンとする。また制御信号φＰＧを
加えて全画素のリセットスイッチＱＲＳＴをオンにす
る。このとき、第２の垂直走査信号φＲＤ１〜φＲＤ３
の電圧は各画素部の増幅素子ＱＡの読み出し電圧ＶＧＨ
とする。When resetting the pixels in the solid-state image pickup device of FIG. 5, as in the case of FIG. 2, all the stages of the vertical scanning circuit 5 are preset and the first vertical scanning circuit φTR is set.
1 to TR3 are added to the transfer switches QT for all pixels, and the transfer switches QT are turned on. Further, the control signal φPG is applied to turn on the reset switches QRST of all pixels. At this time, the second vertical scanning signals φRD1 to φRD3
Is the read voltage VGH of the amplification element QA of each pixel section.
And

【００６４】さらに、このとき、制御信号φＰＵにより
各列のプルアップ用スイッチ素子ＱＰＵをオンとして各
列ラインＬＶ１〜ＬＶ３を前記バイアス電圧ＶＰＵにバ
イアスする。このバイアス電圧ＶＰＵは、前述のよう
に、増幅素子ＱＡのゲートが読み出し電圧ＶＧＨであっ
ても増幅素子ＱＡがカットオフする電圧とする。これに
よって、増幅素子ＱＡをカットオフした状態でフォトダ
イオードＰＤの残留電荷を転送素子ＱＴおよびリセット
素子ＱＲＳＴを介して放出し、画素のリセットが行なわ
れる。そして、この場合フォトダイオードＰＤは増幅素
子ＱＡの読み出し電圧ＶＧＨに逆バイアスされた状態に
リセットされる。しかしながら、プルアップ用のスイッ
チ素子ＱＰＵによって、各増幅素子ＱＡのソース電圧が
前記バイアス電圧ＶＰＵになっており、増幅素子ＱＡに
は電流が流れない。すなわち、リセット時の過大なラッ
シュ電流が防止できる。なお、信号の読み出しを行なう
場合は、プルアップ用のスイッチ素子ＱＰＵをカットオ
フとした状態で前記図２の固体撮像装置の場合と同様に
行なう。Further, at this time, the control signal φPU turns on the pull-up switch element QPU of each column to bias each column line LV1 to LV3 to the bias voltage VPU. As described above, the bias voltage VPU is set to a voltage at which the amplification element QA is cut off even when the gate of the amplification element QA is the read voltage VGH. As a result, the residual charge of the photodiode PD is released through the transfer element QT and the reset element QRST while the amplification element QA is cut off, and the pixel is reset. Then, in this case, the photodiode PD is reset to the state of being reverse-biased to the read voltage VGH of the amplification element QA. However, due to the pull-up switching element QPU, the source voltage of each amplification element QA is the bias voltage VPU, and no current flows through the amplification element QA. That is, an excessive rush current at the time of reset can be prevented. The signal is read out in the same manner as in the case of the solid-state image pickup device of FIG. 2 with the pull-up switch element QPU cut off.

【００６５】上記図２および図５の固体撮像装置におい
て、各画素の受光素子の特性としては、リセット時に完
全空乏化されるよう構成することが望ましい。しかしな
がら、そのような受光素子を構成するよう製造プロセス
条件を設定すると、増幅素子ＱＡを構成するＪＦＥＴの
特性が充分でない場合があり、逆にＪＦＥＴの特性を重
視すると受光素子の完全空乏化が達成できないことがあ
る。したがって、受光素子のフォトダイオードと増幅素
子のＪＦＥＴ特性が共に所望の特性に両立できる場合に
は、前記図２の構成とするのが望ましく、両立が困難ま
たは不可能な場合には図５の構成とするのが望ましい。In the solid-state image pickup device of FIGS. 2 and 5, it is desirable that the characteristics of the light-receiving element of each pixel are such that they are completely depleted at the time of reset. However, if the manufacturing process conditions are set so as to form such a light receiving element, the characteristics of the JFET forming the amplifying element QA may not be sufficient. Conversely, if the characteristics of the JFET are emphasized, complete depletion of the light receiving element is achieved. There are things you can't do. Therefore, when both the photodiode of the light receiving element and the JFET characteristics of the amplifying element can satisfy both desired characteristics, it is desirable to adopt the configuration of FIG. 2, and if both are difficult or impossible, the configuration of FIG. Is desirable.

【００６６】[0066]

【実施例】なお、上記図２および図５における固体撮像
装置において、各電源および信号の電圧は具体的には次
のように設定して高結果が得られる。すなわち電源電圧
ＶＤＤ＝５Ｖ、ＶＥＥ＝０Ｖの条件で、前記各画素の増
幅素子ＱＡがオンになって活性化する読み出し電圧ＶＧ
Ｈ＝−１Ｖとする。そして、前記図２の構成における、
リセット時に各画素のリセット素子のドレインに供給さ
れる第２の垂直走査信号φＲＤの電圧ＶＧＬは例えば−
３Ｖでよい。また、前記図５の構成における各画素をカ
ットオフするためのバイアス電圧ＶＰＵは増幅素子ＱＡ
のゲート電圧がＶＧＨ＝−１Ｖであっても該増幅素子Ｑ
Ａがカットオフする電圧、例えば＋１Ｖ以上とする。In the solid-state image pickup device shown in FIGS. 2 and 5, the voltage of each power source and signal is specifically set as follows to obtain a high result. That is, under the conditions of the power supply voltage VDD = 5V and VEE = 0V, the read voltage VG that activates by turning on the amplification element QA of each pixel.
H = -1V. Then, in the configuration of FIG.
The voltage VGL of the second vertical scanning signal φRD supplied to the drain of the reset element of each pixel at the time of reset is, for example, −
3V is enough. Further, the bias voltage VPU for cutting off each pixel in the configuration of FIG.
Of the amplifying element Q even if the gate voltage of VGH = -1V
The voltage at which A cuts off is set to, for example, +1 V or higher.

【００６７】[0067]

【発明の効果】以上のように、本発明によれば、固体撮
像装置において、リセットを行なう場合に各画素の増幅
素子をカットオフした状態で受光素子のリセットを行な
うよう構成したから、多数の画素を含む固体撮像装置に
おい全画素を同時にリセットする場合にも過大なラッシ
ュ電流が発生することを防止できる。したがって、ラッ
シュ電流による固体撮像装置の信頼性の低下が防止でき
ると共に、ラッシュ電流によるチップ内各部の電圧変動
によって固体撮像装置に悪影響を与えることが防止さ
れ、固体撮像装置が本来の性能を発揮することが可能に
なる。このような固体撮像装置は、例えばシャッタを切
った瞬間に全画素同時リセットが必要な電子スチルカメ
ラなどに使用して好結果を得ることができる。As described above, according to the present invention, in the solid-state image pickup device, when the resetting is performed, the light receiving element is reset with the amplifying element of each pixel being cut off. It is possible to prevent an excessive rush current from being generated even when all the pixels are simultaneously reset in the solid-state imaging device including the pixels. Therefore, it is possible to prevent the reliability of the solid-state imaging device from being deteriorated due to the rush current, and it is possible to prevent the solid-state imaging device from being adversely affected by the voltage fluctuation of each part in the chip due to the rush current, and the solid-state imaging device exhibits its original performance. It will be possible. Such a solid-state image pickup device can be used in an electronic still camera or the like that requires simultaneous resetting of all pixels at the moment when the shutter is released, and good results can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係わる固体撮像素子の概略の構成を示
すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a solid-state image sensor according to the present invention.

【図２】本発明の第１の実施形態に係わる固体撮像装置
の詳細な構成を示す電気回路図である。FIG. 2 is an electric circuit diagram showing a detailed configuration of the solid-state imaging device according to the first embodiment of the present invention.

【図３】本発明に係わる固体撮像装置の走査回路に使用
可能なシフトレジスタの構成を示す電気回路図である。FIG. 3 is an electric circuit diagram showing a configuration of a shift register that can be used in a scanning circuit of the solid-state imaging device according to the present invention.

【図４】本発明に係わる固体撮像素子の走査回路に使用
可能なシフトレジスタの他の構成を示す電気回路図であ
る。FIG. 4 is an electric circuit diagram showing another configuration of a shift register usable in the scanning circuit of the solid-state imaging device according to the present invention.

【図５】本発明の第２の実施形態に係わる固体撮像素子
の詳細な構成を示す電気回路図である。FIG. 5 is an electric circuit diagram showing a detailed configuration of a solid-state imaging device according to a second embodiment of the present invention.

【図６】従来の固体撮像装置の構成を示す電気回路図で
ある。FIG. 6 is an electric circuit diagram showing a configuration of a conventional solid-state imaging device.

【符号の説明】[Explanation of symbols]

１ 画素 ３ 画素部 ５ 垂直走査回路（ＶＳＲ） ７ 水平読み出し部 ９ 水平走査回路（ＨＳＲ） ＰＤ１１，…，ＰＤ３３ フォトダイオード ＱＴ１１，…，ＱＴ３３ 転送素子 ＱＡ１１，…，ＱＡ３３ 増幅素子 ＱＲＳＴ１１，…，ＱＲＳＴ３３ リセット素子 ＣＳＶ１，…，ＣＳＶ３ 定電流源 ＱＴＣ１，…，ＱＴＣ３ 読み出しゲートトランジスタ ＣＴ１，…，ＣＴ３ 蓄積用容量 ＱＨ１，…，ＱＨ３ 水平読み出し用スイッチ素子 ＱＰＵ１，…，ＱＰＵ３ プルアップ用スイッチ素子 1 pixel 3 pixels 5 Vertical scanning circuit (VSR) 7 Horizontal readout section 9 Horizontal scanning circuit (HSR) PD11, ..., PD33 Photodiode QT11, ..., QT33 transfer element QA11, ..., QA33 Amplifying element QRST11, ..., QRST33 Reset element CSV1, ..., CSV3 Constant current source QTC1, ..., QTC3 Read gate transistor CT1, ..., CT3 Storage capacity QH1, ..., QH3 Horizontal read switch element QPU1, ..., QPU3 Switch element for pull-up

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 光電変換を行なう複数の画素と、前記複
数の画素を順次選択して読み出すための走査回路を具備
する固体撮像装置において、 前記走査回路は、複数の回路段が継続接続されて構成さ
れ所定の制御信号の入力に応じて前記複数の回路段の出
力をほぼ同時に所定の論理状態に設定可能なシフトレジ
スタを備え、 前記画素は各々少なくとも光信号に応じた信号電荷を蓄
積する受光素子と、該受光素子に蓄積された信号電荷を
増幅する増幅素子と、前記受光素子に蓄積された信号電
荷を前記増幅素子の制御電極に転送する転送素子と、前
記増幅素子の制御電極の電荷をリセットするリセット素
子とを備え、かつ前記走査回路のシフトレジスタの複数
の回路段の出力を前記所定の論理状態に設定することに
よって複数の画素を選択するとともに、選択した複数の
画素において前記増幅素子をカットオフした状態で前記
転送素子および前記リセット素子を共にオンとして前記
受光素子の電荷をリセットすることによりリセット時の
ラッシュ電流を低減したことを特徴とする固体撮像装
置。1. A solid-state imaging device comprising: a plurality of pixels for performing photoelectric conversion; and a scanning circuit for sequentially selecting and reading out the plurality of pixels. In the scanning circuit, a plurality of circuit stages are continuously connected. A shift register capable of setting outputs of the plurality of circuit stages to a predetermined logic state at substantially the same time in response to an input of a predetermined control signal, each of the pixels receiving at least a signal charge corresponding to an optical signal An element, an amplification element for amplifying signal charges accumulated in the light receiving element, and a signal charge accumulated in the light receiving element.
A transfer element for transferring a load to the control electrode of the amplification element;
A reset element that resets the charge of the control electrode of the amplification element.
And selecting the plurality of pixels by setting the outputs of the plurality of circuit stages of the shift register of the scanning circuit to the predetermined logic state, and cutting off the amplification element in the selected plurality of pixels. It said in the state
A solid-state imaging device characterized in that a rush current at the time of reset is reduced by turning on both the transfer element and the reset element to reset the electric charge of the light receiving element. 【請求項２】 さらに、前記転送素子およびリセット素
子を共にオンとして受光素子の電荷をリセットする際
に、前記増幅素子にバイアス電圧を印加して前記増幅素
子をカットオフ状態に保持するためのバイアス電圧印加
手段を含むことを特徴とする請求項１に記載の固体撮像
装置。2. A bias for applying a bias voltage to the amplifying element to hold the amplifying element in a cutoff state when resetting the charge of the light receiving element by turning on both the transfer element and the reset element. The solid-state imaging device according to claim 1 , further comprising a voltage applying unit. 【請求項３】 行および列方向に２次元状に配置され各
々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
変換手段からなる複数の画素と、列方向に配列された各
画素の出力端子を共通に接続した各列ライン毎に設けら
れた定電流回路と、前記画素を選択駆動する水平及び垂
直各走査回路とを有する固体撮像装置において、 前記垂直走査回路は複数の回路段が継続接続されて構成
され所定の制御信号の入力に応じて前記複数の回路段の
出力をほぼ同時に所定の論理状態に設定可能なシフトレ
ジスタを備え、 前記画素は各々、光信号に応じた信号電荷を蓄積する受
光素子と、該受光素子に蓄積された信号電荷を増幅する
増幅素子と、前記受光素子に蓄積された信号電荷を前記
増幅素子の制御電極に転送する転送素子と、前記増幅素
子の制御電極の電荷をリセットするリセット素子とを具
備し、各行の画素の転送素子の制御電極は共通に対応す
る行ラインに接続され、各行の行ラインは前記垂直走査
回路の対応回路段に接続され、すべての画素のリセット
素子の制御電極は共通にリセット制御信号入力端子に接
続され、かつ前記垂直走査回路のシフトレジスタの複数
の回路段の出力を前記所定の論理状態に設定することに
よって前記各行ラインを介してすべての転送素子をオン
とし、かつ前記リセット制御信号をすべての画素のリセ
ット素子に加えることによって全画素のリセット素子を
オンとし、受光素子の電荷を転送素子およびリセット素
子を介してリセットするとともに、このリセットの際に
オンとなったリセット素子を介して増幅素子の制御電極
に該増幅素子をカットオフ状態とする電圧を印加するこ
とにより、リセット時のラッシュ電流を低減したことを
特徴とする固体撮像装置。3. A plurality of pixels, which are arranged two-dimensionally in the row and column directions and each include amplification type photoelectric conversion means for accumulating and amplifying signal charges corresponding to an optical signal, and pixels arranged in the column direction. In a solid-state imaging device having a constant current circuit provided for each column line with output terminals commonly connected, and horizontal and vertical scanning circuits for selectively driving the pixels, the vertical scanning circuit has a plurality of circuit stages. A shift register that is configured to be continuously connected and that can set outputs of the plurality of circuit stages to a predetermined logical state at substantially the same time according to an input of a predetermined control signal is provided, and each of the pixels has a signal charge corresponding to an optical signal. Of a light-receiving element, an amplifying element for amplifying the signal charge accumulated in the light-receiving element, a transfer element for transferring the signal charge accumulated in the light-receiving element to a control electrode of the amplifying element, and control A reset element for resetting the electric charge of the poles, the control electrodes of the transfer elements of the pixels of each row are commonly connected to the corresponding row line, and the row line of each row is connected to the corresponding circuit stage of the vertical scanning circuit, The control electrodes of the reset elements of all the pixels are commonly connected to a reset control signal input terminal, and the output of a plurality of circuit stages of the shift register of the vertical scanning circuit is set to the predetermined logic state, so that each row line All transfer elements are turned on via the reset elements and all the pixels are turned on by applying the reset control signal to the reset elements of all the pixels, and the charges of the light receiving elements are reset via the transfer elements and the reset elements. In addition, cut off the amplification element to the control electrode of the amplification element through the reset element that was turned on at the time of this reset. By applying a voltage to state, solid-state imaging apparatus characterized by a reduced rush current at the time of reset. 【請求項４】 行および列方向に２次元状に配置され各
々光信号に応じた信号電荷を蓄積し増幅する増幅型光電
変換手段からなる複数の画素と、列方向に配列された各
画素の出力端子を共通に接続した各列ライン毎に設けら
れた定電流回路と、前記画素を選択駆動する水平及び垂
直各走査回路とを有する固体撮像装置において、 前記垂直走査回路は複数の回路段が継続接続されて構成
され所定の制御信号の入力に応じて前記複数の回路段の
出力をほぼ同時に所定の論理状態に設定可能なシフトレ
ジスタを備え、 前記画素は各々、光信号に応じた信号電荷を蓄積する受
光素子と、該受光素子に蓄積された信号電荷を増幅する
増幅素子と、前記受光素子に蓄積された信号電荷を前記
増幅素子の制御電極に転送する転送素子と、前記増幅素
子の制御電極の電荷をリセットするリセット素子とを具
備し、各行の画素の転送素子の制御電極は共通に対応す
る行ラインに接続され、各行の行ラインは前記垂直走査
回路の対応回路段に接続され、すべての画素のリセット
素子の制御電極は共通にリセット制御信号入力端子に接
続され、 各列ラインは、各列ラインに接続された画素の増幅素子
をカットオフ状態にするために各列ラインを介して増幅
素子にバイアス電圧を印加する手段を備え、かつ前記垂
直走査回路のシフトレジスタの複数の回路段の出力を前
記所定の論理状態に設定することによって前記各行ライ
ンを介してすべての転送素子をオンとし、かつ前記リセ
ット制御信号をすべての画素のリセット素子に加えるこ
とによって全画素のリセット素子をオンとし、受光素子
の電荷を転送素子およびリセット素子を介してリセット
するとともに、このリセットの際に前記バイアス電圧印
加手段によって全画素の増幅素子をカットオフ状態とす
ることにより、リセット時のラッシュ電流を低減したこ
とを特徴とする固体撮像装置。4. A plurality of pixels each of which is arranged two-dimensionally in the row and column directions and which comprises amplification type photoelectric conversion means for accumulating and amplifying a signal charge corresponding to an optical signal, and each pixel arranged in the column direction. In a solid-state imaging device having a constant current circuit provided for each column line with output terminals commonly connected, and horizontal and vertical scanning circuits for selectively driving the pixels, the vertical scanning circuit has a plurality of circuit stages. A shift register that is configured to be continuously connected and that can set outputs of the plurality of circuit stages to a predetermined logical state at substantially the same time according to an input of a predetermined control signal is provided, and each of the pixels has a signal charge corresponding to an optical signal. Of a light-receiving element, an amplifying element for amplifying the signal charge accumulated in the light-receiving element, a transfer element for transferring the signal charge accumulated in the light-receiving element to a control electrode of the amplifying element, and control A reset element for resetting the electric charge of the poles, the control electrodes of the transfer elements of the pixels of each row are commonly connected to the corresponding row line, and the row line of each row is connected to the corresponding circuit stage of the vertical scanning circuit, The control electrodes of the reset elements of all pixels are commonly connected to the reset control signal input terminal, and each column line passes through each column line to cut off the amplification element of the pixel connected to each column line. Means for applying a bias voltage to the amplification element, and by setting the outputs of the plurality of circuit stages of the shift register of the vertical scanning circuit to the predetermined logic state, all the transfer elements are connected via the respective row lines. By turning on and applying the reset control signal to the reset elements of all pixels, the reset elements of all pixels are turned on, and the charges of the light receiving elements are transferred. And a reset element, and at the time of this reset, the bias voltage applying means cuts off the amplifying elements of all the pixels to reduce the rush current at the time of resetting. apparatus.