JP3512781B2 - Thin film transistor - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、基板上に形成され
た半導体膜（半導体層）を用いた薄膜トランジスタ（Th
in Film Transistor、以下ＴＦＴと記す）、及びそれを
用いた半導体装置、並びにそれらの作製方法に関する。
尚、本明細書において半導体装置とは、半導体特性を利
用して機能する装置全般を指し、本発明により作製され
る半導体装置はＴＦＴを内蔵した液晶表示装置やＥＬ表
示装置に代表される表示装置、半導体集積回路（マイク
ロプロセッサ、信号処理回路または高周波回路等）を範
疇に含んでいる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (Thin film) using a semiconductor film (semiconductor layer) formed on a substrate.
in Film Transistor, hereinafter referred to as TFT), a semiconductor device using the same, and a manufacturing method thereof.
Note that in this specification, a semiconductor device refers to all devices that function by utilizing semiconductor characteristics, and a semiconductor device manufactured by the present invention is a display device typified by a liquid crystal display device or an EL display device having a built-in TFT. , A semiconductor integrated circuit (microprocessor, signal processing circuit, high-frequency circuit, or the like) is included in the category.

【０００２】[0002]

【従来技術】情報通信の技術開発が進み、情報を受ける
手段としての表示装置がＣＲＴからフラットパネルディ
スプレイにかわってきている。これまで、多くの情報を
提供してきたテレビジョンの表示に用いられてきたＣＲ
Ｔ（Cathode Ray Tube）は、近年の情報量（例えば、映
像の高画質化）に十分対応できないという問題がでてき
た。また、高画質な映像を表示するための高解像度以外
に、大画面化にも十分に対応できないという問題も生じ
た。例えば、大画面化を進めようとすると、ＣＲＴ自体
の重量がかなり大きくなってしまい、簡単に持ち運べな
くなってしまう。また、同一の画面寸法でも高解像度化
すると輝度がおちたり、奥行きを大きくしなければなら
ず、家庭において設置するのにかなり制限がでてきてい
る。2. Description of the Related Art With the development of information communication technology, a display device as a means for receiving information has been replaced with a flat panel display from a CRT. CR has been used to display televisions that have provided a lot of information.
T (Cathode Ray Tube) has a problem in that it cannot sufficiently cope with the amount of information in recent years (for example, high image quality of images). In addition to the high resolution for displaying a high-quality image, there is also a problem that it cannot sufficiently cope with a large screen. For example, when trying to increase the screen size, the weight of the CRT itself becomes considerably large, making it difficult to carry. In addition, even if the screen size is the same, if the resolution is increased, the brightness is reduced and the depth must be increased, so that the installation at home is considerably limited.

【０００３】そこで、高解像度、大画面化の要求に応え
られる表示装置の候補として、小型、軽量、省スペース
が特徴のフラットパネルディスプレイが注目されてい
る。そのなかでも特に、液晶表示装置が注目され、大規
模な研究開発が進められてきている。Therefore, as a candidate for a display device which can meet the demand for high resolution and large screen, a flat panel display characterized by small size, light weight and space saving has been attracting attention. Among them, liquid crystal display devices have been particularly attracting attention, and large-scale research and development have been promoted.

【０００４】増大した情報量に対応するには、短時間で
データの書き込みを行うことができなければならない。
また、省スペースや狭額化から、表示装置に駆動回路を
内蔵することが求められる。このような表示装置を実現
するために、画素のスイッチング素子や駆動回路を形成
するＴＦＴには、高速動作が求められる。In order to deal with the increased amount of information, it must be possible to write data in a short time.
In addition, it is required to incorporate a drive circuit in the display device in order to save space and reduce the price. In order to realize such a display device, the TFT forming a switching element of a pixel or a driving circuit is required to operate at high speed.

【０００５】ＴＦＴの高速動作を実現する方法として
は、例えば、半導体層をアモルファスから多結晶にする
ことや、特許第２７３７７８０号公報に記載された一対
のゲート電極で半導体層を挟むDual Gate（デュアルゲ
ート）構造などが考えられている。As a method for realizing a high-speed operation of a TFT, for example, a semiconductor layer is changed from amorphous to polycrystal, or a dual gate (dual gate) which sandwiches a semiconductor layer with a pair of gate electrodes described in Japanese Patent No. 2737780. Gate) structures are being considered.

【０００６】しかし、多結晶シリコンを用いてＴＦＴを
形成しても、例えば、電界効果移動度は単結晶シリコン
の１／１０以下であり、その電気的特性は所詮単結晶シ
リコン基板に形成されるＭＯＳトランジスタの特性に匹
敵するものではない。また、結晶粒界に形成される欠陥
に起因して、オフ電流が高くなってしまうといった新た
な問題点が発生している。However, even if a TFT is formed using polycrystalline silicon, for example, the field effect mobility is 1/10 or less of that of single crystal silicon, and its electrical characteristics are after all formed on a single crystal silicon substrate. It is not comparable to the characteristics of MOS transistors. In addition, there is a new problem that the off current becomes high due to the defects formed at the crystal grain boundaries.

【０００７】またＴＦＴを用いて集積回路を形成する場
合、所望のスイッチング動作を得るためにはしきい値電
圧（Ｖth）を制御する必要がある。しきい値電圧（Ｖt
h）は、ＴＦＴのスイッチング特性を表す重要なパラメ
ータであり、この値が所望の値からずれてしまうと、回
路動作に支障が生じることになる。そこで、しきい値を
制御するために、例えば、ｎチャネル型ＴＦＴの場合に
は、マイナス側にシフトしてノーマリーオン（ゲート電
圧を印加しない状態でオンになっている状態）になって
しまうことが問題となる。それを防ぐために、チャネル
領域（チャネル形成領域）にｐ型を付与する不純物（ア
クセプタ）を添加してしきい値電圧をプラス側にシフト
させる手段が取られている。Further, when forming an integrated circuit using TFTs, it is necessary to control the threshold voltage (Vth) in order to obtain a desired switching operation. Threshold voltage (Vt
h) is an important parameter that represents the switching characteristics of the TFT, and if this value deviates from the desired value, the circuit operation will be hindered. Therefore, in order to control the threshold value, for example, in the case of an n-channel type TFT, it shifts to the negative side and becomes normally on (state in which the gate voltage is not applied). Is a problem. In order to prevent this, a measure is taken to add an impurity (acceptor) imparting p-type to the channel region (channel formation region) to shift the threshold voltage to the positive side.

【０００８】さらに、データ線側駆動回路は高い駆動能
力（オン電流、Ｉ_on）及びホットキャリア効果による劣
化を防ぎ信頼性を向上させることが求められる。その一
方で、高品質な画質を得るために画素部のスイッチング
素子には低いオフ電流（Ｉ_off）が求められる。以上の
ように、液晶表示装置への要求を満たすには、それぞれ
の回路に要求される特性を有するＴＦＴを実現すること
が重要である。Further, the data line side driving circuit is required to have high driving ability (ON current, I _on ), prevent deterioration due to hot carrier effect and improve reliability. On the other hand, a low off current (I _off ) is required for the switching element in the pixel section in order to obtain high quality image. As described above, in order to satisfy the requirements for the liquid crystal display device, it is important to realize the TFT having the characteristics required for each circuit.

【０００９】[0009]

【発明が解決しようとする課題】従来は、チャネル領域
に低濃度の不純物元素を添加してしきい値制御を行って
いたが、一対のゲート電極で半導体層を挟む構造の場
合、半導体層と絶縁膜の界面にキャリアが発生する確率
が高く、キャリアが絶縁膜や絶縁膜と半導体層との界面
に注入され、しきい値が上昇してしまうという問題があ
った。また、このチャネル領域のエネルギーバンド構造
によると、キャリアの通り道は、半導体層と絶縁膜との
界面付近だけである。このため、ドレインに印加された
電圧によって加速されたホットキャリアが絶縁膜と半導
体層との界面や絶縁膜に注入されることによる移動度や
ドレイン電流の低下が大きな問題となっていた。Conventionally, a low concentration impurity element was added to the channel region to control the threshold value. However, in the case of a structure in which a semiconductor layer is sandwiched between a pair of gate electrodes, the semiconductor layer is There is a high probability that carriers are generated at the interface of the insulating film, carriers are injected into the insulating film or the interface between the insulating film and the semiconductor layer, and the threshold value increases. Further, according to the energy band structure of the channel region, the path of carriers is only in the vicinity of the interface between the semiconductor layer and the insulating film. For this reason, the hot carriers accelerated by the voltage applied to the drain are injected into the interface between the insulating film and the semiconductor layer or into the insulating film, resulting in a decrease in mobility and drain current.

【００１０】そこで、本発明では上述した問題を鑑み、
高いドレイン電流と電界効果移動度を実現し、信頼性の
高い半導体装置を実現することを課題とする。Therefore, in the present invention, in view of the above-mentioned problems,
It is an object to realize a highly reliable semiconductor device by realizing high drain current and field effect mobility.

【００１１】[0011]

【課題を解決するための手段】本発明は、チャネル領域
の上部及び下部に同一の導電型を有する領域を設け、上
部と下部との間の領域は真性領域または低濃度に添加さ
れた同一の導電型を有する領域を設け、キャリアが流れ
る領域を広く設けることを特徴とする。すなわち、ｎチ
ャネル型薄膜トランジスタのチャネル領域の上部及び下
部には、ｐ型を付与する不純物領域を設け、ｐチャネル
型薄膜トランジスタのチャネル領域の上部及び下部に
は、ｎ型を付与する不純物領域を設けることを特徴とす
る。According to the present invention, regions having the same conductivity type are provided in the upper and lower portions of a channel region, and the region between the upper and lower portions is an intrinsic region or the same region added at a low concentration. A feature is that a region having a conductivity type is provided and a region where carriers flow is provided widely. That is, an impurity region imparting p-type conductivity is provided above and below the channel region of the n-channel thin film transistor, and an impurity region imparting n-type conductivity is provided above and below the channel region of the p-channel thin film transistor. Is characterized by.

【００１２】リクレーム具体的に本発明は、第１のゲー
ト電極と、前記第１のゲート電極上に設けられた第１の
ゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられ
た第１の半導体膜と、前記第１の半導体膜上に設けられ
た第２の半導体膜と、前記第２の半導体膜上に設けられ
た第３の半導体膜と、前記第３の半導体膜上に設けられ
た第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に
設けられた第２のゲート電極と、を有する薄膜トランジ
スタであって、前記第１の半導体膜のチャネル形成領域
および前記第３の半導体膜のチャネル形成領域は１×１
０¹⁵〜１×１０¹⁷/cm³の濃度で同一の導電型を付与する
不純物元素を含み、前記第２の半導体膜のチャネル形成
領域は真性または１×１０¹⁵/cm³以下の濃度で前記導電
型を付与する不純物元素を含む薄膜トランジスタを特徴
としている。Specifically, the present invention provides a first gate electrode, a first gate insulating film provided on the first gate electrode, and a first gate insulating film provided on the first gate insulating film. A first semiconductor film, a second semiconductor film provided on the first semiconductor film, a third semiconductor film provided on the second semiconductor film, and a third semiconductor film provided on the third semiconductor film. A thin film transistor having a second gate insulating film provided and a second gate electrode provided on the second gate insulating film, comprising: a channel forming region of the first semiconductor film; The channel formation region of the semiconductor film of 3 is 1 × 1
The channel forming region of the second semiconductor film contains an impurity element imparting the same conductivity type at a concentration of 0 ¹⁵ to 1 × 10 ¹⁷ / cm ³ , and the channel forming region of the second semiconductor film is intrinsic or at a concentration of 1 × 10 ¹⁵ / cm ³ or less. A thin film transistor including an impurity element imparting a conductivity type is featured.

【００１３】また、本発明は、第１のゲート電極と、前
記第１のゲート電極上に設けられた第１のゲート絶縁膜
と、前記第１のゲート絶縁膜上に設けられた第１の半導
体膜と、前記第１の半導体膜上に設けられた第２の半導
体膜と、前記第２の半導体膜上に設けられた第３の半導
体膜と、前記第３の半導体膜上に設けられた第２のゲー
ト絶縁膜と、前記第２のゲート絶縁膜上に設けられた第
２のゲート電極と、をそれぞれ有するｎチャネル型薄膜
トランジスタおよびｐチャネル型薄膜トランジスタであ
って、前記ｎチャネル型薄膜トランジスタにおける前記
第１の半導体膜のチャネル形成領域および前記第３の半
導体膜のチャネル形成領域は１×１０ ¹⁵〜１×１０¹⁷/c
m³の濃度でｐ型を付与する不純物元素を含み、かつ前記
第２の半導体膜のチャネル形成領域は真性または１×１
０¹⁵/cm³以下の濃度でｐ型を付与する不純物元素を含
み、前記ｐチャネル型薄膜トランジスタにおける前記第
１の半導体膜のチャネル形成領域および前記第３の半導
体膜のチャネル形成領域は１×１０¹⁵〜１×１０¹⁷/cm³
の濃度でｎ型を付与する不純物元素を含み、かつ前記第
２の半導体膜のチャネル形成領域は、真性または１×１
０¹⁵/cm³以下の濃度でｎ型を付与する不純物元素を含む
薄膜トランジスタを特徴とする。The present invention also includes a first gate electrode and
A first gate insulating film provided on the first gate electrode
And a first semiconductor provided on the first gate insulating film.
A body film and a second semiconductor provided on the first semiconductor film.
A body film and a third semiconductor provided on the second semiconductor film.
The body film and the second gate provided on the third semiconductor film.
A gate insulating film and a first gate insulating film provided on the second gate insulating film.
N-channel thin film having two gate electrodes, respectively
A transistor and a p-channel thin film transistor
Therefore, in the n-channel thin film transistor,
The channel formation region of the first semiconductor film and the third half
The channel formation region of the conductor film is 1 × 10 ¹⁵~ 1 x 10¹⁷/ c
m³An impurity element imparting p-type at a concentration of
The channel formation region of the second semiconductor film is intrinsic or 1 × 1
0¹⁵/cm³An impurity element that imparts p-type is contained at the following concentration.
The p-channel thin film transistor
Channel forming region of the semiconductor film of No. 1 and the third semiconductor
The channel formation region of the body membrane is 1 × 10¹⁵~ 1 x 10¹⁷/cm³
The impurity element imparting n-type at a concentration of
The channel formation region of the second semiconductor film is intrinsic or 1 × 1
0¹⁵/cm³Containing an impurity element that imparts n-type at the following concentrations
It features a thin film transistor.

【００１４】本発明のＴＦＴに、反転状態となるような
しきい値電圧より高い電圧を印加すると、ポテンシャル
障壁となる一導電型を付与する不純物元素が添加された
第１の半導体層および第３の半導体層の間に形成された
真性な第２の半導体層に反転層が広く形成されるため、
キャリアが流れる領域が広がり、ドレイン電流が大きく
なり、サブスレッショルド係数（Ｓ値）は小さくなる。
Ｓ値が小さい素子は、立ち上がりが鋭い理想的なスイッ
チであると言える。なお、第２の半導体層のチャネル領
域には、第１及び第３の半導体層に添加された一導電型
の不純物を１×１０¹⁵/cm³以下の濃度で添加しても構わ
ない。When a voltage higher than a threshold voltage that causes an inversion state is applied to the TFT of the present invention, the first semiconductor layer and the third semiconductor layer to which the impurity element imparting one conductivity type, which serves as a potential barrier, is added. Since the inversion layer is widely formed in the intrinsic second semiconductor layer formed between the semiconductor layers,
The region in which carriers flow becomes wider, the drain current becomes larger, and the subthreshold coefficient (S value) becomes smaller.
It can be said that an element having a small S value is an ideal switch having a sharp rising edge. Note that one conductivity type impurity added to the first and third semiconductor layers may be added to the channel region of the second semiconductor layer at a concentration of 1 × 10 ¹⁵ / cm ³ or less.

【００１５】また、主な反転層は第２の半導体層に形成
されるため、この領域に生じるキャリアは、絶縁膜と半
導体層との界面において散乱されることがなく、従来の
チャネル領域の構造を有するＴＦＴと比較して電界効果
移動度の値が向上する。さらに、第２の半導体層は第１
の半導体層および第２の半導体層、または第２の半導体
層および第３の半導体層とのフェルミエネルギーの差に
よって生じるポテンシャルに囲まれており、このポテン
シャルが第２の半導体層で生じるホットキャリアの絶縁
膜への散乱注入を防いでいる。このため、本発明のチャ
ネル領域の構造により、ホットキャリア劣化のドレイン
電流に対する影響を小さくすることができる。Further, since the main inversion layer is formed in the second semiconductor layer, carriers generated in this region are not scattered at the interface between the insulating film and the semiconductor layer, and the conventional structure of the channel region is formed. The value of the field effect mobility is improved as compared with the TFT having the. Further, the second semiconductor layer is the first
Is surrounded by a potential generated by a difference in Fermi energy between the second semiconductor layer and the second semiconductor layer or the second semiconductor layer and the third semiconductor layer. Prevents scattering injection into the insulating film. Therefore, the structure of the channel region of the present invention can reduce the influence of hot carrier deterioration on the drain current.

【００１６】なおチャネル領域とは、キャリアが流れる
半導体層において反転状態の（反転層を有する）領域で
あり、第１乃至第３の半導体層はいずれもチャネル領域
を有する。The channel region is a region of the semiconductor layer in which carriers flow, which is in an inverted state (has an inversion layer), and each of the first to third semiconductor layers has a channel region.

【００１７】[0017]

【発明の実施の形態】本発明で開示する半導体装置を図
１に示す。DETAILED DESCRIPTION OF THE INVENTION A semiconductor device disclosed in the present invention is shown in FIG.

【００１８】図１（Ａ）に記載の構成は、基板１０上
に、第１のゲート電極１１、第１のゲート絶縁膜１２、
第１の半導体層１３、第２の半導体層１４、第３の半導
体層１５、第２のゲート絶縁膜１８、第２のゲート電極
１９を有している。また図１（Ｂ）に記載の構成は、チ
ャネル領域とソース領域またはドレイン領域１６ｂ、１
７ｂとの間に導電型を付与する不純物元素が低濃度に添
加された低濃度不純物領域（ＬＤＤ領域ともいう）１６
ａ、１７ａを有している。The structure shown in FIG. 1A has a structure in which a first gate electrode 11, a first gate insulating film 12,
It has a first semiconductor layer 13, a second semiconductor layer 14, a third semiconductor layer 15, a second gate insulating film 18, and a second gate electrode 19. The structure shown in FIG. 1B has a channel region and source or drain regions 16b and 1b.
7b, a low-concentration impurity region (also referred to as an LDD region) 16 in which an impurity element imparting a conductivity type is added at a low concentration.
a and 17a.

【００１９】なお、本明細書において、基板と半導体層
との間に形成された電極を第１のゲート電極、半導体層
と画素電極との間に形成された電極を第２のゲート電極
という。また、第１のゲート電極に接して形成された絶
縁膜を第１のゲート絶縁膜、半導体層と第２のゲート電
極との間に形成された絶縁膜を第２のゲート絶縁膜とい
う。In this specification, the electrode formed between the substrate and the semiconductor layer is referred to as a first gate electrode, and the electrode formed between the semiconductor layer and the pixel electrode is referred to as a second gate electrode. The insulating film formed in contact with the first gate electrode is referred to as a first gate insulating film, and the insulating film formed between the semiconductor layer and the second gate electrode is referred to as a second gate insulating film.

【００２０】第１のゲート絶縁膜１２に接して第１の半
導体層１３が形成されている。第１の半導体層のチャネ
ル領域には、一導電型を付与する不純物元素（例えば、
ｐ型を付与する不純物元素であったら、ボロン）が１×
１０¹⁵〜１×１０¹⁷/cm³の濃度で添加されている。A first semiconductor layer 13 is formed in contact with the first gate insulating film 12. In the channel region of the first semiconductor layer, an impurity element imparting one conductivity type (for example,
If it is an impurity element imparting p-type, boron) is 1 ×
It is added at a concentration of 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ .

【００２１】第１の半導体層１３に接して、第２の半導
体層１４が形成されている。第２の半導体層１４のチャ
ネル形成領域には、不純物元素は添加されておらず、実
質的に真性である。A second semiconductor layer 14 is formed in contact with the first semiconductor layer 13. The impurity element is not added to the channel formation region of the second semiconductor layer 14, which is substantially intrinsic.

【００２２】第２の半導体層１４に接して、第３の半導
体層１５が形成されている。第３の半導体層１５のチャ
ネル形成領域には、一導電型を付与する不純物元素（第
１の半導体層に添加された不純物元素と同一の導電型で
あればよい。）が１×１０¹⁵〜１×１０¹⁷/cm³の濃度で
添加されている。A third semiconductor layer 15 is formed in contact with the second semiconductor layer 14. In the channel formation region of the third semiconductor layer 15, an impurity element imparting one conductivity type (as long as it has the same conductivity type as the impurity element added to the first semiconductor layer) is 1 × 10 ¹⁵ to. It is added at a concentration of 1 × 10 ¹⁷ / cm ³ .

【００２３】半導体層のソース領域またはドレイン領域
１６、１７（１６ｂ、１７ｂ）となる領域には、ｎチャ
ネル型ＴＦＴとなる場合は、ｎ型不純物元素が１×１０
¹⁹〜１×１０²¹/cm³の濃度で添加されている。また、ｐ
チャネル型ＴＦＴとなる場合には、ｐ型不純物元素が１
×１０¹⁹〜１×１０²¹/cm³の濃度で添加されている。ま
た、低濃度不純物領域（ＬＤＤ領域）１６ａ、１７ａと
なる領域には、導電型を付与する不純物元素が１×１０
¹⁸〜１×１０²⁰/cm³の濃度で添加されている。In the region to be the source region or drain region 16 or 17 (16b, 17b) of the semiconductor layer, 1 × 10 6 of n-type impurity element is used in the case of an n-channel TFT.
It is added at a concentration of ¹⁹ to 1 × 10 ²¹ / cm ³ . Also, p
In the case of a channel type TFT, the p-type impurity element is 1
It is added at a concentration of × 10 ¹⁹ to 1 × 10 ²¹ / cm ³ . Further, in the regions to be the low-concentration impurity regions (LDD regions) 16a and 17a, the impurity element imparting the conductivity type is 1 × 10.
It is added at a concentration of ¹⁸ to 1 × 10 ²⁰ / cm ³ .

【００２４】図１に示すようなチャネル領域の構造（導
電型の異なる複数の半導体層が積層されている）のＴＦ
Ｔにしきい値電圧以上の電圧を印加した場合のバンド構
造を図２（Ａ−２）に示す。なお、比較として図２（Ｂ
−２）には、従来のＴＦＴのチャネル形成領域の構造の
ＴＦＴにしきい値電圧以上の電圧を印加した場合のバン
ド構造を示す。TF having a structure of a channel region as shown in FIG. 1 (a plurality of semiconductor layers having different conductivity types are laminated)
A band structure in the case where a voltage higher than the threshold voltage is applied to T is shown in FIG. As a comparison, FIG.
-2) shows a band structure when a voltage equal to or higher than the threshold voltage is applied to the TFT having the structure of the channel formation region of the conventional TFT.

【００２５】本発明によると、真性領域の伝導帯がフェ
ルミ準位に近くなり、反転層が形成される。図２（Ａ−
２）に示すように、キャリアが存在する（移動できる）
領域が広い範囲で形成されている。なお、従来のチャネ
ル構造の場合、反転層は、半導体層と絶縁膜との界面に
形成される。According to the present invention, the conduction band in the intrinsic region is close to the Fermi level, and the inversion layer is formed. Figure 2 (A-
As shown in 2), carriers exist (can move)
The area is formed in a wide range. In the case of the conventional channel structure, the inversion layer is formed at the interface between the semiconductor layer and the insulating film.

【００２６】また、本発明のＴＦＴは、従来の構造と同
様に半導体層と絶縁膜との界面にも反転層が形成される
が、ホットキャリアが発生し、絶縁膜や半導体層および
絶縁膜の界面に注入されたとしても、主の反転層は真性
な第２の半導体層に形成された領域であるため、ドレイ
ン電流が低下したりやＳ値が大きくなったりするような
劣化を抑えることができる。また、反転層が第２の半導
体層に広く形成されるため、ドレイン電流が大きくな
り、Ｓ値は小さな値となる。また、第１の半導体層およ
び第３の半導体層に含まれる不純物元素の濃度を絶縁膜
の膜厚に連動させて変化させることも可能であるため、
しきい値の制御の自由度を向上させることができる。Further, in the TFT of the present invention, an inversion layer is formed at the interface between the semiconductor layer and the insulating film as in the conventional structure, but hot carriers are generated and the insulating film and the semiconductor layer and the insulating film are formed. Even if injected into the interface, since the main inversion layer is the region formed in the intrinsic second semiconductor layer, it is possible to suppress deterioration such as a decrease in drain current or an increase in S value. . Further, since the inversion layer is widely formed in the second semiconductor layer, the drain current becomes large and the S value becomes small. Further, since the concentration of the impurity element contained in the first semiconductor layer and the third semiconductor layer can be changed in association with the thickness of the insulating film,
The degree of freedom in controlling the threshold value can be improved.

【００２７】次いで、ＴＦＴに蓄積状態（オフ状態）と
なるような電圧を印加すると、本発明のＴＦＴは、フェ
ルミレベルがミッドギャップに近づき、反転層は形成さ
れず、電流は流れなくなる。Next, when a voltage that causes an accumulation state (off state) is applied to the TFT, the Fermi level of the TFT of the present invention approaches the midgap, the inversion layer is not formed, and current does not flow.

【００２８】以上のように、本発明のＴＦＴは、通常の
構造のＴＦＴと同様にスイッチングが可能な動作をする
ことができ、さらに、電界効果移動度、Ｓ値、しきい値
電圧等の特性を向上させることができる。As described above, the TFT of the present invention can perform switching operation like a TFT having a normal structure, and further has characteristics such as field effect mobility, S value and threshold voltage. Can be improved.

【００２９】[0029]

【実施例】（実施例１）本発明の半導体装置を作製する
方法の一例を、図３〜６を用いて説明する。なお、ここ
で作製する半導体装置の形状は、一例であり、本実施例
で示された半導体装置の形状や作製工程に限定されるこ
とはない。EXAMPLE 1 An example of a method for manufacturing a semiconductor device of the present invention will be described with reference to FIGS. Note that the shape of the semiconductor device manufactured here is merely an example, and the shape and manufacturing steps of the semiconductor device shown in this embodiment are not limited.

【００３０】図３（Ａ）において、基板１０１はガラス
基板、石英基板、セラミック基板などを用いることがで
きる。また、シリコン基板、金属基板またはステンレス
基板の表面に絶縁膜を形成したものを用いても良い。ま
た、本実施例の処理温度に耐えうる耐熱性を有するプラ
スチック基板を用いてもよい。In FIG. 3A, the substrate 101 can be a glass substrate, a quartz substrate, a ceramic substrate, or the like. Alternatively, a silicon substrate, a metal substrate, or a stainless steel substrate having an insulating film formed on its surface may be used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.

【００３１】この基板１０１の絶縁表面上に第１のゲー
ト電極となる配線１０２〜１０８を形成する。第１のゲ
ート電極はＷ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は
複数種からなる導電性材料で形成する。図７（Ａ）は画
素部におけるそれらの上面図を示す。ここでは、配線１
０５はデータ線として用いるものとする。Wirings 102 to 108 to be the first gate electrodes are formed on the insulating surface of the substrate 101. The first gate electrode is formed of a conductive material composed of one kind or a plurality of kinds selected from W, Mo, Ti, and Ta. FIG. 7A shows a top view of them in the pixel portion. Here, wiring 1
05 is used as a data line.

【００３２】第１のゲート電極を形成した後、第１のゲ
ート絶縁膜１０９を形成する。第１のゲート絶縁膜１０
９は酸化窒化シリコン膜を用い、１０〜５０nmの厚さで
形成し、酸化シリコン膜又は酸化窒化シリコン膜を用
い、０．５〜１μmの厚さで形成する積層構造としても
よい。After forming the first gate electrode, the first gate insulating film 109 is formed. First gate insulating film 10
Reference numeral 9 may be a laminated structure in which a silicon oxynitride film is formed to a thickness of 10 to 50 nm and a silicon oxide film or a silicon oxynitride film is formed to a thickness of 0.5 to 1 μm.

【００３３】なお、第１のゲート絶縁膜の表面を平坦化
してもよい。平坦化の手法としてはＣＭＰを用いればよ
い。また、ＣＭＰの研磨剤（スラリー）には、例えば、
塩化シリコンガスを熱分解して得られるフュームドシリ
カ粒子をＫＯＨ添加水溶液に分散したものを用いて第１
のゲート絶縁膜１０９を０．１〜０．５μm程度除去し
て、表面を平坦化すればよい。The surface of the first gate insulating film may be flattened. CMP may be used as a planarization method. In addition, the polishing agent (slurry) for CMP includes, for example,
The fumed silica particles obtained by thermally decomposing silicon chloride gas are dispersed in a KOH-added aqueous solution.
The surface of the gate insulating film 109 may be flattened by removing about 0.1 to 0.5 μm.

【００３４】次いで、第１のゲート絶縁膜１０９の上に
半導体膜を形成する。第１の半導体層１１０として、非
晶質シリコン膜を形成し、公知の方法（例えば、炉を用
いた加熱処理）により結晶化して第１の半導体層を結晶
質半導体層とする。本実施例において、第１の半導体層
の膜厚は、２０ｎｍとする。続いて、チャネル領域に一
導電型を付与する不純物元素を添加する。後にｎチャネ
ル型ＴＦＴとなる領域には、マスク１１１を用いてｐ型
を付与する不純物元素（以下、ｐ型不純物元素という）
が添加された領域１１２ａ〜１１２ｃを形成し（図３
（Ｂ））、次いで、マスク１１３を用いて後にｐチャネ
ル型ＴＦＴとなる領域に、ｎ型を付与する不純物元素が
添加された領域１１４を形成する（図３（Ｃ））。Next, a semiconductor film is formed on the first gate insulating film 109. An amorphous silicon film is formed as the first semiconductor layer 110 and is crystallized by a known method (for example, heat treatment using a furnace) to make the first semiconductor layer a crystalline semiconductor layer. In this embodiment, the thickness of the first semiconductor layer is 20 nm. Then, an impurity element imparting one conductivity type is added to the channel region. An impurity element which imparts p-type conductivity using a mask 111 (hereinafter referred to as a p-type impurity element) is provided in a region to be an n-channel TFT later.
To form the regions 112a to 112c added with (see FIG.
(B)) Next, using the mask 113, a region 114 to which an impurity element imparting n-type conductivity is added is formed in a region to be a p-channel TFT later (FIG. 3C).

【００３５】次いで、第１の半導体層１１０上に第２の
半導体層１１５を形成する（図４（Ａ））。第２の半導
体層は、非晶質半導体層を形成した後、加熱処理を施し
て結晶化し結晶質半導体層とする。なお、第１の半導体
層の不純物元素が拡散することを防ぐため、第２の半導
体層の結晶化はレーザーを用いて行うことが好ましい。
本実施例において、第２の半導体層の膜厚は、５０ｎｍ
とする。Next, a second semiconductor layer 115 is formed on the first semiconductor layer 110 (FIG. 4A). After forming the amorphous semiconductor layer, the second semiconductor layer is subjected to heat treatment to be crystallized to be a crystalline semiconductor layer. Note that crystallization of the second semiconductor layer is preferably performed with a laser in order to prevent diffusion of the impurity element of the first semiconductor layer.
In this embodiment, the thickness of the second semiconductor layer is 50 nm.
And

【００３６】続いて、第２の半導体層１１５上に第３の
半導体層１１６を形成する。第３の半導体層１１６は、
第１の半導体層１１０と同様に、非晶質半導体層を形成
した後、公知の方法（例えば、炉を用いた加熱処理）に
より結晶化して第３の半導体層を結晶質半導体層とす
る。本実施例において、第３の半導体層の膜厚は２０ｎ
ｍとする。続いて、チャネル領域に一導電型を付与する
不純物元素を添加する。後にｎチャネル型ＴＦＴとなる
領域に、マスク１１７を用いてｐ型不純物元素が添加さ
れた領域１１８ａ〜１１８ｃを形成し（図４（Ｂ））、
後にｐチャネル型ＴＦＴとなる領域に、マスク１１９を
用いてｎ型不純物元素が添加された領域１２０を形成す
る（図４（Ｃ））。Subsequently, the third semiconductor layer 116 is formed on the second semiconductor layer 115. The third semiconductor layer 116 is
Similar to the first semiconductor layer 110, an amorphous semiconductor layer is formed and then crystallized by a known method (for example, heat treatment using a furnace) to make the third semiconductor layer a crystalline semiconductor layer. In this embodiment, the thickness of the third semiconductor layer is 20 n.
m. Then, an impurity element imparting one conductivity type is added to the channel region. Regions 118a to 118c to which a p-type impurity element is added are formed using a mask 117 in a region to be an n-channel TFT later (FIG. 4B).
A region 120 to which an n-type impurity element is added is formed using a mask 119 in a region to be a p-channel TFT later (FIG. 4C).

【００３７】なお、本実施例では、上記のようにそれぞ
れの半導体層の膜厚を決定したが、この膜厚に限定され
ることはなく、各半導体層の膜厚は、実施者が適宜、決
定すればよい。In this embodiment, the film thickness of each semiconductor layer is determined as described above, but the film thickness is not limited to this, and the film thickness of each semiconductor layer can be appropriately set by the practitioner. Just decide.

【００３８】なお、本実施例では、第３の半導体層を新
たに成膜したが、第２の半導体層を第３の半導体層分を
含むような膜厚で成膜し、第３の半導体層と想定する膜
厚の深さまでチャネル領域に一導電型を付与する不純物
元素を添加してもよい。Although the third semiconductor layer is newly formed in this embodiment, the second semiconductor layer is formed to have a film thickness including the third semiconductor layer, and the third semiconductor layer is formed. An impurity element imparting one conductivity type may be added to the channel region up to the depth of the thickness assumed to be a layer.

【００３９】第１の半導体層に一導電型を付与する不純
物元素を添加する方法としては、質量分離を行うイオン
インプランテーション法、イオンドーピング法で加速度
電圧を低めに設定してドーピングする方法、プラズマド
ーピング法、不純物元素を第３の半導体層に蒸着しその
後加熱処理して第３の半導体層中に拡散させる方法（熱
拡散法）などのいずれかの方法を実施者が適宜決定して
用いればよい。As a method for adding an impurity element imparting one conductivity type to the first semiconductor layer, an ion implantation method for mass separation, a method for doping by setting an acceleration voltage to a low value by an ion doping method, and plasma If the practitioner appropriately determines and uses any method such as a doping method or a method of depositing an impurity element on the third semiconductor layer and then heat-treating it to diffuse it into the third semiconductor layer (thermal diffusion method). Good.

【００４０】また、第３の半導体層に一導電型を付与す
る不純物元素を添加する方法としては、質量分離を行う
イオンインプランテーション法、イオンドーピング法で
加速度電圧を低めに設定してドーピングする方法、プラ
ズマドーピング法などのうちいずれかの方法を実施者が
適宜決定して用いればよい。また、半導体層の膜厚もそ
れぞれ、実施者が適宜決定すればよい。As a method of adding an impurity element imparting one conductivity type to the third semiconductor layer, a method of doping by setting the acceleration voltage to a low value by an ion implantation method for mass separation or an ion doping method. The practitioner may appropriately determine and use any one of the plasma doping method and the like. The practitioner may also appropriately determine the film thickness of the semiconductor layer.

【００４１】なお、ＮＭＯＳ構造またはＰＭＯＳ構造の
回路を用いる場合には、一導電型を付与する不純物元素
が添加された状態で成膜されるdoped-polyシリコン膜
（結晶性シリコン膜、ポリシリコン膜）を成膜し、不純
物を含まないpolyシリコン膜を積層し、更に一導電型を
付与する不純物元素が添加された状態で成膜されるdope
d-polyシリコン膜を積層することにより、本発明のチャ
ネル構造を形成することも可能である。When using a circuit having an NMOS structure or a PMOS structure, a doped-poly silicon film (crystalline silicon film, polysilicon film) formed in a state where an impurity element imparting one conductivity type is added. ) Is formed, a poly silicon film containing no impurities is stacked, and an impurity element imparting one conductivity type is further added to form a dope film.
The channel structure of the present invention can be formed by stacking d-poly silicon films.

【００４２】またＣＭＯＳ構造の回路を用いる場合に
は、一導電型を付与する不純物元素が添加された状態で
成膜されるdoped-polyシリコン膜を形成し、極性を反転
させる部分にマスクを用いて一導電型を付与する不純物
元素の添加を行い、その後不純物を含まないpolyシリコ
ン膜を積層し、更に一導電型を付与する不純物元素が添
加された状態で成膜されるdoped-polyシリコン膜を形成
し、極性を反転させる部分にマスクを用いて一導電型を
付与する不純物元素の添加を行うことにより、本発明の
チャネル構造を形成することも可能である。When a circuit having a CMOS structure is used, a doped-poly silicon film is formed in a state where an impurity element imparting one conductivity type is added, and a mask is used in a portion where polarity is reversed. A doped-poly silicon film formed by adding an impurity element imparting one conductivity type, then laminating a poly silicon film containing no impurities, and further adding an impurity element imparting one conductivity type. It is also possible to form the channel structure of the present invention by forming an impurity and adding an impurity element imparting one conductivity type to the portion where the polarity is inverted using a mask.

【００４３】どの半導体層の結晶化工程においても加熱
処理による結晶化工程の後、レーザ光を照射することに
より結晶化率を向上させることもできる。また、非晶質
半導体膜の材料に限定はなく、シリコン、シリコンゲル
マニウム（Ｓｉ_1-xＧｅ_x；０＜ｘ＜１、代表的には、ｘ
＝０．００１〜０．０５）合金以外に、ＧａＡｓ、Ｉｎ
Ｐ、ＳｉＣ、ＺｎＳｅ、ＧａＮ等の化合物半導体層を用
いてもよい。In any crystallization process of any semiconductor layer, the crystallization rate can be improved by irradiating laser light after the crystallization process by the heat treatment. The material of the amorphous semiconductor film is not limited, and silicon, silicon germanium (Si _1-x Ge _x ; 0 <x <1, typically x
= 0.001-0.05) In addition to alloys, GaAs, In
A compound semiconductor layer of P, SiC, ZnSe, GaN or the like may be used.

【００４４】以上のようにして、第１の半導体層および
第３の半導体層のチャネル領域に一導電型を付与する不
純物元素が１×１０¹⁵〜１×１０¹⁷/cm³の濃度で添加さ
れ、第２の半導体層のチャネル領域は、真性もしくはご
く微量の一導電型を付与する不純物元素が含まれたチャ
ネル構造が形成される。As described above, the impurity element imparting one conductivity type is added to the channel regions of the first semiconductor layer and the third semiconductor layer at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ^3. In the channel region of the second semiconductor layer, a channel structure containing an intrinsic or a very small amount of an impurity element imparting one conductivity type is formed.

【００４５】その後、半導体膜１１０、１１５、１１６
をエッチングにより分割し、図５（Ａ）に示すように半
導体膜１２１〜１２３を形成する。After that, the semiconductor films 110, 115, 116.
Is divided by etching to form semiconductor films 121 to 123 as shown in FIG.

【００４６】次いで、図５（Ｂ）に示すように、半導体
膜１２１〜１２３を覆って第２のゲート絶縁膜１２４を
形成する。第２のゲート絶縁膜１２４は、プラズマＣＶ
Ｄ法やスパッタ法でシリコンを含む絶縁物で形成する。
その厚さは４０〜１５０nmとする。Next, as shown in FIG. 5B, a second gate insulating film 124 is formed so as to cover the semiconductor films 121 to 123. The second gate insulating film 124 is formed by plasma CV.
It is formed of an insulator containing silicon by the D method or the sputtering method.
Its thickness is 40 to 150 nm.

【００４７】次いで、第２のゲート絶縁膜１２４上にゲ
ート電極や配線を形成するために導電膜を形成する。本
実施例においてゲート電極は２層又はそれ以上の導電膜
を積層して形成する。第２のゲート絶縁膜１２４上に形
成する第１の導電膜１２５はモリブデン、タングステン
などの高融点金属の窒化物で形成し、その上に形成する
第２の導電膜１２６は高融点金属又はアルミニウムや銅
などの低抵抗金属、或いはポリシリコンなどで形成す
る。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、
Ｔｉから選ばれた一種又は複数種の窒化物を選択し、第
２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕか
ら選ばれた一種又は複数種の合金、或いはｎ型多結晶シ
リコンを用いる。この第１の導電膜１２５及び第２の導
電膜１２６はマスク（図示せず）を形成した後、第１の
エッチング処理を行い第２のゲート電極１２７〜１３０
を形成する。図７（Ｂ）はその上面図を示す。Next, a conductive film is formed on the second gate insulating film 124 to form a gate electrode and wiring. In this embodiment, the gate electrode is formed by stacking two or more conductive films. The first conductive film 125 formed over the second gate insulating film 124 is formed of a nitride of a high melting point metal such as molybdenum or tungsten, and the second conductive film 126 formed over the first conductive film 125 is formed of a high melting point metal or aluminum. It is formed of a low resistance metal such as copper or copper, or polysilicon. Specifically, as the first conductive film, W, Mo, Ta,
One or more kinds of nitrides selected from Ti are selected and one or more kinds of alloys selected from W, Mo, Ta, Ti, Al, Cu, or n-type polycrystalline silicon is used as the second conductive film. To use. A mask (not shown) is formed on the first conductive film 125 and the second conductive film 126, and then a first etching process is performed to form the second gate electrodes 127 to 130.
To form. FIG. 7B shows a top view thereof.

【００４８】第１のエッチング処理により、端部にテー
パーを有する第１形状の電極を形成する（図示せず）。
次いで、第１のエッチング処理により形成された第１形
状の電極をマスクとして用い、第１のドーピング処理を
行い、半導体膜１２１〜１２３に第１の濃度のｎ型不純
物領域を形成する。第１の濃度は１×１０²⁰〜１．５×
１０²¹/cm³とする。By the first etching process, a first shape electrode having a taper at the end is formed (not shown).
Next, using the first shape electrode formed by the first etching process as a mask, the first doping process is performed to form the n-type impurity regions of the first concentration in the semiconductor films 121 to 123. The first concentration is 1 × 10 ^{20 to} 1.5 ×
10 ²¹ / cm ³

【００４９】次に、レジストからなるマスクを除去せず
第２のエッチング処理を行う。このエッチング処理で
は、第１の形状の電極を異方性エッチングして第２の形
状の電極を形成する。第２の形状の電極はこのエッチン
グ処理により幅を縮小させ、その端部が第１の濃度のｎ
型不純物領域の内側に位置するように形成する。この導
電膜の後退幅によりＬＤＤの長さを決める。Next, a second etching process is performed without removing the resist mask. In this etching process, the first shape electrode is anisotropically etched to form a second shape electrode. The width of the second shape electrode is reduced by this etching process, and the end portion of the second shape electrode has the first concentration n.
It is formed so as to be located inside the type impurity region. The length of the LDD is determined by the receding width of this conductive film.

【００５０】そして、第２のドーピング処理を行いｎ型
不純物元素を半導体膜１２１〜１２３に添加する。この
ドーピング処理で形成される第２の濃度のｎ型不純物領
域は、第２の形状の電極（第２のゲート電極）１２７〜
１３０を構成する第１の導電膜と一部が重なるように自
己整合的に形成される。なお、第２のゲート電極１２７
〜１３０は、第２の形状の第１の導電膜１２７ａ〜１３
０ａと、第２の形状の第２の導電膜１２７ｂ〜１３０ｂ
とからなる。イオンドープ法で添加される不純物は、第
２のゲート電極を構成する第１の導電膜１２７ａ〜１３
０ａを通過させて添加するため、半導体膜に達するイオ
ンの数は減少し、必然的に低濃度となる。その濃度は１
×１０¹⁷〜１×１０¹⁹/cm³となる。Then, a second doping process is performed to add an n-type impurity element to the semiconductor films 121 to 123. The second-concentration n-type impurity region formed by this doping process has the second shape electrode (second gate electrode) 127 to
It is formed in a self-aligned manner so as to partially overlap with the first conductive film forming 130. Note that the second gate electrode 127
To 130 are first conductive films 127a to 13 of the second shape.
0a, and the second shape second conductive films 127b to 130b.
Consists of. The impurities added by the ion doping method are the first conductive films 127a to 13a forming the second gate electrode.
Since it is added through 0a, the number of ions reaching the semiconductor film is reduced, and the concentration is inevitably low. Its concentration is 1
× a ^{10 17 ~1 × 10 19 / cm} 3.

【００５１】次いで、レジストからなるマスクを形成
し、ｎチャネル型ＴＦＴとなる領域を覆い隠した後、第
３のドーピング処理を行う。この第３のドーピング処理
により、半導体膜１２２に第３の濃度のｐ型不純物元素
が添加されたｐ型不純物領域１３２、１３５を形成す
る。第３の濃度のｐ型の不純物領域は、１．５×１０²⁰
〜５×１０²¹/cm³の濃度範囲でｐ型不純物元素が添加さ
れる。Next, a mask made of resist is formed to cover the region to be the n-channel TFT, and then a third doping process is performed. By this third doping process, the p-type impurity regions 132 and 135 to which the p-type impurity element having the third concentration is added are formed in the semiconductor film 122. The third concentration of the p-type impurity region is 1.5 × 10 ²⁰
The p-type impurity element is added in a concentration range of up to 5 × 10 ²¹ / cm ³ .

【００５２】以上までの工程でそれぞれのＴＦＴの第２
のゲート電極および半導体膜に価電子制御を目的とした
不純物を添加した領域、高濃度（１×１０¹⁹〜１×１０
²¹/cm³）にｎ型不純物が添加された領域１３１、１３３
および低濃度（１×１０¹⁸〜１×１０²⁰/cm³）にｎ型不
純物元素が添加された領域１３４、１３６が形成され
る。第１のゲート電極１０３、１０４、１０６、１０８
と、第２のゲート電極１２７〜１２９は半導体膜と交差
する位置においてゲート電極として機能する。また、第
２の形状の配線１３０は、保持容量素子の一方の容量配
線となる（図５（Ｃ））。In the above steps, the second TFT of each TFT is
Region of the gate electrode and the semiconductor film to which impurities are added for the purpose of controlling valence electrons, high concentration (1 × 10 ¹⁹ to 1 × 10
²¹ / cm ³ ) with n-type impurities added 131, 133
And regions 134 and 136 to which the n-type impurity element is added at a low concentration (1 × 10 ¹⁸ to 1 × 10 ²⁰ / cm ³ ) are formed. First gate electrodes 103, 104, 106, 108
Then, the second gate electrodes 127 to 129 function as gate electrodes at positions intersecting with the semiconductor film. In addition, the second shape wiring 130 serves as one capacitance wiring of the storage capacitor element (FIG. 5C).

【００５３】その後、それぞれの半導体膜に添加された
不純物元素を活性化処理する工程を行う。この活性化は
ガス加熱型の瞬間熱アニール法を用いて行う。加熱処理
の温度は窒素雰囲気中で４００〜７００℃、代表的には
４５０〜５００℃で行う。この他に、ＹＡＧレーザーの
第２高調波（５３２nm）を用いたレーザーアニール法を
適用することもできる。レーザー光の照射により活性化
を行うには、ＹＡＧレーザーの第２高調波（５３２nm）
を用いこの光を半導体膜に照射する。勿論、レーザー光
に限らずランプ光源を用いるＲＴＡ法でも同様であり、
基板の両面又は基板の一方の面（例えば裏面）からラン
プ光源の輻射により半導体膜を加熱する。After that, a step of activating the impurity element added to each semiconductor film is performed. This activation is performed using a gas heating type instant thermal annealing method. The heat treatment is performed in a nitrogen atmosphere at 400 to 700 ° C., typically 450 to 500 ° C. In addition to this, a laser annealing method using the second harmonic (532 nm) of a YAG laser can be applied. The second harmonic of the YAG laser (532 nm) is used for activation by irradiation with laser light.
Is used to irradiate the semiconductor film with this light. Of course, the same applies not only to the laser light but also to the RTA method using a lamp light source,
The semiconductor film is heated by radiation from a lamp light source from both surfaces of the substrate or one surface (for example, the back surface) of the substrate.

【００５４】その後、図６（Ａ）に示すように、プラズ
マＣＶＤ法で窒化シリコンから成る第１の層間絶縁膜１
３７を５０〜１００nmの厚さに形成し、クリーンオーブ
ンを用いて４１０℃の熱処理を行い、窒化シリコン膜か
ら放出される水素で半導体膜の水素化を行う。After that, as shown in FIG. 6A, the first interlayer insulating film 1 made of silicon nitride is formed by the plasma CVD method.
37 is formed to a thickness of 50 to 100 nm, heat treatment is performed at 410 ° C. using a clean oven, and hydrogen released from the silicon nitride film hydrogenates the semiconductor film.

【００５５】次いで、第１の層間絶縁膜１３７上に有機
絶縁物材料から成る第２の層間絶縁膜１３８を形成す
る。有機絶縁物材料を用いる理由は第２の層間絶縁膜１
３８の表面を平坦化するためのものである。より完全な
平坦面を得るためには、この表面をＣＭＰ法により平坦
化処理することが望ましい。ＣＭＰ法を併用する場合に
は、第２の層間絶縁膜をプラズマＣＶＤ法で形成される
酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on G
lass)やＰＳＧなどを用いることもできる。Next, a second interlayer insulating film 138 made of an organic insulating material is formed on the first interlayer insulating film 137. The reason for using the organic insulating material is the second interlayer insulating film 1.
38 for flattening the surface. In order to obtain a more complete flat surface, it is desirable that this surface be flattened by the CMP method. When the CMP method is used together, the second interlayer insulating film is a silicon oxide film formed by a plasma CVD method and an SOG (Spin on G) formed by a coating method.
(lass) or PSG can also be used.

【００５６】その後、第１のゲート絶縁膜、第２のゲー
ト絶縁膜、第１の層間絶縁膜、又は第２のゲート絶縁膜
と第２の層間絶縁膜とに開孔を形成し、配線１３９〜１
４３、画素電極１４４を形成する。この配線はチタン膜
とアルミニウム膜を積層して形成する（図６（Ｂ））。
ここまでの工程で作製されたアクティブマトリクス基板
を上面から見た様子を図８に示す。After that, an opening is formed in the first gate insulating film, the second gate insulating film, the first interlayer insulating film, or the second gate insulating film and the second interlayer insulating film, and the wiring 139 is formed. ~ 1
43, the pixel electrode 144 is formed. This wiring is formed by stacking a titanium film and an aluminum film (FIG. 6B).
FIG. 8 shows the top view of the active matrix substrate manufactured through the steps up to here.

【００５７】以上のようにして、同一基板上にｎチャネ
ル型ＴＦＴ２０１およびｐチャネル型ＴＦＴ２０２から
なる駆動回路２０５とスイッチング用の画素ＴＦＴ２０
３および保持容量素子２０４を有する画素部２０６を含
むアクティブマトリクス基板を実現することができる。As described above, the driving circuit 205 including the n-channel TFT 201 and the p-channel TFT 202 and the pixel TFT 20 for switching are formed on the same substrate.
3 and the active matrix substrate including the pixel portion 206 having the storage capacitor element 204 can be realized.

【００５８】なお、図１４に示すように、画素電極に反
射型の電極となる反射電極１４４（代表的には、本実施
例で示すようなＡｌを主成分とする導電膜）と透過型の
電極となる透明電極１６０（代表的には、酸化インジウ
ム・スズ（ＩＴＯ））とを用いた半透過型の表示装置と
することも可能である。なお、反射電極の反射効率を高
めるために、層間絶縁膜表面にエッチング等の処理を施
して凹凸を形成してから反射電極を形成してもよい。As shown in FIG. 14, a reflective electrode 144 (typically, a conductive film containing Al as a main component as shown in this embodiment) which serves as a reflective electrode is formed on the pixel electrode and a transmissive electrode. A semi-transmissive display device using a transparent electrode 160 (typically, indium tin oxide (ITO)) as an electrode can be used. In order to increase the reflection efficiency of the reflective electrode, the reflective electrode may be formed after the surface of the interlayer insulating film is subjected to a treatment such as etching to form unevenness.

【００５９】駆動回路２０５のｎチャネル型ＴＦＴ２０
１は、第１のゲート電極１０３、第１のゲート絶縁膜１
０９、ｐ型不純物元素を１×１０¹⁵〜１×１０¹⁷/cm³の
濃度で含む第１の半導体層１１２ａおよび第３の半導体
層１１８ａと、該第１の半導体層および該第３の半導体
層の間に実質的に真性な第２の半導体層１５０からなる
チャネル領域、低濃度（ｎ型）不純物領域１３４、ソー
ス領域またはドレイン領域となる高濃度（ｎ型）不純物
領域１３１を含む半導体層１２１、第２のゲート絶縁膜
１２４および第２のゲート電極１２７からなる。N-channel TFT 20 of drive circuit 205
1 is the first gate electrode 103 and the first gate insulating film 1
09, a first semiconductor layer 112a and a third semiconductor layer 118a containing a p-type impurity element in a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ , the first semiconductor layer and the third semiconductor A semiconductor layer including a channel region formed of the substantially intrinsic second semiconductor layer 150, a low-concentration (n-type) impurity region 134, and a high-concentration (n-type) impurity region 131 to be a source region or a drain region between the layers. 121, the second gate insulating film 124, and the second gate electrode 127.

【００６０】駆動回路２０５のｐチャネル型ＴＦＴ２０
２は、第１のゲート電極１０４、第１のゲート絶縁膜１
０９、ｎ型不純物元素を１×１０¹⁵〜１×１０¹⁷/cm³の
濃度で含む第１の半導体層１１４および第３の半導体層
１２０と、該第１の半導体層および該第３の半導体層の
間に実質的に真性な第２の半導体層１５１からなるチャ
ネル領域、低濃度（ｐ型）不純物領域１３５、ソース領
域またはドレイン領域となる高濃度（ｐ型）不純物領域
１３２を含む半導体層１２２、第２のゲート絶縁膜１２
４および第２のゲート電極１２８からなる。The p-channel TFT 20 of the drive circuit 205
2 is the first gate electrode 104 and the first gate insulating film 1
09, a first semiconductor layer 114 and a third semiconductor layer 120 containing an n-type impurity element in a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ , the first semiconductor layer and the third semiconductor A semiconductor layer including a channel region formed of the substantially second semiconductor layer 151, a low-concentration (p-type) impurity region 135, and a high-concentration (p-type) impurity region 132 serving as a source region or a drain region between the layers. 122, second gate insulating film 12
4 and the second gate electrode 128.

【００６１】画素部２０６のＴＦＴ２０３は、第１のゲ
ート電極１０５、１０６第１のゲート絶縁膜１０９、ｐ
型不純物元素を１×１０¹⁵〜１×１０¹⁷/cm³の濃度で含
む第１の半導体層１１２ｂ、１１２ｃおよび第３の半導
体層１１８ｂ、１１８ｃと、該第１の半導体層および該
第３の半導体層の間に実質的に真性な第２の半導体層１
５２からなるチャネル領域、低濃度（ｎ型）不純物領域
１３６、ソース領域またはドレイン領域となる高濃度
（ｎ型）不純物領域１３３を含む半導体層１２３、第２
のゲート絶縁膜１２４および第２のゲート電極１２９か
らなる。The TFT 203 of the pixel portion 206 has a first gate electrode 105, 106 a first gate insulating film 109, p
The first semiconductor layers 112b and 112c and the third semiconductor layers 118b and 118c containing the impurity element of the type at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ , the first semiconductor layer and the third semiconductor layer Second semiconductor layer 1 that is substantially intrinsic between the semiconductor layers
A semiconductor layer 123 including a channel region composed of 52, a low-concentration (n-type) impurity region 136, a high-concentration (n-type) impurity region 133 to be a source region or a drain region, and a second
Of the gate insulating film 124 and the second gate electrode 129.

【００６２】画素部２０６の保持容量素子２０４は、画
素ＴＦＴの半導体層１２３から連続して形成された半導
体層１２３、第２の形状の容量配線１３０および誘電体
となる第２のゲート絶縁膜１２４からなる。The storage capacitor element 204 of the pixel portion 206 includes the semiconductor layer 123 formed continuously from the semiconductor layer 123 of the pixel TFT, the second shape capacitor wiring 130, and the second gate insulating film 124 serving as a dielectric. Consists of.

【００６３】なお、それぞれのＴＦＴにおいて、低濃度
不純物領域（ＬＤＤ領域）のチャネル長方向の長さは
０．５〜２．５μm、好ましくは１．５μmで形成する。
このようなＬＤＤの構成は、主にホットキャリア効果に
よるＴＦＴの劣化を防ぐことを目的としている。In each TFT, the length of the low concentration impurity region (LDD region) in the channel length direction is 0.5 to 2.5 μm, preferably 1.5 μm.
The structure of such an LDD is mainly intended to prevent the deterioration of the TFT due to the hot carrier effect.

【００６４】これらｎチャネル型ＴＦＴ及びｐチャネル
型ＴＦＴによりシフトレジスタ回路、バッファ回路、レ
ベルシフタ回路、ラッチ回路などを形成することができ
る。特に、駆動電圧が高いバッファ回路には、ホットキ
ャリア効果による劣化を防ぐ目的から、ｎチャネル型Ｔ
ＦＴ２０１の構造が適している。A shift register circuit, a buffer circuit, a level shifter circuit, a latch circuit, etc. can be formed by these n-channel type TFT and p-channel type TFT. In particular, an n-channel T
The structure of FT201 is suitable.

【００６５】また、ＣＭＯＳ構造としなくても、ＮＭＯ
Ｓ又はＰＭＯＳを基本とした回路にも本発明は同様に適
用することができる。Even if the CMOS structure is not used, the NMO
The present invention can be similarly applied to a circuit based on S or PMOS.

【００６６】（実施例２）本実施例では、実施例１で作
製したアクティブマトリクス基板を用いて、アクティブ
マトリクス型液晶表示装置を作製する工程の一例を示
す。(Embodiment 2) In this embodiment, an example of a process for manufacturing an active matrix type liquid crystal display device using the active matrix substrate manufactured in Embodiment 1 will be described.

【００６７】図６（Ｂ）まで形成した後、図９に示すよ
うに配向膜１５３を形成し、ラビング処理を行う。な
お、図示しないが、配向膜１５３を形成する前に、アク
リル樹脂膜等の有機樹脂膜をパターニングすることによ
って基板間隔を保持するための柱状のスペーサを所望の
位置に形成しておいても良い。また、柱状のスペーサに
代えて、球状のスペーサを基板全面に散布してもよい。After forming up to FIG. 6B, an alignment film 153 is formed as shown in FIG. 9 and a rubbing process is performed. Although not shown, before forming the alignment film 153, an organic resin film such as an acrylic resin film may be patterned to form columnar spacers for holding the substrate distance at desired positions. . Further, spherical spacers may be dispersed over the entire surface of the substrate instead of the columnar spacers.

【００６８】次いで、対向基板１５４上に対向電極１５
５を形成し、その上に配向膜１５６を形成しラビング処
理を施す。対向電極１５５はＩＴＯで形成する。そし
て、シールパターン１５７が形成された対向基板１５４
を貼り合わせる。その後、両基板の間に液晶材料１５８
を注入し、封止剤（図示せず）によって完全に封止す
る。液晶材料には公知の液晶材料を用いれば良い。この
ようにして図９に示すアクティブマトリクス駆動の液晶
表示装置が完成する。Next, the counter electrode 15 is formed on the counter substrate 154.
5 is formed, an alignment film 156 is formed thereon, and rubbing treatment is performed. The counter electrode 155 is made of ITO. Then, the counter substrate 154 on which the seal pattern 157 is formed
Stick together. Then, the liquid crystal material 158 is placed between both substrates.
And then completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material. In this way, the active matrix driving liquid crystal display device shown in FIG. 9 is completed.

【００６９】（実施例３）本発明は、実施形態、実施例
１で示されたＴＦＴの構造以外の構造のＴＦＴにも適応
することができる。なお、符号は図１で用いた符号と同
一の符号を用いる。(Example 3) The present invention can be applied to a TFT having a structure other than the structure of the TFT shown in the embodiment and Example 1. The same reference numerals as those used in FIG. 1 are used.

【００７０】図１０は、基板１０上に第１のゲート電極
１１、該第１のゲート電極１１上に第１のゲート絶縁膜
１２、該第１のゲート絶縁膜１２上に第１の半導体層１
３、該第１の半導体層１３上に第２の半導体層１４、該
第２の半導体層１４上に第３の半導体層１５、該第３の
半導体層１５上に第２のゲート絶縁膜１８、該第２のゲ
ート絶縁膜１８上に第２のゲート電極１９を有してい
る。また、第１の半導体層１３および第３の半導体層１
５のチャネル領域には、一導電型を付与する不純物元素
（ｎチャネル型ＴＦＴの場合は、ｐ型不純物元素であ
り、ｐチャネル型ＴＦＴの場合は、ｎ型不純物元素）が
１×１０¹⁵〜１×１０¹⁷/cm³の濃度で添加されている。FIG. 10 shows a first gate electrode 11 on a substrate 10, a first gate insulating film 12 on the first gate electrode 11, and a first semiconductor layer on the first gate insulating film 12. 1
3, the second semiconductor layer 14 on the first semiconductor layer 13, the third semiconductor layer 15 on the second semiconductor layer 14, and the second gate insulating film 18 on the third semiconductor layer 15. A second gate electrode 19 is provided on the second gate insulating film 18. In addition, the first semiconductor layer 13 and the third semiconductor layer 1
In the channel region of No. 5, the impurity element imparting one conductivity type (p-type impurity element in the case of an n-channel TFT and n-type impurity element in the case of a p-channel TFT) is 1 × 10 ¹⁵ to It is added at a concentration of 1 × 10 ¹⁷ / cm ³ .

【００７１】第１の半導体層１３、第２の半導体層１４
および第３の半導体層１５には、チャネル領域に添加さ
れた導電型とは異なる導電型を付与する不純物元素（ｎ
チャネル型ＴＦＴの場合は、ｎ型不純物元素であり、ｐ
チャネル型ＴＦＴの場合は、ｐ型不純物元素）が高濃度
（１×１０²⁰〜５×１０²¹/cm³）添加されたソース領域
またはドレイン領域となる領域と、チャネル領域とソー
ス領域またはドレイン領域１６ｂ、１７ｂとの間にチャ
ネル領域に添加された導電型とは異なる導電型を付与す
る不純物元素が低濃度（１×１０¹⁸〜１×１０²⁰/cm³）
に添加された低濃度不純物領域（ＬＤＤ領域ともいう）
１６ａ、１７ａを有している。First semiconductor layer 13 and second semiconductor layer 14
In the third semiconductor layer 15, the impurity element (n having a conductivity type different from the conductivity type added to the channel region (n
In the case of a channel type TFT, it is an n-type impurity element and p
In the case of a channel type TFT, a region to be a source region or a drain region to which a high concentration (1 × 10 ^{20 to} 5 × 10 ²¹ / cm ³ ) of p-type impurity element) is added, and a channel region and a source region or a drain region. Impurity element imparting a conductivity type different from the conductivity type added to the channel region between 16b and 17b has a low concentration (1 × 10 ¹⁸ to 1 × 10 ²⁰ / cm ³ ).
Low concentration impurity region (also called LDD region) added to
It has 16a and 17a.

【００７２】第１のゲート電極１１は、第１のゲート絶
縁膜１２を介してチャネル領域と重なるように形成され
ており、第２のゲート電極１９は第２のゲート絶縁膜１
８を介してＬＤＤ領域１６ａ、１７ａと重なるように形
成されている。The first gate electrode 11 is formed so as to overlap the channel region with the first gate insulating film 12 interposed therebetween, and the second gate electrode 19 is formed in the second gate insulating film 1.
8 so as to overlap the LDD regions 16a and 17a.

【００７３】ゲート電極が絶縁膜を介してＬＤＤ領域に
重なるような構造は、ＧＯＬＤ（Gate-drain Overlappe
d LDD）構造として知られており、ドレイン近傍の高電
界が緩和されてホットキャリア注入を防ぎ、劣化現象の
防止に有効である。The structure in which the gate electrode overlaps with the LDD region via the insulating film has a structure of GOLD (Gate-drain Overlappe).
This is known as a d LDD structure, and a high electric field in the vicinity of the drain is relaxed to prevent hot carrier injection and effectively prevent a deterioration phenomenon.

【００７４】本発明と上記ＧＯＬＤ構造とを組み合わせ
ることにより、ホットキャリア注入による劣化を防ぎ、
さらに高い電界効果移動度、ドレイン電流、低いＳ値、
しきい値と信頼性の高い半導体装置を実現することがで
きる。By combining the present invention with the GOLD structure, deterioration due to hot carrier injection can be prevented,
Higher field effect mobility, drain current, lower S value,
A semiconductor device having a high threshold value and high reliability can be realized.

【００７５】（実施例４）本実施例では、混晶半導体を
積層することにより、図２（Ａ−１）に示すようなエネ
ルギーバンド構造を有するチャネル領域を含む半導体装
置について説明する。なお、図２（Ｂ−１）は、従来の
エネルギーバンド構造を有するチャネル領域を含む半導
体装置についての説明図である。Example 4 In this example, a semiconductor device including a channel region having an energy band structure as shown in FIG. 2A-1 by stacking mixed crystal semiconductors will be described. Note that FIG. 2B-1 is an explanatory diagram of a semiconductor device including a channel region having a conventional energy band structure.

【００７６】実施形態１と同様に、基板上に第１のゲー
ト電極、該第１のゲート電極上に第１のゲート絶縁膜を
形成する。Similar to the first embodiment, the first gate electrode is formed on the substrate, and the first gate insulating film is formed on the first gate electrode.

【００７７】次いで、第１のゲート絶縁膜上に第１の半
導体層として、Ａｌ_xＧａＡｓ_1-x膜を形成し、続いて、
第１の半導体層上に第２の半導体層として、ＧａＡｓ膜
を形成する。さらに、第２の半導体層上に第３の半導体
層として、Ａｌ_xＧａＡｓ_1-x膜を形成する。Next, an Al _x GaAs _1-x film is formed as a first semiconductor layer on the first gate insulating film, and then,
A GaAs film is formed as a second semiconductor layer on the first semiconductor layer. Further, an Al _x GaAs _1-x film is formed as a third semiconductor layer on the second semiconductor layer.

【００７８】実施例１に従い、第２のゲート絶縁膜を形
成し、第２のゲート絶縁膜上に第２のゲート電極を形成
した後、ｎチャネル型ＴＦＴのソース領域またはドレイ
ン領域には、ｎ型不純物元素を、ｐチャネル型ＴＦＴの
ソース領域またはドレイン領域には、ｐ型不純物元素を
添加することにより、図２（Ａ−１）に示すようなエネ
ルギーバンド構造を有する半導体装置を実現することが
できる。According to the first embodiment, after forming the second gate insulating film and forming the second gate electrode on the second gate insulating film, the n-channel type TFT has a source region or a drain region with n. A semiconductor device having an energy band structure as shown in FIG. 2A-1 is added by adding a p-type impurity element to a source region or a drain region of a p-channel TFT by adding the p-type impurity element. You can

【００７９】このように混晶半導体膜を積層することに
より、不純物元素を添加した半導体層を積層することな
く、図２（Ａ−１）に示すようなエネルギーバンド構造
を有するチャネル領域を形成することができる。By stacking mixed crystal semiconductor films in this manner, a channel region having an energy band structure as shown in FIG. 2A-1 is formed without stacking semiconductor layers to which an impurity element is added. be able to.

【００８０】（実施例５）本発明を実施して形成された
ＣＭＯＳ回路や画素部はアクティブマトリクス型液晶デ
ィスプレイ（液晶表示装置）に用いることができる。即
ち、それら液晶表示装置を表示部に組み込んだ電気器具
全てに本発明を実施できる。(Embodiment 5) The CMOS circuit and the pixel portion formed by implementing the present invention can be used for an active matrix type liquid crystal display (liquid crystal display device). That is, the present invention can be applied to all electric appliances in which the liquid crystal display device is incorporated in the display section.

【００８１】その様な電気器具としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、パーソナルコンピュータ、携帯情報端
末（モバイルコンピュータ、携帯電話または電子書籍
等）などが挙げられる。それらの一例を図１１、図１２
及び図１３に示す。Examples of such electric appliances include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), personal computers, personal digital assistants (mobile computers, cell phones or electronic books). Etc.) and the like. Examples of those are shown in FIGS.
13 and FIG.

【００８２】図１１（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。FIG. 11A shows a personal computer, which has a main body 2001, an image input section 2002, and a display section 20.
03, keyboard 2004 and the like.

【００８３】図１１（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。FIG. 11B shows a video camera, which includes a main body 2101, a display portion 2102, a voice input portion 2103, operation switches 2104, a battery 2105, and an image receiving portion 210.
Including 6 etc.

【００８４】図１１（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。FIG. 11C shows a mobile computer (mobile computer), which includes a main body 2201, a camera section 2202, an image receiving section 2203, operation switches 2204, a display section 2205 and the like.

【００８５】図１１（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。FIG. 11D shows a goggle type display, which includes a main body 2301, a display portion 2302 and an arm portion 230.
Including 3 etc.

【００８６】図１１（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。FIG. 11E shows a player that uses a recording medium (hereinafter, referred to as a recording medium) in which a program is recorded, and has a main body 2401, a display section 2402, and a speaker section 240.
3, a recording medium 2404, operation switches 2405 and the like. This player uses a DVD (D
digital Versatile Disc), CD
It is possible to play music, watch movies, play games, and use the internet.

【００８７】図１１（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。FIG. 11F shows a digital camera, which includes a main body 2501, a display section 2502, an eyepiece section 2503, operation switches 2504, an image receiving section (not shown) and the like.

【００８８】図１２（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。FIG. 12A shows a front type projector including a projection device 2601, a screen 2602 and the like.

【００８９】図１２（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。FIG. 12B shows a rear type projector, which includes a main body 2701, a projection device 2702 and a mirror 270.
3, screen 2704 and the like.

【００９０】なお、図１２（Ｃ）は、図１２（Ａ）及び
図１２（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１２（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。Note that FIG. 12C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 12A and 12B. Projection device 2601, 27
02 is a light source optical system 2801, mirrors 2802, 280
4 to 2806, dichroic mirror 2803, prism 2807, liquid crystal display device 2808, retardation plate 280.
9, a projection optical system 2810. Projection optical system 28
Reference numeral 10 is composed of an optical system including a projection lens. Although the present embodiment shows an example of a three-plate type, it is not particularly limited and may be, for example, a single-plate type. In addition, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference, and an IR film in the optical path indicated by the arrow in FIG. Good.

【００９１】また、図１２（Ｄ）は、図１２（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１２（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。FIG. 12D is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 12C. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, a lens array 2813, and a lens array 2813.
814, a polarization conversion element 2815, and a condenser lens 2816. The light source optical system shown in FIG. 12D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, and an IR film in the light source optical system.

【００９２】ただし、図１２に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の液晶表示装置の適用例は図示していな
い。However, the projector shown in FIG. 12 shows a case where a transmissive electro-optical device is used, and an application example of a reflective liquid crystal display device is not shown.

【００９３】図１３（Ａ）は携帯電話であり、３００１
は表示用パネル、３００２は操作用パネルである。表示
用パネル３００１と操作用パネル３００２とは接続部３
００３において接続されている。接続部３００３におけ
る、表示用パネル３００１の表示部３００４が設けられ
ている面と操作用パネル３００２の操作キー３００６が
設けられている面との角度θは、任意に変えることがで
きる。さらに、音声出力部３００５、操作キー３００
６、電源スイッチ３００７、音声入力部３００８を有し
ている。FIG. 13A shows a mobile phone, which is 3001.
Is a display panel and 3002 is an operation panel. The display panel 3001 and the operation panel 3002 are connected to each other by the connecting portion 3
Connected at 003. The angle θ between the surface of the connection panel 3003 on which the display portion 3004 of the display panel 3001 is provided and the surface of the operation panel 3002 on which the operation keys 3006 are provided can be arbitrarily changed. Furthermore, a voice output unit 3005 and operation keys 300
6, a power switch 3007, and a voice input unit 3008.

【００９４】図１３（Ｂ）は携帯書籍（電子書籍）であ
り、本体３１０１、表示部３１０２、３１０３、記憶媒
体３１０４、操作スイッチ３１０５、アンテナ３１０６
等を含む。FIG. 13B shows a portable book (electronic book) including a main body 3101, display portions 3102 and 3103, a storage medium 3104, operation switches 3105, and an antenna 3106.
Including etc.

【００９５】図１３（Ｃ）はディスプレイであり、本体
３２０１、支持台３２０２、表示部３２０３等を含む。
本発明のディスプレイは特に大画面化した場合において
有利であり、対角１０インチ以上（特に３０インチ以
上）のディスプレイには有利である。FIG. 13C shows a display, which includes a main body 3201, a support base 3202, a display portion 3203, and the like.
The display of the present invention is particularly advantageous when it has a large screen, and is advantageous for a display having a diagonal of 10 inches or more (particularly 30 inches or more).

【００９６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に適用することが可能であ
る。As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electric appliances in all fields.

【００９７】（実施例６）本実施例では、本発明のDual
Gate構造（構成ａ）と、一般的なDual Gate構造（構成
ｂ）とを用いてｇｍ、ドレイン電流等のシュミレーショ
ンを行った。なお、構成ａ及び構成ｂのトランジスタは
Ｌ／Ｗ＝１０／８μｍ、シングルドレイン構造を想定し
た。また構成ａでは、第１の半導体膜および第３の半導
体膜の膜厚を１０ｎｍとし、第２の半導体膜の膜厚を３
０ｎｍとし、第１の半導体膜および第３の半導体膜のチ
ャネル領域にボロンを２×１０¹⁶／ｃｍ³添加し、第２
の半導体膜のチャネル領域を真性（キャリア濃度を１×
１０¹⁰／ｃｍ³）とした。また構成ｂでは、半導体膜の
膜厚を５０ｎｍとし、チャネル領域にボロンを２×１０
¹⁶／ｃｍ³添加した。これらのシュミレーション結果を
図１５（Ａ）および（Ｂ）に示す。(Embodiment 6) In this embodiment, the dual of the present invention is used.
The gate structure (configuration a) and the general Dual Gate structure (configuration b) were used to simulate gm, drain current and the like. It is assumed that the transistors of configurations a and b have L / W = 10/8 μm and a single drain structure. Further, in the configuration a, the film thickness of the first semiconductor film and the third semiconductor film is 10 nm, and the film thickness of the second semiconductor film is 3 nm.
0 nm, and 2 × 10 ¹⁶ / cm ³ of boron is added to the channel regions of the first semiconductor film and the third semiconductor film.
Channel region of the semiconductor film of
10 ¹⁰ / cm ³ ). Further, in the configuration b, the thickness of the semiconductor film is set to 50 nm, and boron is added to the channel region by 2 × 10 5.
¹⁶ / cm ^{3 was} added. The results of these simulations are shown in FIGS. 15 (A) and (B).

【００９８】図１５（Ａ）には、ｇｍ（トランスコンダ
クタンス）を示すグラフ（イ）と、Ｖｇ−Ｉｄ特性を示
すグラフ（ロ）とが記載されている。グラフ（イ）をみ
ると、構成ａは構成ｂよりｇｍが高いことがわかる。こ
のｇｍはトランジスタの移動度とある比例関係を有して
おり、構成ａの移動度は構成ｂより大きいことが言え
る。FIG. 15A shows a graph (a) showing gm (transconductance) and a graph (b) showing Vg-Id characteristics. It can be seen from the graph (a) that the configuration a has a higher gm than the configuration b. This gm has a proportional relationship with the mobility of the transistor, and it can be said that the mobility of the configuration a is larger than that of the configuration b.

【００９９】またグラフ（ロ）をみると、飽和領域にお
いて構成ａは構成ｂよりＩｄ（ドレイン電流）が高いこ
とがわかる。ドレイン電流の高い構成ａは、同一のドレ
イン電流を得ることのできる構成ｂと比較すると、チャ
ネル領域を小さくでき、トランジスタの高集積化を可能
とする。Further, from the graph (b), it can be seen that the configuration a has a higher Id (drain current) than the configuration b in the saturation region. The configuration a having a high drain current can make the channel region smaller than that of the configuration b capable of obtaining the same drain current, and enables high integration of the transistor.

【０１００】図１５（Ｂ）には、Ｖｄ−Ｉｄ特性を示す
グラフが記載されている。図１５（Ｂ）をみると、構成
ａは構成ｂよりＩｄ（ドレイン電流）が高いことが明ら
かにわかる。ドレイン電流の高い構成ａは、同一のドレ
イン電流を得ることのできる構成ｂと比較すると、チャ
ネル領域を小さくでき、トランジスタの高集積化を可能
とする。FIG. 15B shows a graph showing Vd-Id characteristics. It can be clearly seen from FIG. 15B that the configuration a has a higher Id (drain current) than the configuration b. The configuration a having a high drain current can make the channel region smaller than that of the configuration b capable of obtaining the same drain current, and enables high integration of the transistor.

【０１０１】以上のように本発明により、移動度やドレ
イン電流が向上されたトランジスタを得ることができ
る。このような移動度やドレイン電流が向上されたトラ
ンジスタは、ドライバ回路に用いると好ましい。As described above, according to the present invention, a transistor with improved mobility and drain current can be obtained. Such a transistor having improved mobility and drain current is preferably used for a driver circuit.

【０１０２】[0102]

【発明の効果】本発明の構造を有するＴＦＴに、反転状
態となるようなしきい値電圧より高い電圧が印加する
と、ポテンシャル障壁となる一導電型を付与する不純物
元素が添加された第１の半導体層および第３の半導体層
の間に形成された真性な第２の半導体層に反転層が広く
形成されるため、キャリアが流れる領域が広がり、ドレ
イン電流が大きくなり、サブスレッショルド係数（Ｓ
値）は小さくなる。Ｓ値が小さい素子は、立ち上がりが
鋭い理想的なスイッチであると言える。When a voltage higher than the threshold voltage that causes an inversion state is applied to the TFT having the structure of the present invention, the first semiconductor to which the impurity element imparting one conductivity type which serves as a potential barrier is added is added. Since the inversion layer is widely formed in the intrinsic second semiconductor layer formed between the layer and the third semiconductor layer, the region in which carriers flow is expanded, the drain current is increased, and the subthreshold coefficient (S
Value) becomes smaller. It can be said that an element having a small S value is an ideal switch having a sharp rising edge.

【０１０３】また、チャネル領域を上記のような構造に
することにより、主な反転層が第２の半導体層に形成さ
れるため、第２の半導体層に生じたホットキャリアが絶
縁膜界面で散乱注入されることがない。したがって、電
界効果移動度が向上し、さらに第１の半導体層および第
２の半導体層または第２の半導体層および第３の半導体
層のフェルミエネルギーの差によって生じるポテンシャ
ルに第２の半導体層が囲まれているため、第２の半導体
層で発生したホットキャリアが絶縁膜中に散乱して注入
されるのを防ぐことができ、ホットキャリア劣化のドレ
イン電流に対する影響を小さくすることができる。Further, since the main inversion layer is formed in the second semiconductor layer by forming the channel region as described above, hot carriers generated in the second semiconductor layer are scattered at the interface of the insulating film. Never injected. Therefore, the field-effect mobility is improved, and the potential generated by the difference in Fermi energy between the first semiconductor layer and the second semiconductor layer or the second semiconductor layer and the third semiconductor layer surrounds the second semiconductor layer. Therefore, it is possible to prevent the hot carriers generated in the second semiconductor layer from being scattered and injected into the insulating film, and the influence of the hot carrier deterioration on the drain current can be reduced.

【０１０４】以上のように、本発明によると信頼性、電
気特性に優れた半導体装置を実現することができる。As described above, according to the present invention, a semiconductor device having excellent reliability and electric characteristics can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明のＴＦＴを示す図。FIG. 1 is a diagram showing a TFT of the invention.

【図２】 本発明のチャネル領域のエネルギーバンド構
造を示す図。FIG. 2 is a diagram showing an energy band structure of a channel region of the present invention.

【図３】 本発明の実施の一例を示す図。FIG. 3 is a diagram showing an example of implementation of the present invention.

【図４】 本発明の実施の一例を示す図。FIG. 4 is a diagram showing an example of implementation of the present invention.

【図５】 本発明の実施の一例を示す図。FIG. 5 is a diagram showing an example of implementation of the present invention.

【図６】 本発明の実施の一例を示す図。FIG. 6 is a diagram showing an example of implementation of the present invention.

【図７】 本発明の実施の一例を示す図。FIG. 7 is a diagram showing an example of implementation of the present invention.

【図８】 本発明の実施の一例を示す図。FIG. 8 is a diagram showing an example of implementation of the present invention.

【図９】 本発明の実施の一例を示す図。FIG. 9 is a diagram showing an example of implementation of the present invention.

【図１０】 本発明の実施の一例を示す図。FIG. 10 is a diagram showing an example of implementation of the present invention.

【図１１】 電気器具の一例を示す図。FIG. 11 is a diagram showing an example of an electric appliance.

【図１２】 電気器具の一例を示す図。FIG. 12 is a diagram showing an example of an electric appliance.

【図１３】 電気器具の一例を示す図。FIG. 13 is a diagram showing an example of an electric appliance.

【図１４】 本発明の実施の一例を示す図。FIG. 14 is a diagram showing an example of implementation of the present invention.

【図１５】 本発明のＴＦＴの特性を示す図。FIG. 15 is a graph showing characteristics of the TFT of the invention.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１３Ａ 27/08 ３２１Ｇ ３２１Ｃ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8238 H01L 27/08 H01L 27/092 G02F 1/1368 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁷ identification code FI H01L 29/78 613A 27/08 321G 321C (58) Fields investigated (Int.Cl. ⁷ , DB name) H01L 29/786 H01L 21 / 336 H01L 21/8238 H01L 27/08 H01L 27/092 G02F 1/1368

Claims (13)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられたソース領域及びドレイン領域
を有する半導体膜と、前記半導体膜上に設けられた第２
のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けら
れた第２のゲート電極と、を有する薄膜トランジスタで
あって、前記半導体膜のチャネル形成領域の前記第１の
ゲート絶縁膜に接する下部領域、及び前記第２のゲート
絶縁膜に接する上部領域は、前記ソース領域及びドレイ
ン領域が有する導電型と異なる導電型を付与する不純物
元素を含み、前記上部領域と下部領域との間の領域は、
真性または１×１０¹⁵/cm³以下の濃度で前記上部領域と
下部領域が有する導電型と同一の導電型を付与する不純
物元素を含むことを特徴とする薄膜トランジスタ。1. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a source region and a drain region provided on the first gate insulating film. A semiconductor film and a second film provided on the semiconductor film
A gate insulating film and a second gate electrode provided on the second gate insulating film, the lower part of the channel forming region of the semiconductor film being in contact with the first gate insulating film. The region and the upper region in contact with the second gate insulating film include an impurity element imparting a conductivity type different from the conductivity type of the source region and the drain region, and a region between the upper region and the lower region is ,
A thin film transistor comprising an intrinsic or impurity element imparting the same conductivity type as that of the upper and lower regions at a concentration of 1 × 10 ¹⁵ / cm ³ or less. 【請求項２】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられた第１の半導体膜と、前記第１
の半導体膜上に設けられた第２の半導体膜と、前記第２
の半導体膜上に設けられた第３の半導体膜と、前記第３
の半導体膜上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられた第２のゲート電極
と、を有する薄膜トランジスタであって、前記第１の半
導体膜のチャネル形成領域および前記第３の半導体膜の
チャネル形成領域は１×１０¹⁵〜１×１０¹⁷/cm³の濃度
で同一の導電型を付与する不純物元素を含み、前記第２
の半導体膜のチャネル形成領域は真性または１×１０¹⁵
/cm³以下の濃度で前記導電型を付与する不純物元素を含
むことを特徴とする薄膜トランジスタ。2. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. The first
A second semiconductor film provided on the semiconductor film of
A third semiconductor film provided on the semiconductor film of
A thin film transistor having a second gate insulating film provided on the semiconductor film, and a second gate electrode provided on the second gate insulating film, wherein the channel of the first semiconductor film is provided. The formation region and the channel formation region of the third semiconductor film contain an impurity element imparting the same conductivity type at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ , and the second region
The channel formation region of the semiconductor film is intrinsic or 1 × 10 ¹⁵
A thin film transistor comprising an impurity element imparting the conductivity type at a concentration of / cm ³ or less. 【請求項３】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられた第１の半導体膜と、前記第１
の半導体膜上に設けられた第２の半導体膜と、前記第２
の半導体膜上に設けられた第３の半導体膜と、前記第３
の半導体膜上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられた第２のゲート電極
と、前記第１半導体膜、前記第２の半導体膜および第３
の半導体膜に設けられたソース領域、ドレイン領域及び
チャネル形成領域と、を有する薄膜トランジスタであっ
て、前記第１の半導体膜のチャネル形成領域および前記
第３の半導体膜のチャネル形成領域は１×１０¹⁵〜１×
１０¹⁷/cm³の濃度で同一の導電型を付与する不純物元素
を含み、前記第２の半導体膜のチャネル形成領域は真性
または１×１０¹⁵/cm³以下の濃度で前記導電型を付与す
る不純物元素を含むことを特徴とする薄膜トランジス
タ。3. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. The first
A second semiconductor film provided on the semiconductor film of
A third semiconductor film provided on the semiconductor film of
A second gate insulating film provided on the semiconductor film, a second gate electrode provided on the second gate insulating film, the first semiconductor film, the second semiconductor film, and the third semiconductor film.
A source region, a drain region, and a channel formation region provided in the semiconductor film, wherein the channel formation region of the first semiconductor film and the channel formation region of the third semiconductor film are 1 × 10. ¹⁵ ~ 1 x
The channel formation region of the second semiconductor film contains an impurity element imparting the same conductivity type at a concentration of 10 ¹⁷ / cm ³ and imparts the conductivity type at an intrinsic or concentration of 1 × 10 ¹⁵ / cm ³ or less. A thin film transistor comprising an impurity element. 【請求項４】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられた第１の半導体膜と、前記第１
の半導体膜上に設けられた第２の半導体膜と、前記第２
の半導体膜上に設けられた第３の半導体膜と、前記第３
の半導体膜上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられた第２のゲート電極
と、をそれぞれ有するｎチャネル型薄膜トランジスタお
よびｐチャネル型薄膜トランジスタであって、前記ｎチ
ャネル型薄膜トランジスタにおける前記第１の半導体膜
のチャネル形成領域および前記第３の半導体膜のチャネ
ル形成領域は１×１０¹⁵〜１×１０¹⁷/cm³の濃度でｐ型
を付与する不純物元素を含み、かつ前記第２の半導体膜
のチャネル形成領域は真性または１×１０¹⁵/cm³以下の
濃度でｐ型を付与する不純物元素を含み、前記ｐチャネ
ル型薄膜トランジスタにおける前記第１の半導体膜のチ
ャネル形成領域および前記第３の半導体膜のチャネル形
成領域は１×１０¹⁵〜１×１０¹⁷/cm³の濃度でｎ型を付
与する不純物元素を含み、かつ前記第２の半導体膜のチ
ャネル形成領域は、真性または１×１０¹⁵/cm³以下の濃
度でｎ型を付与する不純物元素を含むことを特徴とする
薄膜トランジスタ。4. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. The first
A second semiconductor film provided on the semiconductor film of
A third semiconductor film provided on the semiconductor film of
An n-channel type thin film transistor and a p-channel type thin film transistor, each having a second gate insulating film provided on the semiconductor film and a second gate electrode provided on the second gate insulating film. An impurity imparting p-type at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ³ in the channel forming region of the first semiconductor film and the channel forming region of the third semiconductor film in the n-channel thin film transistor. The channel forming region of the second semiconductor film contains an impurity element that imparts p-type intrinsic or at a concentration of 1 × 10 ¹⁵ / cm ³ or less, and the first semiconductor in the p-channel thin film transistor containing an impurity element channel forming region and a channel forming region of the third semiconductor film which imparts n-type at a concentration of ^{1 × 10 15 ~1 × 10 17} / cm 3 of membrane And the channel formation region of the second semiconductor film, a thin film transistor which comprises an impurity element imparting intrinsic or 1 × 10 ¹⁵ / cm ³ n-type at a concentration. 【請求項５】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられた第１の半導体膜と、前記第１
の半導体膜上に設けられた第２の半導体膜と、前記第２
の半導体膜上に設けられた第３の半導体膜と、前記第３
の半導体膜上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられた第２のゲート電極
と、前記第１半導体膜、前記第２の半導体膜および第３
の半導体膜に設けられたソース領域、ドレイン領域及び
チャネル形成領域と、をそれぞれ有するｎチャネル型薄
膜トランジスタおよびｐチャネル型薄膜トランジスタで
あって、前記ｎチャネル型薄膜トランジスタにおける前
記第１の半導体膜のチャネル形成領域および前記第３の
半導体膜のチャネル形成領域は、１×１０¹⁵〜１×１０
¹⁷/cm³の濃度でｐ型を付与する不純物元素を含み、かつ
前記第２の半導体膜のチャネル形成領域は、真性または
ｐ型を付与する不純物元素を１×１０¹⁵/cm³以下の濃度
で含み、前記ｐチャネル型薄膜トランジスタにおける前
記第１の半導体膜および前記第３の半導体膜のチャネル
形成領域は、１×１０¹⁵〜１×１０¹⁷/cm³の濃度でｎ型
を付与する不純物元素を含み、かつ前記第２の半導体膜
のチャネル形成領域は、真性またはｎ型を付与する不純
物元素を１×１０¹⁵/cm³以下の濃度で含むことを特徴と
する薄膜トランジスタ。5. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. The first
A second semiconductor film provided on the semiconductor film of
A third semiconductor film provided on the semiconductor film of
A second gate insulating film provided on the semiconductor film, a second gate electrode provided on the second gate insulating film, the first semiconductor film, the second semiconductor film, and the third semiconductor film.
An n-channel thin film transistor and a p-channel thin film transistor having a source region, a drain region, and a channel forming region provided in the semiconductor film, respectively, the channel forming region of the first semiconductor film in the n-channel thin film transistor. And the channel formation region of the third semiconductor film is 1 × 10 ¹⁵ to 1 × 10
The channel formation region of the second semiconductor film contains an impurity element imparting p-type at a concentration of ¹⁷ / cm ^{3 and} the impurity element imparting intrinsic or p-type concentration is 1 × 10 ¹⁵ / cm ³ or less. And a channel forming region of the first semiconductor film and the third semiconductor film in the p-channel thin film transistor is an impurity element imparting n-type at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ^3. And the channel formation region of the second semiconductor film contains an impurity element imparting intrinsicity or n-type at a concentration of 1 × 10 ¹⁵ / cm ³ or less. 【請求項６】第１のゲート電極と、前記第１のゲート電
極上に設けられた第１のゲート絶縁膜と、前記第１のゲ
ート絶縁膜上に設けられた第１の半導体膜と、前記第１
の半導体膜上に設けられた第２の半導体膜と、前記第２
の半導体膜上に設けられた第３の半導体膜と、前記第３
の半導体膜上に設けられた第２のゲート絶縁膜と、前記
第２のゲート絶縁膜上に設けられた第２のゲート電極
と、前記第１半導体膜、前記第２の半導体膜および第３
の半導体膜に設けられたソース領域、ドレイン領域及び
チャネル形成領域と、前記ソース領域及びドレイン領域
とチャネル形成領域との間に設けられた低濃度不純物領
域と、をそれぞれ有するｎチャネル型薄膜トランジスタ
およびｐチャネル型薄膜トランジスタであって、前記ｎ
チャネル型薄膜トランジスタにおける前記第１の半導体
膜のチャネル形成領域および前記第３の半導体膜のチャ
ネル形成領域は、１×１０¹⁵〜１×１０¹⁷/cm³の濃度で
ｐ型を付与する不純物元素を含み、かつ第２の半導体膜
のチャネル形成領域は、真性または１×１０¹⁵/cm³以下
の濃度でｐ型を付与する不純物元素を含み、前記ｐチャ
ネル型薄膜トランジスタにおける前記第１の半導体膜お
よび前記第３の半導体膜のチャネル形成領域は、１×１
０¹⁵〜１×１０¹⁷/cm³の濃度でｎ型を付与する不純物元
素を含み、かつ前記第２の半導体膜のチャネル形成領域
は、真性またはｎ型を付与する不純物元素を１×１０¹⁵
/cm³以下の濃度で含むことを特徴とする薄膜トランジス
タ。6. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. The first
A second semiconductor film provided on the semiconductor film of
A third semiconductor film provided on the semiconductor film of
A second gate insulating film provided on the semiconductor film, a second gate electrode provided on the second gate insulating film, the first semiconductor film, the second semiconductor film, and the third semiconductor film.
N-channel thin film transistor and p-type thin film transistor having a source region, a drain region and a channel forming region provided in the semiconductor film, and a low concentration impurity region provided between the source region and the drain region and the channel forming region, respectively. A channel type thin film transistor, wherein n
The channel formation region of the first semiconductor film and the channel formation region of the third semiconductor film in the channel type thin film transistor are doped with an impurity element imparting p-type at a concentration of 1 × 10 ¹⁵ to 1 × 10 ¹⁷ / cm ^3. And a channel formation region of the second semiconductor film, which contains an impurity element imparting p-type intrinsic or at a concentration of 1 × 10 ¹⁵ / cm ³ or less, and the first semiconductor film in the p-channel thin film transistor; The channel formation region of the third semiconductor film has a size of 1 × 1.
The channel formation region of the second semiconductor film contains an impurity element imparting n-type at a concentration of 0 ¹⁵ to 1 × 10 ¹⁷ / cm ³ and 1 × 10 ¹⁵ impurity element imparting intrinsic or n-type conductivity.
A thin film transistor, which is characterized by containing at a concentration of / cm ³ or less. 【請求項７】請求項６において、前記第１のゲート電極
は前記第１のゲート絶縁膜を介して前記低濃度不純物領
域と重なることを特徴とする薄膜トランジスタ。7. The thin film transistor according to claim 6, wherein the first gate electrode overlaps the low concentration impurity region with the first gate insulating film interposed therebetween. 【請求項８】請求項６または７において、前記第２のゲ
ート電極は前記第２のゲート絶縁膜を介して前記低濃度
不純物領域と重なることを特徴とする薄膜トランジス
タ。8. The thin film transistor according to claim 6, wherein the second gate electrode overlaps the low concentration impurity region through the second gate insulating film. 【請求項９】請求項６乃至８のいずれか一において、前
記低濃度不純物領域は１×１０¹⁸〜１×１０²⁰/cm³の濃
度で添加された一導電型の不純物元素を含むことを特徴
とする薄膜トランジスタ。9. The low-concentration impurity region according to claim 6, wherein the low-concentration impurity region contains an impurity element of one conductivity type added at a concentration of 1 × 10 ¹⁸ to 1 × 10 ²⁰ / cm ^3. Characteristic thin film transistor. 【請求項１０】第１のゲート電極と、前記第１のゲート
電極上に設けられた第１のゲート絶縁膜と、前記第１の
ゲート絶縁膜上に設けられた第１の半導体膜と、前記第
１の半導体膜上に設けられた第２の半導体膜と、前記第
２の半導体膜上に設けられた第３の半導体膜と、前記第
３の半導体膜上に設けられた第２のゲート絶縁膜と、前
記第２のゲート絶縁膜上に設けられた第２のゲート電極
と、を有する薄膜トランジスタであって、前記第１の半
導体膜および前記第３の半導体膜はＡｌＧａＡｓを有
し、前記第２の半導体膜はＧａＡｓを有することを特徴
とする薄膜トランジスタ。10. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. A second semiconductor film provided on the first semiconductor film, a third semiconductor film provided on the second semiconductor film, and a second semiconductor film provided on the third semiconductor film. A thin film transistor having a gate insulating film and a second gate electrode provided on the second gate insulating film, wherein the first semiconductor film and the third semiconductor film have AlGaAs, The thin film transistor, wherein the second semiconductor film contains GaAs. 【請求項１１】第１のゲート電極と、前記第１のゲート
電極上に設けられた第１のゲート絶縁膜と、前記第１の
ゲート絶縁膜上に設けられた第１の半導体膜と、前記第
１の半導体膜上に設けられた第２の半導体膜と、前記第
２の半導体膜上に設けられた第３の半導体膜と、前記第
３の半導体膜上に設けられた第２のゲート絶縁膜と、前
記第２のゲート絶縁膜上に設けられた第２のゲート電極
と、前記第１半導体膜、前記第２の半導体膜および第３
の半導体膜に設けられたソース領域、ドレイン領域及び
チャネル形成領域と、を有する薄膜トランジスタであっ
て、前記第１の半導体膜および前記第３の半導体膜はＡ
ｌＧａＡｓを有し、前記第２の半導体膜はＧａＡｓを有
することを特徴とする薄膜トランジスタ。11. A first gate electrode, a first gate insulating film provided on the first gate electrode, and a first semiconductor film provided on the first gate insulating film. A second semiconductor film provided on the first semiconductor film, a third semiconductor film provided on the second semiconductor film, and a second semiconductor film provided on the third semiconductor film. A gate insulating film, a second gate electrode provided on the second gate insulating film, the first semiconductor film, the second semiconductor film, and the third semiconductor film.
A thin film transistor having a source region, a drain region, and a channel formation region provided in the semiconductor film, wherein the first semiconductor film and the third semiconductor film are A
A thin film transistor having 1 GaAs and the second semiconductor film having GaAs. 【請求項１２】請求項１乃至１１のいずれか一におい
て、前記第１のゲート電極および前記第２のゲート電極
は、タングステン、モリブデン、タンタル及びチタンの
いずれかから選ばれた一種または複数種からなる合金又
は化合物からなることを特徴とする薄膜トランジスタ。12. The method according to claim 1, wherein the first gate electrode and the second gate electrode are one or more selected from tungsten, molybdenum, tantalum and titanium. A thin film transistor, comprising: 【請求項１３】請求項３、５、６および１１のいずれか
一において、前記ソース領域または前記ドレイン領域は
１×１０¹⁹〜１×１０²¹/cm³の濃度で添加された一導電
型の不純物元素を含むことを特徴とする薄膜トランジス
タ。13. The one conductivity type according to claim 3, wherein the source region or the drain region is added at a concentration of 1 × 10 ¹⁹ to 1 × 10 ²¹ / cm ³ . A thin film transistor comprising an impurity element.