JP3510839B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に薄型の半導体装置およびその
製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a thin semiconductor device and a manufacturing method thereof.

【０００２】[0002]

【従来の技術】従来、電子機器にセットされる半導体装
置は、携帯電話、携帯用のコンピューター等に採用され
るため、小型化、薄型化、軽量化が求められている。2. Description of the Related Art Conventionally, a semiconductor device set in an electronic apparatus has been used in a mobile phone, a portable computer, etc., and thus has been required to be small, thin and lightweight.

【０００３】例えば、一般的な半導体装置として、従来
通常のトランスファーモールドで封止されたパッケージ
型半導体装置がある。この半導体装置１は、図２４のよ
うに、プリント基板ＰＳに実装される。For example, as a general semiconductor device, there is a package type semiconductor device which is conventionally sealed by a normal transfer mold. This semiconductor device 1 is mounted on a printed circuit board PS as shown in FIG.

【０００４】またこのパッケージ型半導体装置１は、半
導体チップ２の周囲を樹脂層３で被覆し、この樹脂層３
の側部から外部接続用のリード端子４が導出されたもの
である。Further, in this package type semiconductor device 1, the periphery of the semiconductor chip 2 is covered with a resin layer 3, and the resin layer 3
The lead terminal 4 for external connection is led out from the side portion of the.

【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。However, this package type semiconductor device 1 is
Since the lead terminal 4 is out of the resin layer 3, the overall size is large, and the reduction in size, thickness, and weight are not satisfied.

【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。For this reason, various companies have developed various structures in order to achieve competitiveness in size reduction, thickness reduction, and weight reduction. Recently, a wafer scale CSP called a CSP (chip size package), which is equivalent to a chip size, Alternatively, a CSP having a size slightly larger than the chip size has been developed.

【０００７】図２５は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。FIG. 25 shows a CS which uses the glass epoxy substrate 5 as a supporting substrate and is slightly larger than the chip size.
It shows P6. Here, glass epoxy substrate 5
The description will be made assuming that the transistor chip T is mounted on.

【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。A first electrode 7, a second electrode 8 and a die pad 9 are formed on the front surface of the glass epoxy substrate 5, and a first back surface electrode 10 and a second back surface electrode 11 are formed on the back surface.
Are formed. And through the through hole TH,
The first electrode 7 and the first back surface electrode 10 are electrically connected, and the second electrode 8 and the second back surface electrode 11 are electrically connected. The bare transistor chip T is fixed to the die pad 9, and the emitter electrode of the transistor and the first electrode 7 are attached.
Are connected via a metal thin wire 12, and the base electrode of the transistor and the second electrode 8 are connected via a metal thin wire 12. Further, a resin layer 13 is provided on the glass epoxy substrate 5 so as to cover the transistor chip T.

【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。The CSP 6 adopts the glass epoxy substrate 5, but unlike the wafer scale CSP, it has a simple structure of extending from the chip T to the backside electrodes 10 and 11 for external connection, and has an advantage that it can be manufactured at low cost. Have.

【００１０】また前記ＣＳＰ６は、図２４のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。The CSP 6 is mounted on a printed circuit board PS as shown in FIG. The printed circuit board PS has
The CSP is provided with electrodes and wiring that form an electric circuit.
6, the package type semiconductor device 1, the chip resistor CR, the chip capacitor CC, etc. are electrically connected and fixed.

【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。The circuit composed of this printed circuit board is mounted in various sets.

【００１２】つぎに、このＣＳＰの製造方法を図２６お
よび図２７を参照しながら説明する。尚、図２７では、
中央のガラエポ／フレキ基板と題するフロー図を参照す
る。Next, a method of manufacturing this CSP will be described with reference to FIGS. 26 and 27. Incidentally, in FIG. 27,
Reference is made to the flow diagram entitled glass epoxy / flexible substrate in the middle.

【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図２６Ａを参照） 続いて、第１の電極７，第２の電極８、ダイパッド９、
第１の裏面電極１０および第２の裏面電極１１対応する
Ｃｕ箔２０、２１に耐エッチング性のレジスト２２を被
覆し、Ｃｕ箔２０、２１をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い（以上図２６Ｂ
を参照） 続いて、ドリルやレーザを利用してスルーホールＴＨの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールＴＨを形成する。このスル
ーホールＴＨにより第１の電極７と第１の裏面電極１
０、第２の電極８と第２の裏面電極１０が電気的に接続
される。（以上図２６Ｃを参照） 更に、図面では省略をしたが、ボンデイングポストと成
る第１の電極７，第２の電極８にＮｉメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。First, a glass epoxy substrate 5 is prepared as a base material (supporting substrate), and C is formed on both surfaces of the glass epoxy substrate 5 via an insulating adhesive.
The u foils 20 and 21 are pressure bonded. (See FIG. 26A above) Subsequently, the first electrode 7, the second electrode 8, the die pad 9,
The Cu foils 20 and 21 corresponding to the first back surface electrode 10 and the second back surface electrode 11 are covered with an etching resistant resist 22, and the Cu foils 20 and 21 are patterned. Incidentally, the patterning may be performed separately for the front side and the back side (see FIG. 26B.
Next, a hole for the through hole TH is formed in the glass epoxy substrate by using a drill or a laser, and the hole is plated to form the through hole TH. Due to this through hole TH, the first electrode 7 and the first back surface electrode 1
0, the second electrode 8 and the second back surface electrode 10 are electrically connected. Although not shown in the drawing, the first electrode 7 and the second electrode 8 to be the bonding posts are plated with Ni, and the die pad 9 to be the die bonding post is made of Au, although not shown in the drawing.
Plating is performed, and the transistor chip T is die-bonded.

【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図２６Ｄを参照） そして必要により、ダイシングして個々の電気素子とし
て分離している。図２６では、ガラスエポキシ基板５
に、トランジスタチップＴが一つしか設けられていない
が、実際は、トランジスタチップＴがマトリックス状に
多数個設けられている。そのため、最後にダイシング装
置により個別に分離されている。Finally, the emitter electrode of the transistor chip T and the first electrode 7, and the base electrode of the transistor chip T and the second electrode 8 are connected via a thin metal wire 12 and covered with a resin layer 13. (See FIG. 26D above) Then, if necessary, dicing is performed to separate the individual electric elements. In FIG. 26, the glass epoxy substrate 5
In addition, although only one transistor chip T is provided, in reality, a large number of transistor chips T are provided in a matrix. Therefore, finally, they are individually separated by the dicing device.

【００１５】以上の製造方法により、支持基板５を採用
したＣＳＰ型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。By the above manufacturing method, a CSP type electric element using the supporting substrate 5 is completed. This manufacturing method is
The same applies when a flexible sheet is used as the support substrate.

【００１６】一方、セラミック基板を採用した製造方法
を図２７左側のフローに示す。支持基板であるセラミッ
ク基板（グリーンシート）を用意した後、スルーホール
を形成し、その後、導電ペーストを使い、表と裏の電極
を印刷し、焼結している。その後、前製造方法の樹脂層
を被覆するまでは図２６の製造方法と同じであるが、セ
ラミック基板は、非常にもろく、フレキシブルシートや
ガラスエポキシ基板と異なり、直ぐに欠けてしまうため
金型を用いたモールドができない問題がある。そのた
め、封止樹脂をポッティングし、硬化した後、封止樹脂
を平らにする研磨を施し、最後にダイシング装置を使っ
て個別分離している。On the other hand, a manufacturing method using a ceramic substrate is shown in the flow on the left side of FIG. After preparing a ceramic substrate (green sheet) that is a supporting substrate, through holes are formed, and thereafter, a conductive paste is used to print electrodes on the front and back sides and sintering is performed. After that, until the resin layer of the previous manufacturing method is covered, the manufacturing method is the same as that of FIG. 26, but the ceramic substrate is very brittle, and unlike the flexible sheet or the glass epoxy substrate, it is easily chipped, so a mold is used. There is a problem that you can not mold it. Therefore, the sealing resin is potted, cured, and then polished to flatten the sealing resin, and finally separated by a dicing device.

【００１７】[0017]

【発明が解決しようとする課題】図２５に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路素子を提供す
るのは難しかった。In FIG. 25, the transistor chip T, the connecting means 7 to 12 and the resin layer 13 are formed.
Is a necessary component for electrical connection to the outside and protection of the transistor, but it is difficult to provide an electric circuit element that achieves downsizing, thinning, and weight saving with only these components. It was

【００１８】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。Further, the glass epoxy substrate 5 serving as the supporting substrate is essentially unnecessary as described above. However, because of the manufacturing method, since the electrodes are bonded together, they are used as a supporting substrate, and the glass epoxy substrate 5 cannot be eliminated.

【００１９】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、半導体装置として厚くな
り、小型化、薄型化、軽量化に限界があった。Therefore, by adopting the glass epoxy substrate 5, the cost increases, and further, since the glass epoxy substrate 5 is thick, it becomes thick as a semiconductor device, and there is a limit to miniaturization, thinning and weight reduction. It was

【００２０】更に、接続手段である金属細線１２の頂部
は、トランジスタチップＴよりも高くなり、その分半導
体装置６として厚くなってしまう問題もあった。Further, there is a problem that the top of the metal thin wire 12 as the connecting means becomes higher than the transistor chip T, and the semiconductor device 6 becomes thicker accordingly.

【００２１】またガラスエポキシ基板やセラミック基板
では必ず両面の電極を接続するスルーホール形成工程が
不可欠であり、製造工程も長くなる問題もあった。Further, in the glass epoxy substrate and the ceramic substrate, the through hole forming step for connecting the electrodes on both sides is indispensable, and there is a problem that the manufacturing step becomes long.

【００２２】図２８は、ガラスエポキシ基板、セラミッ
ク基板または金属基板等に形成されたパターン図を示す
ものである。このパターンは、一般にＩＣ回路が形成さ
れており、トランジスタチップ２１、ＩＣチップ２２、
チップコンデンサ２３および／またはチップ抵抗２４が
実装されている。このトランジスタチップ２１やＩＣチ
ップ２２の周囲には、配線２５と一体となったボンディ
ングパッド２６が形成され、金属細線２８を介してチッ
プ２１、２２とボンディングパッド２６が電気的に接続
されている。また配線２９は、外部リードパッド３０と
一体となり形成されている。これらの配線２５、２９
は、基板の中を曲折しながら延在され、必要によっては
ＩＣチップの中で一番細く形成されている。従って、こ
れらの細い配線は、基板との接着面積が非常に狭く、配
線が剥がれたり、反ったりする問題があった。またボン
ディングパッド２６は、パワー用のボンディングパッド
と小信号用のボンディングパッドがあり、特に小信号用
のボンディングパッドは、接着面積が小さく、膜剥がれ
の原因となっていた。FIG. 28 shows a pattern diagram formed on a glass epoxy substrate, a ceramic substrate, a metal substrate, or the like. In this pattern, an IC circuit is generally formed, and the transistor chip 21, the IC chip 22,
A chip capacitor 23 and / or a chip resistor 24 are mounted. Around the transistor chip 21 and the IC chip 22, a bonding pad 26 integrated with the wiring 25 is formed, and the chips 21 and 22 and the bonding pad 26 are electrically connected via a thin metal wire 28. The wiring 29 is formed integrally with the external lead pad 30. These wires 25, 29
Is extended while bending in the substrate, and is formed to be the thinnest in the IC chip if necessary. Therefore, these thin wirings have a very small adhesion area with the substrate, and there is a problem that the wirings are peeled off or warped. Further, the bonding pad 26 includes a power bonding pad and a small signal bonding pad. Particularly, the small signal bonding pad has a small bonding area and causes film peeling.

【００２３】更には、外部リードパッド３０には、外部
リードが固着されるが、外部リードに加えられる外力に
より、外部リードパッド３０が剥がれる問題もあった。Further, although the external lead is fixed to the external lead pad 30, there is a problem that the external lead pad 30 is peeled off by an external force applied to the external lead.

【００２４】[0024]

【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、分離溝で電気的に分離された複
数の導電路と、前記導電路と半導体素子の電極とを接続
する金属細線と、前記半導体素子を被覆し且つ前記導電
路間の前記分離溝に充填され前記導電路の裏面と前記半
導体素子の裏面を露出して一体に支持する絶縁性樹脂と
を備えることで解決するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the many problems described above, and connects a plurality of conductive paths electrically separated by a separation groove to the conductive paths and electrodes of a semiconductor element. A thin metal wire and an insulating resin that covers the semiconductor element and that fills the separation groove between the conductive paths and exposes the back surface of the conductive path and the back surface of the semiconductor element integrally. It is a solution.

【００２５】また分離溝で電気的に分離された複数の導
電路と、前記導電路と半導体素子の電極とを接続する金
属細線と、前記半導体素子を被覆し且つ前記導電路間の
前記分離溝に充填され、前記導電路の裏面と前記半導体
素子の裏面に形成された導電被膜を露出して一体に支持
する絶縁性樹脂とを備えることで解決するものである。A plurality of conductive paths electrically separated by the separation groove, a fine metal wire connecting the conductive path and an electrode of the semiconductor element, and the separation groove covering the semiconductor element and between the conductive paths. It is a solution to the above problem by providing an insulating resin that is filled in the back surface of the conductive path and exposes and integrally supports the conductive coating formed on the back surface of the semiconductor element.

【００２６】更には、分離溝で電気的に分離された複数
の導電路と、第１の導電路上に固着された半導体素子
と、前記半導体素子の電極と第２の導電路とを接続する
金属細線と、前記半導体素子を被覆し且つ前記導電路間
の前記分離溝に充填され前記導電路の裏面を露出して一
体に支持する絶縁性樹脂とを備え、前記第２の導電路よ
りも前記第１の導電路の高さを低く形成することで解決
するものである。Further, a plurality of conductive paths electrically separated by the separation groove, a semiconductor element fixed on the first conductive path, and a metal connecting the electrode of the semiconductor element and the second conductive path. A fine wire; and an insulating resin that covers the semiconductor element and fills the separation groove between the conductive paths to expose the back surface of the conductive path and integrally support the conductive path. This is solved by forming the height of the first conductive path low.

【００２７】本構造により、構成要素を最小限にし、更
には金属細線の頂部を低く設定できるので、従来の課題
を解決することができる。With this structure, the number of constituent elements can be minimized and the top of the thin metal wire can be set low, so that the conventional problems can be solved.

【００２８】また導電箔を用意し、形成予定の導電路の
間および半導体素子が配置される領域に対応する前記導
電箔に、前記導電箔の厚みよりも浅い溝を形成し、半導
体素子が配置される前記溝に前記半導体素子を固着し、
前記半導体素子の電極と所望の前記導電路とを金属細線
により電気的に接続し、前記半導体素子および前記金属
細線を被覆し、前記溝に充填されるように絶縁性樹脂で
モールドし、前記形成予定の導電路を分離することで解
決するものである。Further, a conductive foil is prepared, and a groove shallower than the thickness of the conductive foil is formed in the conductive foil between the conductive paths to be formed and a region where the semiconductor element is arranged, and the semiconductor element is arranged. Fixing the semiconductor element to the groove,
The electrode of the semiconductor element and the desired conductive path are electrically connected by a fine metal wire, the semiconductor element and the fine metal wire are covered, and molded with an insulating resin so as to fill the groove. The solution is to separate the planned conductive paths.

【００２９】また導電箔を用意し、形成予定の導電路の
間および半導体素子が配置される領域に対応する前記導
電箔に、前記導電箔の厚みよりも浅い溝をエッチングに
より形成し、前記エッチングにより前記形成予定の導電
路に前記導電箔と異なる材料によりひさしを形成し、半
導体素子が配置される溝に前記半導体素子を固着し、前
記半導体素子の電極と所望の前記導電路とを金属細線に
より電気的に接続し、前記半導体素子および前記金属細
線を被覆し、前記溝に充填されるように絶縁性樹脂でモ
ールドし、前記形成予定の導電路を分離することで解決
するものである。Further, a conductive foil is prepared, a groove shallower than the thickness of the conductive foil is formed by etching in the conductive foil between the conductive paths to be formed and a region where the semiconductor element is arranged, and the etching is performed. An eave is formed in the conductive path to be formed by a material different from that of the conductive foil, the semiconductor element is fixed to a groove in which a semiconductor element is arranged, and an electrode of the semiconductor element and a desired conductive path are formed by a thin metal wire. This is solved by electrically connecting the semiconductor element and the thin metal wire with each other, molding with an insulating resin so as to fill the groove, and separating the conductive path to be formed.

【００３０】本製造方法により、スルーホールを不要に
できると同時に、導電箔を支持基板且つ導電路となるよ
うに活用し、構成要素を最小限にし、且つ導電路が前記
絶縁性樹脂から抜けない構造としている。しかも溝を形
成することにより金属細線の頂部を低く設定できるた
め、半導体装置としての厚みを薄くすることができる。According to this manufacturing method, the through hole can be eliminated, and at the same time, the conductive foil is utilized so as to serve as the supporting substrate and the conductive path, the constituent elements are minimized, and the conductive path does not come out from the insulating resin. It has a structure. Moreover, since the top of the metal thin wire can be set low by forming the groove, the thickness of the semiconductor device can be reduced.

【００３１】更には、導電路の表面にひさしを形成し、
このひさしを被覆し且つ分離溝に充填される絶縁性樹脂
により、導電路の抜けを防止している。Furthermore, an eaves is formed on the surface of the conductive path,
The insulating resin that covers the eaves and fills the separation groove prevents the conductive path from coming off.

【００３２】[0032]

【発明の実施の形態】半導体装置を説明する第１の実施
の形態 まず本発明の半導体装置について図１を参照しながらそ
の構造について説明する。First Embodiment of Semiconductor Device First, the structure of a semiconductor device of the present invention will be described with reference to FIG.

【００３３】図１には、絶縁性樹脂５０に支持された第
１の導電路５１Ａと、絶縁性樹脂５０に埋め込まれた第
２の導電路５１Ｂ、第３の導電路５１Ｃを有し、前記第
１の導電路５１Ａ上には半導体素子５２が固着されて成
る半導体装置５３が示されている。FIG. 1 shows a first conductive path 51A supported by an insulating resin 50, a second conductive path 51B embedded in the insulating resin 50, and a third conductive path 51C. A semiconductor device 53 is shown in which a semiconductor element 52 is fixed on the first conductive path 51A.

【００３４】本構造は、半導体素子５２Ａ、回路素子５
２Ｂ、複数の導電路５１Ａ、５１Ｂ、５１Ｃと、この導
電路５１Ａ、５１Ｂ、５１Ｃを支持したり、埋め込んだ
りする絶縁性樹脂５０の３つの材料で構成され、導電路
５１間には、この絶縁性樹脂５０で充填された分離溝５
４が設けられる。This structure has a semiconductor element 52A and a circuit element 5.
2B, a plurality of conductive paths 51A, 51B, 51C, and an insulating resin 50 that supports or embeds the conductive paths 51A, 51B, 51C. Separation groove 5 filled with a conductive resin 50
4 are provided.

【００３５】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路５１としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の
合金から成る導電箔等を用いることができる。もちろ
ん、他の導電材料でも可能であり、特にエッチングでき
る導電材、レーザで蒸発する導電材が好ましい。As the insulating resin, thermosetting resin such as epoxy resin, thermoplastic resin such as polyimide resin and polyphenylene sulfide can be used. Further, as the insulating resin, any resin can be adopted as long as it is a resin that can be hardened using a mold, a resin that can be coated by dipping or coating. As the conductive path 51, a conductive foil mainly made of Cu, a conductive foil mainly made of Al, a conductive foil made of an alloy such as Fe-Ni, or the like can be used. Of course, other conductive materials are also possible, and in particular, a conductive material that can be etched and a conductive material that evaporates with a laser are preferable.

【００３６】また半導体素子５２Ａの接続手段は、金属
細線５５Ａ、半田等のロウ材またはＡｇペーストや導電
材料等の導電被膜５５Ｃである。またチップ抵抗、チッ
プコンデンサ等の回路素子５２Ｂは、半田５５Ｂが選択
される。The connecting means of the semiconductor element 52A is a thin metal wire 55A, a brazing material such as solder or a conductive coating 55C such as Ag paste or a conductive material. The solder 55B is selected for the circuit element 52B such as the chip resistor and the chip capacitor.

【００３７】また半導体素子５２Ａと第１の導電路５１
Ａとの固着は、電気的接続が不要であれば、絶縁性接着
剤が選択され、また電気的接続が必要な場合は、導電材
料５５Ｃが採用される。ここでこの導電材料は、少なく
とも一層あればよい。Further, the semiconductor element 52A and the first conductive path 51
For the fixation with A, an insulating adhesive is selected if electrical connection is not required, and a conductive material 55C is used if electrical connection is required. Here, the conductive material may be at least one layer.

【００３８】この導電材料５５Ｃとして考えられる材料
は、Ａｇ、Ａｕ、ＰｔまたはＰｄ等であり、蒸着、スパ
ッタリング、ＣＶＤ等の低真空、または高真空下の被
着、メッキまたは導電ペーストの焼結等により被覆され
る。Materials that can be considered as the conductive material 55C are Ag, Au, Pt, Pd, etc., which are deposited under low vacuum or high vacuum such as vapor deposition, sputtering, CVD, etc., plating or sintering of conductive paste, etc. Is covered by.

【００３９】例えばＡｇは、Ａｕと接着するし、ロウ材
とも接着する。よってチップ裏面にＡｕ被膜が被覆され
ていれば、そのままＡｇ被膜、Ａｕ被膜、半田被膜を導
電路５１Ａに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Ｃｕの導電路５１
Ａの上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着され
たもの、Ｎｉ被膜、Ｃｕ被膜、半田被膜の三層が順に被
着されたもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。For example, Ag adheres to Au and also to a brazing material. Therefore, if the back surface of the chip is covered with the Au film, the chip can be thermocompression bonded by directly covering the conductive path 51A with the Ag film, the Au film, and the solder film, and the chip can be fixed via the brazing material such as solder. .
Here, the conductive coating may be formed on the uppermost layer of the conductive coating stacked in a plurality of layers. For example, a Cu conductive path 51
On A, two layers of Ni coating and Au coating are sequentially deposited, three coatings of Ni coating, Cu coating, and solder coating are sequentially deposited, two coatings of Ag coating and Ni coating. Those coated in order can be formed. Although there are many other types and laminated structures of these conductive coatings, they are omitted here.

【００４０】本半導体装置は、導電路５１を封止樹脂で
ある絶縁性樹脂５０で支持しているため、支持基板が不
要となり、導電路５１、半導体素子５２、回路素子５２
Ｂおよび絶縁性樹脂５０で構成される。この構成は、本
発明の特徴である。従来の技術の欄でも説明したよう
に、従来の半導体装置の導電路は、支持基板で支持され
ていたり、リードフレームで支持されているため、本来
不要にしても良い構成が付加されている。しかし、本半
導体装置は、必要最小限の構成要素で構成され、支持基
板を不要としているため、薄型で安価となる特徴を有す
る。In this semiconductor device, since the conductive path 51 is supported by the insulating resin 50 which is the sealing resin, the support substrate is not required, and the conductive path 51, the semiconductor element 52, and the circuit element 52 are not required.
B and the insulating resin 50. This configuration is a feature of the present invention. As described in the section of the conventional technique, the conductive paths of the conventional semiconductor device are supported by the supporting substrate or the lead frame, and therefore, a configuration that may be unnecessary is added. However, the present semiconductor device has a characteristic that it is thin and inexpensive because it is composed of the minimum necessary components and does not require a supporting substrate.

【００４１】また前記構成の他に、半導体素子５２Ａ、
回路素子５２Ｂを被覆し且つ前記導電路５２間の前記分
離溝５４に充填されて一体に支持する絶縁性樹脂５０を
有している。In addition to the above structure, the semiconductor element 52A,
The insulating resin 50 covers the circuit element 52B and is filled in the separation groove 54 between the conductive paths 52 to integrally support it.

【００４２】この導電路５１間は、分離溝５４となり、
ここに絶縁性樹脂５０が充填されることで、お互いの絶
縁がはかれるメリットを有する。A separation groove 54 is formed between the conductive paths 51,
By being filled with the insulating resin 50, there is an advantage that mutual insulation can be achieved.

【００４３】また、半導体素子５２Ａ、回路素子５２Ｂ
を被覆し且つ導電路５１間の分離溝５４に充填され導電
路５１の裏面を露出して一体に支持する絶縁性樹脂５０
を有している。Further, the semiconductor element 52A and the circuit element 52B
An insulating resin 50 that covers the inner surface of the conductive path 51 and fills the separation groove 54 between the conductive paths 51 to expose the back surface of the conductive path 51 and integrally support the same.
have.

【００４４】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図２５の如き従来構造のスルーホール
ＴＨを不要にできる特徴を有する。The point that the back surface of the conductive path is exposed is one of the features of the present invention. The back surface of the conductive path can be used for connection to the outside, and the through hole TH of the conventional structure as shown in FIG. 25 can be eliminated.

【００４５】しかも半導体素子がロウ材、Ａｕ、Ａｇ等
の導電被膜を介して直接第１の導電路５１Ａに固着され
ている場合、第１の導電路５１Ａの裏面が露出されてた
め、半導体素子５２Ａから発生する熱を第１の導電路５
１Ａを介して実装基板に伝えることができる。特に放熱
により、駆動電流の上昇等の特性改善が可能となる半導
体チップに有効である。Moreover, when the semiconductor element is directly fixed to the first conductive path 51A through the conductive film such as brazing material, Au, Ag, etc., the back surface of the first conductive path 51A is exposed, and therefore the semiconductor element is formed. The heat generated from 52A is applied to the first conductive path 5
It can be transmitted to the mounting board via 1A. In particular, it is effective for a semiconductor chip that can improve characteristics such as an increase in drive current due to heat dissipation.

【００４６】また半導体素子５２Ａの裏面は、これを固
着する導電路５１Ａ以外の導電路５１Ｂ、５１Ｃの表面
よりも低く設定されている。こうすることにより半導体
素子５２Ａの表面を低くでき、半導体素子５２Ａと導電
路５１Ｂとを接続する金属細線５５Ａの頂部を低く設定
できる。図面では、回路素子５２Ｂの方が金属細線５５
Ａの頂部よりも高いため、絶縁性樹脂５０の厚みは、回
路素子５２Ｂで決定されるが、回路素子５２Ｂの厚みが
薄く、金属細線５５Ａの頂部が回路素子５２Ｂよりも高
い場合、絶縁性樹脂５０の厚みは金属細線５５Ａで決定
される。従ってこの場合、金属細線５５Ａの頂部が低く
なる分、半導体装置５３の厚みを薄くすることもでき
る。The back surface of the semiconductor element 52A is set lower than the front surfaces of the conductive paths 51B and 51C other than the conductive path 51A for fixing the semiconductor element 52A. By doing so, the surface of the semiconductor element 52A can be made low, and the top of the thin metal wire 55A connecting the semiconductor element 52A and the conductive path 51B can be set low. In the drawing, the circuit element 52B has a thin metal wire 55.
The thickness of the insulating resin 50 is determined by the circuit element 52B because it is higher than the top of A. However, when the thickness of the circuit element 52B is thin and the top of the thin metal wire 55A is higher than the circuit element 52B, the insulating resin is The thickness of 50 is determined by the thin metal wire 55A. Therefore, in this case, the thickness of the semiconductor device 53 can be reduced as much as the top of the thin metal wire 55A is lowered.

【００４７】一方、図１Ｃは、半導体素子５２Ａの裏面
に形成された導電被膜５５Ｃが露出されるまで、裏面を
研磨したものである。この場合、本半導体装置は、分離
溝５４の裏面と導電路５１の裏面は、実質一致している
構造となっている。本構造は、図２５に示す裏面電極１
０、１１の段差が設けられないため、半導体装置５３を
そのまま水平に移動できる特徴を有する。 半導体装置を説明する第２の実施の形態 次に図２に示された半導体装置５３を説明する。On the other hand, in FIG. 1C, the back surface is polished until the conductive coating 55C formed on the back surface of the semiconductor element 52A is exposed. In this case, the present semiconductor device has a structure in which the back surface of the separation groove 54 and the back surface of the conductive path 51 are substantially aligned. This structure has a back surface electrode 1 shown in FIG.
Since the steps 0 and 11 are not provided, the semiconductor device 53 can be horizontally moved as it is. Second Embodiment Explaining Semiconductor Device Next, the semiconductor device 53 shown in FIG. 2 will be explained.

【００４８】本構造は、導電路５１として配線Ｌ１〜Ｌ
３が形成されており、それ以外は、図１の構造と実質同
一である。よってこの配線Ｌ１〜Ｌ３について説明す
る。In this structure, as the conductive paths 51, the wirings L1 to L are provided.
3 is formed, and other than that is substantially the same as the structure of FIG. Therefore, the wirings L1 to L3 will be described.

【００４９】前述したように、ＩＣ回路には、小規模の
回路から大規模な回路まである。しかしここでは、図面
の都合もあり、小規模な回路を図２Ａに示す。この回路
は、オーディオの増幅回路に多用され、差動増幅回路と
カレントミラー回路が接続されたものである。前記差動
増幅回路は、図２Ａの如く、ＴＲ１とＴＲ２で構成さ
れ、前記カレントミラー回路は、ＴＲ３とＴＲ４で主に
構成されている。As described above, the IC circuit includes a small scale circuit to a large scale circuit. However, for convenience of drawing, a small-scale circuit is shown in FIG. 2A here. This circuit is often used as an audio amplifier circuit, and a differential amplifier circuit and a current mirror circuit are connected. As shown in FIG. 2A, the differential amplifier circuit is composed of TR1 and TR2, and the current mirror circuit is mainly composed of TR3 and TR4.

【００５０】図２Ｂは、図２Ａの回路を本半導体装置と
して実現した時の平面図であり、図２Ｃは、図２ＢのＡ
−Ａ線に於ける断面図、図２Ｄは、Ｂ−Ｂ線に於ける断
面図である。図２Ｂの左側には、ＴＲ１とＴＲ３が実装
されるダイパッド５１Ａが設けられ、右側にはＴＲ２と
ＴＲ４が実装されるダイパッド５１Ｄが設けられてい
る。このダイパッド５１Ａ、５１Ｄの上側には、外部接
続用の電極５１Ｂ、５１Ｅ〜５１Ｇが設けられ、下側に
は、５１Ｃ、５１Ｈ〜５１Ｊが設けられている。尚、
Ｂ、Ｅは、ベース電極、エミッタ電極を示すものであ
る。そしてＴＲ１のエミッタとＴＲ２のエミッタが共通
接続されているため、配線Ｌ２が電極５１Ｅ、５１Ｇと
一体となって形成されている。またＴＲ３のベースとＴ
Ｒ４のベース、ＴＲ３のエミッタとＴＲ４のエミッタが
共通接続されているため、配線Ｌ１が電極５１Ｃ、５５
Ｊと一体となって設けられ、配線Ｌ３が電極５５Ｈ、５
５Ｉと一体となって設けられている。FIG. 2B is a plan view when the circuit of FIG. 2A is realized as the present semiconductor device, and FIG. 2C is A of FIG. 2B.
FIG. 2D is a sectional view taken along line BB, and FIG. 2D is a sectional view taken along line BB. A die pad 51A on which TR1 and TR3 are mounted is provided on the left side of FIG. 2B, and a die pad 51D on which TR2 and TR4 are mounted is provided on the right side. External electrodes 51B and 51E to 51G are provided on the upper sides of the die pads 51A and 51D, and 51C and 51H to 51J are provided on the lower side. still,
B and E indicate the base electrode and the emitter electrode. Since the emitter of TR1 and the emitter of TR2 are commonly connected, the wiring L2 is formed integrally with the electrodes 51E and 51G. Also TR3 base and T
Since the base of R4, the emitter of TR3 and the emitter of TR4 are commonly connected, the wiring L1 is connected to the electrodes 51C and 55.
It is provided integrally with J, and the wiring L3 has electrodes 55H, 5
It is integrated with 5I.

【００５１】この配線Ｌ１〜Ｌ３は、特徴を有し、図２
８で説明すれば、配線２５、配線２９がこれに該当する
ものである。この配線は、本回路装置の集積度により異
なるが、幅は、２５μｍ〜と非常に狭いものである。
尚、この２５μｍの幅は、ウェットエッチングを採用し
た場合の数値であり、ドライエッチングを採用すれば、
この幅は更に狭くできる。The wirings L1 to L3 have characteristics and are shown in FIG.
8, the wiring 25 and the wiring 29 correspond to this. This wiring has a width of 25 μm or so, which is very narrow, although it depends on the degree of integration of the circuit device.
The width of 25 μm is a value when wet etching is adopted, and if dry etching is adopted,
This width can be made even narrower.

【００５２】図２Ｄからも明らかなように、配線Ｌ１を
構成する導電路５１Ｋは、絶縁性樹脂５０に配線が埋め
込まれているため、図２４〜図２６の様に、たんに支持
基板に配線が貼り合わされているのとは異なり、配線５
１Ｋの抜け、反りを防止することが可能となる。特に、
後述する製造方法から明らかな様に、配線５１Ｋの側面
が粗面で成る事、表面にひさしが形成されている事等に
より、アンカー効果が発生し、絶縁性樹脂から前記導電
路が抜けない構造となる。尚ひさしを有する構造は、図
８に於いて説明する。As is apparent from FIG. 2D, since the conductive path 51K forming the wiring L1 is embedded in the insulating resin 50, the wiring is simply formed on the supporting substrate as shown in FIGS. Wiring 5 is different from
It is possible to prevent the slippage and warpage of 1K. In particular,
As will be apparent from the manufacturing method described later, a structure in which the side surface of the wiring 51K is a rough surface, the eaves are formed on the surface, etc., so that the anchor effect occurs and the conductive path does not come out from the insulating resin. Becomes The structure having the eaves will be described with reference to FIG.

【００５３】また外部接続用の電極５１Ｂ、５１Ｃ、５
５１Ｅ〜５１Ｊは、前述したとおり絶縁性樹脂で埋め込
まれているため、ここに固着された外部リードから外力
が加わっても、剥がれずらい構造となる。ここで抵抗Ｒ
１とコンデンサＣ１は、省略されているが、導電路に実
装しても良い。また後の実装構造の実施の形態に於いて
説明するが、本回路装置の裏面に実装しても良いし、実
装基板側に実装しても良い。 半導体装置を説明する第３の実施の形態 次に図８に示された半導体装置５６を説明する。Also, electrodes 51B, 51C, 5 for external connection
Since 51E to 51J are filled with the insulating resin as described above, even if an external force is applied from the external lead fixed thereto, the structure is hard to peel off. Where resistance R
Although 1 and the capacitor C1 are omitted, they may be mounted on a conductive path. Further, as described later in an embodiment of a mounting structure, the mounting structure may be mounted on the back surface of the circuit device or on the mounting substrate side. Third Embodiment Explaining Semiconductor Device Next, the semiconductor device 56 shown in FIG. 8 will be described.

【００５４】本構造は、導電路５１Ｂ、５１Ｃの表面に
導電被膜５７が形成されており、それ以外は、図１の構
造と実質同一である。よってこの導電被膜５７について
説明する。This structure is substantially the same as the structure of FIG. 1 except that the conductive coating 57 is formed on the surfaces of the conductive paths 51B and 51C. Therefore, the conductive coating 57 will be described.

【００５５】第１の特徴は、導電路や半導体装置の反り
を防止するするために導電被膜５７を設ける点である。The first feature is that a conductive film 57 is provided to prevent warpage of the conductive paths and the semiconductor device.

【００５６】一般に、絶縁性樹脂と導電路材料（以下第
１の材料と呼ぶ。）の熱膨張係数の差により、半導体装
置自身が反ったり、また導電路が湾曲したり剥がれたり
する。また導電路５１の熱伝導率が絶縁性樹脂の熱伝導
率よりも優れているため、導電路５１の方が先に温度上
昇して膨張する。そのため、第１の材料よりも熱膨張係
数の小さい第２の材料を被覆することにより、導電路の
反り、剥がれ、半導体装置の反りを防止することができ
る。特に第１の材料としてＣｕを採用した場合、第２の
材料としてはＡｕ、ＮｉまたはＰｔ等が良い。Ｃｕの膨
張率は、１６．７×１０−６（１０のマイナス６乗）
で、Ａｕは、１４×１０−６、Ｎｉは、１２．８×１０
−６、Ｐｔは、８．９×１０−６である。In general, the semiconductor device itself warps or the conductive path is curved or peeled off due to the difference in thermal expansion coefficient between the insulating resin and the conductive path material (hereinafter referred to as the first material). Further, the thermal conductivity of the conductive path 51 is superior to that of the insulating resin, so that the conductive path 51 expands in temperature first. Therefore, by covering the second material having a smaller thermal expansion coefficient than that of the first material, the conductive path can be prevented from warping or peeling off and the semiconductor device from warping. Especially when Cu is adopted as the first material, Au, Ni, Pt or the like is preferable as the second material. The expansion coefficient of Cu is 16.7 × 10 −6 (10 −6)
Therefore, Au is 14 × 10 −6 and Ni is 12.8 × 10.
-6 and Pt are 8.9 x 10-6.

【００５７】第２の特徴は、第２の材料によりアンカー
効果を持たせている点である。第２の材料によりひさし
５８が形成され、しかも導電路５１と被着したひさし５
８が絶縁性樹脂５０に埋め込まれているため、アンカー
効果を発生し、導電路５１Ｂ、５１Ｃの抜けを防止でき
る構造となる。The second feature is that the second material has an anchor effect. The eaves 58 are formed of the second material, and the eaves 5 are attached to the conductive paths 51.
Since 8 is embedded in the insulating resin 50, an anchor effect is generated and the conductive paths 51B and 51C can be prevented from coming off.

【００５８】以上、半導体装置としてトランジスタチッ
プ５２Ａと回路素子である受動素子５２Ｂが実装された
半導体装置で説明してきたが、本発明は、一つの半導体
チップが封止されて構成された半導体装置、図２１の如
く、ＣＳＰ等のフェイスダウン型の素子が実装された半
導体装置、または図２２の如くチップ抵抗、チップコン
デンサ等の受動素子が封止された半導体装置でも実施で
きる。更には、２つの導電路間に金属細線を接続し、こ
れが封止されたものでも良い。これはフューズとして活
用できる。 半導体装置の製造方法を説明する第１の実施の形態 次に図３〜図７および図１を使って半導体装置５３の製
造方法について説明する。The semiconductor device in which the transistor chip 52A and the passive element 52B which is a circuit element are mounted as the semiconductor device has been described above. However, the present invention is a semiconductor device in which one semiconductor chip is sealed, A semiconductor device having face-down type elements such as CSP mounted as shown in FIG. 21 or a semiconductor device having passive elements such as chip resistors and chip capacitors sealed as shown in FIG. 22 can be used. Further, a thin metal wire may be connected between the two conductive paths and sealed. This can be used as a fuse. First Embodiment Explaining Method of Manufacturing Semiconductor Device Next, a method of manufacturing the semiconductor device 53 will be described with reference to FIGS. 3 to 7 and FIG.

【００５９】まず図３の如く、シート状の導電箔６０を
用意する。この導電箔６０は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材
料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電
箔等が採用される。First, as shown in FIG. 3, a sheet-shaped conductive foil 60 is prepared. For the conductive foil 60, the material is selected in consideration of the adhesiveness, bonding property, and plating property of the brazing material,
As the material, a conductive foil mainly made of Cu, a conductive foil mainly made of Al, a conductive foil made of an alloy such as Fe-Ni, or the like is adopted.

【００６０】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下でも基本的には良い。後述する
ように、導電箔６０の厚みよりも浅い分離溝６１が形成
できればよい。The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of later etching.
A copper foil of 0 μm (2 ounce) was used. But 300μ
It is basically good if it is m or more or 10 μm or less. As described later, it suffices if the separation groove 61 that is shallower than the thickness of the conductive foil 60 can be formed.

【００６１】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。続
いて、半導体装置が実装される領域ＲＧ、この領域ＲＧ
以外で導電路５１Ｂ、５１Ｃとなる領域を除いた導電箔
６０を、導電箔６０の厚みよりも薄く除去する工程があ
る。そして前記領域ＲＧに半導体素子５２Ａを実装し、
この半導体素子５２Ａ、分離溝６１および導電箔６０に
絶縁性樹脂５０を被覆する工程がある。The sheet-shaped conductive foil 60 may be prepared by winding it in a roll with a predetermined width, and may be conveyed to each step described later, or a conductive foil cut into a predetermined size may be used. It may be prepared and conveyed to each step described later. Subsequently, a region RG in which the semiconductor device is mounted, and this region RG
There is a step of removing the conductive foil 60 excluding the regions to be the conductive paths 51B and 51C, which is thinner than the thickness of the conductive foil 60. Then, the semiconductor element 52A is mounted on the region RG,
There is a step of coating the semiconductor element 52A, the separation groove 61 and the conductive foil 60 with the insulating resin 50.

【００６２】まず、Ｃｕ箔６０の上に、ホトレジスト
（耐エッチングマスク）ＰＲを形成し、領域ＲＧに対応
する導電箔６０が露出すると共に、導電路５１Ｂ、５１
Ｃとなる領域を除いた導電箔６０が露出するようにホト
レジストＰＲをパターニングする（以上図４を参照）。
そして、前記ホトレジストＰＲを介してエッチングすれ
ばよい（以上図５を参照）。First, a photoresist (anti-etching mask) PR is formed on the Cu foil 60, the conductive foil 60 corresponding to the region RG is exposed, and the conductive paths 51B, 51 are formed.
The photoresist PR is patterned so that the conductive foil 60 excluding the region to be C is exposed (see FIG. 4 above).
Then, etching may be performed through the photoresist PR (see FIG. 5 above).

【００６３】エッチングにより形成された溝６１の深さ
は、例えば５０μｍであり、その側面は、粗面となるた
め絶縁性樹脂５０との接着性が向上される。The depth of the groove 61 formed by etching is, for example, 50 μm, and the side surface thereof is a rough surface, so that the adhesiveness with the insulating resin 50 is improved.

【００６４】またこの溝６１の側壁は、模式的にストレ
ートで図示しているが、除去方法により異なる構造とな
る。この除去工程は、ウェットエッチング、ドライエッ
チング、レーザによる蒸発、ダイシングが採用できる。
ウェットエッチングの場合、エッチャントは、塩化第二
鉄または塩化第二銅が主に採用され、前記導電箔は、こ
のエッチャントの中にディッピングされるか、このエッ
チャントでシャワーリングされる。ここでウェットエッ
チングは、一般に非異方性にエッチングされるため、側
面は湾曲構造になる。Although the side wall of the groove 61 is schematically shown as a straight line, it has a different structure depending on the removing method. For this removing step, wet etching, dry etching, laser evaporation, or dicing can be adopted.
In the case of wet etching, ferric chloride or cupric chloride is mainly used as the etchant, and the conductive foil is dipped in the etchant or showered with the etchant. Since the wet etching is generally non-anisotropic, the side surface has a curved structure.

【００６５】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。In the case of dry etching, anisotropy,
Non-anisotropic etching is possible. At present, it is said that Cu cannot be removed by reactive ion etching, but it can be removed by sputtering. Moreover, anisotropic or non-anisotropic etching can be performed depending on the sputtering conditions.

【００６６】またレーザでは、直接レーザ光を当てて分
離溝を形成でき、この場合は、どちらかといえば分離溝
６１の側面はストレートに形成される。In the case of a laser, the separation groove can be formed by directly irradiating the laser beam. In this case, the side surface of the separation groove 61 is rather straight.

【００６７】またダイシングでは、曲折した複雑なパタ
ーンを形成することは不可能であるが、格子状の分離溝
を形成することは可能である。In dicing, it is impossible to form a complicated bent pattern, but it is possible to form a grid-like separation groove.

【００６８】尚、図４に於いて、ホトレジストの代わり
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ｎｉ、Ａｇ、Ａｕ、
ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被
膜は、ダイパッド、ボンディングパッドとしてそのまま
活用できる特徴を有する。In FIG. 4, instead of the photoresist, a conductive film having corrosion resistance against the etching solution may be selectively coated. When the conductive film is selectively deposited on the part to be the conductive path, the conductive film serves as an etching protection film, and the separation groove can be etched without using a resist. Possible materials for this conductive coating are Ni, Ag, Au,
It is Pt or Pd. Moreover, these corrosion-resistant conductive coatings have the feature that they can be used as they are as die pads and bonding pads.

【００６９】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電路５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。For example, the Ag coating adheres not only to Au but also to the brazing material. Therefore, if the back surface of the chip is covered with the Au film, the chip can be directly thermocompression-bonded to the Ag film on the conductive path 51, and the chip can be fixed via a brazing material such as solder. Further, since the Au thin wire can be adhered to the Ag conductive film, wire bonding is also possible. Therefore, there is a merit that these conductive coatings can be directly used as a die pad and a bonding pad.

【００７０】続いて、図６の如く、分離溝６１が形成さ
れた導電箔６０に半導体素子５２Ａ、回路素子５２Ｂを
電気的に接続して実装する工程がある。Then, as shown in FIG. 6, there is a step of electrically connecting and mounting the semiconductor element 52A and the circuit element 52B on the conductive foil 60 in which the separation groove 61 is formed.

【００７１】半導体素子５２Ａとしては、トランジス
タ、ダイオード、ＩＣチップ等の半導体素子であり、回
路素子５２Ｂとしては、チップコンデンサ、チップ抵抗
等の受動素子である。また厚みが厚くはなるが、ＣＳ
Ｐ、ＢＧＡ等のフェイスダウンの半導体素子も実装でき
る。The semiconductor element 52A is a semiconductor element such as a transistor, a diode or an IC chip, and the circuit element 52B is a passive element such as a chip capacitor or a chip resistor. Also, although the thickness becomes thicker, CS
Face-down semiconductor elements such as P and BGA can also be mounted.

【００７２】ここでは、ベアのトランジスタチップ５２
Ａが導電路５１Ａにダイボンディングされ、エミッタ電
極と導電路５１Ｂ、ベース電極と導電路５１Ｂが、熱圧
着によるボールボンディングあるいは超音波によるウェ
ッヂボンディング等で固着された金属細線５５Ａを介し
て接続される。また５２Ｂは、チップコンデンサまたは
チップ抵抗等の受動素子であり、半田等のロウ材または
導電ペースト５５Ｂで固着される。Here, the bare transistor chip 52 is used.
A is die-bonded to the conductive path 51A, and the emitter electrode and the conductive path 51B are connected to each other, and the base electrode and the conductive path 51B are connected to each other through a thin metal wire 55A fixed by ball bonding by thermocompression bonding or wedge bonding by ultrasonic waves. . Reference numeral 52B is a passive element such as a chip capacitor or a chip resistor, which is fixed by a brazing material such as solder or a conductive paste 55B.

【００７３】更に、図７に示すように、前記導電箔６０
および分離溝６１に絶縁性樹脂５０を付着する工程があ
る。これは、トランスファーモールド、インジェクショ
ンモールド、またはディッピングにより実現できる。樹
脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトラ
ンスファーモールドで実現でき、ポリイミド樹脂、ポリ
フェニレンサルファイド等の熱可塑性樹脂はインジェク
ションモールドで実現できる。Further, as shown in FIG. 7, the conductive foil 60 is used.
Then, there is a step of attaching the insulating resin 50 to the separation groove 61. This can be achieved by transfer molding, injection molding or dipping. As the resin material, a thermosetting resin such as an epoxy resin can be realized by transfer molding, and a thermoplastic resin such as a polyimide resin or polyphenylene sulfide can be realized by injection molding.

【００７４】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、例えば最頂部から約約１０
０μｍ程度が被覆されるように調整されている。この厚
みは、強度を考慮して厚くすることも、薄くすることも
可能である。In the present embodiment, the thickness of the insulating resin coated on the surface of the conductive foil 60 is, for example, about 10 from the top.
It is adjusted to cover about 0 μm. This thickness can be increased or decreased in consideration of strength.

【００７５】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電路５１となる導電箔６０が支持基板とな
ることである。従来では、図２６の様に、本来必要とし
ない支持基板５を採用して導電路７〜１１を形成してい
るが、本発明では、支持基板となる導電箔６０は、電極
材料として必要な材料である。そのため、構成材料を極
力省いて作業できるメリットを有し、コストの低下も実
現できる。The feature of this step is that the conductive foil 60, which becomes the conductive path 51, becomes the supporting substrate until the insulating resin 50 is covered. Conventionally, as shown in FIG. 26, the conductive substrate 7 to 11 is formed by using the support substrate 5 which is not originally required, but in the present invention, the conductive foil 60 serving as the support substrate is required as an electrode material. It is a material. Therefore, there is a merit that the constituent materials can be omitted as much as possible, and the cost can be reduced.

【００７６】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路５１として
個々に分離されていない。従ってシート状の導電箔６０
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。Since the separation groove 61 is formed to be shallower than the thickness of the conductive foil, the conductive foil 60 is not individually separated as the conductive path 51. Therefore, the sheet-shaped conductive foil 60
Can be handled as a unit, and when molding an insulating resin,
It has a feature that the work of transferring to the mold and mounting on the mold is very easy.

【００７７】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。ここでこの除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。Then, there is a step of chemically and / or physically removing the back surface of the conductive foil 60 to separate it as the conductive path 51. Here, this removing step is performed by polishing, grinding, etching, laser metal evaporation, or the like.

【００７８】図７に於いて、導電路５１Ａ〜５１Ｃに対
応する導電箔６０に耐エッチングマスクＰＲを形成し、
耐エッチングマスクＰＲから露出した導電箔をエッチン
グすると、図１Ａの如き形状となる。In FIG. 7, an etching resistant mask PR is formed on the conductive foil 60 corresponding to the conductive paths 51A to 51C,
When the conductive foil exposed from the etching resistant mask PR is etched, the shape becomes as shown in FIG. 1A.

【００７９】また図７に於いて、研磨装置または研削装
置により全面を３０μｍ程度削り、分離溝６１から絶縁
性樹脂５０を露出させている。この方法により実現され
たものが、図１Ｃである。その結果、約４０μｍの厚さ
の導電路５１となって分離される。また絶縁性樹脂５０
が露出する手前まで、導電箔６０を全面ウェトエッチン
グし、その後、研磨または研削装置により全面を削り、
絶縁性樹脂５０を露出させても良い。Further, in FIG. 7, the entire surface is ground by about 30 μm by a polishing device or a grinding device to expose the insulating resin 50 from the separation groove 61. The realization by this method is shown in FIG. 1C. As a result, the conductive paths 51 having a thickness of about 40 μm are separated. Insulating resin 50
The entire surface of the conductive foil 60 is wet-etched until the surface is exposed, and then the entire surface is ground by a polishing or grinding device,
The insulating resin 50 may be exposed.

【００８０】この結果、絶縁性樹脂５０に導電路５１の
表面が露出する構造となる。そして分離溝６１が削ら
れ、図１の分離溝５４となる。（以上図７参照） 最後に、必要によって露出した導電路５１裏面にに半田
等の導電材を被着し、半導体装置として完成する。As a result, the surface of the conductive path 51 is exposed in the insulating resin 50. Then, the separation groove 61 is shaved to form the separation groove 54 of FIG. (Refer to FIG. 7 above) Finally, a conductive material such as solder is adhered to the exposed back surface of the conductive path 51, if necessary, to complete a semiconductor device.

【００８１】尚、導電路５１の裏面に導電被膜を被着す
る場合、導電箔の裏面に、前もって導電被膜を形成して
も良い。この場合、導電路に対応する部分を選択的に被
着すれば良い。被着方法は、例えばメッキである。また
この導電被膜は、エッチングに対して耐性がある材料
（Ａｇ、Ａｕ）がよい。またこの導電被膜を採用した場
合、研磨をせずにエッチングだけで導電路５１として分
離できる。When the conductive film is applied to the back surface of the conductive path 51, the conductive film may be formed in advance on the back surface of the conductive foil. In this case, a portion corresponding to the conductive path may be selectively attached. The deposition method is plating, for example. Further, this conductive film is preferably made of a material resistant to etching (Ag, Au). When this conductive film is adopted, the conductive path 51 can be separated only by etching without polishing.

【００８２】尚、本製造方法では、導電箔６０に半導体
素子と受動素子が実装されているだけであるが、これを
１単位としてマトリックス状に配置しても良いし、どち
らか一方の半導体素子を１単位としてマトリックス状に
配置しても良い。この場合は、後述するようにダイシン
グ装置で個々に分離される。In this manufacturing method, the semiconductor element and the passive element are only mounted on the conductive foil 60. However, the conductive foil 60 may be arranged as a unit in a matrix, or one of the semiconductor elements may be arranged. May be arranged as a unit in a matrix. In this case, they are individually separated by a dicing device as described later.

【００８３】以上の製造方法によって、絶縁性樹脂５０
に導電路５１Ｂ、５１Ｃが埋め込まれ、金属細線５５Ａ
の頂部を低くした半導体装置５３が実現できる。The insulating resin 50 is manufactured by the above manufacturing method.
Conductive paths 51B and 51C are embedded in the metal thin wire 55A.
It is possible to realize the semiconductor device 53 in which the top of the device is lowered.

【００８４】本製造方法の特徴は、絶縁性樹脂５０を支
持基板として活用し導電路５１の分離作業ができること
にある。絶縁性樹脂５０は、導電路５１を埋め込む材料
として必要な材料であり、図２６の従来の製造方法のよ
うに、不要な支持基板５を必要としない。従って、最小
限の材料で製造でき、コストの低減が実現できる特徴を
有する。The feature of this manufacturing method is that the insulating resin 50 can be utilized as a supporting substrate to separate the conductive paths 51. The insulating resin 50 is a material required as a material for embedding the conductive path 51, and does not require the unnecessary support substrate 5 unlike the conventional manufacturing method of FIG. Therefore, it has a feature that it can be manufactured with a minimum amount of material and the cost can be reduced.

【００８５】尚、導電路５１表面からの絶縁性樹脂の厚
さは、前工程の絶縁性樹脂の付着の時に調整できる。従
って実装される半導体素子により違ってくるが、半導体
装置５６としての厚さは、厚くも薄くもできる特徴を有
する。ここでは、４００μｍ厚の絶縁性樹脂５０に４０
μｍの導電路５１とその高さを低くした半導体素子が埋
め込まれた半導体装置になる。（以上図１を参照） 半導体装置の製造方法を説明する第２の実施の形態 次に図９〜図１３、図８を使ってひさし５８を有する半
導体装置５６の製造方法について説明する。尚、ひさし
となる第２の材料７０が被着される以外は、第１の実施
の形態と実質同一であるため、詳細な説明は省略する。The thickness of the insulating resin from the surface of the conductive path 51 can be adjusted when the insulating resin is attached in the previous step. Therefore, the thickness of the semiconductor device 56 has a feature that it can be thick or thin, although it depends on the mounted semiconductor element. Here, the insulating resin 50 with a thickness of 400 μm
A semiconductor device in which a conductive path 51 of μm and a semiconductor element whose height is lowered are embedded is obtained. Second Embodiment Explaining Method of Manufacturing Semiconductor Device Next, a method of manufacturing the semiconductor device 56 having the eaves 58 will be described with reference to FIGS. 9 to 13 and 8. The second embodiment 70 is substantially the same as the first embodiment except that the second material 70 serving as the eaves is applied, and thus detailed description thereof will be omitted.

【００８６】まず図９の如く、第１の材料から成る導電
箔６０の上にエッチングレートの小さい第２の材料７０
が被覆された導電箔６０を用意する。First, as shown in FIG. 9, a second material 70 having a small etching rate is formed on the conductive foil 60 made of the first material.
A conductive foil 60 coated with is prepared.

【００８７】例えばＣｕ箔の上にＮｉを被着すると、塩
化第二鉄または塩化第二銅でＣｕとＮｉが一度にエッチ
ングでき、エッチングレートの差によりＮｉがひさし５
８と成って形成されるため好適である。太い実線がＮｉ
から成る導電被膜７０であり、その膜厚は１〜１０μｍ
程度が好ましい。またＮｉの膜厚が厚い程、ひさし５８
が形成されやすい。For example, when Ni is deposited on a Cu foil, Cu and Ni can be etched at a time with ferric chloride or cupric chloride, and the Ni eaves 5 due to the difference in etching rate.
It is preferable because it is formed of 8. The thick solid line is Ni
Is a conductive coating film 70 made of 1 to 10 μm in thickness.
A degree is preferable. Also, the thicker the Ni film, the more the eaves 58
Are easily formed.

【００８８】また第２の材料は、第１の材料と選択エッ
チングできる材料を被覆しても良い。この場合、まず第
２の材料から成る被膜を導電路５１の形成領域に被覆す
るようにパターニングし、この被膜をマスクにして第１
の材料から成る導電箔６０をエッチングすればひさし５
８が形成できるからである。第２の材料としては、Ｎｉ
の他に、Ａｌ、Ａｇ、Ａｕ等が考えられる。尚、第２の
材料としてＡｇ、Ａｕを採用する場合、部分メッキを形
成しても良い。（以上図９を参照） 続いて、半導体素子５２Ａが形成される領域ＲＧ、少な
くとも導電路５１Ｂ、５１Ｃとなる領域を除いた導電箔
６０を、導電箔６０の厚みよりも薄く取り除く工程があ
る。The second material may be coated with a material that can be selectively etched with the first material. In this case, first, a film made of the second material is patterned so as to cover the formation region of the conductive path 51, and the first film is used as a mask.
If the conductive foil 60 made of the
This is because 8 can be formed. The second material is Ni
Besides, Al, Ag, Au, etc. are conceivable. When Ag or Au is used as the second material, partial plating may be formed. (Refer to FIG. 9 above) Subsequently, there is a step of removing the conductive foil 60 excluding the region RG in which the semiconductor element 52A is formed, and at least the regions to be the conductive paths 51B and 51C, to be thinner than the thickness of the conductive foil 60.

【００８９】Ｎｉ７０の上に、ホトレジストＰＲを形成
し、半導体素子５２Ａが形成される領域ＲＧ、導電路５
１Ｂ、５１Ｃとなる領域を除いたＮｉ７０が露出するよ
うにホトレジストＰＲをパターニングし、前記ホトレジ
ストを介してエッチングすればよい。A photoresist PR is formed on the Ni 70, the region RG where the semiconductor element 52A is formed, and the conductive path 5 are formed.
The photoresist PR may be patterned so that the Ni 70 is exposed except for the regions 1B and 51C, and the photoresist PR may be etched through the photoresist.

【００９０】前述したように塩化第二鉄、塩化第二銅の
エッチャント等を採用しエッチングすると、Ｎｉ７０の
エッチングレートがＣｕ６０のエッチングレートよりも
小さいため、エッチングが進むにつれてひさし５８がで
てくる。As described above, when ferric chloride or cupric chloride etchant or the like is used for etching, since the etching rate of Ni70 is smaller than the etching rate of Cu60, the eaves 58 are formed as the etching proceeds.

【００９１】尚、前記分離溝６１が形成された導電箔６
０に半導体素子５２Ａ、回路素子５２Ｂを実装する工程
（図１２）、前記導電箔６０および分離溝６１に絶縁性
樹脂５０を被覆し、導電箔６０の裏面を化学的および／
または物理的に除き、導電路５１として分離する工程
（図１３）、および導電路裏面に導電被膜を形成して完
成までの工程（図８）は、前製造方法と同一であるため
その説明は省略する。 半導体素子の製造方法を説明する第３の実施の形態 続いて、図２の半導体装置５３をマトリックス状に配置
し、封止後に個別分離する製造方法を図１４〜図２０を
参照しながら説明する。尚、本製造方法は、第１の実施
の形態と殆どが同じであるため、同一の部分は簡単に述
べる。The conductive foil 6 having the separation groove 61 is formed.
The step of mounting the semiconductor element 52A and the circuit element 52B on 0 (FIG. 12), the conductive foil 60 and the separation groove 61 are covered with the insulating resin 50, and the back surface of the conductive foil 60 is chemically and / or
Alternatively, except physically, the step of separating the conductive path 51 (FIG. 13) and the step of forming a conductive film on the back surface of the conductive path until completion (FIG. 8) are the same as those in the previous manufacturing method, and therefore the description thereof will be omitted. Omit it. Third Embodiment Explaining Method of Manufacturing Semiconductor Element Next, a method of arranging the semiconductor devices 53 of FIG. 2 in a matrix form and individually separating after sealing will be described with reference to FIGS. 14 to 20. . Since this manufacturing method is almost the same as that of the first embodiment, the same parts will be briefly described.

【００９２】まず図１４の如く、シート状の導電箔６０
を用意する。First, as shown in FIG. 14, a sheet-shaped conductive foil 60.
To prepare.

【００９３】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。The sheet-shaped conductive foil 60 may be prepared by winding it in a roll with a predetermined width, and may be conveyed to each step described later, or a conductive foil cut into a predetermined size may be used. It may be prepared and conveyed to each step described later.

【００９４】続いて、半導体素子５２Ａが形成される領
域（ここでは２つの半導体素子が導電路５１Ａ（５１
Ｄ）上に実装されるため、導電路５１Ａ（５１Ｄ）が形
成される領域となる）、少なくとも導電路５１Ｂ、５１
Ｃ、５１Ｅ〜５５Ｊとなる領域を除いた導電箔６０を、
導電箔６０の厚みよりも薄く除去する工程がある。Then, a region in which the semiconductor element 52A is formed (here, two semiconductor elements are connected to the conductive path 51A (51
D), so that it becomes a region where the conductive paths 51A (51D) are formed), and at least the conductive paths 51B, 51.
The conductive foil 60 excluding the regions of C and 51E to 55J is
There is a step of removing the conductive foil 60 thinner than the thickness.

【００９５】図１５の如く、Ｃｕ箔６０の上に、耐エッ
チングマスクＰＲを形成し、前述したように半導体素子
５２Ａが形成される領域、少なくとも導電路５１Ｂ、５
１Ｃ、５１Ｅ〜５５Ｊとなる領域を除いた導電箔６０が
露出するようにホトレジストＰＲをパターニングする。
そして、図１６の如く、前記ホトレジストＰＲを介して
エッチングすればよい。As shown in FIG. 15, the etching resistant mask PR is formed on the Cu foil 60, and as described above, the region where the semiconductor element 52A is formed, at least the conductive paths 51B, 5 and 5.
The photoresist PR is patterned so that the conductive foil 60 is exposed except for the regions 1C and 51E to 55J.
Then, as shown in FIG. 16, etching may be performed through the photoresist PR.

【００９６】エッチングにより形成された分離溝６１の
深さは、例えば５０μｍであり、その側面は、粗面とな
るため絶縁性樹脂５０との接着性が向上される。The depth of the separation groove 61 formed by etching is, for example, 50 μm, and the side surface thereof is a rough surface, so that the adhesiveness with the insulating resin 50 is improved.

【００９７】またここの分離溝６１の側壁は、模式的に
ストレートで図示しているが、除去方法により異なる構
造となる。この除去工程は、ウェットエッチング、ドラ
イエッチング、レーザによる蒸発、ダイシングが採用で
きる。（詳細は、第１の実施の形態を参照） 尚、図１５に於いて、ホトレジストＰＲの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。導電路と成る部分に選択的に被着すれば、
この導電被膜がエッチング保護膜となり、レジストを採
用することなく分離溝をエッチングできる。The side wall of the separation groove 61 here is schematically shown as a straight line, but has a different structure depending on the removing method. For this removing step, wet etching, dry etching, laser evaporation, or dicing can be adopted. (For details, refer to the first embodiment.) Incidentally, in FIG. 15, instead of the photoresist PR, a conductive film having corrosion resistance to an etching solution may be selectively coated. By selectively depositing on the part that will be the conductive path,
This conductive film serves as an etching protection film, and the separation groove can be etched without using a resist.

【００９８】続いて、図１７の如く、前記ＲＧに対応す
る導電箔６０に半導体素子５２Ａを固着して電気的に接
続し、半導体素子５２Ａ表面の電極と接続された金属細
線５５Ａを導電路５５Ｂに接続する工程がある。Then, as shown in FIG. 17, the semiconductor element 52A is fixed to and electrically connected to the conductive foil 60 corresponding to the RG, and the thin metal wire 55A connected to the electrode on the surface of the semiconductor element 52A is connected to the conductive path 55B. There is a step of connecting to.

【００９９】半導体素子５２Ａとしては、トランジス
タ、ダイオード、ＩＣチップ等の半導体素子であり、他
にチップコンデンサ、チップ抵抗等の受動素子を図１の
ように実装しても良い。The semiconductor element 52A is a semiconductor element such as a transistor, a diode or an IC chip, and other passive elements such as a chip capacitor and a chip resistor may be mounted as shown in FIG.

【０１００】ここでは、ベアのトランジスタチップ５２
Ａが溝にダイボンディングされ、エミッタ電極と導電路
５１Ｂ、ベース電極と導電路５１Ｃが金属細線５５Ａを
介して接続される。Here, the bare transistor chip 52 is used.
A is die-bonded to the groove, and the emitter electrode and the conductive path 51B and the base electrode and the conductive path 51C are connected to each other through the thin metal wire 55A.

【０１０１】更に、図１８に示すように、前記導電箔６
０および分離溝６１に絶縁性樹脂５０を付着する工程が
ある。これは、トランスファーモールド、インジェクシ
ョンモールド、またはディッピングにより実現できる。Further, as shown in FIG. 18, the conductive foil 6 is
There is a step of attaching the insulating resin 50 to the 0 and the separation groove 61. This can be achieved by transfer molding, injection molding or dipping.

【０１０２】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、半導体素子の最頂部から約
１００μｍ程度が被覆されるように調整されている。こ
の厚みは、強度を考慮して厚くすることも、薄くするこ
とも可能である。In the present embodiment, the thickness of the insulating resin with which the surface of the conductive foil 60 is coated is adjusted so as to cover about 100 μm from the top of the semiconductor element. This thickness can be increased or decreased in consideration of strength.

【０１０３】本工程の特徴は、絶縁性樹脂５０を被覆す
る際、導電路５１となる導電箔６０が支持基板となるこ
とである。従来では、図２６の様に、本来必要としない
支持基板５を採用して導電路７〜１１を形成している
が、本発明では、支持基板となる導電箔６０は、電極材
料として必要な材料である。そのため、構成材料を極力
省いて作業できるメリットを有し、コストの低下も実現
できる。The feature of this step is that, when the insulating resin 50 is coated, the conductive foil 60 which becomes the conductive path 51 becomes the supporting substrate. Conventionally, as shown in FIG. 26, the conductive substrate 7 to 11 is formed by using the support substrate 5 which is not originally required, but in the present invention, the conductive foil 60 serving as the support substrate is required as an electrode material. It is a material. Therefore, there is a merit that the constituent materials can be omitted as much as possible, and the cost can be reduced.

【０１０４】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路５１として
個々に分離されていない。従ってシート状の導電箔６０
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。Since the separation groove 61 is formed to be shallower than the thickness of the conductive foil, the conductive foil 60 is not individually separated as the conductive path 51. Therefore, the sheet-shaped conductive foil 60
Can be handled as a unit, and when molding an insulating resin,
It has a feature that the work of transferring to the mold and mounting on the mold is very easy.

【０１０５】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。ここで前記除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。Then, there is a step of chemically and / or physically removing the back surface of the conductive foil 60 to separate it as the conductive path 51. Here, the removing step is performed by polishing, grinding, etching, metal evaporation of a laser, or the like.

【０１０６】実験では研磨装置または研削装置により全
面を３０μｍ程度削り、絶縁性樹脂５０を露出させてい
る。その結果、約４０μｍの厚さの導電路５１となって
分離される。また絶縁性樹脂５０が露出する手前まで、
導電箔６０を全面ウェトエッチングし、その後、研磨ま
たは研削装置により全面を削り、絶縁性樹脂５０を露出
させても良い。In the experiment, the insulating resin 50 is exposed by scraping the entire surface by about 30 μm with a polishing device or a grinding device. As a result, the conductive paths 51 having a thickness of about 40 μm are separated. Also, just before the insulating resin 50 is exposed,
The entire surface of the conductive foil 60 may be wet-etched, and then the entire surface may be ground by a polishing or grinding device to expose the insulating resin 50.

【０１０７】この結果、絶縁性樹脂５０に導電路５１の
表面が露出する構造となる。As a result, the surface of the conductive path 51 is exposed in the insulating resin 50.

【０１０８】更に、図１９の如く、露出した導電路５１
に半田等の導電材ＣＭを被着する。Further, as shown in FIG. 19, the exposed conductive path 51 is exposed.
A conductive material CM such as solder is deposited on the.

【０１０９】最後に、図２０の如く、半導体装置毎に分
離しする工程がある。Finally, as shown in FIG. 20, there is a step of separating each semiconductor device.

【０１１０】分離ラインは、矢印の所であり、ダイシン
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。The separation line is indicated by an arrow, and can be realized by dicing, cutting, pressing, chocolate break or the like. When the chocolate break is adopted, the mold may be formed with a protrusion so that a groove is formed in the separation line when the insulating resin is coated.

【０１１１】特にダイシングは、通常の半導体装置の製
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。Particularly, the dicing is frequently used in the usual method for manufacturing a semiconductor device, and even a very small size can be separated, which is preferable.

【０１１２】図２７の右側には、本発明を簡単にまとめ
たフローが示されている。Ｃｕ箔の用意、ＡｇまたはＮ
ｉ等のメッキ、ハーフエッチング、ダイボンド、ワイヤ
ーボンデイング、トランスファーモールド、裏面Ｃｕ箔
除去、導電路の裏面処理およびダイシングの９工程で半
導体装置が実現できる。しかも支持基板をメーカーから
供給することなく、全ての工程を内作する事ができる。
半導体装置の種類およびこれらの実装方法を説明する実
施の形態。The right side of FIG. 27 shows a flow in which the present invention is briefly summarized. Preparation of Cu foil, Ag or N
A semiconductor device can be realized by 9 steps of plating such as i, half etching, die bonding, wire bonding, transfer molding, backside Cu foil removal, backside processing of conductive paths and dicing. Moreover, all the steps can be done in-house without supplying the supporting substrate from the manufacturer.
Embodiments explaining types of semiconductor devices and mounting methods thereof.

【０１１３】図２１は、フェイスダウン型の半導体素子
８０を実装した半導体装置８１を示すものである。半導
体素子８０としては、ベアの半導体チップ、表面が封止
されたＣＳＰやＢＧＡ等が該当する。また図２２は、チ
ップ抵抗やチップ抵抗等の受動素子８２が実装された半
導体装置８３を示すものである。これらは、支持基板が
不要であるため、薄型であり、しかも絶縁性樹脂で封止
されてあるため、耐環境性にも優れたものである。FIG. 21 shows a semiconductor device 81 on which a face-down type semiconductor element 80 is mounted. As the semiconductor element 80, a bare semiconductor chip, a surface-sealed CSP, BGA, or the like corresponds. Further, FIG. 22 shows a semiconductor device 83 in which a passive element 82 such as a chip resistor or a chip resistor is mounted. Since they do not require a supporting substrate, they are thin, and because they are sealed with an insulating resin, they are also excellent in environmental resistance.

【０１１４】図２３Ａは、実層構造について説明するも
のである。プリント基板や金属基板、セラミック基板等
の実装基板８４に形成された導電路８５に今まで説明し
てきた本発明の半導体装置５３、８１、８３が実装され
たものである。FIG. 23A explains the real layer structure. The semiconductor device 53, 81, 83 of the present invention described so far is mounted on a conductive path 85 formed on a mounting board 84 such as a printed board, a metal board, or a ceramic board.

【０１１５】特に、半導体チップ５２の裏面が固着され
た導電路５１Ａは、実装基板８４の導電路８５と熱的に
結合されているため、前記導電路８５を介して放熱させ
ることができる。また実装基板８４として金属基板を採
用すると、金属基板の放熱性も手伝って更に半導体チッ
プ５２の温度を低下させることができる。そのため、半
導体チップの駆動能力を向上させることができる。In particular, since the conductive path 51A to which the back surface of the semiconductor chip 52 is fixed is thermally coupled to the conductive path 85 of the mounting substrate 84, heat can be radiated through the conductive path 85. If a metal substrate is used as the mounting substrate 84, the temperature of the semiconductor chip 52 can be further lowered by helping the heat dissipation of the metal substrate. Therefore, the driving capability of the semiconductor chip can be improved.

【０１１６】例えばパワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、
大電流駆動用のトランジスタ、大電流駆動用のＩＣ（Ｍ
ＯＳ型、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型）メモリ素子等
は、好適である。For example, power MOS, IGBT, SIT,
Transistor for large current drive, IC for large current drive (M
OS type, BIP type, Bi-CMOS type) memory devices and the like are suitable.

【０１１７】また金属基板としては、Ａｌ基板、Ｃｕ基
板、Ｆｅ基板が好ましく、また導電路８５との短絡が考
慮されて、絶縁性樹脂および／または酸化膜等が形成さ
れている。The metal substrate is preferably an Al substrate, a Cu substrate, or an Fe substrate, and an insulating resin and / or an oxide film or the like is formed in consideration of a short circuit with the conductive path 85.

【０１１８】また図２３Ｂは、本半導体装置を実装基板
として活用したものである。あたかもプリント基板の中
に素子が実装されているようなものである。半導体装置
９０は、導電路が露出しているため、この上には素子が
実装できる。ここでは、チップコンデンサ９２、本製造
方法で形成されたディスクリート型の半導体装置９１が
実装されている。Further, FIG. 23B utilizes the present semiconductor device as a mounting substrate. It is as if the device is mounted on a printed circuit board. In the semiconductor device 90, since the conductive path is exposed, the element can be mounted on this. Here, a chip capacitor 92 and a discrete type semiconductor device 91 formed by this manufacturing method are mounted.

【０１１９】[0119]

【発明の効果】以上の説明から明らかなように、本発明
では、半導体素子、導電路および絶縁性樹脂の必要最小
限で構成され、資源に無駄のない半導体装置となる。よ
って完成するまで余分な構成要素が無く、コストを大幅
に低減できる半導体装置を実現できる。また絶縁性樹脂
の被覆膜厚、導電箔の厚みを最適値にすることにより、
更には半導体素子の裏面が他の導電路の表面よりも低く
なるように設定することで、半導体装置の薄型化が可能
になり、小型化および軽量化された半導体装置を実現で
きる。更には、反りや剥がれの現象が顕著である配線
は、絶縁性樹脂に埋め込まれて支持されるため、これら
の問題を解決することができる。As is apparent from the above description, the present invention provides a semiconductor device in which the semiconductor element, the conductive path and the insulating resin are formed in the minimum necessary amount and the resources are not wasted. Therefore, it is possible to realize a semiconductor device that does not have extra components until completion and can significantly reduce the cost. Also, by adjusting the coating thickness of the insulating resin and the thickness of the conductive foil to the optimum values,
Furthermore, by setting the back surface of the semiconductor element to be lower than the front surface of the other conductive paths, the semiconductor device can be made thinner, and the semiconductor device can be made smaller and lighter. Further, the wiring, which is prominently warped or peeled off, is embedded in the insulating resin and supported, so that these problems can be solved.

【０１２０】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図２６の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。Since only the back surface of the conductive path is exposed from the insulating resin, the back surface of the conductive path can be immediately used for connection to the outside, and the back surface electrode and the through hole of the conventional structure as shown in FIG. 26 are unnecessary. Has the advantage that

【０１２１】しかも半導体素子がロウ材、Ａｕ、Ａｇ等
の導電被膜を介して直接導電路に固着されていたり、半
導体素子の裏面が露出されているため、半導体素子から
発生する熱を導電路を介して直接実装基板に熱を伝える
ことができる。特にこの放熱により、パワー素子の実装
も可能となる。Moreover, since the semiconductor element is directly fixed to the conductive path via the conductive coating such as brazing material, Au, Ag or the back surface of the semiconductor element is exposed, the heat generated from the semiconductor element is transferred to the conductive path. The heat can be directly transmitted to the mounting substrate via the via. In particular, this heat dissipation also enables mounting of the power element.

【０１２２】また導電路の表面にひさしが形成できるた
め、アンカー効果を発生させることができ、導電路、特
に配線の反り、抜けを防止することができる。Since the eaves can be formed on the surface of the conductive path, the anchor effect can be generated and the conductive path, especially the wiring, can be prevented from warping or coming off.

【０１２３】また本発明の半導体装置の製造方法では、
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは半導体素子の実装、絶縁性樹脂の被着時までは
導電箔で全体を支持し、また導電箔を各導電路として分
離する時は、絶縁性樹脂を支持基板にして機能させてい
る。従って、半導体素子、導電箔、絶縁性樹脂の必要最
小限で製造できる。従来例で説明した如く、本来半導体
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、導
電路が絶縁性樹脂に埋め込まれていること、更には絶縁
性樹脂と導電箔の厚みの調整が可能であることにより、
非常に薄い半導体装置が形成できるメリットもある。Further, in the method of manufacturing a semiconductor device of the present invention,
When the conductive foil itself is made to function as a supporting substrate and the whole is supported by the conductive foil until the separation groove is formed, the semiconductor element is mounted, or the insulating resin is applied, and when the conductive foil is separated as each conductive path, The insulating resin is used as a supporting substrate to function. Therefore, the semiconductor element, the conductive foil, and the insulating resin can be manufactured with the minimum necessary amount. As described in the conventional example, a supporting substrate is not required for originally forming a semiconductor device, and the cost can be reduced. In addition, since no support substrate is required, the conductive paths are embedded in the insulating resin, and the thickness of the insulating resin and the conductive foil can be adjusted,
There is also an advantage that a very thin semiconductor device can be formed.

【０１２４】またスルーホールの形成工程、導体の印刷
工程（セラミック基板の場合）等を省略できるので、従
来より製造工程を大幅に短縮でき、全行程を内作できる
利点を有する。またフレーム金型も一切不要であり、極
めて短納期となる製造方法である。Further, since the step of forming a through hole, the step of printing a conductor (in the case of a ceramic substrate) and the like can be omitted, there is an advantage that the manufacturing process can be remarkably shortened and the whole process can be internally produced. In addition, no frame mold is required, and the manufacturing method is extremely short.

【０１２５】次に導電路を個々に分離せずに取り扱える
ため、後の絶縁性樹脂の被覆工程に於いて、作業性が向
上する特徴も有する。Next, since the conductive paths can be handled without being separated, the workability is improved in the subsequent insulating resin coating step.

【０１２６】最後に本半導体装置を支持基板として活用
し、露出している導電路に半導体素子を実装できるた
め、高機能な基板モジュールが実現できる。特に本半導
体装置を支持基板とし、この上に素子として本半導体装
置を実装すれば、基板モジュールとして更に軽量で薄い
ものが実現できる。Finally, since the semiconductor device can be used as a supporting substrate and the semiconductor element can be mounted on the exposed conductive path, a highly functional substrate module can be realized. In particular, if the present semiconductor device is used as a support substrate and the present semiconductor device is mounted as an element thereon, a lighter and thinner substrate module can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の回路装置を説明する図である。FIG. 1 is a diagram illustrating a circuit device of the present invention.

【図２】本発明の回路装置を説明する図である。FIG. 2 is a diagram illustrating a circuit device of the present invention.

【図３】本発明の回路装置の製造方法を説明する図であ
る。FIG. 3 is a diagram illustrating a method of manufacturing a circuit device according to the present invention.

【図４】本発明の回路装置の製造方法を説明する図であ
る。FIG. 4 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図５】本発明の回路装置の製造方法を説明する図であ
る。FIG. 5 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図６】本発明の回路装置の製造方法を説明する図であ
る。FIG. 6 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図７】本発明の回路装置の製造方法を説明する図であ
る。FIG. 7 is a diagram illustrating a method of manufacturing a circuit device according to the present invention.

【図８】本発明の回路装置を説明する図である。FIG. 8 is a diagram illustrating a circuit device of the present invention.

【図９】本発明の回路装置の製造方法を説明する図であ
る。FIG. 9 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１０】本発明の回路装置の製造方法を説明する図で
ある。FIG. 10 is a drawing for explaining the manufacturing method of the circuit device of the present invention.

【図１１】本発明の回路装置の製造方法を説明する図で
ある。FIG. 11 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１２】本発明の回路装置の製造方法を説明する図で
ある。FIG. 12 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１３】本発明の回路装置の製造方法を説明する図で
ある。FIG. 13 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１４】本発明の回路装置の製造方法を説明する図で
ある。FIG. 14 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１５】本発明の回路装置の製造方法を説明する図で
ある。FIG. 15 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１６】本発明の回路装置の製造方法を説明する図で
ある。FIG. 16 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１７】本発明の回路装置の製造方法を説明する図で
ある。FIG. 17 is a diagram illustrating a method for manufacturing the circuit device according to the present invention.

【図１８】本発明の回路装置の製造方法を説明する図で
ある。FIG. 18 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図１９】本発明の回路装置の製造方法を説明する図で
ある。FIG. 19 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図２０】本発明の回路装置の製造方法を説明する図で
ある。FIG. 20 is a diagram illustrating the method for manufacturing the circuit device according to the present invention.

【図２１】本発明の回路装置を説明する図である。FIG. 21 is a diagram illustrating a circuit device of the present invention.

【図２２】本発明の回路装置を説明する図である。FIG. 22 is a diagram illustrating a circuit device of the present invention.

【図２３】本発明の回路装置の実装方法を説明する図で
ある。FIG. 23 is a diagram illustrating a method of mounting the circuit device of the present invention.

【図２４】従来の回路装置の実装構造を説明する図であ
る。FIG. 24 is a diagram illustrating a mounting structure of a conventional circuit device.

【図２５】従来の回路装置を説明する図である。FIG. 25 is a diagram illustrating a conventional circuit device.

【図２６】従来の回路装置の製造方法を説明する図であ
る。FIG. 26 is a diagram illustrating a conventional method for manufacturing a circuit device.

【図２７】従来と本発明の回路装置の製造方法を説明す
る図である。FIG. 27 is a diagram illustrating a conventional method and a method for manufacturing a circuit device according to the present invention.

【図２８】従来と本発明の回路装置に適用されるＩＣ回
路のパターン図である。FIG. 28 is a pattern diagram of an IC circuit applied to a circuit device of the related art and the present invention.

【符号の説明】[Explanation of symbols]

５０ 絶縁性樹脂 ５１Ａ〜５１Ｃ 導電路 ５２Ａ 半導体素子 ５２Ｂ 受動素子 ５３ 半導体装置 ５４ 分離溝 ５８ ひさし 50 Insulating resin 51A-51C conductive path 52A Semiconductor element 52B Passive element 53 Semiconductor device 54 separation groove 58 Eaves

───────────────────────────────────────────────────── フロントページの続き (72)発明者 真下 茂明 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋 電子株式会社内 (56)参考文献 特開 平２−240940（ＪＰ，Ａ) 特開 平３−99456（ＪＰ，Ａ) 特開 平８−255870（ＪＰ，Ａ) 特開 平11−195733（ＪＰ，Ａ) 特開 平11−195742（ＪＰ，Ａ) 特開 昭59−208756（ＪＰ，Ａ) 米国特許6001671（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50 H01L 23/28 H01L 25/00 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Shigeaki Mashita 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Denki Co., Ltd. (72) Katsumi Okawa 2-5-5 Keihanhondori, Moriguchi-shi, Osaka No. 5 Sanyo Electric Co., Ltd. (72) Inventor Eiju Maehara 2-5-5 Keihan Hondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Kouji Takahashi 29 Kita-cho, Isesaki-shi, Gunma Kanto Sanyo Electronics Incorporated (56) Reference JP-A-2-240940 (JP, A) JP-A-3-99456 (JP, A) JP-A-8-255870 (JP, A) JP-A-11-195733 (JP, a) Patent flat 11-195742 (JP, a) JP Akira 59-208756 (JP, a) United States Patent 6001671 (US, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 23 / 50 H01L 23/28 H01L 25/00

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】分離溝で電気的に分離された複数の導電路1. A plurality of conductive paths electrically separated by separation grooves.
と、前記導電路に電気的に接続された受動素子と、前記A passive element electrically connected to the conductive path,
導電路と半導体素子の電極とを接続する金属細線と、前A thin metal wire that connects the conductive path and the electrode of the semiconductor element
記半導体素子を被覆し且つ前記導電路間の前記分離溝にThe semiconductor device is covered with the isolation groove between the conductive paths.
充填され前記導電路の裏面と前記半導体素子の裏面を露The back surface of the conductive path and the back surface of the semiconductor element are exposed.
出して一体に支持する絶縁性樹脂とを備え、Equipped with an insulating resin that is taken out and supported integrally, 前記金属細線の頂部が、前記受動素子の最上部よりも下The top of the thin metal wire is lower than the top of the passive element.
方に位置することを特徴とする半導体装置。A semiconductor device characterized in that the semiconductor device is located on one side. 【請求項２】分離溝で電気的に分離された複数の第2. A plurality of first electrodes electrically separated by a separation groove. 11 のof
導電路および第２の導電路と、第１の導電路上に固着さFixed to the first and second conductive paths and the first and second conductive paths.
れた半導体素子と、前記半導体素子の電極と第２の導電A semiconductor element, an electrode of the semiconductor element, and a second conductivity
路とを接続する金属細線と、前記第２の導電路に電気的A thin metal wire that connects the second conductive path and an electric wire to the second conductive path.
に接続された受動素子と、前記半導体素子を被覆し且つA passive element connected to and covering the semiconductor element and
前記導電路間の前記分離溝に充填され前記導電路の裏面The back surface of the conductive path filled in the separation groove between the conductive paths
を露出して一体に支持する絶縁性樹脂とを備え、With an insulating resin that exposes and supports integrally, 前記第The above 11 の導電路が前記第２の導電路よりも薄く形成さIs formed thinner than the second conductive path.
れることで、前記金属細線の頂部が、前記受動素子の最By doing so, the top of the thin metal wire is located at the top of the passive element.
上部よりも下方に位置することを特徴とする半導体装A semiconductor device characterized by being located below the upper part
置。Place 【請求項３】前記導電路は銅、アルミニウム、鉄−ニッ3. The conductive paths are copper, aluminum, iron-nickel.
ケルのいずれかの導電箔で構成されることを特徴とするIt is characterized by being composed of either conductive foil
請求項１または請求項２記載の半導体装置。The semiconductor device according to claim 1 or 2. 【請求項４】前記導電路上面に前記導電路とは異なる金4. A gold different from the conductive path on the upper surface of the conductive path.
属材料より成る導電被膜を設けることを特徴とする請求A conductive coating made of a metal material is provided.
項１または請求項２に記載の半導体装置。The semiconductor device according to claim 1 or 2. 【請求項５】前記導電被膜はニッケル、金あるいは銀で5. The conductive coating is nickel, gold or silver.
構成されることを特徴とする請求項４記載の半導体装The semiconductor device according to claim 4, wherein the semiconductor device is configured.
置。Place 【請求項６】前記導電路の内、少なくとも一つは、その6. At least one of the conductive paths is
一部が配線として形成され、この配線により前記半導体Part of the wiring is formed as a wiring, and this wiring makes the semiconductor
素子と前記受動素子とを含む回路が構成されることを特A circuit including an element and the passive element is configured.
徴とする請求項１または請求項２記載の半導体装置。The semiconductor device according to claim 1, wherein the semiconductor device is a characteristic. 【請求項７】前記導電路の側面は、湾曲に構成されるこ7. The side surface of the conductive path is curved.
とを特徴とする請求項１または請求項２記載の半導体装The semiconductor device according to claim 1 or 2, characterized in that
置。Place 【請求項８】分離溝で電気的に分離された複数の導電路8. A plurality of conductive paths electrically separated by a separation groove.
と、When, 前記複数の導電路の中の第１の導電路と半導体素子の電A first conductive path of the plurality of conductive paths and a semiconductor element charge.
極とを電気的に接続する金属細線と、A thin metal wire that electrically connects the poles, 前記第１の導電路と連続する第２の導電路に電気的に接Electrically connected to a second conductive path continuous with the first conductive path.
続された受動素子と、A continuous passive element, 前記複数の導電路の一部に形成された配線と、Wiring formed in a part of the plurality of conductive paths, 前記半導体素子、前記金属細線、前記受動素子、前記複The semiconductor element, the thin metal wire, the passive element, the composite element.
数の導電路および前記配線を被覆し且つ前記導電路間のA number of conductive paths and the wiring and between the conductive paths
前記分離溝に充填された絶縁性樹脂とを備え、An insulating resin filled in the separation groove, 前記半導体素子、前記金属細線、前記受動素子、前記複The semiconductor element, the thin metal wire, the passive element, the composite element.
数の導電路および前記配線により所望の回路を構成し、A desired circuit with a number of conductive paths and the wiring,
前記金属細線の頂部が、前記受動素子の最上部よりも下The top of the thin metal wire is lower than the top of the passive element.
方に位置することにより薄型のハイブリッド型の回路がBecause it is located towards the side, a thin hybrid type circuit
内蔵されたパッケージと成ることを特徴とする半導体装A semiconductor device characterized by being a built-in package
置。Place 【請求項９】前記半導体素子は、フェイスダウン型であ9. The semiconductor element is a face-down type.
ることを特徴とする請求項８記載の半導体装置。9. The semiconductor device according to claim 8, wherein: 【請求項１０】分離溝で電気的に分離された複数の導電10. A plurality of conductive members electrically separated by a separation groove.
路と、Road, 前記複数の導電路の中の第１の導電路上に固着された半A half fixed on a first conductive path of the plurality of conductive paths
導体素子と、A conductor element, 前記半導体素子の電極と前記複数の導電路の中の第２のA second electrode in the plurality of conductive paths and the electrode of the semiconductor element;
導電路とを電気的に接続する金属細線と、A thin metal wire that electrically connects the conductive path, 前記第２の導電路または前記複数の導電路の中の第３のA third conductive path of the second conductive path or the plurality of conductive paths;
導電路と電気的に接続された受動素子と、A passive element electrically connected to the conductive path, 前記複数の導電路の一部に形成された配線と、Wiring formed in a part of the plurality of conductive paths, 前記半導体素子、前記受動素子、前記導電路および前記The semiconductor element, the passive element, the conductive path, and the
配線を被覆し且つ前記分離溝に充填された絶縁性樹脂とAn insulating resin that covers the wiring and fills the separation groove;
を備え、Equipped with 前記半導体素子、前記受動素子、前記複数の導電路およThe semiconductor element, the passive element, the plurality of conductive paths and
び前記配線により所望の回路を構成し、前記第And a wiring to form a desired circuit, and 11 の導電Conductivity
路が前記第２の導電路よりも薄く形成されることで前記Since the path is formed thinner than the second conductive path,
金属細線の頂部が、前記受動素子の最上部よりも下方にThe top of the metal wire is below the top of the passive element.
位置することにより薄型のハイブリッド型の回路が内蔵Built-in thin hybrid type circuit by positioning
されたパッケージと成る事を特徴とする半導体装置。A semiconductor device having a packaged structure. 【請求項１１】前記半導体素子は、フェイスダウン型で
あることを特徴とする請求項１０記載の半導体装置。 00
01614 11. The semiconductor device is a face-down type.
The semiconductor device according to claim 10, wherein the semiconductor device is present. 00
01614
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4902627B2 (en) * 2008-12-04 2012-03-21 大日本印刷株式会社 Semiconductor device
JP5232823B2 (en) * 2010-03-30 2013-07-10 Ｊｘ日鉱日石金属株式会社 Copper foil for printed wiring board excellent in etching property and laminate using the same
EP2695795B1 (en) * 2011-04-07 2019-06-19 Mitsubishi Electric Corporation Molded module and electric power steering apparatus
JP5775897B2 (en) * 2013-03-25 2015-09-09 株式会社日立システムズ A logic processing device that realizes pipeline processing by connecting a plurality of reconfigurable logic circuits in a circular series.
DE102015214219A1 (en) 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Method for producing a component and a component

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208756A (en) * 1983-05-12 1984-11-27 Sony Corp Manufacture of semiconductor device package
JPH02240940A (en) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd Manufacture of integrated circuit device
JP2781020B2 (en) * 1989-09-06 1998-07-30 モトローラ・インコーポレーテッド Semiconductor device and manufacturing method thereof
JP2921557B2 (en) * 1995-03-17 1999-07-19 国際電気株式会社 Electronic component mounting board and method of manufacturing the same
JP3521758B2 (en) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 Method for manufacturing semiconductor device
JPH11195742A (en) * 1998-01-05 1999-07-21 Matsushita Electron Corp Semiconductor device, manufacture thereof, and led frame therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer

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