JP3506546B2 - Data valid period signal generation circuit in serial data communication - Google Patents
Data valid period signal generation circuit in serial data communicationInfo
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、クロック信号と共
にフレーム単位で送信されるシリアルデータ信号から有
効なデータ信号のみを取り出すために、シリアルデータ
信号を処理してデータ信号が有効である期間を示すデー
タ有効期間信号を生成する回路に関する。
【0002】
【従来の技術】近年、シリアルデータを扱う交換機分野
が急速に発展している。交換機でのシリアルデータ通信
では、1本のデータラインに多数の内容が折り込まれて
通信される。そのため、1本のデータラインからそれぞ
れの内容を確実に抽出する必要がある。
【0003】図4は、本発明が対象とするシリアルデー
タ信号を示す図である。図4に示すように、本発明が対
象とするシリアルデータ信号では、所定の周期間を1フ
レームとし、各フレーム内において、フレームの開始か
ら第1の期間a経過後に有効なデータの送信が開始さ
れ、フレームの開始から第2の期間b経過後に有効なデ
ータの送信が終了する。従って、有効なデータの送信さ
れる期間はa−bである。フレームの最初には、フレー
ムの開始を示すフレームトップ信号が設けられている。
【0004】図4のようなシリアルデータ信号は、上記
のようにフレームトップ信号や有効でない信号が含まれ
ており、そのままではデータ内容を抽出できない。そこ
で、図4のようなシリアルデータ信号から有効なデータ
の期間を示すデータ有効期間信号を生成し、このデータ
有効期間信号に従って有効なデータを抽出している。図
5は、シリアルデータ信号からデータ有効期間信号を生
成してシリアルデータ信号から有効なデータを分離する
従来の回路構成を示す図である。
【0005】図5において、参照番号11、13、5
1、52はD型フリップフロップ(D−FF)、12と
53はANDゲート、50はデータ有効期間信号生成回
路、54はカウンタ、55はデコーダ群、56はORゲ
ートである。クロック信号CKは、シリアルデータ信号
と並行して送信される。D−FF11のデータ入力端子
Dには、入力データ信号が入力され、クロック信号CK
の立ち上がりに同期した同期データ信号になる。この信
号は、ANDゲート12に入力されると共に、データ有
効期間信号生成回路50に入力される。データ有効期間
信号生成回路50では、この同期データ信号とクロック
信号に従って、データが有効である期間を示す信号を生
成する。ANDゲート12は、データが有効である期間
のみ同期データ信号を通過させ、通過した信号はD−F
F13のデータ入力端子に入力される。これにより、D
−FF13の出力は有効なデータ信号のみを示す信号に
なる。
【0006】データ有効期間信号生成回路50では、D
−FF51と52及びANDゲート53により、同期デ
ータ信号の最初のフレームトップ信号に対応する期間の
み一方の論理状態(ここでは「高(H)」)になるパル
スを発生させる。図の回路では、同期データ信号のフレ
ームトップ信号に対して1クロック信号分遅れたパルス
が生成される。このパルスにより、カウンタ54に所定
の値がロードされる。ロードされる値は、図4の第1の
期間aから決定される値である。このようにして値がロ
ードされたカウンタ54はカウントを開始する。カウン
タ54は、デコーダ群55でデコードされ、その出力を
ORゲート56で合成することにより、図4の期間a−
bの間「H」状態になるデータ有効期間信号が生成され
る。デコーダ群55のうち、データ有効期間の最後の1
クロック信号分「H」状態になる出力はD−FF51に
戻されてD−FF51をリセットし、データ有効期間終
了後の1クロック信号分「H」状態になる出力はカウン
タ54に戻されてカウンタ54のカウント値をクリアす
る。これにより、データ有効期間信号生成回路50は、
再びフレームトップ信号を受けてデータ有効期間信号を
生成できる状態になる。
【0007】
【発明が解決しようとする課題】図5の回路では、デコ
ーダ群55の出力がD−FF51のプリセット端子に入
力されている。デコーダ群55のデコーダは、一部を反
転したカウンタ54の出力信号の論理積をとることによ
りデータ有効期間の最後の1クロック信号分「H」状態
になる信号を生成しているが、カウンタ54の出力はカ
ウンタ値が変化する時に立ち上がる場合と立ち下がる場
合で応答性が異なるため、それらが入力されるデコーダ
の出力にはひげ状の雑音が生じやすい。このような雑音
があるとデータ有効期間が終了していないのにD−FF
51が一旦プリセットされることになり、次に入力され
るデータ信号をフレームトップ信号として検出して、新
たなフレームが開始されたように制御してしまうため、
正しいデータ有効期間信号を生成できなくなるという問
題があった。
【0008】このような問題を解決するため、図6に示
すように、図5の回路にデコーダから出力されるデータ
有効期間の最後の1クロック信号分「H」状態になる信
号がデータ入力端子に入力されるD−FFを更に設けた
回路が使用されていた。しかし、このような回路は回路
規模の大きなD−FFを追加するため回路が大きくなる
という問題があった。
【0009】また、図7に示すような、D−FFの替わ
りにJ−Kフリップフロップ59を使用することも行わ
れていたが、J−Kフリップフロップ59のJ入力とK
入力が共に「H」になると出力が反転するため、図5の
回路と同様の問題が生じる。本発明は上記問題点に鑑み
てなされたものであり、誤動作の発生しないデータ有効
期間信号生成回路を簡単な構成で実現することを目的と
する。
【0010】
【課題を解決するための手段】本発明のシリアルデータ
通信におけるデータ有効期間信号を生成する回路は、デ
ータ信号の変化に同期したクロック信号と共に、所定周
期期間を1フレームとしてフレーム単位でデータ信号が
送信され、各フレームにおいて、フレームの最初にフレ
ームの開始を示すフレームトップ信号を有し、フレーム
の最初から第1の所定時間後と第2の所定時間後までの
期間に有効なデータが送信されるシリアルデータ通信に
おけるデータ有効期間信号を生成する回路であって、フ
レームトップ信号を検出して一方の論理状態に変化し、
第2の所定時間終了まで論理状態を維持するフレームト
ップ信号検出回路と、フレームトップ信号検出回路が一
方の論理状態へ変化してから第1の所定時間後に、第2
の時間と第1の時間の差に相当する時間を、クロック信
号を計数することにより計時するカウンタと、カウンタ
の出力をデコードし、第1の所定時間と前記第2の所定
時間の間、所定の論理状態になる有効期間信号を発生す
る有効期間信号発生回路とを備えるシリアルデータ通信
におけるデータ有効期間信号を生成する回路において、
上記目的を達成するため、カウンタの出力をデコード
し、有効期間信号の最後のクロック信号の1周期分の期
間のみを示すデータ有効期間終了パルスを発生するデー
タ有効期間終了パルス発生回路を備え、フレームトップ
信号検出回路は、データ入力端子と、クロック信号が入
力されるクロック信号入力端子とを有し、クロック信号
が入力された時点のデータ入力端子に入力されているデ
ータに対応したデータを出力するD型フリップフロップ
と、フレームトップ信号と、データ有効期間終了パルス
と、D型フリップフロップの出力を合成するゲート回路
とを備え、ゲート回路の出力がD型フリップフロップの
データ入力端子に入力されるように構成されていること
を特徴とする。
【0011】本発明のデータ有効期間信号生成回路で
は、データ有効期間終了パルスをフレームトップ信号検
出回路を構成するD型フリップフロップのプリセット端
子に入力するのではなく、ゲート回路でフレームトップ
信号とD型フリップフロップ自体の出力と合成した上で
D型フリップフロップのデータ入力端子に入力してい
る。これにより、D型フリップフロップにクロック信号
が入力される時点でデータ入力端子に入力される信号が
確定しておれば誤動作は生じなくなる。従って、クロッ
ク信号が変化した後カウンタの出力が変化するが、次に
クロック信号が変化する時点ではカウンタの出力は確定
しており、データ有効期間終了パルスも確定した安定な
信号であるため、誤動作は生じなくなる。
【0012】
【発明の実施の形態】図1は、本発明の第1実施例のデ
ータ分離回路の構成を示す図であり、図2は第1実施例
の回路の動作を示すタイムチャートである。ここでは、
フレームの開始から5クロック信号目から有効データが
始まり、21クロック信号目まで出力されるとして示し
てある。
【0013】図1と図5とを比較して明らかなように、
従来例と異なるのは、同期データ信号がD−FF23の
出力と論理和をとるORゲート21に入力され、ORゲ
ート21の出力はデータ有効期間終了信号を反転した信
号との論理積をとられた後、D−FF23のデータ入力
端子に入力される点である。デコーダ群27の内の有効
期間信号の最後のクロック信号CKの1周期分の期間の
みを示すデータ有効期間終了信号を発生するデコーダ3
2は、一部を反転したカウンタ26の出力信号の論理積
をとるANDゲートである。
【0014】図2のようなデータ信号が入力されると、
D−FF11の出力Aは、1クロック信号分遅れた同期
データ信号になる。同期データ信号はORゲート21に
入力される。同期データ信号のフレームが開始され、
「H」のフレームトップ信号が入力される時点では、D
−FF23の出力は「L」であり、デコーダ32の出力
するデータ有効期間終了信号は「L」であるため、D−
FF23のデータ入力端子には「H」の信号が入力され
る。そして、次のクロック信号CKの立ち上がりでD−
FF23の出力Bは「H」になる。この出力BはORゲ
ート21に戻されるため、たとえ同期データ信号が
「L」に変化してもORゲート21の出力は「H」のま
まであり、D−FF23のデータ入力端子に入力される
信号が変化するのは、データ有効期間終了信号が「H」
に変化する時である。出力Bが「H」に変化するとD−
FF24の出力は「L」であるから、ANDゲート25
の出力Cは「H」に変化するが、次のクロック信号CK
の立ち上がりでD−FF24の出力が「H」に変化する
ため、出力Cは1クロック信号分のパルスになる。出力
Cはカウンタ26のロード端子に入力され、カウンタ2
6では所定の値がロードされる。ここではゼロがロード
されるとした。これにより、カウンタ26はクロック信
号のカウントを開始する。
【0015】デコーダ群27には、17個のANDゲー
ト31、32、33等が設けられている。これらがデコ
ーダとして動作する。各ANDゲートには、それぞれカ
ウント値が2H(16進数)から12Hまでの場合に出
力が「H」になるように一部を反転したカウンタ26の
出力が入力される。これにより、各ANDゲートは、カ
ウント値が2Hから12Hになるまでの間順次「H」状
態になる。従って、ORゲート28で17個のANDゲ
ートの出力の論理和をとればデータ有効期間信号Dが生
成される。
【0016】デコーダ群27のANDゲート32はカウ
ント値が11Hの時に「H」になるデータ有効期間終了
信号を出力するが、この信号はANDゲート22に入力
されるので、次のクロック信号の立ち上がりでD−FF
23の出力Bは「L」に変化する。また、ANDゲート
33はカウント値が12Hの時に「H」になるが、これ
がカウンタ26にイネーブル信号として入力されるた
め、カウンタ26はカウント値が12Hになるとカウン
トを停止する。
【0017】このようにして、図示のような入力データ
からフレームトップ信号を除いた信号F及びデータ出力
が得られる。ANDゲート32は、カウンタ26の出力
の変化でひげ状の雑音を発生させるが、それらは次にク
ロック信号CKが立ち上がる時点では確定しているた
め、D−FF23に誤動作は生じない。
【0018】図3は、本発明の第2実施例のデータ分離
回路の構成を示す図である。第2実施例では、データ有
効期間信号を第1実施例と同様に生成している。異なる
のは、有効データのパリティチェックをフレーム毎に行
う点である。図3のD−FF13とEXORゲート17
でシリアルデータのパリティチェック回路を構成してお
り、回路12で生成したデータ有効期間信号をANDゲ
ート12に入力することにより有効データ期間を設定し
ている。D−FF30はパリティチェックの結果を送出
するタイミングを示す信号を生成している。D−FF1
5,16は回路12とパリティチェック回路の位相ずれ
を補正するための遅延回路である。
【0019】
【発明の効果】以上説明したように、本発明によれば、
少ないゲート数で確実に動作するデータ有効期間信号生
成回路が実現でき、シリアルデータの正確な制御が行え
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention processes a serial data signal to extract only a valid data signal from a serial data signal transmitted in frame units together with a clock signal. And a circuit for generating a data valid period signal indicating a period during which the data signal is valid. [0002] In recent years, the field of exchanges for handling serial data has been rapidly developing. In serial data communication in an exchange, a large number of contents are folded into one data line for communication. Therefore, it is necessary to reliably extract each content from one data line. FIG. 4 is a diagram showing a serial data signal targeted by the present invention. As shown in FIG. 4, in the serial data signal targeted by the present invention, a predetermined period is defined as one frame, and in each frame, transmission of valid data starts after a first period a has elapsed from the start of the frame. Then, transmission of valid data ends after a lapse of the second period b from the start of the frame. Therefore, the period during which valid data is transmitted is ab. At the beginning of the frame, a frame top signal indicating the start of the frame is provided. A serial data signal as shown in FIG. 4 includes a frame top signal and an invalid signal as described above, and the data content cannot be extracted as it is. Therefore, a data valid period signal indicating a valid data period is generated from the serial data signal as shown in FIG. 4, and valid data is extracted according to the data valid period signal. FIG. 5 is a diagram showing a conventional circuit configuration for generating a data valid period signal from a serial data signal and separating valid data from the serial data signal. In FIG. 5, reference numerals 11, 13, 5
1, 52 are D-type flip-flops (D-FF), 12 and 53 are AND gates, 50 is a data valid period signal generation circuit, 54 is a counter, 55 is a decoder group, and 56 is an OR gate. Clock signal CK is transmitted in parallel with the serial data signal. An input data signal is input to a data input terminal D of the D-FF 11, and a clock signal CK is input.
Becomes a synchronous data signal synchronized with the rising edge of. This signal is input to the AND gate 12 and also to the data valid period signal generation circuit 50. The data valid period signal generation circuit 50 generates a signal indicating a period during which data is valid according to the synchronous data signal and the clock signal. The AND gate 12 allows the synchronous data signal to pass only while the data is valid, and passes the DF
It is input to the data input terminal of F13. This gives D
The output of the FF 13 is a signal indicating only a valid data signal. In the data valid period signal generation circuit 50, D
-The FFs 51 and 52 and the AND gate 53 generate a pulse having one logical state (here, "high (H)") only during a period corresponding to the first frame top signal of the synchronous data signal. In the circuit shown in the figure, a pulse which is delayed by one clock signal with respect to the frame top signal of the synchronous data signal is generated. With this pulse, the counter 54 is loaded with a predetermined value. The value to be loaded is a value determined from the first period a in FIG. The counter 54 loaded with the value in this way starts counting. The counter 54 is decoded by a decoder group 55, and its output is combined by an OR gate 56, whereby the period a-
A data valid period signal that is in the “H” state during b is generated. Of the decoder group 55, the last one of the data valid period
The output that goes to the “H” state by the clock signal is returned to the D-FF 51 to reset the D-FF 51, and the output that goes to the “H” state by one clock signal after the end of the data valid period is returned to the counter 54 and the counter Clear the count value of 54. Thereby, the data valid period signal generation circuit 50
The data valid period signal can be generated again upon receiving the frame top signal. [0007] In the circuit of FIG. 5, the output of the decoder group 55 is input to the preset terminal of the D-FF 51. The decoder of the decoder group 55 generates a signal which becomes “H” for the last one clock signal of the data valid period by taking the logical product of the output signal of the counter 54, which is partially inverted. Are different in response when rising and falling when the counter value changes, so that a beard-like noise is likely to occur in the output of the decoder to which they are input. If such noise exists, the D-FF
51 is temporarily preset, the next input data signal is detected as a frame top signal, and control is performed as if a new frame was started.
There is a problem that a correct data valid period signal cannot be generated. In order to solve such a problem, as shown in FIG. 6, a signal which is in the "H" state for the last one clock signal of the data valid period outputted from the decoder is supplied to the circuit of FIG. In this case, a circuit further provided with a D-FF to be input to the DUT is used. However, such a circuit has a problem that the circuit becomes large because a D-FF having a large circuit scale is added. Although a JK flip-flop 59 has been used instead of a D-FF as shown in FIG. 7, the J input of the JK flip-flop 59 and the K
When both inputs become "H", the output is inverted, so that the same problem as in the circuit of FIG. 5 occurs. The present invention has been made in view of the above problems, and has as its object to realize a data valid period signal generation circuit that does not cause a malfunction with a simple configuration. A circuit for generating a data valid period signal in serial data communication according to the present invention includes a clock signal synchronized with a change in a data signal and a predetermined period period as one frame. A data signal is transmitted, in each frame, a frame top signal indicating the start of the frame at the beginning of the frame, and data valid for a period from the beginning of the frame to a first predetermined time and a second predetermined time later. Is a circuit that generates a data valid period signal in serial data communication to be transmitted, detects a frame top signal and changes to one logical state,
A frame top signal detection circuit that maintains a logic state until the end of the second predetermined time; and a second predetermined time after the frame top signal detection circuit changes to one of the logic states, the second
And a counter that counts a time corresponding to the difference between the first time and the first time by counting the clock signal, and decodes the output of the counter to obtain a predetermined time between the first predetermined time and the second predetermined time. A validity period signal generating circuit for generating a validity period signal that becomes a logical state of a circuit for generating a data validity period signal in serial data communication,
In order to achieve the above object, there is provided a data valid period end pulse generating circuit for decoding an output of a counter and generating a data valid period end pulse indicating only a period of one cycle of the last clock signal of the valid period signal, The top signal detection circuit has a data input terminal and a clock signal input terminal to which a clock signal is input, and outputs data corresponding to data input to the data input terminal when the clock signal is input. A gate circuit for synthesizing the D-type flip-flop, a frame top signal, a data valid period end pulse, and an output of the D-type flip-flop; an output of the gate circuit is input to a data input terminal of the D-type flip-flop It is characterized by having such a configuration. In the data valid period signal generating circuit of the present invention, the data valid period end pulse is not inputted to the preset terminal of the D-type flip-flop constituting the frame top signal detecting circuit, but the frame top signal and the D signal are inputted by the gate circuit. After being combined with the output of the type flip-flop itself, it is input to the data input terminal of the D-type flip-flop. Accordingly, if the signal input to the data input terminal is determined at the time when the clock signal is input to the D-type flip-flop, a malfunction does not occur. Therefore, the output of the counter changes after the clock signal changes. However, the output of the counter is fixed at the next time the clock signal changes, and the data valid period end pulse is also a stable signal. Will not occur. FIG. 1 is a diagram showing the configuration of a data separation circuit according to a first embodiment of the present invention, and FIG. 2 is a time chart showing the operation of the circuit of the first embodiment. . here,
It is shown that valid data starts from the fifth clock signal from the start of the frame and is output up to the 21st clock signal. As is apparent from a comparison between FIG. 1 and FIG.
The difference from the conventional example is that the synchronous data signal is input to the OR gate 21 which takes the logical sum with the output of the D-FF 23, and the output of the OR gate 21 is ANDed with the inverted signal of the data valid period end signal. After that, the data is input to the data input terminal of the D-FF 23. A decoder 3 for generating a data valid period end signal indicating only the period of one cycle of the last clock signal CK of the valid period signal in the decoder group 27
An AND gate 2 takes the logical product of the output signal of the counter 26 whose part is inverted. When a data signal as shown in FIG. 2 is input,
The output A of the D-FF 11 becomes a synchronous data signal delayed by one clock signal. The synchronization data signal is input to the OR gate 21. The frame of the synchronization data signal starts,
When the “H” frame top signal is input, D
Since the output of the FF 23 is “L” and the data valid period end signal output from the decoder 32 is “L”, D−
An “H” signal is input to the data input terminal of the FF 23. Then, at the next rising edge of the clock signal CK, D-
The output B of the FF 23 becomes “H”. Since the output B is returned to the OR gate 21, even if the synchronous data signal changes to "L", the output of the OR gate 21 remains "H" and is input to the data input terminal of the D-FF 23. The signal changes because the data valid period end signal is "H".
It is time to change. When output B changes to "H", D-
Since the output of the FF 24 is "L", the AND gate 25
Changes to “H” at the next clock signal CK.
Rises, the output of the D-FF 24 changes to “H”, and the output C becomes a pulse for one clock signal. The output C is input to the load terminal of the counter 26,
At 6, a predetermined value is loaded. Here, it is assumed that zero is loaded. Thus, the counter 26 starts counting the clock signal. The decoder group 27 is provided with 17 AND gates 31, 32, 33 and the like. These operate as decoders. To each AND gate, the output of the counter 26, which is partially inverted so that the output becomes “H” when the count value ranges from 2H (hexadecimal) to 12H, is input. As a result, each AND gate sequentially becomes the "H" state until the count value changes from 2H to 12H. Therefore, when the OR of the outputs of the 17 AND gates is obtained by the OR gate 28, the data valid period signal D is generated. The AND gate 32 of the decoder group 27 outputs a data valid period end signal which becomes "H" when the count value is 11H. Since this signal is inputted to the AND gate 22, the next rising edge of the clock signal is output. D-FF
The output B of 23 changes to "L". The AND gate 33 becomes "H" when the count value is 12H, but this is input to the counter 26 as an enable signal, so that the counter 26 stops counting when the count value becomes 12H. In this manner, a signal F and a data output obtained by removing the frame top signal from the input data as shown are obtained. The AND gate 32 generates a whisker-like noise due to a change in the output of the counter 26. However, since these noises are determined when the clock signal CK rises next time, the D-FF 23 does not malfunction. FIG. 3 is a diagram showing a configuration of a data separation circuit according to a second embodiment of the present invention. In the second embodiment, the data valid period signal is generated as in the first embodiment. The difference is that the parity check of valid data is performed for each frame. D-FF 13 and EXOR gate 17 in FIG.
Constitutes a parity check circuit for serial data, and inputs a data valid period signal generated by the circuit 12 to the AND gate 12 to set a valid data period. The D-FF 30 generates a signal indicating the timing of transmitting the result of the parity check. D-FF1
Reference numerals 5 and 16 denote delay circuits for correcting a phase shift between the circuit 12 and the parity check circuit. As described above, according to the present invention,
A data valid period signal generation circuit that operates reliably with a small number of gates can be realized, and accurate control of serial data can be performed.
【図面の簡単な説明】
【図1】本発明の第1実施例のデータ分離回路の構成を
示す図である。
【図2】第1実施例の回路の動作を示すタイミングチャ
ートである。
【図3】本発明の第2実施例のデータ分離回路の構成を
示す図である。
【図4】本発明が対象とするシリアルデータ信号を示す
図である。
【図5】従来のデータ分離回路の構成を示す図である。
【図6】従来のデータ分離回路の他の構成を示す図であ
る。
【図7】従来のデータ分離回路の他の構成を示す図であ
る。
【符号の説明】
11、13、23、24…D型フリップフロップ
12、22、25…ANDゲート
21、28…ORゲート
26…カウンタ
27…デコーダ群
31、32、33…デコーダ(ANDゲート)BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram showing a configuration of a data separation circuit according to a first embodiment of the present invention. FIG. 2 is a timing chart showing the operation of the circuit of the first embodiment. FIG. 3 is a diagram showing a configuration of a data separation circuit according to a second embodiment of the present invention. FIG. 4 is a diagram showing a serial data signal targeted by the present invention. FIG. 5 is a diagram showing a configuration of a conventional data separation circuit. FIG. 6 is a diagram showing another configuration of a conventional data separation circuit. FIG. 7 is a diagram showing another configuration of a conventional data separation circuit. [Description of References] 11, 13, 23, 24: D-type flip-flops 12, 22, 25: AND gates 21, 28: OR gate 26: Counter 27: Decoder groups 31, 32, 33: Decoder (AND gate)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04L 7/04 H04L 25/40 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H04L 7/04 H04L 25/40
Claims (1)
号と共に、所定周期期間を1フレームとしてフレーム単
位でデータ信号が送信され、各フレームにおいて、当該
フレームの最初にフレームの開始を示すフレームトップ
信号を有し、前記フレームの最初から第1の所定時間後
と第2の所定時間後までの期間に有効なデータが送信さ
れるシリアルデータ通信におけるデータ有効期間信号を
生成する回路であって、 前記フレームトップ信号を検出して一方の論理状態に変
化し、前記第2の所定時間終了まで論理状態を維持する
フレームトップ信号検出回路(21,22,23)と、 該フレームトップ信号検出回路が前記一方の論理状態へ
変化してから前記第1の所定時間後に、前記第2の時間
と前記第1の時間の差に相当する時間を、前記クロック
信号を計数することにより計時するカウンタ(24,2
5,26)と、 該カウンタの出力をデコードし、前記第1の所定時間と
前記第2の所定時間の間、所定の論理状態になる有効期
間信号を発生する有効期間信号発生回路(27,28)
とを備えるシリアルデータ通信におけるデータ有効期間
信号を生成する回路において、 前記カウンタの出力をデコードし、前記有効期間信号の
最後の前記クロック信号の1周期分の期間のみを示すデ
ータ有効期間終了パルスを発生するデータ有効期間終了
パルス発生回路(32)を備え、 前記フレームトップ信号検出回路は、 データ入力端子(D)と、前記クロック信号が入力され
るクロック信号入力端子とを有し、前記クロック信号が
入力された時点の前記データ入力端子(D)に入力され
ているデータに対応したデータを出力するD型フリップ
フロップ(23)と、 前記フレームトップ信号と、前記データ有効期間終了パ
ルスと、前記D型フリップフロップの出力を合成するゲ
ート回路(21,22)とを備え、該ゲート回路の出力
が前記D型フリップフロップの前記データ入力端子
(D)に入力されるように構成されていることを特徴と
するシリアルデータ通信におけるデータ有効期間信号生
成回路。(57) [Claim 1] A data signal is transmitted in frame units with a predetermined cycle period as one frame, together with a clock signal synchronized with a change in the data signal. A frame top signal indicating the start of a frame, and a data valid period signal in serial data communication in which valid data is transmitted during a period from a beginning of the frame after a first predetermined time and after a second predetermined time. A frame top signal detection circuit (21, 22, 23) for detecting the frame top signal, changing to one logic state, and maintaining the logic state until the end of the second predetermined time; After the first predetermined time after the frame top signal detection circuit changes to the one logic state, the difference between the second time and the first time is calculated. An equivalent to time, to count by counting the clock signal counter (24,2
5, 26), and a valid period signal generating circuit (27, 27) for decoding the output of the counter and generating a valid period signal that becomes a predetermined logical state between the first predetermined time and the second predetermined time. 28)
A circuit for generating a data valid period signal in serial data communication, comprising: decoding an output of the counter; and outputting a data valid period end pulse indicating only a period of one cycle of the clock signal at the end of the valid period signal. The frame top signal detection circuit has a data input terminal (D) and a clock signal input terminal to which the clock signal is input; A D-type flip-flop (23) for outputting data corresponding to the data input to the data input terminal (D) at the time when is input, the frame top signal, the data valid period end pulse, And a gate circuit (21, 22) for synthesizing the output of the D-type flip-flop. A data valid period signal generation circuit in serial data communication, wherein the circuit is configured to be inputted to the data input terminal (D) of the D-type flip-flop.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP24770895A JP3506546B2 (en) | 1995-09-26 | 1995-09-26 | Data valid period signal generation circuit in serial data communication |
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Application Number | Priority Date | Filing Date | Title |
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JPH0993236A JPH0993236A (en) | 1997-04-04 |
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-
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- 1995-09-26 JP JP24770895A patent/JP3506546B2/en not_active Expired - Lifetime
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JPH0993236A (en) | 1997-04-04 |
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