JP3505644B2 - Direct digital synthesizer - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、基準クロック周波
数に同期してその基準クロックの有理数倍の周期を有す
る正弦波をデジタル的に合成するダイレクト・デジタル
・シンセサイザ（以下「ＤＤＳ」と略記する。）に関
し、特に、高周波信号を出力可能なＤＤＳに関するもの
である。The present invention relates to a direct digital synthesizer (hereinafter abbreviated as "DDS") which digitally synthesizes a sine wave having a period which is a rational multiple of the reference clock in synchronization with the reference clock frequency. ), Particularly, a DDS capable of outputting a high frequency signal.

【０００２】[0002]

【従来の技術】図１０は例えば１９８６年に開催された
40th Ann.Frequency Control Symposiumの論文集のP.35
5からP.356に掲載されたV.Reinhardt,K.Gould,K.McNob,
and M.Bustamante,"A Short Survey of Frequency Synt
hesizer Techniques"に示された従来のＤＤＳの構成を
示すブロック図である。同図において、１は周波数設定
データ端子、２は基準クロック入力端子、３１はアキュ
ムレータ、３３は波形メモリ、４はデジタル信号出力端
子、５はデジタル・アナログ変換器（Ｄ／Ａ変換器）、
６はアナログ信号出力端子である。2. Description of the Related Art FIG. 10 was held in 1986, for example.
P.35 of 40th Ann.Frequency Control Symposium
5 to P.356, V. Reinhardt, K. Gould, K. McNob,
and M. Bustamante, "A Short Survey of Frequency Synt
FIG. 3 is a block diagram showing a configuration of a conventional DDS shown in “hesizer Techniques”. In FIG. 1, 1 is a frequency setting data terminal, 2 is a reference clock input terminal, 31 is an accumulator, 33 is a waveform memory, and 4 is a digital signal. Output terminals, 5 are digital / analog converters (D / A converters),
Reference numeral 6 is an analog signal output terminal.

【０００３】アキュムレータ３１は、例えば全加算器と
フリップフロツプ回路で構成されており、入力端子２に
入力する基準クロックｆclkに同期して、入力端子１か
ら入力される周波数設定データＫを累積加算する。この
ため、アキュムレータ３１の出力は基準クロックｆclk
の入力数に比例して初期値から直線的に増加するが、値
がアキュムレータ３１の計数限界を超えてオーバーフロ
ーすると、アキュムレータ３１はオーバーフロー桁上が
りビットを切り捨てて、上記累積加算を繰り返す。波形
メモリ３３には正弦波のデジタル波形データが格納され
ており、波形メモリ３３に対して位相情報をアドレスと
して入力すると、それに対応した振幅値がデジタル信号
として出力される。The accumulator 31 is composed of, for example, a full adder and a flip-flop circuit, and cumulatively adds the frequency setting data K input from the input terminal 1 in synchronization with the reference clock fclk input to the input terminal 2. Therefore, the output of the accumulator 31 is the reference clock fclk.
Although it linearly increases from the initial value in proportion to the number of inputs, the accumulator 31 truncates the overflow carry bit and repeats the cumulative addition when the value exceeds the counting limit of the accumulator 31 and overflows. The sine wave digital waveform data is stored in the waveform memory 33. When the phase information is input to the waveform memory 33 as an address, the amplitude value corresponding thereto is output as a digital signal.

【０００４】従って、アキュムレータ３１の出力を位相
情報として波形メモリ３３に入力すると、基準クロック
ｆclkが入力されるたびに、正弦波のデジタル信号をデ
ジタル信号出力端子４を通して得ることができる。Ｄ／
Ａ変換器５は波形メモリ３３のデジタル信号出力をアナ
ログ信号に変換し、アナログ信号出力端子６に向けて出
力する。このアナログ出力信号は所望の正弦波信号を離
散的に近似した波形となっており、精度が不足する分不
要波が含まれる。不要波を抑止し、所望の精度の正弦波
を得るためには、波形メモリ３３の規模を拡大し、デジ
タル信号出力値のビット数を増やすことによって対応す
る。Therefore, if the output of the accumulator 31 is input to the waveform memory 33 as phase information, a sinusoidal digital signal can be obtained through the digital signal output terminal 4 every time the reference clock fclk is input. D /
The A converter 5 converts the digital signal output of the waveform memory 33 into an analog signal and outputs it to the analog signal output terminal 6. This analog output signal has a waveform in which a desired sine wave signal is discretely approximated, and an unnecessary wave is included due to lack of accuracy. In order to suppress unnecessary waves and obtain a sine wave with a desired accuracy, the scale of the waveform memory 33 is expanded and the number of bits of the digital signal output value is increased.

【０００５】なお、これまで上記アキュムレータ３１、
波形メモリ３３、Ｄ／Ａ変換器５をまとめてＤＤＳと呼
ぶことが多かったが、実際に正弦波を合成する上で基本
となる処理はアキュムレータ３１と波形メモリ３３のみ
によってデジタル処理で実現されていること、また、デ
ジタル信号プロセッサ（ＤＳＰ）技術の発展によって高
周波の領域までデジタル処理が可能となり、デジタル信
号が得られるだけでも充分実用となりうること、の２点
を考慮して、以降、アキュムレータ３１、波形メモリ３
３の部分が有する機能を実現するものをＤＤＳと呼ぶこ
ととする。The accumulator 31,
The waveform memory 33 and the D / A converter 5 were often collectively referred to as a DDS, but the basic processing for actually synthesizing a sine wave is realized by digital processing only by the accumulator 31 and the waveform memory 33. In consideration of the following two points, the digital signal processor (DSP) technology enables digital processing up to a high frequency region, and even if only a digital signal is obtained, it can be practically used. , Waveform memory 3
What realizes the function of the part 3 is called DDS.

【０００６】[0006]

【発明が解決しようとする課題】前述した従来のＤＤＳ
によれば、高い周波数信号出力を得るためにはＤＤＳ全
体を高い周波数の基準クロックで動作させる必要があ
る。しかし、従来のＤＤＳにおいては、次のような事情
により、基準クロックの周波数に上限が加えられ、高い
周波数の波形データを出力できないという問題があっ
た。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In order to obtain a high frequency signal output, it is necessary to operate the entire DDS with a high frequency reference clock. However, in the conventional DDS, there is a problem that the upper limit is added to the frequency of the reference clock due to the following circumstances and the waveform data of high frequency cannot be output.

【０００７】従来のＤＤＳが正常に動作するためには、
１基準クロックのうちに、波形メモリ３３により位相情
報を振幅値に変換する必要がある。しかし、波形メモリ
３３には出力振幅値に一定の精度を保証する必要性から
ある一定の規模が必要であり、波形メモリ３３に格納さ
れている正弦波のデジタル波形データを読み出すために
アキュムレータ３１等の動作速度に比較して長い時間を
要する。従って、基準クロックの周波数の上限は波形メ
モリ３３の読み出し処理に要する時間によって定まり、
ＤＤＳで発生可能な信号出力の周波数に制約が加わると
いう問題があった。In order for the conventional DDS to operate normally,
It is necessary to convert the phase information into the amplitude value by the waveform memory 33 within one reference clock. However, the waveform memory 33 needs to have a certain scale because it is necessary to guarantee a certain accuracy in the output amplitude value, and the accumulator 31 and the like for reading the digital waveform data of the sine wave stored in the waveform memory 33. It takes a long time compared to the operating speed of. Therefore, the upper limit of the frequency of the reference clock is determined by the time required for the reading process of the waveform memory 33,
There is a problem that the frequency of the signal output that can be generated by the DDS is restricted.

【０００８】この問題を解決するために、特願平７−１
１７７７９号に記載のＤＤＳのように波形メモリ３３を
演算器に置き換え、位相情報から演算器によって対応す
る正弦波のデジタル信号を演算によって直接求めるＤＤ
Ｓが提案されている。しかし、この手法によって従来の
波形メモリ３３を用いたＤＤＳと同等の精度を有するＤ
ＤＳを実現しようとすると、演算器の規模が巨大化する
ともに演算量も増加するため、必ずしも高速動作は容易
ではない。特願平７−１１７７７９号においても、演算
器の規模の増大と演算量の増加に対処して高速動作を実
現するための具体的な手段は明らかにされてはいない。In order to solve this problem, Japanese Patent Application No. 7-1
DD like the DDS described in No. 17779, the waveform memory 33 is replaced with an arithmetic unit, and the corresponding sine wave digital signal is directly calculated by the arithmetic unit from the phase information.
S is proposed. However, with this method, a D that has the same accuracy as the DDS using the conventional waveform memory 33 is used.
When attempting to realize the DS, the scale of the arithmetic unit becomes huge and the amount of calculation also increases, so high-speed operation is not always easy. Also in Japanese Patent Application No. 7-117779, a specific means for realizing high-speed operation by coping with an increase in the scale of the arithmetic unit and an increase in the amount of calculation is not disclosed.

【０００９】本発明は、前述の問題点を解決するために
なされたもので、従来に比して高い周波数信号をも発生
することができるＤＤＳを提供することを目的とする。The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a DDS capable of generating a higher frequency signal than the conventional one.

【００１０】[0010]

【課題を解決するための手段】このために第１の発明
は、基準クロックｆclkに同期して周波数設定データKを
累積加算するNビットのアキュムレータと、該アキュム
レータの出力を濾波するデジタルフィルタを備えたダイ
レクト・デジタル・シンセサイザにおいて、前記デジタ
ルフィルタの振幅透過特性が１≦ｍ≦２ ^N-1 かつｍ≠Ｋ
を満たす整数ｍに対して、 なる各周波数で極小値をもつよう構成した。第２の発明
は、基準クロックｆ clk に同期して周波数設定データ K を
累積加算する N ビットのアキュムレータと、該アキュム
レータの出力を濾波するデジタルフィルタを備えたダイ
レクト・デジタル・シンセサイザにおいて、前記デジタ
ルフィルタの伝達関数Ｈ (z) が、ある実定数Ａ，θと、
１以下の正の実数ｒと、ある整数Ｌのもとに、 の形で与えられるよう構成した。第３の発明は、基準ク
ロックｆ clk に同期して周波数設定データ K を累積加算す
る N ビットのアキュムレータと、該アキュムレータの出
力を濾波するデジタルフィルタを備えたダイレクト・デ
ジタル・シンセサイザにおいて、前記デジタルフィルタ
の伝達関数Ｈ (z) が、ある実定数Ａとある整数Ｌ，ｍの
もとに、 の形で与えられるよう構成した。第４の発明は、第１乃
至第３の発明のいずれか１つに記載のダイレクト・デジ
タル・シンセサイザにおいて、 前記デジタルフィルタへ
の入力が、前記アキュムレータの出力の内の任意の１ビ
ットであるよう構成した。To this end, the first invention comprises an N-bit accumulator for cumulatively adding the frequency setting data K in synchronization with the reference clock fclk, and a digital filter for filtering the output of the accumulator. Die
In the recto digital synthesizer, the digital
Amplitude transmission characteristic of the filter is 1 ≦ m ≦ 2 ^N−1 and m ≠ K
For an integer m that satisfies It has a minimum value at each frequency . The second invention is that the frequency setting data K is synchronized with the reference clock f clk.
N- bit accumulator for cumulative addition and the accumulator
Die with a digital filter to filter the output of the oscillator
In the recto digital synthesizer, the digital
The transfer function H (z) of the Le filter is a certain real constant A, θ,
Given a positive real number r less than or equal to 1 and a certain integer L, Configured to be given in the form of . The third invention is a standard
Frequency setting data K is cumulatively added in synchronization with lock f clk
And an N-bit accumulator that, out of the accumulator
Direct device with digital filter to filter force
In the digital synthesizer, the digital filter
Of the transfer function H (z) of
Based on Configured to be given in the form of . A fourth aspect of the invention is first 乃
The direct digital device according to any one of the third to third inventions
To the digital filter in the Tal synthesizer
Input is any one of the outputs of the accumulator.
It was constructed to be a Tsu door.

【００１１】[0011]

【発明の実施の形態】［第１の実施形態］ 図１は本発明によるＤＤＳの第１の実施形態を示す図で
ある。図において、符号１は周波数設定データ端子、２
は基準クロック入力端子、３１はアキュムレータ、３２
はデジタルフィルタ、４はデジタル信号出力端子を表し
ており、図１０に示した従来の波形メモリ３３をデジタ
ルフィルタ３２に置き換えた構成となっている。BEST MODE FOR CARRYING OUT THE INVENTION [First Embodiment] FIG. 1 is a diagram showing a first embodiment of a DDS according to the present invention. In the figure, reference numeral 1 is a frequency setting data terminal, 2
Is a reference clock input terminal, 31 is an accumulator, 32
Represents a digital filter, and 4 represents a digital signal output terminal, and has a configuration in which the conventional waveform memory 33 shown in FIG.

【００１２】 アキュムレータ３１の出力データは、基準
クロックｆclkに同期して周波数設定データＫを累積加
算して得られるものであるため、 で示される周波数成分をもっている。しかし、２^ＮがＫ
で割り切れない場合には、時間発展が基準クロックｆcl
kにより量子化されているために、出力データは１／ｆo
utの周期を厳密に持っているわけではない。このため、
一般にＮビットアキュムレータの出力データには大きな
不要波が生じる。 [0012] Since the output data of the accumulator 31 in synchronization with the reference clock fclk in which the frequency setting data K is obtained by accumulating, It has a frequency component indicated by. However, 2 ^N is K
If it is not divisible by, the time evolution is the reference clock fcl.
The output data is 1 / fo because it is quantized by k
It does not have a ut cycle exactly. For this reason,
Generally, a large unnecessary wave is generated in the output data of the N-bit accumulator.

【００１３】 ところが、Ｎビットアキュムレータの出力
データは厳密に２^Ｎ／ｆclkの周期を持っているため、
不要波の周波数成分は次の式(2)で示される周波数にお
いてのみ発生する。ただし、ｍはｍ≠Ｋを満たす１以上
の整数である。 [0013] However, since the output data of the N-bit accumulator is strictly with periodicity of ² N / fclk,
The frequency component of the unwanted wave occurs only at the frequency expressed by the following equation (2). However, m is an integer of 1 or more that satisfies m ≠ K.

【００１４】従って、この式(2)を満たす周波数に出現
する不要波を除去することにより、所望の周波数信号を
取り出すことが可能になる。そこで発明では、デジタル
フィルタ３２によりこの不要波を除去し、所望の周波数
信号を得る。 [0014] Thus, by removing unnecessary waves appearing in a frequency satisfying this equation (2), it is possible to take out the desired frequency signal. Therefore, in the present invention, this unnecessary wave is removed by the digital filter 32 to obtain a desired frequency signal.

【００１５】 図２は、本実施形態において、Ｋ＝７，Ｎ
＝５としたときの特性図で、(a)はアキュムレータ３１
の出力スペクトル、(b)はデジタルフィルタ３２の振幅
透過特性、(c)は本ＤＤＳの出力スペクトルを示したも
のである。(a)のデータを(b)の振幅透過特性を有するデ
ジタルフィルタ３２によって濾波することにより、ＤＤ
Ｓの出力端子４に、前記した式(1)で示される所望の周
波数信号を得ることができる。 FIG . 2 shows that K = 7, N in this embodiment.
= (5) is a characteristic diagram when = 5, accumulator 31
Of FIG. 3, (b) shows the amplitude transmission characteristic of the digital filter 32, and (c) shows the output spectrum of this DDS. By filtering the data of (a) by the digital filter 32 having the amplitude transmission characteristic of (b), DD
At the output terminal 4 of S, the desired frequency signal represented by the above-mentioned formula (1) can be obtained.

【００１６】 ［第２の実施形態］ 本発明では、デジタルフィルタ３２の入力として用いる
データとして、アキュムレータ３１の全ビットのデータ
を必ずしも用いる必要はない。また、ＭＳＢからＬＳＢ
の順も、任意の順番に入れ替えて入力とすることも可能
である。データのＮビットのうちの複数ビットを選び、
その順番を入れ替えてデジタルフィルタ３２の入力とし
て用いることも可能であるし、また、Ｎビットのうちの
１ビットを選んでデジタルフィルタ３２の入力として用
いることも可能である。 [0016] In the second embodiment the present invention, as data used as input to a digital filter 32, it is not always necessary to use all the bits of data of the accumulator 31. Also, MSB to LSB
It is also possible to change the order of and any order and input. Select multiple bits from N bits of data,
It is possible to change the order and use it as the input of the digital filter 32, or it is possible to select one bit out of N bits and use it as the input of the digital filter 32.

【００１７】 本発明によるＤＤＳの第２の実施形態は、
第１の実施形態と同様の構成を有するが、アキュムレー
タ３１の出力データのうち、１ビットをデジタルフィル
タ３２の入力として用いることが異なる。図３の(a)
は、Ｋ＝７，Ｎ＝５としたときのアキュムレータ３１の
ＭＳＢ出力データのスペクトル、(b)は本ＤＤＳの出力
スペクトルの例を示したものである。デジタルフィルタ
３２の特性を第１の実施形態と同じ特性としたため、そ
の振幅透過特性は省略した。本実施形態においても第１
の実施形態と同様の原理によって、ＤＤＳの出力端子か
ら所望の周波数信号を得ることができる。それに加えて
本実施形態においては、デジタルフィルタ３２において
演算に用いる入力ビット数が１であるために、大幅に演
算量が減少し回路規模の大幅な削減を図ることができ
る。 A second embodiment of the DDS according to the invention is
It has the same configuration as that of the first embodiment, but differs in that 1 bit of the output data of the accumulator 31 is used as the input of the digital filter 32. Figure 3 (a)
Shows the spectrum of the MSB output data of the accumulator 31 when K = 7 and N = 5, and (b) shows an example of the output spectrum of this DDS. Since the characteristic of the digital filter 32 is the same as that of the first embodiment, its amplitude transmission characteristic is omitted. Also in the present embodiment, the first
A desired frequency signal can be obtained from the output terminal of the DDS according to the same principle as that of the embodiment. In addition, in the present embodiment, the number of input bits used for calculation in the digital filter 32 is 1, so that the amount of calculation is greatly reduced and the circuit scale can be significantly reduced.

【００１８】 ［第３の実施形態］ 本発明によるＤＤＳの第３の実施形態は第１の実施形態
と同様の形態を有するが、デジタルフィルタ３２の振幅
透過特性が前記した式(2)においてｍが１≦ｍ≦２
^Ｎ−１かつｍ≠Ｋを満たす整数である場合の周波数で極
小値をとることが異なる。一般にクロック周波数ｆclk
で動作するデジタルフィルタの振幅透過特性は、周波数
０からｆclk／２までの特性が、ｆclk／２からｆclkに
折り返され、更にこの０からｆclkまでの特性がｆclk毎
に繰り返されるという性質を持つことが知られている。
この性質を利用すると、式(2)においてｍが１≦ｍ≦２
^Ｎ−１かつｍ≠Ｋを満たす整数である場合の周波数にお
いて不要波を除去すれば、その折り返し周波数に相当す
る、他の周波数領域の不要波成分も除去することができ
る。図４の(a)はデジタルフィルタ３２の振幅透過特
性、(b)は本ＤＤＳの出力スペクトルの例を示したもの
である。アキュムレータ３１の出力スペクトルは図２の
(a)と同じであるので省略する。本実施形態においても
第１の実施形態と同様の原理によって、ＤＤＳの出力端
子から所望の周波数信号を得ることができる。それに加
えて本実施形態では、デジタルフィルタ３２の振幅透過
特性が式(2)で示される周波数において極小値をとるた
め、第１の実施形態にくらべアキュムレータの出力デー
タに存在する不要波を効率よく除去することが可能とな
るという特徴がある。 [ Third Embodiment] The third embodiment of the DDS according to the present invention has the same form as that of the first embodiment, but the amplitude transmission characteristic of the digital filter 32 is m in the above equation (2). Is 1 ≦ m ≦ 2
^The difference is that the frequency takes a minimum value when ^N-1 and an integer that satisfies m ≠ K. Generally clock frequency fclk
The amplitude transmission characteristic of the digital filter that operates in the above is that the characteristics from frequency 0 to fclk / 2 are folded back from fclk / 2 to fclk, and the characteristic from 0 to fclk is repeated every fclk. It has been known.
If this property is used, m in Expression (2) is 1 ≦ m ≦ 2.
If unnecessary waves are removed at a frequency where ^N−1 and an integer that satisfies m ≠ K, unnecessary wave components in other frequency regions corresponding to the aliasing frequency can also be removed. FIG. 4A shows an amplitude transmission characteristic of the digital filter 32, and FIG. 4B shows an example of the output spectrum of the DDS. The output spectrum of the accumulator 31 is shown in FIG.
Since it is the same as (a), it is omitted. Also in the present embodiment, a desired frequency signal can be obtained from the output terminal of the DDS according to the same principle as in the first embodiment. In addition to this, in the present embodiment, the amplitude transmission characteristic of the digital filter 32 has a minimum value at the frequency represented by the equation (2), so that the unnecessary wave existing in the output data of the accumulator is more efficiently compared to the first embodiment. It has the feature that it can be removed.

【００１９】 ［第４の実施形態］ 本発明によるＤＤＳの第４の実施形態は第１の実施形態
と同様の形態を有するが、デジタルフィルタ３２の伝達
関数Ｈ(z)が、ある実定数Ａ，θと、１以下の正の実数
ｒと、整数Ｌのもとに、次の式(3)の形で与えられてい
ることが異なる。 [0019] [Fourth Embodiment] A fourth embodiment of the DDS according to the invention has the same form as the first embodiment, the transfer function H of the digital filter 32 (z), real constants is A , Θ, a positive real number r of 1 or less, and an integer L, which is different from the equation (3) given below.

【００２０】図５は、Ａ＝１／cos（２Ｋπ/２^Ｎ）、θ
＝２Ｋπ/２^Ｎとおいた場合の構成を示す図である。図
５において、デジタルフィルタ３２は、複数の遅延器３
２１、１個の加算器３２２、３個の乗算器３２３から構
成される。 FIG . 5 shows that A = 1 / cos (2Kπ / ^2N ), θ
It is a figure which shows the structure at the time of setting == 2K (pi) / ^2N . In FIG. 5, the digital filter 32 includes a plurality of delay units 3
21, one adder 322, and three multipliers 323.

【００２１】 図６の(a)は、Ｋ＝７，Ｎ＝５としたとき
のデジタルフィルタ３２の振幅透過特性、(b)は本ＤＤ
Ｓの出力スペクトルの例を示したものである。ただし、
ｒをｒ＝１−10^−８と選んでいる。アキュムレータ３１
の出力スペクトルは図２の(a)と同じであるので省略す
る。 FIG . 6A is an amplitude transmission characteristic of the digital filter 32 when K = 7 and N = 5, and FIG .
It is an example of an output spectrum of S. However,
the r are choosing and r = 1-10 ^-8. Accumulator 31
The output spectrum of is the same as that of FIG.

【００２２】 本実施形態においても、第１の実施形態と
同様の原理によって、ＤＤＳの出力端子４から所望の周
波数信号を得ることができる。通常のデジタルフィルタ
では多数の乗算器が必要になるが、一般に乗算器の規模
は加算器よりも大きく、デジタルフィルタ全体の規模も
乗算器の数に依存して大きくなってしまう。本実施形態
では、乗算器の数を３個に抑えることにより、回路の規
模が大きくなることを防ぐことができるという特徴があ
る。また、デジタルフィルタ３２の入力として用いるデ
ータに、アキュムレータ３１の全ビットのデータを必ず
しも用いる必要はない。また、ＭＳＢからＬＳＢの順
も、任意の順番に入れ替えて入力とすることも可能であ
る。 [0022] Also in this embodiment, the same principle as the first embodiment, can be from DDS output terminal 4 to obtain a desired frequency signal. Although a normal digital filter requires a large number of multipliers, the scale of the multiplier is generally larger than that of the adder, and the scale of the entire digital filter also increases depending on the number of multipliers. The present embodiment is characterized in that the circuit scale can be prevented from increasing by limiting the number of multipliers to three. Further, it is not always necessary to use the data of all bits of the accumulator 31 as the data used as the input of the digital filter 32. Also, the order of MSB to LSB can be changed in any order and input.

【００２３】 データのＮビットのうちの複数ビットを選
び、その順番を入れ替えてデジタルフィルタ３２の入力
として用いることも可能であるし、また、Ｎビットのう
ちの１ビットを選んでデジタルフィルタ３２の入力とし
て用いることも可能である。アキュムレータ３１の出力
データのうち、１ビットをデジタルフィルタ３２の入力
として用いた場合には、シフトレジスタのビット数を削
減できると同時に、 ｒ^２＾Ｎ（２＾Ｎは２^Ｎを表す）
を乗ずる乗算器をアンドゲートに置き換えることが可能
となり、回路の規模の削減ができる。 [0023] select the plurality of bits of the N bits of data, to which can also be used as an input of the digital filter 32 by replacing the order, also, the digital filter 32 to select one bit of the N bits It can also be used as input. When 1 bit of the output data of the accumulator 31 is used as the input of the digital filter 32, the number of bits of the shift register can be reduced and at the same time, r ^{2 ^ N} (2 ^ N represents 2 ^N ).
It becomes possible to replace the multiplier that multiplies by with an AND gate, and the circuit scale can be reduced.

【００２４】 ［第５の実施形態］ 本発明によるＤＤＳの第５の実施形態は第１の実施形態
と同様の形態を有するが、デジタルフィルタ３２の伝達
関数Ｈ(z)が、ある実定数Ａとある整数Ｌ、ｍのもと
に、次の式(4)の形で与えられていることが異なる。 [ Fifth Embodiment] A fifth embodiment of the DDS according to the present invention has a form similar to that of the first embodiment, but the transfer function H (z) of the digital filter 32 has a certain real constant A. It is different in that it is given in the form of the following formula (4) under certain integers L and m.

【００２５】図７はＡ＝１、Ｌ＝０、ｍ＝１とおいた場
合の構成を示す図である。図７において、デジタルフィ
ルタ３２は、複数の遅延器３２１、１個の加算器３２
２、複数の乗算器３２３から構成される。図中、Ｗnは
ＫとＮに依存する定数であり、次の式(5)で与えられ
る。 FIG . 7 is a diagram showing the configuration when A = 1, L = 0, and m = 1. In FIG. 7, the digital filter 32 includes a plurality of delay devices 321, and one adder 32.
2. Comprised of a plurality of multipliers 323. In the figure, Wn is a constant that depends on K and N, and is given by the following equation (5).

【００２６】図８の(a)はＫ＝７，Ｎ＝５としたときの
デジタルフィルタ３２の振幅透過特性、(b)は本ＤＤ８
の出力スペクトルの例を示したものである。アキュムレ
ータ３１の出力スペクトルは図２の(a)と同じであるの
で省略する。 8A is an amplitude transmission characteristic of the digital filter 32 when K = 7 and N = 5, and FIG . 8B is the DD8.
3 shows an example of the output spectrum of the. The output spectrum of the accumulator 31 is the same as that shown in FIG.

【００２７】 本実施形態においても第１の実施形態と同
様の原理によって、ＤＤＳの出力端子４から所望の周波
数信号を得ることができる。本実施形態のブロック図に
はフイードバックループが含まれていないため、パイプ
ライン処理技術を適用することにより、高速動作を得る
ことが容易になるという特徴がある。 [0027] By the same principle as the first embodiment in the present embodiment, it is possible from the DDS output terminal 4 to obtain a desired frequency signal. Since the block diagram of the present embodiment does not include feedback loops, it is easy to obtain high-speed operation by applying the pipeline processing technique.

【００２８】 なお、この第５の実施形態においても、デ
ジタルフィルタ３２の入力として用いるデータは、アキ
ュムレータ３１の全ビットのデータを必ずしも用いる必
要はない。また、ＭＳＢからＬＳＢの順も、任意の順番
に入れ替えて入力とすることも可能である。データのＮ
ビットのうちの複数ビットを選び、その順番を入れ替え
てデジタルフィルタ３２の入力として用いることも可能
であるし、また、Ｎビットのうちの１ビットを選んでデ
ジタルフィルタ３２の入力として用いることも可能であ
る。 [0028] Incidentally, this also in the fifth embodiment, the data is used as an input of the digital filter 32 is not necessary to use always all the bits of data of the accumulator 31. Also, the order of MSB to LSB can be changed in any order and input. N of data
It is possible to select a plurality of bits from among the bits and change the order thereof to use as the input of the digital filter 32, or select 1 bit of the N bits to use as the input of the digital filter 32. Is.

【００２９】 ［第６の実施形態］ 本発明によるＤＤＳの第６の実施形態は、第５の実施形
態と同様の構成を有するが、アキュムレータ３１の出力
データのうち、１ビットをデジタルフィルタ３２の入力
として用いることが異なる。図９は本実施形態の構成を
示す図である。図９において、デジタルフィルタ３２
は、複数の遅延器３２１、１個の加算器３２２、複数の
ＡＮＤゲート３２４から構成される。図に示すように本
実施形態においては、図７に示した第５の実施形態の実
施例における乗算器３２３をＡＮＤゲート３２４に置き
かえることで実現でき、また、同時にシフトレジスタの
ビット数を削減できるので、大幅な回路規模の削減が可
能となることが特徴である。 [ Sixth Embodiment] The sixth embodiment of the DDS according to the present invention has the same configuration as that of the fifth embodiment, but one bit of the output data of the accumulator 31 is stored in the digital filter 32. Different to be used as input. FIG. 9 is a diagram showing the configuration of this embodiment. In FIG. 9, the digital filter 32
Is composed of a plurality of delay devices 321, one adder 322, and a plurality of AND gates 324. As shown in the figure, this embodiment can be realized by replacing the multiplier 323 in the example of the fifth embodiment shown in FIG. 7 with the AND gate 324, and at the same time, it is possible to reduce the number of bits of the shift register. Therefore, it is a feature that the circuit scale can be significantly reduced.

【００３０】 本実施形態において、Ｋ＝７，Ｎ＝５とし
た場合には、アキュムレータ３１のＭＳＢ出力データの
スペクトルは図３の(a)と同一であり、また、デジタル
フィルタ３２の振幅透過特性は図８の(a)と同一である
ため、これまでの説明から理解できるようにＤＤＳの出
力端子から所望の周波数信号を得ることができる。それ
に加えて本実施形態においては、第２の実施形態と第５
の実施形態の両方の利点を兼ね備えており、大幅に演算
量が減少し回路規模の大幅な削減が可能になるととも
に、パイプライン処理技術を適用することにより、高速
動作を得ることが容易になるという特徴がある。 In this embodiment, when K = 7 and N = 5, the spectrum of the MSB output data of the accumulator 31 is the same as that shown in FIG. 3A, and the amplitude transmission characteristic of the digital filter 32 is the same. Since it is the same as (a) of FIG. 8, a desired frequency signal can be obtained from the output terminal of the DDS as can be understood from the above description. In addition to this, in the present embodiment, the second embodiment and the fifth embodiment
The present invention has both advantages of the embodiment described above, the amount of calculation can be significantly reduced, and the circuit scale can be significantly reduced, and by applying the pipeline processing technique, it becomes easy to obtain high-speed operation. There is a feature called.

【００３１】[0031]

【発明の効果】以上のように本発明によれば、アキュム
レータの出力をデジタルフィルタで濾波することによっ
て不要波を除去し、所望の周波数信号を得ることができ
る。本発明では波形メモリを用いずにデジタル演算で所
望の周波数信号を得ているため、動作速度がメモリの読
み出し時間の制約を受けることがなく、容易に高い周波
数信号を得ることができる。また、デジタルフィルタの
構成としてＤＤＳに適した構造を選択することによっ
て、回路規模の巨大化を防ぐことができる。As described above, according to the present invention, unnecessary waves can be removed by filtering the output of the accumulator with a digital filter to obtain a desired frequency signal. In the present invention, since a desired frequency signal is obtained by digital calculation without using a waveform memory, the operation speed is not restricted by the read time of the memory, and a high frequency signal can be easily obtained. Also, by selecting a structure suitable for DDS as the configuration of the digital filter, it is possible to prevent the circuit scale from becoming huge.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明のＤＤＳの第１の実施形態のブロック
図である。FIG. 1 is a block diagram of a first embodiment of a DDS of the present invention.

【図２】 (a)は第１の実施形態においてＫ＝７，Ｎ＝
５とした場合のアキュムレータの出力スペクトル、(b)
は同場合のデジタルフィルタの振幅透過特性、(c)は同
場合のＤＤＳの出力スペクトルを示す特性図である。FIG. 2A is K = 7, N = in the first embodiment.
Output spectrum of accumulator when set to 5, (b)
FIG. 3 is a characteristic diagram showing an amplitude transmission characteristic of the digital filter in the same case, and FIG.

【図３】 (a)は本発明のＤＤＳの第２の実施形態にお
いてＫ＝７，Ｎ＝５とした場合のアキュムレータの出力
スペクトル、(b)は同場合のＤＤＳの出力スペクトルを
示す特性図である。FIG. 3 (a) is a characteristic diagram showing an output spectrum of an accumulator when K = 7 and N = 5 in the second embodiment of the DDS of the present invention, and (b) an output spectrum of the DDS in the same case. Is.

【図４】 (a)は本発明のＤＤＳの第３の実施形態にお
いてＫ＝７，Ｎ＝５とした場合のデジタルフィルタの振
幅透過特性、(b)は同場合のＤＤＳの出力スペクトルを
示す特性図である。FIG. 4A shows an amplitude transmission characteristic of a digital filter when K = 7 and N = 5 in the third embodiment of the DDS of the present invention, and FIG. 4B shows an output spectrum of the DDS in the same case. It is a characteristic diagram.

【図５】 本発明のＤＤＳの第４の実施形態のブロック
図である。FIG. 5 is a block diagram of a fourth embodiment of the DDS of the present invention.

【図６】 (a)は本発明のＤＤＳの第４の実施形態にお
いてＫ＝７，Ｎ＝５とした場合のデジタルフィルタの振
幅透過特性、(b)は同場合のＤＤＳの出力スペクトルを
示す特性図である。FIG. 6A shows an amplitude transmission characteristic of a digital filter when K = 7 and N = 5 in the fourth embodiment of the DDS of the present invention, and FIG. 6B shows an output spectrum of the DDS in the same case. It is a characteristic diagram.

【図７】 本発明のＤＤＳの第５の実施形態のブロック
図である。FIG. 7 is a block diagram of a fifth embodiment of the DDS of the present invention.

【図８】 (a)は本発明のＤＤＳの第５の実施形態にお
いてＫ＝７，Ｎ＝５とした場合のデジタルフィルタの振
幅透過特性、(b)は同場合のＤＤＳの出力スペクトルを
示す特性図である。FIG. 8A shows the amplitude transmission characteristic of the digital filter when K = 7 and N = 5 in the fifth embodiment of the DDS of the present invention, and FIG. 8B shows the output spectrum of the DDS in the same case. It is a characteristic diagram.

【図９】 本発明のＤＤＳの第６の実施形態のブロック
図である。FIG. 9 is a block diagram of a sixth embodiment of the DDS of the present invention.

【図１０】 従来のＤＤＳのブロック図である。FIG. 10 is a block diagram of a conventional DDS.

【符号の説明】[Explanation of symbols]

ｌ：周波数設定データ入力端子 ２：基準クロック入力端子 ３：ＤＤＳ、３１：アキュムレータ、３２：デジタルフ
ィルタ、３２１：遅延器、３２２：加算器、３２３：乗
算器、３２４：ＡＮＤゲート、３３：波形メモリ ４：デジタル信号出力端子 ５：Ｄ／Ａ変換器 ６：アナログ信号出力端子l: frequency setting data input terminal 2: reference clock input terminal 3: DDS, 31: accumulator, 32: digital filter, 321: delay device, 322: adder, 323: multiplier, 324: AND gate, 33: waveform memory 4: Digital signal output terminal 5: D / A converter 6: Analog signal output terminal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村口 正弘 東京都千代田区大手町二丁目３番１号 日本電信電話株式会社内 (56)参考文献 特開 昭57−11503（ＪＰ，Ａ) 特開 昭52−13757（ＪＰ，Ａ) 実開 平２−36214（ＪＰ，Ｕ) 実開 平１−169808（ＪＰ，Ｕ) 米国特許4425665（ＵＳ，Ａ) ***国特許出願公開10000828（ＤＥ, Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03B 28/00 H03H 17/06 633 H03H 17/06 655 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Masahiro Muraguchi Inventor Masahiro Muraguchi 2-3-1, Otemachi, Chiyoda-ku, Tokyo Inside Nippon Telegraph and Telephone Corporation (56) Reference JP-A-57-11503 (JP, A) JP Showa 52-13757 (JP, A) Actually open 2-36214 (JP, U) Actually open 1-169808 (JP, U) US Patent 4425665 (US, A) West German patent application publication 10000828 (DE, A1) (58) Fields investigated (Int.Cl. ⁷ , DB name) H03B 28/00 H03H 17/06 633 H03H 17/06 655

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】基準クロックｆclkに同期して周波数設定
データKを累積加算するNビットのアキュムレータと、該
アキュムレータの出力を濾波するデジタルフィルタを備
えたダイレクト・デジタル・シンセサイザにおいて、 前記デジタルフィルタの振幅透過特性が１≦ｍ≦２ ^N-1
かつｍ≠Ｋを満たす整数ｍに対して、 なる各周波数で極小値をもつことを特徴とするダイレク
ト・デジタル・シンセサイザ。1. A direct digital synthesizer comprising an N-bit accumulator for cumulatively adding frequency setting data K in synchronization with a reference clock fclk, and a digital filter for filtering the output of the accumulator. Transmission characteristics 1 ≤ m ≤ 2 ^N-1
And for an integer m that satisfies m ≠ K, Direct digital synthesizer characterized by having a minimum value at each frequency . 【請求項２】基準クロックｆ clk に同期して周波数設定
データ K を累積加算する N ビットのアキュムレータと、該
アキュムレータの出力を濾波するデジタルフィルタを備
えたダイレクト・デジタル・シンセサイザにおいて、 前記デジタルフィルタの伝達関数Ｈ (z) が、ある実定数
Ａ，θと、１以下の正の実数ｒと、ある整数Ｌのもと
に、 の形で与えられることを特徴とするダイレクト・デジタ
ル・シンセサイザ。2. A frequency setting is synchronized with a reference clock f clk.
An N- bit accumulator for cumulatively adding data K , and
Equipped with a digital filter that filters the output of the accumulator
In the direct digital synthesizer, the transfer function H (z) of the digital filter is a real constant.
Based on A, θ, a positive real number r of 1 or less, and an integer L
To Direct digital synthesizer characterized by being given in the form of . 【請求項３】基準クロックｆ clk に同期して周波数設定
データ K を累積加算する N ビットのアキュムレータと、該
アキュムレータの出力を濾波するデジタルフィルタを備
えたダイレクト・デジタル・シンセサイザにおいて、 前記デジタルフィルタの伝達関数Ｈ (z) が、ある実定数
Ａとある整数Ｌ，ｍのもとに、 の形で与えられることを特徴とするダイレクト・デジタ
ル・シンセサイザ。3. Frequency setting in synchronization with a reference clock f clk
An N- bit accumulator for cumulatively adding data K , and
Equipped with a digital filter that filters the output of the accumulator
In the direct digital synthesizer, the transfer function H (z) of the digital filter is a real constant.
Under A and some integer L, m, Direct digital synthesizer characterized by being given in the form of . 【請求項４】請求項１乃至３のいずれか１つに記載のダ
イレクト・デジタル・シンセサイザにおいて、 前記デジタルフィルタへの入力が、前記アキュムレータ
の出力の内の任意の１ビットである ことを特徴とするダ
イレクト・デジタル・シンセサイザ。4. Da according to any one of claims 1 to 3
In the elect digital synthesizer, the input to the digital filter is the accumulator.
A direct digital synthesizer characterized in that it is any one bit of the output of .