JP3504847B2 - DBS tuner for satellite broadcasting reception - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は複数の変調信号を受
信する衛星放送受信用ＤＢＳチューナに関する。また、
その衛星放送で用いられているデジタルＱＰＳＫ変調信
号を処理するＩ／ＱコンバータＩＣ（Integrated Circu
it）を搭載した衛星放送受信用ＤＢＳチューナに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a satellite broadcast receiving DBS tuner for receiving a plurality of modulated signals. Also,
An I / Q converter IC (Integrated Circu) that processes the digital QPSK modulation signal used in the satellite broadcasting.
It relates to a DBS tuner for receiving satellite broadcasts equipped with it).

【０００２】[0002]

【従来の技術】衛星放送では例えばアナログＦＭ変調信
号とデジタルＱＰＳＫ変調信号の放送が並存し、従来で
は、アナログＦＭ変調信号で放送される衛星放送はアナ
ログの受信機で、デジタルＱＰＳＫ変調信号で放送され
るデジタルの受信機で受信を行っていた。そのため、２
個の受信機が必要になり、合計２個のセットトップボッ
クス又は２個の受信機を内蔵したＴＶが必要となってい
た。2. Description of the Related Art In satellite broadcasting, for example, analog FM modulated signals and digital QPSK modulated signals coexist. Conventionally, satellite broadcasting broadcast by analog FM modulated signals is an analog receiver and is broadcast by digital QPSK modulated signals. I was receiving with a digital receiver. Therefore, 2
This requires two receivers, and thus a total of two set top boxes or a TV with two receivers built in.

【０００３】[0003]

【発明が解決しようとする課題】低廉化のためには受信
機の小型化と回路の共用による部品点数の削減が必要で
ある。ここで、アンテナ等で受信した高周波信号から選
局を行い中間周波数を出力する受信機における高周波信
号処理回路はアナログ、デジタルの共通の機能を有し、
共通化できる。具体的には図５に示すように、高周波信
号処理回路５０は高周波増幅回路１２ａ、１２ｂ、フィ
ルタ１５、ミキサ１６、局部発信回路１７、ＰＬＬ（Ph
ase Lock Loop）シンセサイザ１８、中間周波数のバン
ドパスフィルタ２２Ａ、２２Ｂ、中間周波数増幅回路２
３を備え、これらの回路をアナログ、デジタルで共通化
して使用できる。To reduce the cost, it is necessary to downsize the receiver and reduce the number of parts by sharing the circuit. Here, the high frequency signal processing circuit in the receiver that selects a high frequency signal received by an antenna or the like and outputs an intermediate frequency has a common function of analog and digital,
Can be shared. Specifically, as shown in FIG. 5, the high frequency signal processing circuit 50 includes high frequency amplifier circuits 12a and 12b, a filter 15, a mixer 16, a local oscillator circuit 17, a PLL (Ph).
ase Lock Loop) synthesizer 18, intermediate frequency band pass filters 22A, 22B, intermediate frequency amplifier circuit 2
3 is provided, and these circuits can be commonly used in analog and digital.

【０００４】そして、高周波信号処理回路５０の後段に
は、アナログのＦＭ復調用のＦＭ復調ＩＣ５１及びＱＰ
ＳＫ復調用のＩ／ＱコンバータＩＣ５３が設けられる。
ＦＭ復調ＩＣは第１の信号処理回路であり、Ｉ／Ｑコン
バータＩＣ５２は第２の信号処理回路である。さらに、
ＦＭ復調ＩＣ５１又はＩ／ＱコンバータＩＣ５３への入
力信号レベルを最適値にするためには、ＡＧＣ検波回路
２４、２７と、ＡＧＣ検波回路２４、２７からのＲＦＡ
ＧＣ制御電流によって高周波信号の減衰量を制御するた
めのアッテネータ１４を高周波信号処理回路５０の内部
に備える必要がある。これにより、アッテネータ１４は
高周波信号の減衰量を制御し、チューナとしての相互変
調妨害抑圧特性及び雑音指数の望ましい性能を確保す
る。In the subsequent stage of the high frequency signal processing circuit 50, an analog FM FM demodulation IC 51 and a QP are provided.
An I / Q converter IC 53 for SK demodulation is provided.
The FM demodulation IC is a first signal processing circuit, and the I / Q converter IC 52 is a second signal processing circuit. further,
In order to set the input signal level to the FM demodulation IC 51 or the I / Q converter IC 53 to the optimum value, the AGC detection circuits 24 and 27 and the RFA from the AGC detection circuits 24 and 27 are used.
It is necessary to provide the attenuator 14 for controlling the attenuation amount of the high frequency signal by the GC control current inside the high frequency signal processing circuit 50. As a result, the attenuator 14 controls the amount of attenuation of the high frequency signal, and secures the desired performance of the intermodulation interference suppression characteristic and the noise figure as a tuner.

【０００５】図５に示すように従来では、ＦＭ復調ＩＣ
５１の内部にＡＧＣ検波回路２７を内蔵したものが一般
的で電流をＦＭ復調ＩＣ５１の外部に電流を流し出すも
のが一般的である。しかし、Ｉ／ＱコンバータＩＣ５３
にはＩ／ＱコンバータＩＣ５３より出力されるＩ信号及
びＱ信号を受けてＱＰＳＫ復調するＱＰＳＫ復調部から
のＲＦＡＧＣ制御電流で制御を行うために、Ｉ／Ｑコン
バータＩＣ５３にＡＧＣ検波回路を内蔵化しているもの
はなかった。したがって、上記従来の受信機では、高周
波信号処理回路５０の後段には独立したＡＧＣ検波回路
２４と、ＦＭ復調ＩＣ５１と、Ｉ／ＱコンバータＩＣ５
３の３部品が必要であった。したがって、上記従来の受
信機では部品点数が多く、消費電力も高くなっていた。As shown in FIG. 5, a conventional FM demodulation IC has been used.
In general, 51 has a built-in AGC detection circuit 27 and generally supplies current to the outside of the FM demodulation IC 51. However, the I / Q converter IC53
In order to perform control by the RFAGC control current from the QPSK demodulation unit that receives the I signal and the Q signal output from the I / Q converter IC53 and performs QPSK demodulation, the I / Q converter IC53 incorporates an AGC detection circuit. There was nothing. Therefore, in the conventional receiver described above, an independent AGC detection circuit 24, FM demodulation IC 51, and I / Q converter IC 5 are provided in the subsequent stage of the high-frequency signal processing circuit 50.
3 parts of 3 were needed. Therefore, the conventional receiver described above has a large number of parts and consumes high power.

【０００６】本発明は上記課題を解決するもので、複数
の変調信号を受信する受信機において、部品点数の削減
及び消費電流の低減を図った受信機を提供することを目
的とする。An object of the present invention is to solve the above problems and an object of the present invention is to provide a receiver for receiving a plurality of modulated signals, in which the number of parts and the consumption current are reduced.

【０００７】[0007]

【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の変調信号及び第２の変調信号を
受信する衛星放送受信用ＤＢＳチューナにおいて、前記
第１及び第２の変調信号より中間周波数を生成する高周
波信号処理回路と、第１の変調信号を処理する第１の信
号処理回路と、第２の変調信号を処理する第２の信号処
理回路と、前記第１又は第２の信号処理回路のいずれか
一方をオンし、他方をオフする制御手段とを備えるよう
にしている。In order to achieve the above object, according to the present invention, in a satellite broadcast receiving DBS tuner for receiving a first modulated signal and a second modulated signal, the first and second DBS tuners are provided. A high-frequency signal processing circuit for generating an intermediate frequency from a modulation signal, a first signal processing circuit for processing a first modulation signal, a second signal processing circuit for processing a second modulation signal, and the first or A control means for turning on one of the second signal processing circuits and turning off the other is provided.

【０００８】このような構成によると、衛星放送受信用
ＤＢＳチューナはアンテナ等で受信した高周波信号を高
周波処理回路で選局を行い、中間周波数に変換する。高
周波信号とは、例えばデジタルＱＰＳＫ変調信号とアナ
ログＦＭ変調信号であり、信号に応じて中間周波数を復
調等をする第１及び第２の信号処理回路に送る。マイク
ロコンピュータ等の制御手段では受信した信号に応じて
一方をオンし、他方をオフする。このように、衛星放送
受信用ＤＢＳチューナは信号処理する側の信号処理回路
をオンし、他方をオフするので、衛星放送受信用ＤＢＳ
チューナとしては消費電力の低減となる。With such a configuration, the satellite broadcast receiving DBS tuner selects a high frequency signal received by an antenna or the like by a high frequency processing circuit and converts it into an intermediate frequency. The high frequency signal is, for example, a digital QPSK modulation signal and an analog FM modulation signal, and is sent to the first and second signal processing circuits that demodulate the intermediate frequency according to the signal. A control means such as a microcomputer turns on one and turns off the other in accordance with the received signal. In this manner, the satellite broadcast receiving DBS tuner turns on the signal processing circuit on the signal processing side and turns off the other signal processing circuit.
As a tuner, power consumption is reduced.

【０００９】また、本発明では、上記構成において、さ
らに、前記第１の変調信号はアナログＦＭ変調信号であ
り、前記第２の変調信号はデジタルＱＰＳＫ変調信号で
あり、前記第１の信号処理回路は第１のＡＧＣ検波回路
が内蔵されたＦＭ復調ＩＣであり、前記第２の信号処理
回路は第２のＡＧＣ検波回路が内蔵されたＩ／Ｑコンバ
ータＩＣであり、前記高周波処理回路は前記第１及び第
２の検波回路からのＲＦＡＧＣ制御電流によって前記第
１及び第２の変調信号の減衰量を制御するアッテネータ
を有するようにしている。According to the present invention, in the above structure, the first modulated signal is an analog FM modulated signal, the second modulated signal is a digital QPSK modulated signal, and the first signal processing circuit is used. Is an FM demodulation IC containing a first AGC detection circuit, the second signal processing circuit is an I / Q converter IC containing a second AGC detection circuit, and the high frequency processing circuit is An attenuator for controlling the attenuation amount of the first and second modulation signals by the RFAGC control currents from the first and second detection circuits is provided.

【００１０】このような構成によると、衛星放送のよう
にデジタルＱＰＳＫ変調信号と、アナログＦＭ変調信号
の放送が並存して行われている場合に、ＦＭ復調ＩＣと
Ｉ／ＱコンバータＩＣのそれぞれにはＡＧＣ検波回路が
内蔵されているので、独立したＡＧＣ検波回路を設けな
くても高周波信号の減衰量の制御を行うことができる。
そのため、衛星放送受信用ＤＢＳチューナを構成する部
品点数が少なく簡単な回路となる。According to such a configuration, when the digital QPSK modulated signal and the analog FM modulated signal are coexisting like satellite broadcasting, the FM demodulation IC and the I / Q converter IC are respectively provided. Since the AGC detection circuit is built in, it is possible to control the attenuation amount of the high frequency signal without providing an independent AGC detection circuit.
Therefore, the number of parts constituting the DBS tuner for satellite broadcast reception is small and the circuit is simple.

【００１１】また、本発明では、上記構成において、さ
らに、前記第１及び第２のＡＧＣ検波回路は電流を流し
出すことによって前記ＲＦＡＧＣ制御電流を出力し、ノ
ードを介して前記ＲＦＡＧＣ制御電流を合流して前記ア
ッテネータに供給し、前記ノードと前記第１のＡＧＣ検
波回路の間にアノードが前記第１の検波回路にカソード
が前記ノードに向くように第１のダイオードが挿入さ
れ、前記ノードと前記第２のＡＧＣ検波回路の間にアノ
ードが前記第２の検波回路にカソードが前記ノードに向
くように第２のダイオードが挿入されている。Further, in the present invention, in the above structure, the first and second AGC detection circuits output the RFAGC control current by letting out a current, and join the RFAGC control current through a node. The first diode is inserted between the node and the first AGC detection circuit so that the anode faces the node and the cathode faces the node, and the node and the first AGC detection circuit. A second diode is inserted between the second AGC detection circuit so that the anode faces the second detection circuit and the cathode faces the node.

【００１２】このような構成によると、各信号処理回路
に内蔵されているＡＧＣ検波回路はＲＦＡＧＣ制御電流
を流し出すタイプであり、各信号処理回路のＡＧＣ検波
回路の出力側では処理回路を保護するためのダイオード
がアノードを信号処理回路にカソードをノードに向くよ
うに挿入されている。したがって、一方の信号処理回路
がオンしているときにはＡＧＣ検波回路からのＲＦＡＧ
Ｃ制御電流による電流がダイオードを介してアッテネー
タに送られ、高周波信号の減衰量の制御が行われる。こ
のとき、他方のオフしている信号処理回路にはダイオー
ドによってＡＧＣ検波回路に電流が流入するのが阻止さ
れ、信号処理回路が保護される。According to such a configuration, the AGC detection circuit built in each signal processing circuit is of a type that sends out the RF AGC control current, and the processing circuit is protected at the output side of the AGC detection circuit of each signal processing circuit. A diode is inserted so that the anode faces the signal processing circuit and the cathode faces the node. Therefore, when one of the signal processing circuits is on, the RFAG from the AGC detection circuit is
The current due to the C control current is sent to the attenuator via the diode, and the attenuation amount of the high frequency signal is controlled. At this time, a current is prevented from flowing into the AGC detection circuit by the diode in the other off signal processing circuit, and the signal processing circuit is protected.

【００１３】また、本発明では、上記構成において、さ
らに、前記高周波処理回路は、前記中間周波信号の生成
用に第１の帯域幅をもつ第１のフィルタと、第２の帯域
幅をもつ第２のフィルタと、第１及び第２のフィルタを
切り替えて用いるスイッチング回路とを備えるようにし
ている。Further, in the present invention, in the above structure, the high frequency processing circuit further includes a first filter having a first bandwidth for generating the intermediate frequency signal and a second filter having a second bandwidth. The second filter and the switching circuit that switches and uses the first and second filters are provided.

【００１４】このような構成によると、例えば衛星内に
複数のトランスポンダを備え、放送するチャネルによっ
て経由するトランスポンダの伝送帯域幅が異なっている
場合には、衛星放送受信用ＤＢＳチューナにおける高周
波選局回路では、例えばマイクロコンピュータの制御に
よりスイッチング回路で適する帯域のフィルタに切り替
える。With such a configuration, for example, when a plurality of transponders are provided in the satellite and the transmission bandwidth of the transponders passing through differs depending on the broadcasting channel, the high frequency tuning circuit in the DBS tuner for satellite broadcasting reception. Then, for example, a filter of a suitable band is switched by a switching circuit under the control of a microcomputer.

【００１５】また、本発明では、上記構成において、さ
らに、前記高周波信号処理回路は、２個の入力端子と、
前記入力端子のそれぞれに接続された第１及び第２の入
力増幅回路と、前記第１及び第２の入力増幅回路のいず
れか一方の信号を切り替えて増幅するスイッチング回路
とを備えている。According to the present invention, in the above structure, the high-frequency signal processing circuit further includes two input terminals,
It is provided with first and second input amplifier circuits connected to each of the input terminals, and a switching circuit for switching and amplifying one of the signals of the first and second input amplifier circuits.

【００１６】このような構成によると、受信した信号が
互いの干渉を防ぐために２系統に分離されて衛星放送受
信用ＤＢＳチューナに入力される。そして、衛星放送受
信用ＤＢＳチューナはスイッチング回路で受信信号を選
択して高周波信号処理を行う。According to such a configuration, the received signals are separated into two systems to prevent mutual interference and are input to the satellite broadcast reception DBS tuner. Then, the satellite broadcast receiving DBS tuner selects a received signal by the switching circuit and performs high frequency signal processing.

【００１７】[0017]

【００１８】[0018]

【００１９】[0019]

【発明の実施の形態】以下、本発明の一実施形態につい
て説明する。図１は本実施形態の衛星放送受信用ＤＢＳ
チューナのブロック図であり、図５と同一部分について
は同一符号を付してある。本実施形態の衛星放送受信用
ＤＢＳチューナは、衛星放送等で利用されるデジタルＱ
ＰＳＫ変調信号及びアナログＦＭ変調信号の両者を受信
することが可能である。衛星放送受信用ＤＢＳチューナ
は高周波信号処理回路５０と、ＦＭ復調ＩＣ５１と、Ｉ
／ＱコンバータＩＣ５２と、高周波信号処理回路５０よ
り出力される中間周波数をＦＭ復調回路ＩＣ５１及びＩ
／ＱコンバータＩＣ５２に分配供給する電力分配器２５
とから成っている。ＦＭ復調ＩＣ５１は第１の信号処理
回路であり、Ｉ／ＱコンバータＩＣ５２は第２の信号処
理回路である。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below. FIG. 1 shows a satellite broadcast receiving DBS of this embodiment.
6 is a block diagram of the tuner, and the same parts as those in FIG. 5 are denoted by the same reference numerals. The DBS tuner for satellite broadcast reception of the present embodiment is a digital Q that is used in satellite broadcasts and the like.
It is possible to receive both PSK modulated signals and analog FM modulated signals. The DBS tuner for satellite broadcast reception includes a high frequency signal processing circuit 50, an FM demodulation IC 51, an I
The intermediate frequency output from the / Q converter IC 52 and the high frequency signal processing circuit 50 is converted to the FM demodulation circuit ICs 51 and I.
Power distributor 25 for distributed supply to the Q / Q converter IC 52
And consists of. The FM demodulation IC 51 is a first signal processing circuit, and the I / Q converter IC 52 is a second signal processing circuit.

【００２０】アンテナ（図示せず）等で受信された高周
波信号はＢＳ（Broadcasting Satellite）コンバータ
（又はＬＮＢ（Low Noise Block down Converter））
（図示せず）で水平偏波成分と、垂直偏波成分の２系統
に分割されてそれぞれ高周波入力端子１０ａ、１０ｂよ
り高周波信号処理回路５０に入力される。そして、端子
１０ａより入力された高周波信号はコンデンサ９ａ及び
ハイパスフィルタ１１ａで低周波成分が除去される。ま
た、端子１０ｂより入力された高周波信号はコンデンサ
９ｂ及びハイパスフィルタ１１ｂで低周波成分が除去さ
れる。そして、高周波増幅回路１２ａ、１２ｂはスイッ
チング回路１３によって制御されて、ハイパスフィルタ
１１ａ、１１ｂからの信号のいずれか一方を切り替えて
増幅し、次段のアッテネータ１４に送る。A high frequency signal received by an antenna (not shown) or the like is a BS (Broadcasting Satellite) converter (or LNB (Low Noise Block down Converter)).
It is divided into two systems of a horizontal polarization component and a vertical polarization component (not shown) and input to the high frequency signal processing circuit 50 from the high frequency input terminals 10a and 10b, respectively. Then, the high-frequency signal input from the terminal 10a has its low-frequency component removed by the capacitor 9a and the high-pass filter 11a. Further, the high frequency signal input from the terminal 10b has a low frequency component removed by the capacitor 9b and the high pass filter 11b. The high-frequency amplifier circuits 12a and 12b are controlled by the switching circuit 13 to switch and amplify one of the signals from the high-pass filters 11a and 11b and send the amplified signal to the attenuator 14 at the next stage.

【００２１】アッテネータ１４はＲＦＡＧＣ制御電流に
よって高周波信号の減衰量を制御する。ＲＦＡＧＣ制御
電流はＦＭ復調ＩＣ５１とＩ／ＱコンバータＩＣ５２か
ら高周波信号処理回路５０に入力され、高周波信号処理
回路５０の内部のノード１２０で合流されてアッテネー
タ１４に伝えられる。そして、次段のフィルタ１５でＰ
ＬＬシンセサイザ１８による制御で同調がとられる。フ
ィルタ１５はトラッキングフィルタ又はイメージフィル
タが用いられる。The attenuator 14 controls the amount of attenuation of the high frequency signal by the RFAGC control current. The RF AGC control current is input from the FM demodulation IC 51 and the I / Q converter IC 52 to the high frequency signal processing circuit 50, merged at the node 120 inside the high frequency signal processing circuit 50, and transmitted to the attenuator 14. Then, in the filter 15 of the next stage, P
Tuning is performed under the control of the LL synthesizer 18. A tracking filter or an image filter is used as the filter 15.

【００２２】そして、フィルタ１５を通過した信号は、
ミキサ１６で第１の局部発振回路１７より発振される信
号で混合されることにより周波数変換（例えば４７９．
５ＭＨｚ）され、ローパスフィルタ１９を通る。なお、
局部発振回路１７の発振周波数はＰＬＬシンセサイザ１
８によって制御される。The signal passed through the filter 15 is
The mixer 16 mixes with the signal oscillated from the first local oscillation circuit 17 to perform frequency conversion (for example, 479.
5 MHz) and passes through the low pass filter 19. In addition,
The oscillation frequency of the local oscillation circuit 17 is the PLL synthesizer 1.
Controlled by 8.

【００２３】ローパスフィルタ１９の通過後に信号は増
幅回路２０で増幅され、スイッチング回路２１で信号は
中間周波帯域フィルタ２２Ａ、２２Ｂのいずれか一方に
供給先が決められる。中間周波帯域フィルタ２２Ａ、２
２Ｂによって通過帯域が異なっており、フィルタ２２
Ａ、２２Ｂから成るフィルタ回路２２を通過した信号は
中間周波増幅回路２３で増幅されて高周波信号処理回路
５０より中間周波数を出力する。After passing through the low-pass filter 19, the signal is amplified by the amplifier circuit 20, and the switching circuit 21 determines the supply destination of the signal to one of the intermediate frequency band filters 22A and 22B. Intermediate frequency band filters 22A, 2
2B has a different pass band, and the filter 22
The signal that has passed through the filter circuit 22 composed of A and 22B is amplified by the intermediate frequency amplifier circuit 23, and the intermediate frequency is output from the high frequency signal processing circuit 50.

【００２４】例えば、衛星内に複数のトランスポンダを
備え、放送するチャネルによって経由するトランスポン
ダの伝送帯域幅が異なっている場合には、マイクロコン
ピュータ等の制御手段（図示せず）より選局するチャネ
ルに応じてバスを介して端子１０３よりデータと、端子
１０４よりクロックをＰＬＬシンセサイザ１８はスイッ
チング回路２１のスイッチ位置を制御することにより帯
域幅を切り換える。なお、高周波信号処理回路５０にお
いて、端子１０１、１０２は電源端子であり、端子１０
５はチューニング電源端子である。また、端子１１６、
１１７は衛星放送受信用ＤＢＳチューナ側からデータ出
力を行うために設けられている端子である。For example, when a plurality of transponders are provided in the satellite and the transmission bandwidth of the transponders passing through differs depending on the broadcasting channel, the channel selected by the control means (not shown) such as a microcomputer is selected. Accordingly, the PLL synthesizer 18 controls the switch position of the switching circuit 21 so that the bandwidth is switched by the data from the terminal 103 and the clock from the terminal 104 via the bus. In the high frequency signal processing circuit 50, the terminals 101 and 102 are power supply terminals, and the terminal 10
Reference numeral 5 is a tuning power supply terminal. Also, the terminal 116,
Reference numeral 117 denotes a terminal provided to output data from the satellite broadcast receiving DBS tuner side.

【００２５】高周波信号処理回路５０より出力された中
間周波数は電力分配器２５でＦＭ復調ＩＣ５１及びＩ／
ＱコンバータＩＣ５２に信号を分配供給する。アナログ
ＦＭ変調信号を処理するときには、制御手段（図示せ
ず）の制御により端子１０６よりＦＭ復調ＩＣ５１に電
源供給が行われ、Ｉ／ＱコンバータＩＣ５２には端子１
１４からの電源供給が切られる。逆に、デジタルＱＰＳ
Ｋ変調信号を処理するときには、端子１１４よりＩ／Ｑ
コンバータＩＣ５２に電源供給が行われ、ＦＭ復調ＩＣ
５１には電源供給が切られる。このように、制御手段
（図示せず）はＦＭ復調ＩＣ５１とＩ／ＱコンバータＩ
Ｃ５２のいずれか一方をオンし、他方をオフする。The intermediate frequency output from the high frequency signal processing circuit 50 is sent to the power demodulator 25 by the FM demodulation IC 51 and I / I.
The signal is distributed and supplied to the Q converter IC 52. When processing the analog FM modulated signal, power is supplied from the terminal 106 to the FM demodulation IC 51 under the control of the control means (not shown), and the I / Q converter IC 52 is connected to the terminal 1.
The power supply from 14 is cut off. Conversely, digital QPS
When processing the K modulation signal, the I / Q from the terminal 114
Power is supplied to the converter IC 52, and the FM demodulation IC
The power supply to 51 is cut off. As described above, the control means (not shown) includes the FM demodulation IC 51 and the I / Q converter I.
One of C52 is turned on and the other is turned off.

【００２６】ＦＭ復調ＩＣ５１では、まず入力される中
間周波数はＡＧＣ増幅回路２６で増幅され、第１のＡＧ
Ｃ検波回路２７及びＰＬＬＦＭ復調回路２８に送られ
る。そして、ＰＬＬＦＭ復調回路２８ではＰＬＬ制御に
よりＦＭ復調を行い、端子１０７より検波結果を出力す
る。In the FM demodulation IC 51, the input intermediate frequency is first amplified by the AGC amplifier circuit 26, and the first AG
It is sent to the C detection circuit 27 and the PLLFM demodulation circuit 28. Then, the PLLFM demodulation circuit 28 performs FM demodulation by PLL control, and outputs the detection result from the terminal 107.

【００２７】また、ＡＧＣ検波回路２７はＡＧＣ増幅回
路２６からの信号に応じてＡＧＣ検波を行い、ＲＦＡＧ
Ｃ制御電流による電流がＦＭ復調ＩＣ５１より流れ出
る。また、ＰＬＬＦＭ復調回路２８からの信号によりウ
ィンドウコンパレータ２９のＰＬＬシンセサイザ１８に
信号ＡＦＴ１、ＡＦＴ２を出力する。これは、ＰＬＬシ
ンセサイザ１８に信号を送るＢＳコンバータ（又はＬＮ
Ｂ（Low Noise Block down Converter））（図示せず）
でのローカルドリフト等により高周波発生回路５０に入
力される信号に誤差が生ずるのを是正するためである。Further, the AGC detection circuit 27 performs AGC detection according to the signal from the AGC amplifier circuit 26, and RFAG
A current due to the C control current flows out from the FM demodulation IC 51. In addition, the signals from the PLLFM demodulation circuit 28 are used to output the signals AFT1 and AFT2 to the PLL synthesizer 18 of the window comparator 29. This is a BS converter (or LN) that sends a signal to the PLL synthesizer 18.
B (Low Noise Block down Converter)) (not shown)
This is to correct the occurrence of an error in the signal input to the high frequency generation circuit 50 due to the local drift or the like.

【００２８】図２に示すように、信号ＡＦＴ１、ＡＦＴ
２は周波数ｆ０の近くではともにハイレベル（Ｈ）であ
るが、周波数がｆ０よりもある程度低い側では、信号Ａ
ＦＴ２はハイレベル（Ｈ）であるが、信号ＡＦＴ１はロ
ーレベル（Ｌ）となる。一方の周波数がｆ０よりもある
程度高い側では、信号ＡＦＴ１はハイレベルであるが、
信号ＡＦＴ２はローレベルとなる。ＰＬＬシンセサイザ
１８は信号ＡＦＴ１、ＡＦＴ２がともにハイレベルであ
るように中間周波数を制御する。また、信号ＡＦＴ１、
ＡＦＴ２は端子１０８、１０９より出力される。As shown in FIG. 2, the signals AFT1 and AFT are
2 are both high level (H) near the frequency f0, but the signal A is on the side where the frequency is somewhat lower than f0.
FT2 is at high level (H), but signal AFT1 is at low level (L). On the side where one frequency is higher than f0 to some extent, the signal AFT1 is at a high level,
The signal AFT2 becomes low level. The PLL synthesizer 18 controls the intermediate frequency so that the signals AFT1 and AFT2 are both at the high level. Also, the signal AFT1,
AFT2 is output from terminals 108 and 109.

【００２９】再び、図１において、Ｉ／ＱコンバータＩ
Ｃ５２では電力分配器２５より供給される中間周波数が
ＡＧＣ増幅回路３０で増幅され、Ｉ側ミキサ３２、Ｑ側
ミキサ３３及びＡＧＣ検波回路３１に送られる。第２の
ＡＧＣ検波回路３１よりＲＦＡＧＣ制御電流による電流
が流れ出る。また、ミキサ３２、３３では、移相器３４
により互いに９０度位相がずれた信号が入力され、それ
ぞれＩ信号、Ｑ信号に分けられる。移相器３４には端子
１１５から電源供給されることにより発振動作する第２
の局部発振回路４３からの信号が入力される。Referring again to FIG. 1, the I / Q converter I
At C52, the intermediate frequency supplied from the power distributor 25 is amplified by the AGC amplifier circuit 30 and sent to the I-side mixer 32, the Q-side mixer 33, and the AGC detection circuit 31. A current due to the RF AGC control current flows out from the second AGC detection circuit 31. In the mixers 32 and 33, the phase shifter 34
Thus, signals whose phases are 90 degrees out of phase with each other are input and are divided into I signal and Q signal, respectively. The phase shifter 34 is oscillated by being supplied with power from the terminal 115.
The signal from the local oscillation circuit 43 is input.

【００３０】ミキサ３２より出力される信号はベースバ
ンド増幅回路３５、３６で増幅されてＩ側ローパスフィ
ルタ３７で高周波成分が除去される。さらに、Ｉ信号は
ベースバンド増幅回路３８で増幅され、端子１１２より
出力される。また、ミキサ３３より出力される信号はベ
ースバンド増幅回路３９、４０で増幅されてＱ側ローパ
スフィルタ４１で高周波成分が除去される。そして、Ｑ
信号はベースバンド増幅回路４２で増幅され、端子１１
３より出力される。Ｉ／ＱコンバータＩＣ５２より出力
されるＩ信号とＱ信号は後段に設けられているＱＰＳＫ
復調部（図示せず）でＱＰＳＫ復調される。The signal output from the mixer 32 is amplified by the baseband amplifier circuits 35 and 36, and the high frequency component is removed by the I side low pass filter 37. Further, the I signal is amplified by the baseband amplifier circuit 38 and output from the terminal 112. The signal output from the mixer 33 is amplified by the baseband amplifier circuits 39 and 40, and the high frequency component is removed by the Q side low pass filter 41. And Q
The signal is amplified by the baseband amplifier circuit 42, and the terminal 11
It is output from 3. The I and Q signals output from the I / Q converter IC 52 are QPSK provided in the subsequent stage.
QPSK demodulation is performed by a demodulation unit (not shown).

【００３１】図３はアッテネータ１４の回路図である。
端子２００より入力される信号はコンデンサＣ１、ピン
ダイオードＤ１、Ｄ２及びコンデンサＣ２を介して減衰
されて端子２０１より出力される。端子２０２にはＦＭ
復調ＩＣ５１からのＲＦＡＧＣ制御電流が流れる。一
方、端子２０３にはＩ／ＱコンバータＩＣ５２からのＲ
ＦＡＧＣ制御電流が流れる。FIG. 3 is a circuit diagram of the attenuator 14.
A signal input from the terminal 200 is attenuated via the capacitor C1, pin diodes D1 and D2, and the capacitor C2, and output from the terminal 201. FM at the terminal 202
The RFAGC control current from the demodulation IC 51 flows. On the other hand, the terminal 203 is provided with an R from the I / Q converter IC 52.
The FAGC control current flows.

【００３２】端子２０２、２０３より入力されるＲＦＡ
ＧＣ制御電流はノード１２０で合流して抵抗Ｒ１、ピン
ダイオードＤ１、Ｄ２及び抵抗Ｒ２を通ってグランドレ
ベルに流れる。この電流によってピンダイオードＤ１、
Ｄ２での減衰量が制御される。このように、ノード１２
０で制御電流を合流してからアッテネータ１４に送るよ
うにしているので、アッテネータ１４の回路は簡単とな
っている。RFA input from terminals 202 and 203
The GC control currents merge at node 120 and flow to ground level through resistor R1, pin diodes D1, D2 and resistor R2. This current causes the pin diode D1,
The amount of attenuation at D2 is controlled. Thus, node 12
Since the control current is merged at 0 and then sent to the attenuator 14, the circuit of the attenuator 14 is simple.

【００３３】図４は上記の回路において、さらに、端子
２０２とノード１２０の間に保護用ダイオードＤ５がア
ノードが端子２０２にカソードがノード１２０に向くよ
うに挿入される。また、端子２０３とノード１２０の間
に保護用ダイオードＤ６がＡノードが端子２０３にカソ
ードがノード１２０に向くように挿入される。In the above circuit shown in FIG. 4, a protection diode D5 is further inserted between the terminal 202 and the node 120 so that the anode faces the terminal 202 and the cathode faces the node 120. Further, a protection diode D6 is inserted between the terminal 203 and the node 120 such that the A node faces the terminal 203 and the cathode faces the node 120.

【００３４】これにより、ＦＭ復調ＩＣ５１とＩ／Ｑコ
ンバータＩＣ５２の一方のオフしている側には、オンし
ている側から送られてくるＲＦＡＧＣ制御電流の電流が
流れ込まなくなり、そのオフしている側のＦＭ復調ＩＣ
５１とＩ／ＱコンバータＩＣ５２を保護している。As a result, the RF AGC control current sent from the ON side of the FM demodulation IC 51 and the I / Q converter IC 52 does not flow into the OFF side of the FM demodulation IC 51 and the OFF side of the I / Q converter IC 52 is OFF. FM demodulation IC on the side
51 and the I / Q converter IC 52 are protected.

【００３５】このように本実施形態では、ＦＭ復調ＩＣ
５１とＩ／ＱコンバータＩＣ５２のいずれにもＡＧＣ検
波回路２７、３１が内蔵されているので、独立したＡＧ
Ｃ検波回路を設ける必要がなく、部品点数を減らすこと
ができる。そのため、衛星放送受信用ＤＢＳチューナの
低廉化の効果が得られる。また、信号処理する変調信号
によってＦＭ復調ＩＣ５１とＩ／ＱコンバータＩＣ５２
のいずれか一方がオフするので低消費電力となる。な
お、本実施形態では、デジタルＱＰＳＫ変調信号とアナ
ログＦＭ変調信号を受信する衛星放送受信用ＤＢＳチュ
ーナであったが、それ以外の変調信号であっても復調回
路等の信号処理回路を変調信号に応じて備えるようにす
ることにより受信可能となる。As described above, in this embodiment, the FM demodulation IC
Since the AGC detection circuits 27 and 31 are built in both 51 and the I / Q converter IC 52, independent AG
It is not necessary to provide a C detection circuit, and the number of parts can be reduced. Therefore, the effect of lowering the cost of the DBS tuner for satellite broadcasting reception can be obtained. In addition, the FM demodulation IC 51 and the I / Q converter IC 52 are controlled by the modulated signal for signal processing.
Either one of them is turned off, resulting in low power consumption. In the present embodiment, the DBS tuner for satellite broadcast reception that receives the digital QPSK modulated signal and the analog FM modulated signal is used. It becomes possible to receive by providing accordingly.

【００３６】[0036]

【発明の効果】＜請求項１の効果＞以上説明したよう
に、請求項１に記載の衛星放送受信用ＤＢＳチューナに
よれば、複数の信号を受信する衛星放送受信用ＤＢＳチ
ューナでは、中間周波数を生成する高周波信号処理回路
を共通して利用し、制御手段では、受信した信号の処理
する信号の種類に応じて信号処理回路の一方をオンし、
他方をオフするので、信号処理を行わない側では電力が
消費されず、衛星放送受信用ＤＢＳチューナは低消費電
力となる。<Effect of Claim 1> As described above, according to the satellite broadcast receiving DBS tuner of claim 1, the satellite broadcast receiving DBS tuner receiving a plurality of signals has an intermediate frequency. The high-frequency signal processing circuit for generating is commonly used, and the control means turns on one of the signal processing circuits according to the type of the signal to be processed of the received signal,
Since the other is turned off, no power is consumed on the side that does not perform signal processing, and the satellite broadcast receiving DBS tuner has low power consumption.

【００３７】また、衛星放送では例えばデジタルＱＰＳ
Ｋ変調信号とアナログＦＭ変調信号による放送が並存し
ているので、衛星放送受信用ＤＢＳチューナは両者の信
号を受信し、信号処理することができる。また、ＦＭ復
調ＩＣとＩ／ＱコンバータＩＣのいずれにもＡＧＣ検波
回路が内蔵されているので部品点数を減らすことができ
る。[0037] In addition, in the satellite broadcasting, for example, digital QPS
Since broadcasting using K-modulated signals and analog FM-modulated signals coexist, the satellite broadcast receiving DBS tuner can receive both signals and perform signal processing. Further, since the AGC detection circuit is built in both the FM demodulation IC and the I / Q converter IC, the number of parts can be reduced.

【００３８】＜請求項２の効果＞ また、請求項２に記載の衛星放送受信用ＤＢＳチューナ
によれば、各信号処理回路には内蔵されるＡＧＣ検波回
路はＲＦＡＧＣ制御電流の電流を流し出すタイプであ
り、オフしているときにはダイオードによってＡＧＣ検
波回路には電流が流れ込まなくなるので回路の破壊が防
止される。さらに、信号処理回路のＡＧＣ検波回路の信
号の出力の極性は同じなのでアッテネータも両者の信号
を合流してから入力することができるため回路構成が簡
単となる。<Effect of Claim 2 > Further, according to the satellite broadcast receiving DBS tuner of Claim 2 , the AGC detection circuit built in each signal processing circuit is of a type which outputs the current of the RF AGC control current. When the switch is off, the diode prevents current from flowing into the AGC detection circuit, so that the circuit is prevented from being destroyed. Furthermore, since the polarities of the outputs of the signals of the AGC detection circuit of the signal processing circuit are the same, the attenuator can also combine the two signals before inputting them, which simplifies the circuit configuration.

【００３９】＜請求項３の効果＞ また、請求項３に記載の衛星放送受信用ＤＢＳチューナ
によれば、チャネルによって帯域の異なる場合等に、ス
イッチング回路で適切なフィルタに切り替えて中間周波
数を生成することができる。<Effect of Claim 3 > According to the satellite broadcast receiving DBS tuner of Claim 3 , when the band differs depending on the channel, the switching circuit switches to an appropriate filter to generate the intermediate frequency. can do.

【００４０】＜請求項４の効果＞請求項４ に記載の衛星放送受信用ＤＢＳチューナによれ
ば、２系統で分離されて衛星放送受信用ＤＢＳチューナ
に入力される信号はスイッチング回路を介することによ
って、高周波信号処理回路では信号処理での互いの干渉
による歪みが生じないようになっている。According to the satellite broadcast receiving DBS tuner as claimed in claim 4 <Effect of claims 4>, separated by the two systems the signal inputted to the satellite broadcast receiving DBS tuner by passing through the switching circuit In the high-frequency signal processing circuit, distortion due to mutual interference in signal processing does not occur.

【００４１】[0041]

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の第１の実施形態の衛星放送受信用Ｄ
ＢＳチューナのブロック図。FIG. 1 is a satellite broadcast receiving D according to a first embodiment of the present invention.
Block diagram of BS tuner.

【図２】 その衛星放送受信用ＤＢＳチューナの信号Ａ
ＦＴ１、ＡＦＴ２の出力状態を示す図。[Fig. 2] Signal A of the DBS tuner for satellite broadcasting reception
The figure which shows the output state of FT1 and AFT2.

【図３】 その衛星放送受信用ＤＢＳチューナの高周波
増幅回路のアッテネータの一例の回路図。FIG. 3 is a circuit diagram of an example of an attenuator of a high frequency amplifier circuit of the satellite broadcast receiving DBS tuner.

【図４】 そのアッテネータへのＲＦＡＧＣ制御電流の
入力側にダイオードが挿入された回路図。FIG. 4 is a circuit diagram in which a diode is inserted on the input side of an RF AGC control current to the attenuator.

【図５】 従来の衛星放送受信用ＤＢＳチューナのブロ
ック図。FIG. 5 is a block diagram of a conventional DBS tuner for satellite broadcast reception.

【符号の説明】[Explanation of symbols]

１０ａ、１０ｂ 高周波入力端子 １１ａ、１１ｂ ハイパスフィルタ １２ａ、１２ｂ 高周波増幅回路 １３ スイッチング回路 １４ アッテネータ １５ フィルタ １６ ミキサ １７ 第１の局部発振回路 １８ ＰＬＬシンセサイザ １９ ローパスフィルタ ２０ 中間周波増幅回路 ２１ スイッチ回路 ２２Ａ、２２Ｂ 中間周波帯域フィルタ ２３ 中間周波増幅回路 ２５ 電力分配器 ２６ ＡＧＣ増幅回路 ２７ ＡＧＣ検波回路 ２８ ＰＬＬＦＭ復調回路 ２９ ウィンドウコンパレータ ３０ ＡＧＣ増幅回路 ３１ ＡＧＣ検波回路 ３２ Ｉ側ミキサ ３３ Ｑ側ミキサ ３４ 移相器 ３５、３６ Ｉ側ベースバンド増幅回路 ３７ Ｉ側ローパスフィルタ ３９、４０ Ｑ側ベースバンド増幅回路 ４１ Ｑ側ローパスフィルタ ４３ 第２の局部発振回路 ５０ 高周波信号処理回路 ５１ ＦＭ復調ＩＣ ５２ Ｉ／ＱコンバータＩＣ Ｄ１、Ｄ２ ピンダイオード Ｄ５、Ｄ６ 保護用ダイオード Ｒ１、Ｒ２ 抵抗 10a, 10b High frequency input terminal 11a, 11b High-pass filter 12a, 12b high frequency amplifier circuit 13 Switching circuit 14 Attenuator 15 filters 16 mixer 17 First local oscillator circuit 18 PLL synthesizer 19 Low-pass filter 20 Intermediate frequency amplifier circuit 21 Switch circuit 22A, 22B Intermediate frequency band filter 23 Intermediate frequency amplification circuit 25 power distributor 26 AGC amplifier circuit 27 AGC detection circuit 28 PLLFM demodulation circuit 29 Window comparator 30 AGC amplifier circuit 31 AGC detection circuit 32 I side mixer 33 Q side mixer 34 Phase shifter 35, 36 I side baseband amplifier circuit 37 I side low pass filter 39, 40 Q side baseband amplifier circuit 41 Q side low pass filter 43 Second local oscillator circuit 50 High frequency signal processing circuit 51 FM demodulation IC 52 I / Q converter IC D1, D2 pin diode D5, D6 protection diode R1, R2 resistance

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１の変調信号及び第２の変調信号より
中間周波数を生成する高周波信号処理回路と、第１の変
調信号を処理する第１の信号処理回路と、第２の変調信
号を処理する第２の信号処理回路と、前記第１又は第２
の信号処理回路のいずれか一方をオンし、他方をオフす
る制御手段とを備えた衛星放送受信用ＤＢＳチューナに
おいて、 前記第１の変調信号はアナログＦＭ変調信号であり、前
記第２の変調信号はデジタルＱＰＳＫ変調信号であり、
前記第１の信号処理回路は第１のＡＧＣ検波回路が内蔵
されたＦＭ復調ＩＣであり、前記第２の信号処理回路は
第２のＡＧＣ検波回路が内蔵されたＩ／ＱコンバータＩ
Ｃであり、前記高周波処理回路は前記第１及び第２の検
波回路からのＲＦＡＧＣ制御電流によって前記第１及び
第２の変調信号の減衰量を制御するアッテネータを有す
る ことを特徴とする衛星放送受信用ＤＢＳチューナ。 1. A high frequency signal processing circuit for generating an intermediate frequency from a first modulated signal and a second modulated signal, a first signal processing circuit for processing the first modulated signal, and a second modulated signal. A second signal processing circuit for processing and the first or second signal processing circuit
To a DBS tuner for satellite broadcast reception, which comprises a control means for turning on one of the signal processing circuits and turning off the other.
Where the first modulated signal is an analog FM modulated signal,
The second modulated signal is a digital QPSK modulated signal,
The first signal processing circuit has a built-in first AGC detection circuit.
FM demodulation IC, wherein the second signal processing circuit is
I / Q converter I incorporating the second AGC detection circuit
C, and the high frequency processing circuit includes the first and second detection circuits.
The first and second RF AGC control currents from the wave circuit.
Has an attenuator that controls the amount of attenuation of the second modulation signal
A DBS tuner for satellite broadcast reception characterized by the following. 【請求項２】 前記第１及び第２のＡＧＣ検波回路は電
流を流し出すことによって前記ＲＦＡＧＣ制御電流を出
力し、ノードを介して前記ＲＦＡＧＣ制御電流を合流し
て前記アッテネータに供給し、前記ノードと前記第１の
ＡＧＣ検波回路の間にアノードが前記第１の検波回路に
カソードが前記ノードに向くように第１のダイオードが
挿入され、前記ノードと前記第２のＡＧＣ検波回路の間
にアノードが前記第２の検波回路にカソードが前記ノー
ドに向くように第２のダイオードが挿入されていること
を特徴とする請求項１に記載の衛星放送受信用ＤＢＳチ
ューナ。2. The first and second AGC detection circuits output the RFAGC control current by causing a current to flow, merge the RFAGC control current via a node, and supply the RFAGC control current to the attenuator. A first diode is inserted between the first AGC detection circuit and the first AGC detection circuit so that the cathode faces the node in the first detection circuit, and the anode is provided between the node and the second AGC detection circuit. 2. The satellite broadcast receiving DBS tuner according to claim 1, wherein a second diode is inserted in the second detection circuit so that a cathode faces the node. 【請求項３】 前記高周波処理回路は、前記中間周波信
号の生成用に第１の帯域幅をもつ第１のフィルタと、第
２の帯域幅をもつ第２のフィルタと、第１及び第２のフ
ィルタを切り替えて用いるスイッチング回路とを備えた
ことを特徴とする請求項１又は請求項２に記載の衛星放
送受信用ＤＢＳチューナ。3. The high frequency processing circuit includes a first filter having a first bandwidth, a second filter having a second bandwidth, first and second filters for generating the intermediate frequency signal. 3. A satellite broadcasting reception DBS tuner according to claim 1 or 2 , further comprising a switching circuit that switches and uses the filter. 【請求項４】 前記高周波信号処理回路は、２個の入力
端子と、前記入力端子のそれぞれに接続された第１及び
第２の入力増幅回路と、前記第１及び第２の入力増幅回
路のいずれか一方の信号を切り替えて増幅するスイッチ
ング回路とを備えたことを特徴とする請求項１乃至請求
項３のいずれかに記載の衛星放送受信用ＤＢＳチュー
ナ。4. The high-frequency signal processing circuit includes two input terminals, first and second input amplifier circuits connected to each of the input terminals, and first and second input amplifier circuits. claims 1 to, characterized in that a switching circuit that amplifies by switching one of the signal
A DBS tuner for satellite broadcast reception according to any one of Items 3 .