JP3503745B2 - 準同期検波方式による復調器 - Google Patents
準同期検波方式による復調器Info
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- JP3503745B2 JP3503745B2 JP2001332790A JP2001332790A JP3503745B2 JP 3503745 B2 JP3503745 B2 JP 3503745B2 JP 2001332790 A JP2001332790 A JP 2001332790A JP 2001332790 A JP2001332790 A JP 2001332790A JP 3503745 B2 JP3503745 B2 JP 3503745B2
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Description
【０００１】
【発明の属する技術分野】本発明は、準同期検波方式に
よる復調器に関し、特に、周波数変換された受信信号を
シリアルパラレル変換してから並列処理を行う準同期検
波方式による復調器に関する。
よる復調器に関し、特に、周波数変換された受信信号を
シリアルパラレル変換してから並列処理を行う準同期検
波方式による復調器に関する。
【０００２】
【従来の技術】従来の準同期検波方式による復調器は、
図７に示すように復調器のＩＦ入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器３と、ローカル発振器３の出力信号を２分岐し、一方
の位相をπ／２シフトさせるπ／２移相器４と、ローカ
ル発振器３およびπ／２移相器４の出力とＩＦ入力端子
から入力された変調波を掛け合わせる乗算器１、２と、
乗算器１、２のアナログ信号出力をデジタル信号に変換
するＡ／Ｄコンバータ５、６と、Ａ／Ｄコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路７、８と、ＩｃｈとＱ
ｃｈの振幅差を補正する自動振幅補正回路（ＡＧＣ）９
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路１０と、Ｉ(In-phase)ｃ
ｈとＱ(Quadrature)ｃｈそれぞれのパラレル信号をシリ
アル信号に変換するパラレルシリアル変換回路１１と、
クロック同期を取るために位相を検出するＣＬＫ位相検
出回路１２と、位相検出信号を積分し平滑化するＬＰＦ
１３と、平滑化された多ビットのデジタル信号をアナロ
グ制御信号に変換するＤ／Ａコンバータ１４と、アナロ
グ制御信号によってクロック発振周波数を制御し送信ク
ロックに同期したクロックを出力するＶＣＸＯ１５と、
各シリアルパラレル変換回路７、８をリセットするリセ
ット回路４０によって構成される。
図７に示すように復調器のＩＦ入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器３と、ローカル発振器３の出力信号を２分岐し、一方
の位相をπ／２シフトさせるπ／２移相器４と、ローカ
ル発振器３およびπ／２移相器４の出力とＩＦ入力端子
から入力された変調波を掛け合わせる乗算器１、２と、
乗算器１、２のアナログ信号出力をデジタル信号に変換
するＡ／Ｄコンバータ５、６と、Ａ／Ｄコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路７、８と、ＩｃｈとＱ
ｃｈの振幅差を補正する自動振幅補正回路（ＡＧＣ）９
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路１０と、Ｉ(In-phase)ｃ
ｈとＱ(Quadrature)ｃｈそれぞれのパラレル信号をシリ
アル信号に変換するパラレルシリアル変換回路１１と、
クロック同期を取るために位相を検出するＣＬＫ位相検
出回路１２と、位相検出信号を積分し平滑化するＬＰＦ
１３と、平滑化された多ビットのデジタル信号をアナロ
グ制御信号に変換するＤ／Ａコンバータ１４と、アナロ
グ制御信号によってクロック発振周波数を制御し送信ク
ロックに同期したクロックを出力するＶＣＸＯ１５と、
各シリアルパラレル変換回路７、８をリセットするリセ
ット回路４０によって構成される。
【０００３】リセット回路４０は図８に示すように、電
源が正常に起動していることを監視する電源監視回路３
３を備える。
源が正常に起動していることを監視する電源監視回路３
３を備える。
【０００４】図７、８を用いて分周クロックのリセット
回路の動作について説明する。従来より準同期検波によ
る復調器のＡ／Ｄコンバータ５、６の出力信号部は、高
速／多ビットの信号列であるため安価に使用できるデバ
イスが無く、その対策としてクロックを分周しパラレル
処理することがあった。但し分周回路が複数存在する場
合は、分周回路間の位相の不確定性が存在する為、分周
回路の間で分周位相を一致させる為の回路を持つ。一般
に電源投入にのみ分周位相を合わせれば、その後位相が
ずれることは無いので、従来は電源監視回路３３によ
り、モジュールの電源が投入され安定した後、リセット
制御を解除しクロックの分周を開始させていた。これま
でのシステムでは電源投入時に各シリアルパラレル変換
回路７、８間の分周位相を一致させた後は、分周位相が
ずれることを想定していなかった。
回路の動作について説明する。従来より準同期検波によ
る復調器のＡ／Ｄコンバータ５、６の出力信号部は、高
速／多ビットの信号列であるため安価に使用できるデバ
イスが無く、その対策としてクロックを分周しパラレル
処理することがあった。但し分周回路が複数存在する場
合は、分周回路間の位相の不確定性が存在する為、分周
回路の間で分周位相を一致させる為の回路を持つ。一般
に電源投入にのみ分周位相を合わせれば、その後位相が
ずれることは無いので、従来は電源監視回路３３によ
り、モジュールの電源が投入され安定した後、リセット
制御を解除しクロックの分周を開始させていた。これま
でのシステムでは電源投入時に各シリアルパラレル変換
回路７、８間の分周位相を一致させた後は、分周位相が
ずれることを想定していなかった。
【０００５】
【発明が解決しようとする課題】しかしＶＣＸＯ１５の
発振周波数制御端子に、発振器が持つ固有のスプリアス
成分と等しい周波数成分の制御信号が入力された場合
に、ＶＣＸＯが短時間の発振停止または発振周波数飛び
を発生させる場合がある。このときに、各シリアルパラ
レル変換回路７、８間の分周タイミングがずれてしま
い、その後電源を再投入し分周回路２４にリセットをか
けない限り正しく復調できないという問題点があった。
発振周波数制御端子に、発振器が持つ固有のスプリアス
成分と等しい周波数成分の制御信号が入力された場合
に、ＶＣＸＯが短時間の発振停止または発振周波数飛び
を発生させる場合がある。このときに、各シリアルパラ
レル変換回路７、８間の分周タイミングがずれてしま
い、その後電源を再投入し分周回路２４にリセットをか
けない限り正しく復調できないという問題点があった。
【０００６】本発明は、上記の問題点に鑑みてなされた
ものであり、動作時にＶＣＸＯの発生するクロックが瞬
断したり周波数飛びした場合においても、複数のシリア
ルパラレル変換回路の間での分周位相のずれを即座に直
すことが可能な準同期検波方式による復調器を提供する
ことを目的とする。
ものであり、動作時にＶＣＸＯの発生するクロックが瞬
断したり周波数飛びした場合においても、複数のシリア
ルパラレル変換回路の間での分周位相のずれを即座に直
すことが可能な準同期検波方式による復調器を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、受信信
号のＩ成分とＱ成分をそれぞれＩ成分のためのシリアル
／パラレル変換手段及びＱ成分のためのシリアル／パラ
レル変換手段によりシリアル／パラレル変換して処理を
する準同期検波方式による復調器において、前記Ｉ成分
のためのシリアル／パラレル変換手段が行うシリアル／
パラレル変換の位相及び前記Ｑ成分のためのシリアル／
パラレル変換手段が行うシリアル／パラレル変換の位相
が不一致であることを検出する検出手段と、前記Ｉ成分
のためのシリアル／パラレル変換手段が行うシリアル／
パラレル変換の位相及び前記Ｑ成分のためのシリアル／
パラレル変換手段が行うシリアル／パラレル変換の位相
が不一致であることが前記検出手段により検出されたな
らば、前記Ｉ成分のためのシリアル／パラレル変換手段
が行うシリアル／パラレル変換の位相及び前記Ｑ成分の
ためのシリアル／パラレル変換手段の行うシリアル／パ
ラレル変換の位相を同時にリセットするリセット手段
と、を備えることを特徴とする準同期検波方式による復
調器が提供される。
号のＩ成分とＱ成分をそれぞれＩ成分のためのシリアル
／パラレル変換手段及びＱ成分のためのシリアル／パラ
レル変換手段によりシリアル／パラレル変換して処理を
する準同期検波方式による復調器において、前記Ｉ成分
のためのシリアル／パラレル変換手段が行うシリアル／
パラレル変換の位相及び前記Ｑ成分のためのシリアル／
パラレル変換手段が行うシリアル／パラレル変換の位相
が不一致であることを検出する検出手段と、前記Ｉ成分
のためのシリアル／パラレル変換手段が行うシリアル／
パラレル変換の位相及び前記Ｑ成分のためのシリアル／
パラレル変換手段が行うシリアル／パラレル変換の位相
が不一致であることが前記検出手段により検出されたな
らば、前記Ｉ成分のためのシリアル／パラレル変換手段
が行うシリアル／パラレル変換の位相及び前記Ｑ成分の
ためのシリアル／パラレル変換手段の行うシリアル／パ
ラレル変換の位相を同時にリセットするリセット手段
と、を備えることを特徴とする準同期検波方式による復
調器が提供される。
【０００８】上記の準同期検波方式による復調器におい
て、前記リセット手段は、間欠的にイネーブルレベルと
なる間欠マスク信号を生成する間欠マスク信号発生手段
と、前記Ｉ成分のためのシリアル／パラレル変換手段が
行うシリアル／パラレル変換の位相及び前記Ｑ成分のた
めのシリアル／パラレル変換手段が行うシリアル／パラ
レル変換の位相が一致するか否かを示す、前記検出手段
の出力信号を前記間欠マスク信号によりマスクする論理
ゲートと、を備え、前記Ｉ成分のためのシリアル／パラ
レル変換手段が行うシリアル／パラレル変換の位相及び
前記Ｑ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相が不一致であることを前
記検出手段の出力が示しているときであって、且つ、前
記間欠マスク信号がイネーブルレベルであるときに前記
Ｉ成分のためのシリアル／パラレル変換手段が行うシリ
アル／パラレル変換の位相及び前記Ｑ成分のためのシリ
アル／パラレル変換手段が行うシリアル／パラレル変換
の位相を同時にリセットしてもよい。
て、前記リセット手段は、間欠的にイネーブルレベルと
なる間欠マスク信号を生成する間欠マスク信号発生手段
と、前記Ｉ成分のためのシリアル／パラレル変換手段が
行うシリアル／パラレル変換の位相及び前記Ｑ成分のた
めのシリアル／パラレル変換手段が行うシリアル／パラ
レル変換の位相が一致するか否かを示す、前記検出手段
の出力信号を前記間欠マスク信号によりマスクする論理
ゲートと、を備え、前記Ｉ成分のためのシリアル／パラ
レル変換手段が行うシリアル／パラレル変換の位相及び
前記Ｑ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相が不一致であることを前
記検出手段の出力が示しているときであって、且つ、前
記間欠マスク信号がイネーブルレベルであるときに前記
Ｉ成分のためのシリアル／パラレル変換手段が行うシリ
アル／パラレル変換の位相及び前記Ｑ成分のためのシリ
アル／パラレル変換手段が行うシリアル／パラレル変換
の位相を同時にリセットしてもよい。
【０００９】上記の準同期検波方式による復調器におい
て、前記リセット手段は、前記Ｉ成分のためのシリアル
／パラレル変換手段が行うシリアル／パラレル変換の位
相及び前記Ｑ成分のためのシリアル／パラレル変換手段
が行うシリアル／パラレル変換の位相が一致するか否か
を示す、前記検出手段の出力信号の論理レベルが一致を
示す論理レベルから不一致を示す論理レベルに変化した
ときに、その変化を示す信号を生成する手段を備え、前
記Ｉ成分のためのシリアル／パラレル変換手段が行うシ
リアル／パラレル変換の位相及び前記Ｑ成分のためのシ
リアル／パラレル変換手段が行うシリアル／パラレル変
換の位相が一致するか否かを示す、前記検出手段の出力
信号の論理レベルが一致を示す論理レベルから不一致を
示す論理レベルに変化したときに前記Ｉ成分のためのシ
リアル／パラレル変換手段が行うシリアル／パラレル変
換の位相及び前記Ｑ成分のためのシリアル／パラレル変
換手段が行うシリアル／パラレル変換の位相を同時にリ
セットしてもよい。
て、前記リセット手段は、前記Ｉ成分のためのシリアル
／パラレル変換手段が行うシリアル／パラレル変換の位
相及び前記Ｑ成分のためのシリアル／パラレル変換手段
が行うシリアル／パラレル変換の位相が一致するか否か
を示す、前記検出手段の出力信号の論理レベルが一致を
示す論理レベルから不一致を示す論理レベルに変化した
ときに、その変化を示す信号を生成する手段を備え、前
記Ｉ成分のためのシリアル／パラレル変換手段が行うシ
リアル／パラレル変換の位相及び前記Ｑ成分のためのシ
リアル／パラレル変換手段が行うシリアル／パラレル変
換の位相が一致するか否かを示す、前記検出手段の出力
信号の論理レベルが一致を示す論理レベルから不一致を
示す論理レベルに変化したときに前記Ｉ成分のためのシ
リアル／パラレル変換手段が行うシリアル／パラレル変
換の位相及び前記Ｑ成分のためのシリアル／パラレル変
換手段が行うシリアル／パラレル変換の位相を同時にリ
セットしてもよい。
【００１０】上記の準同期検波方式による復調器におい
て、前記Ｉ成分のためのシリアル／パラレル変換手段及
び前記Ｑ成分のためのシリアル／パラレル変換手段は、
共に、入力信号をクロック同期させる第１のフリップフ
ロップ回路と、前記第１のフリップフロップ回路の出力
を１クロック遅延させる第２のフリップフロップ回路
と、前記クロックを分周する分周回路と、前記第１のフ
リップフロップ回路の出力及び前記第２のフリップフロ
ップ回路の出力を分周された前記クロックに同期させる
第３及び第４のフリップフロックと、を備え、前記分周
回路の出力がリセットされることにより、当該シリアル
／パラレル変換手段がリセットされてもよい。
て、前記Ｉ成分のためのシリアル／パラレル変換手段及
び前記Ｑ成分のためのシリアル／パラレル変換手段は、
共に、入力信号をクロック同期させる第１のフリップフ
ロップ回路と、前記第１のフリップフロップ回路の出力
を１クロック遅延させる第２のフリップフロップ回路
と、前記クロックを分周する分周回路と、前記第１のフ
リップフロップ回路の出力及び前記第２のフリップフロ
ップ回路の出力を分周された前記クロックに同期させる
第３及び第４のフリップフロックと、を備え、前記分周
回路の出力がリセットされることにより、当該シリアル
／パラレル変換手段がリセットされてもよい。
【００１１】上記の準同期検波方式による復調器は、受
信信号に受信信号の搬送波に周波数が近いローカル発振
信号を掛けることにより前記Ｉ成分を得る第１の掛算手
段と、前記受信信号に前記ローカル発振信号と周波数が
同一で位相がπ／２ずれた信号を掛けることにより前記
Ｑ成分を得る第１の掛算手段と、前記Ｉ成分をＡ／Ｄ変
換する第１のＡ／Ｄ変換手段と、前記Ｑ成分をＡ／Ｄ変
換する第２のＡ／Ｄ変換手段と、を備え、前記Ｉ成分の
ためのシリアル／パラレル変換手段は、Ａ／Ｄ変換され
た前記Ｉ成分をシリアル／パラレル変換し、前記Ｑ成分
のためのシリアル／パラレル変換手段は、Ａ／Ｄ変換さ
れた前記Ｑ成分をシリアル／パラレル変換してもよい。
信信号に受信信号の搬送波に周波数が近いローカル発振
信号を掛けることにより前記Ｉ成分を得る第１の掛算手
段と、前記受信信号に前記ローカル発振信号と周波数が
同一で位相がπ／２ずれた信号を掛けることにより前記
Ｑ成分を得る第１の掛算手段と、前記Ｉ成分をＡ／Ｄ変
換する第１のＡ／Ｄ変換手段と、前記Ｑ成分をＡ／Ｄ変
換する第２のＡ／Ｄ変換手段と、を備え、前記Ｉ成分の
ためのシリアル／パラレル変換手段は、Ａ／Ｄ変換され
た前記Ｉ成分をシリアル／パラレル変換し、前記Ｑ成分
のためのシリアル／パラレル変換手段は、Ａ／Ｄ変換さ
れた前記Ｑ成分をシリアル／パラレル変換してもよい。
【００１２】上記の準同期検波方式による復調器は、前
記Ｉ成分のためのシリアル／パラレル変換手段の出力の
レベルと前記Ｑ成分のためのシリアル／パラレル変換手
段の出力のレベルの差を補正する自動振幅補正手段と、
前記自動振幅補正手段の出力を入力し、前記搬送波の周
波数と前記ローカル発振信号の周波数のずれが補正され
た前記Ｉ成分と前記Ｑ成分を出力する搬送波同期手段
と、前記搬送波同期手段の出力をパラレル／シリアル変
換するパラレル／シリアル変換手段と、前記搬送波同期
手段の出力からクロックの位相を検出するクロック位相
検出手段と、前記クロック位相検出手段が出力する位相
検出信号を積分する低域通過フィルタと、前記低域通過
フィルタの出力をＤ／Ａ変換するＤ／Ａ変換手段と、前
記Ｄ／Ａ変換手段の出力により周波数が制御される発振
信号を生成する電圧制御発振手段と、を備え、前記第１
及び第２のＡ／Ｄ変換手段、前記パラレル／シリアル変
換手段、前記クロック位相検出手段、前記低域通過フィ
ルタ並びに前記Ｄ／Ａ変換手段は、前記電圧制御発振手
段が出力する前記発振信号をクロックとして用いてもよ
い。
記Ｉ成分のためのシリアル／パラレル変換手段の出力の
レベルと前記Ｑ成分のためのシリアル／パラレル変換手
段の出力のレベルの差を補正する自動振幅補正手段と、
前記自動振幅補正手段の出力を入力し、前記搬送波の周
波数と前記ローカル発振信号の周波数のずれが補正され
た前記Ｉ成分と前記Ｑ成分を出力する搬送波同期手段
と、前記搬送波同期手段の出力をパラレル／シリアル変
換するパラレル／シリアル変換手段と、前記搬送波同期
手段の出力からクロックの位相を検出するクロック位相
検出手段と、前記クロック位相検出手段が出力する位相
検出信号を積分する低域通過フィルタと、前記低域通過
フィルタの出力をＤ／Ａ変換するＤ／Ａ変換手段と、前
記Ｄ／Ａ変換手段の出力により周波数が制御される発振
信号を生成する電圧制御発振手段と、を備え、前記第１
及び第２のＡ／Ｄ変換手段、前記パラレル／シリアル変
換手段、前記クロック位相検出手段、前記低域通過フィ
ルタ並びに前記Ｄ／Ａ変換手段は、前記電圧制御発振手
段が出力する前記発振信号をクロックとして用いてもよ
い。
【００１３】
【発明の実施の形態】本発明の準同期検波方式による復
調器は図１に示すように、クロック信号用ＶＣＸＯ１５
が出力するクロックの波形が、周波数飛びあるいは別の
周波数での発振の開始により、崩れた時に、Ｉｃｈ／Ｑ
ｃｈ用の各シリアルパラレル変換回路７、８の分周クロ
ックタイミングがずれた場合でも、その位相を常に監視
しているため、位相がずれた場合はクロック分周回路２
４をリセットし再度分周タイミング合わせを実施するた
め、常に良好な復調制御を行うことが出来る。
調器は図１に示すように、クロック信号用ＶＣＸＯ１５
が出力するクロックの波形が、周波数飛びあるいは別の
周波数での発振の開始により、崩れた時に、Ｉｃｈ／Ｑ
ｃｈ用の各シリアルパラレル変換回路７、８の分周クロ
ックタイミングがずれた場合でも、その位相を常に監視
しているため、位相がずれた場合はクロック分周回路２
４をリセットし再度分周タイミング合わせを実施するた
め、常に良好な復調制御を行うことが出来る。
【００１４】本発明の準同期検波方式による復調器は、
図１に示すように復調器のＩＦ入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器３と、ローカル発振器３の出力信号を２分岐し、一方
の位相をπ／２シフトさせるπ／２移相器４と、ローカ
ル発振器３およびπ／２移相器４の出力とＩＦ入力端子
から入力された変調波を掛け合わせる乗算器１、２と、
乗算器１、２のアナログ信号出力をデジタル信号に変換
するＡ／Ｄコンバータ５、６と、Ａ／Ｄコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路７、８と、ＩｃｈとＱ
ｃｈの振幅差を補正する自動振幅補正回路（ＡＧＣ）９
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路１０と、ＩｃｈとＱｃｈ
それぞれのパラレル信号をシリアル信号に変換するパラ
レルシリアル変換回路１１と、クロック同期を取るため
に位相を検出するＣＬＫ位相検出回路１２と、位相検出
信号を積分し平滑化する積分回路（ＬＰＦ）１３と、平
滑化された多ビットのデジタル信号をアナログ制御信号
に変換するＤ／Ａコンバータ１４と、アナログ制御信号
によってクロック発振周波数を制御し送信クロックに同
期したクロックを出力するＶＣＸＯ１５と、各シリアル
パラレル変換回路７、８をリセットするリセット回路１
６によって構成される。
図１に示すように復調器のＩＦ入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器３と、ローカル発振器３の出力信号を２分岐し、一方
の位相をπ／２シフトさせるπ／２移相器４と、ローカ
ル発振器３およびπ／２移相器４の出力とＩＦ入力端子
から入力された変調波を掛け合わせる乗算器１、２と、
乗算器１、２のアナログ信号出力をデジタル信号に変換
するＡ／Ｄコンバータ５、６と、Ａ／Ｄコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路７、８と、ＩｃｈとＱ
ｃｈの振幅差を補正する自動振幅補正回路（ＡＧＣ）９
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路１０と、ＩｃｈとＱｃｈ
それぞれのパラレル信号をシリアル信号に変換するパラ
レルシリアル変換回路１１と、クロック同期を取るため
に位相を検出するＣＬＫ位相検出回路１２と、位相検出
信号を積分し平滑化する積分回路（ＬＰＦ）１３と、平
滑化された多ビットのデジタル信号をアナログ制御信号
に変換するＤ／Ａコンバータ１４と、アナログ制御信号
によってクロック発振周波数を制御し送信クロックに同
期したクロックを出力するＶＣＸＯ１５と、各シリアル
パラレル変換回路７、８をリセットするリセット回路１
６によって構成される。
【００１５】シリアルパラレル変換回路７、８は図２に
示すように、ラッチ回路２１ａ、２１ｂとラッチ回路２
１ｂのクロック信号用反転回路２３とクロック分周回路
２４とパラレル出力用のＦ／Ｆ回路２２ａ、２２ｂによ
って構成される。
示すように、ラッチ回路２１ａ、２１ｂとラッチ回路２
１ｂのクロック信号用反転回路２３とクロック分周回路
２４とパラレル出力用のＦ／Ｆ回路２２ａ、２２ｂによ
って構成される。
【００１６】リセット回路１６は図３に示すように、Ｉ
ｃｈ分周ＣＬＫとＱｃｈ分周ＣＬＫの位相を比較し一致
／不一致を判定する位相比較回路３１と、間欠リセット
回路３２と、論理積回路３４と、モジュールの電源が正
常に起動していることを監視する電源監視回路３３と、
論理積回路３５によって構成される。
ｃｈ分周ＣＬＫとＱｃｈ分周ＣＬＫの位相を比較し一致
／不一致を判定する位相比較回路３１と、間欠リセット
回路３２と、論理積回路３４と、モジュールの電源が正
常に起動していることを監視する電源監視回路３３と、
論理積回路３５によって構成される。
【００１７】本発明による準同期検波方式の復調器にお
いて、ＩＦ信号として入力される変調信号はＱＰＳＫ、
ＱＡＭ等の多値直交変調信号とする。また以下の説明に
おいては、それぞれの直交成分（チャネル）に関して、
一般的な表記であるＩｃｈ、Ｑｃｈという表記を用いて
説明する。
いて、ＩＦ信号として入力される変調信号はＱＰＳＫ、
ＱＡＭ等の多値直交変調信号とする。また以下の説明に
おいては、それぞれの直交成分（チャネル）に関して、
一般的な表記であるＩｃｈ、Ｑｃｈという表記を用いて
説明する。
【００１８】図１においてローカル発振器３は、ＩＦ入
力信号とほぼ同一周波数の発振器であり、このローカル
発振器３の出力信号を二分岐させ一方の信号をπ／２移
相器４によってπ/２位相させ、そのそれぞれをＩＦ入
力信号と乗算する事によって、Ｉｃｈ、Ｑｃｈの各信号
成分が得られる。これらは、Ａ／Ｄコンバータ５、６に
よって数ビットのデジタル信号列に変換されＩｃｈ１、
Ｑｃｈ１として出力される。一般的にオーバーサンプリ
ング方式を使用している準同期検波方式の場合は、Ａ／
Ｄコンバータ５、６の出力信号が非常に高速であるた
め、後段の処理を低速で実施可能にさせるために分周し
たクロックでサンプリングしパラレル処理を施してい
る。本発明では、各シリアルパラレル変換回路７、８に
て２分周しパラレル処理をしている。この分周位相はリ
セット回路１６によって制御される。ＡＧＣ７は、Ｉｃ
ｈ２およびＩｃｈ２’、Ｑｃｈ２およびＱｃｈ２’を入
力とし、Ｑｃｈ２の振幅にＩｃｈ２の振幅が一致するよ
うに制御を行う。本発明による復調器は、準同期検波を
行うため、Ｉｃｈ１、Ｑｃｈ１は送信機で出力された信
号が正しく復調された完全なベースバンド信号ではな
く、ＩＦ信号の搬送波周波数とローカル発振器３の周波
数差及び位相の差分が含まれている。搬送波同期回路１
０では周波数差および位相差を取り除き受信復調信号の
搬送波同期を取る。パラレルシリアル変換回路１１は低
速演算の為にパラレル信号に変換されたＩｃｈとＱｃｈ
それぞれのパラレルデジタル信号を演算処理しシリアル
信号に変換する。ＣＬＫ位相検出回路１２では、送信ク
ロック周波数に同期したクロック信号を再生するために
受信復調されたベースバンド信号から位相を検出をす
る。位相検出信号はクロック毎にサンプリングされ、Ｌ
ＰＦ１３で積分／平滑化される。Ｄ／Ａコンバータ１４
では平滑化された多ビットのデジタル制御信号をアナロ
グ制御信号に変換する。ＶＣＸＯ１５はアナログ制御信
号によって発振周波数を制御され、送信クロックに同期
したクロックを出力する。
力信号とほぼ同一周波数の発振器であり、このローカル
発振器３の出力信号を二分岐させ一方の信号をπ／２移
相器４によってπ/２位相させ、そのそれぞれをＩＦ入
力信号と乗算する事によって、Ｉｃｈ、Ｑｃｈの各信号
成分が得られる。これらは、Ａ／Ｄコンバータ５、６に
よって数ビットのデジタル信号列に変換されＩｃｈ１、
Ｑｃｈ１として出力される。一般的にオーバーサンプリ
ング方式を使用している準同期検波方式の場合は、Ａ／
Ｄコンバータ５、６の出力信号が非常に高速であるた
め、後段の処理を低速で実施可能にさせるために分周し
たクロックでサンプリングしパラレル処理を施してい
る。本発明では、各シリアルパラレル変換回路７、８に
て２分周しパラレル処理をしている。この分周位相はリ
セット回路１６によって制御される。ＡＧＣ７は、Ｉｃ
ｈ２およびＩｃｈ２’、Ｑｃｈ２およびＱｃｈ２’を入
力とし、Ｑｃｈ２の振幅にＩｃｈ２の振幅が一致するよ
うに制御を行う。本発明による復調器は、準同期検波を
行うため、Ｉｃｈ１、Ｑｃｈ１は送信機で出力された信
号が正しく復調された完全なベースバンド信号ではな
く、ＩＦ信号の搬送波周波数とローカル発振器３の周波
数差及び位相の差分が含まれている。搬送波同期回路１
０では周波数差および位相差を取り除き受信復調信号の
搬送波同期を取る。パラレルシリアル変換回路１１は低
速演算の為にパラレル信号に変換されたＩｃｈとＱｃｈ
それぞれのパラレルデジタル信号を演算処理しシリアル
信号に変換する。ＣＬＫ位相検出回路１２では、送信ク
ロック周波数に同期したクロック信号を再生するために
受信復調されたベースバンド信号から位相を検出をす
る。位相検出信号はクロック毎にサンプリングされ、Ｌ
ＰＦ１３で積分／平滑化される。Ｄ／Ａコンバータ１４
では平滑化された多ビットのデジタル制御信号をアナロ
グ制御信号に変換する。ＶＣＸＯ１５はアナログ制御信
号によって発振周波数を制御され、送信クロックに同期
したクロックを出力する。
【００１９】図２を参照すると、シリアルパラレル変換
回路７、８において、Ｆ／Ｆ回路２１ａは、数ビット幅
（Ａ／Ｄコンバータ５、６のビット幅）のＩ信号列又は
Ｑ信号列をクロックＣＬＫに同期させる。Ｆ／Ｆ回路２
１ｂは、Ｆ／Ｆ回路２１ａの出力を１クロック遅延させ
る。従って、Ｆ／Ｆ回路２２ａに供給されるＩ信号列又
はＱ信号列に比べて、Ｆ／Ｆ回路２２ｂに供給されるＩ
信号列又はＱ信号列は、１クロック遅延している。クロ
ック分周回路２４は、クロックＣＬＫを１／２に分周す
る。また、クロック分周回路２４は、リセット信号がＨ
ＩＧＨとなったときに、出力をリセットする。Ｆ／Ｆ回
路２２ａとＦＦ回路２２ｂは、クロック分周回路２４が
出力する分周されたクロックに、入力するＩ信号列又は
Ｑ信号列を同期させる。従って、Ｆ／Ｆ回路２２ａとＦ
Ｆ回路２２ｂからは、２クロックに１回更新されるＩ信
号列又はＱ信号列が２系列出力される。
回路７、８において、Ｆ／Ｆ回路２１ａは、数ビット幅
（Ａ／Ｄコンバータ５、６のビット幅）のＩ信号列又は
Ｑ信号列をクロックＣＬＫに同期させる。Ｆ／Ｆ回路２
１ｂは、Ｆ／Ｆ回路２１ａの出力を１クロック遅延させ
る。従って、Ｆ／Ｆ回路２２ａに供給されるＩ信号列又
はＱ信号列に比べて、Ｆ／Ｆ回路２２ｂに供給されるＩ
信号列又はＱ信号列は、１クロック遅延している。クロ
ック分周回路２４は、クロックＣＬＫを１／２に分周す
る。また、クロック分周回路２４は、リセット信号がＨ
ＩＧＨとなったときに、出力をリセットする。Ｆ／Ｆ回
路２２ａとＦＦ回路２２ｂは、クロック分周回路２４が
出力する分周されたクロックに、入力するＩ信号列又は
Ｑ信号列を同期させる。従って、Ｆ／Ｆ回路２２ａとＦ
Ｆ回路２２ｂからは、２クロックに１回更新されるＩ信
号列又はＱ信号列が２系列出力される。
【００２０】図３において、モジュールの電源が正常に
起動している場合のリセット回路１６の動作について説
明する。位相比較回路３１は、各シリアルパラレル変換
回路７、８によって分周されたクロック信号を入力と
し、その位相を比較し位相の一致／不一致を判定する。
まずＩｃｈ／Ｑｃｈ間の分周クロック位相が一致してい
る場合は、位相一致の論理レベル（本実施形態ではＬＯ
Ｗ）の位相不一致信号を出力する。位相不一致信号は、
間欠マスク信号発生回路３２が出力する間欠マスク信号
と論理積ゲート３４にて論理積演算される。位相不一致
信号の論理レベルが位相一致の論理レベルである場合に
は、間欠マスク信号の論理レベルがＨＩＧＨであっても
ＬＯＷであっても、論理積ゲート３４の出力信号である
臨時リセット信号の論理レベルは、臨時リセットをしな
い論理レベル（本実施形態ではＬＯＷ）である。従っ
て、この場合には、電源投入直後を除き、論理和ゲート
３５が出力するリセット信号の論理レベルは、リセット
をしないレベルである。
起動している場合のリセット回路１６の動作について説
明する。位相比較回路３１は、各シリアルパラレル変換
回路７、８によって分周されたクロック信号を入力と
し、その位相を比較し位相の一致／不一致を判定する。
まずＩｃｈ／Ｑｃｈ間の分周クロック位相が一致してい
る場合は、位相一致の論理レベル（本実施形態ではＬＯ
Ｗ）の位相不一致信号を出力する。位相不一致信号は、
間欠マスク信号発生回路３２が出力する間欠マスク信号
と論理積ゲート３４にて論理積演算される。位相不一致
信号の論理レベルが位相一致の論理レベルである場合に
は、間欠マスク信号の論理レベルがＨＩＧＨであっても
ＬＯＷであっても、論理積ゲート３４の出力信号である
臨時リセット信号の論理レベルは、臨時リセットをしな
い論理レベル（本実施形態ではＬＯＷ）である。従っ
て、この場合には、電源投入直後を除き、論理和ゲート
３５が出力するリセット信号の論理レベルは、リセット
をしないレベルである。
【００２１】電源監視回路３３は、装置電源投入後に各
設定電圧が正常に起動した後、一定時間遅れてリセット
信号を解除する。すなわち、電源監視回路３３は、装置
電源投入後に各設定電圧が正常に起動してから一定時間
経過後に論理レベルが電源投入リセットをする論理レベ
ル(本実施形態ではＨＩＧＨ）から電源投入リセットを
しないレベル(本実施形態ではＬＯＷ）に変化する信号
を出力する。従って、電源安定後は、電源監視回路３３
の出力信号のレベルがＬＯＷであるので、論理積ゲート
３４の出力信号のレベルがＬＯＷである限り、論理和ゲ
ート３５からはリセットをしない論理レベルのリセット
信号が出力されており、安定した分周動作が続けられ
る。
設定電圧が正常に起動した後、一定時間遅れてリセット
信号を解除する。すなわち、電源監視回路３３は、装置
電源投入後に各設定電圧が正常に起動してから一定時間
経過後に論理レベルが電源投入リセットをする論理レベ
ル(本実施形態ではＨＩＧＨ）から電源投入リセットを
しないレベル(本実施形態ではＬＯＷ）に変化する信号
を出力する。従って、電源安定後は、電源監視回路３３
の出力信号のレベルがＬＯＷであるので、論理積ゲート
３４の出力信号のレベルがＬＯＷである限り、論理和ゲ
ート３５からはリセットをしない論理レベルのリセット
信号が出力されており、安定した分周動作が続けられ
る。
【００２２】次に、図４を参照して、Ｉｃｈ／Ｑｃｈ間
の分周クロック位相が不一致である場合の動作について
説明する。クロック源であるＶＣＸＯ１５は、制御信号
としてある特定の周波数成分が基準以上のレベルで入力
された場合に、周波数飛び、あるいは別の周波数での発
振を始めることがある。このときクロック波形が瞬間的
に崩れ、Ｉｃｈ／Ｑｃｈ間のデバイスの特性の個体差ま
たはプリント板のパターン引き回しによる遅延時間差等
の影響によりｃｈ間で分周位相がずれる可能性がある。
Ｉｃｈ／Ｑｃｈ間の分周位相が不一致となった場合は、
位相比較回路３１が出力する位相不一致信号の論理レベ
ルが位相不一致を示す論理レベル（本実施形態ではＨＩ
ＧＨ）となる。この位相不一致信号でクロック分周回路
２４を直接リセットすると、クロック分周回路２４が常
にリセット状態となり復旧できなくなるため、時々リセ
ット状態を強制的に解除する必要がある。図４に示すよ
うに、間欠マスク信号発生回路３２は、イネーブルレベ
ル（本実施形態ではＨＩＧＨ）とディスエーブルレベル
（本実施形態ではＬＯＷ）を所定の間隔で交互に繰り返
す間欠マスク信号を出力する。例えば、間欠マスク信号
の周期は数マイクロ秒であり、間欠マスク信号がイネー
ブルレベルである各時間は数ナノ秒（１クロック時間）
である。従って、図４に示すように、位相不一致信号が
位相不一致レベルである時間が、間欠マスク信号の周期
以上とならない範囲で、長くても、臨時リセット信号の
論理レベルがリセットレベル（本実施形態ではＨＩＧ
Ｈ）となる時間は、間欠マスク信号の論理レベルがイネ
ーブルレベルとなる各時間に制限される。従って、クロ
ック分周回路２４がリセットされ続けることを防止する
ことができる。電源が正常に立ち上がっているものとす
ると、電源監視回路３３が出力する電源投入リセット信
号の論理レベルは、電源投入リセットをしないレベル
（本実施形態ではＬＯＷ）であるので、臨時リセット信
号の論理レベルが、論理和ゲート３５が出力するリセッ
ト信号の論理レベルとなる。リセット信号によりリセッ
トされた各クロック分周回路２４は、リセット解除と同
時に分周動作を開始しＩ／Ｑ各チャンネルが同じタイミ
ングで動作を開始するようになる。その結果、位相比較
回路３１での位相比較結果は、位相が一致するためリセ
ット回路１６が出力するリセット信号のレベルは再度リ
セットをするレベル（本実施形態ではＨＩＧＨ）にはな
らず、位相ずれが復旧した状態で動作が継続される。
の分周クロック位相が不一致である場合の動作について
説明する。クロック源であるＶＣＸＯ１５は、制御信号
としてある特定の周波数成分が基準以上のレベルで入力
された場合に、周波数飛び、あるいは別の周波数での発
振を始めることがある。このときクロック波形が瞬間的
に崩れ、Ｉｃｈ／Ｑｃｈ間のデバイスの特性の個体差ま
たはプリント板のパターン引き回しによる遅延時間差等
の影響によりｃｈ間で分周位相がずれる可能性がある。
Ｉｃｈ／Ｑｃｈ間の分周位相が不一致となった場合は、
位相比較回路３１が出力する位相不一致信号の論理レベ
ルが位相不一致を示す論理レベル（本実施形態ではＨＩ
ＧＨ）となる。この位相不一致信号でクロック分周回路
２４を直接リセットすると、クロック分周回路２４が常
にリセット状態となり復旧できなくなるため、時々リセ
ット状態を強制的に解除する必要がある。図４に示すよ
うに、間欠マスク信号発生回路３２は、イネーブルレベ
ル（本実施形態ではＨＩＧＨ）とディスエーブルレベル
（本実施形態ではＬＯＷ）を所定の間隔で交互に繰り返
す間欠マスク信号を出力する。例えば、間欠マスク信号
の周期は数マイクロ秒であり、間欠マスク信号がイネー
ブルレベルである各時間は数ナノ秒（１クロック時間）
である。従って、図４に示すように、位相不一致信号が
位相不一致レベルである時間が、間欠マスク信号の周期
以上とならない範囲で、長くても、臨時リセット信号の
論理レベルがリセットレベル（本実施形態ではＨＩＧ
Ｈ）となる時間は、間欠マスク信号の論理レベルがイネ
ーブルレベルとなる各時間に制限される。従って、クロ
ック分周回路２４がリセットされ続けることを防止する
ことができる。電源が正常に立ち上がっているものとす
ると、電源監視回路３３が出力する電源投入リセット信
号の論理レベルは、電源投入リセットをしないレベル
（本実施形態ではＬＯＷ）であるので、臨時リセット信
号の論理レベルが、論理和ゲート３５が出力するリセッ
ト信号の論理レベルとなる。リセット信号によりリセッ
トされた各クロック分周回路２４は、リセット解除と同
時に分周動作を開始しＩ／Ｑ各チャンネルが同じタイミ
ングで動作を開始するようになる。その結果、位相比較
回路３１での位相比較結果は、位相が一致するためリセ
ット回路１６が出力するリセット信号のレベルは再度リ
セットをするレベル（本実施形態ではＨＩＧＨ）にはな
らず、位相ずれが復旧した状態で動作が継続される。
【００２３】また、リセット回路１６の構成を図５に示
すようにしても、リセット回路１６の構成を図３に示す
ようにした場合と同様な効果を得ることができる。
すようにしても、リセット回路１６の構成を図３に示す
ようにした場合と同様な効果を得ることができる。
【００２４】図５に示すリセット回路は、間欠マスク信
号発生回路３２及び論理積ゲート３４の代わりに立ち上
がり検出回路３６を備えるが、他の部分は、図３に示す
リセット回路１６と同一である。
号発生回路３２及び論理積ゲート３４の代わりに立ち上
がり検出回路３６を備えるが、他の部分は、図３に示す
リセット回路１６と同一である。
【００２５】図５に示すリセット回路１６のＩチャンネ
ルとＱチャンネルのクロック分周回路２４の分周位相不
一致が発生した場合の動作を示す図６を参照すると、位
相不一致信号の論理レベルが位相一致を示す論理レベル
から位相不一致を示す論理レベルに変化してから最初の
クロックとその次のクロックの間で論理レベルがＨＩＧ
Ｈとなる臨時リセット信号を立ち上がり検出回路３６は
生成する。図５に示すリセット回路１６の他の動作は、
図３に示すリセット回路１６と同様であるので、その説
明は省略する。
ルとＱチャンネルのクロック分周回路２４の分周位相不
一致が発生した場合の動作を示す図６を参照すると、位
相不一致信号の論理レベルが位相一致を示す論理レベル
から位相不一致を示す論理レベルに変化してから最初の
クロックとその次のクロックの間で論理レベルがＨＩＧ
Ｈとなる臨時リセット信号を立ち上がり検出回路３６は
生成する。図５に示すリセット回路１６の他の動作は、
図３に示すリセット回路１６と同様であるので、その説
明は省略する。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ＱＰＳＫやＱＡＭ等の多値直交変調において、クロック
源であるＶＣＸＯ１５に制御信号としてある特定の周波
数成分が基準以上のレベルで入力された場合に、ＶＣＸ
Ｏが周波数飛びあるいは別の周波数での発振を始め波形
が崩れた時に、Ｉｃｈ、Ｑｃｈ間の各シリアルパラレル
変換回路７、８の分周クロックタイミングがずれる場合
がある。これまでは装置電源投入時に各シリアルパラレ
ル変換回路７、８間の分周タイミングを一致させた後
は、分周タイミングがずれることを想定していなかった
ためモジュール電源再投入以外では復旧させることが出
来なかった。本発明の準同期検波方式による復調器で
は、各シリアルパラレル変換回路７、８の出力ＣＬＫの
位相比較を実施し、位相がずれた場合に各シリアルパラ
レル変換回路７、８のクロック分周回路２４をリセット
することで、自動的に分周タイミングを復旧させること
が可能となった。
ＱＰＳＫやＱＡＭ等の多値直交変調において、クロック
源であるＶＣＸＯ１５に制御信号としてある特定の周波
数成分が基準以上のレベルで入力された場合に、ＶＣＸ
Ｏが周波数飛びあるいは別の周波数での発振を始め波形
が崩れた時に、Ｉｃｈ、Ｑｃｈ間の各シリアルパラレル
変換回路７、８の分周クロックタイミングがずれる場合
がある。これまでは装置電源投入時に各シリアルパラレ
ル変換回路７、８間の分周タイミングを一致させた後
は、分周タイミングがずれることを想定していなかった
ためモジュール電源再投入以外では復旧させることが出
来なかった。本発明の準同期検波方式による復調器で
は、各シリアルパラレル変換回路７、８の出力ＣＬＫの
位相比較を実施し、位相がずれた場合に各シリアルパラ
レル変換回路７、８のクロック分周回路２４をリセット
することで、自動的に分周タイミングを復旧させること
が可能となった。
【図１】本発明の実施形態による準同期検波方式による
復調器の構成を示すブロック図である。
復調器の構成を示すブロック図である。
【図２】本発明の実施形態による、図１に示すシリアル
パラレル変換回路の構成例を示すブロック図である。
パラレル変換回路の構成例を示すブロック図である。
【図３】本発明の実施形態による、図１に示すリセット
回路の構成例を示すブロック図である。
回路の構成例を示すブロック図である。
【図４】図３に示すリセット回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図５】本発明の実施形態による、図１に示すリセット
回路の他の構成例を示すブロック図である。
回路の他の構成例を示すブロック図である。
【図６】図５に示すリセット回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図７】従来例による準同期検波方式による復調器の構
成を示すブロック図である。
成を示すブロック図である。
【図８】従来例による、図７に示すリセット回路の構成
を示すブロック図である。
を示すブロック図である。
１、２ 乗算器
３ ローカル発振器
４ π／２移相器
５、６ Ａ／Ｄコンバータ
７、８ シリアルパラレル変換回路
９ ＡＧＣ（自動ゲイン調整回路）
１０ 搬送波同期回路
１１ パラレルシリアル変換回路
１２ クロック位相検出回路
１３ ＬＰＦ（低域通過フィルタ）
１４ Ｄ／Ａコンバータ
１５ ＶＣＸＯ（電圧制御水晶発振器）
Claims (6)
- 【請求項１】 受信信号のＩ成分とＱ成分をそれぞれＩ
成分のためのシリアル／パラレル変換手段及びＱ成分の
ためのシリアル／パラレル変換手段によりシリアル／パ
ラレル変換して処理をする準同期検波方式による復調器
において、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が不一致であることを検出する検出手段と、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が不一致であることが前記検出手段により検
出されたならば、前記Ｉ成分のためのシリアル／パラレ
ル変換手段が行うシリアル／パラレル変換の位相及び前
記Ｑ成分のためのシリアル／パラレル変換手段の行うシ
リアル／パラレル変換の位相を同時にリセットするリセ
ット手段と、 を備えることを特徴とする準同期検波方式による復調
器。 - 【請求項２】 請求項１に記載の準同期検波方式による
復調器において、 前記リセット手段は、 間欠的にイネーブルレベルとなる間欠マスク信号を生成
する間欠マスク信号発生手段と、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号を前記間欠マスク信号によりマスクする論理ゲー
トと、 を備え、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が不一致であることを前記検出手段の出力が
示しているときであって、且つ、前記間欠マスク信号が
イネーブルレベルであるときに前記Ｉ成分のためのシリ
アル／パラレル変換手段が行うシリアル／パラレル変換
の位相及び前記Ｑ成分のためのシリアル／パラレル変換
手段が行うシリアル／パラレル変換の位相を同時にリセ
ットすることを特徴とする準同期検波方式による復調
器。 - 【請求項３】 請求項１に記載の準同期検波方式による
復調器において、 前記リセット手段は、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号の論理レベルが一致を示す論理レベルから不一致
を示す論理レベルに変化したときに、その変化を示す信
号を生成する手段を備え、 前記Ｉ成分のためのシリアル／パラレル変換手段が行う
シリアル／パラレル変換の位相及び前記Ｑ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号の論理レベルが一致を示す論理レベルから不一致
を示す論理レベルに変化したときに前記Ｉ成分のための
シリアル／パラレル変換手段が行うシリアル／パラレル
変換の位相及び前記Ｑ成分のためのシリアル／パラレル
変換手段が行うシリアル／パラレル変換の位相を同時に
リセットすることを特徴とする準同期検波方式による復
調器。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
準同期検波方式による復調器において、 前記Ｉ成分のためのシリアル／パラレル変換手段及び前
記Ｑ成分のためのシリアル／パラレル変換手段は、共
に、 入力信号をクロック同期させる第１のフリップフロップ
回路と、 前記第１のフリップフロップ回路の出力を１クロック遅
延させる第２のフリップフロップ回路と、 前記クロックを分周する分周回路と、 前記第１のフリップフロップ回路の出力及び前記第２の
フリップフロップ回路の出力を分周された前記クロック
に同期させる第３及び第４のフリップフロックと、 を備え、 前記分周回路の出力がリセットされることにより、当該
シリアル／パラレル変換手段がリセットされることを特
徴とする準同期検波方式による復調器。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
準同期検波方式による復調器において、 受信信号に受信信号の搬送波に周波数が近いローカル発
振信号を掛けることにより前記Ｉ成分を得る第１の掛算
手段と、 前記受信信号に前記ローカル発振信号と周波数が同一で
位相がπ／２ずれた信号を掛けることにより前記Ｑ成分
を得る第１の掛算手段と、 前記Ｉ成分をＡ／Ｄ変換する第１のＡ／Ｄ変換手段と、 前記Ｑ成分をＡ／Ｄ変換する第２のＡ／Ｄ変換手段と、 を備え、 前記Ｉ成分のためのシリアル／パラレル変換手段は、Ａ
／Ｄ変換された前記Ｉ成分をシリアル／パラレル変換
し、前記Ｑ成分のためのシリアル／パラレル変換手段
は、Ａ／Ｄ変換された前記Ｑ成分をシリアル／パラレル
変換することを特徴とする準同期検波方式による復調
器。 - 【請求項６】 請求項５に記載の準同期検波方式による
復調器において、 前記Ｉ成分のためのシリアル／パラレル変換手段の出力
のレベルと前記Ｑ成分のためのシリアル／パラレル変換
手段の出力のレベルの差を補正する自動振幅補正手段
と、 前記自動振幅補正手段の出力を入力し、前記搬送波の周
波数と前記ローカル発振信号の周波数のずれが補正され
た前記Ｉ成分と前記Ｑ成分を出力する搬送波同期手段
と、 前記搬送波同期手段の出力をパラレル／シリアル変換す
るパラレル／シリアル変換手段と、 前記搬送波同期手段の出力からクロックの位相を検出す
るクロック位相検出手段と、 前記クロック位相検出手段が出力する位相検出信号を積
分する低域通過フィルタと、 前記低域通過フィルタの出力をＤ／Ａ変換するＤ／Ａ変
換手段と、 前記Ｄ／Ａ変換手段の出力により周波数が制御される発
振信号を生成する電圧制御発振手段と、 を備え、 前記第１及び第２のＡ／Ｄ変換手段、前記パラレル／シ
リアル変換手段、前記クロック位相検出手段、前記低域
通過フィルタ並びに前記Ｄ／Ａ変換手段は、前記電圧制
御発振手段が出力する前記発振信号をクロックとして用
いることを特徴とする準同期検波方式による復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332790A JP3503745B2 (ja) | 2001-10-30 | 2001-10-30 | 準同期検波方式による復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332790A JP3503745B2 (ja) | 2001-10-30 | 2001-10-30 | 準同期検波方式による復調器 |
Publications (2)
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|---|---|
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|---|---|---|---|
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2001
- 2001-10-30 JP JP2001332790A patent/JP3503745B2/ja not_active Expired - Fee Related
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