JP3503745B2 - 準同期検波方式による復調器 - Google Patents
準同期検波方式による復調器Info
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- JP3503745B2 JP3503745B2 JP2001332790A JP2001332790A JP3503745B2 JP 3503745 B2 JP3503745 B2 JP 3503745B2 JP 2001332790 A JP2001332790 A JP 2001332790A JP 2001332790 A JP2001332790 A JP 2001332790A JP 3503745 B2 JP3503745 B2 JP 3503745B2
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Description
よる復調器に関し、特に、周波数変換された受信信号を
シリアルパラレル変換してから並列処理を行う準同期検
波方式による復調器に関する。
図7に示すように復調器のIF入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器3と、ローカル発振器3の出力信号を2分岐し、一方
の位相をπ/2シフトさせるπ/2移相器4と、ローカ
ル発振器3およびπ/2移相器4の出力とIF入力端子
から入力された変調波を掛け合わせる乗算器1、2と、
乗算器1、2のアナログ信号出力をデジタル信号に変換
するA/Dコンバータ5、6と、A/Dコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路7、8と、IchとQ
chの振幅差を補正する自動振幅補正回路(AGC)9
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路10と、I(In-phase)c
hとQ(Quadrature)chそれぞれのパラレル信号をシリ
アル信号に変換するパラレルシリアル変換回路11と、
クロック同期を取るために位相を検出するCLK位相検
出回路12と、位相検出信号を積分し平滑化するLPF
13と、平滑化された多ビットのデジタル信号をアナロ
グ制御信号に変換するD/Aコンバータ14と、アナロ
グ制御信号によってクロック発振周波数を制御し送信ク
ロックに同期したクロックを出力するVCXO15と、
各シリアルパラレル変換回路7、8をリセットするリセ
ット回路40によって構成される。
源が正常に起動していることを監視する電源監視回路3
3を備える。
回路の動作について説明する。従来より準同期検波によ
る復調器のA/Dコンバータ5、6の出力信号部は、高
速/多ビットの信号列であるため安価に使用できるデバ
イスが無く、その対策としてクロックを分周しパラレル
処理することがあった。但し分周回路が複数存在する場
合は、分周回路間の位相の不確定性が存在する為、分周
回路の間で分周位相を一致させる為の回路を持つ。一般
に電源投入にのみ分周位相を合わせれば、その後位相が
ずれることは無いので、従来は電源監視回路33によ
り、モジュールの電源が投入され安定した後、リセット
制御を解除しクロックの分周を開始させていた。これま
でのシステムでは電源投入時に各シリアルパラレル変換
回路7、8間の分周位相を一致させた後は、分周位相が
ずれることを想定していなかった。
発振周波数制御端子に、発振器が持つ固有のスプリアス
成分と等しい周波数成分の制御信号が入力された場合
に、VCXOが短時間の発振停止または発振周波数飛び
を発生させる場合がある。このときに、各シリアルパラ
レル変換回路7、8間の分周タイミングがずれてしま
い、その後電源を再投入し分周回路24にリセットをか
けない限り正しく復調できないという問題点があった。
ものであり、動作時にVCXOの発生するクロックが瞬
断したり周波数飛びした場合においても、複数のシリア
ルパラレル変換回路の間での分周位相のずれを即座に直
すことが可能な準同期検波方式による復調器を提供する
ことを目的とする。
号のI成分とQ成分をそれぞれI成分のためのシリアル
/パラレル変換手段及びQ成分のためのシリアル/パラ
レル変換手段によりシリアル/パラレル変換して処理を
する準同期検波方式による復調器において、前記I成分
のためのシリアル/パラレル変換手段が行うシリアル/
パラレル変換の位相及び前記Q成分のためのシリアル/
パラレル変換手段が行うシリアル/パラレル変換の位相
が不一致であることを検出する検出手段と、前記I成分
のためのシリアル/パラレル変換手段が行うシリアル/
パラレル変換の位相及び前記Q成分のためのシリアル/
パラレル変換手段が行うシリアル/パラレル変換の位相
が不一致であることが前記検出手段により検出されたな
らば、前記I成分のためのシリアル/パラレル変換手段
が行うシリアル/パラレル変換の位相及び前記Q成分の
ためのシリアル/パラレル変換手段の行うシリアル/パ
ラレル変換の位相を同時にリセットするリセット手段
と、を備えることを特徴とする準同期検波方式による復
調器が提供される。
て、前記リセット手段は、間欠的にイネーブルレベルと
なる間欠マスク信号を生成する間欠マスク信号発生手段
と、前記I成分のためのシリアル/パラレル変換手段が
行うシリアル/パラレル変換の位相及び前記Q成分のた
めのシリアル/パラレル変換手段が行うシリアル/パラ
レル変換の位相が一致するか否かを示す、前記検出手段
の出力信号を前記間欠マスク信号によりマスクする論理
ゲートと、を備え、前記I成分のためのシリアル/パラ
レル変換手段が行うシリアル/パラレル変換の位相及び
前記Q成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相が不一致であることを前
記検出手段の出力が示しているときであって、且つ、前
記間欠マスク信号がイネーブルレベルであるときに前記
I成分のためのシリアル/パラレル変換手段が行うシリ
アル/パラレル変換の位相及び前記Q成分のためのシリ
アル/パラレル変換手段が行うシリアル/パラレル変換
の位相を同時にリセットしてもよい。
て、前記リセット手段は、前記I成分のためのシリアル
/パラレル変換手段が行うシリアル/パラレル変換の位
相及び前記Q成分のためのシリアル/パラレル変換手段
が行うシリアル/パラレル変換の位相が一致するか否か
を示す、前記検出手段の出力信号の論理レベルが一致を
示す論理レベルから不一致を示す論理レベルに変化した
ときに、その変化を示す信号を生成する手段を備え、前
記I成分のためのシリアル/パラレル変換手段が行うシ
リアル/パラレル変換の位相及び前記Q成分のためのシ
リアル/パラレル変換手段が行うシリアル/パラレル変
換の位相が一致するか否かを示す、前記検出手段の出力
信号の論理レベルが一致を示す論理レベルから不一致を
示す論理レベルに変化したときに前記I成分のためのシ
リアル/パラレル変換手段が行うシリアル/パラレル変
換の位相及び前記Q成分のためのシリアル/パラレル変
換手段が行うシリアル/パラレル変換の位相を同時にリ
セットしてもよい。
て、前記I成分のためのシリアル/パラレル変換手段及
び前記Q成分のためのシリアル/パラレル変換手段は、
共に、入力信号をクロック同期させる第1のフリップフ
ロップ回路と、前記第1のフリップフロップ回路の出力
を1クロック遅延させる第2のフリップフロップ回路
と、前記クロックを分周する分周回路と、前記第1のフ
リップフロップ回路の出力及び前記第2のフリップフロ
ップ回路の出力を分周された前記クロックに同期させる
第3及び第4のフリップフロックと、を備え、前記分周
回路の出力がリセットされることにより、当該シリアル
/パラレル変換手段がリセットされてもよい。
信信号に受信信号の搬送波に周波数が近いローカル発振
信号を掛けることにより前記I成分を得る第1の掛算手
段と、前記受信信号に前記ローカル発振信号と周波数が
同一で位相がπ/2ずれた信号を掛けることにより前記
Q成分を得る第1の掛算手段と、前記I成分をA/D変
換する第1のA/D変換手段と、前記Q成分をA/D変
換する第2のA/D変換手段と、を備え、前記I成分の
ためのシリアル/パラレル変換手段は、A/D変換され
た前記I成分をシリアル/パラレル変換し、前記Q成分
のためのシリアル/パラレル変換手段は、A/D変換さ
れた前記Q成分をシリアル/パラレル変換してもよい。
記I成分のためのシリアル/パラレル変換手段の出力の
レベルと前記Q成分のためのシリアル/パラレル変換手
段の出力のレベルの差を補正する自動振幅補正手段と、
前記自動振幅補正手段の出力を入力し、前記搬送波の周
波数と前記ローカル発振信号の周波数のずれが補正され
た前記I成分と前記Q成分を出力する搬送波同期手段
と、前記搬送波同期手段の出力をパラレル/シリアル変
換するパラレル/シリアル変換手段と、前記搬送波同期
手段の出力からクロックの位相を検出するクロック位相
検出手段と、前記クロック位相検出手段が出力する位相
検出信号を積分する低域通過フィルタと、前記低域通過
フィルタの出力をD/A変換するD/A変換手段と、前
記D/A変換手段の出力により周波数が制御される発振
信号を生成する電圧制御発振手段と、を備え、前記第1
及び第2のA/D変換手段、前記パラレル/シリアル変
換手段、前記クロック位相検出手段、前記低域通過フィ
ルタ並びに前記D/A変換手段は、前記電圧制御発振手
段が出力する前記発振信号をクロックとして用いてもよ
い。
調器は図1に示すように、クロック信号用VCXO15
が出力するクロックの波形が、周波数飛びあるいは別の
周波数での発振の開始により、崩れた時に、Ich/Q
ch用の各シリアルパラレル変換回路7、8の分周クロ
ックタイミングがずれた場合でも、その位相を常に監視
しているため、位相がずれた場合はクロック分周回路2
4をリセットし再度分周タイミング合わせを実施するた
め、常に良好な復調制御を行うことが出来る。
図1に示すように復調器のIF入力端子に入力される変
調信号の搬送波とほぼ同一の周波数を持つローカル発振
器3と、ローカル発振器3の出力信号を2分岐し、一方
の位相をπ/2シフトさせるπ/2移相器4と、ローカ
ル発振器3およびπ/2移相器4の出力とIF入力端子
から入力された変調波を掛け合わせる乗算器1、2と、
乗算器1、2のアナログ信号出力をデジタル信号に変換
するA/Dコンバータ5、6と、A/Dコンバータの出
力信号が高速であるため後段の処理を低速で実施可能に
させるシリアルパラレル変換回路7、8と、IchとQ
chの振幅差を補正する自動振幅補正回路(AGC)9
と、搬送波周波数とローカル発振器の周波数とのずれを
補正するための搬送波同期回路10と、IchとQch
それぞれのパラレル信号をシリアル信号に変換するパラ
レルシリアル変換回路11と、クロック同期を取るため
に位相を検出するCLK位相検出回路12と、位相検出
信号を積分し平滑化する積分回路(LPF)13と、平
滑化された多ビットのデジタル信号をアナログ制御信号
に変換するD/Aコンバータ14と、アナログ制御信号
によってクロック発振周波数を制御し送信クロックに同
期したクロックを出力するVCXO15と、各シリアル
パラレル変換回路7、8をリセットするリセット回路1
6によって構成される。
示すように、ラッチ回路21a、21bとラッチ回路2
1bのクロック信号用反転回路23とクロック分周回路
24とパラレル出力用のF/F回路22a、22bによ
って構成される。
ch分周CLKとQch分周CLKの位相を比較し一致
/不一致を判定する位相比較回路31と、間欠リセット
回路32と、論理積回路34と、モジュールの電源が正
常に起動していることを監視する電源監視回路33と、
論理積回路35によって構成される。
いて、IF信号として入力される変調信号はQPSK、
QAM等の多値直交変調信号とする。また以下の説明に
おいては、それぞれの直交成分(チャネル)に関して、
一般的な表記であるIch、Qchという表記を用いて
説明する。
力信号とほぼ同一周波数の発振器であり、このローカル
発振器3の出力信号を二分岐させ一方の信号をπ/2移
相器4によってπ/2位相させ、そのそれぞれをIF入
力信号と乗算する事によって、Ich、Qchの各信号
成分が得られる。これらは、A/Dコンバータ5、6に
よって数ビットのデジタル信号列に変換されIch1、
Qch1として出力される。一般的にオーバーサンプリ
ング方式を使用している準同期検波方式の場合は、A/
Dコンバータ5、6の出力信号が非常に高速であるた
め、後段の処理を低速で実施可能にさせるために分周し
たクロックでサンプリングしパラレル処理を施してい
る。本発明では、各シリアルパラレル変換回路7、8に
て2分周しパラレル処理をしている。この分周位相はリ
セット回路16によって制御される。AGC7は、Ic
h2およびIch2’、Qch2およびQch2’を入
力とし、Qch2の振幅にIch2の振幅が一致するよ
うに制御を行う。本発明による復調器は、準同期検波を
行うため、Ich1、Qch1は送信機で出力された信
号が正しく復調された完全なベースバンド信号ではな
く、IF信号の搬送波周波数とローカル発振器3の周波
数差及び位相の差分が含まれている。搬送波同期回路1
0では周波数差および位相差を取り除き受信復調信号の
搬送波同期を取る。パラレルシリアル変換回路11は低
速演算の為にパラレル信号に変換されたIchとQch
それぞれのパラレルデジタル信号を演算処理しシリアル
信号に変換する。CLK位相検出回路12では、送信ク
ロック周波数に同期したクロック信号を再生するために
受信復調されたベースバンド信号から位相を検出をす
る。位相検出信号はクロック毎にサンプリングされ、L
PF13で積分/平滑化される。D/Aコンバータ14
では平滑化された多ビットのデジタル制御信号をアナロ
グ制御信号に変換する。VCXO15はアナログ制御信
号によって発振周波数を制御され、送信クロックに同期
したクロックを出力する。
回路7、8において、F/F回路21aは、数ビット幅
(A/Dコンバータ5、6のビット幅)のI信号列又は
Q信号列をクロックCLKに同期させる。F/F回路2
1bは、F/F回路21aの出力を1クロック遅延させ
る。従って、F/F回路22aに供給されるI信号列又
はQ信号列に比べて、F/F回路22bに供給されるI
信号列又はQ信号列は、1クロック遅延している。クロ
ック分周回路24は、クロックCLKを1/2に分周す
る。また、クロック分周回路24は、リセット信号がH
IGHとなったときに、出力をリセットする。F/F回
路22aとFF回路22bは、クロック分周回路24が
出力する分周されたクロックに、入力するI信号列又は
Q信号列を同期させる。従って、F/F回路22aとF
F回路22bからは、2クロックに1回更新されるI信
号列又はQ信号列が2系列出力される。
起動している場合のリセット回路16の動作について説
明する。位相比較回路31は、各シリアルパラレル変換
回路7、8によって分周されたクロック信号を入力と
し、その位相を比較し位相の一致/不一致を判定する。
まずIch/Qch間の分周クロック位相が一致してい
る場合は、位相一致の論理レベル(本実施形態ではLO
W)の位相不一致信号を出力する。位相不一致信号は、
間欠マスク信号発生回路32が出力する間欠マスク信号
と論理積ゲート34にて論理積演算される。位相不一致
信号の論理レベルが位相一致の論理レベルである場合に
は、間欠マスク信号の論理レベルがHIGHであっても
LOWであっても、論理積ゲート34の出力信号である
臨時リセット信号の論理レベルは、臨時リセットをしな
い論理レベル(本実施形態ではLOW)である。従っ
て、この場合には、電源投入直後を除き、論理和ゲート
35が出力するリセット信号の論理レベルは、リセット
をしないレベルである。
設定電圧が正常に起動した後、一定時間遅れてリセット
信号を解除する。すなわち、電源監視回路33は、装置
電源投入後に各設定電圧が正常に起動してから一定時間
経過後に論理レベルが電源投入リセットをする論理レベ
ル(本実施形態ではHIGH)から電源投入リセットを
しないレベル(本実施形態ではLOW)に変化する信号
を出力する。従って、電源安定後は、電源監視回路33
の出力信号のレベルがLOWであるので、論理積ゲート
34の出力信号のレベルがLOWである限り、論理和ゲ
ート35からはリセットをしない論理レベルのリセット
信号が出力されており、安定した分周動作が続けられ
る。
の分周クロック位相が不一致である場合の動作について
説明する。クロック源であるVCXO15は、制御信号
としてある特定の周波数成分が基準以上のレベルで入力
された場合に、周波数飛び、あるいは別の周波数での発
振を始めることがある。このときクロック波形が瞬間的
に崩れ、Ich/Qch間のデバイスの特性の個体差ま
たはプリント板のパターン引き回しによる遅延時間差等
の影響によりch間で分周位相がずれる可能性がある。
Ich/Qch間の分周位相が不一致となった場合は、
位相比較回路31が出力する位相不一致信号の論理レベ
ルが位相不一致を示す論理レベル(本実施形態ではHI
GH)となる。この位相不一致信号でクロック分周回路
24を直接リセットすると、クロック分周回路24が常
にリセット状態となり復旧できなくなるため、時々リセ
ット状態を強制的に解除する必要がある。図4に示すよ
うに、間欠マスク信号発生回路32は、イネーブルレベ
ル(本実施形態ではHIGH)とディスエーブルレベル
(本実施形態ではLOW)を所定の間隔で交互に繰り返
す間欠マスク信号を出力する。例えば、間欠マスク信号
の周期は数マイクロ秒であり、間欠マスク信号がイネー
ブルレベルである各時間は数ナノ秒(1クロック時間)
である。従って、図4に示すように、位相不一致信号が
位相不一致レベルである時間が、間欠マスク信号の周期
以上とならない範囲で、長くても、臨時リセット信号の
論理レベルがリセットレベル(本実施形態ではHIG
H)となる時間は、間欠マスク信号の論理レベルがイネ
ーブルレベルとなる各時間に制限される。従って、クロ
ック分周回路24がリセットされ続けることを防止する
ことができる。電源が正常に立ち上がっているものとす
ると、電源監視回路33が出力する電源投入リセット信
号の論理レベルは、電源投入リセットをしないレベル
(本実施形態ではLOW)であるので、臨時リセット信
号の論理レベルが、論理和ゲート35が出力するリセッ
ト信号の論理レベルとなる。リセット信号によりリセッ
トされた各クロック分周回路24は、リセット解除と同
時に分周動作を開始しI/Q各チャンネルが同じタイミ
ングで動作を開始するようになる。その結果、位相比較
回路31での位相比較結果は、位相が一致するためリセ
ット回路16が出力するリセット信号のレベルは再度リ
セットをするレベル(本実施形態ではHIGH)にはな
らず、位相ずれが復旧した状態で動作が継続される。
すようにしても、リセット回路16の構成を図3に示す
ようにした場合と同様な効果を得ることができる。
号発生回路32及び論理積ゲート34の代わりに立ち上
がり検出回路36を備えるが、他の部分は、図3に示す
リセット回路16と同一である。
ルとQチャンネルのクロック分周回路24の分周位相不
一致が発生した場合の動作を示す図6を参照すると、位
相不一致信号の論理レベルが位相一致を示す論理レベル
から位相不一致を示す論理レベルに変化してから最初の
クロックとその次のクロックの間で論理レベルがHIG
Hとなる臨時リセット信号を立ち上がり検出回路36は
生成する。図5に示すリセット回路16の他の動作は、
図3に示すリセット回路16と同様であるので、その説
明は省略する。
QPSKやQAM等の多値直交変調において、クロック
源であるVCXO15に制御信号としてある特定の周波
数成分が基準以上のレベルで入力された場合に、VCX
Oが周波数飛びあるいは別の周波数での発振を始め波形
が崩れた時に、Ich、Qch間の各シリアルパラレル
変換回路7、8の分周クロックタイミングがずれる場合
がある。これまでは装置電源投入時に各シリアルパラレ
ル変換回路7、8間の分周タイミングを一致させた後
は、分周タイミングがずれることを想定していなかった
ためモジュール電源再投入以外では復旧させることが出
来なかった。本発明の準同期検波方式による復調器で
は、各シリアルパラレル変換回路7、8の出力CLKの
位相比較を実施し、位相がずれた場合に各シリアルパラ
レル変換回路7、8のクロック分周回路24をリセット
することで、自動的に分周タイミングを復旧させること
が可能となった。
復調器の構成を示すブロック図である。
パラレル変換回路の構成例を示すブロック図である。
回路の構成例を示すブロック図である。
のタイミング図である。
回路の他の構成例を示すブロック図である。
のタイミング図である。
成を示すブロック図である。
を示すブロック図である。
Claims (6)
- 【請求項1】 受信信号のI成分とQ成分をそれぞれI
成分のためのシリアル/パラレル変換手段及びQ成分の
ためのシリアル/パラレル変換手段によりシリアル/パ
ラレル変換して処理をする準同期検波方式による復調器
において、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が不一致であることを検出する検出手段と、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が不一致であることが前記検出手段により検
出されたならば、前記I成分のためのシリアル/パラレ
ル変換手段が行うシリアル/パラレル変換の位相及び前
記Q成分のためのシリアル/パラレル変換手段の行うシ
リアル/パラレル変換の位相を同時にリセットするリセ
ット手段と、 を備えることを特徴とする準同期検波方式による復調
器。 - 【請求項2】 請求項1に記載の準同期検波方式による
復調器において、 前記リセット手段は、 間欠的にイネーブルレベルとなる間欠マスク信号を生成
する間欠マスク信号発生手段と、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号を前記間欠マスク信号によりマスクする論理ゲー
トと、 を備え、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が不一致であることを前記検出手段の出力が
示しているときであって、且つ、前記間欠マスク信号が
イネーブルレベルであるときに前記I成分のためのシリ
アル/パラレル変換手段が行うシリアル/パラレル変換
の位相及び前記Q成分のためのシリアル/パラレル変換
手段が行うシリアル/パラレル変換の位相を同時にリセ
ットすることを特徴とする準同期検波方式による復調
器。 - 【請求項3】 請求項1に記載の準同期検波方式による
復調器において、 前記リセット手段は、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号の論理レベルが一致を示す論理レベルから不一致
を示す論理レベルに変化したときに、その変化を示す信
号を生成する手段を備え、 前記I成分のためのシリアル/パラレル変換手段が行う
シリアル/パラレル変換の位相及び前記Q成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相が一致するか否かを示す、前記検出手段の出
力信号の論理レベルが一致を示す論理レベルから不一致
を示す論理レベルに変化したときに前記I成分のための
シリアル/パラレル変換手段が行うシリアル/パラレル
変換の位相及び前記Q成分のためのシリアル/パラレル
変換手段が行うシリアル/パラレル変換の位相を同時に
リセットすることを特徴とする準同期検波方式による復
調器。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
準同期検波方式による復調器において、 前記I成分のためのシリアル/パラレル変換手段及び前
記Q成分のためのシリアル/パラレル変換手段は、共
に、 入力信号をクロック同期させる第1のフリップフロップ
回路と、 前記第1のフリップフロップ回路の出力を1クロック遅
延させる第2のフリップフロップ回路と、 前記クロックを分周する分周回路と、 前記第1のフリップフロップ回路の出力及び前記第2の
フリップフロップ回路の出力を分周された前記クロック
に同期させる第3及び第4のフリップフロックと、 を備え、 前記分周回路の出力がリセットされることにより、当該
シリアル/パラレル変換手段がリセットされることを特
徴とする準同期検波方式による復調器。 - 【請求項5】 請求項1乃至4のいずれか1項に記載の
準同期検波方式による復調器において、 受信信号に受信信号の搬送波に周波数が近いローカル発
振信号を掛けることにより前記I成分を得る第1の掛算
手段と、 前記受信信号に前記ローカル発振信号と周波数が同一で
位相がπ/2ずれた信号を掛けることにより前記Q成分
を得る第1の掛算手段と、 前記I成分をA/D変換する第1のA/D変換手段と、 前記Q成分をA/D変換する第2のA/D変換手段と、 を備え、 前記I成分のためのシリアル/パラレル変換手段は、A
/D変換された前記I成分をシリアル/パラレル変換
し、前記Q成分のためのシリアル/パラレル変換手段
は、A/D変換された前記Q成分をシリアル/パラレル
変換することを特徴とする準同期検波方式による復調
器。 - 【請求項6】 請求項5に記載の準同期検波方式による
復調器において、 前記I成分のためのシリアル/パラレル変換手段の出力
のレベルと前記Q成分のためのシリアル/パラレル変換
手段の出力のレベルの差を補正する自動振幅補正手段
と、 前記自動振幅補正手段の出力を入力し、前記搬送波の周
波数と前記ローカル発振信号の周波数のずれが補正され
た前記I成分と前記Q成分を出力する搬送波同期手段
と、 前記搬送波同期手段の出力をパラレル/シリアル変換す
るパラレル/シリアル変換手段と、 前記搬送波同期手段の出力からクロックの位相を検出す
るクロック位相検出手段と、 前記クロック位相検出手段が出力する位相検出信号を積
分する低域通過フィルタと、 前記低域通過フィルタの出力をD/A変換するD/A変
換手段と、 前記D/A変換手段の出力により周波数が制御される発
振信号を生成する電圧制御発振手段と、 を備え、 前記第1及び第2のA/D変換手段、前記パラレル/シ
リアル変換手段、前記クロック位相検出手段、前記低域
通過フィルタ並びに前記D/A変換手段は、前記電圧制
御発振手段が出力する前記発振信号をクロックとして用
いることを特徴とする準同期検波方式による復調器。
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