JP3503146B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、集積化圧力センサ等
の半導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device such as an integrated pressure sensor.
【０００２】[0002]
【従来の技術】従来、特開昭６１−３００３９号公報に
はダイアフラム型シリコン圧力センサのダイアフラム形
成の際の電気化学エッチング方法が示されている。これ
は、導電型の異なる上下２層よりなるシリコン基板を用
意し、高濃度拡散層をシリコン基板の非活性領域やスク
ライブライン領域に形成して配線とし、電気化学エッチ
ングにより下層側の導電層を除去し上層側の導電層（エ
ピタキシャル層）を残してダイアフラムを形成するもの
である。このように高濃度拡散層をシリコン基板の非活
性領域やスクライブライン領域に形成することにより、
シリコン基板（ウェハ）全体に均一な電位を供給するこ
とができる。この場合、各チップ内においては上層側の
導電層（エピタキシャル層）がエッチングされる部分
（薄肉部付近）への電位供給の役割を果たしている。2. Description of the Related Art Conventionally, JP-A-61-30039 discloses an electrochemical etching method for forming a diaphragm of a diaphragm type silicon pressure sensor. This is done by preparing a silicon substrate consisting of upper and lower two layers having different conductivity types, forming a high-concentration diffusion layer in the inactive region or scribe line region of the silicon substrate to form wiring, and then electrochemically etching the lower conductive layer. The diaphragm is formed by removing the conductive layer (epitaxial layer) on the upper side. In this way, by forming the high-concentration diffusion layer in the inactive region and the scribe line region of the silicon substrate,
A uniform potential can be supplied to the entire silicon substrate (wafer). In this case, in each chip, it plays a role of supplying a potential to a portion (near the thin portion) where the upper conductive layer (epitaxial layer) is etched.
【０００３】[0003]
【発明が解決しようとする課題】ところが、チップ周辺
領域全体に集積回路を有する集積化圧力センサに適用し
ようとすると、エピタキシャル層に集積回路を形成する
ため、集積回路部が電気化学エッチングに必要な電位供
給を阻害し、この場合にはチップ内での薄肉部厚の均一
性に問題が生じる。そこで、チップ内に電気化学エッチ
ングのための専用配線を設けることが考えられるが、こ
の場合には、チップ内に余分な領域を必要としてしま
う。However, when it is applied to an integrated pressure sensor having an integrated circuit in the entire peripheral area of the chip, the integrated circuit is formed in the epitaxial layer, so that the integrated circuit portion is required for electrochemical etching. The potential supply is obstructed, and in this case, there arises a problem in the uniformity of the thickness of the thin portion in the chip. Therefore, it is conceivable to provide a dedicated wiring for electrochemical etching in the chip, but in this case, an extra area is required in the chip.
【０００４】そこで、この発明の目的は、余分な領域を
ほとんど使うことなく薄肉化加工を施すことができる半
導体装置の製造方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device which can be thinned while using almost no extra area.
【０００５】[0005]
【課題を解決するための手段】請求項１に記載の発明
は、同一基板内に、薄肉部と、配線を有する集積回路部
とを有する半導体装置を製造するための方法であって、
第１導電型の単結晶半導体基板上に、第２導電型の半導
体層を形成または直接接合する第１工程と、前記半導体
層に、アイソレーション用の配線を有する集積回路部を
形成するとともに、前記半導体層におけるスクライブラ
イン領域に配線を形成し、かつ、その配線と前記集積回
路部のアイソレーション用の配線とを電気的に接続する
第２工程と、前記スクライブライン領域の配線に電圧を
印加して前記集積回路部のアイソレーション用の配線を
通して前記単結晶半導体基板と前記半導体層とで構成さ
れるｐｎ接合に逆バイアスがかかるようにして電気化学
エッチングを行うことにより、前記単結晶半導体基板の
所定領域を除去して前記半導体層による薄肉部を形成す
る第３工程と、スクライブライン領域を裁断してチップ
化する第４工程とを備えた半導体装置の製造方法をその
要旨とするものである。請求項２に記載の発明は、同一
基板内に、薄肉部と、配線を有する集積回路部とを有す
る半導体装置を製造するための方法であって、第１導電
型の単結晶半導体基板上に、第２導電型の半導体層を形
成または直接接合する第１工程と、前記半導体層に、ア
イソレーション用の配線を有する集積回路部を形成する
とともに、前記半導体層におけるスクライブライン領域
に配線を形成し、かつ、その配線と前記集積回路部のア
イソレーション用の配線とを電気的に接続する第２工程
と、前記スクライブライン領域の配線に電圧を印加して
前記集積回路部のアイソレーション用の配線を通して前
記単結晶半導体基板と前記半導体層とで構成されるｐｎ
接合に逆バイアスがかかるようにして電気化学エッチン
グを行うことにより、前記単結晶半導体基板の所定領域
を除去して前記半導体層による薄肉部を形成する第３工
程とを備えた半導体装置の製造方法をその要旨とするも
のである。 The invention according to claim 1 is a method for manufacturing a semiconductor device having a thin portion and an integrated circuit portion having wiring in the same substrate,
A first step of forming or directly joining a second-conductivity-type semiconductor layer on a first-conductivity-type single-crystal semiconductor substrate; and forming an integrated circuit section having isolation wiring in the semiconductor layer , wherein forming a wiring in a scribe line region of the semiconductor layer, and a second step of electrically connecting the wiring for isolation of the integrated circuit portion and its wiring, a voltage to the wiring of the scribe line region
Apply the wiring for isolation of the integrated circuit section.
Through the single crystal semiconductor substrate and the semiconductor layer.
A third step of removing a predetermined region of the single crystal semiconductor substrate to form a thin portion by the semiconductor layer by performing an electrochemical etching so that a reverse bias is applied to the pn junction, and cutting the scribe line region. A semiconductor device manufacturing method including a fourth step of forming into chips is made into a gist. The invention according to claim 2 is the same.
The board has a thin-walled portion and an integrated circuit portion having wiring.
A method for manufacturing a semiconductor device, comprising:
A second conductivity type semiconductor layer on a single crystal semiconductor substrate of the second type.
Forming or directly joining the semiconductor layer and the first step.
Form an integrated circuit part with wiring for isolation
Together with the scribe line region in the semiconductor layer
Wiring on the integrated circuit section and the wiring of the integrated circuit section.
Second step of electrically connecting with the wiring for isolation
And applying a voltage to the wiring in the scribe line area.
Through the wiring for isolation of the integrated circuit part
Pn composed of a single crystal semiconductor substrate and the semiconductor layer
Electrochemical etch with reverse bias on junction
By conducting a predetermined region of the single crystal semiconductor substrate
For removing a thin part by removing the semiconductor layer
A method of manufacturing a semiconductor device having
Of.
【０００６】[0006]
【作用】請求項１に記載の発明によれば、第１工程によ
り第１導電型の単結晶半導体基板上に、第２導電型の半
導体層が形成または直接接合が積層される。第２工程に
より半導体層に、アイソレーション用の配線を有する集
積回路部が形成されるとともに、半導体層におけるスク
ライブライン領域に配線が形成され、かつ、その配線と
集積回路部のアイソレーション用の配線とが電気的に接
続される。さらに、第３工程によりスクライブライン領
域の配線に電圧を印加して集積回路部のアイソレーショ
ン用の配線を通して単結晶半導体基板と半導体層とで構
成されるｐｎ接合に逆バイアスがかかるようにして電気
化学エッチングを行うことにより単結晶半導体基板の所
定領域が除去されて半導体層による薄肉部が形成され
る。このとき、集積回路部がもともと使っている配線を
電気化学エッチング時にも兼用するので、余分な領域、
すなわち、専用の配線領域をほとんど使わずにエッチン
グストップ性が良好となる。最後に、第４工程によりス
クライブライン領域が裁断されてチップ化される。請求
項２に記載の発明によれば、第１工程により第１導電型
の単結晶半導体基板上に、第２導電型の半導体層が形成
または直接接合が積層される。第２工程により半導体層
に、アイソレーション用の配線を有する集積回路部が形
成されるとともに、半導体層におけるスクライブライン
領域に配線が形成され、かつ、その配線と集積回路部の
アイソレーション用の配線とが電気的に接続される。さ
らに、第３工程によりスクライブライン領域の配線に電
圧を印加して集積回路部のアイソレーション用の配線を
通して単結晶半導体基板と半導体層とで構成されるｐｎ
接合に逆バイアスがかかるようにして電気化学エッチン
グを行うことにより単結晶半導体基板の所定領域が除去
されて半導体層による薄肉部が形成される。このとき、
集積回路部がもともと使っている配線を電気化学エッチ
ング時にも兼用するので、余分な領域、すなわち、専用
の配線領域をほとんど使わずにエッチングストップ性が
良好となる。 According to the first aspect of the present invention , the second conductivity type semiconductor layer is formed or the direct junction is laminated on the first conductivity type single crystal semiconductor substrate in the first step . In the second step, the integrated circuit portion having the wiring for isolation is formed in the semiconductor layer, the wiring is formed in the scribe line region in the semiconductor layer , and the wiring and the wiring for isolation of the integrated circuit portion are formed. And are electrically connected. Further, in the third step , a voltage is applied to the wiring in the scribe line region to isolate the integrated circuit part from the isolation.
The single crystal semiconductor substrate and the semiconductor layer
By performing electrochemical etching so that a reverse bias is applied to the formed pn junction, a predetermined region of the single crystal semiconductor substrate is removed and a thin portion made of a semiconductor layer is formed. At this time, since the wiring originally used by the integrated circuit section is also used during the electrochemical etching, the extra area,
That is, the etching stop property is improved without using a dedicated wiring region. Finally, the scribe line region is cut into chips by the fourth step. Claim
According to the invention of Item 2, the first conductivity type is obtained by the first step.
Second conductivity type semiconductor layer is formed on the single crystal semiconductor substrate of
Or a direct bond is laminated. Semiconductor layer by the second step
The integrated circuit part with isolation wiring is
Scribe line in the semiconductor layer
Wiring is formed in the area, and the wiring and the integrated circuit
The wiring for isolation is electrically connected. It
In addition, the wiring in the scribe line area is electrically charged by the third step.
Apply pressure to the wiring for isolation of the integrated circuit
Through a single crystal semiconductor substrate and a semiconductor layer
Electrochemical etch with reverse bias on junction
Removal of the specified area of the single crystal semiconductor substrate
Thus, a thin portion made of the semiconductor layer is formed. At this time,
Electrochemical etching of the wiring originally used by the integrated circuit section
Since it is also used during programming, it is an extra area, that is, dedicated
The etching stop property can be achieved without using the wiring area of
It will be good.
【０００７】[0007]
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。本実施例は、ダイアフラム型の集積
化圧力センサに応用したものである。図１にはチップ化
した圧力センサの平面図を示す。又、図２には、図１の
Ａ−Ａ断面図を示す。本センサは図２に示すように、ｐ
- 単結晶シリコン基板１０１上にｎ - エピタキシャル層
１０２を積層したものを使用し、かつ、図３に示すよう
に、このようなシリコンウェハ１０３をスクライブライ
ン１０４の領域で切断（ダイシングカット）してチップ
化したものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will now be described with reference to the drawings.
Follow the instructions below. This embodiment is a diaphragm type integration.
It is applied to a pressure sensor. Chip in Figure 1
The top view of the done pressure sensor is shown. In addition, in FIG.
The AA sectional view is shown. This sensor, as shown in FIG.
-N on the single crystal silicon substrate 101 -Epitaxial layer
Using a stack of 102 and as shown in FIG.
In addition, the silicon wafer 103 is scribed and dried.
Chip by cutting (dicing) in the area of
It has been transformed.
【０００８】図１，２に示すように、シリコンチップ１
０５の中央部は、電気化学エッチングにて薄肉化された
ダイアフラム部１０６が形成され、その表面には４つの
歪ゲージ（ｐ+ 拡散抵抗層）１０７が形成されている。
各歪ゲージ１０７は同一方向に配置され、かつ複数回の
折り返しをして抵抗値を高くしてある。これらの歪ゲー
ジ１０７はホイートストンブリッジ接続されている。As shown in FIGS. 1 and 2, a silicon chip 1
A diaphragm portion 106 thinned by electrochemical etching is formed in the central portion of 05, and four strain gauges (p + diffusion resistance layer) 107 are formed on the surface thereof.
The strain gauges 107 are arranged in the same direction and are folded back a plurality of times to increase the resistance value. These strain gauges 107 are Wheatstone bridge connected.
【０００９】又、図１に示すように、チップ周辺部であ
るダイアフラム部１０６の周囲には、集積回路部１０８
が形成され、集積回路部１０８にて歪ゲージ１０７によ
るホイートストンブリッジの出力信号の増幅や温度補償
等の信号処理が施される。集積回路部１０８は図４のバ
イポーラｎｐｎトランジスタや図５のベース抵抗や図６
のキャパシタや図７の薄膜抵抗等で構成されている。Further, as shown in FIG. 1, the integrated circuit portion 108 is provided around the diaphragm portion 106 which is a peripheral portion of the chip.
Are formed, and the integrated circuit unit 108 performs signal processing such as amplification of the output signal of the Wheatstone bridge by the strain gauge 107 and temperature compensation. The integrated circuit unit 108 includes the bipolar npn transistor shown in FIG. 4, the base resistor shown in FIG.
And the thin film resistor of FIG. 7 and the like.
【００１０】図４のバイポーラｎｐｎトランジスタは、
ｎ- エピタキシャル層１０２においてｎ+ コレクタ領域
１０９、ｐ+ ベース領域１１０、ｎ+ エミッタ領域１１
１を形成したものである。図５のベース抵抗は、ｎ- エ
ピタキシャル層１０２にｐ+ベース抵抗領域１１２を形
成し、アルミ配線１１３で接続したものである。図６の
キャパシタは、ＳｉＯ2 膜１１４をキャパシタ上部アル
ミ電極１１５とキャパシタ下部電極（ｎ+ 拡散層）１１
６で挟み込んだ構造をなしている。図７の薄膜抵抗は、
ＳｉＯ2 膜１１７上にＣｒＳｉ等の薄膜抵抗体１１８を
形成して、ＴｉＷ等のバリアメタル１１９を介してアル
ミ配線１２０と接続したものである。The bipolar npn transistor of FIG.
In the n − epitaxial layer 102, the n + collector region 109, the p + base region 110, the n + emitter region 11
1 is formed. The base resistance shown in FIG. 5 is obtained by forming ap + base resistance region 112 in the n − epitaxial layer 102 and connecting it by an aluminum wiring 113. In the capacitor shown in FIG. 6, a SiO 2 film 114 is used as a capacitor upper aluminum electrode 115 and a capacitor lower electrode (n + diffusion layer) 11
It has a structure sandwiched between 6. The thin film resistor in Figure 7 is
A thin film resistor 118 made of CrSi or the like is formed on the SiO 2 film 117 and is connected to an aluminum wiring 120 via a barrier metal 119 such as TiW.
【００１１】又、集積回路部１０８は単電源動作するよ
うになっており、図１にシリコンチップ１０５の表面で
の電位供給用のアルミ配線パターンを示す。つまり、集
積回路部１０８にはアイソレーション高電位用アルミ配
線１２１とアイソレーション低電位用アルミ配線１２２
が配置され、アイソレーション高電位用アルミ配線１２
１が電源ラインに、アイソレーション低電位用アルミ配
線１２２がグランドラインに直接接続されている。尚、
この配線パターン上での四角形部分１２３，１２４は、
ＡｕやＡｌ等のワイヤとのボンディング用パッド部であ
る。Further, the integrated circuit section 108 is designed to operate with a single power source, and FIG. 1 shows an aluminum wiring pattern for supplying a potential on the surface of the silicon chip 105. That is, the integrated circuit unit 108 includes the isolation high potential aluminum wiring 121 and the isolation low potential aluminum wiring 122.
Is placed and aluminum wiring for isolation high potential 12
1 is directly connected to the power supply line, and the isolation low-potential aluminum wiring 122 is directly connected to the ground line. still,
The rectangular portions 123 and 124 on this wiring pattern are
It is a pad portion for bonding with a wire such as Au or Al.
【００１２】本実施例の集積化圧力センサ（一般にバイ
ポーラＩＣでも同様）においては、素子間を絶縁するた
めに、図２，４，５，６に示すｐ+ アイソレーション領
域１２５を設け、この領域１２５にチップ内のアイソレ
ーション低電位用アルミ配線１２２を接続し、ｐｎ接合
に逆バイアスをかけている。又、図５のｐ+ ベース抵抗
領域１１２や図２の歪ゲージ１０７等の拡散によってつ
くられた抵抗は、ｐ+アイソレーション領域１２５で囲
まれた領域（抵抗島という）に複数配置することがで
き、このとき各抵抗間の絶縁を行なうために、さらに抵
抗島にチップ内のアイソレーション高電位用アルミ配線
１２１を接続している。即ち、図２のｎ-エピタキシャ
ル層１０２にオーミックコンタクト用ｎ+ 拡散層１２６
を設け、このｎ+ 拡散層１２６にアイソレーション高電
位用アルミ配線１２１を接続している。つまり、ダイア
フラム部１０６上は、１つの抵抗島になっており、通常
の製品としての動作時には、オーミックコンタクト用ｎ
+ 拡散層１２６とアイソレーション高電位用アルミ配線
１２１によって絶縁分離されている。In the integrated pressure sensor of the present embodiment (generally the same for a bipolar IC), a p + isolation region 125 shown in FIGS. 2, 4, 5 and 6 is provided in order to insulate elements from each other. An isolation low potential aluminum wiring 122 in the chip is connected to 125, and a reverse bias is applied to the pn junction. Further, a plurality of resistors formed by diffusion such as the p + base resistance region 112 of FIG. 5 and the strain gauge 107 of FIG. 2 may be arranged in a region surrounded by the p + isolation region 125 (referred to as a resistance island). At this time, in order to insulate the resistors from each other, the isolation high-potential aluminum wiring 121 in the chip is further connected to the resistor islands. I.e., n in Figure 2 - for ohmic contact with the epitaxial layer 102 n + diffusion layer 126
And the isolation high potential aluminum wiring 121 is connected to the n + diffusion layer 126. In other words, there is one resistance island on the diaphragm portion 106, and when operating as a normal product, n for ohmic contact is used.
It is insulated and separated by the + diffusion layer 126 and the isolation high potential aluminum wiring 121.
【００１３】尚、アイソレーション用の配線は、通常、
電源ラインやグランドラインに直接接続されるが、もと
もと多くの電流を流すための配線ではないので、直接、
電源ラインやグランドラインに接続せずに抵抗を介して
接続されていてもよい。The wiring for isolation is usually
It is directly connected to the power supply line and the ground line, but since it is not originally a wiring for passing a large amount of current,
It may be connected via a resistor without being connected to the power supply line or the ground line.
【００１４】次に、このように構成された集積化圧力セ
ンサの製造方法を図８〜１１を用いて説明する。図８に
示すように、ｐ- 単結晶シリコン基板（ウェハ）１０１
を用意する。このシリコン基板（ウェハ）１０１は、結
晶軸が（１１０）面あるいは（１００）面に数度の傾き
（オフアングル）を付けたものを用いる。そして、シリ
コン基板（ウェハ）１０１の上面にｎ- エピタキシャル
層１０２を形成する。Next, a method of manufacturing the integrated pressure sensor thus configured will be described with reference to FIGS. As shown in FIG. 8, p − single crystal silicon substrate (wafer) 101
To prepare. As this silicon substrate (wafer) 101, a crystal axis whose (110) plane or (100) plane is tilted by several degrees (off-angle) is used. Then, the n − epitaxial layer 102 is formed on the upper surface of the silicon substrate (wafer) 101.
【００１５】引き続き、図９に示すように、ｐ+ アイソ
レーション領域１２５を形成して各素子間をｐ+ アイソ
レーション領域１２５によって絶縁分離する。さらに、
歪ゲージ（ｐ+ 拡散抵抗層）１０７、オーミックコンタ
クト用ｎ+ 拡散層１２６、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を形成する。この電気化学エッチン
グ電位供給用ｎ+ 拡散層１２７はチップ領域とスクライ
ブライン領域にわたって延設されている（図１参照）。Subsequently, as shown in FIG. 9, a p + isolation region 125 is formed and each element is insulated and isolated by the p + isolation region 125. further,
A strain gauge (p + diffusion resistance layer) 107, an ohmic contact n + diffusion layer 126, and an electrochemical etching potential supply n + diffusion layer 127 are formed. The electrochemical etching potential supply n + diffusion layer 127 extends over the chip region and the scribe line region (see FIG. 1).
【００１６】同様に、これらを形成する合間にチップ周
辺の集積回路部１０８における図４〜図７の各素子を形
成する。この際、図５のベース抵抗領域１１２は図４の
トランジスタのベース拡散工程にて同時に形成される。
又、図６のキャパシタ下部電極（ｎ+ 拡散層）１１６は
トランジスタのエミッタ拡散工程にて同時に形成され
る。これらの素子形成工程内においてシリコン表面にＳ
ｉＯ2 層１２９も形成される。さらに、図７の薄膜抵抗
体１１８はＣｒＳｉやＴｉＷ等の蒸着法やスパッタリン
グ法等で形成される。Similarly, the elements shown in FIGS. 4 to 7 in the integrated circuit portion 108 around the chip are formed between these elements. At this time, the base resistance region 112 of FIG. 5 is simultaneously formed in the base diffusion process of the transistor of FIG.
Further, the capacitor lower electrode (n + diffusion layer) 116 of FIG. 6 is simultaneously formed in the transistor emitter diffusion process. During these element formation steps, S
An iO 2 layer 129 is also formed. Further, the thin film resistor 118 of FIG. 7 is formed by a vapor deposition method such as CrSi or TiW or a sputtering method.
【００１７】そして、図１０に示すように、ＳｉＯ2 層
１２９上に、アイソレーション高電位用アルミ配線１２
１及びアイソレーション低電位用アルミ配線１２２を形
成する。又、スクライブライン領域上には、電気化学エ
ッチング電位供給用アルミ配線１２８およびその他のア
ルミ配線をも同時に形成する。このとき、電気化学エッ
チング電位供給アルミ配線１２８とチップ内のアイソレ
ーション高電位用アルミ配線１２１とが電気化学エッチ
ング電位供給用ｎ+ 拡散層１２７を介して電気的に接続
される。このように電気化学エッチング電位供給用ｎ+
拡散層１２７を用いて電気接続することにより、電気化
学エッチング電位供給用ｎ+ 拡散層１２７の上にアルミ
配線１２２を通すことが可能となる。Then, as shown in FIG. 10, the isolation high potential aluminum wiring 12 is formed on the SiO 2 layer 129.
1 and the isolation low potential aluminum wiring 122 is formed. Further, on the scribe line region, an aluminum wiring 128 for supplying an electrochemical etching potential and another aluminum wiring are simultaneously formed. At this time, the electrochemical etching potential supply aluminum wiring 128 and the isolation high potential aluminum wiring 121 in the chip are electrically connected via the electrochemical etching potential supply n + diffusion layer 127. Thus, n + for supplying the electrochemical etching potential
By electrically connecting using the diffusion layer 127, it is possible to pass the aluminum wiring 122 on the n + diffusion layer 127 for supplying the electrochemical etching potential.
【００１８】引き続き、ＳｉＯ2 膜やＳｉＮx 膜による
パッシベーション膜１３０をＣＶＤ法やスパッタリング
法等によって形成する。次に、図１１に示すように、ｐ
- 型単結晶シリコン基板（ウェハ）１０１の裏面にＳｉ
Ｎx 膜１３１を形成するとともにフォトエッチングによ
り所定のパターニングを行う。Subsequently, a passivation film 130 made of a SiO 2 film or a SiN x film is formed by the CVD method, the sputtering method or the like. Next, as shown in FIG.
- Si on the rear surface of the type single crystal silicon substrate (wafer) 101
The N x film 131 is formed and predetermined patterning is performed by photoetching.
【００１９】さらに、ＫＯＨ水溶液等でシリコン基板
（ウェハ）１０１の所定領域を電気化学エッチングす
る。この際に、電気化学エッチング電位供給用アルミ配
線１２８に電圧を印加してアルミ配線１２８から電気化
学エッチング電位供給用ｎ+ 拡散層１２７，アイソレー
ション高電位用配線１２１，オーミックコンタクト用ｎ
+拡散層１２６を通してシリコン基板（ウェハ）１０１
のｐｎ接合に逆バイアスがかかるようにしておく。する
と、シリコン基板（ウェハ）１０１がｐｎ接合界面付近
までエッチングされた後、エッチングがストップする。
このストップ位置はｐｎ接合面から基板（ｐ）側へ伸び
た空乏層により規定される。このとき、シリコン基板
（ウェハ）１０１上に縦横に走るスクライブライン上の
電気化学エッチング電位供給アルミ配線１２８、電気化
学エッチング電位供給用ｎ+ 拡散層１２７およびアイソ
レーション高電位用配線１２１を通して、各チップのエ
ッチングすべきダイヤフラム部１０６に電位が供給され
るので、ウェハ面内の各チップで、均一な電位が得られ
るようになり、各チップでのエッチングストップ性が良
好となる。Further, a predetermined region of the silicon substrate (wafer) 101 is electrochemically etched with a KOH aqueous solution or the like. At this time, a voltage is applied to the electrochemical etching potential supply aluminum wiring 128 to supply the electrochemical etching potential supply n + diffusion layer 127, the isolation high potential wiring 121, and ohmic contact n.
+ Silicon substrate (wafer) 101 through diffusion layer 126
A reverse bias is applied to the pn junction of. Then, after the silicon substrate (wafer) 101 is etched to near the pn junction interface, the etching is stopped.
This stop position is defined by a depletion layer extending from the pn junction surface to the substrate (p) side. At this time, each chip is passed through the electrochemical etching potential supply aluminum wiring 128, the electrochemical etching potential supply n + diffusion layer 127, and the isolation high potential wiring 121 on the scribe lines running vertically and horizontally on the silicon substrate (wafer) 101. Since a potential is supplied to the diaphragm portion 106 to be etched, a uniform potential can be obtained in each chip on the wafer surface, and the etching stop property in each chip becomes good.
【００２０】このようにして、圧力センサのダイアフラ
ム部１０６を形成すると、ダイアフラム厚がｎ- エピタ
キシャル層１０２の形成精度と空乏層幅でほぼ決まり、
この方法を使わないダイアフラム形成法に比べ、高精度
のダイアフラム厚制御が可能となる。When the diaphragm portion 106 of the pressure sensor is formed in this way, the diaphragm thickness is substantially determined by the formation accuracy of the n − epitaxial layer 102 and the depletion layer width.
As compared with the diaphragm forming method that does not use this method, it is possible to control the diaphragm thickness with high accuracy.
【００２１】最後に、図２に示すように、スクライブラ
イン上をダイシングカットし、所定の大きさに裁断して
チップ化する。このとき、電気化学エッチング電位供給
用アルミ配線１２８はダイシングカットにより切削され
る。Finally, as shown in FIG. 2, the scribe line is diced and cut into chips of a predetermined size. At this time, the electrochemical etching potential supply aluminum wiring 128 is cut by dicing.
【００２２】 その結果、図１，２に示す集積化圧力セ
ンサが製造される。このように本実施例では、ｐ−単結
晶シリコン基板（ウェハ）１０１上に半導体層としての
ｎ−エピタキシャル層１０２を形成し（第１工程）、ｎ
−エピタキシャル層１０２にアイソレーション高電位用
アルミ配線１２１を有する集積回路部１０８を形成する
とともに、ｎ−エピタキシャル層１０２におけるスクラ
イブライン領域に電気化学エッチング電位供給用アルミ
配線１２８を形成し、かつ、そのアルミ配線１２８とア
イソレーション高電位用アルミ配線１２１とを電気的に
接続し（第２工程）、電気化学エッチング電位供給用ア
ルミ配線１２８を用いた電気化学エッチングによりｐ−
単結晶シリコン基板（ウェハ）１０１の所定領域を除去
してｎ−エピタキシャル層１０２によるダイアフラム部
１０６（薄肉部）を形成する（第３工程）。最後に、ス
クライブライン領域を裁断してチップ化して（第４工
程）、集積化圧力センサを製造するようにした。よっ
て、集積回路部１０８がもともと使っているアイソレー
ション高電位用アルミ配線１２１を電気化学エッチング
時にも兼用するので、余分な領域、すなわち、専用の広
い拡散層や金属配線等を通す領域をほとんど使わずに、
各チップのエッチングストップ性を良好とすることがで
きる。As a result, the integrated pressure sensor shown in FIGS. 1 and 2 is manufactured. As described above, in this embodiment, the n − epitaxial layer 102 as a semiconductor layer is formed on the p − single crystal silicon substrate (wafer) 101 (first step), and n
- forming an integrated circuit portion 108 in the epitaxial layer 102 has an isolation higher potential for aluminum wiring 121
At the same time, an aluminum wire 128 for supplying electrochemical etching potential is formed in the scribe line region in the n − epitaxial layer 102 , and the aluminum wire 128 and the aluminum wire for isolation high potential 121 are electrically connected ( second). Process), p − by electrochemical etching using the aluminum wiring 128 for supplying electrochemical etching potential.
A predetermined region of the single crystal silicon substrate (wafer) 101 is removed to form a diaphragm portion 106 (thin portion) of the n − epitaxial layer 102 ( third step). Finally, the scribe line region was cut into chips ( fourth step) to manufacture an integrated pressure sensor. Therefore, the isolation high-potential aluminum wiring 121 originally used by the integrated circuit unit 108 is also used during the electrochemical etching, so that an extra area, that is, an area through which a wide diffusion layer for exclusive use, a metal wiring, or the like is passed is used. Without
The etching stop property of each chip can be improved.
【００２３】又、アイソレーション高電位用アルミ配線
１２１と電気化学エッチング電位供給アルミ配線１２８
とを電気化学エッチング電位供給用ｎ+ 拡散層１２７を
介して電気的に接続したので、電気化学エッチング電位
供給用ｎ+ 拡散層１２７の上にアルミ配線１２２を通す
ことができる。Further, the isolation high potential aluminum wiring 121 and the electrochemical etching potential supply aluminum wiring 128.
Preparative Having electrically connected through electrochemical etching potential supplying n + diffusion layer 127 can be passed through the aluminum wiring 122 on the electrochemical etching potential supplying n + diffusion layer 127.
【００２４】尚、この発明は上記実施例に限定されるも
のではなく、例えば、上記実施例では集積化圧力センサ
を例に説明したが、集積化加速度センサ等、集積回路部
をもち、かつマイクロマシーニング技術として電気化学
エッチングによって作製されるデバイスにも応用可能で
ある。The present invention is not limited to the above-described embodiment. For example, the integrated pressure sensor has been described as an example in the above embodiment, but the integrated acceleration sensor or the like has an integrated circuit portion and a micro. It is also applicable to devices manufactured by electrochemical etching as a machining technique.
【００２５】又、集積回路部１０８をバイポーラＩＣで
説明したがその他にＭＯＳＩＣで構成してもよい。さら
に、図１２に示すように、ダイアフラム部１０６におい
てｐ- 単結晶シリコン基板１０１とｎ- エピタキシャル
層１０２との間にｎ+ 埋め込み層１３２を設けてもよ
い。Although the integrated circuit section 108 has been described as a bipolar IC, it may be constituted by a MOSIC. Further, as shown in FIG. 12, an n + buried layer 132 may be provided between the p − single crystal silicon substrate 101 and the n − epitaxial layer 102 in the diaphragm portion 106.
【００２６】さらには、上記実施例に対し、導電型を逆
にしてもよい。又、アイソレーション高電位用アルミ配
線１２１と電気化学エッチング電位供給アルミ配線１２
８とを電気化学エッチング電位供給用ｎ+ 拡散層１２７
を介さずに直接接続してもよい。配線はアルミ配線に限
られない。特にスクライブライン上は拡散層としてもよ
い。Further, the conductivity type may be reversed from that of the above embodiment. Further, the isolation high potential aluminum wiring 121 and the electrochemical etching potential supply aluminum wiring 12
8 and n + diffusion layer 127 for supplying an electrochemical etching potential
You may connect directly without going through. The wiring is not limited to aluminum wiring. In particular, a diffusion layer may be formed on the scribe line.
【００２７】さらに、半導体層としては、エピタキシャ
ル成長によって形成されたエピタキシャル層１０２の他
にも、例えば、ウェハ直接接合等、その他の方法によっ
て形成される半導体層であってもよい。Further, the semiconductor layer may be, in addition to the epitaxial layer 102 formed by epitaxial growth, a semiconductor layer formed by another method such as direct wafer bonding.
【００２８】さらには、図１３に示すように、同一チッ
プ内の集積回路部１０８である周辺回路（温度補償・増
幅回路）１３３に対し、周辺回路１３３とｐ+ アイソレ
ーション領域１２５とをアイソレーション低電位用アル
ミ配線１２２で結線するとともに、周辺回路１３３とア
イソレーション高電位用アルミ配線１２１とを結線す
る。そして、そのアイソレーション高電位用アルミ配線
１２１の途中にリーク電流防止用ダイオード１３４を配
置してもよい。つまり、電気化学エッチング時にはダイ
アフラム部１０６のｎ- エピタキシャル層１０２とｐ-
単結晶シリコン基板１０１との間のｐｎ接合には逆方向
バイアスを印加し、エッチングがｐｎ接合部近傍に進む
までは電流が流れないようにしておく必要がある。エッ
チングは電流が流れｐ- 単結晶シリコン基板１０１が陽
極酸化されることでストップする。仮に、周辺回路１３
３及びｐ+ アイソレーション領域１２５を通してｐ- 単
結晶シリコン基板１０１に電流がリークすると、ｐｎ接
合に達する前の時点からエッチング停止状態となる。し
かしながら、リーク電流防止用ダイオード１３４によ
り、これが防止される。特に、周辺回路１３３のインピ
ーダンスが小さかったり、周辺回路１３３とアイソレー
ション高電位用アルミ配線１２１とを結線する場合にリ
ーク電流防止用ダイオード１３４が必要となる。Further, as shown in FIG. 13, the peripheral circuit 133 and the p + isolation region 125 are isolated from the peripheral circuit (temperature compensation / amplification circuit) 133 which is the integrated circuit section 108 in the same chip. The low potential aluminum wiring 122 is connected, and the peripheral circuit 133 and the isolation high potential aluminum wiring 121 are connected. Then, the leakage current prevention diode 134 may be arranged in the middle of the isolation high-potential aluminum wiring 121. That is, during the electrochemical etching, the n − epitaxial layer 102 and p − of the diaphragm portion 106 are
It is necessary to apply a reverse bias to the pn junction with the single crystal silicon substrate 101 so that no current flows until the etching proceeds to the vicinity of the pn junction. The etching stops when a current flows and the p − single crystal silicon substrate 101 is anodized. If the peripheral circuit 13
When a current leaks to the p − single crystal silicon substrate 101 through the 3 and p + isolation regions 125, the etching is stopped from the point before reaching the pn junction. However, this is prevented by the leakage current prevention diode 134. Particularly, when the impedance of the peripheral circuit 133 is small or when the peripheral circuit 133 and the isolation high potential aluminum wiring 121 are connected, the leakage current prevention diode 134 is necessary.
【００２９】又、図１３において、アイソレーション高
電位用アルミ配線１２１の途中にリーク電流防止用ダイ
オード１３５を配置している。これは、アイソレーショ
ン高電位がアイソレーション高電位用アルミ配線１２１
に印加されるので、その高電位がオーミックコンタクト
用ｎ+ 拡散層１２６のみならず電気化学エッチング電位
供給用ｎ+ 拡散層１２７にも印加される。すると、チッ
プ端面のｐｎ接合露出部Ｄでリークが発生しようとす
る。しかしながら、リーク電流防止用ダイオード１３５
によりそのリークが防止される。又、リーク電流防止用
ダイオード１３５により、ウェハ状態において各チップ
の特性試験を行う際には、電気化学エッチング電位供給
用ｎ+ 拡散層１２７を介して全てのチップが短絡してし
まうのも防止できる。Further, in FIG. 13, a leakage current preventing diode 135 is arranged in the middle of the isolation high potential aluminum wiring 121. This is because the isolation high potential is aluminum wiring 121 for isolation high potential.
Therefore, the high potential is applied not only to the ohmic contact n + diffusion layer 126 but also to the electrochemical etching potential supply n + diffusion layer 127. Then, a leak is about to occur in the pn junction exposed portion D on the chip end surface. However, the leakage current prevention diode 135
This prevents the leak. Further, the leakage current preventing diode 135 can prevent all chips from being short-circuited via the electrochemical etching potential supply n + diffusion layer 127 when performing the characteristic test of each chip in a wafer state. .
【００３０】又、図１３に対し図１４に示すように、周
辺回路１３３とｐ+ アイソレーション領域１２５とをア
イソレーション低電位用アルミ配線１２２で結線する
が、周辺回路１３３とアイソレーション高電位用アルミ
配線１２１とは結線しなくてもよい。図１４が使用でき
る場合としては、ｎ- エピタキシャル層１０２に歪ゲー
ジ（ｐ+ 拡散抵抗層）１０７を形成する際に、抵抗間分
離を行うためにオーミックコンタクト用ｎ+ 拡散層１２
６への高電位印加することが、図１３では必要であっ
た。しかしながら、各歪ゲージ（ｐ+ 拡散抵抗層）１０
７が別々のｎ- エピタキシャル層１０２（島）にあれ
ば、この高電位印加は不要であり、図１４の構成でもよ
いこととなる。尚、図１４におけるリーク電流防止用ダ
イオード１３５の働きは図１３で説明したことと同一で
ある。Further, as shown in FIG. 14 with respect to FIG. 13, the peripheral circuit 133 and the p + isolation region 125 are connected by the isolation low potential aluminum wiring 122, but the peripheral circuit 133 and the isolation high potential are connected. It may not be connected to the aluminum wiring 121. As a case where FIG. 14 can be used, when forming the strain gauge (p + diffusion resistance layer) 107 in the n − epitaxial layer 102, the n + diffusion layer 12 for ohmic contact is formed to perform resistance separation.
It was necessary to apply a high potential to No. 6 in FIG. However, each strain gauge (p + diffusion resistance layer) 10
If 7 are in different n − epitaxial layers 102 (islands), the application of this high potential is unnecessary, and the configuration of FIG. 14 is also acceptable. The function of the leakage current prevention diode 135 in FIG. 14 is the same as that described in FIG.
【００３１】[0031]
【発明の効果】以上詳述したようにこの発明によれば、
チップの大型化を招くことなく薄肉化加工を施すことが
できる優れた効果を発揮する。As described above in detail, according to the present invention,
It has an excellent effect that it can be thinned without increasing the size of the chip.
【図１】実施例の集積化圧力センサの平面図である。FIG. 1 is a plan view of an integrated pressure sensor according to an embodiment.
【図２】図１のＡ−Ａ断面を示す図である。FIG. 2 is a view showing a cross section taken along the line AA of FIG.
【図３】ウェハの平面図である。FIG. 3 is a plan view of a wafer.
【図４】素子の断面図である。FIG. 4 is a sectional view of an element.
【図５】素子の断面図である。FIG. 5 is a sectional view of an element.
【図６】素子の断面図である。FIG. 6 is a sectional view of an element.
【図７】素子の断面図である。FIG. 7 is a sectional view of an element.
【図８】センサの製造工程を示す図である。FIG. 8 is a diagram showing a manufacturing process of the sensor.
【図９】センサの製造工程を示す図である。FIG. 9 is a diagram showing a manufacturing process of the sensor.
【図１０】センサの製造工程を示す図である。FIG. 10 is a diagram showing a manufacturing process of the sensor.
【図１１】センサの製造工程を示す図である。FIG. 11 is a diagram showing a manufacturing process of the sensor.
【図１２】別例を示す断面図である。FIG. 12 is a cross-sectional view showing another example.
【図１３】別例を示す断面図である。FIG. 13 is a sectional view showing another example.
【図１４】別例を示す断面図である。FIG. 14 is a cross-sectional view showing another example.
１０１ ｐ- 単結晶シリコン基板 １０２ 半導体層としてのｎ- エピタキシャル層 １０６ ダイアフラム部（薄肉部） １０８ 集積回路部 １２１ アイソレーション高電位用アルミ配線 １２７ 電気化学エッチング電位供給用ｎ+ 拡散層 １２８ 電気化学エッチング電位供給用アルミ配線101 p - single crystal silicon substrate 102 n - epitaxial layer as semiconductor layer 106 diaphragm portion (thin portion) 108 integrated circuit portion 121 isolation high potential aluminum wiring 127 electrochemical etching potential supply n + diffusion layer 128 electrochemical etching Aluminum wiring for potential supply
Claims (3)
集積回路部とを有する半導体装置を製造するための方法
であって、 第１導電型の単結晶半導体基板上に、第２導電型の半導
体層を形成または直接接合する第１工程と、前記半導体
層に、アイソレーション用の配線を有する集積回路部を
形成するとともに、前記半導体層におけるスクライブラ
イン領域に配線を形成し、かつ、その配線と前記集積回
路部のアイソレーション用の配線とを電気的に接続する
第２工程と、 前記スクライブライン領域の配線に電圧を印加して前記
集積回路部のアイソレーション用の配線を通して前記単
結晶半導体基板と前記半導体層とで構成されるｐｎ接合
に逆バイアスがかかるようにして電気化学エッチングを
行うことにより、前記単結晶半導体基板の所定領域を除
去して前記半導体層による薄肉部を形成する第３工程
と、 スクライブライン領域を裁断してチップ化する第４工程
とを備えたことを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device having a thin portion and an integrated circuit portion having wiring in the same substrate, the method comprising: forming a second conductive material on a single crystal semiconductor substrate of a first conductive type. a first step of forming or joining directly type semiconductor layer, the semiconductor layer, thereby forming an integrated circuit portion having a wiring for isolation, to form wiring in a scribe line region in the semiconductor layer, and, A second step of electrically connecting the wiring to the wiring for isolation of the integrated circuit section, and applying a voltage to the wiring in the scribe line region
Through the wiring for isolation of the integrated circuit,
A pn junction composed of a crystalline semiconductor substrate and the semiconductor layer
Electrochemical etching with a reverse bias applied to
By performing, a third step of removing a predetermined region of the single crystal semiconductor substrate to form a thin portion by the semiconductor layer, and a fourth step of cutting the scribe line region into chips. And a method for manufacturing a semiconductor device.
集積回路部とを有する半導体装置を製造するための方法
であって、 第１導電型の単結晶半導体基板上に、第２導電型の半導
体層を形成または直接接合する第１工程と、 前記半導体層に、アイソレーション用の配線を有する集
積回路部を形成するとともに、前記半導体層におけるス
クライブライン領域に配線を形成し、かつ、その配線と
前記集積回路部のアイソレーション用の配線とを電気的
に接続する第２工程と、 前記スクライブライン領域の配線に電圧を印加して前記
集積回路部のアイソレーション用の配線を通して前記単
結晶半導体基板と前記半導体層とで構成されるｐｎ接合
に逆バイアスがかかるようにして電気化学エッチングを
行うことにより、前記単結晶半導体基板の所定領域を除
去して前記半導体層による薄肉部を形成する第３工程と
を備えたことを特徴とする 半導体装置の製造方法。2. A thin portion and wiring are provided in the same substrate.
Method for manufacturing a semiconductor device having an integrated circuit part
And a second conductivity type semiconductor on a single conductivity type single crystal semiconductor substrate.
A first step of forming or directly joining a body layer, and a step of collecting wiring for isolation in the semiconductor layer.
Forming the integrated circuit part and
Wiring is formed in the clevis line area and
Electrically connect the wiring for isolation of the integrated circuit section
The second step of connecting to the wiring, and applying a voltage to the wiring in the scribe line region
Through the wiring for isolation of the integrated circuit,
A pn junction composed of a crystalline semiconductor substrate and the semiconductor layer
Electrochemical etching with a reverse bias applied to
By doing so, a predetermined region of the single crystal semiconductor substrate is removed.
And a third step of forming a thin portion of the semiconductor layer
A method of manufacturing a semiconductor device, comprising:
領域の配線と集積回路部のアイソレーション用の配線と
の電気的な接続は、半導体層に形成した拡散層を介して
行うものである請求項１または２に記載の半導体装置の
製造方法。 3. A scribe line in the second step
Area wiring and wiring for integrated circuit isolation
The electrical connection of the through the diffusion layer formed in the semiconductor layer
The semiconductor device according to claim 1 or 2, which is performed.
Production method.
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