JP3501114B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、一般的にＩｎ_XＡ
ｌ_YＧａ_1-X-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）で表される
窒化ガリウム（ＧａＮ：以降ＧａＮと表示）系半導体装
置の製造方法に係わり、特にオーミック電極に対してゲ
ート電極をセルフアライメントで形成する窒化ガリウム
系半導体装置の製造方法に関するものである。FIELD OF THE INVENTION The present invention generally relates to In _X A
The present invention relates to a method for manufacturing a gallium nitride (GaN: hereinafter referred to as GaN) -based semiconductor device represented by l _Y Ga _1-XY N (0 ≦ X ≦ 1, 0 ≦ Y ≦ 1), and particularly to a gate for an ohmic electrode. The present invention relates to a method for manufacturing a gallium nitride-based semiconductor device in which electrodes are formed by self-alignment.

【０００２】[0002]

【従来の技術】ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、Ｉｎ
ＡｌＧａＮ等の窒化ガリウム系半導体は直接遷移を有
し、バンドギャップが１．９５ｅＶから６ｅＶまで変化
するため、緑色領域から紫外領域の発光デバイスの材料
として有望視されている。特に、近年は情報処理機器の
高密度化を実現するための青紫領域における半導体レー
ザの開発が盛んに行われている。また、ＧａＮは化学的
に安定で、耐熱性、耐環境性に優れており、高い絶縁破
壊電界強度、高い熱伝導率、高い電子飽和速度を有して
おり高周波のパワーデバイス材料としても有望である。
特に、ＡｌＧａＮ／ＧａＮヘテロ接合構造では電界強度
が１×１０⁵Ｖ／ｃｍで、ＧａＡｓの２倍以上の電子速
度を有し、素子の微細化によって高周波動作が期待でき
る。2. Description of the Related Art GaN, AlGaN, InGaN, In
Since gallium nitride-based semiconductors such as AlGaN have a direct transition and the bandgap changes from 1.95 eV to 6 eV, they are regarded as promising materials for light emitting devices in the green region to the ultraviolet region. In particular, in recent years, semiconductor lasers in the blue-violet region have been actively developed in order to realize high density of information processing equipment. In addition, GaN is chemically stable, has excellent heat resistance and environment resistance, has high dielectric breakdown field strength, high thermal conductivity, and high electron saturation speed, and is therefore promising as a high frequency power device material. is there.
Particularly, in the AlGaN / GaN heterojunction structure, the electric field strength is 1 × 10 ⁵ V / cm, the electron velocity is more than twice that of GaAs, and high frequency operation can be expected by miniaturization of the device.

【０００３】この材料はＳｉ，Ｇｅ等のｎ型ドーパント
をドープすることによりｎ型特性を示し、電界効果トラ
ンジスタ（ＦＥＴ）への展開が図られている。特に、材
料の輸送特性に優れたＡｌＧａＮ／ＧａＮ系ＨＥＭＴ
（Ｈｉｇｈ ＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙ Ｔｒ
ａｎｓｉｓｔｏｒ）が広く検討されている。This material exhibits an n-type characteristic by doping with an n-type dopant such as Si or Ge, and is being developed for a field effect transistor (FET). In particular, AlGaN / GaN HEMTs with excellent material transport properties
(High Electron Mobility Tr
is widely studied.

【０００４】図８は、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴの
従来の製造方法を示す工程断面図である。FIG. 8 is a process sectional view showing a conventional method of manufacturing an AlGaN / GaN HEMT.

【０００５】まず、シリコンカーバイド（ＳｉＣ）で構
成された基板３１上にＡｌＧａＮ／ＧａＮ ＨＥＭＴ構
造のエピタキシャル層（図示せず）を形成し、このエピ
タキシャル層をメサエッチングすることにより、図８
（ａ）に示すように、活性層３２を形成する。First, an epitaxial layer (not shown) having an AlGaN / GaN HEMT structure is formed on a substrate 31 made of silicon carbide (SiC), and the epitaxial layer is mesa-etched to obtain the structure shown in FIG.
As shown in (a), the active layer 32 is formed.

【０００６】次に、活性層３２上に、厚さ２０ｎｍのＴ
ｉ層（図示せず）、厚さ２００ｎｍのＡｌ層（図示せ
ず）を順次形成し、リフトオフ法により、図８（ｂ）に
示すようにソース電極３３およびドレイン電極３４を形
成し、５５０℃の窒素雰囲気中でシンターする。Next, a T layer having a thickness of 20 nm is formed on the active layer 32.
An i layer (not shown) and an Al layer (not shown) having a thickness of 200 nm are sequentially formed, and a source electrode 33 and a drain electrode 34 are formed by a lift-off method as shown in FIG. Sinter in the nitrogen atmosphere.

【０００７】最後に、活性層３２上に厚さ５０ｎｍのＰ
ｄ層（図示せず）、厚さ５０ｎｍのＴｉ層（図示せ
ず）、厚さ３００ｎｍのＡｕ層（図示せず）を順次積層
し、リフトオフ法により、図６（ｃ）に示すようにゲー
ト電極３４を形成し、ＨＥＭＴを完成する。Finally, a P layer having a thickness of 50 nm is formed on the active layer 32.
A d layer (not shown), a Ti layer (not shown) having a thickness of 50 nm, and an Au layer (not shown) having a thickness of 300 nm are sequentially stacked, and a gate is formed by a lift-off method as shown in FIG. The electrode 34 is formed to complete the HEMT.

【０００８】ＨＥＭＴは、上述のように、活性領域３２
上に、オーミック電極３３とゲート電極３４をリフトオ
フ法で形成すれば容易に形成できるが、その特性向上の
ためには、活性層３２に用いるエピタキシャル構造の特
性向上や、ソース電極３３およびドレイン電極３４と活
性層３２とのコンタクト抵抗の低減やゲート電極３５の
ゲート特性の向上も重要であるが、デバイスの微細化に
よる寄生抵抗の低減が大きく影響する。特に、ソース電
極３３とゲート電極３５との間隔の短縮は、ソース寄生
抵抗を低減させ、ＨＥＭＴのオン抵抗の低減や相互コン
ダクタンスの向上に大きく寄与する。The HEMT has the active region 32 as described above.
The ohmic electrode 33 and the gate electrode 34 can be easily formed thereon by the lift-off method. To improve the characteristics, the characteristics of the epitaxial structure used for the active layer 32, the source electrode 33 and the drain electrode 34 are improved. Although it is important to reduce the contact resistance between the active layer 32 and the active layer 32 and to improve the gate characteristics of the gate electrode 35, the reduction in parasitic resistance due to the miniaturization of the device has a great influence. In particular, shortening the distance between the source electrode 33 and the gate electrode 35 reduces the source parasitic resistance, which greatly contributes to the reduction of the ON resistance of the HEMT and the improvement of the mutual conductance.

【０００９】また、一方で、高周波的には微細化は当然
必要であるが、ゲート長の短縮によるゲート抵抗の増加
は、最大発振周波数やパワー出力に影響し、ゲート電極
３５の断面形状をＴ型形状にすることによって、ゲート
抵抗を低減する方法がとられている。On the other hand, although miniaturization is naturally required for high frequencies, an increase in gate resistance due to a reduction in gate length affects the maximum oscillation frequency and power output, and the cross-sectional shape of the gate electrode 35 is T. A method of reducing the gate resistance by taking a mold shape is adopted.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、前述し
た従来のＨＥＭＴの製造方法では、作製工程上、ゲート
電極３５を形成する際、ソース電極３３およびドレイン
電極３４に対して位置合わせの余裕を考慮しなければな
らず、ソース電極３３とゲート電極３５との間隔がばら
つき、その短縮にも限界があった。However, in the above-described conventional HEMT manufacturing method, the margin for alignment with respect to the source electrode 33 and the drain electrode 34 is taken into consideration when forming the gate electrode 35 in the manufacturing process. Therefore, the distance between the source electrode 33 and the gate electrode 35 varies, and there is a limit to shortening the distance.

【００１１】特に、ゲート電極３５を下方の脚部と上方
の傘部とを有するＴ型構造にする場合は、ゲート電極３
５の傘部とソース電極３３との間隔の短縮には限界があ
るため、実際のソース・ゲート電極間隔はかなり大きく
なりソース寄生抵抗の増大を招くという問題が発生して
いた。In particular, when the gate electrode 35 has a T-shaped structure having a lower leg portion and an upper umbrella portion, the gate electrode 3
Since there is a limit to the shortening of the distance between the umbrella portion of 5 and the source electrode 33, the actual distance between the source and the gate electrode becomes considerably large, which causes a problem that the source parasitic resistance increases.

【００１２】そのため、本発明はこのような課題を鑑み
なされたものであり、その目的は窒化ガリウム系半導体
装置の製造方法において、ソース寄生抵抗を低減させ、
高性能な半導体装置の製造方法を提供することにある。Therefore, the present invention has been made in view of such problems, and an object thereof is to reduce source parasitic resistance in a method of manufacturing a gallium nitride-based semiconductor device,
It is to provide a method for manufacturing a high-performance semiconductor device.

【００１３】[0013]

【課題を解決するための手段】本発明は、基板上に、窒
化ガリウム系化合物半導体で構成される活性層を形成す
る工程と、前記活性層上に第１の金属層を形成する工程
と、前記第１の金属層上に絶縁層を形成する工程と、前
記絶縁層上に開口部を有するレジストを形成する工程
と、前記レジストをマスクとして前記絶縁層に開口部を
形成する工程と、前記レジストをマスクとして前記第１
の金属層に、前記絶縁層の開口部よりも大きい開口部を
形成する工程と、前記レジストの開口部を前記絶縁層の
開口よりも大きく広げる工程と、前記レジスト上に第２
の金属層を形成する工程と、前記レジストを除去する工
程とを有する半導体装置の製造方法であり、レジストの
除去により形成される第２の電極を第１の金属層に対し
て自己整合的に形成することができるものである。The present invention SUMMARY OF] is on board, nitrogen
Form an active layer composed of gallium nitride compound semiconductor
And a step of forming a first metal layer on the active layer
And a step of forming an insulating layer on the first metal layer,
Step of forming a resist having an opening on the insulating layer
And using the resist as a mask to form an opening in the insulating layer.
Forming step, and the first resist using the resist as a mask
An opening larger than the opening of the insulating layer in the metal layer of
And the opening of the resist in the insulating layer.
A step of expanding the opening larger than the opening, and a second step on the resist.
Step of forming the metal layer and removing the resist
And a second electrode formed by removing the resist can be formed in a self-aligned manner with respect to the first metal layer.

【００１４】[0014]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.

【００１５】（実施の形態１）まず、本発明の実施の形
態１に係る半導体装置の製造方法について説明する。(First Embodiment) First, a method for manufacturing a semiconductor device according to a first embodiment of the present invention will be described.

【００１６】図１は、本発明の実施の形態１に係る半導
体装置であるＡｌＧａＮ／ＧａＮ系ＨＥＭＴの製造方法
を示す工程断面図である。FIG. 1 is a process sectional view showing a method of manufacturing an AlGaN / GaN HEMT which is a semiconductor device according to the first embodiment of the present invention.

【００１７】まず、シリコンカーバイド（ＳｉＣ）で構
成された基板１上に成長したＡｌＧａＮ／ＧａＮ ＨＥ
ＭＴ構造を有するエピタキシャル層（図示せず）をメサ
エッチングし、図１（ａ）に示すような活性層２を形成
する。First, AlGaN / GaN HE grown on a substrate 1 made of silicon carbide (SiC).
An epitaxial layer (not shown) having the MT structure is mesa-etched to form an active layer 2 as shown in FIG.

【００１８】次に、活性領域２上に、厚さ２０ｎｍのＴ
ｉ層（図示せず）、厚さ２００ｎｍのＡｌ層（図示せ
ず）を順次形成（以下、「Ｔｉ／Ａｌ（２０ｎｍ／２０
０ｎｍ）」のように記載する）し、リフトオフ法によ
り、図１（ｂ）に示すような第１の金属層であるオーミ
ック金属層３を形成する。Next, a 20 nm thick T is formed on the active region 2.
An i layer (not shown) and an Al layer (not shown) having a thickness of 200 nm are sequentially formed (hereinafter, referred to as “Ti / Al (20 nm / 20
0 nm) ”), and the ohmic metal layer 3 which is the first metal layer as shown in FIG. 1B is formed by the lift-off method.

【００１９】次に、図１（ｃ）に示すように、オーミッ
ク金属層３上にゲート電極形成用の開口部４ａを有する
フォトレジスト４を形成する。Next, as shown in FIG. 1C, a photoresist 4 having an opening 4a for forming a gate electrode is formed on the ohmic metal layer 3.

【００２０】次に、フォトレジスト４をマスクに、オー
ミック金属層３のＡｌ層を塩酸水溶液で、続いてＴｉ層
を弗酸水溶液でエッチングし、図１（ｄ）に示すような
開口部３ａを形成する。これにより、ソース電極３ｓ、
ドレイン電極３ｄが形成される。このとき、開口部３ａ
が開口部４ａよりも大きくなるようにする。Next, using the photoresist 4 as a mask, the Al layer of the ohmic metal layer 3 is etched with a hydrochloric acid aqueous solution and then the Ti layer is etched with a hydrofluoric acid aqueous solution to form an opening 3a as shown in FIG. 1 (d). Form. Thereby, the source electrode 3s,
The drain electrode 3d is formed. At this time, the opening 3a
Is larger than the opening 4a.

【００２１】その後、第２の金属層であるゲート金属層
（図示せず）、例えばＰｄＳｉ／Ｔｉ／Ａｕ（５０ｎｍ
／５０ｎｍ／３００ｎｍ）をレジスト４上の全面に蒸着
し、リフトオフ法によりレジスト４を除去することによ
り、図１（ｅ）に示すように開口部３ａ内のみに上述の
ゲート金属層の一部を残し、これをゲート電極５とす
る。After that, a gate metal layer (not shown), which is a second metal layer, such as PdSi / Ti / Au (50 nm) is formed.
(/ 50 nm / 300 nm) is vapor-deposited on the entire surface of the resist 4 and the resist 4 is removed by a lift-off method to remove a part of the above-mentioned gate metal layer only in the opening 3a as shown in FIG. 1 (e). The gate electrode 5 is left as it is.

【００２２】最後に５５０℃の窒素雰囲気中でシンター
することによりソース電極３ｓおよびドレイン電極３ｄ
と活性層２との間のオーミックコンタクトを形成し、Ｈ
ＥＭＴを完成する。Finally, by sintering in a nitrogen atmosphere at 550 ° C., the source electrode 3s and the drain electrode 3d
To form an ohmic contact between the active layer 2 and
Complete the EMT.

【００２３】本実施の形態によれば、ゲート電極５は、
ソース電極３ｓおよびドレイン電極３ｄに対して自己整
合的に形成されるため、ソース・ゲート電極間距離は、
従来の方法に比べて短縮でき、ソース抵抗の低減が可能
となる。According to the present embodiment, the gate electrode 5 is
Since the source electrode 3s and the drain electrode 3d are formed in a self-aligned manner, the distance between the source and gate electrodes is
It can be shortened as compared with the conventional method, and the source resistance can be reduced.

【００２４】また、ゲート・ソース電極間隔は、開口部
３ａの形成時のオーミック金属層３のサイドエッチング
量で決定されるため、ばらつきは小さい。Since the gate-source electrode distance is determined by the side etching amount of the ohmic metal layer 3 when the opening 3a is formed, the variation is small.

【００２５】図２は、本実施の形態と従来の製造方法に
よる半導体装置における、ソース寄生抵抗を複数のウエ
ハーで測定したときの、ウエハー毎のソース寄生抵抗の
値を示したものである。FIG. 2 shows the value of the source parasitic resistance for each wafer when the source parasitic resistance is measured for a plurality of wafers in the semiconductor device according to this embodiment and the conventional manufacturing method.

【００２６】従来の製造方法では、ソース寄生抵抗の値
は大きく、ばらつきも大きい。一方、本実施の形態で
は、ソース寄生抵抗が低く、また、ばらつきも小さく安
定していることがわかる。In the conventional manufacturing method, the value of the source parasitic resistance is large and the variation is large. On the other hand, in the present embodiment, it can be seen that the source parasitic resistance is low and the variation is small and stable.

【００２７】なお、本実施の形態ではオーミック金属層
３にＴｉ／Ａｌを用いたが、これに限らずコンタクト抵
抗が低くエッチングが容易なオーミック金属層３であれ
ば何れの金属でも良い。Although Ti / Al is used for the ohmic metal layer 3 in the present embodiment, the ohmic metal layer 3 is not limited to this, and any metal may be used as long as it has a low contact resistance and is easily etched.

【００２８】また、オーミック金属層３のエッチングに
おいて塩酸水溶液および弗酸水溶液を用いたが、エッチ
ング液はこれに限らない。また、エッチングもウェット
エッチングに限らずドライエッチングを用いても良い。Although the hydrochloric acid aqueous solution and the hydrofluoric acid aqueous solution are used in the etching of the ohmic metal layer 3, the etching solution is not limited to this. Further, the etching is not limited to wet etching, and dry etching may be used.

【００２９】また、ゲート金属層にＰｄＳｉ／Ｔｉ／Ａ
ｕを用いたが、ゲート金属層はこれに限らず、ＧａＮ系
半導体と良好なゲート接合が形成できるＰｄやＰｔなど
の金属であっても差し支えない。Further, PdSi / Ti / A is used for the gate metal layer.
Although u is used, the gate metal layer is not limited to this and may be a metal such as Pd or Pt that can form a good gate junction with a GaN-based semiconductor.

【００３０】（実施の形態２）次に、本発明の実施の形
態２に係る半導体装置の製造方法を説明する。(Second Embodiment) Next, a method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described.

【００３１】図３は、本発明の実施の形態２に係る半導
体装置であるＡｌＧａＮ／ＧａＮ系ＨＥＭＴの製造方法
を示す工程断面図である。3A to 3D are process sectional views showing a method of manufacturing an AlGaN / GaN HEMT which is a semiconductor device according to the second embodiment of the present invention.

【００３２】まず、シリコンカーバイド（ＳｉＣ）で構
成された基板１上に成長したＡｌＧａＮ／ＧａＮ ＨＥ
ＭＴ構造を有するエピタキシャル層（図示せず）をメサ
エッチングし、図３（ａ）に示すような活性層２を形成
する。First, AlGaN / GaN HE grown on the substrate 1 made of silicon carbide (SiC).
An epitaxial layer (not shown) having an MT structure is mesa-etched to form an active layer 2 as shown in FIG.

【００３３】次に、活性領域２上に、Ｔｉ／Ａｌ（２０
ｎｍ／２００ｎｍ）層（図示せず）を形成し、リフトオ
フ法により、図３（ｂ）に示すような第１の金属層であ
るオーミック金属層３を形成する。Then, Ti / Al (20
nm / 200 nm) layer (not shown) is formed, and the ohmic metal layer 3 which is the first metal layer as shown in FIG. 3B is formed by the lift-off method.

【００３４】次に、図３（ｃ）に示すように、オーミッ
ク金属層３上にシリコン窒化膜で構成される絶縁層６を
膜厚１００ｎｍで形成する。Next, as shown in FIG. 3C, an insulating layer 6 made of a silicon nitride film is formed on the ohmic metal layer 3 to have a film thickness of 100 nm.

【００３５】次に、図３（ｄ）に示すように、絶縁層６
上にゲート電極形成用の開口部４ａを有するフォトレジ
スト４を形成する。Next, as shown in FIG. 3D, the insulating layer 6
A photoresist 4 having an opening 4a for forming a gate electrode is formed thereon.

【００３６】次に、図４（ａ）に示すように、フォトレ
ジスト４をマスクに、絶縁層６をエッチングし開口部６
ａを形成する。Next, as shown in FIG. 4A, the insulating layer 6 is etched by using the photoresist 4 as a mask and the opening 6 is formed.
a is formed.

【００３７】さらに、フォトレジスト４または絶縁層６
をマスクとして、オーミック金属層３のうちのＡｌ層を
塩酸水溶液で、Ｔｉ層を弗酸水溶液でそれぞれ除去し、
図４（ｂ）に示すように、オーミック金属層３に開口部
３ａを形成する。これにより、ソース電極３ｓ、ドレイ
ン電極３ｄが形成される。このとき、開口部４ａよりも
開口部３ａの方が大きくなるようにする。Further, the photoresist 4 or the insulating layer 6
With the mask as a mask, the Al layer of the ohmic metal layer 3 is removed with a hydrochloric acid aqueous solution, and the Ti layer is removed with a hydrofluoric acid aqueous solution.
As shown in FIG. 4B, the opening 3 a is formed in the ohmic metal layer 3. As a result, the source electrode 3s and the drain electrode 3d are formed. At this time, the opening 3a is made larger than the opening 4a.

【００３８】その後、図４（ｃ）に示すように、酸素プ
ラズマ雰囲気中でフォトレジスト４の開口部４ａが絶縁
層６の開口部６ａよりも大きくなるようにフォトレジス
ト４を加工する。この工程は後に形成するゲート電極を
Ｔ型形状にするためのものである。Thereafter, as shown in FIG. 4C, the photoresist 4 is processed in an oxygen plasma atmosphere so that the opening 4a of the photoresist 4 is larger than the opening 6a of the insulating layer 6. This step is for making a gate electrode to be formed later into a T shape.

【００３９】次に、第２の金属膜であるゲート金属膜
（図示せず）、例えばＰｄＳｉ／Ｔｉ／Ａｕ（５０ｎｍ
／５０ｎｍ／３００ｎｍ）をレジスト４上の全面に蒸着
し、リフトオフ法によりレジスト４を除去することによ
り、図４（ｄ）に示すように開口部３ａ内のみにゲート
金属層の一部を残し、これをゲート電極５とする。ここ
で形成されるゲート電極５はＴ字型となる。Next, a gate metal film (not shown) which is a second metal film, for example, PdSi / Ti / Au (50 nm)
(/ 50 nm / 300 nm) is vapor-deposited on the entire surface of the resist 4 and the resist 4 is removed by a lift-off method to leave a part of the gate metal layer only in the opening 3a as shown in FIG. 4 (d). This is the gate electrode 5. The gate electrode 5 formed here has a T shape.

【００４０】最後に５５０℃の窒素雰囲気中でシンター
することによりソース電極３ｓおよびドレイン電極３ｄ
と活性層２との間のオーミックコンタクトを形成し、Ｈ
ＥＭＴを完成する。Finally, by sintering in a nitrogen atmosphere at 550 ° C., the source electrode 3s and the drain electrode 3d
To form an ohmic contact between the active layer 2 and
Complete the EMT.

【００４１】本実施の形態では、ゲート電極５は、ソー
ス電極３ｓまたはドレイン電極３ｄに対して自己整合的
に配置されるとともにＴ型形状であるため、ゲート抵抗
が低減できる。In the present embodiment, the gate electrode 5 is arranged in a self-aligned manner with respect to the source electrode 3s or the drain electrode 3d and has a T-shape, so that the gate resistance can be reduced.

【００４２】また、ゲート電極５の断面形状は左右対称
形で、ゲート電極５上部の広がり幅は、フォトレジスト
４の開口部４ａの幅を決定する酸素プラズマのエッチン
グ条件で制御できる。The cross-sectional shape of the gate electrode 5 is symmetrical, and the width of the upper portion of the gate electrode 5 can be controlled by the oxygen plasma etching conditions that determine the width of the opening 4a of the photoresist 4.

【００４３】図５は、酸素プラズマ処理時間とゲート抵
抗の関係を示したものである。酸素プラズマ処理を施す
ことにより、ゲート電極５の断面形状がＴ型になり、ゲ
ート抵抗が低減されることが分かる。FIG. 5 shows the relationship between the oxygen plasma treatment time and the gate resistance. It can be seen that, by performing the oxygen plasma treatment, the cross-sectional shape of the gate electrode 5 becomes T-shaped and the gate resistance is reduced.

【００４４】なお、本実施の形態ではオーミック金属層
にＴｉ／Ａｌを用いたが、これに限らずコンタクト抵抗
が低くエッチングが容易なオーミック金属であれば何れ
の金属でも良い。Although Ti / Al is used for the ohmic metal layer in the present embodiment, the present invention is not limited to this, and any metal may be used as long as it has low contact resistance and is easy to etch.

【００４５】また、オーミック金属層３のエッチングの
際に塩酸水溶液と弗酸水溶液を用いたが、エッチング液
はこれに限らない。また、エッチングもウェットエッチ
ングに限らずドライエッチングを用いても良い。Although an aqueous solution of hydrochloric acid and an aqueous solution of hydrofluoric acid were used for etching the ohmic metal layer 3, the etching solution is not limited to this. Further, the etching is not limited to wet etching, and dry etching may be used.

【００４６】また、ゲート金属層にＰｄＳｉ／Ｔｉ／Ａ
ｕを用いたが、ゲート金属層はこれに限らず、ＧａＮ系
半導体と良好なゲート接合が形成できるＰｄやＰｔなど
の金属であっても差し支えない。Further, PdSi / Ti / A is used for the gate metal layer.
Although u is used, the gate metal layer is not limited to this and may be a metal such as Pd or Pt that can form a good gate junction with a GaN-based semiconductor.

【００４７】また、絶縁層６にはシリコン窒化膜を用い
たが、これに限らずシリコン酸化膜等であっても差し支
えない。Further, although the silicon nitride film is used as the insulating layer 6, the insulating layer 6 is not limited to this and may be a silicon oxide film or the like.

【００４８】また、フォトレジスト４の開口部４ａの拡
大のために、酸素プラズマ処理を用いたが、これに限ら
ず、例えばフォトレジスト現像液処理等のフォトレジス
トがエッチングされる方法であれば如何なる方法でも良
いが、酸素プラズマ処理を用いた方が、フォトレジスト
４の開口寸法の制御性に優れるという効果がある。Further, the oxygen plasma treatment is used to enlarge the opening 4a of the photoresist 4, but the present invention is not limited to this, and any method such as photoresist developing solution treatment for etching the photoresist may be used. Although the method may be used, the use of oxygen plasma treatment has an effect of excellent controllability of the opening size of the photoresist 4.

【００４９】（実施の形態３）次に、本発明の実施の形
態３に係る半導体装置の製造方法を説明する。(Third Embodiment) Next, a method of manufacturing a semiconductor device according to a third embodiment of the present invention will be described.

【００５０】図６は、本発明の実施の形態３に係る半導
体装置であるＡｌＧａＮ／ＧａＮ系ＨＥＭＴの製造方法
を示す工程断面図である。6A to 6C are process sectional views showing a method of manufacturing an AlGaN / GaN HEMT which is a semiconductor device according to the third embodiment of the present invention.

【００５１】まず、シリコンカーバイド（ＳｉＣ）で構
成された基板１上に成長したＡｌＧａＮ／ＧａＮ ＨＥ
ＭＴ構造を有するエピタキシャル層（図示せず）をメサ
エッチングし、図６（ａ）に示すような活性層２を形成
する。First, AlGaN / GaN HE grown on the substrate 1 made of silicon carbide (SiC).
An epitaxial layer (not shown) having an MT structure is mesa-etched to form an active layer 2 as shown in FIG. 6 (a).

【００５２】次に、活性領域２上に、Ｔｉ／Ａｌ（２０
ｎｍ／２００ｎｍ）層（図示せず）を形成し、リフトオ
フ法により、図６（ｂ）に示すような第１の金属層であ
るオーミック金属層３を形成する。このオーミック金属
層３は、下層がＴｉ層で上層がＡｌ層である。Next, on the active region 2, Ti / Al (20
(nm / 200 nm) layer (not shown) is formed, and the ohmic metal layer 3 which is the first metal layer as shown in FIG. 6B is formed by the lift-off method. In the ohmic metal layer 3, the lower layer is a Ti layer and the upper layer is an Al layer.

【００５３】次に、図６（ｃ）に示すように、オーミッ
ク金属層３上にシリコン窒化膜で構成される絶縁層６を
膜厚１００ｎｍで形成する。Next, as shown in FIG. 6C, an insulating layer 6 made of a silicon nitride film is formed on the ohmic metal layer 3 to have a film thickness of 100 nm.

【００５４】次に、図６（ｄ）に示すように、絶縁層６
上にゲート電極形成用の開口部４ａを有するフォトレジ
スト４を形成する。Next, as shown in FIG. 6D, the insulating layer 6
A photoresist 4 having an opening 4a for forming a gate electrode is formed thereon.

【００５５】次に、図７（ａ）に示すように、フォトレ
ジスト４をマスクに、絶縁層６をエッチングし開口部６
ａを形成する。Next, as shown in FIG. 7A, the insulating layer 6 is etched using the photoresist 4 as a mask to form the opening 6
a is formed.

【００５６】次に、フォトレジスト用のアルカリ系現像
液を用いて、図７（ｂ）に示すように、オーミック金属
層３のうちの上層のＡｌ層に開口を設け、同時にフォト
レジスト４の開口部４ａを広げる。Next, as shown in FIG. 7B, an opening is formed in the upper Al layer of the ohmic metal layer 3 by using an alkaline developing solution for photoresist, and at the same time the opening of the photoresist 4 is opened. Expand the part 4a.

【００５７】その後、Ｔｉ層を弗酸水溶液でエッチング
することにより、図７（ｃ）に示すように、Ａｌ層に設
けた開口と同様の開口を設ける。これにより、ソース電
極３ｓ、ドレイン電極３ｄが形成される。このとき、開
口部４ａよりも開口部３ａの方が大きくなるようにす
る。After that, the Ti layer is etched with an aqueous solution of hydrofluoric acid to form an opening similar to the opening formed in the Al layer, as shown in FIG. 7C. As a result, the source electrode 3s and the drain electrode 3d are formed. At this time, the opening 3a is made larger than the opening 4a.

【００５８】次に、ゲート金属膜（図示せず）、例えば
ＰｄＳｉ／Ｔｉ／Ａｕ（５０ｎｍ／５０ｎｍ／３００ｎ
ｍ）をフォトレジスト４上の全面に蒸着し、リフトオフ
法によりフォトレジスト４を除去することにより、図７
（ｄ）に示すように開口部３ａ内のみにゲート金属層の
一部を残し、これをゲート電極５とする。ここで形成さ
れるゲート電極５はＴ字型となる。Next, a gate metal film (not shown), for example, PdSi / Ti / Au (50 nm / 50 nm / 300 n)
m) is vapor-deposited on the entire surface of the photoresist 4 and the photoresist 4 is removed by a lift-off method.
As shown in (d), a part of the gate metal layer is left only in the opening 3a and is used as the gate electrode 5. The gate electrode 5 formed here has a T shape.

【００５９】最後に５５０℃の窒素雰囲気中でシンター
することによりソース電極３ｓおよびドレイン電極３ｄ
と活性層２との間のオーミックコンタクトを形成し、Ｈ
ＥＭＴを完成する。Finally, by sintering in a nitrogen atmosphere at 550 ° C., the source electrode 3 s and the drain electrode 3 d
To form an ohmic contact between the active layer 2 and
Complete the EMT.

【００６０】本実施の形態では、Ａｌ層をエッチングす
る工程とフォトレジスト４の開口部４ａを広げる工程と
がアルカリ現像液による単一処理で行えるため、工程数
の削減ができる。In the present embodiment, the step of etching the Al layer and the step of widening the opening 4a of the photoresist 4 can be performed by a single treatment with an alkali developing solution, so that the number of steps can be reduced.

【００６１】なお、本実施形態では絶縁膜６にはシリコ
ン窒化膜を用いたが、これに限らずシリコン酸化膜等の
絶縁膜であっても差し支えない。Although the silicon nitride film is used as the insulating film 6 in this embodiment, the insulating film is not limited to this and may be an insulating film such as a silicon oxide film.

【００６２】また、ゲート金属膜にＰｄＳｉ／Ｔｉ／Ａ
ｕを用いたが、その他ＧａＮ系半導体と良好なゲート接
合が形成できるＰｄやＰｔなどの金属であっても差し支
えない。The gate metal film is made of PdSi / Ti / A.
Although u is used, other metals such as Pd and Pt that can form a good gate junction with the GaN-based semiconductor may be used.

【００６３】また、Ａｌ層のエッチングとの開口部４ａ
の拡大に、アルカリ現像液を用いたが、その他のアルカ
リ性溶液であっても差し支えない。Further, the opening 4a for etching the Al layer is formed.
Although an alkali developing solution was used for the expansion, the other alkaline solution may be used.

【００６４】[0064]

【発明の効果】以上説明したように本発明によれば、窒
化ガリウム系化合物半導体装置を製造する際に、ゲート
電極をオーミック電極であるソース電極およびドレイン
電極に対して自己整合的に形成することにより、ソース
寄生抵抗を低減させデバイス特性の向上を実現すること
ができる。As described above, according to the present invention, when a gallium nitride compound semiconductor device is manufactured, the gate electrode is formed in self-alignment with the source electrode and the drain electrode which are ohmic electrodes. As a result, the source parasitic resistance can be reduced and the device characteristics can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１に係る半導体装置の製造
方法を説明する工程断面図FIG. 1 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention.

【図２】同半導体装置および従来の半導体装置のソース
抵抗の値を示す図FIG. 2 is a diagram showing source resistance values of the semiconductor device and a conventional semiconductor device.

【図３】本発明の実施の形態２に係る半導体装置の製造
方法を説明する工程断面図FIG. 3 is a process cross-sectional view illustrating the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

【図４】本発明の実施の形態２に係る半導体装置の製造
方法を説明する工程断面図FIG. 4 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.

【図５】同半導体装置における酸素プラズマ処理時間と
ゲート抵抗との関係を示す図FIG. 5 is a diagram showing a relationship between an oxygen plasma treatment time and a gate resistance in the same semiconductor device.

【図６】本発明の実施の形態３に係る半導体装置の製造
方法を説明する工程断面図FIG. 6 is a process sectional view illustrating a method for manufacturing a semiconductor device according to a third embodiment of the present invention.

【図７】本発明の実施の形態３に係る半導体装置の製造
方法を説明する工程断面図FIG. 7 is a process sectional view explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention.

【図８】従来の半導体装置の製造方法を説明する工程断
面図FIG. 8 is a process sectional view illustrating a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１ 基板 ２ 活性層 ３ オーミック金属層 ３ａ 開口部 ３ｄ ドレイン電極 ３ｓ ソース電極 ４ フォトレジスト ４ａ 開口部 ５ ゲート電極 ６ 絶縁層 ６ａ 開口部 1 substrate 2 Active layer 3 Ohmic metal layer 3a opening 3d drain electrode 3s source electrode 4 photoresist 4a opening 5 Gate electrode 6 insulating layers 6a opening

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 義人 大阪府高槻市幸町１番１号 松下電子工 業株式会社内 (56)参考文献 特開 昭63−164477（ＪＰ，Ａ) 特開2000−208435（ＪＰ，Ａ) 特開2001−93875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Yoshito Ikeda 1-1 Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics Industrial Co., Ltd. (56) Reference JP-A-63-164477 (JP, A) JP 2000 -208435 (JP, A) JP 2001-93875 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/338 H01L 29/778 H01L 29/812

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 基板上に、窒化ガリウム系化合物半導体
で構成される活性層を形成する工程と、前記活性層上に
第１の金属層を形成する工程と、前記第１の金属層上に
絶縁層を形成する工程と、前記絶縁層上に開口部を有す
るレジストを形成する工程と、前記レジストをマスクと
して前記絶縁層に開口部を形成する工程と、前記レジス
トをマスクとして前記第１の金属層に、前記絶縁層の開
口部よりも大きい開口部を形成する工程と、前記レジス
トの開口部を前記絶縁層の開口よりも大きく広げる工程
と、前記レジスト上に第２の金属層を形成する工程と、
前記レジストを除去する工程とを有する半導体装置の製
造方法。1. A step of forming an active layer made of a gallium nitride-based compound semiconductor on a substrate, a step of forming a first metal layer on the active layer, and a step of forming an active layer on the first metal layer. Forming an insulating layer; forming a resist having an opening on the insulating layer; forming an opening in the insulating layer using the resist as a mask; and the first resist using the resist as a mask. Forming in the metal layer an opening larger than the opening in the insulating layer; expanding the opening in the resist larger than the opening in the insulating layer; and forming a second metal layer on the resist. And the process of
And a step of removing the resist. 【請求項２】 前記第１の金属層がＴｉおよびＡｌを有
することを特徴とする請求項１記載の半導体装置の製造
方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the first metal layer contains Ti and Al. 【請求項３】 前記レジストの開口部を前記絶縁層の開
口よりも大きく広げる工程が、酸素プラズマ処理を含む
ことを特徴とする請求項１または請求項２に記載の半導
体装置の製造方法。3. A process to expand larger than the opening of the insulating layer openings of the resist, a method of manufacturing a semiconductor device according to claim 1 or claim 2, characterized in that it comprises an oxygen plasma treatment. 【請求項４】 前記第１の金属層の開口部をウェットエ
ッチングにより形成することを特徴とする請求項１ない
し請求項３のいずれかに記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the opening of the first metal layer is formed by wet etching. 【請求項５】 基板上に窒化ガリウム系化合物半導体で
構成される活性層を形成する工程と、前記活性層上にＴ
ｉ層およびＡｌ層を順次積層した構造からなる第１の金
属層を形成する工程と、前記第１の金属層上に絶縁層を
形成する工程と、前記絶縁層上に開口部を有し、アルカ
リ系現像液で現像できるレジスト層を形成する工程と、
前記レジストをマスクとして前記絶縁層に開口部を形成
する工程と、アルカリ系現像液で前記Ａｌ層に前記絶縁
層の開口部よりも大きい開口部を形成すると同時に前記
レジストの開口部を前記絶縁層の開口よりも大きく広げ
る工程と、前記レジスト上に第２の金属層を形成する工
程と、前記レジストを除去する工程とを有する半導体装
置の製造方法。5. A step of forming an active layer made of a gallium nitride-based compound semiconductor on a substrate, and T on the active layer.
forming a first metal layer having a structure in which an i layer and an Al layer are sequentially stacked; forming an insulating layer on the first metal layer; and having an opening on the insulating layer, A step of forming a resist layer that can be developed with an alkaline developer,
Forming an opening in the insulating layer using the resist as a mask; and forming an opening larger than the opening in the insulating layer in the Al layer with an alkaline developer, and simultaneously forming the opening in the resist in the insulating layer. A method of manufacturing a semiconductor device, which includes a step of expanding the opening larger than the opening, a step of forming a second metal layer on the resist, and a step of removing the resist.