JP3499796B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置のゲー
ト電極における半導体装置の製造方法に関し、主にポリ
シリコンの形成方法における半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in a gate electrode of a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in a method of forming polysilicon.
【０００２】[0002]
【従来の技術】従来、半導体装置の製造方法において、
半導体装置の高密度化に伴って電極ないしは配線の形成
技術は、益々高精度微細化が要求されている。この電極
或いは配線の加工技術は、半導体装置の製造プロセスに
おいて、重要な位置を占めている。2. Description of the Related Art Conventionally, in a method of manufacturing a semiconductor device,
As the density of semiconductor devices increases, the technology for forming electrodes or wirings is required to have higher precision and finer structure. This electrode or wiring processing technique occupies an important position in the semiconductor device manufacturing process.
【０００３】ここで、従来技術として、本発明者等によ
る特開平１１−１３５４７６号公報について説明する。Here, as a conventional technique, Japanese Patent Application Laid-Open No. 11-135476 by the present inventors will be described.
【０００４】同公報による半導体装置の製造方法におい
て、図３を参照して、ポリシリコン、金属シリサイド、
又はポリシリコンと金属シリサイド膜の２層膜等の下層
材料１１上に、有機の反射防止膜１２を形成し、反射防
止膜１２をベークし、反射防止膜１２上にフォトレジス
トパターン１３を形成し、フォトレジストパターン１３
をマスクとして、反射防止膜（ＡＲＣ）１２をＯ2（酸
素）ガスとＣｌ2やＨＢｒ、Ｎ2等のハロゲンガスとの混
合ガスを用いてエッチング加工し、該Ｏ2（酸素）ガス
の混合比を３０〜７０％としている。In the method of manufacturing a semiconductor device according to the above publication, referring to FIG. 3, polysilicon, metal silicide,
Alternatively, an organic antireflection film 12 is formed on a lower layer material 11 such as a two-layer film of polysilicon and a metal silicide film, the antireflection film 12 is baked, and a photoresist pattern 13 is formed on the antireflection film 12. , Photoresist pattern 13
The antireflection film (ARC) 12 is etched using a mixed gas of O 2 (oxygen) gas and a halogen gas such as Cl 2 , HBr, or N 2 with the mask as a mask, and the O 2 (oxygen) gas is mixed. The ratio is 30 to 70%.
【０００５】また、図３には、下層材料１１上に形成さ
れた自然酸化膜１７を除去すると、酸素ガス５０％の条
件でＡＲＣエッチングした際、下層材料１１がエッチン
グされる状態を示している。これに対し、左側の図に示
したように自然酸化膜１７を除去せず、ＡＲＣエッチン
グした場合、下層材料１１上の自然酸化膜１７によりエ
ッチングがストップし、更にＡＲＣ１２のエッチングが
完了した時、自然酸化膜１７上に酸化膜１８が形成さ
れ、下層材料１１上でエッチングがストップする状態が
示されている。この結果をＳＭＥ装置で表面状態を観測
すると、エッチングがストップしたことにより、一方、
右側の図は、ＡＲＣエッチングは同じ条件であるが、自
然酸化膜１７がない場合には、エッチングストップしな
い状態を示している。Further, FIG. 3 shows a state in which, when the natural oxide film 17 formed on the lower layer material 11 is removed, the lower layer material 11 is etched when ARC etching is performed under the condition of 50% oxygen gas. . On the other hand, as shown in the diagram on the left side, when the ARC etching is performed without removing the native oxide film 17, the etching is stopped by the native oxide film 17 on the lower layer material 11, and when the etching of the ARC 12 is completed, An oxide film 18 is formed on the natural oxide film 17 and etching is stopped on the lower layer material 11. Observation of the surface condition with an SME device showed that etching stopped,
The figure on the right side shows the state where the ARC etching is performed under the same conditions, but when the native oxide film 17 is not present, etching is not stopped.
【０００６】このことから、被エッチング層上に表面が
平坦な反射防止膜を形成して均一な膜厚レジスト膜を得
るため、被エッチング層の表面に段差が生じていても、
常に寸法が均一でかつノッチのないレジストパターンを
得ることができ、又、反射防止膜によって、光多重干渉
によるレジストパターンの寸法変化も防止でき、反射防
止膜を平坦化処理する工程が不要となり、工程処理能力
を向上できるとしている。Therefore, even if there is a step on the surface of the layer to be etched, an antireflection film having a flat surface is formed on the layer to be etched to obtain a resist film having a uniform thickness.
It is possible to always obtain a resist pattern having uniform dimensions and no notch, and the antireflection film can prevent the dimension change of the resist pattern due to optical multiple interference, and the step of flattening the antireflection film is unnecessary, It is said that the process capacity can be improved.
【０００７】また、図２を参照しつつ、従来の半導体装
置、特にゲート電極の形成の際のエッチング工程につい
て説明する。図２（ａ）によれば、半導体基板７上に活
性領域３がゲート電極１の両脇下部にイオン注入等によ
って形成されている。この活性領域３以外の部位をマス
クしてイオン注入により形成する。半導体基板７内に活
性領域３を形成した後、マスクを除去し、半導体基板７
上に酸化絶縁膜８を形成した後、ポリシリコン、金属シ
リサイド等を積層してゲート電極１とし、その後サイド
ウォール２をゲート電極１のサイドを主に、ゲート電極
１上の残部に形成し、その上にポリシリコン４を積層
し、さらに、ドライエッチングの際にエッチング照射に
よる反射を防止する反射防止膜（ＡＲＣ：Anti-Reflect
ive Coating）を積層し、その上にレジスト６を形成す
る。A conventional semiconductor device, particularly an etching process for forming a gate electrode will be described with reference to FIG. According to FIG. 2A, the active region 3 is formed on the semiconductor substrate 7 under the both sides of the gate electrode 1 by ion implantation or the like. The region other than the active region 3 is masked and formed by ion implantation. After the active region 3 is formed in the semiconductor substrate 7, the mask is removed and the semiconductor substrate 7
After forming the oxide insulating film 8 thereon, polysilicon, metal silicide, etc. are laminated to form the gate electrode 1, and then the sidewall 2 is formed mainly on the side of the gate electrode 1 and on the remaining portion on the gate electrode 1, An anti-reflection film (ARC: Anti-Reflect) is formed by stacking polysilicon 4 on top of it and preventing reflection due to etching irradiation during dry etching.
ive Coating) is laminated and a resist 6 is formed thereon.
【０００８】つぎに、レジスト６をマスクとして、ＡＲ
Ｃ加工としてドライエッチングを実行する。その際、マ
スク幅としてのレジスト６の幅をレジストマスク寸法Ｌ
１とすると、ＡＲＣがポリシリコンと接する箇所のＡＲ
Ｃ幅をＡＲＣマスク寸法Ｌ２とし、Ｌ１＞Ｌ２の関係が
成立する。つぎに、ポリシリコン４の加工段階により、
図２（ｃ）に示すように、レジスト６、ＡＲＣ５をマス
クとして、ポリシリコン４をエッチングする。Next, using the resist 6 as a mask, AR
Dry etching is performed as C processing. At that time, the width of the resist 6 as the mask width is set to the resist mask dimension L.
If set to 1, AR at the point where ARC contacts polysilicon
With the C width as the ARC mask size L2, the relationship of L1> L2 is established. Next, according to the processing stage of the polysilicon 4,
As shown in FIG. 2C, the polysilicon 4 is etched using the resist 6 and the ARC 5 as a mask.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、その
際、レジスト６と活性領域３との位置あわせが少しでも
ずれてしまうと、活性領域３がポリシリコンのエッチン
グ加工の際に削られてしまう。また、そのため、活性領
域３が削られてしまうため、半導体装置の歩留まりが低
下してしまうという問題点を有する。However, at this time, if the resist 6 and the active region 3 are misaligned even a little, the active region 3 is scraped during the etching process of polysilicon. Further, because of this, the active region 3 is scraped off, which causes a problem that the yield of the semiconductor device is reduced.
【００１０】また、図２に示す半導体装置のエッチング
方法では、レジストが正確にパターン化されてＡＲＣと
ポリシリコンとをエッチングできたとしても、図２
（ｃ）に示すように、活性領域と一致することが難し
く、マスクとなるレジストの位置あわせに余裕がなく、
ポリシリコンを正確に活性領域と導通することが困難で
あるという問題点を有している。また、一部でもマスク
としてのレジストの形成にズレがあれば、活性領域がエ
ッチングされ、活性領域の損傷も発生し、半導体装置と
しての歩留まりが低下するという問題点を有していた。In the semiconductor device etching method shown in FIG. 2, even if the resist is accurately patterned and the ARC and polysilicon can be etched, the method shown in FIG.
As shown in (c), it is difficult to match with the active region, and there is no margin in aligning the resist serving as a mask,
There is a problem that it is difficult to accurately connect polysilicon to the active region. Further, even if a part of the resist as a mask is misaligned, the active region is etched, and the active region is damaged, resulting in a decrease in yield as a semiconductor device.
【００１１】そこで、本発明は、レジストをマスクとし
てエッチングする際に、活性領域とポリシリコンとを正
確に位置あわせし、エッチングによる活性領域の損傷を
防止することのできるエッチング方法を提供することを
課題とする。Therefore, the present invention provides an etching method capable of accurately aligning an active region and polysilicon when etching is performed using a resist as a mask and preventing damage to the active region due to etching. It is an issue.
【００１２】[0012]
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体基板上に形成された活性領域と、
コンタクトをとるために埋め込まれるポリシリコンの形
成方法に関し、前記活性領域に接して形成されたポリシ
リコン膜上に有機反射防止膜（ＡＲＣ）とパターニング
されたレジストを順次形成する工程と、前記レジストを
第１マスクとして、前記ＡＲＣをエッチングする工程
と、前記レジストおよび前記ＡＲＣを第２マスクとし
て、下地の前記ポリシリコンをエッチングする工程とか
ら成り、前記ＡＲＣをエッチング加工する際に、前記レ
ジストの幅寸法よりも前記ＡＲＣの幅寸法を大きくする
ことを特徴とした半導体装置の製造方法を提供する。In order to solve the above problems, the present invention provides an active region formed on a semiconductor substrate,
Regarding a method of forming polysilicon to be buried in contact, a polysilicon formed in contact with the active region is used.
Patterning of organic anti-reflection film (ARC) on the recon film
Sequentially forming a resist, the resist
As a first mask, etching the ARC, the resist and the ARC as the second mask consists of a step of etching the polysilicon base, when etching the ARC, the Le <br Provided is a method of manufacturing a semiconductor device, which is characterized in that the width dimension of the ARC is made larger than the width dimension of the resist.
【００１３】 また、前記有機反射防止膜（ＡＲＣ）を
エッチング加工する際に、Ｃｌ2（塩素）／Ｏ2（酸素）
の混合ガスを使用したドライエッチング法を用いて、前
記半導体基板の温度を０度以下にして、前記有機反射防
止膜（ＡＲＣ）の側壁にデポジション膜を付着させたこ
とを特徴とする半導体装置の製造方法。In addition, the organic antireflection film (ARC)
Cl 2 (chlorine) / O 2 (oxygen) when etching
Using a dry etching method using a mixed gas of
The temperature of the semiconductor substrate is set to 0 ° C. or below to prevent the organic reflection prevention.
A method of manufacturing a semiconductor device, comprising depositing a deposition film on a sidewall of a stop film ( ARC ) .
【００１４】[0014]
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail with reference to the drawings.
【００１５】［第１の実施形態］
（１）構成の説明
本発明による本実施形態で説明するのは、半導体基板７
上の活性領域３とコンタクトをとるために埋め込まれる
ポリシリコン４の形成方法に関する。以下順次、その形
成方法を説明する。[First Embodiment] (1) Description of Configuration The semiconductor substrate 7 will be described in the present embodiment according to the present invention.
It relates to a method of forming a polysilicon 4 which is buried to make contact with the upper active region 3. The method for forming the same will be sequentially described below.
【００１６】まず、半導体基板７上に活性領域３がゲー
ト電極１の両脇下部にイオン注入等によって形成されて
いる。この活性領域３以外の部位をマスクしてイオン注
入により形成する。半導体基板７内に活性領域３を形成
した後、マスクを除去し、半導体基板７上に酸化絶縁膜
８を形成した後、ポリシリコン、ＷＳｉ等の金属シリサ
イド等を積層してゲート電極１とし、その後サイドウォ
ール２をゲート電極１のサイドを主に、ゲート電極１上
の残部に形成し、その上にポリシリコン４を積層し、さ
らに、ドライエッチングの際にエッチング照射による反
射を防止する反射防止膜（ＡＲＣ：Anti-Reflective Co
ating）を積層し、その上にレジスト６を形成する。First, the active region 3 is formed on the semiconductor substrate 7 under the both sides of the gate electrode 1 by ion implantation or the like. The region other than the active region 3 is masked and formed by ion implantation. After forming the active region 3 in the semiconductor substrate 7, the mask is removed, the oxide insulating film 8 is formed on the semiconductor substrate 7, and then metal silicide such as polysilicon or WSi is laminated to form the gate electrode 1. After that, a side wall 2 is formed mainly on the side of the gate electrode 1 in the remaining portion on the gate electrode 1, and a polysilicon 4 is laminated thereon, and further, anti-reflection for preventing reflection due to etching irradiation during dry etching. Membrane (ARC: Anti-Reflective Co
ating) and a resist 6 is formed thereon.
【００１７】この場合、ゲート電極１を形成後、サイド
ウオール２となる絶縁膜、例えば窒化シリコン（Ｓｉ
Ｎ）をＣＶＤ法、ドライエッチング法を用いて形成す
る。その後、活性領域３とコンタクトをとるため、さら
には、引き出し用のパッドとして、リン（Ｐ）をドープ
したポリシリコン４をＣＶＤ法を使って形成する。In this case, after the gate electrode 1 is formed, an insulating film to be the sidewall 2 such as silicon nitride (Si
N) is formed using the CVD method and the dry etching method. After that, in order to make contact with the active region 3, phosphorus (P) -doped polysilicon 4 is further formed by the CVD method as a lead-out pad.
【００１８】その後、有機膜のＡＲＣ５、レジスト６を
スピンコーティング法を使って塗布し、所望のパターニ
ングをフォトリソグラフィー法を使って実施する。ＡＲ
Ｃ５は、例えばポリイミド・ノボラック樹脂をベースに
ポリビニルフェノールやポリメチルメタクリレートを混
在したもので、スピンコートや塗布等により形成する。
また、レジスト６は、例えばノボラック樹脂をスピンコ
ートや塗布により形成し、パターニングする。この時の
現像時に、ＡＲＣ５は溶解されない。この状態を図１
（ａ）に示す。After that, the ARC 5 and the resist 6 of the organic film are applied by the spin coating method, and desired patterning is performed by the photolithography method. AR
C5 is a mixture of polyvinylphenol and polymethylmethacrylate based on, for example, a polyimide novolac resin, and is formed by spin coating or coating.
The resist 6 is formed by patterning a novolac resin by spin coating or coating, for example. At the time of development at this time, ARC5 is not dissolved. This state is shown in Figure 1.
It shows in (a).
【００１９】次に、ＡＲＣ５，ポリシリコン４の加工を
ドライエッチング法により実施する。ここで、図１
（ｂ）に示すＡＲＣ５の加工において、ＡＲＣ５は、段
差の有無で膜厚差を生じるため、段差部にＡＲＣ５残り
が無いように加工を実施すると、過剰のオーバーエッチ
ングが必要となる。また、その際に、対下地（ポリシリ
コン４）との選択性が充分に大きいことが要求される。
ここでは、ＡＲＣ５のエッチングガスに、塩素（Ｃ
ｌ2）／酸素（Ｏ2）の混合ガスを用い、下地との選択性
を確保するためにＯ2の混合比を５０％とし加工を実施
した。Next, the ARC 5 and the polysilicon 4 are processed by a dry etching method. Here, FIG.
In the processing of the ARC 5 shown in (b), the ARC 5 has a film thickness difference depending on the presence or absence of a step. Therefore, if processing is performed so that there is no ARC 5 residue in the step portion, excessive overetching is required. At that time, it is required that the selectivity with respect to the base (polysilicon 4) is sufficiently large.
Here, chlorine (C
Processing was performed using a mixed gas of l 2 ) / oxygen (O 2 ), and setting the mixing ratio of O 2 to 50% in order to secure the selectivity with respect to the base.
【００２０】また、過剰のオーバーエッチングに対し
て、レジスト６の寸法の細りを抑制するために、ＡＲＣ
５のエッチング条件を低温（０度以下）として、ＡＲＣ
５のパターン側壁にデポジションが付着するようにエッ
チング加工を実施する。Further, in order to suppress the thinning of the dimension of the resist 6 against excessive over-etching, the ARC
The etching conditions of 5 are low temperature (0 degrees or less), and ARC
Etching is performed so that the deposition adheres to the pattern side wall of No. 5.
【００２１】その時に、ＡＲＣ５のエッチング後のＡＲ
Ｃマスク幅寸法（Ｌ２）が、レジスト６のパターニング
によるレジストマスク幅寸法（Ｌ１）より、大きくなる
ように加工する。すなわち、Ｌ２＞Ｌ１の関係とする。At that time, the AR after etching the ARC5
The C mask width dimension (L2) is processed to be larger than the resist mask width dimension (L1) obtained by patterning the resist 6. That is, the relationship of L2> L1 is established.
【００２２】これにより、フォトリソグラフィー工程で
のレジスト６の目ズレマージンを大きくすることがで
き、信頼性が向上し、歩留まりが改善できる。As a result, the misalignment margin of the resist 6 in the photolithography process can be increased, the reliability can be improved, and the yield can be improved.
【００２３】そして、最後にポリシリコン４を塩素（Ｃ
ｌ2）と臭化水素（ＨＢｒ）の混合ガスを使って加工す
る。Finally, the polysilicon 4 is changed to chlorine (C
processing using a mixed gas of L 2 ) and hydrogen bromide (HBr).
【００２４】 （２）動作の説明
次に、本実施形態によるエッチング加工方法について、
詳細に説明する。半導体基板７上に形成された活性領域
３と、コンタクトをとるために埋め込まれるポリシリコ
ン４の形成方法に関し、（１）前記活性領域に接して形
成されたポリシリコン膜上に有機反射防止膜（ＡＲＣ）
５とパターニングされたレジスト６を順次形成する工程
と、（２）レジスト６をマスクとして、ＡＲＣ５をエッ
チングする工程と、（３）レジスト６およびＡＲＣ５を
マスクとして、下地ポリシリコン４をエッチングする工
程から成り、ＡＲＣ５をエッチング加工する際に、レジ
スト６のレジストマスク寸法Ｌ１よりも、ＡＲＣマスク
寸法Ｌ２を大きくすることを特徴とする。(2) Description of Operation Next, regarding the etching processing method according to the present embodiment,
The details will be described. Regarding the method of forming the active region 3 formed on the semiconductor substrate 7 and the polysilicon 4 embedded to make contact, (1) Forming in contact with the active region
Organic antireflection film (ARC) on the formed polysilicon film
5 and the patterned resist 6 are sequentially formed, (2) the step of etching the ARC 5 with the resist 6 as a mask, and (3) the step of etching the underlying polysilicon 4 with the resist 6 and ARC 5 as the mask. It is characterized in that the ARC mask dimension L2 is made larger than the resist mask dimension L1 of the resist 6 when the ARC 5 is etched.
【００２５】これにより、フォトリソグラフィー工程で
のレジスト６の目ズレマージンを大きくすることができ
る。As a result, the misalignment margin of the resist 6 in the photolithography process can be increased.
【００２６】（３）効果の説明
ＡＲＣ５のエッチング時に、低温（０度以下）条件を採
用することにより、ＡＲＣ５のパターン側壁にデポジシ
ョンが付着するようにした。その結果、ＡＲＣ５のエッ
チング後の幅寸法（Ｌ２）が、レジスト６のパターニン
グ幅寸法（Ｌ１）より、大きくなった。すなわち、図１
（ｂ）に示すように、Ｌ２＞Ｌ１の関係とする。(3) Description of Effect At the time of etching the ARC 5, a low temperature (0 ° C. or less) condition is adopted so that the deposition adheres to the pattern side wall of the ARC 5. As a result, the width dimension (L2) of the ARC 5 after etching was larger than the patterning width dimension (L1) of the resist 6. That is, FIG.
As shown in (b), L2> L1.
【００２７】これにより、フォトリソグラフィー工程で
のレジスト６の目ズレマージンを大きくすることがで
き、信頼性が向上し、歩留まりが改善した。As a result, the margin of misalignment of the resist 6 in the photolithography process can be increased, the reliability is improved, and the yield is improved.
【００２８】表１には、ＡＲＣ５のエッチングガスＣｌ
2／Ｏ2を使用した時の、エッチング温度と、寸法ｓｈｉ
ｆｔの関係を示した。基板温度０℃以下では、レジスト
６のレジストマスク寸法よりもＡＲＣ５加工後の寸法が
大きくなっていることがわかる。表１から、基板温度を
０℃以下とすることにより、ＡＲＣ５のエッチング後の
ＡＲＣマスク寸法（Ｌ２）が、レジスト６のパターニン
グによるレジストマスク寸法（Ｌ１）より、大きくする
ことによって、ポリシリコンと活性領域との接続を安定
して確実とし、これにより、半導体装置の歩留まりを改
善することができた。Table 1 shows the etching gas Cl of ARC5.
Etching temperature and dimension shi when using 2 / O 2
The relationship of ft is shown. It can be seen that at the substrate temperature of 0 ° C. or less, the dimension after the ARC5 processing is larger than the dimension of the resist mask of the resist 6. From Table 1, by setting the substrate temperature to 0 ° C. or lower, the ARC mask size (L2) after etching of the ARC5 is made larger than the resist mask size (L1) by patterning the resist 6, so that the polysilicon and the active layer are activated. The connection with the region was made stable and reliable, which made it possible to improve the yield of the semiconductor device.
【００２９】[0029]
【表１】
ここで、エッチングのパラメータとして、エッチング温
度について説明したが、エッチングガスの種類やその混
合度合いによっても、好ましい状態となる、ＡＲＣマス
ク幅寸法（Ｌ２）がレジストマスク幅寸法（Ｌ１）より
大きくなる場合も考えられるが、エッチング温度が一番
大きなファクターであることも、この表１から見いだせ
た。[Table 1] Here, although the etching temperature has been described as the etching parameter, when the ARC mask width dimension (L2) becomes larger than the resist mask width dimension (L1), which is in a preferable state depending on the type of the etching gas and the mixing degree thereof. Although it can be considered, it can be found from Table 1 that the etching temperature is the largest factor.
【００３０】また、この表１から、ＡＲＣエッチングの
際の半導体基板の温度は、０℃以下であれば、所望のＬ
２＞Ｌ１の値を得られるが、−１０℃以下であれば確実
に目的を達せられる。一方、表１から基板温度が−２０
℃までを測定しており、それ以下については、技術的に
は限りはないが、暫定的に低温下するための経済的要因
として、−５０℃以上であればよいといえる。Further, from Table 1, if the temperature of the semiconductor substrate during ARC etching is 0 ° C. or lower, the desired L
A value of 2> L1 can be obtained, but if the temperature is -10 ° C or lower, the purpose can be certainly achieved. On the other hand, from Table 1, the substrate temperature is −20.
It is measured up to ℃, and if it is lower than that, it is technically not limited, but it can be said that -50 ℃ or more is sufficient as an economic factor for temporarily lowering the temperature.
【００３１】上述した本発明の実施形態により、半導体
装置の活性領域３とポリシリコン４との接続を確実にし
たものとして、特に低温加工が求められるアクティブマ
トリクス状に形成した有機ＥＬのドライブ用のＭＯＳや
ＣＭＯＳ等に効果的である。According to the above-described embodiment of the present invention, the connection between the active region 3 of the semiconductor device and the polysilicon 4 is ensured, and particularly for the drive of the organic EL formed in the active matrix shape which requires low temperature processing. It is effective for MOS and CMOS.
【００３２】[0032]
【発明の効果】本発明によれば、半導体装置の特にゲー
ト電極のエッチング及び活性領域との接触を確実とする
ポリシリコンの加工の際に、フォトリソグラフィー工程
でのレジスト６の目ズレマージンを大きくすることがで
き、信頼性が向上し、歩留まりを改善することができ
る。According to the present invention, the deviation margin of the resist 6 in the photolithography process is increased in the processing of polysilicon for ensuring the etching of the gate electrode of the semiconductor device and the contact with the active region. Therefore, the reliability can be improved, and the yield can be improved.
【図１】本発明の半導体装置の加工方法を説明する構成
図である。FIG. 1 is a configuration diagram illustrating a method for processing a semiconductor device of the present invention.
【図２】従来の半導体装置の加工方法を説明する構成図
である。FIG. 2 is a configuration diagram illustrating a conventional method for processing a semiconductor device.
【図３】従来の半導体装置の加工方法を説明する構成図
である。FIG. 3 is a configuration diagram illustrating a conventional method for processing a semiconductor device.
１ ゲート電極 ２ サイドウオール ３ 活性領域 ４ ポリシリコン ５ ＡＲＣ ６ レジスト ７ 半導体基板 1 Gate electrode 2 side walls 3 Active area 4 Polysilicon 5 ARC 6 resist 7 Semiconductor substrate
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3213 H01L 21/027 H01L 21/3065 H01L 21/768 Front page continued (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/3213 H01L 21/027 H01L 21/3065 H01L 21/768
Claims (4)
コンタクトをとるために埋め込まれるポリシリコンの形
成方法を用いた半導体装置の製造方法において、前記活
性領域に接して形成されたポリシリコン膜上に有機反射
防止膜（ＡＲＣ）とパターニングされたレジストを順次
形成する工程と、前記レジストを第１マスクとして前記
ＡＲＣをエッチングする工程と、前記レジストおよび前
記ＡＲＣを第２マスクとして下地の前記ポリシリコンを
エッチングする工程とから成り、前記ＡＲＣをエッチン
グ加工する際に、前記レジストの幅寸法よりも前記ＡＲ
Ｃの幅寸法を大きくすることを特徴とする半導体装置の
製造方法。1. An active region formed on a semiconductor substrate,
In a method of manufacturing a semiconductor device using a method of forming polysilicon to be buried for making a contact, the active
A step of sequentially <br/> formed on the polysilicon film formed in contact with the sexual areas with organic antireflective film (ARC) using the patterned resist, etching the ARC said resist as a first mask And a step of etching the underlying polysilicon using the resist and the ARC as a second mask. When etching the ARC, the AR is more than the width dimension of the resist.
A method of manufacturing a semiconductor device, wherein the width dimension of C is increased.
において、前記有機反射防止膜（ＡＲＣ）をエッチング
加工する際に、Ｃｌ2（塩素）／Ｏ2（酸素）の混合ガス
を使用したドライエッチング法を用いて、前記半導体基
板の温度を０度以下にして、前記有機反射防止膜（ＡＲ
Ｃ）の側壁にデポジション膜を付着させたことを特徴と
する半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the organic antireflection film (ARC) is etched.
At the time of processing, a dry etching method using a mixed gas of Cl 2 (chlorine) / O 2 (oxygen) is used to form the semiconductor substrate.
When the temperature of the plate is set to 0 ° C. or lower, the organic antireflection film ( AR
A method for manufacturing a semiconductor device, characterized in that a deposition film is attached to the side wall of C ) .
において、前記半導体基板内にイオン注入により活性領
域を形成し、ゲート電極を形成後、サイドウオールとな
る絶縁膜をＣＶＤ法又はドライエッチング法を用いて形
成し、その後、前記活性領域とコンタクトをとり引き出
し用のパッドとしてｎ形或いはｐ形金属をドープしたポ
リシリコンをＣＶＤ法を使って形成することを特徴とす
る半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein an active region is formed in the semiconductor substrate by ion implantation, a gate electrode is formed, and then an insulating film to be a sidewall is formed by CVD or dry etching. Method, and then, using the CVD method to form polysilicon doped with n-type or p-type metal as a pad for extraction by making contact with the active region and then using the CVD method. .
において、その後、有機膜の前記ＡＲＣと、レジストを
スピンコーティング法を使って塗布し、前記レジストを
所望のパターニングとしてフォトリソグラフィー法を使
って実施することを特徴とする半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 3, wherein the ARC of the organic film and a resist are applied by a spin coating method, and the resist is used as a desired patterning by a photolithography method. A method of manufacturing a semiconductor device, the method comprising:
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