JP3497259B2 - Semiconductor memory test equipment - Google Patents
Semiconductor memory test equipmentInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体メモリ試験装置
の、試験結果不一致発生サイクル数カウント回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test result mismatch occurrence cycle number counting circuit for a semiconductor memory test apparatus.
【0002】[0002]
【従来の技術】図7に従来の半導体メモリ試験装置の概
略ブロック図を示す。半導体メモリの試験は、タイミン
グ発生器11からの基準クロックに同期して、試験パタ
ーン発生器12から、アドレス、データ、制御信号を発
生して行う。これらの信号は、波形整形器13に与えら
れ試験に必要な波形に整形して、被試験メモリ10に印
加される。被試験メモリ10から読みだしたデータは、
論理比較器14に与えられ、ここで、試験パターン発生
器12からの期待値データと比較し、その一致、不一致
により被試験メモリ10の良否判定を行う。2. Description of the Related Art FIG. 7 shows a schematic block diagram of a conventional semiconductor memory test apparatus. The semiconductor memory test is performed by generating address, data, and control signals from the test pattern generator 12 in synchronization with the reference clock from the timing generator 11. These signals are applied to the waveform shaper 13 to be shaped into a waveform required for the test, and then applied to the memory under test 10. The data read from the memory under test 10 is
It is supplied to the logical comparator 14, where it is compared with the expected value data from the test pattern generator 12, and whether the memory under test 10 is defective or not is judged based on whether they match or not.
【0003】図8に従来の半導体メモリ試験装置の論理
比較器14からの不一致サイクル数をカウントする回路
ブロック図を示す。この不一致サイクル数をカウントす
る機能は、試験終了後にカウンタ部15よりその値を読
みだして不一致サイクル数を調べたり、任意の値を設定
できるフェイル・カウント・レジスタ16の値とカウン
タ部15の不一致サイクル数の値を一致検出部17で比
較し、一致した時に試験を停止させたり、不一致サイク
ルの印加データの取り込みを終了させる等の制御に使用
される。FIG. 8 shows a circuit block diagram for counting the number of mismatch cycles from the logical comparator 14 of the conventional semiconductor memory test apparatus. The function of counting the number of mismatch cycles is to read the value from the counter section 15 after the test to check the number of mismatch cycles, or to match the value of the fail count register 16 and the counter section 15 which can set an arbitrary value. It is used for control such that the value of the number of cycles is compared by the coincidence detection unit 17 and the test is stopped when they coincide with each other, or the acquisition of the applied data in the non-coincidence cycle is ended.
【0004】[0004]
【発明が解決しようとする課題】近年、半導体メモリ
は、動作速度の高速化が進んでいるが、従来の半導体メ
モリ試験装置の試験パターン発生器12では高速試験パ
ターン発生が難しく、高速試験に限界があった。この課
題を解決するために、インターリーブ方式を用いた半導
体メモリ試験装置が考案された。In recent years, the operation speed of semiconductor memories has been increased, but it is difficult for the test pattern generator 12 of the conventional semiconductor memory test apparatus to generate a high-speed test pattern, which limits the high-speed test. was there. In order to solve this problem, a semiconductor memory test device using an interleave method has been devised.
【0005】図5にインターリーブ方式を用いた半導体
メモリ試験装置の概略ブロック図を示す。なお、これ以
後の説明は、4ウェイ・インターリーブ方式を用いた半
導体メモリ試験装置として説明するが、8ウェイ・イン
ターリーブ方式など同様の方式でインターリーブ数を変
更してもよい。タイミング発生器11からの基準クロッ
クに同期して、試験パターン発生器22では、4サイク
ル分のアドレス、データ、制御信号を並列に、各周期毎
に発生させる。並列−直列変換器28では、試験パター
ン発生器22から出力された4サイクル分の並列信号
を、各周期内で直列に出力するように変換する。次に、
波形整形器13で試験に必要な波形に整形し、被試験メ
モリ10に印加する。被試験メモリ10から読み出され
たデータは、直列−並列変換器29で、4サイクル分の
データを並列に変換する。また、試験パターン発生器2
2からは、被試験メモリ10の出力データと比較するた
めの期待値データが出力される。論理比較器24では、
これら4サイクル分のデータの一致、不一致の比較を
し、被試験メモリ10の良否判定を行う。FIG. 5 shows a schematic block diagram of a semiconductor memory test apparatus using the interleave method. Although the following description will be made on the semiconductor memory test apparatus using the 4-way interleave method, the number of interleaves may be changed by a similar method such as the 8-way interleave method. In synchronization with the reference clock from the timing generator 11, the test pattern generator 22 generates four cycles of address, data and control signals in parallel for each cycle. The parallel-serial converter 28 converts the parallel signals for four cycles output from the test pattern generator 22 so as to be output in series within each cycle. next,
The waveform shaper 13 shapes the waveform required for the test and applies it to the memory under test 10. The data read from the memory under test 10 is converted by the serial-parallel converter 29 into data for four cycles in parallel. Also, the test pattern generator 2
2 outputs expected value data for comparison with the output data of the memory under test 10. In the logical comparator 24,
These four cycles of data are compared to determine whether they match or not, and the quality of the memory under test 10 is determined.
【0006】図6に図5で示した4ウェイ・インターリ
ーブ方式を用いた半導体メモリ試験装置のタイミング図
を示す。タイミング発生器11からの基準クロックに同
期して、試験パターン発生器22では、4サイクル分の
アドレス、データ、制御信号を並列に、それぞれ周期T
1で、次に周期T2で発生させる。その時の、周期T1
で発生させる出力信号をそれぞれA、B、C、Dとし、
周期T2で発生させる出力信号をそれぞれE、F、G、
Hとする。並列−直列変換器28では、上記出力信号を
周期T1及びT2の間にそれぞれ直列に出力するように
変換する。即ち、周期T1で4サイクル分を並列に発生
させたA、B、C、Dを、周期TaでAを、周期Tbで
Bを、周期TcでCを、周期TdでDを出力するように
変換し、同様に、周期T2で4サイクル分を並列に発生
させたE、F、G、Hを、周期TeでEを、周期Tfで
Fを、周期TgでGを、周期ThでHを出力するように
変換する。次に、波形整形器13で試験に必要な波形に
整形して、被試験メモリ10に印加する。FIG. 6 shows a timing chart of the semiconductor memory test apparatus using the 4-way interleave system shown in FIG. In synchronization with the reference clock from the timing generator 11, the test pattern generator 22 parallelizes four cycles of address, data, and control signals in each cycle T.
1 and then in cycle T2. Cycle T1 at that time
The output signals generated in step A, B, C, D respectively,
The output signals generated in the cycle T2 are E, F, G, and
Let H. The parallel-series converter 28 converts the output signal so that it is serially output during the periods T1 and T2. That is, A, B, C, and D generated in parallel for four cycles in the cycle T1, A in the cycle Ta, B in the cycle Tb, C in the cycle Tc, and D in the cycle Td are output. Similarly, E, F, G, and H generated by converting four cycles in parallel at cycle T2 are converted into E at cycle Te, F at cycle Tf, G at cycle Tg, and H at cycle Th. Convert to output. Next, the waveform shaper 13 shapes the waveform required for the test and applies it to the memory under test 10.
【0007】被試験メモリ10から読み出されたデータ
を、周期Ta〜Thにおいてそれぞれa〜hであったと
する。周期Ta〜Thで直列に読み出されたa〜hを、
直列−並列変換器29で、周期T1でa〜dのデータを
並列に、周期T2でe〜hのデータを並列に出力するよ
うに変換する。また、試験パターン発生器22からは、
上記出力データと比較するための期待値データも出力さ
れる。ここで、周期T1で並列に発生された4サイクル
分の期待値データをa、b、x、dとし、周期T2で並
列に発生された4サイクル分の期待値データをx、f、
x、hとする。論理比較器24では、これらのデータの
一致、不一致により被試験メモリ10の良否判定を行
う。ここでは、cとx、eとx、gとxが不一致である
ことを示している。It is assumed that the data read from the memory under test 10 are a to h in the cycles Ta to Th, respectively. A to h read in series at the cycles Ta to Th are
The serial-parallel converter 29 converts the data a to d in a cycle T1 in parallel and outputs the data e to h in a cycle T2 in parallel. In addition, from the test pattern generator 22,
Expected value data for comparison with the output data is also output. Here, the expected value data for four cycles generated in parallel in the cycle T1 is a, b, x, d, and the expected value data for four cycles generated in parallel in the cycle T2 is x, f,
x and h. The logical comparator 24 determines whether the memory under test 10 is good or bad based on whether or not these data match. Here, it is indicated that c and x, e and x, and g and x do not match.
【0008】高速メモリの試験に対応したインターリー
ブ方式を用いた半導体メモリ試験装置では、数サイクル
分の不一致信号が1サイクル中に出力され、これらを一
度にカウントしなければならないが、従来の不一致サイ
クル数カウント回路では、カウントできない。本発明
は、インターリーブ方式を用いた半導体メモリ試験装置
において、数サイクル分の不一致信号を一度にカウント
できる不一致サイクル数カウント回路を実現することを
目的としている。In the semiconductor memory test apparatus using the interleave system corresponding to the test of the high speed memory, the mismatch signals for several cycles are output in one cycle, and these must be counted at one time. The number counting circuit cannot count. It is an object of the present invention to provide a mismatch cycle number counting circuit capable of counting mismatch signals for several cycles at a time in a semiconductor memory test apparatus using an interleave method.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明の不一致サイクル数カウント回路は次のよう
に構成される。論理比較器24から1サイクル毎に並列
に出力される、被試験メモリ10からの読みだしデータ
と試験パターン発生器22からの期待値データの比較結
果の不一致を示す複数の信号を入力信号とし、不一致の
数を2進数で出力するキャリーコントロール部30を設
ける。上記キャリーコントロール部30の2進数の出力
を入力信号とし、その2進数の値を1サイクル毎に計数
するカウンタ部40を設ける。任意の値を設定できるフ
ェイル・カウント・レジスタ16を設ける。上記カウン
タ部40の出力を上記フェイル・カウント・レジスタ1
6の出力と比較し、一致あるいは超過していることを検
出する一致又は超過検出部27を設ける。In order to achieve the above object, the mismatch cycle number counting circuit of the present invention is configured as follows. A plurality of signals, which are output from the logic comparator 24 in parallel for each cycle in parallel and indicate a mismatch between the read data from the memory under test 10 and the expected value data from the test pattern generator 22, are used as input signals, A carry control unit 30 for outputting the number of mismatches in binary is provided. A counter unit 40 is provided which receives the binary output of the carry control unit 30 as an input signal and counts the binary value for each cycle. A fail count register 16 that can set an arbitrary value is provided. The output of the counter section 40 is used as the fail count register 1
A match or excess detection unit 27 is provided which detects the match or excess by comparing with the output of 6.
【0010】[0010]
【作用】上記のように構成された不一致サイクル数カウ
ント回路は、例えば4ウェイ・インターリーブ方式にお
いて次のように動作する。つまり、キャリーコントロー
ル部30に入力する4個の不一致信号のうち論理1を示
す信号の数を3ビットの2進数に変換する。カウンタ部
40では3ビットの2進数で入力する+1〜+4を加算
制御し、不一致の数を計数している。同様の方法によ
り、8ウェイ・インターリーブ方式、16ウェイ・イン
ターリーブ方式など、インターリーブ数を変更した回路
も実現でき、更に超高速半導体メモリ試験装置を実現す
る際に、本方式のカウント方式を使用した、多ビット入
力によるカウント回路を実現できる。The non-coincidence cycle number counting circuit configured as described above operates as follows in the 4-way interleave system, for example. That is, the number of signals indicating logic 1 out of the four mismatch signals input to carry control section 30 is converted into a 3-bit binary number. The counter unit 40 controls addition of +1 to +4 input by a 3-bit binary number and counts the number of mismatches. By the same method, a circuit in which the number of interleaves is changed, such as an 8-way interleave method or a 16-way interleave method, can be realized, and when the ultra-high-speed semiconductor memory test device is realized, the counting method of this method is used. A count circuit with multi-bit input can be realized.
【0011】[0011]
【実施例】本実施例においては、4ウェイ・インターリ
ーブ方式における不一致サイクル数カウント回路を示す
が、同様の方法により、8ウェイ・インターリーブ方
式、16ウェイ・インターリーブ方式など、インターリ
ーブ数を変更した回路も実現でき、更に超高速半導体メ
モリ試験装置を実現する際に、本方式のカウント方式を
使用した、多ビット入力によるカウント回路を実現でき
る。[Embodiment] In the present embodiment, a circuit for counting the number of mismatched cycles in the 4-way interleave system is shown, but a circuit in which the number of interleaves is changed such as an 8-way interleave system or a 16-way interleave system by the same method is also shown. In addition, it is possible to realize an ultra-high-speed semiconductor memory test apparatus, and to realize a counting circuit with multi-bit input using the counting method of this method.
【0012】図1に4ウェイ・インターリーブ方式にお
ける不一致サイクル数カウント回路を示す。本回路は、
論理比較器24から1サイクルに並列に出力される比較
結果の不一致を示す信号FAIL1〜FAIL4を入力
信号として、その信号がHレベルになった数をPLUS
1、PLUS2及びPLUS4で出力するキャリーコン
トロール部30と、PLUS1、PLUS2及びPLU
S4を入力信号とし、+1〜+4を実行する+1〜+4
カウンタ部40と、任意の値を設定できるフェイル・カ
ウント・レジスタ16と、+1〜+4カウンタ部40の
出力をフェイル・カウント・レジスタ16の出力と比較
し、一致又は超過していることを検出する一致又は超過
検出部27とで構成される。FIG. 1 shows a mismatch cycle number counting circuit in the 4-way interleave system. This circuit is
The signals FAIL1 to FAIL4, which are output from the logical comparator 24 in parallel in one cycle and indicate the disagreement of comparison results, are used as input signals, and the number at which the signals become H level is PLUS.
1, PLUS2 and PLUS4 carry control unit 30 and PLUS1, PLUS2 and PLU
Input S4 as input signal and execute +1 to +4 +1 to +4
The counter unit 40, the fail count register 16 that can set an arbitrary value, and the outputs of the +1 to +4 counter units 40 are compared with the output of the fail count register 16 to detect whether they match or exceed each other. It is composed of a match or excess detection unit 27.
【0013】図2にキャリーコントロール部30の一実
施例を示す。この回路においては、入力信号FAIL1
〜FAIL4の内、いずれか1入力が不一致の場合、P
LUS1=1、PLUS2=0、PLUS4=0を出力
し、いずれか2入力が不一致の場合、PLUS1=0、
PLUS2=1、PLUS4=0を出力し、いずれか3
入力が不一致の場合、PLUS1=1、PLUS2=
1、PLUS4=0を出力し、4入力全てが不一致の場
合、PLUS1=0、PLUS2=0、PLUS4=1
を出力し、4入力全てが不一致でない場合、PLUS1
=0、PLUS2=0、PLUS4=0を出力するよう
に構成している。FIG. 2 shows an embodiment of the carry control section 30. In this circuit, the input signal FAIL1
~ If any one of FAIL4 does not match, P
Outputs LUS1 = 1, PLUS2 = 0, PLUS4 = 0, and when any two inputs do not match, PLUS1 = 0,
PLUS2 = 1, PLUS4 = 0 are output, and either 3
If the inputs do not match, PLUS1 = 1, PLUS2 =
When 1, PLUS4 = 0 is output and all four inputs do not match, PLUS1 = 0, PLUS2 = 0, PLUS4 = 1
Is output, and if all four inputs do not match, PLUS1
= 0, PLUS2 = 0, PLUS4 = 0 are output.
【0014】図3に+1〜+4カウンタ部40の一実施
例を示す。この回路においては、PLUS1=0、PL
US2=0、PLUS4=0の時カウント・アップせ
ず、PLUS1=1、PLUS2=0、PLUS4=0
の時カウンタを+1し、PLUS1=0、PLUS2=
1、PLUS4=0の時カウンタを+2し、PLUS1
=1、PLUS2=1、PLUS4=0の時カウンタを
+3し、PLUS1=0、PLUS2=0、PLUS4
=1の時カウンタを+4するように構成している。つま
り、本カウント方式は、PLUS1、PLUS2、PL
US4の信号とカウント直前のQ7〜Q0の信号の組み
合わせにより、カウント・アップ無し及び+1〜+4ま
でのカウント・アップを1サイクルで行うことができ
る。FIG. 3 shows an embodiment of the +1 to +4 counter section 40. In this circuit, PLUS1 = 0, PL
When US2 = 0, PLUS4 = 0, it does not count up, PLUS1 = 1, PLUS2 = 0, PLUS4 = 0
When, the counter is incremented by 1, PLUS1 = 0, PLUS2 =
When 1, PLUS4 = 0, the counter is incremented by 2 and PLUS1
= 1, PLUS2 = 1, PLUS4 = 0, the counter is incremented by +3, PLUS1 = 0, PLUS2 = 0, PLUS4
The counter is configured to be +4 when = 1. In other words, this counting method uses PLUS1, PLUS2, PL
By combining the signal of US4 and the signals of Q7 to Q0 immediately before counting, it is possible to perform no counting up and counting up from +1 to +4 in one cycle.
【0015】図4に以上説明したキャリーコントロール
部30と+1〜+4カウンタ部40の入出力信号の関係
を示す。キャリーコントロール部30に入力する不一致
信号FAIL1〜FAIL4のうち論理1を示す信号の
数をPLUS1、PLUS2及びPLUS4で表現し、
その数だけ+1〜+4カウンタ部40でカウント・アッ
プしている。FIG. 4 shows the relationship between the carry control section 30 and the input / output signals of the +1 to +4 counter sections 40 described above. PLUS1, PLUS2, and PLUS4 represent the number of signals indicating logic 1 among the disagreement signals FAIL1 to FAIL4 input to the carry control unit 30,
That number is counted up by the +1 to +4 counter section 40.
【0016】[0016]
【発明の効果】本発明は、以上説明したように構成され
ているので、多ビット入力によるカウント回路を使用
し、4ウェイ・インターリーブ方式、8ウェイ・インタ
ーリーブ方式、16ウェイ・インターリーブ方式のよう
なインターリーブ方式によって、動作速度が高速化する
半導体メモリの試験が可能な半導体メモリ試験装置を実
現することができる。Since the present invention is configured as described above, it uses a counting circuit with multi-bit inputs, and can be used in 4-way interleave system, 8-way interleave system, 16-way interleave system, etc. By the interleave method, it is possible to realize a semiconductor memory test apparatus capable of testing a semiconductor memory whose operating speed is high.
【図1】本発明の不一致サイクル数カウント回路の一実
施例を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing an embodiment of a mismatch cycle number counting circuit of the present invention.
【図2】本発明のキャリーコントロール部の一実施例を
示す回路ブロック図である。FIG. 2 is a circuit block diagram showing an embodiment of a carry control unit of the present invention.
【図3】本発明のカウンタ部の一実施例を示す回路ブロ
ック図である。FIG. 3 is a circuit block diagram showing an embodiment of a counter section of the present invention.
【図4】本発明の不一致サイクル数カウント回路におい
て、入力信号とカウンタ動作の関係を説明した説明図で
ある。FIG. 4 is an explanatory diagram illustrating a relationship between an input signal and a counter operation in the mismatch cycle number counting circuit of the present invention.
【図5】4ウェイ・インターリーブ方式を用いた半導体
メモリ試験装置の概略ブロック図である。FIG. 5 is a schematic block diagram of a semiconductor memory test apparatus using a 4-way interleave method.
【図6】4ウェイ・インターリーブ方式を用いた半導体
メモリ試験装置の各部出力状態遷移図である。FIG. 6 is an output state transition diagram of each part of the semiconductor memory test device using the 4-way interleave method.
【図7】従来の半導体メモリ試験装置の概略ブロック図
である。FIG. 7 is a schematic block diagram of a conventional semiconductor memory test device.
【図8】従来の不一致サイクル数カウント回路のブロッ
ク図である。FIG. 8 is a block diagram of a conventional mismatch cycle number counting circuit.
【符号の説明】 10 被試験メモリ 11 タイミング発生器 12、22 試験パターン発生器 13 波形整形器 14、24 論理比較器 15、40 カウンタ部 16 フェイル・カウント・レジスタ 17 一致検出部 27 一致又は超過検出部 28 並列−直列変換器 29 直列−並列変換器 30 キャリーコントロール部[Explanation of symbols] 10 Memory under test 11 Timing generator 12, 22 Test pattern generator 13 Wave shaper 14, 24 Logical comparator 15, 40 Counter section 16 Fail Count Register 17 Match detection section 27 Match or excess detection unit 28 parallel-serial converter 29 series-parallel converter 30 Carry control section
Claims (2)
ータと、試験パターン発生器(22)からの期待値デー
タを比較し、その一致、不一致を判定する論理比較器
(24)の不一致出力サイクル数を計数する回路におい
て、 上記論理比較器(24)から1サイクルに並列に出力さ
れる比較結果の不一致を示す複数の信号を入力信号と
し、不一致の数を2進数で出力するキャリーコントロー
ル部(30)を設け、 上記キャリーコントロール部(30)の2進数の出力を
入力信号とし、その2進数の値を1サイクル毎に計数す
るカウンタ部(40)を設け、 任意の値を設定できるフェイル・カウント・レジスタ
(16)を設け、 上記カウンタ部(40)の出力を上記フェイル・カウン
ト・レジスタ(16)の出力と比較し、一致あるいは超
過していることを検出する一致又は超過検出部(27)
を設け、 たことを特徴とする半導体メモリ試験装置。1. A non-coincidence output of a logical comparator (24) which compares data read from a memory under test (10) with expected value data from a test pattern generator (22) and judges coincidence or non-coincidence thereof. In a circuit for counting the number of cycles, a carry control unit for inputting a plurality of signals indicating inconsistency of comparison results output in parallel in one cycle from the logical comparator (24) and outputting the number of inconsistencies in a binary number. (30) is provided, a binary output of the carry control section (30) is used as an input signal, and a counter section (40) for counting the value of the binary number is provided for each cycle. -A count register (16) is provided, and the output of the counter section (40) is compared with the output of the fail count register (16) to find a match or an excess. Matches or excess detection unit detects that are (27)
A semiconductor memory test device characterized by being provided with.
ータと、試験パターン発生器(22)からの期待値デー
タを比較し、その一致、不一致を判定する論理比較器
(24)の不一致出力サイクル数を計数する回路におい
て、 上記論理比較器(24)から1サイクルに並列に出力さ
れる比較結果の不一致を示す4個の信号を入力信号と
し、不一致の数を3ビットの2進数で出力するキャリー
コントロール部(30)を設け、 上記キャリーコントロール部(30)の3ビットの2進
数の出力を入力信号とし、その2進数の値を1サイクル
毎に加算する+1〜+4加算のカウンタ部(40)を設
け、 任意の値を設定できるフェイル・カウント・レジスタ
(16)を設け、 上記カウンタ部(40)の出力を上記フェイル・カウン
ト・レジスタ(16)の出力と比較し、一致あるいは超
過していることを検出する一致又は超過検出部(27)
を設け、 たことを特徴とする半導体メモリ試験装置。2. A non-coincidence output of a logical comparator (24) which compares the data read from the memory under test (10) with expected value data from the test pattern generator (22) and judges the coincidence or non-coincidence thereof. In a circuit for counting the number of cycles, four signals indicating the disagreement of comparison results output in parallel in one cycle from the logical comparator (24) are used as input signals, and the number of disagreement is output as a 3-bit binary number. A carry control unit (30) is provided, and a 3-bit binary output of the carry control unit (30) is used as an input signal, and the binary value is added for each cycle by a +1 to +4 addition counter unit ( 40), and a fail count register (16) that can set an arbitrary value, and outputs the output of the counter section (40) to the fail count register (1). ) Compared output of the match or excess detection unit detects that match or exceed (27)
A semiconductor memory test device characterized by being provided with.
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JPH08146094A JPH08146094A (en) | 1996-06-07 |
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