JP3496925B2 - Semiconductor substrate and manufacturing method thereof - Google Patents
Semiconductor substrate and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、支持基体上に半導
体層を有して他方の基体に半導体層を移行する半導体基
板と該半導体基板の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor substrate having a semiconductor layer on a supporting substrate and transferring the semiconductor layer to the other substrate, and a method for manufacturing the semiconductor substrate.
【０００２】[0002]
【従来の技術】絶縁層上に単結晶半導体層を有する基板
として、ＳＯＩ（Semiconductor On Insulator）構造を
有する基板（ＳＯＩ基板）が知られている。このＳＯＩ
基板を採用したデバイスは、通常のＳｉ基板では達成し
得ない数々の優位点を有する。この優位点としては、例
えば、以下のものが挙げられる。2. Description of the Related Art As a substrate having a single crystal semiconductor layer on an insulating layer, a substrate having an SOI (Semiconductor On Insulator) structure (SOI substrate) is known. This SOI
A device that employs a substrate has a number of advantages that cannot be achieved with a normal Si substrate. Examples of this advantage include the following.
【０００３】（１）誘電体分離が容易で高集積化に適し
ている。
（２）放射線耐性に優れている。
（３）浮遊容量が小さく、素子の動作速度の高速化が可
能である。
（４）ウェル工程が不要である。
（５）ラッチアップを防止できる。
（６）薄膜化による完全な空乏型電解効果トランジスタ
の形成が可能である。(1) Dielectric separation is easy and suitable for high integration. (2) It has excellent radiation resistance. (3) The stray capacitance is small, and the operating speed of the device can be increased. (4) The well process is unnecessary. (5) Latch-up can be prevented. (6) It is possible to form a complete depletion type field effect transistor by thinning the film.
【０００４】このＳＯＩ構造は、上記のような様々な優
位点を有するため、ここ数十年、その製造方法に関する
研究が進められてきた。Since this SOI structure has various advantages as described above, research on its manufacturing method has been advanced over the last several decades.
【０００５】ＳＯＩ技術としては、古くは、単結晶サフ
ァイア基板上にＳｉをＣＶＤ（化学気相成長）法でヘテ
ロエピタキシャル成長させて形成するＳＯＳ（Silicon
On Sapphire）技術が知られている。このＳＯＳ技術
は、最も成熟したＳＯＩ技術として一応の評価を得たも
のの、Ｓｉ層と下地のサファイア基板との界面における
格子不整合による大量の結晶欠陥の発生、サファイア基
板を構成するアルミニウムのＳｉ層への混入、基板の価
格、大面積化への遅れ等の理由により実用化が進んでい
ない。As an SOI technology, SOS (Silicon) is used to form Si on a single crystal sapphire substrate by heteroepitaxial growth by CVD (chemical vapor deposition).
On Sapphire) technology is known. Although this SOS technology has been tentatively evaluated as the most mature SOI technology, a large amount of crystal defects are generated due to lattice mismatch at the interface between the Si layer and the underlying sapphire substrate, and the aluminum Si layer forming the sapphire substrate. It has not been put into practical use due to reasons such as mixing into the board, the cost of the board, and delays in increasing the area.
【０００６】ＳＯＳ技術に次いで、ＳＩＭＯＸ（Separa
tion by Ion Implanted Oxygen）技術が登場した。この
ＳＩＭＯＸ技術に関して、結晶欠陥の低減や製造コスト
の低減等を目指して様々な方法が試みられてきた。他の
方法としては、酸化膜を挟んで２枚のウェハを貼り合わ
せて一方のウェハを研磨又はエッチングして、薄い単結
晶Ｓｉ層を酸化膜上に残す方法、更には、酸化膜が形成
されたＳｉ基板の表面から所定の深さに水素イオンを打
ち込み、他方の基板と貼り合わせた後に、加熱処理等に
より該酸化膜上に薄い単結晶Ｓｉ層を残して、貼り合わ
せた基板（他方の基板）を剥離する方法等が挙げられ
る。Next to SOS technology, SIMOX (Separa
tion by Ion Implanted Oxygen) technology has appeared. With respect to this SIMOX technology, various methods have been attempted with the aim of reducing crystal defects and manufacturing costs. Another method is to bond two wafers with an oxide film sandwiched between them and polish or etch one wafer to leave a thin single-crystal Si layer on the oxide film. Further, an oxide film is formed. After implanting hydrogen ions to a predetermined depth from the surface of the Si substrate and bonding it to the other substrate, a thin single crystal Si layer is left on the oxide film by heat treatment etc. Examples include a method of peeling the substrate).
【０００７】ところで、ＳＯＩの半導体基板の製造方法
の１つに２枚のシリコンウェハを絶縁膜を介して互いに
貼り合わせ、一方を薄膜化することで、絶縁膜上にＳｉ
層を形成する方法がある。この様な方法で互いに２つの
シリコン基板を貼り合わせる場合、シリコン基板の外周
部は基板の面取りなどの影響により、接着強度が落ちた
り、非接着の状態になりやすい。By the way, according to one of the methods for manufacturing an SOI semiconductor substrate, two silicon wafers are bonded to each other via an insulating film, and one of them is thinned to form Si on the insulating film.
There is a method of forming layers. When the two silicon substrates are bonded to each other by such a method, the adhesive strength of the outer peripheral portion of the silicon substrate is likely to be lowered or the non-bonded state is likely to occur due to the influence of the chamfering of the substrates.
【０００８】この様な状態のＳＯＩウェハは、半導体デ
バイスの製造時などに、この接着強度の弱い部分からチ
ッピングが生じ、このＳｉ破片でウェハ表面が損傷さ
れ、高品質の半導体装置を高歩留りで製造することがで
きない。In an SOI wafer in such a state, chipping occurs from a portion having a weak adhesive strength at the time of manufacturing a semiconductor device or the like, the surface of the wafer is damaged by the Si fragments, and a high-quality semiconductor device with a high yield is obtained. It cannot be manufactured.
【０００９】そこで、この接着力の弱い領域のシリコン
層を除去する方法がとられてきた。例えば、特許番号第
２６５８１３５号記載公報によれば、支持体上に半導体
層を有する半導体基板において、支持体の外周端をダイ
ヤ電着面を有するホイールでメカニカル的に研削するこ
とで、チッピングの発生を防止することが記載されてい
る。しかし、高集積化及び高密度化する半導体装置のた
めには、微細なゴミの発生をさらに防止しなければなら
ない。Therefore, a method of removing the silicon layer in the region where the adhesive strength is weak has been taken. For example, according to Japanese Patent No. 2658135, in a semiconductor substrate having a semiconductor layer on a support, chipping occurs by mechanically grinding the outer peripheral edge of the support with a wheel having a diamond electrodeposition surface. It is described to prevent this. However, it is necessary to further prevent generation of fine dust for a highly integrated and high-density semiconductor device.
【００１０】また、図１３に本発明者らが先に試みた方
法によるシリコンの除去例を示す。図１３（ａ）に貼り
合わせとエッチバックにより製造したＳＯＩ基板即ち、
支持基体１の上に絶縁膜２及びシリコン層３を薄膜化し
たＳＯＩ基板５を示す。このＳＯＩ基板５の外周のシリ
コン層は、接着強度が弱いため除去する必要がある。半
導体の技術でシリコン層を除去する際に最も一般的な方
法はフォトリソグラフィによる除去である。ＳＯＩ基板
上にフォトレジストを塗布し、塗布されたフォトレジス
トを露光し、シリコン層３を除去する部分上にあるフォ
トレジストを除去する。FIG. 13 shows an example of removing silicon by the method previously attempted by the present inventors. In FIG. 13A, an SOI substrate manufactured by bonding and etch back, that is,
An SOI substrate 5 in which an insulating film 2 and a silicon layer 3 are thinned on a support base 1 is shown. The silicon layer on the outer periphery of the SOI substrate 5 needs to be removed because the adhesive strength is weak. The most common method for removing a silicon layer in semiconductor technology is photolithographic removal. A photoresist is applied on the SOI substrate, the applied photoresist is exposed, and the photoresist on the portion where the silicon layer 3 is removed is removed.
【００１１】こうして、図１３（ｂ）に示すようなフォ
トレジストマスク４を得る。次に図１３（ｃ）のように
フォトレジストマスク４を用いて、露出している接着力
の弱い領域のシリコン層３の端部を除去する。次にシリ
コン層３の下に位置する絶縁膜２の端部を除去する。絶
縁膜２の除去には下地の支持基体１にダメージを与えな
いフッ酸をエッチャントとするウェットエッチングが用
いられることが多い。ウェットエッチングは等方的に進
行するためシリコン層３の下の絶縁膜２の外周端の上部
にもエッチングが進み、図１３（ｄ）に示すようにアン
ダーカットが生じる。最後にフォトレジスト４を除去す
る（図１３（ｅ））。Thus, the photoresist mask 4 as shown in FIG. 13B is obtained. Next, as shown in FIG. 13C, the photoresist mask 4 is used to remove the exposed end portion of the silicon layer 3 in the region having a weak adhesive force. Next, the end portion of the insulating film 2 located under the silicon layer 3 is removed. Wet etching using hydrofluoric acid as an etchant that does not damage the underlying support substrate 1 is often used to remove the insulating film 2. Since the wet etching proceeds isotropically, the etching also progresses to the upper portion of the outer peripheral edge of the insulating film 2 below the silicon layer 3, resulting in undercut as shown in FIG. Finally, the photoresist 4 is removed (FIG. 13E).
【００１２】こうすることで接着力の弱い周辺部のシリ
コン層３を除去する。By doing so, the silicon layer 3 in the peripheral portion having weak adhesion is removed.
【００１３】ここでは貼り合わせとエッチバックにより
ＳＯＩ基板５を作る際に支持基体１との貼り合わせ界面
が、支持基体１と絶縁膜２の間の界面になっているた
め、絶縁膜２の除去も必要であった。Since the interface between the supporting substrate 1 and the supporting substrate 1 is the interface between the supporting substrate 1 and the insulating film 2 when the SOI substrate 5 is formed by bonding and etching back, the insulating film 2 is removed. Was also needed.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、接着力
の弱い領域であるシリコン層３の端部を除去しても、シ
リコン層３の下方にある絶縁膜２の端部を除去する際
に、シリコン層３の下方にサイドエッチングが入り、ア
ンダーカットを生じると、その上方にあるシリコン層３
の外周端は非接着領域となってしまう。すると今度はこ
の部分即ち、シリコン層３の外周端がチッピングや発塵
の発生源となってしまう恐れがあった。However, even if the end portion of the silicon layer 3 which is a region having a weak adhesive force is removed, when the end portion of the insulating film 2 below the silicon layer 3 is removed, the silicon is not removed. When the side etching enters below the layer 3 and an undercut occurs, the silicon layer 3 located above the undercut occurs.
The outer peripheral edge becomes a non-bonding area. Then, this part, that is, the outer peripheral edge of the silicon layer 3 may become a source of chipping and dust generation.
【００１５】本発明の目的は、半導体層の外周端がチッ
ピングや発塵の発生源となり難い半導体基板及びその製
造方法を提供することにある。An object of the present invention is to provide a semiconductor substrate in which the outer peripheral edge of the semiconductor layer is unlikely to be a source of chipping and dust generation, and a method of manufacturing the same.
【００１６】[0016]
【課題を解決するための手段】本発明による半導体基板
では、支持基体と、該支持基体上に配された絶縁層と、
該絶縁層上に配された半導体層とを有する半導体基板に
おいて、前記半導体層の外周端が前記支持基体の外周端
より内側にあり、且つ前記絶縁層の外周端が前記半導体
層の外周端と前記支持基体の外周端の間にあり、前記絶
縁層及び前記半導体層の各外周部が前記半導体層の外周
端下部と前記絶縁層の外周端上部との間のオフセット量
が２ミクロン以上となるように階段状に形成されてお
り、該絶縁層の外周部の側面の傾斜角が４５度以下であ
ることを特徴とする。In a semiconductor substrate according to the present invention, a supporting base, an insulating layer disposed on the supporting base,
In a semiconductor substrate having a semiconductor layer arranged on the insulating layer, the outer peripheral edge of the semiconductor layer is inside the outer peripheral edge of the supporting base, and the outer peripheral edge of the insulating layer is the outer peripheral edge of the semiconductor layer. The amount of offset between each outer peripheral portion of the insulating layer and the semiconductor layer between the lower outer peripheral edge of the semiconductor layer and the upper outer peripheral edge of the insulating layer is 2 μm or more between the outer peripheral edges of the supporting base. Is formed stepwise as described above, and the inclination angle of the side surface of the outer peripheral portion of the insulating layer is 45 degrees or less.
Characterized in that that.
【００１７】また、上記半導体基板のための製造方法に
おいて、前記絶縁層の外周端と前記半導体層の外周端の
両方が前記支持基体の外周端の内側に位置するように前
記絶縁層の端部と前記半導体層の端部を除去する工程
と、前記半導体層の外周端が前記絶縁層の外周端の内側
に位置するように前記半導体層の端部を除去する工程
と、を有することを特徴とする。In the manufacturing method for the semiconductor substrate, the end portion of the insulating layer is located so that both the outer peripheral edge of the insulating layer and the outer peripheral edge of the semiconductor layer are located inside the outer peripheral edge of the supporting base. And a step of removing the end portion of the semiconductor layer, and a step of removing the end portion of the semiconductor layer so that the outer peripheral edge of the semiconductor layer is located inside the outer peripheral edge of the insulating layer. And
【００１８】この様に形成された半導体基板では、プロ
セス途中でサイドエッチングが生じても、半導体層の外
周端がオーバーハング構造になり難く、チッピングの発
生を大幅に少なくすることが可能となる。In the semiconductor substrate thus formed, even if side etching occurs during the process, the outer peripheral edge of the semiconductor layer is unlikely to have an overhang structure, and chipping can be significantly reduced.
【００１９】又、接着強度の弱い部分は除去されている
ため基板周辺部からの異物の発生を十分に少なくするこ
とができる。Further, since the portion having weak adhesive strength is removed, the generation of foreign matter from the peripheral portion of the substrate can be sufficiently reduced.
【００２０】[0020]
【発明の実施の形態】（第１の実施形態）図１（ａ）、
図１（ｂ）は本発明の基本的な実施形態による半導体基
板の上面図及び断面図である。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) FIG.
FIG. 1B is a top view and a sectional view of a semiconductor substrate according to a basic embodiment of the present invention.
【００２１】本実施形態の半導体基板５においては、半
導体層３の外周端３Ａが支持基体１の外周端１Ａより内
側にあり、絶縁層２の外周端２Ａが半導体層３の外周端
３Ａと支持基体１の外周端１Ａの間にあり、半導体層３
及び絶縁層２の外周部１０が階段状に形成されている。
即ち、半導体層３の外周端下部と絶縁層２の外周端上部
とは互いにオフセットしており、そのオフセット量ｄの
存在により半導体層３の外周端は図１３（ｅ）のような
オーバーハング構造になっていない。即ち、絶縁層２の
外周部は幅ｄ１のテラスを有している。よって、半導体
層３の外周端はチッピング発塵の発生源になり難い。In the semiconductor substrate 5 of this embodiment, the outer peripheral edge 3A of the semiconductor layer 3 is inside the outer peripheral edge 1A of the support base 1, and the outer peripheral edge 2A of the insulating layer 2 supports the outer peripheral edge 3A of the semiconductor layer 3. The semiconductor layer 3 is located between the outer peripheral edges 1A of the base body 1.
Also, the outer peripheral portion 10 of the insulating layer 2 is formed in a step shape.
That is, the lower outer peripheral edge of the semiconductor layer 3 and the upper outer peripheral edge of the insulating layer 2 are offset from each other, and the outer peripheral edge of the semiconductor layer 3 has an overhang structure as shown in FIG. It's not. That is, the outer peripheral portion of the insulating layer 2 has a terrace having a width d1. Therefore, the outer peripheral edge of the semiconductor layer 3 is unlikely to be a source of chipping dust generation.
【００２２】本発明に好適に用いられる支持基体１とし
ては、Ｓｉ，Ｇｅ，ＧａＡｓ，ＩｎＰ等の半導体を母材
とする基板である。具体的には、Ｓｉウェハーがより好
ましく用いられる。The supporting substrate 1 preferably used in the present invention is a substrate whose base material is a semiconductor such as Si, Ge, GaAs or InP. Specifically, a Si wafer is more preferably used.
【００２３】本発明に好適に用いられる絶縁層としては
酸化シリコン、窒化シリコン等の絶縁層である。The insulating layer preferably used in the present invention is an insulating layer made of silicon oxide, silicon nitride or the like.
【００２４】本発明に好適に用いられる半導体層として
は、Ｓｉ，Ｇｅ等の半導体や、ＳｉＧｅ，ＳｉＣ，Ｇａ
Ａｓ，ＧａＡｌＡｓ，ＩｎＰ，ＧａＮ等の化合物半導体
の群から選択される少なくとも１つの層である。The semiconductor layer preferably used in the present invention includes semiconductors such as Si and Ge, SiGe, SiC and Ga.
It is at least one layer selected from the group of compound semiconductors such as As, GaAlAs, InP, and GaN.
【００２５】本発明に好適なオフセット量ｄは、２ミク
ロン以上であり、より好ましくは、２ミクロン以上１０
００ミクロン以下である。The offset amount d suitable for the present invention is 2 microns or more, more preferably 2 microns or more.
It is less than 00 microns.
【００２６】絶縁層の外周端と支持基体の外周端との間
のオフセット量ｅは、０．５ミリメートル以上にすると
よい。The offset amount e between the outer peripheral edge of the insulating layer and the outer peripheral edge of the supporting substrate is preferably 0.5 mm or more.
【００２７】本発明に好適に用いられる半導体層の厚さ
としては、１０ナノメートル以上１０ミクロン以下、よ
り好ましくは１０ナノメートル以上２ミクロン以下であ
る。The thickness of the semiconductor layer preferably used in the present invention is 10 nanometers or more and 10 microns or less, more preferably 10 nanometers or more and 2 microns or less.
【００２８】本発明に好適に用いられる絶縁層の厚さと
しては、１０ナノメートル以上１０ミクロン以下、より
好ましくは１０ナノメートル以上２ミクロン以下であ
る。The thickness of the insulating layer preferably used in the present invention is 10 nanometers or more and 10 microns or less, more preferably 10 nanometers or more and 2 microns or less.
【００２９】本発明に好適に用いられる、外周部加工前
のＳＯＩ基板５の作製方法としては、貼り合わせ工程を
用いるものが好適に使用される。具体的には、特許掲載
公報第２６０８３５１号や米国特許５，３７１，０３７
号や特開平７−３０２８８９号公報に記載されたもの
や、特開平５−２１１１２８号公報や米国特許第５，３
７４，５６４号に記載されたもの等を採用することがで
きる。As a method of manufacturing the SOI substrate 5 before processing the outer peripheral portion, which is preferably used in the present invention, a method using a bonding step is preferably used. Specifically, Japanese Patent Publication No. 2608351 and US Pat. No. 5,371,037
And Japanese Patent Application Laid-Open No. 7-302889, Japanese Patent Application Laid-Open No. 5-211128, and US Pat. No. 5,3.
Those described in No. 74,564 can be adopted.
【００３０】特に、特許掲載公報第２６０８３５１号又
は米国特許５，３７１，０３７号や特開平７−３０２８
８９号公報に開示されているものは、多孔質単結晶半導
体層と非多孔質単結晶半導体層とを有する第１の部材を
用意する工程と、前記第１の部材と第２の部材とを絶縁
層を介して、且つ前記非多孔質単結晶半導体層が内側に
位置する多層構造体が得られるように貼り合わせる工程
と、及び前記多層構造体から前記多孔質単結晶半導体層
を除去する工程と、を有する半導体部材の製造方法であ
る。ここでの半導体層とはシリコンを包含するものであ
り、この製造方法を採用すると、結晶性が単結晶ウェハ
ー並に優れたシリコン単結晶を有するＳＯＩ基板を作製
することができる。In particular, Japanese Patent Publication No. 2608351, US Pat. No. 5,371,037 and Japanese Patent Laid-Open No. 7-3028.
The one disclosed in Japanese Patent No. 89 comprises a step of preparing a first member having a porous single crystal semiconductor layer and a non-porous single crystal semiconductor layer, and the first member and the second member. A step of attaching the non-porous single crystal semiconductor layer through an insulating layer so as to obtain a multilayer structure in which the non-porous single crystal semiconductor layer is located inside; and a step of removing the porous single crystal semiconductor layer from the multilayer structure And a method for manufacturing a semiconductor member having: The semiconductor layer here includes silicon, and by adopting this manufacturing method, it is possible to manufacture an SOI substrate having a silicon single crystal excellent in crystallinity as a single crystal wafer.
【００３１】また、特開平５−２１１１２８号公報や米
国特許５，３７４，５６４号に開示されているのは、単
結晶シリコンウェハー基板表面に酸化シリコン層を形成
した後、該酸化シリコン層側から水素ガスイオン又は希
ガスイオンの中から選択されるイオンを注入し、単結晶
シリコンウェハー内に微小気泡（マイクロバブル）層を
形成し、次いで酸化シリコン層側を別の支持体に貼り合
わせた後、貼り合わせ基板を微小気泡層を境に分離して
ＳＯＩ基板を得る手法である。この後、上記実施形態で
説明したＳＯＩ基板を製造する。Further, Japanese Patent Application Laid-Open No. 5-211128 and US Pat. No. 5,374,564 disclose that after a silicon oxide layer is formed on the surface of a single crystal silicon wafer substrate, the silicon oxide layer is formed on the silicon oxide layer side. After implanting ions selected from hydrogen gas ions or rare gas ions to form a microbubble layer in a single crystal silicon wafer, and then bonding the silicon oxide layer side to another support In this method, the bonded substrate is separated at the microbubble layer to obtain an SOI substrate. After that, the SOI substrate described in the above embodiment is manufactured.
【００３２】貼り合わせ法により作製されたＳＯＩ基板
の出発材料としてＳｉウェハのような半導体ウェハを用
いる場合、ウェハの外周端の上部及び下部は面取りされ
ている。よって、本発明による外周部加工前のＳＯＩ基
板においては、半導体層（又は絶縁層）の外周端と支持
基体の外周端との間には若干のオフセットが生じている
こともある。When a semiconductor wafer such as a Si wafer is used as a starting material for an SOI substrate manufactured by a bonding method, the upper and lower portions of the outer peripheral edge of the wafer are chamfered. Therefore, in the SOI substrate before processing the outer peripheral portion according to the present invention, a slight offset may occur between the outer peripheral edge of the semiconductor layer (or the insulating layer) and the outer peripheral edge of the supporting base.
【００３３】そして、本発明においては半導体層及び絶
縁層の外周部を図１（ａ）、図１（ｂ）に示すように階
段状に加工する。Then, in the present invention, the outer peripheral portions of the semiconductor layer and the insulating layer are processed into a step shape as shown in FIGS. 1 (a) and 1 (b).
【００３４】加工方法としては、エッチングマスクを用
いたウェットエッチング又はドライエッチング、又は化
学機械研磨（ＣＭＰ）のような研磨が好適に用いられ
る。As a processing method, wet etching or dry etching using an etching mask, or polishing such as chemical mechanical polishing (CMP) is preferably used.
【００３５】又、半導体層及び絶縁層の各外周部の形状
としては、後述するように各層の上面と側面とが直角よ
り大きな角度で交わるようなテーパー加工された階段状
のものであってもよい。Further, the shape of each outer peripheral portion of the semiconductor layer and the insulating layer may be a stepped shape which is tapered so that the upper surface and the side surface of each layer intersect at an angle larger than a right angle as described later. Good.
【００３６】尚各層２，３のエッチング方法はウェット
エッチング、ドライエッチングのいずれの方法を用いて
もかまわない。例えばシリコン層のエッチャントとして
は、ウェットエッチングでは、フッ化水素と硝酸の混合
液やＴＭＡＨ（トリメチルアンモニウムハイドロオキサ
イド）がある。またドライエッチングとしては、塩素、
ＣＦ4、ＳＦ6などがある。同様に、シリコン酸化膜（絶
縁膜２）のエッチャントとしては、ウェットエッチング
では、フッ化水素酸溶液と、緩衝フッ酸液が一般的であ
り、またドライエッチングの場合は、ＣＨ3などでエッ
チングできる。そして、エッチングのモードは等方性で
あっても、異方性であってもよい。The method for etching the layers 2 and 3 may be either wet etching or dry etching. For example, as an etchant for the silicon layer, in wet etching, a mixed solution of hydrogen fluoride and nitric acid or TMAH (trimethylammonium hydroxide) can be used. For dry etching, chlorine,
There are CF 4 , SF 6, and the like. Similarly, as an etchant for the silicon oxide film (insulating film 2), a hydrofluoric acid solution and a buffer hydrofluoric acid solution are generally used in wet etching, and CH 3 or the like can be used in dry etching. . The etching mode may be isotropic or anisotropic.
【００３７】テーパー形状に加工する場合は、等方性エ
ッチング、エッジエッチャー、エッジポリッシャーを用
いるとよい。When processing into a tapered shape, isotropic etching, edge etcher or edge polisher may be used.
【００３８】以下に述べる各実施形態は上述した実施形
態を基に各種変更がなされたものである。Each of the embodiments described below is variously modified based on the above-described embodiment.
【００３９】（第２の実施形態）以下に、本発明の実施
形態による製造工程を示す。貼り合わせ法によって図２
（ａ）に示すようなＳＯＩ基板５を作製する。このＳＯ
Ｉ基板５は、単結晶シリコン基板の支持基体１上に、Ｏ
2ガスのみで反応させるドライ酸化法又は水蒸気を用い
るウェット酸化法等により形成された絶縁膜２と、Ｓｉ
をＣＶＤ（化学気相成長：Chemical Vapor Depositio
n）法でエピタキシャル成長させて形成した半導体層を
有する。(Second Embodiment) A manufacturing process according to an embodiment of the present invention will be described below. Figure 2 by the bonding method
The SOI substrate 5 as shown in (a) is manufactured. This SO
The I substrate 5 is formed on the supporting substrate 1 of a single crystal silicon substrate by O
An insulating film 2 formed by a dry oxidation method in which only two gases are reacted or a wet oxidation method using water vapor;
CVD (Chemical Vapor Deposition: Chemical Vapor Depositio
n) has a semiconductor layer formed by epitaxial growth.
【００４０】まず、このＳＯＩ基板５において、絶縁膜
２上のシリコン層３の端部の接着強度の弱いシリコンを
除去するためにフォトレジスト４でエッチングマスクを
形成する（図２（ｂ））。フォトレジスト４をマスクと
してシリコン層３の端部をエッチング除去する（図２
（ｃ））。フォトレジスト４を除去した後、絶縁膜２の
エッチング用のフォトレジスト６を塗布し、パターニン
グを行う（図２（ｄ））。下地の支持基体１との選択比
を得るためフッ酸を用いたウェットエッチングで絶縁膜
２のエッチングを行った。First, in this SOI substrate 5, an etching mask is formed with a photoresist 4 in order to remove the silicon having a weak adhesive strength at the end portion of the silicon layer 3 on the insulating film 2 (FIG. 2B). The end portion of the silicon layer 3 is removed by etching using the photoresist 4 as a mask (FIG. 2).
(C)). After removing the photoresist 4, a photoresist 6 for etching the insulating film 2 is applied and patterned (FIG. 2D). The insulating film 2 was etched by wet etching using hydrofluoric acid in order to obtain a selection ratio with respect to the underlying support substrate 1.
【００４１】このウェットエッチングの際にサイドエッ
チングが生じるが、アンダーカットしてもシリコン層３
の直下にある絶縁膜２が、エッチングされないようマス
ク寸法を規定した（図２（ｅ））。最後にフォトレジス
ト６を除去することで、図２Ｆの様な断面形状のＳＯＩ
基板を得た。ここで用いたフォトレジスト４，６は、通
常のポジ型、ネガ型のどちらでも可能であり、ポジ型の
材料としては、ノボラック樹脂が一般的で、塗布方法は
スピン塗布でよい。ただし、エッチングマスクを形成で
きればよいので、塗布されたフォトレジストをパターニ
ングする代わりに、マスク材を貼り合わせてもよい。Although side etching occurs during this wet etching, the silicon layer 3 remains undercut.
The mask size was defined so that the insulating film 2 immediately below the substrate would not be etched (FIG. 2E). Finally, by removing the photoresist 6, the SOI having a sectional shape as shown in FIG. 2F is formed.
A substrate was obtained. The photoresists 4 and 6 used here can be either a normal positive type or a negative type, and as a positive type material, a novolac resin is generally used, and the coating method may be spin coating. However, as long as an etching mask can be formed, a mask material may be attached instead of patterning the applied photoresist.
【００４２】なお、本実施形態に用いるＳＯＩ基板５の
作製方法については、上述した作製方法に限らず、いず
れの製造方法であってもよい。The method for manufacturing the SOI substrate 5 used in this embodiment is not limited to the above-described manufacturing method, and any manufacturing method may be used.
【００４３】（第３の実施形態）図３（ａ）〜図３
（ｅ）に第３の実施形態によるＳＯＩ基板の製造工程を
示す。支持基体１上に絶縁膜２とシリコン層３とを有す
るＳＯＩ基板５を準備して不図示の処理台に供給し（図
３（ａ））、ＳＯＩ基板５上にフォトレジスト４を塗布
し、所望の形状にパターニングを行う（図３（ｂ））。
次にシリコン層３の端部と絶縁膜２の端部とを連続して
エッチング除去する（図３（ｃ））。(Third Embodiment) FIGS. 3A to 3
A manufacturing process of the SOI substrate according to the third embodiment is shown in (e). An SOI substrate 5 having an insulating film 2 and a silicon layer 3 on a support base 1 is prepared and supplied to a processing table (not shown) (FIG. 3A), and a photoresist 4 is applied on the SOI substrate 5, Patterning is performed into a desired shape (FIG. 3B).
Next, the end portion of the silicon layer 3 and the end portion of the insulating film 2 are continuously removed by etching (FIG. 3C).
【００４４】これにより、支持基体１上のフォトレジス
ト４で覆われていない部分のシリコン層３と絶縁膜２と
が同時に除去される。つぎに、フォトレジスト４を除去
した後、別のフォトレジスト６のパターンを形成する。
このレジストパターンの外周端は１回目のレジストパタ
ーンの外周端の位置より内側になるようにする。尚、フ
ォトレジスト６を除去せずに、そのまま１回目のレジス
トパターンを内側に後退させても同様の効果は得られる
（図３（ｄ））。As a result, the portions of the silicon layer 3 and the insulating film 2 which are not covered with the photoresist 4 on the supporting substrate 1 are removed at the same time. Next, after removing the photoresist 4, another pattern of the photoresist 6 is formed.
The outer peripheral edge of this resist pattern is located inside the position of the outer peripheral edge of the first resist pattern. The same effect can be obtained even if the first resist pattern is receded inward without removing the photoresist 6 (FIG. 3D).
【００４５】次に、シリコン層３の端部のみをエッチン
グすることで、シリコン層３と絶縁膜２の外周端の位置
をずらすことができる（図３（ｅ））。Next, by etching only the end portions of the silicon layer 3, the positions of the outer peripheral edges of the silicon layer 3 and the insulating film 2 can be shifted (FIG. 3 (e)).
【００４６】以上、フォトレジストを使用した製造方法
について述べてきたが、本構造を達成するには特にフォ
トリソグラフィのプロセスに限定されるわけではなく、
テープなどでシリコン基板をマスクしてエッチングを行
ってもよい。また、シリコン基板の周辺のみをエッチン
グできるエッジエッチャーでステップ的にエッチングす
ることでも可能である。またエッジポリッシャー等で外
周部の構造を図２Ｆの様な形状に加工することも十分に
可能である。Although the manufacturing method using the photoresist has been described above, the method is not limited to the photolithography process in order to achieve the present structure.
The silicon substrate may be masked with a tape or the like for etching. It is also possible to perform stepwise etching with an edge etcher capable of etching only the periphery of the silicon substrate. It is also possible to sufficiently process the outer peripheral structure into a shape as shown in FIG. 2F with an edge polisher or the like.
【００４７】（第４の実施形態）図４（ａ）〜図４
（ｆ）に本発明の第３の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。(Fourth Embodiment) FIGS. 4A to 4
FIG. 6F is a process chart of the method for manufacturing an SOI substrate according to the third embodiment of the present invention.
【００４８】まず、図４（ａ）に示すように、支持基体
１上に例えば２μｍの厚さの絶縁膜２と、例えば２μｍ
の厚さのシリコン層３とからなるＳＯＩ基板５を準備
し、図４（ｂ）のようにＳＯＩ基板５上に１度目のフォ
トレジスト４を塗布して、所望の形状にパターニングを
行う。パターニングの方法はウェハ形状と相似形のフォ
トマスクを用いて露光する方法もあるが、本実施形態で
は周辺部のみに露光できる周辺露光機を用いて支持基体
の外周端から幅Ｌ１の部分を露光し、除去するとよい。First, as shown in FIG. 4A, an insulating film 2 having a thickness of, for example, 2 μm and a film having a thickness of, for example, 2 μm are formed on a supporting substrate 1.
An SOI substrate 5 including a silicon layer 3 having a thickness of 1 is prepared, and the photoresist 4 is applied on the SOI substrate 5 for the first time as shown in FIG. 4B, and patterned into a desired shape. The patterning method may be a method of exposing using a photomask having a shape similar to the wafer shape. However, in the present embodiment, a peripheral exposure device capable of exposing only the peripheral portion is used to expose a portion having a width L1 from the outer peripheral edge of the support base. Then remove it.
【００４９】次に、図４（ｃ）に示すように、ＳＯＩ基
板５のシリコン層３と絶縁膜２の端部を連続してエッチ
ングを行う。続いて、フォトレジスト４を除去した後、
２度目のフォトレジスト６を塗布して、再度周辺露光機
を用いてウェハエッジから幅Ｌ２の部分を露光し、図４
（ｄ）のようなフォトレジスト６のパターンを形成す
る。即ち１度目のフォトレジスト４に対して（Ｌ２−Ｌ
１）分内側にレジストパターンの外周端が位置するよう
にする。Next, as shown in FIG. 4C, the end portions of the silicon layer 3 of the SOI substrate 5 and the insulating film 2 are continuously etched. Then, after removing the photoresist 4,
The second photoresist 6 is applied, and the peripheral exposure device is used again to expose a portion of the width L2 from the wafer edge.
A pattern of the photoresist 6 as shown in (d) is formed. That is, (L2-L
1) The outer peripheral edge of the resist pattern should be located inside.
【００５０】一般的な周辺露光機の露光幅精度が±０．
１ｍｍ程度であることを考慮するとＬ１を１．８ｍｍ、
Ｌ２を２．０ｍｍくらいにすると良い。さらに精度の良
いパターニング精度がある露光装置を用いる場合、１度
目のフォトレジスト４と２度目のフォトレジスト６の幅
の差をより小さくすることは可能である。The exposure width accuracy of a general peripheral exposure machine is ± 0.
Considering that it is about 1 mm, L1 is 1.8 mm,
L2 should be around 2.0 mm. When using an exposure apparatus with more precise patterning accuracy, it is possible to further reduce the difference in width between the first photoresist 4 and the second photoresist 6.
【００５１】しかしながら、図４（ｅ）の絶縁層のエッ
チングの際に等方的なエッチングを用いた場合、４５度
のテーパー形状を持つと絶縁膜２の膜厚分（２μｍ）の
サイドエッチングが起こる。このために、この幅を絶縁
膜２のサイドエッチング量２μｍより小さくするとシリ
コン層３の下部にアンダーカットが発生する可能性があ
る。However, when isotropic etching is used in the etching of the insulating layer of FIG. 4E, if the taper shape is 45 degrees, side etching of the thickness of the insulating film 2 (2 μm) is performed. Occur. Therefore, if this width is made smaller than the side etching amount 2 μm of the insulating film 2, an undercut may occur in the lower portion of the silicon layer 3.
【００５２】したがって、本実施形態を実施するために
は、１度目のフォトレジスト４と２度目のフォトレジス
ト６の幅の差（Ｌ２−Ｌ１）は、絶縁膜２のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より５ミクロン以上、周辺露光機などを用いる場合には
１００ミクロン〜５００ミクロン程度を用いるのが好ま
しい。Therefore, in order to carry out this embodiment, the difference in width (L2-L1) between the first photoresist 4 and the second photoresist 6 must be larger than the side etching amount of the insulating film 2. is there. The upper limit of the width is not limited, but if the width is increased, the number of devices using the silicon active layer is reduced. It is preferable to use about 100 to 500 microns.
【００５３】次に、図４（ｅ）のように外周部のシリコ
ン層３のみをエッチングして、最後にフォトレジスト６
を除去して、図４（ｆ）に示すように、ｆが約２．０ｍ
ｍ、ｅが約１．８ｍｍ、ｄが約１９８μｍの階段状周辺
除去が実現できる。Next, as shown in FIG. 4E, only the silicon layer 3 in the outer peripheral portion is etched, and finally the photoresist 6 is formed.
Is removed, and as shown in FIG. 4 (f), f is about 2.0 m.
It is possible to realize stepwise peripheral removal with m and e of about 1.8 mm and d of about 198 μm.
【００５４】本実施形態により、ＳＯＩ基板５の周辺端
のシリコン層３及び絶縁層２によるチッピングの発生を
確実に防止できる。According to the present embodiment, the occurrence of chipping due to the silicon layer 3 and the insulating layer 2 at the peripheral edge of the SOI substrate 5 can be reliably prevented.
【００５５】（第５の実施形態）本形態は絶縁層の側面
の傾斜角が半導体層の側面の傾斜角より緩い形状に加工
するものである。(Fifth Embodiment) In this embodiment, the side surface of the insulating layer is processed so that the side surface has a gentler inclination angle than the side surface of the semiconductor layer.
【００５６】図５（ａ）〜図５（ｆ）に本発明の第５の
実施形態によるＳＯＩ基板の製造方法の工程図を示す。5 (a) to 5 (f) are process diagrams of a method for manufacturing an SOI substrate according to the fifth embodiment of the present invention.
【００５７】先ず、図５（ａ）に示すように、支持シリ
コン基板１上に、絶縁層である例えば厚さＴ２が２μｍ
のシリコン酸化膜２と、例えば厚さＴ３が２μｍのシリ
コン層３とを有するＳＯＩ基板５を貼り合わせ法により
準備し、図５（ｂ）に示すようにＳＯＩ基板５上に１度
目のフォトレジスト６を塗布して、所望の形状にパター
ニングを行う。First, as shown in FIG. 5A, an insulating layer having a thickness T2 of 2 μm is formed on the supporting silicon substrate 1.
An SOI substrate 5 having a silicon oxide film 2 of 2 and a silicon layer 3 having a thickness T3 of 2 μm, for example, is prepared by a bonding method, and a first photoresist is formed on the SOI substrate 5 as shown in FIG. 5B. 6 is applied and patterned into a desired shape.
【００５８】本実施形態ではパターニングの方法はウェ
ハ半径に対してＬ２（＝２．０ｍｍ）程小さい相似形の
フォトマスクを用いて露光する方法によりウェハエッジ
から幅Ｌ２の部分のみを露光した。In this embodiment, the patterning method is such that the exposure is performed using a photomask having a similar shape, which is smaller than the wafer radius by L2 (= 2.0 mm), and only the portion having the width L2 from the wafer edge is exposed.
【００５９】次に、図５（ｃ）に示すように、シリコン
層３の端部のみのエッチングを行う。この時のエッチン
グはウェットエッチングであれば、アルカリのＴＭＡＨ
（トリメチルアンモニウムハイドロオキシサイド）エッ
チング液又は、フッ酸と硝酸の混合溶液などのエッチン
グ液を用いる。また、ドライエッチングであればＲＩＥ
（リアクティブイオンエッチング）やＣＤＥ（ケミカル
ドライエッチング）などの装置でＣＦ4やＳＦ6などのガ
スを用いるのが一般的である。ウェットエッチングは通
常等方的なエッチングになるが、ドライエッチングの場
合も等方的なエッチングになるように条件を選ぶことが
必要である。例えば平行平板型のＲＩＥでＳＦ6とＯ2ガ
スを用いて、放電の圧力は５０Ｐａと大きくすれば、イ
オンの平均自由工程が短くなりイオン性のエッチングを
低減させ、等方的なラジカルエッチングにすることがで
きる。Next, as shown in FIG. 5C, only the end of the silicon layer 3 is etched. If the etching at this time is wet etching, alkali TMAH
An etching solution such as (trimethylammonium hydroxyside) etching solution or a mixed solution of hydrofluoric acid and nitric acid is used. For dry etching, RIE
Gases such as CF 4 and SF 6 are generally used in an apparatus such as (reactive ion etching) or CDE (chemical dry etching). Wet etching is usually isotropic etching, but it is necessary to select conditions so that wet etching is also isotropic etching. For example, in parallel plate type RIE, if SF 6 and O 2 gas are used and the discharge pressure is increased to 50 Pa, the mean free path of ions is shortened, ionic etching is reduced, and isotropic radical etching is performed. can do.
【００６０】このエッチングは完全に等方的に進行し、
シリコン層３の側面はテーパー形状となり側面と上面の
なす角は鈍角となり、角ＡＧ３はほぼ４５度になる。ま
た下地のシリコン酸化膜２のエッチング速度とシリコン
層３のエッチング速度の選択性は、充分大きくとること
ができ、シリコン層３のみがテーパー形状を持ってエッ
チングされる。This etching proceeds completely isotropically,
The side surface of the silicon layer 3 is tapered, and the angle between the side surface and the upper surface is an obtuse angle, and the angle AG3 is approximately 45 degrees. Further, the selectivity between the etching rate of the underlying silicon oxide film 2 and the etching rate of the silicon layer 3 can be made sufficiently large, and only the silicon layer 3 is etched with a tapered shape.
【００６１】次に、フォトレジスト６を除去した後、２
度目のフォトレジスト４を塗布して、１度目のフォトマ
スクより８ミクロンだけ相似形に大きなフォトマスクを
用いてウェハエッジから幅Ｌ１の部分を露光し、図５
（ｄ）に示すようなフォトレジスト４のパターンを形成
する。Ｌ１を１．９９２ｍｍとすれば、１度目のフォト
レジスト６に対して８ミクロン外側にレジストの外周端
が位置合わせされたレジストパターンとなる。Next, after removing the photoresist 6, 2
The photoresist 4 of the first time is applied, and a portion having a width L1 from the wafer edge is exposed by using a photomask having a size similar to that of the photomask of the first time by 8 μm.
A pattern of the photoresist 4 as shown in (d) is formed. When L1 is set to 1.992 mm, the resist pattern is such that the outer peripheral edge of the resist is aligned 8 μm outside the first photoresist 6.
【００６２】次に、図５（ｅ）に示すように、ＳＯＩ基
板５のシリコン酸化膜２端部のみをエッチングする。こ
の時のエッチングはウェットエッチングであれば、フッ
酸または緩衝フッ酸（ＢＨＦ）溶液などのエッチング液
を用いて、ドライエッチングであればＲＩＥ（リアクテ
ィブイオンエッチング）やＣＤＥ（ケミカルドライエッ
チング）などの装置でＣＦ4やＣＨＦ3、Ｈ2などのガス
を用いるのが一般的である。ウェットエッチングは通常
等方的なエッチングになるが、ドライエッチングの場合
も等方的なエッチングになるように条件を選ぶことが必
要である。Next, as shown in FIG. 5E, only the end portion of the silicon oxide film 2 of the SOI substrate 5 is etched. If the etching at this time is wet etching, an etching solution such as hydrofluoric acid or a buffered hydrofluoric acid (BHF) solution is used. If dry etching is performed, RIE (reactive ion etching) or CDE (chemical dry etching) is used. Gases such as CF 4 , CHF 3 , and H 2 are generally used in the apparatus. Wet etching is usually isotropic etching, but it is necessary to select conditions so that wet etching is also isotropic etching.
【００６３】例えば、緩衝フッ酸（ＢＨＦ）溶液を用い
たウェットエッチングを行いオーバーエッチングを多少
行うとエッチングは完全に等方的に進行し、角ＡＧ２は
ほぼ３０度となる。また下地のシリコン酸化膜２のエッ
チング速度とシリコン層３のエッチング速度の選択性
は、充分大きくとることができ、シリコン酸化膜２のみ
が、図５（ｅ）に示すように、角ＡＧ２が３０度のテー
パー形状にエッチングされる。For example, if wet etching using a buffered hydrofluoric acid (BHF) solution is performed and overetching is performed to some extent, the etching proceeds completely isotropically, and the angle AG2 becomes approximately 30 degrees. Further, the selectivity between the etching rate of the underlying silicon oxide film 2 and the etching rate of the silicon layer 3 can be made sufficiently large, and only the silicon oxide film 2 has an angle AG2 of 30 as shown in FIG. 5 (e). Etched into a tapered shape.
【００６４】このエッチングにより、シリコン酸化膜２
の外周部で角ＡＧ２が３０度となるようなテーパー形状
に加工すると、絶縁膜のシリコン酸化膜２の膜厚分の２
μｍに対して、２．８μｍのサイドエッチングが起こ
る。このために、この幅を絶縁膜２のサイドエッチング
量より小さくすると、シリコン層３の下部にアンダーカ
ットが発生する可能性がある。By this etching, the silicon oxide film 2
When the taper shape is formed such that the angle AG2 is 30 degrees at the outer peripheral portion of the film, the film thickness is reduced to 2 by the film thickness of the silicon oxide film 2 of the insulating film.
Side etching of 2.8 μm occurs with respect to μm. Therefore, if this width is made smaller than the side etching amount of the insulating film 2, undercut may occur in the lower portion of the silicon layer 3.
【００６５】したがって、本実施形態を実施するために
は、１度目のフォトレジスト６と２度目のフォトレジス
ト４の幅の差（Ｌ２−Ｌ１）は、絶縁膜２のサイドエッ
チング量より大きい必要がある。またこの幅の上限に制
限はないが、幅を大きく取るとシリコン活性層を用いた
デバイスの取れ数が減少するため、露光機などの精度に
より５ミクロン以上、周辺露光機などを用いる場合には
１００ミクロン〜５００ミクロン程度を用いるのが好ま
しい。Therefore, in order to carry out this embodiment, the difference in width (L2-L1) between the first photoresist 6 and the second photoresist 4 must be larger than the side etching amount of the insulating film 2. is there. The upper limit of the width is not limited, but if the width is increased, the number of devices using the silicon active layer is reduced. It is preferable to use about 100 to 500 microns.
【００６６】最後に、フォトレジスト４を除去して、図
５（ｆ）に示すように、角ＡＧ２が３０度のテーパー形
状と、幅ｄが５．２μｍのテラス形状を持った階段状が
実現できる。このように、緩いテーパー形状とテラス形
状を持つことで、通常のその後の洗浄やエッチングプロ
セスにおいても、サイドエッチングによるアンダーカッ
トが生じることはない。アンダーカットが生じると、シ
リコン層３のチッピングや洗浄の水きれが悪くなること
により、パーティクル発生の原因になる。また特にシリ
コン酸化膜のサイドエッチングによるプロセスが予想さ
れる場合は、アンダーカット形状にならないように、１
度目のフォトレジスト６と２度目のフォトレジスト４の
幅の差はあらかじめ大きくしておけばよい。そして、幅
ｅ（＝Ｌ１）に亘って、絶縁層の端部が除去された半導
体基板が得られる。Finally, the photoresist 4 is removed, and as shown in FIG. 5F, a step shape having a taper shape with an angle AG2 of 30 degrees and a terrace shape with a width d of 5.2 μm is realized. it can. As described above, by having the loose taper shape and the terrace shape, the undercut due to the side etching does not occur even in the usual subsequent cleaning and etching processes. When undercut occurs, chipping of the silicon layer 3 and drainage of water during cleaning deteriorate, which causes generation of particles. Also, especially when a process by side etching of the silicon oxide film is expected, 1
The difference in width between the second photoresist 6 and the second photoresist 4 may be made large in advance. Then, a semiconductor substrate in which the end portion of the insulating layer is removed is obtained over the width e (= L1).
【００６７】（第６の実施形態）図６（ａ）〜図６
（ｆ）に本発明の第６の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。(Sixth Embodiment) FIG. 6A to FIG.
(F) is a process drawing of the method for manufacturing an SOI substrate according to the sixth embodiment of the present invention.
【００６８】先ず、図６（ａ）に示すように、支持シリ
コン基板１上に絶縁層である例えば厚さ２００ｎｍのシ
リコン酸化膜２と、例えば厚さ２００ｎｍのシリコン層
３とからなる８インチ（直径２００ｍｍ）のＳＯＩ基板
５を貼り合わせ法により準備する。First, as shown in FIG. 6 (a), an 8-inch (8-inch) layer composed of a silicon oxide film 2 having a thickness of 200 nm, which is an insulating layer, and a silicon layer 3 having a thickness of 200 nm, for example, is formed on a supporting silicon substrate 1. An SOI substrate 5 having a diameter of 200 mm) is prepared by a bonding method.
【００６９】次に、図６（ｂ）に示すように、ＳＯＩ基
板５上に１度目のマスクテープ１４をウェハ中央にマス
クテープ１４の中央を合わせて貼り付ける。本実施形態
ではマスクテープ４は例えば直径１９６．８ｍｍのもの
を用いる。次に、図６（ｃ）に示すように、シリコン層
３と絶縁膜２の端部を連続してエッチングする。シリコ
ン酸化膜２とシリコン層３の各側面はエッチング時間等
により、鋭角の傾斜角を有するように形成される。Next, as shown in FIG. 6B, the mask tape 14 for the first time is attached onto the SOI substrate 5 with the center of the mask tape 14 aligned with the center of the wafer. In this embodiment, the mask tape 4 has a diameter of 196.8 mm, for example. Next, as shown in FIG. 6C, the end portions of the silicon layer 3 and the insulating film 2 are continuously etched. Each side surface of the silicon oxide film 2 and the silicon layer 3 is formed so as to have an acute inclination angle due to etching time or the like.
【００７０】次に、マスクテープ１４をテープ剥離機に
より剥離した後、図６（ｄ）に示すように、例えば直径
１９６．０ｍｍのマスクテープ１６をウェハ中央にマス
クテープ１６の中央を合わせて貼り付ける。すなわち２
度目のマスクテープ１６に対して、１度目のマスクテー
プ１４は、片側で０．４ｍｍ内側に貼り付けられる。こ
れは本実施形態に用いたテープ貼り付け機のアライメン
ト精度が±０．２ｍｍ程度であることにより決定した。
さらに精度の良いテープ貼り付け機を用いる場合、１度
目のマスクテープ１４による露出部と２度目のマスクテ
ープ１６による露出部の幅の差（Ｌ２−Ｌ１）はより小
さくできる。またこの幅Ｌ１，Ｌ２の上限に制限はない
が、幅を大きく取るとシリコン活性層を用いたデバイス
の取れ数が減少するため、テープ貼り付け機などの精度
により、１０ミクロン〜１ｍｍ、現実的には１００ミク
ロン〜５００ミクロン程度を用いるのが好ましい。Next, after the mask tape 14 is peeled off by a tape peeling machine, as shown in FIG. 6D, for example, a mask tape 16 having a diameter of 196.0 mm is attached with the center of the wafer aligned with the center of the mask tape 16. wear. Ie 2
The mask tape 14 for the first time is attached to the inside of the mask tape 16 for the first time by 0.4 mm on one side. This was determined by the fact that the tape sticking machine used in this embodiment has an alignment accuracy of about ± 0.2 mm.
When a more accurate tape applicator is used, the difference (L2-L1) between the width of the exposed portion by the first mask tape 14 and the exposed portion by the second mask tape 16 can be made smaller. The upper limits of the widths L1 and L2 are not limited, but if the width is made large, the number of devices using the silicon active layer can be reduced. It is preferable to use about 100 to 500 microns.
【００７１】次に、図６（ｅ）に示すように、外周部の
シリコン層３のみをエッチングして、最後にマスクテー
プ１６をテープ剥離機により剥離して、図６（ｆ）に示
すように階段状に外周部を加工できる。Next, as shown in FIG. 6 (e), only the silicon layer 3 on the outer peripheral portion is etched, and finally the mask tape 16 is peeled off by a tape peeling machine, as shown in FIG. 6 (f). The outer peripheral part can be processed stepwise.
【００７２】また、マスクテープ１４，１６の精度によ
り、フォトレジストのように高解像度に数ミクロンの段
差を形成することはできないが、レジストや現像液など
の溶液に比べて、マスクテープ自体の材料費のコストは
半分程度のローコストとなり、装置コストもテープ貼り
付け機、剥離機の方がレジストコーター、露光機などに
より一般的に安いため、実用上は非常に有利である。Further, due to the precision of the mask tapes 14 and 16, it is not possible to form a step with a resolution of several microns at a high resolution like photoresist, but the material of the mask tape itself is more than that of a solution such as resist or developing solution. The cost is about half the low cost, and the device cost is generally cheaper for the tape sticking machine and the peeling machine due to the resist coater, the exposing machine, etc., so it is very advantageous in practical use.
【００７３】（第７の実施形態）図７（ａ）〜図７
（ｃ）に本発明の第７の実施形態によるＳＯＩ基板の製
造方法の工程図を示す。(Seventh Embodiment) FIGS. 7A to 7
FIG. 7C is a process drawing of the method for manufacturing an SOI substrate according to the seventh embodiment of the present invention.
【００７４】まず、図７（ａ）に示すように、支持基体
の支持シリコン基板１上に絶縁層である例えば厚さ２０
０ｎｍのシリコン酸化膜２と、例えば厚さ２００ｎｍの
シリコン層３とを有する８インチ（直径２００ｍｍ）の
ＳＯＩ基板５を貼り合わせ法により処理するために供給
して準備する。First, as shown in FIG. 7A, an insulating layer having a thickness of, for example, 20 is formed on the supporting silicon substrate 1 of the supporting base.
An 8-inch (200 mm diameter) SOI substrate 5 having a 0 nm silicon oxide film 2 and a 200 nm thick silicon layer 3 is supplied and prepared for processing by a bonding method.
【００７５】次に、図８（ａ）に示すような、ウェハを
一枚単位でエッチングする回転式の枚葉エッジエッチャ
ー装置でＳＯＩ基板５のシリコン層３のエッチングを行
う。このエッジエッチャー装置は、例えば特公平７−１
５８９７号公報に開示されているような装置で、エッチ
ング液が供給され、染み込んだローラーパッド７にウェ
ハを押しつけエッチングを行うものである。エッチング
時には基板の上部より不図示のリング状ノズルから窒素
ガスＮ2が吹き出し、エッチング液の蒸気が基板表面に
回り込むことがないように構成されており、エッチング
マスクを必要としない装置である。Next, as shown in FIG. 8A, the silicon layer 3 of the SOI substrate 5 is etched by a rotary type single wafer edge etcher for etching the wafer one by one. This edge etcher device is, for example, Japanese Patent Publication No. 7-1.
An apparatus as disclosed in Japanese Patent No. 5897 is provided with an etching solution and presses a wafer against the roller pad 7 soaked into the wafer to perform etching. At the time of etching, nitrogen gas N 2 is blown from a ring-shaped nozzle (not shown) from above the substrate so that the vapor of the etching solution does not flow around the substrate surface, and the apparatus does not require an etching mask.
【００７６】このシリコン層３のエッチングを行うロー
ラーパッド７の深さＤＰ３は、１．８ｍｍ程度にして押
しつけ圧力を適当に選ぶことにより、シリコン層３はウ
ェハ端部より１．８〜２．０ｍｍ程度の緩やかなテーパ
ー形状でエッチングできる。またシリコン層のエッチン
グ速度とシリコン酸化膜２のエッチング速度の選択性
は、アルカリのＴＭＡＨ（トリメチルアンモニウムハイ
ドロオキサイド）エッチング液等を選ぶことで、充分大
きくとることができシリコン層３のみがエッチングされ
る。フッ酸と硝酸の組成比を選ぶことでも可能である。
こうして図７（ｂ）のようにシリコン層を加工できる。The depth DP3 of the roller pad 7 for etching the silicon layer 3 is set to about 1.8 mm, and the pressing pressure is appropriately selected so that the silicon layer 3 is 1.8 to 2.0 mm from the edge of the wafer. It can be etched with a moderately tapered shape. The selectivity between the etching rate of the silicon layer and the etching rate of the silicon oxide film 2 can be set sufficiently large by selecting an alkaline TMAH (trimethylammonium hydroxide) etching solution or the like, and only the silicon layer 3 is etched. . It is also possible to select the composition ratio of hydrofluoric acid and nitric acid.
Thus, the silicon layer can be processed as shown in FIG.
【００７７】次に、エッチング液を純水により置換した
後、図８（ｂ）に示す装置を用いて、外周部のシリコン
酸化膜２のエッチングを行う。シリコン酸化膜２のエッ
チングを行うローラーパッド８の深さＤＰ２は、１．４
ｍｍ程度にして押しつけ圧力を適当に選ぶことにより、
シリコン酸化膜２の外周端は支持基体の外周端よりｅ＝
１．４〜１．６ｍｍ程度後退しており、緩やかなテーパ
ー形状にエッチングされる。この時もシリコン層のエッ
チング速度とシリコン酸化膜２のエッチング速度の選択
性は、フッ酸または緩衝フッ酸（ＢＨＦ）溶液などのエ
ッチング液等を選ぶことで、充分大きくとることがで
き、シリコン酸化膜２のみがエッチングされ、最終的に
図７（ｃ）に示すように緩やかなテーパーを有する階段
状の外周部が得られる。Next, after the etching liquid is replaced with pure water, the silicon oxide film 2 on the outer peripheral portion is etched by using the apparatus shown in FIG. 8B. The depth DP2 of the roller pad 8 for etching the silicon oxide film 2 is 1.4.
By setting it to about mm and pressing pressure appropriately,
The outer peripheral edge of the silicon oxide film 2 is e =
It is recessed by about 1.4 to 1.6 mm and is etched into a gentle taper shape. Also at this time, the selectivity between the etching rate of the silicon layer and the etching rate of the silicon oxide film 2 can be set sufficiently large by selecting an etching solution such as hydrofluoric acid or buffered hydrofluoric acid (BHF) solution. Only the film 2 is etched, and finally a step-like outer peripheral portion having a gentle taper is obtained as shown in FIG.
【００７８】本実施形態に用いたエッジエッチャー装置
では、１度目と２度目のエッチングを行うローラーパッ
ドの深さＤＰ３，ＤＰ２はそれぞれ１．４ｍｍと１．８
ｍｍと、０．４ｍｍの差で構成した装置を用いたが、エ
ッチング液の種類や組成、またローラーパッドの押しつ
け圧力条件などにより、エッチングのテーパー形状は変
動するので、適当な条件を選ぶことで、この幅（ｆ−
ｅ）を小さくすることは可能である。またこの幅（ｆ−
ｅ）の上限に制限はないが、幅（ｆ−ｅ）を大きく取る
とシリコン活性層を用いたデバイスの取れ数が減少する
ため、一般的なエッジエッチャー装置では幅（ｆ−ｅ）
を１０ミクロン〜１ｍｍ、条件を最適化することにより
１００ミクロン〜５００ミクロン程度にするとよい。最
後にエッチング液を純水により置換して緩やかなテーパ
ーを持った階段状の外周部が得られる。In the edge etcher apparatus used in this embodiment, the depths DP3 and DP2 of the roller pads for the first and second etchings are 1.4 mm and 1.8, respectively.
Although an apparatus configured with a difference between mm and 0.4 mm was used, the taper shape of etching varies depending on the type and composition of the etching solution, the pressing pressure condition of the roller pad, and so on. , This width (f-
It is possible to reduce e). This width (f-
Although the upper limit of e) is not limited, if the width (fe) is set to be large, the number of devices using the silicon active layer can be reduced.
Is 10 μm to 1 mm, and the condition is optimized to be about 100 μm to 500 μm. Finally, the etching solution is replaced with pure water to obtain a stepped outer peripheral portion having a gentle taper.
【００７９】この緩やかなテーパー形状のために、条件
によっては除去幅が大きくなる場合があるが、レジスト
やテープを用いないので、コスト的には有利である。Due to this gentle taper shape, the removal width may become large depending on the conditions, but it is advantageous in terms of cost because no resist or tape is used.
【００８０】また本実施形態では、エッジエッチャー装
置について述べたが、回転式の枚葉エッジポリッシュ装
置を用いても同様に実現できる。本発明に用いることの
できるエッジポリッシュ装置は、回転しながら研磨剤が
供給されたパッドに基板を角度を変えて押しつけること
により研磨がなされる装置である。この角度と押しつけ
圧力とパッドの材質と硬さを変えることで、研磨された
部分の形状を制御できる。ＳＯＩ膜の層の厚さが厚いな
どの構成によっては、研磨に時間がかかる場合があり、
やはり緩やかなテーパー形状のために、条件によっては
除去幅が大きくなる場合があるが、レジストやテープを
用いないので、エッジエッチャー装置と同様にコスト的
には有利である。Although the edge etcher device has been described in the present embodiment, it can be similarly realized by using a rotary type single-wafer edge polishing device. The edge polishing apparatus that can be used in the present invention is an apparatus that performs polishing by pressing a substrate at a different angle while pressing it against a pad supplied with an abrasive while rotating. By changing the angle, the pressing pressure, and the material and hardness of the pad, the shape of the polished portion can be controlled. Depending on the configuration such as the thickness of the SOI film being thick, polishing may take time,
Since the taper shape is gentle, the removal width may become large depending on the conditions, but since no resist or tape is used, it is advantageous in cost as in the edge etcher device.
【００８１】また、例えば、１回目（又は２回目の）層
のエッチングをテープ方式、２回目（又は１回目）をエ
ッジエッチャー（又はエッジポリッシャー）方式という
ように組み合わせることも可能である。これらは除去幅
の制限、テーパー形状などと、コストの有利性により、
少なくともレジスト方式、テープ方式、エッジエッチャ
ー方式、エッジポリッシュ方式などを組み合わせて任意
に選ぶことができる。It is also possible to combine the first (or second) layer etching with a tape method and the second (or first) etching with an edge etcher (or edge polisher) method. Due to the limitation of removal width, taper shape, etc., and cost advantage,
At least a resist method, a tape method, an edge etcher method, an edge polish method, or the like can be combined and arbitrarily selected.
【００８２】（第８の実施形態）図９（ａ）は、第８の
実施形態による半導体基板の外周部の構造を、図９
（ｂ）はサイドエッチされた後の外周部の構造（Ｓ１
２）を示す。一方、図１０（ａ）は比較例による半導体
基板の外周部の構造を、図１０（ｂ）はサイドエッチさ
れた後の端部の構造を示している。(Eighth Embodiment) FIG. 9A shows the structure of the outer peripheral portion of the semiconductor substrate according to the eighth embodiment.
(B) is the structure of the outer peripheral portion after side etching (S1
2) is shown. On the other hand, FIG. 10A shows the structure of the outer peripheral portion of the semiconductor substrate according to the comparative example, and FIG. 10B shows the structure of the end portion after side etching.
【００８３】図１０（ａ）の構造では、例えばＲＣＡ洗
浄のようにフッ酸を含む洗浄液を用いた洗浄工程等サイ
ドエッチ作用のある工程を経ると、図１０（ｂ）に示す
構造のように半導体層３の外周端の下部（絶縁層２の外
周端の上部）にアンダーカットＵＣを生じる恐れがあ
る。In the structure of FIG. 10A, after a process having a side etching action such as a cleaning process using a cleaning solution containing hydrofluoric acid such as RCA cleaning, the structure of FIG. Undercut UC may occur at the lower portion of the outer peripheral edge of the semiconductor layer 3 (upper portion of the outer peripheral edge of the insulating layer 2).
【００８４】これに対して、図９（ａ）のように半導体
層３と絶縁層２の外周部が階段状になっており、絶縁層
２がテラスをもつ構造では、半導体層３の外周端の下部
より絶縁層２の外周端の上部が２ミクロン以上外側（水
平方向）にオフセットしているため、若干のサイドエッ
チが生じても、絶縁層２の外周端の上部が半導体層３の
外周端の下部より内側にオフセットし難くなっている。
よって、図９（ａ）の構造では、アンダーカットが生じ
ない。On the other hand, as shown in FIG. 9A, in the structure in which the outer peripheral portions of the semiconductor layer 3 and the insulating layer 2 are stepwise and the insulating layer 2 has a terrace, the outer peripheral end of the semiconductor layer 3 is formed. Since the upper part of the outer peripheral edge of the insulating layer 2 is offset to the outside (horizontal direction) by 2 microns or more than the lower part of the lower part of the semiconductor layer 3, the upper part of the outer peripheral edge of the insulating layer 2 is the outer periphery of the semiconductor layer 3 even if some side etching occurs. It is difficult to offset inward from the bottom of the edge.
Therefore, undercut does not occur in the structure of FIG.
【００８５】一方、図１０（ａ）の構造のように、半導
体層３の外周部の側面と、絶縁層２の外周部の側面と
が、同一の斜面にあり、互いにオフセットしていない場
合には、図１０（ｂ）に示すように、絶縁層２の外周端
の上部よりサイドエッチが進行し、アンダーカットＵＣ
を生じてしまう。On the other hand, as shown in the structure of FIG. 10A, when the outer peripheral side surface of the semiconductor layer 3 and the outer peripheral side surface of the insulating layer 2 are on the same slope and are not offset from each other, As shown in FIG. 10B, the side etch progresses from the upper part of the outer peripheral edge of the insulating layer 2 to the undercut UC.
Will occur.
【００８６】図９（ａ）の構造に関する上記説明では、
半導体層３の外周端の下部と、絶縁層２の外周端の下部
との差、すなわちオフセット量ｄの下限を２ミクロンと
したが、これは絶縁層２をエイドエッチングできる作用
のある工程において、サイドエッチング作用がより強い
場合には、そのサイドエッチ量に応じて下限を定めれば
よい。また、そのサイドエッチ量に応じた下限に対し
て、オフセット量の上限は半導体層を効果的に活用でき
ることを限度として設定すればよく、ウェハの大きさ
と、必要とする半導体チップサイズと製造数等によって
設定は異なる。In the above description of the structure of FIG. 9A,
The difference between the lower portion of the outer peripheral edge of the semiconductor layer 3 and the lower portion of the outer peripheral edge of the insulating layer 2, that is, the lower limit of the offset amount d is set to 2 μm. When the side etching action is stronger, the lower limit may be set according to the side etching amount. In addition, the upper limit of the offset amount may be set so that the semiconductor layer can be effectively utilized, in contrast to the lower limit corresponding to the side etch amount, and the size of the wafer, the required semiconductor chip size, the number of manufactured products, etc. Depending on the setting.
【００８７】半導体基板の一般的な洗浄・加工工程を考
慮すれば、オフセット量ｄは、２ミクロン以上１ミリメ
ートル以下、より好ましくは５ミクロン以上１ミリメー
トル以下、更に好ましくは１００ミクロン以上５００ミ
クロン以下である。Considering the general cleaning and processing steps of the semiconductor substrate, the offset amount d is 2 microns or more and 1 mm or less, more preferably 5 microns or more and 1 mm or less, and further preferably 100 microns or more and 500 microns or less. is there.
【００８８】（第９の実施形態）図１１は、第９の実施
形態による半導体基板の端部の構造を示している。これ
は図９（ａ）の構造を変形したもので、半導体層３の外
周の側面上、支持基体１の裏面、外周部の側面、外周部
の上面の上に、薄い絶縁膜２４，２１，２２，２３が形
成されている。(Ninth Embodiment) FIG. 11 shows a structure of an end portion of a semiconductor substrate according to a ninth embodiment. This is a modification of the structure shown in FIG. 9A. Thin insulating films 24, 21, are formed on the outer peripheral side surface of the semiconductor layer 3, the back surface of the support base 1, the outer peripheral side surface, and the outer peripheral surface upper surface. 22 and 23 are formed.
【００８９】本実施形態においても、半導体層３の外周
部の下部と、絶縁層２の外周部の上部との間には、２ミ
クロン以上のオフセット量ｄが存在する階段状の外周端
を有しており、アンダーカットがより一層生じ難くなっ
ている。Also in this embodiment, a step-like outer peripheral edge having an offset amount d of 2 microns or more is provided between the lower portion of the outer peripheral portion of the semiconductor layer 3 and the upper portion of the outer peripheral portion of the insulating layer 2. The undercut is even more difficult to occur.
【００９０】このような構造は、図９（ａ）の構造の半
導体層３の上面をマスクして、酸化するか、図９（ａ）
に示した構造全体を酸化した後、半導体層３の上面上の
酸化膜を除去すれば、得られる。In such a structure, the upper surface of the semiconductor layer 3 having the structure shown in FIG. 9A is masked and oxidized, or the structure shown in FIG.
After the entire structure shown in (3) is oxidized, the oxide film on the upper surface of the semiconductor layer 3 is removed to obtain the structure.
【００９１】（第１０の実施形態）図１２は本発明の別
の半導体基板の外周部の断面図である。支持基体１の外
周端の上部と下部はそれぞれ面取りされている。半導体
層３の外周端の下部と絶縁層２の外周端の上部とは２μ
ｍ以上オフセットしており、絶縁層２の上面にテラスが
形成されている。(Tenth Embodiment) FIG. 12 is a sectional view of the outer peripheral portion of another semiconductor substrate of the present invention. The upper and lower portions of the outer peripheral edge of the support base 1 are chamfered. The lower part of the outer peripheral edge of the semiconductor layer 3 and the upper part of the outer peripheral edge of the insulating layer 2 are 2 μm.
It is offset by m or more, and a terrace is formed on the upper surface of the insulating layer 2.
【００９２】又、絶縁層２の外周端の下部と支持基体１
の外周端とは１ｍｍ以上オフセットしている。The lower part of the outer peripheral edge of the insulating layer 2 and the supporting substrate 1
It is offset by 1 mm or more from the outer peripheral edge.
【００９３】図１２の構造では半導体層３の厚さを絶縁
層２の厚さより厚くしたが、その大小関係を逆にしても
よい。又、各層２，３の側面をテーパー加工してもよい
し、支持基体の外周部の側面又は基体裏面に、図１１の
ような絶縁膜（２１，２２）を設けてもよい。又、本発
明に用いられる支持基体１は実際には厚さが数百ミクロ
ンであり層２，３に比べて十分大きい。In the structure of FIG. 12, the thickness of the semiconductor layer 3 is larger than the thickness of the insulating layer 2, but the magnitude relation may be reversed. The side surfaces of the layers 2 and 3 may be tapered, or the insulating film (21, 22) as shown in FIG. 11 may be provided on the side surface of the outer peripheral portion of the support base or the back surface of the base. In addition, the supporting substrate 1 used in the present invention is actually several hundreds of microns thick, which is sufficiently larger than the layers 2 and 3.
【００９４】以上説明したように、本発明の各実施の形
態によれば、接着強度の弱い部分、特にＳＯＩ基板の周
辺端部分の半導体層と絶縁層を除去し、半導体層と絶縁
層の外周端を階段状にすることにより、チッピングの発
生を効果的に防止でき、安定した高品質のＳＯＩ基板を
製造することが可能となる。As described above, according to each of the embodiments of the present invention, the semiconductor layer and the insulating layer at the portion having weak adhesive strength, particularly the peripheral edge portion of the SOI substrate are removed, and the outer periphery of the semiconductor layer and the insulating layer is removed. By forming the ends in a stepped shape, chipping can be effectively prevented, and a stable and high-quality SOI substrate can be manufactured.
【００９５】また、半導体層及び／又は絶縁膜の側面を
傾斜させて加工することにより、チッピングや発塵等の
防止効果を高めることができ、高品質の半導体装置を歩
留まりより一層高く製造できる。又、ＳＯＩ基板として
ＳＩＭＯＸウェハを用いることもできる。By tilting the side surfaces of the semiconductor layer and / or the insulating film, the effect of preventing chipping, dust generation, etc. can be enhanced, and a high quality semiconductor device can be manufactured at a higher yield. Also, a SIMOX wafer can be used as the SOI substrate.
【００９６】[0096]
【実施例】以下、本発明による特徴的な実施例と対応す
る比較例について説明する。EXAMPLE A comparative example corresponding to a characteristic example according to the present invention will be described below.
【００９７】（実施例）プライムウェハとして８インチ
のＳｉウェハを用意し、その表面を陽極化成により表面
から１０μｍ程の深さまで多孔質化した。多孔質化され
た層を４００℃で熱酸化した後、希フッ酸に浸して多孔
質層上面の酸化膜を除去した。その後、水素雰囲気中で
プリベークした後、ＣＶＤにより多孔質層の上に非多孔
質のＳｉ層を１２０ｎｍ程エピタキシャル成長させた。Example An 8-inch Si wafer was prepared as a prime wafer, and its surface was made porous by anodization to a depth of about 10 μm from the surface. After heat-oxidizing the porous layer at 400 ° C., it was immersed in dilute hydrofluoric acid to remove the oxide film on the upper surface of the porous layer. Then, after prebaking in a hydrogen atmosphere, a non-porous Si layer was epitaxially grown to a thickness of 120 nm on the porous layer by CVD.
【００９８】エピタキシャル成長させたＳｉ層の表面を
酸化して厚さ４０ｎｍ程の酸化膜を形成し、別に用意し
たハンドルウェハとしての８インチＳｉウェハに貼り合
わせ熱処理した。プライムウェハの裏面を研削し、ＲＩ
Ｅにより多孔質層を露出させた後、フッ酸と過酸化水素
とアルコールとを含むエッチング液により多孔質層を選
択的に除去した。水素雰囲気中で熱処理を行いハンドル
ウェハ上に移設された非多孔質のＳｉ層の露出面を平滑
化した。こうして、ＳＯＩ基板を複数作製した。The surface of the Si layer that had been epitaxially grown was oxidized to form an oxide film having a thickness of about 40 nm, which was bonded to another 8-inch Si wafer as a handle wafer and heat-treated. The back surface of the prime wafer is ground and RI
After exposing the porous layer with E, the porous layer was selectively removed with an etching solution containing hydrofluoric acid, hydrogen peroxide, and alcohol. Heat treatment was performed in a hydrogen atmosphere to smooth the exposed surface of the non-porous Si layer transferred onto the handle wafer. In this way, a plurality of SOI substrates were manufactured.
【００９９】次に、前述した図７（ａ）〜図７（ｃ）と
同様の処理を施し、図７（ｃ）に示したような構造の半
導体基板を複数得た。Next, the same processes as those shown in FIGS. 7A to 7C were performed to obtain a plurality of semiconductor substrates having the structure shown in FIG. 7C.
【０１００】こうして得られた複数の半導体基板を繰り
返し洗浄し、洗浄の毎に各半導体基板に付着しているパ
ーティクルの数を測定した。The plurality of semiconductor substrates thus obtained were repeatedly washed, and the number of particles adhering to each semiconductor substrate was measured every washing.
【０１０１】その結果、０．１５μｍ径以上の大きさの
パーティクルの数は０．０２個／ｃｍ2 〜０．１個／ｃ
ｍ2 であり、大きな変動は認められなかった。As a result, the number of particles having a diameter of 0.15 μm or more is 0.02 particles / cm 2 to 0.1 particles / c.
m 2 and no large fluctuation was observed.
【０１０２】（比較例）実施例と同様にして、ＳＯＩ基
板を複数作製した。その後、図１３（ａ）〜図１３
（ｅ）と同様の処理を行った。こうして得られた半導体
基板を繰り返し洗浄した後、各半導体基板に付着してい
るパーティクルの数を測定した。Comparative Example A plurality of SOI substrates were manufactured in the same manner as in the example. After that, FIG.
The same process as (e) was performed. After the semiconductor substrate thus obtained was repeatedly washed, the number of particles adhering to each semiconductor substrate was measured.
【０１０３】その結果、０．１５μｍ径以上の大きさの
パーティクルの数は０．０５個／ｃｍ2 〜４個／ｃｍ2
であり、しかも測定の毎にその数が大きく増減した。特
にパーティクルの数が増加した時は、主として０．１５
μｍ〜０．４μｍ径のパーティクルが増えていた。As a result, the number of particles having a diameter of 0.15 μm or more is 0.05 particles / cm 2 to 4 particles / cm 2.
Moreover, the number greatly increased and decreased with each measurement. Especially when the number of particles increases, it is mainly 0.15
Particles with a diameter of μm to 0.4 μm increased.
【０１０４】[0104]
【発明の効果】本発明によれば、半導体層の外周端がチ
ッピングや発塵の発生源となり難い半導体基板及びその
製造方法を提供することができる。According to the present invention, it is possible to provide a semiconductor substrate in which the outer peripheral edge of the semiconductor layer is unlikely to be a source of chipping and dust generation, and a method of manufacturing the same.
【０１０５】特に、半導体基板中、接着強度の弱い部分
やＳＯＩ基板の周辺端部分の半導体層と絶縁層を除去
し、半導体層と絶縁層の外周端を階段状等にすることに
より、洗浄等を経ても、チッピングの発生を効果的に防
止でき、安定した高品質のＳＯＩ基板を製造することが
できる。Particularly, in the semiconductor substrate, the semiconductor layer and the insulating layer at the weak adhesive strength or the peripheral edge portion of the SOI substrate are removed, and the outer peripheral edges of the semiconductor layer and the insulating layer are made into a stepped shape, so that cleaning or the like is performed. Even after the above, chipping can be effectively prevented, and a stable and high-quality SOI substrate can be manufactured.
【図１】本発明の実施形態による半導体基板の図であ
る。FIG. 1 is a diagram of a semiconductor substrate according to an embodiment of the present invention.
【図２】本発明の実施形態による半導体基板の製造工程
図である。FIG. 2 is a manufacturing process diagram of a semiconductor substrate according to an embodiment of the present invention.
【図３】本発明の実施形態による半導体基板の製造工程
図である。FIG. 3 is a manufacturing process diagram of a semiconductor substrate according to an embodiment of the present invention.
【図４】本発明による別の実施形態による半導体基板の
製造工程図である。FIG. 4 is a manufacturing process diagram of a semiconductor substrate according to another embodiment of the present invention.
【図５】本発明の実施形態による半導体基板の製造工程
図である。FIG. 5 is a manufacturing process diagram of a semiconductor substrate according to an embodiment of the present invention.
【図６】本発明の実施形態による半導体基板の製造工程
図である。FIG. 6 is a manufacturing process diagram of a semiconductor substrate according to an embodiment of the present invention.
【図７】本発明の実施形態による半導体基板の製造工程
図である。FIG. 7 is a manufacturing process diagram of a semiconductor substrate according to an embodiment of the present invention.
【図８】本発明に用いられるエッジエッチャーの図であ
る。FIG. 8 is a diagram of an edge etcher used in the present invention.
【図９】本発明の実施形態による半導体基板の一部分断
面図である。FIG. 9 is a partial cross-sectional view of a semiconductor substrate according to an exemplary embodiment of the present invention.
【図１０】比較例による半導体基板の一部分断面図であ
る。FIG. 10 is a partial cross-sectional view of a semiconductor substrate according to a comparative example.
【図１１】本発明による別の半導体基板の一部分断面図
である。FIG. 11 is a partial cross-sectional view of another semiconductor substrate according to the present invention.
【図１２】本発明による別の半導体基板の一部分断面図
である。FIG. 12 is a partial cross-sectional view of another semiconductor substrate according to the present invention.
【図１３】従来の方法による実施形態の半導体基板の製
造工程図である。FIG. 13 is a manufacturing process diagram of the semiconductor substrate of the embodiment by the conventional method.
１ 支持基体 １Ａ 支持基体１の外周端 ２ 絶縁層 ２Ａ 絶縁層２の外周端 ３ 半導体層 ３Ａ 半導体層３の外周端 ４ 他方の基体 ５ 半導体基板 ６ フォトレジスト １０ 半導体層３及び絶縁層２の外周部 1 Support substrate 1A Outer peripheral edge of supporting base 1 2 insulating layers 2A Outer peripheral edge of insulating layer 2 3 semiconductor layers 3A outer peripheral edge of the semiconductor layer 3 4 The other base 5 Semiconductor substrate 6 photoresist 10 Peripheral part of the semiconductor layer 3 and the insulating layer 2
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−237884（ＪＰ，Ａ) 特開 平５−211128（ＪＰ，Ａ) 特開 平３−250616（ＪＰ，Ａ) 特開 平３−280538（ＪＰ，Ａ) 特開 平５−217981（ＪＰ，Ａ) 特開 平６−61461（ＪＰ，Ａ) 特開 昭64−89346（ＪＰ，Ａ) 特開 平10−83986（ＪＰ，Ａ) 国際公開97／027621（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/12 H01L 21/02 H01L 21/304 H01L 21/306 - 21/3063 H01L 21/308 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-9-237884 (JP, A) JP-A-5-212128 (JP, A) JP-A-3-250616 (JP, A) JP-A-3- 280538 (JP, A) JP 5-217981 (JP, A) JP 6-61461 (JP, A) JP 64-89346 (JP, A) JP 10-83986 (JP, A) International Publication 97/0262721 (WO, A1) (58) Fields investigated (Int.Cl. 7 , DB name) H01L 27/12 H01L 21/02 H01L 21/304 H01L 21/306-21/3063 H01L 21/308
Claims (13)
縁層と、該絶縁層上に配された半導体層とを有する半導
体基板において、 前記半導体層の外周端が前記支持基体の外周端より内側
にあり、且つ前記絶縁層の外周端が前記半導体層の外周
端と前記支持基体の外周端の間にあり、前記絶縁層及び
前記半導体層の各外周部が前記半導体層の外周端下部と
前記絶縁層の外周端上部との間のオフセット量が２ミク
ロン以上となるように階段状に形成されており、該絶縁
層の外周部の側面の傾斜角が４５度以下であることを特
徴とする半導体基板。1. A semiconductor substrate having a supporting base, an insulating layer disposed on the supporting base, and a semiconductor layer disposed on the insulating layer, wherein an outer peripheral edge of the semiconductor layer is an outer periphery of the supporting base. Inside the edge, and the outer peripheral edge of the insulating layer is between the outer peripheral edge of the semiconductor layer and the outer peripheral edge of the supporting base, and the outer peripheral edges of the insulating layer and the semiconductor layer are the outer peripheral edges of the semiconductor layer. lower and are formed stepwise so that the amount of offset is greater than or equal to 2 microns between the outer edge upper portion of the insulating layer, the insulating
A semiconductor substrate, wherein the side surface of the outer peripheral portion of the layer has an inclination angle of 45 degrees or less .
前記半導体層の外周端が前記絶縁層の外周端の内側に位
置し、かつ前記半導体層及び前記絶縁層の両外周端の距
離が、前記絶縁層のエッチング時のサイドエッチング量
より大きいことを特徴とする半導体基板。2. The semiconductor substrate according to claim 1, wherein
An outer peripheral edge of the semiconductor layer is located inside an outer peripheral edge of the insulating layer, and a distance between both outer peripheral edges of the semiconductor layer and the insulating layer is larger than a side etching amount during etching of the insulating layer. And semiconductor substrate.
において、 前記絶縁層の外周端と前記半導体層の外周端の両方が前
記支持基体の外周端の内側に位置するように前記絶縁層
の端部と前記半導体層の端部を除去する工程と、前記半
導体層の外周端が前記絶縁層の外周端の内側に位置する
ように前記半導体層の端部を除去する工程と、を有する
ことを特徴とする半導体基板の製造方法。3. The method of manufacturing a semiconductor substrate according to claim 1, wherein the outer peripheral edge of the insulating layer and the outer peripheral edge of the semiconductor layer are both located inside the outer peripheral edge of the support base. And an end of the semiconductor layer are removed, and an end of the semiconductor layer is removed so that an outer peripheral end of the semiconductor layer is located inside an outer peripheral end of the insulating layer. A method of manufacturing a semiconductor substrate, comprising:
において、 前記半導体層の外周端が前記支持基体の外周端の内側
に、且つ前記絶縁層の外周端の内側に位置するように前
記半導体層の端部を除去する工程と、前記絶縁層の外周
端が前記半導体層の外周端と前記支持基体の外周端の間
に位置するように前記絶縁層の端部を除去する工程と、
を有することを特徴とする半導体基板の製造方法。4. The method of manufacturing a semiconductor substrate according to claim 1, wherein the outer peripheral edge of the semiconductor layer is positioned inside the outer peripheral edge of the supporting base and inside the outer peripheral edge of the insulating layer. Removing the edge of the semiconductor layer, removing the edge of the insulating layer so that the outer edge of the insulating layer is located between the outer edge of the semiconductor layer and the outer edge of the supporting substrate,
A method of manufacturing a semiconductor substrate, comprising:
部の除去工程は、レジスト塗布工程とエッチング工程を
用いてなされることを特徴とする請求項４に記載された
半導体基板の製造方法。5. The method of manufacturing a semiconductor substrate according to claim 4 , wherein the step of removing the end of the semiconductor layer and the end of the insulating layer is performed using a resist coating step and an etching step. Method.
造方法において、前記半導体層の端部の除去工程に先立
って、多孔質単結晶シリコン層と非多孔質単結晶シリコ
ン層とを有する第１の部材を準備する工程と、前記第１
の部材と他方の基体となる第２の部材とを前記絶縁層を
介して、且つ前記非多孔質単結晶シリコン層が前記絶縁
層側である内側に位置する多層構造体が得られるように
貼り合わせる工程と、及び前記多層構造体から前記多孔
質単結晶シリコン層を除去する工程と、を行うことを特
徴とする半導体基板の製造方法。6. The method for manufacturing a semiconductor substrate according to claim 3 , further comprising a porous single crystal silicon layer and a non-porous single crystal silicon layer prior to the step of removing the end portion of the semiconductor layer. A step of preparing a first member, and the first
And the second member serving as the other base body with the insulating layer interposed therebetween so that a multi-layer structure in which the non-porous single crystal silicon layer is located inside the insulating layer side can be obtained. A method of manufacturing a semiconductor substrate, comprising: a step of combining and a step of removing the porous single crystal silicon layer from the multilayer structure.
造方法において、前記半導体層の端部の除去工程に先立
って、 前記支持基体である単結晶シリコンウエハー基板表面に
前記絶縁層である酸化シリコン層を形成する工程、前記
酸化シリコン層側から水素ガスイオン又は希ガスイオン
の中から選択されるイオンを注入し、前記単結晶シリコ
ンウエハー内に微小気泡（マイクロバブル）層を形成す
る工程、前記酸化シリコン層を別の支持体に貼り合わせ
る工程を行うことを特徴とする半導体基板の製造方法。7. The method of manufacturing a semiconductor substrate according to claim 3 , wherein prior to the step of removing the end portion of the semiconductor layer, the insulating layer is formed on the surface of the single crystal silicon wafer substrate which is the supporting base. A step of forming a silicon oxide layer, a step of implanting ions selected from hydrogen gas ions or rare gas ions from the silicon oxide layer side to form a micro bubble layer in the single crystal silicon wafer A method for manufacturing a semiconductor substrate, which comprises performing a step of bonding the silicon oxide layer to another support.
造方法において、前記半導体層の外周端が前記絶縁層の
外周端の内側に位置するようにするための前記半導体層
の端部の除去工程及び前記絶縁層の端部の除去工程とに
それぞれ用いるエッチングマスクの幅の差は、５ミクロ
ン以上１ｍｍ以下であることを特徴とする半導体基板の
製造方法。8. The method of manufacturing a semiconductor substrate according to claim 3 , wherein an outer edge of the semiconductor layer is located inside an outer edge of the insulating layer. A method for manufacturing a semiconductor substrate, wherein a difference in width between etching masks used in the removing step and the step of removing the end portion of the insulating layer is 5 μm or more and 1 mm or less.
造方法において、前記半導体層の外周端が前記絶縁層の
外周端の内側に位置するようにするための前記半導体層
の端部の除去工程と、前記絶縁層の端部の除去工程とに
それぞれ用いるエッチングマスクの幅の差は、１００ミ
クロン以上５００ミクロン以下であることを特徴とする
半導体基板の製造方法。9. The method of manufacturing a semiconductor substrate according to claim 3 , wherein an outer peripheral edge of the semiconductor layer is located inside an outer peripheral edge of the insulating layer. A method for manufacturing a semiconductor substrate, wherein a difference in width of an etching mask used in each of the removing step and the removing step of the end portion of the insulating layer is 100 μm or more and 500 μm or less.
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッチングマスクテープ貼り付け工
程と、エッチング工程及びテープ剥離工程を用いてなさ
れることを特徴とする半導体基板の製造方法。10. The method of manufacturing a semiconductor substrate according to claim 3 , wherein the step of removing the end portion of the semiconductor layer and the end portion of the insulating layer includes an etching mask tape attaching step, an etching step and a tape. A method of manufacturing a semiconductor substrate, which is performed using a peeling process.
製造方法において、前記半導体層の端部と前記絶縁層の
端部の除去工程は、エッジエッチング装置又はエツジポ
リッシング装置を用いてなされることを特徴とする半導
体基板の製造方法。11. The method of manufacturing a semiconductor substrate according to claim 3 , wherein the step of removing the end portion of the semiconductor layer and the end portion of the insulating layer is performed using an edge etching apparatus or an edge polishing apparatus. A method of manufacturing a semiconductor substrate, comprising:
て、前記半導体層の外周部の側面が傾斜していることを
特徴とする半導体基板。12. The semiconductor substrate according to claim 1, wherein a side surface of an outer peripheral portion of the semiconductor layer is inclined.
て、前記半導体層は、その側面と上面とのなす角が直角
又は鈍角であることを特徴とする半導体基板。13. The semiconductor substrate according to claim 1, wherein an angle between a side surface and an upper surface of the semiconductor layer is a right angle or an obtuse angle.
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