JP3496860B2 - Digital demodulation circuit - Google Patents
Digital demodulation circuitInfo
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- JP3496860B2 JP3496860B2 JP01834097A JP1834097A JP3496860B2 JP 3496860 B2 JP3496860 B2 JP 3496860B2 JP 01834097 A JP01834097 A JP 01834097A JP 1834097 A JP1834097 A JP 1834097A JP 3496860 B2 JP3496860 B2 JP 3496860B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル無線通
信システムに用いる復調回路に関する。特に、相手局か
ら受信する信号のキャリア周波数誤差を補正する自動周
波数制御回路を含むディジタル復調回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demodulation circuit used in a digital wireless communication system. In particular, it relates to a digital demodulation circuit including an automatic frequency control circuit that corrects a carrier frequency error of a signal received from a partner station.
【０００２】[0002]
【従来の技術】図６は、従来のディジタル復調回路の構
成例を示す。ここでは、π／４シフトＤＱＰＳＫ変調信
号に対応した回路構成を示す（参考文献：山本 他，"3
84kbpsπ／４ＱＰＳＫバースト復調器の構成と特性”，
RCS92-100 ，電子情報通信学会技術研究報告）。2. Description of the Related Art FIG. 6 shows a configuration example of a conventional digital demodulation circuit. Here, a circuit configuration corresponding to a π / 4 shift DQPSK modulated signal is shown (reference document: Yamamoto et al., “3
Structure and characteristics of 84kbps π / 4QPSK burst demodulator ",
RCS92-100, Technical Report of IEICE).
【０００３】図において、中間周波数帯の受信信号ａ１
は、直交検波回路３１で局部発振回路３２の出力信号に
より直交検波されて複素ベースバンド信号ａ２になり、
さらに位相検出回路３３で位相信号ａ３に変換される。
クロック再生回路３４は、位相信号ａ３から受信信号の
クロック位相を検出し、シンボル識別点に同期した再生
クロックａ４を出力する。ラッチ３５は、再生クロック
ａ４により与えられるシンボル識別点で位相信号ａ３を
サンプリングし、クロック同期のとれた位相信号ａ５を
出力する。遅延回路３６は、位相信号ａ５を１シンボル
区間遅延させた遅延信号ａ６を出力する。減算回路３７
は、位相信号ａ５から遅延信号ａ６を減算し、１シンボ
ル区間の遅延検波信号ａ７を出力する。In the figure, the received signal a1 in the intermediate frequency band is shown.
Is quadrature-detected by the output signal of the local oscillation circuit 32 in the quadrature detection circuit 31 to become a complex baseband signal a2,
Further, the phase detection circuit 33 converts the phase signal a3.
The clock recovery circuit 34 detects the clock phase of the received signal from the phase signal a3 and outputs the recovered clock a4 synchronized with the symbol identification point. The latch 35 samples the phase signal a3 at the symbol identification point given by the reproduced clock a4, and outputs the clock-synchronized phase signal a5. The delay circuit 36 outputs a delayed signal a6 obtained by delaying the phase signal a5 by one symbol period. Subtraction circuit 37
Outputs the delay detection signal a7 in the 1-symbol section by subtracting the delay signal a6 from the phase signal a5.
【０００４】ここで、キャリア周波数誤差が存在しない
場合には、遅延検波信号ａ７の第ｊサンプルの位相角θ
j は、図７に○印で示すように、
θj ＝ｉπ／２＋π／４ （ｉ＝0 ，１，２，３） …(1)
となる。一方、キャリア周波数誤差Δｆが存在する場合
には、信号点は図７に×印で示すように正規の位置から
回転し、雑音による符号誤りが発生しやすくなる。Δｆ
と位相回転Δθとの間には、
Δθ＝２πΔｆＴ …(2)
の関係がある。ここで、Ｔはシンボル周期である。Here, when there is no carrier frequency error, the phase angle θ of the j-th sample of the differential detection signal a7.
j is θ j = iπ / 2 + π / 4 (i = 0, 1, 2, 3) (1) as indicated by a circle in FIG. On the other hand, when the carrier frequency error Δf is present, the signal point is rotated from the normal position as shown by the mark X in FIG. 7, and a code error due to noise is likely to occur. Δf
And the phase rotation Δθ have a relation of Δθ = 2πΔfT (2). Here, T is a symbol period.
【０００５】位相誤差検出回路３８は、この位相回転の
大きさを検出するもので、遅延検波信号ａ７について、
Δθj ＝φj −θj …(3)
の演算を行い、位相回転信号ａ９を出力する。ここで、
φj は第ｊサンプルの遅延検波信号、θj は式(1) にお
いてφj に最も近い値をとるようにｉを選んだときの位
相角判定信号である。この位相回転信号ａ９は、積分回
路３９においてＮシンボル（Ｎは正整数）積分され、さ
らに除算回路４０においてシンボル数Ｎで除算して平均
化され、遅延検波信号ａ７に加わった位相回転量Δθを
示すキャリア周波数誤差信号ａ１０を出力する。この位
相回転量Δθは、The phase error detection circuit 38 detects the magnitude of this phase rotation. For the differential detection signal a7, Δθ j = φ j -θ j (3) is calculated to obtain the phase rotation signal a9. Output. here,
φ j is the delay detection signal of the j-th sample, and θ j is the phase angle determination signal when i is selected so as to take the value closest to φ j in the equation (1). The phase rotation signal a9 is integrated by N symbols (N is a positive integer) in the integration circuit 39, further divided by the number of symbols N in the division circuit 40 and averaged, and the phase rotation amount Δθ added to the differential detection signal a7 is calculated. The carrier frequency error signal a10 shown is output. This phase rotation amount Δθ is
【０００６】[0006]
【数１】 [Equation 1]
【０００７】と表される。なお、Ｎは平均化に用いるシ
ンボル数であり、Ｎが大きいほど検出誤差が低減され
る。積分回路４１は、可変周波数発振手段として用いら
れるものであり、キャリア周波数誤差信号ａ１０を積分
し続けて周波数変換用参照信号ａ１１を出力する。遅延
回路４２は、積分回路３９で必要なＮシンボル分だけ位
相信号ａ５を遅延させた遅延位相信号ａ１２を出力す
る。減算回路４３は、遅延位相信号ａ１２から周波数変
換用参照信号ａ１１を減算して周波数変換を行い、キャ
リア周波数誤差補正信号ａ１３を出力する。キャリア再
生回路４４は、キャリア周波数誤差補正信号ａ１３から
キャリア再生を行い、キャリア位相信号ａ１４を出力す
る。減算回路４５は、キャリア周波数誤差補正信号ａ１
３からキャリア位相信号ａ１４を減算して同期検波を行
う。符号判定回路４６は、減算回路４５から出力される
同期検波信号ａ１５の符号判定を行ってデータ信号ａ１
６を出力する。It is expressed as Note that N is the number of symbols used for averaging, and the larger N is, the more the detection error is reduced. The integrating circuit 41 is used as a variable frequency oscillating means, and continues to integrate the carrier frequency error signal a10 to output the frequency conversion reference signal a11. The delay circuit 42 outputs the delayed phase signal a12 obtained by delaying the phase signal a5 by N symbols required by the integrating circuit 39. The subtraction circuit 43 performs frequency conversion by subtracting the frequency conversion reference signal a11 from the delay phase signal a12 and outputs a carrier frequency error correction signal a13. The carrier reproduction circuit 44 reproduces a carrier from the carrier frequency error correction signal a13 and outputs a carrier phase signal a14. The subtraction circuit 45 receives the carrier frequency error correction signal a1.
Synchronous detection is performed by subtracting the carrier phase signal a14 from 3. The sign determination circuit 46 determines the sign of the synchronous detection signal a15 output from the subtraction circuit 45 to determine the data signal a1.
6 is output.
【０００８】[0008]
【発明が解決しようとする課題】従来の構成では、図７
に示すように雑音が極めて小さいときに、キャリア周波
数誤差による位相回転を正しく検出できる。しかし、大
きな雑音が加わると、図８に示すように雑音によって正
しい位相角θj が選ばれなくなる。図８の円で示された
部分は雑音により位相回転が大きくなった部分である。
その内の斜線部では、遅延検波信号の位相角θj が正
しい位相角π／４ではなく、位相角π／２が加算された
位相角３π／４となるので、誤った位相回転を検出する
ことになる。すなわち、図８の斜線部が網掛部であ
るかのように誤って検出されることになる（折り返
し）。このときに検出された位相回転Δθf は、正しい
位相回転をΔθr として、
Δθf ＝Δθr −ｋπ／２ （ｋ＝±１，＋２） …(5)
と表される。In the conventional configuration, as shown in FIG.
When the noise is extremely small as shown in, the phase rotation due to the carrier frequency error can be correctly detected. However, if a large amount of noise is added, the correct phase angle θ j cannot be selected due to the noise as shown in FIG. The portion indicated by the circle in FIG. 8 is the portion where the phase rotation has increased due to noise.
In the shaded area, the phase angle θ j of the differential detection signal is not the correct phase angle π / 4, but the phase angle 3 π / 4 obtained by adding the phase angle π / 2, so an erroneous phase rotation is detected. It will be. That is, the shaded portion in FIG. 8 is erroneously detected as if it is a shaded portion (folding back). The phase rotation Δθ f detected at this time is expressed as Δθ f = Δθ r −kπ / 2 (k = ± 1, +2) (5), where the correct phase rotation is Δθ r .
【０００９】したがって、従来の構成のように、積分回
路３９および除算回路４０で式(4)に応じて加算し平均
すると、その平均値は正しい値Δθではなく、誤差を含
むΔθ′に収束する。さらに、Δｆが大きくなるにつれ
て判定誤りの発生確率が増大するので、キャリア周波数
検出精度が一層劣化することになる。特に、高精度なキ
ャリア周波数誤差検出が要求される同期検波回路に従来
の構成を用いると、符号誤り率が大幅に劣化する。Therefore, when the integrating circuit 39 and the dividing circuit 40 are added and averaged according to the equation (4) as in the conventional configuration, the average value converges not to the correct value Δθ but to Δθ ′ including an error. . Further, the probability of occurrence of a decision error increases as Δf increases, so that the carrier frequency detection accuracy further deteriorates. In particular, if the conventional configuration is used for the synchronous detection circuit that requires highly accurate carrier frequency error detection, the code error rate is significantly deteriorated.
【００１０】本発明は、キャリア周波数誤差が大きい場
合でも高精度にキャリア周波数誤差を検出し、補償する
ことができるディジタル復調回路を提供することを目的
とする。An object of the present invention is to provide a digital demodulation circuit capable of detecting and compensating a carrier frequency error with high accuracy even if the carrier frequency error is large.
【００１１】[0011]
【課題を解決するための手段】従来の構成では、θj の
判定誤りによって平均化の際に正しい位相回転推定値に
収束しないことが問題であった。本発明では、式(3) に
よって得られた位相回転信号Δθj にそれぞれ異なる固
定値φoff を加えるパスを複数用意する。そして各パス
ごとに、式(6) のｕ(θ)で表現されるモジュロ演算の後
に平均化を行い、平均値Ｓpathを得る。In the conventional configuration, it was a problem that the correct phase rotation estimated value was not converged at the time of averaging due to the determination error of θ j . In the present invention, a plurality of paths are provided to add different fixed values φ off to the phase rotation signal Δθ j obtained by the equation (3). Then, for each path, averaging is performed after the modulo operation represented by u (θ) in the equation (6) to obtain the average value S path .
【００１２】[0012]
【数２】 [Equation 2]
【００１３】次に、各パスごとの平均値Ｓpathは、Next, the average value S path for each path is
【００１４】[0014]
【数３】 [Equation 3]
【００１５】に示すように固定値φoff を減算した後
に、キャリア周波数誤差Δｆに換算する。図４は、固定
値φoff をパラメータとしたときの入力キャリア周波数
誤差と検出キャリア周波数誤差の関係を示す。ここに示
すように、固定値φoff ごとに検出精度が高い領域があ
ることがわかる。例えば、φoff ＝−π／８では、キャ
リア周波数誤差が−16ｋHz〜−８ｋHzの範囲で検出精度
が高く、φoff ＝＋π／８では、キャリア周波数誤差が
８ｋHz〜16ｋHzの範囲で検出精度が高いことがわかる。
したがって、検出された位相回転信号に応じて、各パス
のキャリア周波数誤差を選択または合成することによ
り、高精度なキャリア周波数誤差を検出することがで
き、かつオープンループ型のために高速な引き込みも同
時に実現できる。After the fixed value φ off is subtracted as shown in, the carrier frequency error Δf is converted. FIG. 4 shows the relationship between the input carrier frequency error and the detected carrier frequency error when the fixed value φ off is used as a parameter. As shown here, it can be seen that there is a region with high detection accuracy for each fixed value φ off . For example, when φ off = −π / 8, the carrier frequency error has a high detection accuracy in the range of −16 kHz to −8 kHz, and φ off = + π / 8, the carrier frequency error has a high detection accuracy in the range of 8 kHz to 16 kHz. I understand.
Therefore, by selecting or synthesizing the carrier frequency error of each path according to the detected phase rotation signal, it is possible to detect the carrier frequency error with high accuracy, and due to the open loop type, the high-speed pull-in is also possible. Can be realized at the same time.
【００１６】請求項１に記載のディジタル復調回路は、
オープンループ構成のキャリア周波数誤差補正手段を備
える。その周波数誤差検出手段として、各パスごとに上
記の機能を実現する加算手段、補正手段、平滑化手段、
減算手段と、各パスごとに検出されたキャリア周波数誤
差を選択または合成する選択合成手段を備える。これに
より、雑音およびキャリア周波数誤差が大きい場合で
も、高精度にキャリア周波数誤差を検出することができ
る。The digital demodulation circuit according to claim 1 is
The carrier frequency error correction means having an open loop configuration is provided. As the frequency error detecting means, an adding means, a correcting means, a smoothing means, which realizes the above function for each path,
The subtraction means and the selective combining means for selecting or combining the carrier frequency errors detected for each path are provided. As a result, even if the noise and the carrier frequency error are large, the carrier frequency error can be detected with high accuracy.
【００１７】請求項２に記載のディジタル復調回路は、
オープンループ構成のキャリア周波数誤差補正手段に加
えて、クローズドループ構成のキャリア周波数誤差補正
手段を備え、これらを切り替えるデュアルループ構成で
ある。その周波数誤差検出手段は、請求項１の周波数誤
差検出手段と同様の構成である。これにより、オープル
ループで引き込んだ後に、クローズドループでジッタを
抑えるように動作するので、請求項１のディジタル復調
回路よりさらに高精度なキャリア周波数誤差補正が可能
になる。A digital demodulation circuit according to a second aspect of the present invention is
In addition to the carrier frequency error compensating means having the open loop configuration, the carrier frequency error compensating means having the closed loop configuration is provided, and these are dual loop configurations for switching between them. The frequency error detecting means has the same configuration as the frequency error detecting means of claim 1. As a result, since the operation is performed to suppress the jitter in the closed loop after the pull-in is performed in the open loop, the carrier frequency error can be corrected with higher accuracy than the digital demodulation circuit according to the first aspect.
【００１８】[0018]
（請求項１に対応する実施形態）図１は、請求項１に記
載の本発明ディジタル復調回路の実施形態を示す。本実
施形態は、キャリア再生法に同期検波を適用したもので
ある。図において、中間周波数帯の受信信号ａ１は、直
交検波回路３１で局部発振回路３２の出力信号により直
交検波されて複素ベースバンド信号ａ２になり、さらに
位相検出回路３３で位相信号ａ３に変換される。クロッ
ク再生回路３４は、位相信号ａ３から受信信号のクロッ
ク位相を検出し、シンボル識別点に同期した再生クロッ
クａ４を出力する。ラッチ３５は、再生クロックａ４に
より与えられるシンボル識別点で位相信号ａ３をサンプ
リングし、クロック同期のとれた位相信号ａ５を出力す
る。遅延回路３６は、位相信号ａ５を１シンボル区間遅
延させた遅延信号ａ６を出力する。減算回路３７は、位
相信号ａ５から遅延信号ａ６を減算し、１シンボル区間
の遅延検波信号ａ７を出力する。(Embodiment Corresponding to Claim 1) FIG. 1 shows an embodiment of the digital demodulation circuit according to the present invention. In the present embodiment, synchronous detection is applied to the carrier reproduction method. In the figure, the received signal a1 in the intermediate frequency band is quadrature detected by the output signal of the local oscillation circuit 32 in the quadrature detection circuit 31 to become a complex baseband signal a2, and further converted into the phase signal a3 in the phase detection circuit 33. . The clock recovery circuit 34 detects the clock phase of the received signal from the phase signal a3 and outputs the recovered clock a4 synchronized with the symbol identification point. The latch 35 samples the phase signal a3 at the symbol identification point given by the reproduced clock a4, and outputs the clock-synchronized phase signal a5. The delay circuit 36 outputs a delayed signal a6 obtained by delaying the phase signal a5 by one symbol period. The subtraction circuit 37 subtracts the delay signal a6 from the phase signal a5 and outputs the delay detection signal a7 in the 1-symbol section.
【００１９】シンボル判定回路１１は、再生クロックに
同期した遅延検波信号ａ７の位相回転誤差が最も小さく
なるようにシンボルの判定を行い、正規の信号点位相を
示す位相角判定信号ａ８を出力する。減算回路１２は、
遅延検波信号ａ７から位相角判定信号ａ８を減算し、そ
の位相差を示す位相回転信号ａ９を出力する。ここで、
遅延検波信号ａ７は式(3) のφj に対応し、位相角判定
信号ａ８は式(3) のθj に対応し、位相回転信号ａ９は
式(3) のΔθj に対応する。すなわち、シンボル判定回
路１１および減算回路１２は、図６に示す従来構成の位
相誤差検出回路３８に相当する。The symbol determination circuit 11 determines a symbol so that the phase rotation error of the differential detection signal a7 synchronized with the reproduction clock is minimized, and outputs a phase angle determination signal a8 indicating a normal signal point phase. The subtraction circuit 12 is
The phase angle determination signal a8 is subtracted from the differential detection signal a7, and the phase rotation signal a9 indicating the phase difference is output. here,
The differential detection signal a7 corresponds to φ j in equation (3), the phase angle determination signal a8 corresponds to θ j in equation (3), and the phase rotation signal a9 corresponds to Δθ j in equation (3). That is, the symbol determination circuit 11 and the subtraction circuit 12 correspond to the conventional phase error detection circuit 38 shown in FIG.
【００２０】減算回路１２から出力される位相回転信号
ａ９は、ここでは３つのパスに分岐される。第１のパス
に分岐された位相回転信号ａ９は、シンボル数Ｎの積分
を行う積分回路３９−１と、積分回路出力をシンボル数
Ｎで除算する除算回路４０−１を介して平滑化され、第
１の位相誤差信号ａ２１−１として出力される。第２の
パスに分岐された位相回転信号ａ９は、加算回路１３−
１で固定値出力回路１４−１から出力される固定値φ
off ＝−π／８と加算され、第１の固定値補正位相信号
ａ２２−１として出力される。補正回路１５−１は、第
１の固定値補正位相信号ａ２２−１に対して式(6) に示
すモジュロ演算を行う。補正回路１５−１の出力は、シ
ンボル数Ｎの積分を行う積分回路３９−２と、積分回路
出力をシンボル数Ｎで除算する除算回路４０−２を介し
て平滑化される。除算回路４０−２の出力は、減算回路
１６−１で固定値出力回路１４−１から出力される固定
値φoff ＝−π／８が減算され、第２の位相誤差信号ａ
２１−２として出力される。The phase rotation signal a9 output from the subtraction circuit 12 is branched into three paths here. The phase rotation signal a9 branched to the first path is smoothed through an integrating circuit 39-1 that integrates the number N of symbols and a dividing circuit 40-1 that divides the output of the integrating circuit by the number N of symbols. It is output as the first phase error signal a21-1. The phase rotation signal a9 branched to the second path is added by the adder circuit 13-
Fixed value φ output from the fixed value output circuit 14-1 at 1
It is added with off = −π / 8 and output as the first fixed value correction phase signal a22-1. The correction circuit 15-1 performs the modulo operation shown in the equation (6) on the first fixed value correction phase signal a22-1. The output of the correction circuit 15-1 is smoothed through an integration circuit 39-2 that integrates the number N of symbols and a division circuit 40-2 that divides the output of the integration circuit by the number N of symbols. The output of the division circuit 40-2 is subtracted by the fixed value φ off = −π / 8 output from the fixed value output circuit 14-1 in the subtraction circuit 16-1 to obtain the second phase error signal a.
It is output as 21-2.
【００２１】第３のパスに分岐された位相回転信号ａ９
は、加算回路１３−２で固定値出力回路１４−２から出
力される固定値φoff ＝＋π／８と加算され、第２の固
定値補正位相信号ａ２２−２として出力される。補正回
路１５−２は、第２の固定値補正位相信号ａ２２−２に
対して式(6) に示すモジュロ演算を行う。補正回路１５
−２の出力は、シンボル数Ｎの積分を行う積分回路３９
−３と、積分回路出力をシンボル数Ｎで除算する除算回
路４０−３を介して平滑化される。除算回路４０−３の
出力は、減算回路１６−２で固定値出力回路１４−２か
ら出力される固定値φoff ＝＋π／８が減算され、第３
の位相誤差信号ａ２１−３として出力される。The phase rotation signal a9 branched to the third path
Is added to the fixed value φ off = + π / 8 output from the fixed value output circuit 14-2 in the adder circuit 13-2 and output as the second fixed value correction phase signal a22-2. The correction circuit 15-2 performs the modulo operation shown in the equation (6) on the second fixed value correction phase signal a22-2. Correction circuit 15
The output of -2 is an integration circuit 39 that performs integration of the number N of symbols.
-3 and a dividing circuit 40-3 that divides the output of the integrating circuit by the number of symbols N. The output of the division circuit 40-3 is subtracted by the fixed value φ off = + π / 8 output from the fixed value output circuit 14-2 in the subtraction circuit 16-2, and the third value is output.
Is output as the phase error signal a21-3.
【００２２】選択合成回路１７は、各パスごとの位相誤
差信号ａ２１−１〜ａ２１−３を入力して選択合成を行
い、キャリア周波数誤差信号ａ１０を出力する。この選
択合成回路１７では、固定値補正をしないパスの位相誤
差信号ａ２１−１の値が±π／８未満のときは、固定値
補正を行った他の２つのパスの位相誤差信号ａ２１−
２，ａ２１−３の平均値をキャリア周波数誤差信号ａ１
０として出力する。また、固定値補正をしないパスの位
相誤差信号ａ２１−１の値が＋π／８以上のときは、固
定値−π／８の補正を行ったパスの位相誤差信号ａ２１
−２をキャリア周波数誤差信号ａ１０として出力する。
また、固定値補正をしないパスの位相誤差信号ａ２１−
１の値が−π／８以下のときは、固定値＋π／８の補正
を行ったパスの位相誤差信号ａ２１−３をキャリア周波
数誤差信号ａ１０として出力する。The selective combining circuit 17 inputs the phase error signals a21-1 to a21-3 for each path, performs selective combining, and outputs a carrier frequency error signal a10. In the selective synthesizing circuit 17, when the value of the phase error signal a21-1 of the path for which the fixed value correction is not performed is less than ± π / 8, the phase error signal a21- of the other two paths for which the fixed value correction is performed is performed.
2, the average of a21-3 is the carrier frequency error signal a1.
Output as 0. Further, when the value of the phase error signal a21-1 of the path for which the fixed value correction is not performed is + π / 8 or more, the phase error signal a21 of the path for which the fixed value −π / 8 is corrected.
-2 is output as the carrier frequency error signal a10.
In addition, the phase error signal a21-
When the value of 1 is −π / 8 or less, the phase error signal a21-3 of the path corrected by the fixed value + π / 8 is output as the carrier frequency error signal a10.
【００２３】この加算回路１３から選択合成回路１９ま
での構成が、請求項１のディジタル復調回路における周
波数誤差検出手段の特徴とする部分であり、それぞれ加
算手段、補正手段、平滑化手段、減算手段および選択合
成手段に対応する。積分回路４１は、可変周波数発振手
段として用いられるものであり、キャリア周波数誤差信
号ａ１０を積分し続けて周波数変換用参照信号ａ１１を
出力する。The configuration from the adding circuit 13 to the selective synthesizing circuit 19 is a characteristic part of the frequency error detecting means in the digital demodulating circuit according to claim 1, and is the adding means, the correcting means, the smoothing means, and the subtracting means, respectively. And corresponding to the selective synthesizing means. The integrating circuit 41 is used as a variable frequency oscillating means, and continues to integrate the carrier frequency error signal a10 to output the frequency conversion reference signal a11.
【００２４】遅延回路４２は、積分回路３９で必要なＮ
シンボル分だけ位相信号ａ５を遅延させた遅延位相信号
ａ１２を出力する。減算回路４３は、遅延位相信号ａ１
２から周波数変換用参照信号ａ１１を減算して周波数変
換を行い、キャリア周波数誤差補正信号ａ１３を出力す
る。キャリア再生回路４４は、キャリア周波数誤差補正
信号ａ１３からキャリア再生を行い、キャリア位相信号
ａ１４を出力する。減算回路４５は、キャリア周波数誤
差補正信号ａ１３からキャリア位相信号ａ１４を減算し
て同期検波を行う。符号判定回路４６は、減算回路４５
から出力される同期検波信号ａ１５の符号判定を行って
データ信号ａ１６を出力する。The delay circuit 42 is the N required for the integrating circuit 39.
The delayed phase signal a12 obtained by delaying the phase signal a5 by the number of symbols is output. The subtraction circuit 43 outputs the delayed phase signal a1.
The frequency conversion reference signal a11 is subtracted from 2 to perform frequency conversion, and the carrier frequency error correction signal a13 is output. The carrier reproduction circuit 44 reproduces a carrier from the carrier frequency error correction signal a13 and outputs a carrier phase signal a14. The subtraction circuit 45 subtracts the carrier phase signal a14 from the carrier frequency error correction signal a13 and performs synchronous detection. The sign determination circuit 46 includes a subtraction circuit 45.
The sign of the synchronous detection signal a15 output from is determined and the data signal a16 is output.
【００２５】（請求項２に対応する実施形態）図２は、
請求項２に記載の本発明ディジタル復調回路の実施形態
を示す。本実施形態は、キャリア再生法に同期検波を適
用したものである。図において、直交検波回路３１、局
部発振回路３２、位相検出回路３３、クロック再生回路
３４、ラッチ３５は、図１に示す各部と同じ構成であ
り、ラッチ３５からクロック同期のとれた位相信号ａ５
が出力される。位相信号ａ５は、第１のキャリア周波数
誤差補正手段である減算回路２１で周波数変換される。
遅延回路３６は、減算回路２１で周波数変換された位相
信号ａ２３を１シンボル区間遅延させた遅延信号ａ６を
出力する。減算回路３７は、位相信号ａ２３から遅延信
号ａ６を減算し、１シンボル区間の遅延検波信号ａ７を
出力する。(Embodiment Corresponding to Claim 2) FIG.
An embodiment of the digital demodulation circuit of the present invention as defined in claim 2 is shown. In the present embodiment, synchronous detection is applied to the carrier reproduction method. In the figure, the quadrature detection circuit 31, the local oscillation circuit 32, the phase detection circuit 33, the clock recovery circuit 34, and the latch 35 have the same configurations as those shown in FIG. 1, and the phase signal a5 clocked by the latch 35 is synchronized.
Is output. The phase signal a5 is frequency-converted by the subtraction circuit 21 which is the first carrier frequency error correction means.
The delay circuit 36 outputs a delay signal a6 which is obtained by delaying the phase signal a23 frequency-converted by the subtraction circuit 21 by one symbol section. The subtraction circuit 37 subtracts the delay signal a6 from the phase signal a23 and outputs the delay detection signal a7 in one symbol section.
【００２６】シンボル判定回路１１は、遅延検波信号ａ
７の位相回転誤差が最も小さくなるようにシンボルの判
定を行い、正規の信号点位相を示す位相角判定信号ａ８
を出力する。減算回路１２は、遅延検波信号ａ７から位
相角判定信号ａ８を減算し、その位相差を示す位相回転
信号ａ９を出力する。減算回路１２から出力される位相
回転信号ａ９は、ここでは３つのパスに分岐される。第
１のパスに設けられる積分回路３９−１，除算回路４０
−１、第２のパスに設けられる加算回路１３−１，固定
値出力回路１４−１，補正回路１５−１，積分回路３９
−２，除算回路４０−２，減算回路１６−１、第３のパ
スに設けられる加算回路１３−２，固定値出力回路１４
−２，補正回路１５−２，積分回路３９−３，除算回路
４０−３，減算回路１６−２、および選択合成回路１７
は、図１に示す各部と同じ構成であり、選択合成回路１
７からキャリア周波数誤差信号ａ１０が出力される。The symbol determination circuit 11 is provided with a delay detection signal a
The symbol is determined so that the phase rotation error of 7 is the smallest, and the phase angle determination signal a8 indicating the normal signal point phase is obtained.
Is output. The subtraction circuit 12 subtracts the phase angle determination signal a8 from the differential detection signal a7 and outputs a phase rotation signal a9 indicating the phase difference. The phase rotation signal a9 output from the subtraction circuit 12 is branched into three paths here. Integration circuit 39-1, division circuit 40 provided in the first path
-1, adder circuit 13-1, provided in the second path, fixed value output circuit 14-1, correction circuit 15-1, integration circuit 39
-2, division circuit 40-2, subtraction circuit 16-1, addition circuit 13-2 provided in the third path, fixed value output circuit 14
-2, correction circuit 15-2, integration circuit 39-3, division circuit 40-3, subtraction circuit 16-2, and selection synthesis circuit 17
Has the same configuration as each unit shown in FIG.
A carrier frequency error signal a10 is output from 7.
【００２７】この加算回路１３から選択合成回路１９ま
での構成が、請求項２のディジタル復調回路における周
波数誤差検出手段の特徴とする部分であり、それぞれ加
算手段、補正手段、平滑化手段、減算手段および選択合
成手段に対応する。また、減算回路１２から出力される
位相回転信号ａ９は乗算回路２２に入力され、利得出力
回路２３から出力される利得が乗算されて加算回路２４
に入力される。初期値設定回路２５には、加算回路２４
の出力と、選択合成回路１７から出力されたキャリア周
波数誤差信号ａ１０が入力される。遅延回路２６は、初
期値設定回路２５の出力信号ａ２４を遅延させて加算回
路２４に入力する。この加算回路２４と遅延回路２６で
完全積分型のループフィルタが構成される。The configuration from the adding circuit 13 to the selective synthesizing circuit 19 is the characteristic portion of the frequency error detecting means in the digital demodulating circuit according to claim 2, and is the adding means, the correcting means, the smoothing means, and the subtracting means, respectively. And corresponding to the selective synthesizing means. Further, the phase rotation signal a9 output from the subtraction circuit 12 is input to the multiplication circuit 22, multiplied by the gain output from the gain output circuit 23, and added by the addition circuit 24.
Entered in. The initial value setting circuit 25 includes an adding circuit 24
And the carrier frequency error signal a10 output from the selective combining circuit 17 are input. The delay circuit 26 delays the output signal a24 of the initial value setting circuit 25 and inputs it to the adding circuit 24. The adder circuit 24 and the delay circuit 26 form a perfect integral loop filter.
【００２８】積分回路４１は、可変周波数発振手段とし
て用いられるものであり、初期値設定回路２５の出力信
号ａ２４を積分し続けて周波数変換用参照信号ａ１１を
出力する。減算回路２１は、位相信号ａ５から周波数変
換用参照信号ａ１１を減算して周波数変換を行う。一
方、遅延回路４２は、積分回路３９で必要なＮシンボル
分だけ位相信号ａ５を遅延させた遅延位相信号ａ１２を
出力する。減算回路４３は、遅延位相信号ａ１２から周
波数変換用参照信号ａ１１を減算して周波数変換を行
い、キャリア周波数誤差補正信号ａ１３を出力する。キ
ャリア再生回路４４、減算回路４５および符号判定回路
４６は、図１に示す各部と同じ構成であり、符号判定回
路４６からデータ信号ａ１６が出力される。The integrating circuit 41 is used as a variable frequency oscillating means, and continues to integrate the output signal a24 of the initial value setting circuit 25 to output the frequency converting reference signal a11. The subtraction circuit 21 performs frequency conversion by subtracting the frequency conversion reference signal a11 from the phase signal a5. On the other hand, the delay circuit 42 outputs the delayed phase signal a12 obtained by delaying the phase signal a5 by N symbols required by the integrating circuit 39. The subtraction circuit 43 performs frequency conversion by subtracting the frequency conversion reference signal a11 from the delay phase signal a12 and outputs a carrier frequency error correction signal a13. The carrier regenerating circuit 44, the subtracting circuit 45, and the sign judging circuit 46 have the same configurations as those of the respective parts shown in FIG. 1, and the sign judging circuit 46 outputs the data signal a16.
【００２９】（選択合成回路１７の構成例）図３は、本
発明のディジタル復調回路における選択合成回路１７の
構成例を示す。本構成例は、ディジタルの位相情報によ
り信号処理を行う場合のものである。図において、第１
の位相誤差信号ａ２１−１は、加算回路５１，５２およ
びビットシフト回路６３に入力される。第２の位相誤差
信号ａ２１−２は、加算回路５３および遅延回路６５に
入力される。第３の位相誤差信号ａ２１−３は、加算回
路５３および遅延回路６７に入力される。(Configuration Example of Selective Synthesis Circuit 17) FIG. 3 shows a configuration example of the selective synthesis circuit 17 in the digital demodulation circuit of the present invention. This configuration example is for performing signal processing by digital phase information. In the figure, the first
The phase error signal a21-1 is input to the adder circuits 51 and 52 and the bit shift circuit 63. The second phase error signal a21-2 is input to the adder circuit 53 and the delay circuit 65. The third phase error signal a21-3 is input to the adder circuit 53 and the delay circuit 67.
【００３０】加算回路５１は、位相誤差信号ａ２１−１
と固定値出力回路５４から出力される固定値θ＝π／64
を加算し、固定値補正信号ａ３１を出力する。ビットシ
フト回路５６は、固定値補正信号ａ３１から固定値の最
上位ビットと同じ桁のビットを検出してビット信号ａ３
２を出力する。同様に、加算回路５２は、位相誤差信号
ａ２１−１と固定値出力回路５５から出力される負固定
値θ＝−π／64を加算し、固定値補正信号ａ３３を出力
する。ビットシフト回路５７は、固定値補正信号ａ３３
から負固定値の最上位ビットと同じ桁のビットを検出し
てビット信号ａ３４を出力する。反転回路５８は、ビッ
ト信号ａ３４を反転させた反転ビット信号ａ３５を出力
する。論理和回路５９は、ビット信号ａ３２と反転ビッ
ト信号ａ３５の論理和演算を行い、論理和ビット信号ａ
３６を出力する。The adder circuit 51 has a phase error signal a21-1.
And the fixed value output from the fixed value output circuit 54 = π / 64
Is added and a fixed value correction signal a31 is output. The bit shift circuit 56 detects the bit of the same digit as the most significant bit of the fixed value from the fixed value correction signal a31 to detect the bit signal a3.
2 is output. Similarly, the adder circuit 52 adds the phase error signal a21-1 and the negative fixed value θ = −π / 64 output from the fixed value output circuit 55, and outputs the fixed value correction signal a33. The bit shift circuit 57 uses the fixed value correction signal a33.
Detects the bit of the same digit as the most significant bit of the negative fixed value, and outputs the bit signal a34. The inverting circuit 58 inverts the bit signal a34 and outputs an inverted bit signal a35. The logical sum circuit 59 performs the logical sum operation of the bit signal a32 and the inverted bit signal a35, and calculates the logical sum bit signal a.
36 is output.
【００３１】加算回路５３は、位相誤差信号ａ２１−２
と位相誤差信号ａ２１−３を加算し、加算位相誤差信号
ａ３７を出力する。除算回路６０は、加算位相誤差信号
ａ３７を２で除算して平均化し、合成信号ａ３８を出力
する。遅延回路６１は、論理和ビット信号ａ３６に応じ
て合成信号ａ３８をラッチし、選択合成回路１７の出力
となるキャリア周波数誤差信号ａ１０を出力する。以上
の構成により、固定値補正をしないパスの位相誤差信号
ａ２１−１の値が±π／８未満のとき、固定値補正を行
った他の２つのパスの位相誤差信号ａ２１−２，ａ２１
−３の平均値がキャリア周波数誤差信号ａ１０として出
力される。The adder circuit 53 outputs the phase error signal a21-2.
And the phase error signal a21-3 are added, and the added phase error signal a37 is output. The division circuit 60 divides the added phase error signal a37 by 2 and averages it, and outputs a combined signal a38. The delay circuit 61 latches the combined signal a38 in accordance with the logical sum bit signal a36 and outputs the carrier frequency error signal a10 which is the output of the selection combining circuit 17. With the above configuration, when the value of the phase error signal a21-1 of the path that does not perform the fixed value correction is less than ± π / 8, the phase error signals a21-2 and a21 of the other two paths that have the fixed value correction performed.
The average value of -3 is output as the carrier frequency error signal a10.
【００３２】反転回路６２は、論理和ビット信号ａ３６
を反転させた反転論理和ビット信号ａ３９を出力する。
ビットシフト回路６３は、位相誤差信号ａ２１−１の最
上位ビットを検出してビット信号ａ４０を出力する。論
理積回路６４は、反転論理和ビット信号ａ３９とビット
信号ａ４０の論理積演算を行い、論理積ビット信号ａ４
１を出力する。遅延回路６５は、論理積ビット信号ａ４
１に応じて位相誤差信号ａ２１−２をラッチし、選択合
成回路１７の出力となるキャリア周波数誤差信号ａ１０
を出力する。この構成により、固定値補正をしないパス
の位相誤差信号ａ２１−１の値が＋π／８以上のとき、
固定値−π／８の補正を行ったパスの位相誤差信号ａ２
１−２がキャリア周波数誤差信号ａ１０として出力され
る。The inverting circuit 62 receives the OR bit signal a36.
And outputs an inverted logical sum bit signal a39 which is inverted.
The bit shift circuit 63 detects the most significant bit of the phase error signal a21-1, and outputs the bit signal a40. The logical product circuit 64 performs a logical product operation of the inverted logical sum bit signal a39 and the bit signal a40 to obtain a logical product bit signal a4.
1 is output. The delay circuit 65 outputs the logical product bit signal a4.
The carrier frequency error signal a10 that latches the phase error signal a21-2 according to 1 and becomes the output of the selection combining circuit 17
Is output. With this configuration, when the value of the phase error signal a21-1 of the path for which the fixed value correction is not performed is + π / 8 or more,
Phase error signal a2 of the path corrected by a fixed value −π / 8
1-2 is output as the carrier frequency error signal a10.
【００３３】反転回路６６は、論理積ビット信号ａ４１
を反転させた反転論理積ビット信号ａ４２を出力する。
遅延回路６７は、反転論理積ビット信号ａ４２に応じて
位相誤差信号ａ２１−３をラッチし、選択合成回路１７
の出力となるキャリア周波数誤差信号ａ１０を出力す
る。この構成により、固定値補正をしないパスの位相誤
差信号ａ２１−１の値が−π／８以下のとき、固定値＋
π／８の補正を行ったパスの位相誤差信号ａ２１−３が
キャリア周波数誤差信号ａ１０として出力される。The inverting circuit 66 outputs the logical product bit signal a41.
And outputs an inverted logical product bit signal a42.
The delay circuit 67 latches the phase error signal a21-3 according to the inverted logical product bit signal a42, and the selection combining circuit 17
Of the carrier frequency error signal a10. With this configuration, when the value of the phase error signal a21-1 of the path for which the fixed value correction is not performed is −π / 8 or less, the fixed value +
The phase error signal a21-3 of the path corrected by π / 8 is output as the carrier frequency error signal a10.
【００３４】図５は、本発明のディジタル復調回路のシ
ミュレーションによる符号誤り率特性を示す。シミュレ
ーションでは、変調方式にπ／４シフトＤＱＰＳＫを用
い、検波方式に同期検波を用いている。ＡＷＧＮ環境下
でＥb／Ｎ0＝８dB、シンボルレートは192ｋHz、積分に
は32シンボルを用いており、パスの数が５のときの結果
である。これにより、キャリア周波数補正をしない復調
回路では、キャリア周波数誤差が増加するにつれて符号
誤り率が大きく劣化していることがわかる。また、従来
構成のキャリア周波数補正を用いた復調回路では、改善
は見られるもののキャリア周波数誤差が大きいときに影
響を受けて特性が劣化している。FIG. 5 shows a code error rate characteristic by simulation of the digital demodulation circuit of the present invention. In the simulation, π / 4 shift DQPSK is used as the modulation method, and synchronous detection is used as the detection method. Under the AWGN environment, E b / N 0 = 8 dB, the symbol rate is 192 kHz, 32 symbols are used for integration, and the result is when the number of paths is 5. From this, it is understood that in the demodulation circuit without carrier frequency correction, the code error rate deteriorates significantly as the carrier frequency error increases. Further, in the demodulation circuit using the carrier frequency correction of the conventional configuration, although the improvement can be seen, the characteristics are deteriorated due to the influence when the carrier frequency error is large.
【００３５】これに対して、請求項１に示すディジタル
復調回路（図１）では、キャリア周波数誤差が大きいと
きにもその影響を抑えて符号誤り率特性が改善される。
また、請求項２に示すディジタル復調回路（図２）で
は、請求項１の構成よりさらに符号誤り率特性が改善さ
れる。これは、クローズドループ部で検出誤差を徐々に
減少させているためである。On the other hand, in the digital demodulation circuit according to the first aspect (FIG. 1), even when the carrier frequency error is large, the influence thereof is suppressed and the code error rate characteristic is improved.
Further, in the digital demodulation circuit (FIG. 2) described in claim 2, the code error rate characteristic is further improved as compared with the configuration of claim 1. This is because the detection error is gradually reduced in the closed loop section.
【００３６】[0036]
【発明の効果】以上説明したように、請求項１に記載の
ディジタル復調回路は、位相信号を用いる簡単な回路構
成でありながら、キャリア周波数誤差が大きい場合でも
高速かつ高精度にキャリア周波数誤差の補正を行うこと
ができる。したがって、同期検波に適用しても符号誤り
率を改善することができる。As described above, the digital demodulation circuit according to the first aspect of the present invention has a simple circuit configuration using a phase signal, but at the same time, even if the carrier frequency error is large, the carrier frequency error can be detected at high speed and with high accuracy. Corrections can be made. Therefore, the code error rate can be improved even when applied to synchronous detection.
【００３７】請求項２に記載のディジタル復調回路は、
請求項１の発明によるキャリア周波数誤差補正ととも
に、クローズドループによって補正精度を高めることが
できるので、さらに高精度にキャリア周波数誤差の補正
を行うことができる。A digital demodulation circuit according to a second aspect is
Since the correction accuracy can be improved by the closed loop together with the carrier frequency error correction according to the invention of claim 1, the carrier frequency error can be corrected with higher accuracy.
【図１】請求項１に記載の本発明ディジタル復調回路の
実施形態を示すブロック図。FIG. 1 is a block diagram showing an embodiment of a digital demodulation circuit of the present invention according to claim 1.
【図２】請求項２に記載の本発明ディジタル復調回路の
実施形態を示すブロック図。FIG. 2 is a block diagram showing an embodiment of the digital demodulation circuit of the present invention according to claim 2;
【図３】本発明のディジタル復調回路における選択合成
回路１７の構成例を示すブロック図。FIG. 3 is a block diagram showing a configuration example of a selective combining circuit 17 in the digital demodulation circuit of the present invention.
【図４】本発明の構成による特性の改善理由を説明する
図。FIG. 4 is a diagram illustrating a reason for improving characteristics by the configuration of the present invention.
【図５】符号誤り率特性のシミュレーション結果を示す
図。FIG. 5 is a diagram showing a simulation result of code error rate characteristics.
【図６】従来のディジタル復調回路の構成例を示すブロ
ック図。FIG. 6 is a block diagram showing a configuration example of a conventional digital demodulation circuit.
【図７】遅延検波後のキャリア周波数誤差による位相回
転を説明する図。FIG. 7 is a diagram illustrating phase rotation due to a carrier frequency error after differential detection.
【図８】従来構成で生じる問題点の理由を説明する図。FIG. 8 is a diagram illustrating the reason for a problem that occurs in the conventional configuration.
１１ シンボル判定回路 １２，１６，２１，３７，４３，４５ 減算回路 １３，２４ 加算回路 １４ 固定値出力回路 １５ 補正回路 １７ 選択合成回路 ２２ 乗算回路 ２３ 利得出力回路 ２５ 初期値設定回路 ２６，３６，４２ 遅延回路 ３１ 直交検波回路 ３２ 局部発振回路 ３３ 位相検出回路 ３４ クロック再生回路 ３５ ラッチ ３８ 位相誤差検出回路 ３９，４１ 積分回路 ４０ 除算回路 ４４ キャリア再生回路 ４６ 符号判定回路 11 Symbol judgment circuit 12, 16, 21, 37, 43, 45 Subtraction circuit 13,24 Adder circuit 14 Fixed value output circuit 15 Correction circuit 17 Selective synthesis circuit 22 Multiplier circuit 23 Gain output circuit 25 Initial value setting circuit 26, 36, 42 delay circuit 31 Quadrature detection circuit 32 local oscillator 33 Phase detection circuit 34 Clock recovery circuit 35 Latch 38 Phase error detection circuit 39,41 Integrator circuit 40 division circuit 44 Carrier regeneration circuit 46 code determination circuit
Claims (2)
と、 前記遅延検波手段の出力信号の位相回転量を求める位相
誤差検出手段と、 前記位相誤差検出手段の出力信号から前記受信信号のキ
ャリア周波数誤差を検出する周波数誤差検出手段と、 前記周波数誤差検出手段で検出されたキャリア周波数誤
差に応じた周波数の信号を出力する可変周波数発振手段
と、 前記受信信号を遅延させる遅延手段と、 前記可変周波数発振手段の出力信号を用いて前記遅延手
段で遅延させた前記受信信号を周波数変換するキャリア
周波数誤差補正手段とを備えたディジタル復調回路にお
いて、 前記周波数誤差検出手段は、 前記位相誤差検出手段の出力信号にそれぞれ異なる固定
値を加算する複数の加算手段と、 前記複数の加算手段の出力をそれぞれモジュロ演算する
複数の補正手段と、 前記複数の補正手段の出力をそれぞれ平滑化する複数の
平滑化手段と、 前記複数の平滑化手段の出力からそれぞれ対応する加算
手段で加算された固定値をそれぞれ減算する複数の減算
手段と、 前記複数の減算手段の出力を選択または合成して出力す
る選択合成手段とを備えたことを特徴とするディジタル
復調回路。1. A differential detection means for differentially detecting a received signal, a phase error detection means for obtaining a phase rotation amount of an output signal of the delayed detection means, and a carrier frequency of the received signal from the output signal of the phase error detection means. A frequency error detecting means for detecting an error, a variable frequency oscillating means for outputting a signal having a frequency corresponding to a carrier frequency error detected by the frequency error detecting means, a delay means for delaying the received signal, the variable frequency In a digital demodulation circuit including a carrier frequency error correction means for frequency-converting the received signal delayed by the delay means using an output signal of an oscillating means, the frequency error detecting means outputs the output of the phase error detecting means. A plurality of addition means for adding different fixed values to the signal and modulo outputs of the outputs of the plurality of addition means, respectively. A plurality of correction means, a plurality of smoothing means for smoothing the outputs of the plurality of correction means, and a fixed value added by the corresponding addition means from the outputs of the plurality of smoothing means, respectively. A digital demodulation circuit comprising a plurality of subtracting means and a selecting / combining means for selecting or combining outputs of the plurality of subtracting means and outputting the selected output.
ア周波数誤差補正手段と、 前記第１のキャリア周波数誤差補正手段の出力信号を遅
延検波する遅延検波手段と、 前記遅延検波手段の出力信号の位相回転量を求める位相
誤差検出手段と、 前記位相誤差検出手段の出力信号から前記受信信号のキ
ャリア周波数誤差を検出する周波数誤差検出手段と、 前記位相誤差検出手段の出力信号に所定の利得を乗算す
る乗算手段と、 前記乗算手段の出力信号を平滑化するループフィルタ手
段と、 前記ループフィルタ手段を前記周波数誤差検出手段の出
力信号で初期設定する初期値設定手段と、 前記ループフィルタ手段の出力信号に応じた周波数の信
号を前記第１のキャリア周波数誤差補正手段に与える可
変周波数発振手段と、 前記受信信号を遅延させる遅延手段と、 前記可変周波数発振手段の出力信号を用いて前記遅延手
段で遅延させた前記受信信号を周波数変換する第２のキ
ャリア周波数誤差補正手段とを備えたディジタル復調回
路において、 前記周波数誤差検出手段は、 前記位相誤差検出手段の出力信号にそれぞれ異なる固定
値を加算する複数の加算手段と、 前記複数の加算手段の出力をそれぞれモジュロ演算する
複数の補正手段と、 前記複数の補正手段の出力をそれぞれ平滑化する複数の
平滑化手段と、 前記複数の平滑化手段の出力からそれぞれ対応する加算
手段で加算された固定値をそれぞれ減算する複数の減算
手段と、 前記複数の減算手段の出力を選択または合成して出力す
る選択合成手段とを備えたことを特徴とするディジタル
復調回路。2. A first carrier frequency error correction means for frequency-converting a received signal, a delay detection means for delay detection of an output signal of the first carrier frequency error correction means, and an output signal of the delay detection means. Phase error detecting means for obtaining the amount of phase rotation, frequency error detecting means for detecting a carrier frequency error of the received signal from the output signal of the phase error detecting means, and output signal of the phase error detecting means is multiplied by a predetermined gain. Multiplication means, loop filter means for smoothing the output signal of the multiplication means, initial value setting means for initially setting the loop filter means with the output signal of the frequency error detection means, and output signal of the loop filter means Variable frequency oscillating means for providing the first carrier frequency error correcting means with a signal having a frequency corresponding to And a second carrier frequency error correction means for frequency-converting the received signal delayed by the delay means by using the output signal of the variable frequency oscillating means. The detection means includes a plurality of addition means for adding different fixed values to the output signals of the phase error detection means, a plurality of correction means for performing modulo operations on the outputs of the plurality of addition means, and a plurality of the correction means. A plurality of smoothing means for respectively smoothing the outputs, a plurality of subtracting means for respectively subtracting the fixed values added by the corresponding adding means from the outputs of the plurality of smoothing means, and an output of the plurality of subtracting means A digital demodulation circuit, which comprises:
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