JP3494022B2 - 半導体加速度センサの製造方法 - Google Patents

半導体加速度センサの製造方法

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JP3494022B2 JP20737098A JP20737098A JP3494022B2 JP 3494022 B2 JP3494022 B2 JP 3494022B2 JP 20737098 A JP20737098 A JP 20737098A JP 20737098 A JP20737098 A JP 20737098A JP 3494022 B2 JP3494022 B2 JP 3494022B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自動車、航空機、
家電製品等に用いられる半導体加速度センサの製造方法
に関するものであり、特にｘ軸、ｙ軸、ｚ軸に感度を有
する３軸加速度センサに関する。
【０００２】
【従来の技術】一般に加速度センサとしては、片持ち梁
方式と両持ち梁方式とが提案されている。検出方法とし
ては、機械的な歪みを電気抵抗の変化として検出する方
法と、静電容量の変化による検出方法とがある。例え
ば、特開平6-109755号公報には機械的な歪みを電気抵抗
の変化として検出する両持ち梁方式の加速度センサが開
示され、このような加速度センサの製造方法が特願平8-
100782号に提案されている。
【０００３】図１１は、従来例に係る半導体加速度セン
サの製造工程を示す概略断面図であり、図１２は、従来
例に係る半導体加速度センサの上面から見た状態を示す
概略平面図である。先ず、ｎ型の単結晶シリコン基板１
上に熱酸化等によりシリコン酸化膜２を形成し、所定形
状にパタ−ニングされたレジストマスク（図示せず）を
用いてシリコン酸化膜２のエッチングを行うことにより
開口部２ａを形成し、プラズマアッシング等によりレジ
ストマスクを除去する。このとき、開口部２ａは単結晶
シリコン基板１の略四角状の中央部１ａを外囲した箇所
に形成されている。
【０００４】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとしてボロン（B）等のｐ型不純物を
デポジション及び熱拡散またはイオン注入及びアニ−ル
処理を行うことによりｐ＋型埋込犠牲層３ａを形成し
（図１１（ａ））、シリコン酸化膜２をエッチングによ
り除去する。
【０００５】次に、単結晶シリコン基板１のｐ＋型埋込
犠牲層３ａを形成した面側にｎ型のエピタキシャル層４
を形成し、図１２に示すように、エピタキシャル層４
に、後述する梁部１４ｂを挟んで略対向し、かつ、中央
部１４ａの近傍が欠落した矩形状に、レジストマスク
（図示せず）を用いてボロン（B）等のｐ型不純物をデ
ポジション及び熱拡散またはイオン注入及びアニ−ル処
理を行うことによりｐ＋型埋込犠牲層３ａに到達するｐ
＋型不純物層（図示せず）を形成し、レジストマスクを
除去する（図１１（ｂ））。ここで、エピタキシャル層
４は、後に撓み部１４となるため、加速度印加時に撓む
厚さに形成されている。
【０００６】次に、エピタキシャル層４の撓み部１４に
対応する箇所に、ボロン（B）等のｐ型不純物を拡散し
てピエゾ抵抗５を形成し（図１１（ｃ））、ピエゾ抵抗
５と電気的に接続されるようにエピタキシャル層４内に
ボロン（B）等のｐ型不純物を拡散して拡散配線６を形
成する（図１１（ｄ））。
【０００７】次に、単結晶シリコン基板１の二主表面上
及びエピタキシャル層４のピエゾ抵抗５形成面上にＣＶ
Ｄ法等によりシリコン窒化膜等の保護膜９を形成し、所
定形状にパタ−ニングされたレジストマスク（図示せ
ず）を用いて単結晶シリコン基板１の二主表面に形成さ
れた保護膜９のエッチングを行うことにより、後述する
重り部１５の外周縁に対応する箇所に開口部１０を形成
し、レジストマスクを除去する（図１１（ｅ））。
【０００８】次に、開口部１０が形成された保護膜９を
マスクとして単結晶シリコン基板１を、水酸化カリウム
（KOH）溶液等のアルカリ系のエッチャントを用いて異
方性エッチングを行うことにより、ｐ＋型埋込犠牲層３
ａに到達する切り込み部１１を形成する（図１１
（ｆ））。
【０００９】次に、拡散配線６上の所望の箇所の保護膜
９をエッチングにより除去し、拡散配線６と電気的に接
続されるように、スパッタリング及びエッチング等によ
りメタル配線１７を形成する（図１１（ｇ））。
【００１０】次に、フッ酸等を含んだ酸性溶液から成る
エッチャントを切り込み部１１に導入し、ｐ＋型埋込犠
牲層３ａ及びｐ＋型不純物層を等方性エッチングにより
除去して、両端がエピタキシャル層４のフレーム１３に
支持されて、重り部１５のネック部１５ａが接続された
撓み部１４を形成する。そして、撓み部１４の撓みが集
中するように撓み部１４を部分的に分断するスリット２
１をRIE(Reactive Ion Etching)等により形成し、梁
部１４ｂが撓み部１４に形成されることになる（図１１
（ｈ））。
【００１１】この半導体加速度センサは、重り部１５に
加速度が印加されると、重り部１５が加速度の印加方向
と反対方向に変位して撓み部１４が撓み、その撓み部１
４の一面に形成されたピエゾ抵抗５が撓んで、ピエゾ抵
抗５の抵抗値が変化する。この抵抗値の変化を電気信号
に変換して加速度を検出する。
【００１２】
【発明が解決しようとする課題】ところが、上述のよう
な半導体加速度センサの製造工程においては、ｐ＋型埋
込犠牲層３ａのエッチングの際に、奥行き約1mm、ギャ
ップ5〜10μmというアスペクト比が200以上の閉空間を
撓み部１４の長手方向にエッチングするので、エッチャ
ントの対流が起こりにくく、エッチングが進行しなくな
るという問題があった。
【００１３】また、閉空間に滞留したエッチャントは、
硝酸自己触媒作用による組成変動から選択性の劣化を招
き、半導体加速度センサの感度を大きく左右する撓み部
１４までがエッチングされ、所望の特性が得られないと
いう問題があった。
【００１４】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、精度良く撓み部を形
成することのできる半導体加速度センサの製造方法を提
供することにある。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板の一面側所定位置に犠牲層を形成する工程
と、前記半導体基板の前記犠牲層を形成した面側にエピ
タキシャル層を形成する工程と、該エピタキシャル層に
前記犠牲層に達する高濃度不純物層を形成する工程と、
該エピタキシャル層の撓み部に対応する箇所に、歪みを
電気信号に変換して加速度を検出する加速度検出部を形
成する工程と、前記半導体基板の重り部の外周縁に対応
する箇所を、前記半導体基板の前記エピタキシャル層形
成面とは異なる面側から異方性エッチングして犠牲層に
達する切り込み部を形成する工程と、前記犠牲層をエッ
チング除去して切り込み溝を形成する工程と、前記エピ
タキシャル層の所望の箇所をエッチング除去して前記重
り部を懸架支持する撓み部と該撓み部を支持するフレー
ムとを形成する工程とを有する半導体加速度センサの製
造方法において、前記エピタキシャル層に前記犠牲層に
達する高濃度不純物層を形成する工程と、該高濃度不純
物層をエッチング除去して前記犠牲層に達するエッチャ
ント導入口を形成する工程とを有し、該エッチャント導
入口からエッチャントを導入することにより前記犠牲層
をエッチング除去して前記切り込み溝を形成するように
なし、前記高濃度不純物層を撓み部に隣接した箇所に形
成して、この撓み部下部の犠牲層のエッチング除去を同
撓み部の両側から行うようにしたことを特徴とするもの
である。
【００１６】請求項２記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、前記エピタキシャル層の前記撓み部に該当す
る箇所に、撓みにより抵抗値が変化するピエゾ抵抗を形
成し、前記ピエゾ抵抗の抵抗値の変化を電気信号に変換
することにより加速度を検出するようにしたことを特徴
とするものである。
【００１７】請求項３記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、略対向配置された電極を形成し、加速度印加
時の前記撓み部および／または重り部の撓みを、前記電
極により静電容量の変化としてとらえて加速度を検出す
るようにしたことを特徴とするものである。
【００１８】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、不純物拡散により高濃度
不純物層を形成したことを特徴とするものである。
【００１９】請求項５記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、不純物拡散により高濃度
不純物層を形成し、陽極化成法により前記高濃度不純物
層を多孔質化して多孔質シリコン層を形成したことを特
徴とするものである。
【００２０】
【００２１】 請求項６記載の発明は、請求項１乃至請
求項５のいずれかに記載の半導体加速度センサの製造方
法において、前記高濃度不純物層及び前記犠牲層を、連
続してエッチング除去するようにしたことを特徴とする
ものである。
【００２２】
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。
【００２４】＝実施の形態１＝ 図１は、本発明の一実施の形態に係る半導体加速度セン
サの製造工程を示す概略断面図であり、図２は、図１
（ｂ）〜（ｈ）の製造工程の一部破断した状態を示す概
略斜視図である。本実施の形態に係る半導体加速度セン
サは、厚さ400〜600μｍのｎ型の半導体基板である単結
晶シリコン基板１上に熱酸化等によりシリコン酸化膜２
を形成し、所定形状にパターニングされたレジストマス
ク（図示せず）を用いてシリコン酸化膜２のエッチング
を行うことにより開口部２ａを形成し、プラズマアッシ
ング等によりレジストマスクを除去する。このとき、開
口部２ａは単結晶シリコン基板１の略四角状の中央部１
ａを外囲した箇所に形成されている。なお、中央部１ａ
の形状は、特に限定されず、例えば円形，楕円形，矩形
（長方形，正方形）であって良い。
【００２５】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとしてボロン（B）等のｐ型不純物の
デポジション及び熱拡散またはイオン注入及びアニール
処理を行うことにより犠牲層（または高濃度不純物層）
であるｐ＋型埋込犠牲層３ａを形成し（図１（ａ））、
シリコン酸化膜２をエッチングにより除去する。ここ
で、ｐ＋型埋込犠牲層３ａの不純物濃度としては、1019
cm-3以上であることが望ましい。
【００２６】なお、本実施の形態においては、シリコン
酸化膜２をマスクとしてｐ＋型埋込犠牲層３ａを形成す
るようにしたが、シリコン窒化膜をマスクとして用いて
も良い。
【００２７】また、本実施形態においては、ｐ＋型埋込
犠牲層３ａを単結晶シリコン基板１に形成するようにし
たが、リン（P）等のｎ型不純物をデポジション及び熱
拡散またはイオン注入及びアニール処理を行うことによ
りｎ＋型埋込犠牲層を形成するようにしても良い。
【００２８】また、ｐ＋型埋込犠牲層３ａは、中央部１
ａの外縁の全体から延びてその部分を完全に包囲するよ
うになっていても、あるいは外縁の一部分から延びても
良い。全体から延びる場合は、ｐ＋型埋込犠牲層３ａは
環状形態であって良く、例えば中央部１ａが円形であ
り、ｐ＋型埋込犠牲層３ａがそれと同心の円により形成
される同心円と中央部１１ａとの間の環状部分であった
り、中央部１ａが内側正方形であり、ｐ＋型埋込犠牲層
３ａがそれと同心かつ向きが同じ外側正方形により形成
され、内側正方形と外側正方形との間の環状部分であっ
て良い。また、ｐ＋型埋込犠牲層３ａは、円形の中央部
１ａと外側正方形との間の部分またはその逆の組み合わ
せにより形成される部分であっても良く、更に、正方形
の代わりに長方形を、円形の変わりに楕円形を用いても
良い。
【００２９】また、ｐ＋型埋込犠牲層３ａが、中央部１
ａの外縁の一部分から延びる場合、ｐ＋型埋込犠牲層３
ａは、中央部１ａの周囲で等しい角度（例えば９０゜）
の間隔で離れた実質的に長尺の層であって良く、９０゜
の場合、ｐ＋型埋込犠牲層３ａは中央部１ａにおいて相
互に対向する４本のビーム形態（即ち、中央部１ａで十
字に交差する形態）となる。換言すれば、ｐ＋型埋込犠
牲層３ａは中央部１ａから放射状に延びて良く、その数
は限定されない。
【００３０】次に、単結晶シリコン基板１のｐ＋型埋込
犠牲層３ａを形成した面側に、加速度印加時に撓む後述
する撓み部１４に相当する厚さでｎ型のエピタキシャル
層４を形成し、所定形状にパターニングされたフォトレ
ジスト（図示せず）をマスクとしてエピタキシャル層４
の後述する撓み部１４に対応する箇所に、ボロン（B）
等のｐ型不純物のデポジション及び熱拡散またはイオン
注入及びアニール処理を行うことによりピエゾ抵抗５を
形成し（図１（ｂ））、同様にしてｐ型不純物のデポジ
ション及び熱拡散またはイオン注入及びアニール処理を
行うことによりピエゾ抵抗５に電気的に接続されるよう
に拡散配線６を形成し、フォトレジストを除去する（図
１（ｃ），図２（ａ））。
【００３１】次に、所定形状にパターニングされたレジ
ストマスク（図示せず）を用いてエピタキシャル層４の
後述する梁部１４ｂに隣接する箇所に、ボロン（B）等
のｐ型不純物のデポジション及び熱拡散またはイオン注
入及びアニール処理を行うことによりｐ＋型埋込犠牲層
３ａに達するｐ＋型不純物層７を形成し、レジストマス
クを除去する（図１（ｄ），図２（ｂ））。
【００３２】なお、本実施の形態においては、ｐ＋型不
純物層７を梁部１４ｂに隣接する箇所に形成するように
したが、これに限定される必要はなく、エピタキシャル
層４の後述する撓み部１４及びフレーム１３を除いた箇
所に形成するようにしても良い。また、本実施の形態に
おいては、ピエゾ抵抗５及び拡散配線６を形成した後に
ｐ＋型不純物層７を形成するようにしたが、ｐ＋型不純
物層７を形成した後にピエゾ抵抗５及び拡散配線６を形
成するようにしても良い。
【００３３】次に、単結晶シリコン基板１及びエピタキ
シャル層４上にシリコン酸化膜８を形成し、シリコン酸
化膜８上にシリコン窒化膜等の保護膜９を形成する。そ
して、所定形状にパタ−ニングされたレジストマスク
（図示せず）を用いて単結晶シリコン基板１上に形成さ
れたシリコン酸化膜８／保護膜９のエッチングを行うこ
とにより、後述する重り部１５の外周縁に対応する箇所
に開口部１０を形成し、レジストマスクを除去する（図
１（ｅ））。
【００３４】次に、開口部１０が形成されたシリコン酸
化膜８／保護膜９をマスクとしてKOH溶液等のアルカリ
系のエッチャントを用いて単結晶シリコン基板１の異方
性エッチングを行うことにより、ｐ＋型埋込犠牲層３ａ
に達する切り込み部１１を形成する（図１（ｆ））。
【００３５】次に、ｐ＋型不純物層７上のシリコン酸化
膜８／保護膜９をエッチングにより除去して開口部（図
示せず）を形成し、該開口部からフッ硝酸系のエッチャ
ントを導入してｐ＋型不純物層７をエッチング除去して
エッチャント導入口１２を形成し、エッチャント導入口
１２からフッ酸等を含んだ酸性溶液から成るエッチャン
ト（50％フッ酸水溶液：69％硝酸水溶液：酢酸＝1：1〜
3：8の体積基準）を導入してｐ＋型埋込犠牲層３ａをエ
ッチング除去して切り込み溝３を形成して、中央部１４
ａ及び梁部１４ｂを有し、梁部１４ｂは後述するフレー
ム１３の内周側面の少なくとも一部分と中央部１４ａと
の間で延在し、梁部１４ｂと中央部１４ａとが一体につ
ながっている撓み部１４と、中央部１４ａにネック部１
５ａを介して懸架支持された重り部１５と、フレーム１
３の下面側を支持し、重り部１５の外周縁を切り込み部
１１を介して包囲する支持部材１６とを形成する（図１
（ｇ），図２（ｃ））。
【００３６】次に、拡散配線６上の所望の箇所のシリコ
ン酸化膜８／保護膜９をエッチングにより除去してコン
タクトホール（図示せず）を形成し、コンタクトホール
を埋め込み、拡散配線６を介してピエゾ抵抗５と電気的
に接続されるようにアルミニウム（Al）等のメタル配線
１７を形成し、単結晶シリコン基板１上のシリコン酸化
膜８／保護膜９をエッチングにより除去する（図２
（ｄ））。
【００３７】最後に、エピタキシャル層４の内、撓み部
１４及びフレーム１３と成る箇所を除いた箇所及びその
下部の単結晶シリコン基板１の一部を反応性イオンエッ
チング（RIE：Reactive Ion Etching）により除去し
て、上面側及び下面側を有する枠状のフレーム１３を形
成する（図１（ｈ），図２（ｅ））。ここで、梁部１４
ｂとフレーム１３及び梁部１４ｂと梁部１４ｂとの境界
は、応力の集中を避けるため曲線（アール）状に加工さ
れていることが望ましい。
【００３８】従って、本実施の形態においては、エピタ
キシャル層４の梁部１４ｂに隣接する箇所にエッチャン
ト導入口１２を形成し、エッチャント導入口１２からエ
ッチャントを導入してｐ＋型埋込犠牲層３ａをエッチン
グ除去するようにしたので、エッチャントの滞留現象が
なくなって対流が速やかに行え、その結果、局所的閉空
間での硝酸の自己触媒的分解反応による液組成変動の影
響を受けることがなく、ｐ＋型埋込犠牲層３ａとエピタ
キシャル層４の選択性を劣化させずに精度良く撓み部１
４を形成することができる。
【００３９】また、ｐ＋型不純物層７がｐ＋型埋込犠牲
層３ａと同様に高濃度な不純物層であるので、ｐ＋型不
純物層７及びｐ＋型埋込犠牲層３ａのエッチング除去を
連続して行うことができ、工程を短縮することができ
る。
【００４０】また、従来は梁部１４ｂの長手方向にエッ
チングしなければならなかったが、本実施の形態におい
ては、梁部１４ｂの長手方向に垂直な方向からエッチン
グできるので、エッチング距離を短縮することができ
る。
【００４１】なお、本実施の形態においては、単結晶シ
リコン基板１及びエピタキシャル層４の導電型としてｎ
型を用い、ｐ＋型埋込犠牲層３ａ，ピエゾ抵抗５，拡散
配線６及びｐ＋型不純物層７形成のための不純物拡散の
導電型としてｐ型を用いたが、これに限定されるもので
はなく、逆の導電型を用いても良い。
【００４２】＝実施の形態２＝ 図３は、本発明の他の実施の形態に係る半導体加速度セ
ンサの一部破断した状態を示す概略斜視図であり、図４
は、本実施の形態に係る半導体加速度センサの上面から
見た状態を示す概略平面図であり、図５は、本実施の形
態に係る半導体加速度センサの図４のＡ−Ａ’での製造
工程を示す概略断面図であり、図６は、本実施の形態に
係る半導体加速度センサの図４のＢ−Ｂ’での製造工程
を示す概略断面図であり、図７は、本実施の形態に係る
半導体加速度センサの図４のＣ−Ｃ’での製造工程を示
す概略断面図である。
【００４３】先ず、半導体基板である単結晶シリコン基
板１の一主表面上に熱酸化等によりシリコン酸化膜２を
形成し、シリコン酸化膜２のエッチングを行うことによ
り、単結晶シリコン基板１の略四角状の中央部１ａの外
縁から外側方向に延在し、等しい角度（９０゜）の間隔
で離れた実質的に長尺の開口部２ａを形成する。なお、
開口部２ａを中央部１ａを外囲する箇所に形成するよう
にしても良い。
【００４４】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとして、ボロン（B）等のｐ型不純物
をデポジション及び熱拡散またはイオン注入及びアニー
ル処理を行うことによりｐ＋型埋込犠牲層３ａを形成し
（図５（ａ），図６（ａ），図７（ａ））、シリコン酸
化膜２をエッチング除去する。
【００４５】なお、本実施の形態においては、ｐ＋型埋
込犠牲層３ａを単結晶シリコン基板１に形成するように
したが、リン（P）等のｎ型不純物をデポジション及び
熱拡散またはイオン注入及びアニール処理を行うことに
よりｎ＋型埋込犠牲層を形成するようにしても良い。
【００４６】また、ｐ＋型埋込犠牲層３ａは、中央部１
ａの外縁の全体から延びてその部分を完全に包囲するよ
うになっていても、あるいは外縁の一部分から延びても
良い。全体から延びる場合は、ｐ＋型埋込犠牲層３ａは
環状形態であって良く、例えば中央部１ａが円形であ
り、ｐ＋型埋込犠牲層３ａがそれと同心の円により形成
される同心円と中央部１ａとの間の環状部分であった
り、中央部１ａが内側正方形であり、ｐ＋型埋込犠牲層
３ａがそれと同心かつ向きが同じ外側正方形により形成
され、内側正方形と外側正方形との間の環状部分であっ
て良い。また、ｐ＋型埋込犠牲層３ａは、円形の中央部
１ａと外側正方形との間の部分またはその逆の組み合わ
せにより形成される部分であっても良く、更に、正方形
の代わりに長方形を、円形の変わりに楕円形を用いても
良い。
【００４７】また、ｐ＋型埋込犠牲層３ａが、中央部１
ａの外縁の一部分から延びる場合、ｐ＋型埋込犠牲層３
ａは、中央部１ａの周囲で等しい角度（例えば９０゜）
の間隔で離れた実質的に長尺の層であって良く、９０゜
の場合、ｐ＋型埋込犠牲層３ａは中央部１ａにおいて相
互に対向する４本のビーム形態（即ち、中央部で十字に
交差する形態）となる。換言すれば、ｐ＋型埋込犠牲層
３ａは中央部１ａから放射状に延びて良く、その数は限
定されない。
【００４８】次に、単結晶シリコン基板１の一主表面上
に、加速度印加時に撓む撓み部１４に相当する厚さでｎ
型のエピタキシャル層４を形成し、所定形状にパターニ
ングされたレジストマスク（図示せず）を用いてエピタ
キシャル層４から成る梁部１４ｂに隣接する箇所に、ボ
ロン（B）等のｐ型不純物のデポジション及び熱拡散ま
たはイオン注入及びアニール処理を行うことによりｐ＋
型埋込犠牲層３ａに達するｐ＋型不純物層７を形成し、
レジストマスクを除去する。
【００４９】なお、本実施の形態においては、ｐ＋型不
純物層７を梁部１４ｂに隣接する箇所に形成するように
したが、これに限定される必要はなく、エピタキシャル
層４の内、撓み部１４及びフレーム１３となる箇所を除
いた箇所に形成するようにしても良い。また、本実施の
形態においては、ｐ＋型不純物層７を形成するようにし
たが、ｎ＋型不純物層を形成するようにしても良い。
【００５０】次に、両面に減圧CVD法，パイロジェニッ
ク酸化等によりシリコン酸化膜８を形成し、減圧CVD法
等によりシリコン酸化膜８上にシリコン窒化膜等の保護
膜９を形成し、単結晶シリコン基板１の二主表面の、重
り部１５の外周縁に対応する箇所のシリコン酸化膜８／
保護膜９をエッチング除去することにより、開口部１０
を形成する（図５（ｂ），図６（ｂ），図７（ｂ））。
【００５１】なお、本実施の形態においては、シリコン
酸化膜８／保護膜９を形成するようにしたが、これに限
定されるものではなく、シリコン酸化膜８または保護膜
９のみ形成しても良い。但し、シリコン酸化膜８／保護
膜９を形成することにより、各膜の内部応力を圧縮，引
っ張り（または逆）として梁部２ｂの反りを低減するこ
とが可能となる。
【００５２】次に、開口部１０が形成されたシリコン酸
化膜８／保護膜９をマスクとして、水酸化カリウム（KO
H）溶液等のアルカリ系のエッチャントを用いてｐ＋型
埋込犠牲層３ａに到達するまで単結晶シリコン基板１の
異方性エッチングを行うことにより切り込み部１１を形
成する（図５（ｃ），図６（ｃ））。
【００５３】次に、単結晶シリコン基板１の一主表面側
の保護膜９上にメタル配線１７，上部ストッパ接合電極
１８，可動電極１９及び電極パッド２０を金（Au）やAl
等で形成する（図５（ｄ），図６（ｄ），図７
（ｃ））。この時、下地層との密着性を高めるためクロ
ム（Cr）膜等を介してメタル配線１７，上部ストッパ接
合電極１８，可動電極１９及び電極パッド２０を形成し
ても良い。また、メタル配線１７，上部ストッパ接合電
極１８，可動電極１９及び電極パッド２０のパターニン
グ方法として、蒸着またはスパッタリング等を行うこと
によりメタル層を形成し、フォトリソグラフィ技術及び
エッチング技術を用いて所定形状にパターニングする方
法や、予めメタル配線１７，上部ストッパ接合電極１
８，可動電極１９及び電極パッド２０形成個所以外にレ
ジスト等を形成した後、蒸着またはスパッタリング等を
行うことによりメタル層を形成し、レジスト等を除去す
る方法、所謂リフトオフ法等がある。
【００５４】次に、単結晶シリコン基板１の二主表面の
シリコン酸化膜８／保護膜９をエッチングにより除去
し、重り部１５に対応する箇所に凹部２２ａを有する下
部ストッパ２２を陽極接合等により接合し、ｐ＋型不純
物層７上のシリコン酸化膜８／保護膜９をエッチングに
より除去して開口部（図示せず）を形成し、該開口部か
らフッ硝酸系のエッチャントを導入してｐ＋型不純物層
７をエッチング除去してエッチャント導入口１２を形成
し（図５（ｅ），図６（ｅ），図７（ｄ））、エッチャ
ント導入口１２からフッ酸等を含んだ酸性溶液から成る
エッチャント（50％フッ酸水溶液：69％硝酸水溶液：酢
酸＝1：1〜3：8の体積基準）を導入してｐ＋型埋込犠牲
層３ａをエッチング除去して切り込み溝３を形成する
（図５（ｆ），図６（ｆ））。そして、撓み部１４の梁
部１４ｂに撓みが集中するようにシリコン酸化膜８／保
護膜９及びエピタキシャル層４の所望の箇所をエッチン
グ除去してスリット２１を形成し、中央部１４ａ及び梁
部１４ｂを有し、梁部１４ｂはフレーム１３の内周側面
の少なくとも一部分と中央部１４ａとの間で延在し、梁
部１４ｂと中央部１４ａとが一体につながっている撓み
部１４と、中央部１４ａにネック部１５ａを介して懸架
支持された重り部１５と、フレーム１３の下面側を支持
し、重り部１５の外周縁を切り込み部１１を介して包囲
する支持部材１６とを形成する。
【００５５】最後に、重り部１５に対応する箇所に凹部
２３ａを有し、可動電極１９に対向するように形成され
た固定電極２４を有する上部ストッパ２３を上部ストッ
パ接合電極１８に陽極接合等により接合する。ここで、
上部ストッパ２３には、固定電極２４及び電極パッド２
０とコンタクトをとるためのコンタクトホール２５が形
成されている。（図５（ｇ），図６（ｇ），図７
（ｅ））。
【００５６】なお、本実施の形態において、スリット２
１をエッチャント導入口１２及び切り込み溝６形成の際
に同時に形成するようにすれば工程数を減らすことがで
きる。
【００５７】また、下部ストッパ２２をエッチャント導
入口１２形成前に単結晶シリコン基板１の二主表面に接
合したが、これに限定されるものではなく、切り込み部
１１を形成した後は、いずれの工程で下部ストッパ２２
を接合しても良い。
【００５８】また、エピタキシャル層４の内、フレーム
１３及び撓み部１４を除いた箇所をエッチング除去して
エッチャント導入口１２を形成する場合、例えば図８に
示すように、可動電極１９は、重り部１５の上面側（エ
ピタキシャル層４形成面側）に形成されることになる。
また、実施の形態２において、梁部１４ｂに隣接する箇
所と、フレーム１３の内周側面の内、梁部１４ｂ形成箇
所を除いた箇所にスリット２１を形成したが、実施の形
態１においても、図９に示すように、梁部１４ｂに隣接
する箇所と、フレーム１３の内周側面の内、梁部１４ｂ
形成箇所を除いた箇所にスリット２１を形成するように
しても良く、これにより重り部１５の体積を増して、感
度を向上させることができる。
【００５９】従って、本実施の形態においては、エピタ
キシャル層４の梁部１４ｂに隣接する箇所にエッチャン
ト導入口１２を形成し、エッチャント導入口１２からエ
ッチャントを導入してｐ＋型埋込犠牲層３ａをエッチン
グ除去するようにしたので、エッチャントの滞留現象が
なくなって対流が速やかに行え、その結果、局所的閉空
間での硝酸の自己触媒的分解反応による液組成変動の影
響を受けることがなく、ｐ＋型埋込犠牲層３ａとエピタ
キシャル層４の選択性を劣化させずに精度良く撓み部１
４を形成することができる。
【００６０】また、ｐ＋型不純物層７がｐ＋型埋込犠牲
層３ａと同様に高濃度な不純物層であるので、ｐ＋型不
純物層７及びｐ＋型埋込犠牲層３ａのエッチング除去を
連続して行うことができ、工程を短縮することができ
る。
【００６１】また、従来は梁部１４ｂの長手方向にエッ
チングしなければならなかったが、本実施の形態におい
ては、梁部１４ｂの長手方向に垂直な方向からエッチン
グできるので、エッチング距離を短縮することができ
る。
【００６２】また、本実施の形態においては、対向する
電極（可動電極１９及び固定電極２４）間の静電容量の
変化を電気信号に変換して加速度を検出するようにした
ので、ピエゾ抵抗５や拡散配線６やコンタクトホール形
成の為のプロセスが不要となり、プロセスの簡略化を図
ることができる。
【００６３】また、ピエゾ抵抗５では、感度が温度によ
り変化するが、本実施の形態においては、感度が温度に
より変化せず、感度温度特性が良好となるとともに、感
度設定が電極間ギャップで調整が可能となる。
【００６４】なお、本実施の形態においては、単結晶シ
リコン基板１及びエピタキシャル層４の導電型としてｎ
型を用いたが、これに限定されるものではなく、逆の導
電型を用いても良い。
【００６５】また、上述の全ての実施の形態において
は、重り部１５を４本の梁部２ｂにより支持するように
したが、これに限定されるものではなく、例えば、８本
梁、１２本梁、１６本梁等、何本の梁部２ｂにより重り
部１５を支持するようにしても良い。
【００６６】また、上述の全ての実施の形態において、
犠牲層としてｐ＋型埋込犠牲層３ａの場合について説明
したが、これに限定されるものではなく、犠牲層として
多孔質シリコン層を形成するようにすれば、単結晶シリ
コン基板１やエピタキシャル層４と比較して約150倍以
上の選択性が得られ、精度良く撓み部１４を形成するこ
とができる。
【００６７】ここで、多孔質シリコン層の形成方法とし
ては、例えば図１０に示すように、電解槽２６内に、電
極２７ａ，２７ｂが対向して配置され、電極２７ａ，２
７ｂは、外部直流電源（図示せず）に接続されている。
そして、電解槽２６内にはフッ酸（HF）溶液等の強酸を
含んだ電解溶液２８が満たされ、電極２７ａ，２７ｂ間
には基板固定治具２９により、一主表面に所定形状にパ
ターニングされたシリコン酸化膜２が形成された単結晶
シリコン基板１が配置されている。そして、電極２７
ａ，２７ｂに電圧を印加して電極２７ａを陰極、電極２
７ｂを陽極にすることで、電解溶液２８においてフッ素
イオンが発生し、フッ素イオンがｐ＋型埋込犠牲層３ａ
を溶解して多孔質シリコン層が形成される。また、単結
晶シリコン基板１を直接、陽極化成法を用いて多孔質化
するようにしても良い。
【００６８】また、上述の全ての実施の形態において
は、エッチャント導入口１２からのみエッチャントを導
入する場合について説明したが、これに限定されるもの
ではなく、切り込み部１１とエッチャント導入口１２の
両方からエッチャントを導入するようにしても良い。
【００６９】また、上述の全ての実施の形態において、
メタル配線を、重り部１５の重心を通り、センサに垂直
な中心線に対して回転対称に配置するようにすれば、４
本の梁部２ｂ上に均等にメタル配線が形成されることに
なり、熱歪みが均等に加わり、オフセットの生じにくい
構造とすることができる。
【００７０】
【発明の効果】請求項１記載の発明は、半導体基板の一
面側所定位置に犠牲層を形成する工程と、半導体基板の
犠牲層を形成した面側にエピタキシャル層を形成する工
程と、エピタキシャル層に犠牲層に達する高濃度不純物
層を形成する工程と、エピタキシャル層の撓み部に対応
する箇所に、歪みを電気信号に変換して加速度を検出す
る加速度検出部を形成する工程と、半導体基板の重り部
の外周縁に対応する箇所を、半導体基板のエピタキシャ
ル層形成面とは異なる面側から異方性エッチングして犠
牲層に達する切り込み部を形成する工程と、犠牲層をエ
ッチング除去して切り込み溝を形成する工程と、エピタ
キシャル層の所望の箇所をエッチング除去して重り部を
懸架支持する撓み部と撓み部を支持するフレームとを形
成する工程とを有する半導体加速度センサの製造方法に
おいて、エピタキシャル層に犠牲層に達する高濃度不純
物層を形成する工程と、高濃度不純物層をエッチング除
去して犠牲層に達するエッチャント導入口を形成する工
程とを有し、エッチャント導入口からエッチャントを導
入することにより犠牲層をエッチング除去して前記切り
込み溝を形成するようにしたので、切り込み溝でもエッ
チャントの対流が可能となり、閉空間でのエッチャント
の組成変動を受けず、選択性を維持でき、精度良く撓み
部を形成することのできる半導体加速度センサの製造方
法を提供することができた。更に、高濃度不純物層を、
撓み部に隣接した箇所に形成するようにしたので、撓み
部下部の犠牲層のエッチング除去を撓み部の両側から行
うことができ、エッチング時間を短縮することができ
る。
【００７１】請求項２記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、加速度検出部と
して、エピタキシャル層の撓み部に該当する箇所に、撓
みにより抵抗値が変化するピエゾ抵抗を形成し、ピエゾ
抵抗の抵抗値の変化を電気信号に変換することにより加
速度を検出するようにしたので、請求項１記載の発明と
同様の効果が得られる。
【００７２】請求項３記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、加速度検出部と
して、略対向配置された電極を形成し、加速度印加時の
撓み部および／または重り部の撓みを、電極により静電
容量の変化としてとらえて加速度を検出するようにした
ので、請求項１記載の発明の効果に加えて、感度温度特
性が良好となるとともに、ピエゾ抵抗を形成する場合に
比べ、プロセスを簡略化することができ、また、感度設
定が電極間ギャップにより容易に調整ができる。
【００７３】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、犠牲層として不純物拡散により高濃度不純物
層を形成したので、請求項１乃至請求項３のいずれかに
記載の発明と同様の効果が得られる。
【００７４】請求項５記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、犠牲層として不純物拡散により高濃度不純物
層を形成し、陽極化成法により高濃度不純物層を多孔質
化して多孔質シリコン層を形成したので、請求項１乃至
請求項３のいずれかに記載の発明の効果に加えて、さら
に精度良く撓み部を形成することができる。
【００７５】
【００７６】 請求項６記載の発明は、請求項１乃至請
求項５のいずれかに記載の半導体加速度センサの製造方
法において、高濃度不純物層及び犠牲層を連続してエッ
チング除去するようにしたので、請求項１乃至請求項５
のいずれかに記載の発明の効果に加えて、製造工程の短
縮を図ることができる。
【００７７】
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体加速度セン
サの製造工程を示す概略断面図である。
【図２】図１（ｂ）〜（ｈ）の製造工程の一部破断した
状態を示す概略斜視図である。
【図３】本発明の他の実施の形態に係る半導体加速度セ
ンサの一部破断した状態を示す概略斜視図である。
【図４】本実施の形態に係る半導体加速度センサの上面
から見た状態を示す概略平面図である。
【図５】本実施の形態に係る半導体加速度センサの図４
のＡ−Ａ’での製造工程を示す概略断面図である。
【図６】本実施の形態に係る半導体加速度センサの図４
のＢ−Ｂ’での製造工程を示す概略断面図である。
【図７】本実施の形態に係る半導体加速度センサの図４
のＣ−Ｃ’での製造工程を示す概略断面図である。
【図８】本発明の他の実施の形態に係る半導体加速度セ
ンサの一部破断した状態を示す概略斜視図である。
【図９】本発明の他の実施形態に係る半導体加速度セン
サの一部破断した状態を示す概略斜視図である。
【図１０】本発明の他の実施の形態に係る多孔質シリコ
ン層の形成装置を示す概略断面図である。
【図１１】従来例に係る半導体加速度センサの製造工程
を示す概略断面図である。
【図１２】従来例に係る半導体加速度センサの上面から
見た状態を示す概略平面図である。
【符号の説明】
１ 単結晶シリコン基板 １ａ 中央部 ２ シリコン酸化膜 ２ａ 開口部 ３ 切り込み溝 ３ａ ｐ＋型埋込犠牲層 ４ エピタキシャル層 ５ ピエゾ抵抗 ６ 拡散配線 ７ ｐ＋型不純物層 ８ シリコン酸化膜 ９ 保護膜 １０ 開口部 １１ 切り込み部 １２ エッチャント導入口 １３ フレーム １４ 撓み部 １４ａ 中央部 １４ｂ 梁部 １５ 重り部 １５ａ ネック部 １６ 支持部材 １７ メタル配線 １８ 上部ストッパ接合電極 １９ 可動電極 ２０ 電極パッド ２１ スリット ２２ 下部ストッパ ２２ａ 凹部 ２３ 上部ストッパ ２３ａ 凹部 ２４ 固定電極 ２５ コンタクトホール ２６ 電解槽 ２７ａ，２７ｂ 電極 ２８ 電解溶液 ２９ 基板固定治具
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 拓郎 大阪府門真市大字門真1048番地松下電工 株式会社内 (56)参考文献 特開 平８−236784（ＪＰ，Ａ) 特開 平５−26754（ＪＰ，Ａ) 特開 平５−102495（ＪＰ，Ａ) 特開 平３−110478（ＪＰ，Ａ) 特開 平２−81477（ＪＰ，Ａ) 特開 平３−255369（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/84 G01L 5/16 G01P 15/125

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一面側所定位置に犠牲層を
    形成する工程と、前記半導体基板の前記犠牲層を形成し
    た面側にエピタキシャル層を形成する工程と、該エピタ
    キシャル層に前記犠牲層に達する高濃度不純物層を形成
    する工程と、該エピタキシャル層の撓み部に対応する箇
    所に、歪みを電気信号に変換して加速度を検出する加速
    度検出部を形成する工程と、前記半導体基板の重り部の
    外周縁に対応する箇所を、前記半導体基板の前記エピタ
    キシャル層形成面とは異なる面側から異方性エッチング
    して前記犠牲層に達する切り込み部を形成する工程と、
    前記犠牲層をエッチング除去して切り込み溝を形成する
    工程と、前記エピタキシャル層の所望の箇所をエッチン
    グ除去して前記重り部を懸架支持する撓み部と該撓み部
    を支持するフレームとを形成する工程とを有する半導体
    加速度センサの製造方法において、前記エピタキシャル
    層に前記犠牲層に達する高濃度不純物層を形成する工程
    と、該高濃度不純物層をエッチング除去して前記犠牲層
    に達するエッチャント導入口を形成する工程とを有し、
    該エッチャント導入口からエッチャントを導入すること
    により前記犠牲層をエッチング除去して前記切り込み溝
    を形成するようになし、前記高濃度不純物層を撓み部に
    隣接した箇所に形成して、この撓み部下部の犠牲層のエ
    ッチング除去を同撓み部の両側から行うようにしたこと
    を特徴とする半導体加速度センサの製造方法。
  2. 【請求項２】 前記加速度検出部として、前記エピタキ
    シャル層の前記撓み部に該当する箇所に、撓みにより抵
    抗値が変化するピエゾ抵抗を形成し、前記ピエゾ抵抗の
    抵抗値の変化を電気信号に変換することにより加速度を
    検出するようにしたことを特徴とする請求項１記載の半
    導体加速度センサの製造方法。
  3. 【請求項３】 前記加速度検出部として、略対向配置さ
    れた電極を形成し、加速度印加時の前記撓み部および／
    または重り部の撓みを、前記電極により静電容量の変化
    としてとらえて加速度を検出するようにしたことを特徴
    とする請求項１記載の半導体加速度センサの製造方法。
  4. 【請求項４】 前記犠牲層として、不純物拡散により高
    濃度不純物層を形成したことを特徴とする請求項１乃至
    請求項３のいずれかに記載の半導体加速度センサの製造
    方法。
  5. 【請求項５】 前記犠牲層として、不純物拡散により高
    濃度不純物層を形成し、陽極化成法により前記高濃度不
    純物層を多孔質化して多孔質シリコン層を形成したこと
    を特徴とする請求項１乃至請求項３のいずれかに記載の
    半導体加速度センサの製造方法。
  6. 【請求項６】 前記高濃度不純物層及び前記犠牲層を、
    連続してエッチング除去するようにしたことを特徴とす
    る請求項１乃至請求項５のいずれかに記載の半導体加速
    度センサの製造方法。
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