JP3490648B2 - Transconductor and filter circuit using the same - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、線形領域で動作さ
せる電界効果トランジスタを有するトランスコンダクタ
及びこれを用いたフィルタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transconductor having a field effect transistor operated in a linear region and a filter circuit using the transconductor.

【０００２】[0002]

【従来の技術】電圧信号を電流信号に変換する回路、す
なわちトランスコンダクタは、種々の用途に広く利用さ
れており、例えばフィルタ回路の構成要素として使用さ
れている。例えば、トランスコンダクタを組み合わせて
インダクタをシミュレートでき、これとキャパシタを組
み合わせて種々のアナログフィルタを構成できる。2. Description of the Related Art A circuit for converting a voltage signal into a current signal, that is, a transconductor is widely used for various purposes, and is used as a constituent element of, for example, a filter circuit. For example, a transconductor can be combined to simulate an inductor, and this can be combined with a capacitor to form various analog filters.

【０００３】トランスコンダクタを用いたフィルタ回路
の歪みを低減するためには、トランスコンダクタが線形
動作する入力電圧の範囲を広くすることが要求される。
この線形入力電圧範囲を広げる古典的な手法として、ト
ランスコンダクタを構成する差動トランジスタ対のソー
ス間にディジェネレーション抵抗と呼ばれる抵抗を挿入
する方法が知られている。In order to reduce the distortion of the filter circuit using the transconductor, it is required to widen the range of the input voltage in which the transconductor linearly operates.
As a classical method of expanding this linear input voltage range, a method of inserting a resistor called a degeneration resistor between the sources of a differential transistor pair forming a transconductor is known.

【０００４】しかし、この差動トランジスタ対を用いる
トランスコンダクタでは、差動トランジスタ対のソース
に所定の電流を供給するための電流源が必要である。こ
の電流源は、一般にトランジスタで実現することができ
るが、所望の特性を得るためには、電流源を構成するト
ランジスタのドレイン・ソース間に０．２Ｖ〜０．５Ｖ
程度の電圧を印加する必要がある。これはトランスコン
ダクタが扱うことのできる信号電圧振幅が０．２Ｖ〜
０．５Ｖ程度減少することを意味するので、回路の低電
源電圧化を考えると、低歪化に不利である。However, the transconductor using this differential transistor pair requires a current source for supplying a predetermined current to the sources of the differential transistor pair. This current source can be generally realized by a transistor, but in order to obtain a desired characteristic, 0.2V to 0.5V is applied between the drain and source of the transistor forming the current source.
It is necessary to apply a certain voltage. This is because the signal voltage amplitude that can be handled by the transconductor is 0.2V ~
This means a reduction of about 0.5V, which is disadvantageous in reducing distortion when considering lowering the power supply voltage of the circuit.

【０００５】そこで、このような差動トランジスタ対を
用いずに線形入力電圧範囲を拡大できるトランスコンダ
クタとして、Ｊ．Ｐｅｎｎｏｃｋ氏らにより、線形領域
で動作させる電界効果トランジスタを用いたトランスコ
ンダクタが提案された（“CMOS Triode Transconductor
Continuous Time Filters”，IEEE CICC Proceedings,
pp.378-381,1986、以下、文献［１］）。このトランス
コンダクタでは、電界効果トランジスタのドレイン・ソ
ース間の電圧を低くするとトランジスタに流れる電流が
ゲート電圧に比例することを利用して、このトランジス
タのゲートに入力信号を印加し、入力信号電圧に比例し
た電流に変換するようにしている。Therefore, as a transconductor capable of expanding the linear input voltage range without using such a differential transistor pair, J. Pennock et al. Proposed a transconductor using a field-effect transistor that operates in a linear region (“CMOS Triode Transconductor”).
Continuous Time Filters ”, IEEE CICC Proceedings,
pp.378-381, 1986, hereinafter, reference [1]). This transconductor applies the input signal to the gate of this transistor by using the fact that the current flowing in the transistor is proportional to the gate voltage when the voltage between the drain and source of the field effect transistor is lowered, and it is proportional to the input signal voltage. I am trying to convert it to the current.

【０００６】図１３に、このアイデアを用いたトランス
コンダクタの具体例を示す。図１３において、電界効果
トランジスタＭ１０１が線形領域で動作するように設定
されたトランジスタである。このトランジスタＭ１０１
を線形領域で動作させるためには、そのドレイン・ソー
ス間電圧を例えば０．２Ｖと低い電圧にしなければなら
ない。このため、図１３ではゲートに所定のバイアス電
圧Ｖｂが印加され、ソースがトランジスタＭ１０１のド
レインに接続されたトランジスタＭ１０２が設けられて
いる。FIG. 13 shows a specific example of a transconductor using this idea. In FIG. 13, the field effect transistor M101 is a transistor set to operate in a linear region. This transistor M101
In order to operate the device in the linear region, its drain-source voltage must be as low as 0.2V. Therefore, in FIG. 13, a transistor M102 is provided in which a predetermined bias voltage Vb is applied to the gate and the source is connected to the drain of the transistor M101.

【０００７】但し、これだけではトランジスタＭ１０１
に流れる電流の変動に応じてトランジスタＭ１０２のソ
ース電圧が変動し、トランジスタＭ１０１のドレイン・
ソース間電圧が変動してしまう。トランジスタＭ１０１
のドレイン・ソース間電圧が変動すると、ゲート電圧か
らドレイン電流への変換係数、つまりトランスコンダク
タンスも変動する。そこで、トランジスタＭ１０１のド
レイン・ソース間電圧が変動しないようにするために、
図１３では電流源Ｉ１０１によりトランジスタＭ１０２
に流れる電流を一定に保ち、トランジスタＭ１０１の電
流変動分がトランジスタＭ１０３に流れるように帰還を
施している。However, with this alone, the transistor M101
The source voltage of the transistor M102 fluctuates according to the fluctuation of the current flowing through the
The source-to-source voltage fluctuates. Transistor M101
When the voltage between the drain and the source changes, the conversion coefficient from the gate voltage to the drain current, that is, the transconductance also changes. Therefore, in order to prevent the drain-source voltage of the transistor M101 from changing,
In FIG. 13, a current source I101 causes a transistor M102.
The current flowing in the transistor M101 is kept constant, and feedback is performed so that the current variation of the transistor M101 flows in the transistor M103.

【０００８】この帰還動作を簡単に説明する。トランジ
スタＭ１０１のゲート電圧が大きくなると、そのドレイ
ン電流も大きくなる。これにより、もしトランジスタＭ
１０２のソース電圧が下がったとすると、トランジスタ
Ｍ１０２のゲート・ソース間電圧が大きくなるため、ト
ランジスタＭ１０２は電流源Ｉ１０１より供給される電
流以上に電流を流そうとし、その結果、トランジスタＭ
１０２のドレイン電圧が下がる。すると、トランジスタ
Ｍ１０３のゲート・ソース間電圧が大きくなるため、ト
ランジスタＭ１０３からトランジスタＭ１０２のソース
に供給される電流が大きくなり、トランジスタＭ１０２
のソース電圧を上げるように帰還がかかる。この帰還ル
ープにより、トランジスタＭ１０２のソース電圧の変動
を無視できる程度に低減させ、もってトランジスタＭ１
０１のドレイン・ソース間電圧の変動を抑圧している。This feedback operation will be briefly described. As the gate voltage of the transistor M101 increases, its drain current also increases. As a result, if the transistor M
If the source voltage of the transistor 102 decreases, the gate-source voltage of the transistor M102 increases, so that the transistor M102 tries to flow more current than the current supplied from the current source I101.
The drain voltage of 102 drops. Then, the gate-source voltage of the transistor M103 increases, so that the current supplied from the transistor M103 to the source of the transistor M102 increases and the transistor M102 increases.
Feedback is applied to increase the source voltage of. This feedback loop reduces the fluctuation of the source voltage of the transistor M102 to a negligible level, and thus the transistor M1.
The fluctuation of the drain-source voltage of 01 is suppressed.

【０００９】また、図１３のトランスコンダクタでは、
トランジスタＭ１０１に流れる入力信号に応じた電流の
変化分はトランジスタＭ１０３に流れるので、トランジ
スタＭ３に並列に接続したトランジスタＭ１０４を用い
てトランジスタＭ１０１の電流の変化分を取り出してい
る。Further, in the transconductor of FIG.
Since the amount of change in the current according to the input signal flowing in the transistor M101 flows in the transistor M103, the amount of change in the current of the transistor M101 is extracted using the transistor M104 connected in parallel with the transistor M3.

【００１０】フィルタ回路等への応用では、トランスコ
ンダクタの出力抵抗を大きくすることが要求される。ト
ランスコンダクタの出力抵抗は、フィルタ回路ではロス
となり、フィルタ回路の最も重要な性能の一つであるＱ
を下げる要因となるからである。図１３の例では、トラ
ンスコンダクタの出力抵抗はトランジスタＭ１０４の出
力抵抗そのものであるため、その値が不十分な場合があ
る。In application to a filter circuit or the like, it is required to increase the output resistance of the transconductor. The output resistance of the transconductor becomes a loss in the filter circuit, and Q is one of the most important performances of the filter circuit.
This is a factor that lowers In the example of FIG. 13, since the output resistance of the transconductor is the output resistance of the transistor M104 itself, the value may be insufficient.

【００１１】このような要求に対し、レギュレーティッ
ドカスコード構成を用いて大きな出力抵抗を得るトラン
スコンダクタがＱ．Ｈｕａｎｇ氏やＣ．Ｙｏｏ氏等によ
り、“A MOSFET Only Continuous Time Bandpass Filte
r ”，IEEE Jouranl of Solid-State Circuits,Vol.32,
No.2,pp.147-158 Feb,1997（以下、文献［２］）や、
“A ±1.5V，4MHz CMOS Contenuous-Time Filter with
a Single-Integrator Based Tuning”，IEEE Journal o
f Solid-State Circuits,Vol.33,No.1,pp.18-27Jan,199
8（以下、文献［３］）で提案されている。In response to such a requirement, a transconductor which obtains a large output resistance by using a regulated cascode structure is described in Q. Huang and C.I. “A MOSFET Only Continuous Time Bandpass Filte
r ”, IEEE Jouranl of Solid-State Circuits, Vol.32,
No.2, pp.147-158 Feb, 1997 (hereinafter referred to as reference [2]),
"A ± 1.5V, 4MHz CMOS Contenuous-Time Filter with
a Single-Integrator Based Tuning ”, IEEE Journal o
f Solid-State Circuits, Vol.33, No.1, pp.18-27Jan, 199
8 (hereinafter referred to as reference [3]).

【００１２】これらの文献［２］、［３］に記載された
レギュレーティッドカスコード構成のトランスコンダク
タでは、それぞれ図１４、図１５に示すようにトランジ
スタＭ２０１，Ｍ３０１のドレイン電圧を０．２Ｖ程度
と低い値に保って、トランジスタＭ２０１，Ｍ３０１を
線形領域で動作させるため、増幅回路２００，３００を
用いて負帰還をかけている。増幅回路２００，３００に
よってトランジスタＭ２０１，Ｍ３０１のドレインから
トランジスタＭ２０２，Ｍ３０２に負帰還をかけるため
には、トランジスタＭ２０１，Ｍ３０１のドレイン電圧
を入力とする増幅回路２００，３００の出力部に、トラ
ンジスタＭ２０１，Ｍ３０１と異なる導電型のトランジ
スタＭ２０３，Ｍ３０３を用いる必要がある。図１４、
図１５の例では、トランジスタＭ２０１，Ｍ３０１はｎ
タイプであり、トランジスタＭ２０３，Ｍ３０３はｐタ
イプとなっている。In the transconductor having the regulated cascode structure described in these documents [2] and [3], the drain voltages of the transistors M201 and M301 are as low as about 0.2 V as shown in FIGS. 14 and 15, respectively. In order to maintain the value and operate the transistors M201 and M301 in the linear region, negative feedback is applied using the amplifier circuits 200 and 300. In order to apply negative feedback to the transistors M202, M302 from the drains of the transistors M201, M301 by the amplifier circuits 200, 300, the output voltage of the amplifier circuits 200, 300 to which the drain voltages of the transistors M201, M301 are input is connected to the transistor M201, It is necessary to use transistors M203 and M303 having a conductivity type different from that of M301. 14,
In the example of FIG. 15, the transistors M201 and M301 are n
The transistors M203 and M303 are p-type.

【００１３】ここで、文献［２］に基づいて増幅回路２
００を図１４のように構成したトランスコンダクタで
は、増幅回路２００が正常に動作するためには、 ｜Ｖｇｓ_M3｜＞Ｖｇｓ_M2｜Ｖｄｓ（sat)_M3｜ （１） を満足する必要がある。Ｖｇｓ_M2，Ｖｇｓ_M3はトランジ
スタＭ２０２，Ｍ２０３のゲート・ソース間電圧、Ｖｄ
ｓ（sat)_M3はトランジスタＭ２０３が飽和領域で動作す
るのに必要な最低のドレイン・ソース間電圧である。Here, based on the document [2], the amplifier circuit 2
In the transconductor in which 00 is configured as shown in FIG. 14, it is necessary to satisfy | Vgs _M3 |> Vgs _M2 | Vds (sat) _M3 | (1) in order for the amplifier circuit 200 to operate normally. Vgs _M2 and Vgs _M3 are the gate-source voltage of the transistors M202 and M203, Vd
s (sat) _M3 is the lowest drain-source voltage required for the transistor M203 to operate in the saturation region.

【００１４】このような簡単な構成の増幅回路２００で
は、異なる導電型のトランジスタのゲート・ソース間電
圧Ｖｇｓ（Ｖｇｓ_M2とＶｇｓ_M3）が設計パラメータとし
て入ってくるが、製造ばらつきによりトランジスタの閾
値電圧がばらつくと、閾値電圧に依存するＶｇｓもばら
つくために式（１）の条件を満足しなくなり、正常に動
作しなくなるという問題が生じる。In the amplifier circuit 200 having such a simple structure, the gate-source voltages Vgs (Vgs _M2 and Vgs _M3 ) of transistors of different conductivity types are input as design parameters, but due to manufacturing variations, the threshold voltage of the transistor is changed. If V fluctuates, Vgs depending on the threshold voltage also fluctuates, so that the condition of the formula (1) is not satisfied, which causes a problem that it does not operate normally.

【００１５】一方、文献［３］に基づいて増幅回路３０
０を図１５のように構成したトランスコンダクタにおい
ても、増幅回路３００が正常に動作するためには、 Ｖｄｓ_M1＋｜Ｖｇｓ_M3｜＞Ｖｇｓ_M4＋Ｖｇｓ（sat)_M8 （２） なる条件を満足する必要がある。Ｖｇｓ_M1，Ｖｇｓ_M3は
トランジスタＭ３０１，Ｍ３０３のゲート・ソース間電
圧、Ｖｄｓ（sat)_M3はトランジスタＭ３０３が飽和領域
で動作するのに必要な最低のドレイン・ソース間電圧で
ある。On the other hand, the amplifier circuit 30 is based on the document [3].
Even in the transconductor configured as shown in FIG. 15, the condition that Vds _M1 + | Vgs _M3 |> Vgs _M4 + Vgs (sat) _M8 (2) must be satisfied for the amplifier circuit 300 to operate normally. There is. Vgs _M1 and Vgs _M3 are the gate-source voltages of the transistors M301 and M303, and Vds (sat) _M3 is the minimum drain-source voltage required for the transistor M303 to operate in the saturation region.

【００１６】この図１５の例でも、図１４に示した例と
同様、導電型の異なるトランジスタのゲート・ソース間
電圧Ｖｇｓ（Ｖｇｓ_M1，Ｖｇｓ_M4と、Ｖｇｓ_M3）が設計
パラメータとして入ってくるため、製造ばらつきにより
トランジスタの閾値電圧がばらつくと、式（２）の条件
を満足しなくなり、正常に動作しなくなるという問題が
ある。従って、正常な動作を保証するために、例えば文
献［２］の図１０に示されているような、より素子数の
多い複雑な増幅回路が必要であった。Also in the example of FIG. 15, the gate-source voltages Vgs (Vgs _M1 , Vgs _M4 , and Vgs _M3 ) of transistors having different conductivity types are input as design parameters, as in the example shown in FIG. However, if the threshold voltage of the transistor varies due to manufacturing variations, the condition of the equation (2) is not satisfied, which causes a problem that the transistor does not operate normally. Therefore, in order to guarantee the normal operation, for example, a complicated amplifier circuit having a larger number of elements as shown in FIG. 10 of the document [2] is required.

【００１７】[0017]

【発明が解決しようとする課題】上述したように、従来
の線形領域で動作させる電界効果トランジスタを用いて
出力抵抗を大きくした従来のトランスコンダクタでは、
線形領域で動作させるトランジスタのドレイン・ソース
電圧の変動を十分に小さくするための帰還に用いる増幅
回路が製造ばらつきにより正常に動作できなくなるとい
う問題点があり、また、製造ばらつきの影響を受けにく
い増幅回路は、素子数の多い複雑な構成となってしまう
という問題点があった。As described above, in the conventional transconductor in which the output resistance is increased by using the conventional field effect transistor operating in the linear region,
There is a problem that the amplifier circuit used for feedback to sufficiently reduce the fluctuations of the drain-source voltage of the transistor operating in the linear region cannot operate normally due to manufacturing variations, and the amplification that is not easily affected by manufacturing variations The circuit has a problem that it has a complicated structure with many elements.

【００１８】本発明は、上記従来技術の問題点を解消す
べくなされたもので、製造ばらつきの影響を受けにく
く、しかも素子数の少ない簡単な帰還用の増幅回路を用
いて出力抵抗を大きくとることができるトランスコンダ
クタ及びこれを用いたフィルタ回路を提供することを目
的とする。The present invention has been made in order to solve the above-mentioned problems of the prior art. The output resistance is increased by using a simple feedback amplifying circuit which is not easily affected by manufacturing variations and has a small number of elements. It is an object of the present invention to provide a transconductor that can be used and a filter circuit using the transconductor.

【００１９】[0019]

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係るトランスコンダクタは、ゲートが入力
端子に接続された電界効果型の第１のトランジスタと、
ソースまたはエミッタが第１のトランジスタのドレイン
に接続され、ドレインまたはコレクタが出力端子に接続
された第２のトランジスタと、第１のトランジスタのド
レインと第２のトランジスタのソースまたはエミッタと
の接続点に接続された電流入力端および第２のトランジ
スタのゲートまたはベースに接続された電圧出力端を有
し、電流入力端の入力電流が所定の値となるように第２
のトランジスタのゲート電圧またはベース電圧を制御す
る制御回路とを備えることを特徴とする。In order to solve the above problems, a transconductor according to the present invention comprises a field effect type first transistor having a gate connected to an input terminal,
At the connection point between the second transistor whose source or emitter is connected to the drain of the first transistor and whose drain or collector is connected to the output terminal, and the drain of the first transistor and the source or emitter of the second transistor A current input terminal connected to the second transistor and a voltage output terminal connected to the gate or the base of the second transistor;
And a control circuit for controlling the gate voltage or base voltage of the transistor.

【００２０】すなわち、電流入力・電圧出力の制御回路
を用いて、電圧−電流変換のための線形領域で動作させ
る第１のトランジスタのドレインから、カスコードトラ
ンジスタである第２のトランジスタに帰還を施すことに
より、出力抵抗を大きくするとともに、異なる導電型の
トランジスタのゲート・ソース間電圧やベース・エミッ
タ間電圧が設計パラメータとして入らないようしたもの
である。That is, using a current input / voltage output control circuit, feedback is provided from the drain of the first transistor operated in the linear region for voltage-current conversion to the second transistor which is a cascode transistor. Thus, the output resistance is increased and the gate-source voltage and the base-emitter voltage of transistors of different conductivity types are not included as design parameters.

【００２１】制御回路は、基本的には例えば第２のトラ
ンジスタと同一導電型の第３のトランジスタを入力部に
有し、第３のトランジスタのソースまたはエミッタを電
流入力端として構成される。The control circuit basically has, for example, a third transistor of the same conductivity type as that of the second transistor in the input section, and the source or the emitter of the third transistor is used as a current input terminal.

【００２２】このトランスコンダクタは、いわゆるレギ
ュレーティッドカスコード構成であって、制御回路を用
いて第１のトランジスタのドレインと第２のトランジス
タのソースとの接続点のノードから帰還を施しているた
め、出力抵抗を大きくとることが可能である。従って、
特にフィルタ回路を構成する場合、トランスコンダクタ
の出力抵抗によるロスが小さく、特性の良好なフィルタ
回路を実現する上で好都合である。This transconductor has a so-called regulated cascode structure, and the control circuit is used to perform feedback from the node at the connection point between the drain of the first transistor and the source of the second transistor. It is possible to take a large resistance. Therefore,
In particular, when a filter circuit is configured, the loss due to the output resistance of the transconductor is small, which is convenient for realizing a filter circuit with excellent characteristics.

【００２３】また、制御回路を電圧入力ではなく電流入
力とすることにより、入力電流を第３のトランジスタの
ゲートではなく、ソースで受けることができるため、異
なる導電型のトランジスタのゲート・ソース間電圧、ま
たはベース・エミッタ間電圧が設計パラメータとして入
らないようにでき、トランジスタの閾値のばらつきなど
の製造ばらつきの影響を受けにくいトランスコンダクタ
を実現できる。Since the input current can be received not by the gate of the third transistor but by the source by setting the control circuit to the current input instead of the voltage input, the gate-source voltage of the transistors of different conductivity types can be received. Alternatively, it is possible to prevent the base-emitter voltage from entering as a design parameter, and it is possible to realize a transconductor that is not easily affected by manufacturing variations such as variations in transistor thresholds.

【００２４】さらに、本発明のトランスコンダクタを用
いてフィルタ回路を構成することにより、製造ばらつき
の影響を受けにくく、また少ない素子数でフィルタ回路
を実現でき、集積化した場合、必要なチップ面積を小さ
くしてコストを引き下げることができる。Furthermore, by constructing a filter circuit using the transconductor of the present invention, it is less susceptible to manufacturing variations, and a filter circuit can be realized with a small number of elements. The cost can be reduced by making it smaller.

【００２５】制御回路は、さらに具体的にはゲートまた
はベースとドレインまたはコレクタが結合され、ソース
またはエミッタを電流入力端とする第３のトランジスタ
と、この第３のトランジスタとゲートまたはベースが互
いに結合され、ドレインまたはコレクタを電圧出力端と
する第４のトランジスタと、第３、第４のトランジスタ
のドレインまたはコレクタにそれぞれ電流を供給する第
１、第２の電流源と、各々の一端が第３、第４のトラン
ジスタのソースまたはエミッタに接続され、各々の他端
が第１のトランジスタのソースに接続された第１、第２
の抵抗とにより構成される。More specifically, in the control circuit, a gate or a base and a drain or a collector are coupled to each other, and a third transistor having a source or an emitter as a current input terminal is coupled to the third transistor and the gate or the base is coupled to each other. A fourth transistor having a drain or collector as a voltage output terminal, first and second current sources for supplying current to the drains or collectors of the third and fourth transistors, respectively, and one end of each of the third transistor is a third terminal. , A first or second transistor connected to the source or emitter of the fourth transistor, and the other end of which is connected to the source of the first transistor.
And resistance.

【００２６】また、第１、第２の抵抗を各々のドレイン
が第３、第４のトランジスタのソースまたはエミッタに
接続され、各々のソースが第１のトランジスタのソース
に共通に接続され、各々のゲートが第３のトランジスタ
のドレインまたはコレクタに共通に接続された電界効果
型の第５、第６のトランジスタに置き換えることもでき
る。The drains of the first and second resistors are connected to the sources or emitters of the third and fourth transistors, and the sources of the first and second resistors are commonly connected to the source of the first transistor. It is also possible to replace with field effect type fifth and sixth transistors whose gates are commonly connected to the drain or collector of the third transistor.

【００２７】他の態様によると、制御回路はゲートまた
はベースに所定のバイアス電圧が印加され、ソースまた
はエミッタを電流入力端とする第３のトランジスタと、
ゲートまたはベースに所定のバイアス電圧が印加され、
ドレインまたはコレクタを電圧出力端とする第４のトラ
ンジスタと、第３のトランジスタのドレイン電流または
コレクタ電流を入力電流とし、出力電流を第４のトラン
ジスタのドレインまたはコレクタに供給するカレントミ
ラー回路と、第３、第４のトランジスタのソースまたは
エミッタに電流をそれぞれ供給する第１、第２の電流源
とにより構成される。According to another aspect, the control circuit includes a third transistor having a gate or a base to which a predetermined bias voltage is applied and a source or an emitter being a current input terminal.
A predetermined bias voltage is applied to the gate or base,
A fourth transistor having a drain or collector as a voltage output terminal; a current mirror circuit which receives the drain current or collector current of the third transistor as an input current and supplies an output current to the drain or collector of the fourth transistor; It is composed of first and second current sources for supplying currents to the sources and emitters of the third and fourth transistors, respectively.

【００２８】第１、第２の電流源は、例えば第５、第６
のトランジスタにより構成される。第５、第６のトラン
ジスタの各々のゲートには、第３、第４のトランジスタ
のゲートまたはベースに印加されたバイアス電圧と別の
または同じバイアス電圧が印加され、各々のドレインは
第３、第４のトランジスタのソースまたはエミッタに接
続され、各々のソースは第１のトランジスタのソースに
共通に接続される。The first and second current sources are, for example, fifth and sixth current sources.
It is composed of transistors. A bias voltage different from or the same as the bias voltage applied to the gates or bases of the third and fourth transistors is applied to the gates of the fifth and sixth transistors, and the drains of the fifth and sixth transistors have third and third bias voltages, respectively. 4 transistors connected to the sources or emitters, each source being commonly connected to the source of the first transistor.

【００２９】好ましい態様によると、第１、第２の電流
源を構成する第５、第６のトランジスタの各々のゲート
には、第３、第４のトランジスタのゲートまたはベース
に印加された第１のバイアス電圧と別の第２のバイアス
電圧が印加される。According to a preferred embodiment, the gate of each of the fifth and sixth transistors forming the first and second current sources is applied to the gate or base of the third and fourth transistors. The second bias voltage different from the bias voltage of 1 is applied.

【００３０】そして、これら第１のバイアス電圧および
第２のバイアス電圧を発生するバイアス回路は例えば、
バイアス電流をドレインまたはコレクタに入力する第７
のトランジスタと、ゲートが第７のトランジスタのドレ
インまたはコレクタに接続され、ドレインが該第７のト
ランジスタのソースまたはエミッタに接続された第８の
トランジスタと、トランスコンダクタのトランスコンダ
クタンスを決定するトランスコンダクタンス制御電圧と
第８のトランジスタのドレイン電圧との差を増幅し、出
力端子が第７のトランジスタのゲートまたはベースに接
続された増幅回路とを有し、第７のトランジスタのゲー
トまたはベース電圧を第１のバイアス電圧として発生
し、第８のトランジスタのゲート電圧を第２のバイアス
電圧として発生するように構成される。The bias circuit for generating the first bias voltage and the second bias voltage is, for example,
Seventh inputting bias current to drain or collector
Transistor, the gate of which is connected to the drain or collector of the seventh transistor and the drain of which is connected to the source or emitter of the seventh transistor, and a transconductance control for determining the transconductance of the transconductor. An amplifying circuit for amplifying a difference between the voltage and the drain voltage of the eighth transistor, the output terminal of which is connected to the gate or the base of the seventh transistor. And the gate voltage of the eighth transistor is generated as the second bias voltage.

【００３１】また、他の例によると第１のバイアス電圧
および第２のバイアス電圧を発生するバイアス回路は、
バイアス電流をドレインまたはコレクタに入力する第７
のトランジスタと、ゲートが第７のトランジスタのドレ
インまたはコレクタに接続され、ドレインが該第７のト
ランジスタのソースまたはエミッタに接続された第８の
トランジスタと、ゲートまたはベースが第７のトランジ
スタのゲートまたはソースに接続された第９のトランジ
スタ、およびドレインが該第９のトランジスタのソース
またはエミッタに接続され、ゲートが第８のトランジス
タのゲートに接続された第１０のトランジスタを含み、
トランスコンダクタのトランスコンダクタンスを決定す
るトランスコンダクタンス制御電圧と第１０のトランジ
スタのドレイン電圧との差を増幅し、出力端子が第７の
トランジスタのゲートまたはベースに接続された増幅回
路とを有し、第７のトランジスタのゲートまたはベース
電圧を第１のバイアス電圧として発生し、第８のトラン
ジスタのゲート電圧を第２のバイアス電圧として発生す
るように構成される。According to another example, the bias circuit for generating the first bias voltage and the second bias voltage is:
Seventh inputting bias current to drain or collector
And a gate connected to the drain or collector of the seventh transistor, the drain connected to the source or emitter of the seventh transistor, and the gate or base of the seventh transistor gate or A ninth transistor connected to the source, and a tenth transistor whose drain is connected to the source or emitter of the ninth transistor and whose gate is connected to the gate of the eighth transistor,
An amplifier circuit for amplifying a difference between a transconductance control voltage for determining a transconductance of the transconductor and a drain voltage of the tenth transistor, the output terminal of which is connected to a gate or a base of the seventh transistor; The gate voltage or base voltage of the seventh transistor is generated as the first bias voltage, and the gate voltage of the eighth transistor is generated as the second bias voltage.

【００３２】[0032]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、以下の実施形態では全て電
界効果トランジスタを用いた例について説明するが、部
分的にバイポーラトランジスタを用いてトランスコンダ
クタを構成することも可能である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, an example in which a field effect transistor is used will be described, but it is possible to partially configure a transconductor using a bipolar transistor.

【００３３】（基本構成）まず、具体的な実施形態を説
明する前に、本発明に係るトランスコンダクタの基本構
成を説明する。図１（ａ）は、その基本構成を示す図で
ある。このトランスコンダクタは、ゲートが信号入力端
子ＩＮに接続され、この信号入力端子ＩＮからの入力信
号電圧を電流に変換する線形領域で動作させる第１のト
ランジスタ（以下、入力トランジスタという）Ｍ１と、
ソースが入力トランジスタＭ１のドレインに接続され、
ドレインから信号出力端子ＯＵＴに出力信号電流を取り
出す第２のトランジスタ（以下、出力トランジスタとい
う）Ｍ２と、入力トランジスタＭ１のドレインと出力ト
ランジスタＭ２のソースとの接続点であるノードＮに接
続された電流入力端および出力トランジスタＭ２のゲー
トに接続された電圧出力端を有し、電流入力端の入力電
流が所定の値を保つように出力トランジスタＭ２のゲー
ト電圧を制御する制御回路１とからなる。(Basic Structure) First, before describing specific embodiments, the basic structure of the transconductor according to the present invention will be described. FIG. 1A is a diagram showing the basic configuration. In this transconductor, a gate is connected to a signal input terminal IN, and a first transistor (hereinafter referred to as an input transistor) M1 that operates in a linear region that converts an input signal voltage from the signal input terminal IN into a current,
The source is connected to the drain of the input transistor M1,
A second transistor (hereinafter, referred to as an output transistor) M2 that extracts an output signal current from the drain to the signal output terminal OUT, and a current connected to a node N that is a connection point between the drain of the input transistor M1 and the source of the output transistor M2. The control circuit 1 has a voltage output terminal connected to the input terminal and the gate of the output transistor M2, and controls the gate voltage of the output transistor M2 so that the input current of the current input terminal maintains a predetermined value.

【００３４】制御回路１は、ソースを電流入力端とする
第３のトランジスタＭ３を入力部に有し、このトランジ
スタＭ３のソースを電流入力端としている。すなわち、
制御回路１はノードＮの電圧であるトランジスタＭ３の
ソース電圧が所定の値よりずれることにより生じる入力
電流の変化がなくなるように、出力トランジスタＭ２の
ゲート電圧を制御する。このようにして、制御回路１は
ノードＮへ流出する入力電流、またはノードＮから流入
する入力電流が一定になるように、トランジスタＭ２の
ゲート電圧を制御している。The control circuit 1 has a third transistor M3 whose source is a current input terminal in an input section, and the source of this transistor M3 is a current input terminal. That is,
The control circuit 1 controls the gate voltage of the output transistor M2 so that there is no change in the input current caused by the source voltage of the transistor M3, which is the voltage of the node N, deviating from a predetermined value. In this way, the control circuit 1 controls the gate voltage of the transistor M2 so that the input current flowing out to the node N or the input current flowing from the node N becomes constant.

【００３５】図１（ａ）のトランスコンダクタは、従来
の図１４、図１５に示したトランスコンダクタと同様、
レギュレーティッドカスコード構成であり、制御回路１
を用いて入力トランジスタＭ１のドレインと出力トラン
ジスタＭ２のソースとの接続点であるノードＮから帰還
を施している。このため、従来の図１３に示したトラン
スコンダクタと異なり、出力抵抗を大きくとることがで
き、特にフィルタ回路を構成する場合、好都合である。The transconductor shown in FIG. 1A is similar to the conventional transconductors shown in FIGS. 14 and 15.
Control circuit 1 having a regulated cascode configuration
Is used to provide feedback from a node N which is a connection point between the drain of the input transistor M1 and the source of the output transistor M2. Therefore, unlike the conventional transconductor shown in FIG. 13, a large output resistance can be obtained, which is convenient especially when a filter circuit is configured.

【００３６】また、図１（ａ）のトランスコンダクタ
は、図１４、図１５に示した従来のトランスコンダクタ
と異なり、制御回路１は電流入力であって、入力電流を
トランジスタＭ３のソースで受けるため、トランジスタ
Ｍ３を入力トランジスタＭ１や出力トランジスタＭ２と
同じ導電型とすることができるので、異なる導電型のト
ランジスタのゲート・ソース間電圧が設計パラメータに
入ってくることがなく、回路動作が製造ばらつきによる
ｐタイプトランジスタとｎタイプトランジスタの閾値の
ばらつきに影響を受けることはない。Further, unlike the conventional transconductors shown in FIGS. 14 and 15, the transconductor of FIG. 1A has a current input to the control circuit 1 and receives the input current at the source of the transistor M3. Since the transistor M3 can be of the same conductivity type as the input transistor M1 and the output transistor M2, the gate-source voltage of a transistor of a different conductivity type does not enter the design parameter, and the circuit operation is caused by manufacturing variations. It is not affected by the variation in threshold between the p-type transistor and the n-type transistor.

【００３７】なお、図１（ａ）では簡単のため入力端子
ＩＮおよび入力トランジスタＭ１を１個としているが、
図１（ｂ）に示すように、ｎ個の入力端子ＩＮ−１，Ｉ
Ｎ−２，…ＩＮ−ｎとｎ個の入力トランジスタＭ１−
１，Ｍ１−２，…，Ｍ１−ｎを設け、トランジスタＭ１
−１，Ｍ１−２，…，Ｍ１−ｎのドレインを共通にノー
ドＮに接続した構成の場合も、制御回路１を上記と同様
に構成することにより、同様の効果が得られる。In FIG. 1A, the input terminal IN and the input transistor M1 are one for the sake of simplicity.
As shown in FIG. 1B, n input terminals IN-1, I
N-2, ... IN-n and n input transistors M1-
1, M1-2, ..., M1-n are provided, and the transistor M1 is provided.
Also in the case of the configuration in which the drains of -1, M1-2, ..., M1-n are commonly connected to the node N, the same effect can be obtained by configuring the control circuit 1 in the same manner as above.

【００３８】以下、上述した基本構成を有する本発明に
よるトランスコンダクタの具体的な実施形態について説
明する。なお、以下の説明では図１（ａ）を基本とし、
入力トランジスタが１個の場合について説明するが、図
１（ｂ）のように入力トランジスタがｎ個の場合も同様
である。Specific embodiments of the transconductor according to the present invention having the above-mentioned basic structure will be described below. In the following description, based on FIG. 1 (a),
The case where there is one input transistor will be described, but the same applies to the case where there are n input transistors as shown in FIG.

【００３９】（第１の実施形態）図２は、本発明の第１
の実施形態に係るトランスコンダクタであり、特に制御
回路１を具体的に示している。ここで、説明を簡単にす
るため電流源Ｉ１，Ｉ２から供給される電流値は等し
く、またトランジスタＭ３，Ｍ４のサイズ、抵抗Ｒ１，
Ｒ２の抵抗値も各々等しいものとする。(First Embodiment) FIG. 2 shows a first embodiment of the present invention.
In particular, the control circuit 1 is specifically shown. Here, for simplification of description, the current values supplied from the current sources I1 and I2 are equal, the sizes of the transistors M3 and M4, the resistance R1, and
The resistance values of R2 are also the same.

【００４０】図２における制御回路１は、ゲートとドレ
インが結合され、ソースを電流入力端とする第３のトラ
ンジスタＭ３と、このトランジスタＭ３とゲートが互い
に結合され、ドレインを電圧出力端とする第４のトラン
ジスタＭ４と、トランジスタＭ３，Ｍ４のドレインにそ
れぞれ電流を供給する第１、第２の電流源Ｉ１，Ｉ２
と、各々の一端がトランジスタＭ３，Ｍ４のソースに接
続され、各々の他端が入力トランジスタＭ１のソースに
接続された第１、第２の抵抗Ｒ１，Ｒ２とからなる。The control circuit 1 shown in FIG. 2 has a third transistor M3 having a gate and a drain coupled to each other and a source serving as a current input terminal, and a third transistor M3 having the transistor M3 coupled to a gate and having a drain serving as a voltage output terminal. No. 4 transistor M4 and first and second current sources I1 and I2 for supplying currents to the drains of the transistors M3 and M4, respectively.
And one end of each of which is connected to the sources of the transistors M3 and M4 and the other end of which is connected to the source of the input transistor M1.

【００４１】ゲートとドレインが結合された、いわゆる
ダイオード接続のトランジスタＭ３と、このトランジス
タＭ３とゲートが互いに結合されたトランジスタＭ４と
はカレントミラー回路を構成しており、このカレントミ
ラー回路の入出力電流はトランジスタＭ３，Ｍ４の面積
と抵抗Ｒ１，Ｒ２の抵抗値で決定される。A so-called diode-connected transistor M3 having a gate and a drain coupled to each other and a transistor M4 having the transistor M3 and the gate coupled to each other form a current mirror circuit. Is determined by the areas of the transistors M3 and M4 and the resistance values of the resistors R1 and R2.

【００４２】電流源Ｉ１，Ｉ２のトランジスタＭ３，Ｍ
４のソースに接続された側と反対側の端は、高電位側電
源端Ｖｄｄに接続され、入力トランジスタＭ１のソース
および抵抗Ｒ１，Ｒ２の他端は、低電位側電源端Ｖｓｓ
に接続されている。Transistors M3 and M of current sources I1 and I2
4 is connected to the high-potential-side power supply terminal Vdd on the side opposite to the side connected to the source, and the source of the input transistor M1 and the other ends of the resistors R1 and R2 are connected to the low-potential-side power supply terminal Vss.
It is connected to the.

【００４３】このような構成により、制御回路１は以下
のようにしてノードＮから制御回路１へ流入する入力電
流、または制御回路１からノードＮへ流出する入力電流
が零を保つようにトランジスタＭ２のゲート電圧を制御
する。With this configuration, the control circuit 1 causes the transistor M2 to keep the input current flowing from the node N to the control circuit 1 or the input current flowing from the control circuit 1 to the node N at zero as follows. Control the gate voltage of.

【００４４】今、制御回路１の入力電流が制御回路１か
らノードＮへ流出する方向に流れているとすると、この
流出する入力電流と抵抗Ｒ１に流れる電流の和が電流源
Ｉ１から供給される電流と等しいので、トランジスタＭ
３のソース電圧は入力電流がゼロの時より低くなる。す
なわち、トランジスタＭ３，Ｍ４のゲート電圧が入力電
流がゼロの時より低くなるため、トランジスタＭ４のド
レイン電流が小さくなる。この結果、制御回路１の出力
電圧であるトランジスタＭ４のドレイン電圧、つまり出
力トランジスタＭ２のゲート電圧が高くなって、出力ト
ランジスタＭ２のソース電圧であるノードＮの電圧が高
くなり、制御回路１の入力電流がゼロになるように動作
する。Now, assuming that the input current of the control circuit 1 is flowing from the control circuit 1 to the node N, the sum of the flowing out input current and the current flowing through the resistor R1 is supplied from the current source I1. Equal to the current, so transistor M
The source voltage of 3 is lower than when the input current is zero. That is, since the gate voltages of the transistors M3 and M4 are lower than when the input current is zero, the drain current of the transistor M4 is small. As a result, the drain voltage of the transistor M4, which is the output voltage of the control circuit 1, that is, the gate voltage of the output transistor M2 is increased, and the voltage of the node N, which is the source voltage of the output transistor M2, is increased and the input of the control circuit 1 is increased. It operates so that the current becomes zero.

【００４５】一方、制御回路１の入力電流がノードＮか
ら制御回路１に流入する方向に流れ込ているとすると、
この流入する入力電流と電流源Ｉ１から供給される電流
との和が抵抗Ｒ１に流れるので、トランジスタＭ３のソ
ース電圧は入力電流がゼロの時より高くなる。すなわ
ち、トランジスタＭ３，Ｍ４のゲート電圧が入力電流が
ゼロの時より高くなるため、トランジスタＭ４のドレイ
ン電流が大きくな。この結果、制御回路１の出力電圧で
あるトランジスタＭ４のドレイン電圧、つまり出力トラ
ンジスタＭ２のゲート電圧が低くなって、出力トランジ
スタＭ２のソース電圧であるノードＮの電圧が低くな
り、制御回路１の入力電流がゼロになるように動作す
る。On the other hand, assuming that the input current of the control circuit 1 flows from the node N into the control circuit 1,
Since the sum of the inflowing input current and the current supplied from the current source I1 flows in the resistor R1, the source voltage of the transistor M3 becomes higher than when the input current is zero. That is, since the gate voltages of the transistors M3 and M4 become higher than when the input current is zero, the drain current of the transistor M4 becomes large. As a result, the drain voltage of the transistor M4, which is the output voltage of the control circuit 1, that is, the gate voltage of the output transistor M2 is lowered, and the voltage of the node N which is the source voltage of the output transistor M2 is lowered. It operates so that the current becomes zero.

【００４６】このように制御回路１からノードＮへ流出
する入力電流、またはノードＮから制御回路１へ流入す
る入力電流がゼロとなるように制御回路１によって帰還
が働き、ノードＮの電圧は電流源Ｉ１から供給される電
流と抵抗Ｒ１の抵抗値の積で与えられる値となる。従っ
て、電流源Ｉ１の電流と抵抗Ｒ１の抵抗値を適切に設定
することにより、ノードＮの電圧を入力トランジスタＭ
１が線形領域で動作する電圧に設定できる。In this way, the control circuit 1 performs feedback so that the input current flowing from the control circuit 1 to the node N or the input current flowing from the node N to the control circuit 1 becomes zero, and the voltage at the node N is the current. The value is given by the product of the current supplied from the source I1 and the resistance value of the resistor R1. Therefore, by appropriately setting the current of the current source I1 and the resistance value of the resistor R1, the voltage of the node N can be changed.
1 can be set to a voltage that operates in the linear region.

【００４７】（第２の実施形態）図３に、本発明の第２
の実施形態に係るトランスコンダクタを示す。本実施形
態では、図２に示した第１の実施形態の制御回路１にお
ける抵抗Ｒ１，Ｒ２に代えて、線形領域で動作させる第
５、第６のトランジスタＭ５，Ｍ６が用いられている。
トランジスタＭ５，Ｍ６のゲートは、それぞれトランジ
スタＭ３，Ｍ４とゲートと共通に接続されている。この
ように構成しても、第１の実施形態と同様の結果を得る
ことができる。(Second Embodiment) FIG. 3 shows a second embodiment of the present invention.
3 shows a transconductor according to the embodiment. In this embodiment, instead of the resistors R1 and R2 in the control circuit 1 of the first embodiment shown in FIG. 2, fifth and sixth transistors M5 and M6 that operate in a linear region are used.
The gates of the transistors M5 and M6 are commonly connected to the gates of the transistors M3 and M4, respectively. Even with this configuration, the same result as that of the first embodiment can be obtained.

【００４８】（第３の実施形態）図４に、本発明の第３
の実施形態に係るトランスコンダクタを示す。本実施形
態では、制御回路１はゲートに所定のバイアス電圧Ｖｂ
が印加され、ソースを電流入力端とする第３のトランジ
スタＭ１３と、ゲートにバイアス電圧Ｖｂが印加され、
ドレインを電圧出力端とする第４のトランジスタＭ１４
と、トランジスタＭ１３のドレイン電流を入力電流と
し、出力電流をトランジスタＭ１４のドレインに供給す
る、トランジスタＭ１５，Ｍ１６からなるカレントミラ
ー回路と、トランジスタＭ１３，Ｍ１４のソースに電流
をそれぞれ供給する第１、第２の電流源Ｉ１１，Ｉ１２
からなる。(Third Embodiment) FIG. 4 shows a third embodiment of the present invention.
3 shows a transconductor according to the embodiment. In this embodiment, the control circuit 1 applies a predetermined bias voltage Vb to the gate.
Is applied, and the bias voltage Vb is applied to the third transistor M13 whose source is the current input terminal and the gate,
Fourth transistor M14 having drain as voltage output terminal
And a current mirror circuit including the drain current of the transistor M13 as an input current and supplying an output current to the drain of the transistor M14, the current mirror circuit including the transistors M15 and M16, and the first and first current sources that supply current to the sources of the transistors M13 and M14, respectively. Two current sources I11, I12
Consists of.

【００４９】ここで、説明を簡単にするため電流源Ｉ１
１，Ｉ１２から供給される電流値は等しく、またトラン
ジスタＭ１３，Ｍ１４のサイズ、カレントミラー回路を
構成するトランジスタＭ１５，Ｍ１６のサイズはそれぞ
れ等しいものとする。Here, in order to simplify the explanation, the current source I1
1, the current values supplied from I12 are equal, and the sizes of the transistors M13 and M14 and the transistors M15 and M16 forming the current mirror circuit are equal.

【００５０】今、制御回路１の入力電流がノードＮへ流
出する方向に流れているとすると、この入力電流と電流
源Ｉ１１から供給される電流の和がトランジスタＭ１３
を介してカレントミラー回路の入力側トランジスタＭ１
５に入力され、カレントミラー回路の出力側トランジス
タＭ１６から出力される。カレントミラー回路から出力
される電流は、トランジスタＭ１４を介して、電流源Ｉ
１２から供給される電流と比較される。ここで、電流源
Ｉ１２から供給される電流は、電流源Ｉ１１から供給さ
れる電流と等しいので、制御回路１の出力電圧であるト
ランジスタＭ１４のドレイン電圧、つまり出力トランジ
スタＭ２のゲート電圧が高くなると、出力トランジスタ
Ｍ２のソース電圧であるノードＮの電圧が高くなり、制
御回路１から流出している入力電流がゼロになるように
動作する。Assuming that the input current of the control circuit 1 is flowing to the node N, the sum of this input current and the current supplied from the current source I11 is the transistor M13.
Input side transistor M1 of the current mirror circuit via
5 and is output from the output side transistor M16 of the current mirror circuit. The current output from the current mirror circuit passes through the transistor M14 and the current source I
The current supplied from 12 is compared. Here, since the current supplied from the current source I12 is equal to the current supplied from the current source I11, when the drain voltage of the transistor M14, which is the output voltage of the control circuit 1, that is, the gate voltage of the output transistor M2 increases, The voltage of the node N, which is the source voltage of the output transistor M2, increases, and the input current flowing out of the control circuit 1 operates to be zero.

【００５１】一方、制御回路１の入力電流がノードＮか
ら流入する方向に流れているとすると、この入力電流と
電流源Ｉ１１から供給される電流の差がトランジスタＭ
１３を介してカレントミラー回路の入力側トランジスタ
Ｍ１５に入力され、カレントミラー回路の出力側トラン
ジスタＭ１６から出力される。このカレントミラー回路
の出力電流は、トランジスタＭ１４を介して、電流源Ｉ
１２から供給される電流と比較される。ここで、電流源
Ｉ１２から供給される電流は、電流源Ｉ１１から供給さ
れる電流と等しいので、制御回路１の出力電圧であるト
ランジスタＭ４のドレイン電圧、つまり出力トランジス
タＭ２のゲート電圧が低くなると、出力トランジスタＭ
２のソース電圧であるノードＮの電圧が低くなり、制御
回路１から流入力する入力電流がゼロになるように動作
する。On the other hand, if the input current of the control circuit 1 is flowing from the node N, the difference between this input current and the current supplied from the current source I11 is the transistor M.
It is inputted to the input side transistor M15 of the current mirror circuit via 13 and outputted from the output side transistor M16 of the current mirror circuit. The output current of the current mirror circuit is supplied to the current source I via the transistor M14.
The current supplied from 12 is compared. Here, since the current supplied from the current source I12 is equal to the current supplied from the current source I11, when the drain voltage of the transistor M4, which is the output voltage of the control circuit 1, that is, the gate voltage of the output transistor M2 becomes low, Output transistor M
The voltage of the node N, which is the source voltage of 2, becomes low, and the input current flowing from the control circuit 1 operates so as to be zero.

【００５２】このように本実施形態では、制御回路１の
入力電流がゼロとなるように帰還が働くことにより、ノ
ードＮの電圧はトランジスタＭ１３のゲートに印加され
ているバイアス電圧Ｖｂで設定される値となる。この場
合、バイアス電圧Ｖｂを適切に設定することにより、ノ
ードＮの電圧を入力トランジスタＭ１が線形領域で動作
する電圧に設定することができる。As described above, in the present embodiment, the voltage of the node N is set by the bias voltage Vb applied to the gate of the transistor M13 by the feedback so that the input current of the control circuit 1 becomes zero. It becomes a value. In this case, by properly setting the bias voltage Vb, the voltage of the node N can be set to a voltage at which the input transistor M1 operates in the linear region.

【００５３】また、本実施形態のトランスコンダクタに
おいても、制御回路１のトランジスタＭ１３を入力トラ
ンジスタＭ１やトランジスタＭ２と同じ導電型とするこ
とができるので、異なる導電型のトランジスタのゲート
・ソース間電圧が設計パラメータに入ってくることがな
く、回路動作が製造ばらつきによるｐタイプとｎタイプ
トランジスタの閾値のばらつきに影響を受けることはな
い。Also in the transconductor of this embodiment, since the transistor M13 of the control circuit 1 can be of the same conductivity type as the input transistor M1 and the transistor M2, the gate-source voltages of the transistors of different conductivity types are different. It does not enter into the design parameters, and the circuit operation is not affected by variations in the thresholds of p-type and n-type transistors due to variations in manufacturing.

【００５４】図５（ａ）（ｂ）に、図４をより具体化し
た例を示す。図５（ａ）では、図４における電流源Ｉ１
１，Ｉ１２をゲートに第２のバイアス電圧Ｖｂ２が印加
されたトランジスタＭ１７，Ｍ１８により構成してい
る。図５（ｂ）では、トランジスタＭ１７，Ｍ１８のゲ
ートとトランジスタＭ１３，Ｍ１４のゲートに共通の第
１のバイアス電圧Ｖｂを印加している。5 (a) and 5 (b) show a more specific example of FIG. In FIG. 5A, the current source I1 in FIG.
1, I12 are configured by transistors M17 and M18 to which the second bias voltage Vb2 is applied to their gates. In FIG. 5B, the common first bias voltage Vb is applied to the gates of the transistors M17 and M18 and the gates of the transistors M13 and M14.

【００５５】（バイアス回路について）線形領域で動作
させるトランジスタを用いるトランスコンダクタでは、
例えば図１においてトランジスタＭ１のドレイン電圧
（ノードＮの電圧）を変えることにより、トランスコン
ダクタンスを調整することができる。具体的には、図２
および図３に示した制御回路１では、電流源Ｉ１，Ｉ２
の出力電流を調整することにより、トランスコンダクタ
ンスを調整できる。さらに、図４および図５（ａ）
（ｂ）に示した制御回路１では、バイアス電圧Ｖｂを調
整することでトランジスタトランジスタＭ１のドレイン
電圧を変えることより、トランスコンダクタンスを調整
できる。(Regarding Bias Circuit) In a transconductor using a transistor operated in a linear region,
For example, in FIG. 1, the transconductance can be adjusted by changing the drain voltage of the transistor M1 (voltage of the node N). Specifically, FIG.
In the control circuit 1 shown in FIG. 3 and the current sources I1 and I2,
The transconductance can be adjusted by adjusting the output current of. Furthermore, FIG. 4 and FIG.
In the control circuit 1 shown in (b), the transconductance can be adjusted by changing the drain voltage of the transistor M1 by adjusting the bias voltage Vb.

【００５６】ここで、図５（ａ）（ｂ）の例では、トラ
ンジスタＭ１を線形領域で動作させるためにノードＮ１
の電圧を小さくしていることから、制御回路１内のトラ
ンジスタＭ１７，Ｍ１８も線形領域で動作する。このた
め、トランジスタＭ１４，Ｍ１５のゲート電圧、つまり
バイアス電圧Ｖｂを変化させると、トランジスタＭ１
３，Ｍ１４のソース電圧（トランジスタＭ１７，Ｍ１８
のドレイン電圧）が変化し、トランジスタＭ１７，Ｍ１
８のドレイン電流も変化してしまう。トランジスタＭ１
７，Ｍ１８のドレイン電流が変化すると、トランジスタ
Ｍ１３，Ｍ１４のゲート・ソース間電圧も変化するた
め、バイアス電圧Ｖｂの変化がそのままトランジスタＭ
１３，Ｍ１４のソース電圧の変化とはならない。Here, in the example of FIGS. 5A and 5B, the node N1 is operated in order to operate the transistor M1 in the linear region.
Since the voltage of is reduced, the transistors M17 and M18 in the control circuit 1 also operate in the linear region. Therefore, when the gate voltage of the transistors M14 and M15, that is, the bias voltage Vb is changed, the transistor M1
3, M14 source voltage (transistors M17, M18
Drain voltage) of the transistors M17 and M1
The drain current of No. 8 also changes. Transistor M1
When the drain currents of M7 and M18 change, the gate-source voltage of the transistors M13 and M14 also changes, so that the change of the bias voltage Vb remains unchanged.
It does not change the source voltage of M13 and M14.

【００５７】従って、例えば所望とするトランスコンダ
クタンスの値を数ビットのディジタル値として記憶して
おき、これをＤ／Ａ変換して得られたトランスコンダク
タンス制御電圧をバイアス電圧Ｖｂとして用いても、所
望のトランスコンダクタンスが得られない。Therefore, for example, even if the desired transconductance value is stored as a digital value of several bits and the transconductance control voltage obtained by D / A conversion is used as the bias voltage Vb, the desired value can be obtained. Cannot obtain the transconductance of.

【００５８】そこで、図６、図７に示すようなバイアス
回路を用いて、図５（ａ）の制御回路１に供給する第１
のバイアス電圧Ｖｂおよび第２のバイアス電圧Ｖｂ２を
発生することにより、適切なトランスコンダクタンス制
御電圧ＶｃｎｔをノードＮに発生させるようにすること
ができる。Therefore, the bias circuit as shown in FIGS. 6 and 7 is used to supply the first voltage to the control circuit 1 of FIG. 5A.
It is possible to generate an appropriate transconductance control voltage Vcnt at the node N by generating the bias voltage Vb and the second bias voltage Vb2.

【００５９】図６に示すバイアス回路においては、バイ
アス電流Ｉｂｉａｓがドレインに入力される第７のトラ
ンジスタＭＢ２と、ゲートがトランジスタＭＢ２のドレ
インに接続され、ドレインがトランジスタＭＢ２のソー
スに接続された第８のトランジスタＭＢ１と、トランス
コンダクタのトランスコンダクタンスを決定するトラン
スコンダクタンス制御電圧ＶｃｎｔとトランジスタＭＢ
１のドレイン電圧（トランジスタＭＢ２のソース電圧）
との差を増幅し、出力端子がトランジスタＭＢ１のゲー
トに接続された増幅回路１１とにより構成される。そし
て、第７のトランジスタＭＢ２のゲート電圧を第１のバ
イアス電圧Ｖｂとして発生し、第８のトランジスタＭＢ
１のゲート電圧を第２のバイアス電圧Ｖｂ２として発生
する。In the bias circuit shown in FIG. 6, a seventh transistor MB2 to which the bias current Ibias is input to the drain, and an eighth transistor MB2 whose gate is connected to the drain of the transistor MB2 and whose drain is connected to the source of the transistor MB2. Of the transistor MB1, the transconductance control voltage Vcnt that determines the transconductance of the transconductor, and the transistor MB
1 drain voltage (source voltage of transistor MB2)
And an amplifier circuit 11 that amplifies the difference between and and has an output terminal connected to the gate of the transistor MB1. Then, the gate voltage of the seventh transistor MB2 is generated as the first bias voltage Vb, and the eighth transistor MB2 is generated.
The gate voltage of 1 is generated as the second bias voltage Vb2.

【００６０】トランジスタＭＢ１と図５（ａ）のトラン
ジスタＭ１７，Ｍ１８とのサイズ比と、トランジスタＭ
Ｂ２と図５（ａ）のトランジスタＭ１３，Ｍ１４とのサ
イズ比は、等しく設定されている。説明の簡単のため、
トランジスタＭＢ１とランジスタＭ１７，Ｍ１８はサイ
ズが等しく、またトランジスタＭＢ２とトランジスタＭ
１３，Ｍ１４もサイズが等しいとする。The size ratio between the transistor MB1 and the transistors M17 and M18 shown in FIG.
The size ratio between B2 and the transistors M13 and M14 in FIG. 5A is set to be equal. For simplicity of explanation,
The transistor MB1 and the transistors M17 and M18 have the same size, and the transistor MB2 and the transistor M18.
It is also assumed that 13, M14 have the same size.

【００６１】増幅回路１１およびトランジスタＭＢ２に
よって、トランジスタＭＢ２のソース電圧（トランジス
タＭＢ１のドレイン電圧）がトランスコンダクタンス制
御電圧Ｖｃｎｔと等しくなるように帰還が施されてお
り、これによりトランジスタＭＢ２のゲート電圧（第１
のバイアス電圧）Ｖｂが決まる。一方、トランジスタＭ
Ｂ１のゲート電圧（第２のバイアス電圧）Ｖｂ２は、バ
イアス電流ＩｂｉａｓがトランジスタＭＢ１に流れるよ
うに決まる。Feedback is performed by the amplifier circuit 11 and the transistor MB2 so that the source voltage of the transistor MB2 (drain voltage of the transistor MB1) becomes equal to the transconductance control voltage Vcnt, whereby the gate voltage of the transistor MB2 (first 1
Bias voltage) Vb is determined. On the other hand, the transistor M
The gate voltage (second bias voltage) Vb2 of B1 is determined so that the bias current Ibias flows through the transistor MB1.

【００６２】第１のバイアス電圧Ｖｂは、図５（ａ）の
トランジスタＭ１３，Ｍ１４のゲートに印加され、第２
のバイアス電圧Ｖｂ２は図５（ａ）のトランジスタＭ１
７，Ｍ１８のゲートに印加される。ここで、図５（ａ）
の制御回路１においては、トランジスタＭ１３のソース
とトランジスタＭ１７のドレインとの接続点に対してノ
ードＮから流入したり流出したりする電流はゼロとなっ
ているので、トランジスタＭ１３，Ｍ１４には同じ電流
が流れる。従って、トランジスタＭ１３，Ｍ１４のソー
ス電圧はトランスコンダクタンス制御電圧Ｖｃｎｔに等
しくなる。The first bias voltage Vb is applied to the gates of the transistors M13 and M14 of FIG.
Bias voltage Vb2 of the transistor M1 of FIG.
7, applied to the gate of M18. Here, FIG.
In the control circuit 1 described above, the current flowing into and out of the node N with respect to the connection point between the source of the transistor M13 and the drain of the transistor M17 is zero, so that the same current flows through the transistors M13 and M14. Flows. Therefore, the source voltages of the transistors M13 and M14 become equal to the transconductance control voltage Vcnt.

【００６３】このように図６のバイアス回路を用いて第
１、第２のバイアス電圧Ｖｂ，Ｖｂ２を発生させること
により、図５（ａ）におけるトランジスタＭ１３，Ｍ１
４のソース電圧をトランスコンダクタンス制御電圧Ｖｃ
ｎｔに等しくすることが可能となり、もってトランスコ
ンダクタンス制御電圧Ｖｃｎｔで定まる所望のトランス
コンダクタンスを容易に得ることができる。By thus generating the first and second bias voltages Vb and Vb2 using the bias circuit shown in FIG. 6, the transistors M13 and M1 shown in FIG.
4 source voltage to transconductance control voltage Vc
Since it can be made equal to nt, a desired transconductance determined by the transconductance control voltage Vcnt can be easily obtained.

【００６４】一方、図７に示すバイアス回路は、第７、
第８のトランジスタＭＢ２，ＭＢ１については同様であ
るが、増幅回路１２内にトランジスタＭＢ２，ＭＢ１と
サイズのそれぞれ等しい第９、第１０のトランジスタＭ
Ｂ４，ＭＢ３をトランジスタＭＢ２，ＭＢ１のレプリカ
として設けている。そして、図６に示したバイアス回路
では、トランスコンダクタンス制御電圧Ｖｃｏｎｔとト
ランジスタＭＢ１のドレイン電圧（トランジスタＭＢ２
のソース電圧）との差を増幅回路１１で増幅しているの
に対して、図７に示すバイアス回路では、第１０のトラ
ンジスタＭＢ３のドレイン電圧（トランジスタＭＢ４の
ソース電圧）との差を増幅回路１２で増幅している。On the other hand, the bias circuit shown in FIG.
The same applies to the eighth transistors MB2 and MB1, but the ninth and tenth transistors M having the same size as the transistors MB2 and MB1 in the amplifier circuit 12, respectively.
B4 and MB3 are provided as replicas of the transistors MB2 and MB1. In the bias circuit shown in FIG. 6, the transconductance control voltage Vcont and the drain voltage of the transistor MB1 (transistor MB2
In the bias circuit shown in FIG. 7, the difference from the drain voltage of the tenth transistor MB3 (source voltage of the transistor MB4) is amplified by the amplifier circuit 11. It is amplified by 12.

【００６５】増幅回路１２についてさらに詳しく説明す
ると、第９、第１０のトランジスタＭＢ４，ＭＢ３のゲ
ートはそれぞれ第１１、第１２のトランジスタＭＢ６，
ＭＢ５のゲートと共に第７、第８のトランジスタＭＢ
２，ＭＢ１のゲートと接続されており、トランジスタＭ
Ｂ４，ＭＢ６のドレインはトランジスタＭＢ８，ＭＢ７
で構成されるカレントミラー回路の電流入力側であるＭ
Ｂ８のドレインおよびゲートと電流出力側であるＭＢ７
のドレインにそれぞれ接続される。カレントミラー回路
のトランジスタＭＢ８，ＭＢ７のソースは、高電位側電
源端Ｖｄｄに接続される。トランジスタＭＢ４，ＭＢ６
のソースは、トランジスタＭＢ３，ＭＢ５のドレインに
それぞれ接続され、トランジスタＭＢ３，ＭＢ５のソー
スは、低電位側電源端Ｖｓｓに接続される。Explaining the amplifier circuit 12 in more detail, the gates of the ninth and tenth transistors MB4 and MB3 are the eleventh and twelfth transistors MB6 and MB6, respectively.
7th and 8th transistor MB together with the gate of MB5
2, connected to the gates of MB1 and connected to the transistor M
The drains of B4 and MB6 are transistors MB8 and MB7.
M which is the current input side of the current mirror circuit composed of
MB7, which is the drain and gate of B8 and the current output side
Respectively connected to the drains of. The sources of the transistors MB8 and MB7 of the current mirror circuit are connected to the high-potential-side power supply terminal Vdd. Transistors MB4 and MB6
Are connected to the drains of the transistors MB3 and MB5, respectively, and the sources of the transistors MB3 and MB5 are connected to the low-potential-side power supply terminal Vss.

【００６６】そして、トランスコンダクタンス制御電圧
Ｖｃｎｔはトランスコンダクタンス制御電流Ｉｃｏｎｔ
が流れる抵抗ＲＢの電圧降下として与えられ、トランジ
スタＭＢ６のソースに供給される。The transconductance control voltage Vcnt is equal to the transconductance control current Icont.
Is supplied as a voltage drop of a resistor RB flowing therethrough and is supplied to the source of the transistor MB6.

【００６７】図６に示したバイアス回路では、増幅回路
１１に対しトランジスタＭＢ２のソース電圧（トランジ
スタＭＢ１のドレイン電圧）がトランスコンダクタンス
制御電圧Ｖｃｎｔと等しくなるように帰還が施されてい
たが、図７のバイアス回路では、増幅回路１２に対して
トランジスタＭＢ２のレプリカとして動作するトランジ
スタＭＢ４のソース電圧（トランジスタＭ３１のドレイ
ン電圧）がトランスコンダクタンス制御電圧Ｖｃｎｔと
等しくなるように帰還が施されている。このような構成
によっても、図６に示したバイアス回路と同等の効果を
得ることができる。In the bias circuit shown in FIG. 6, the amplifier circuit 11 is fed back so that the source voltage of the transistor MB2 (drain voltage of the transistor MB1) becomes equal to the transconductance control voltage Vcnt. In the bias circuit of No. 2, the amplifier circuit 12 is fed back so that the source voltage of the transistor MB4 that operates as a replica of the transistor MB2 (the drain voltage of the transistor M31) becomes equal to the transconductance control voltage Vcnt. With such a configuration, the same effect as that of the bias circuit shown in FIG. 6 can be obtained.

【００６８】（第４の実施形態）以上述べた第１〜第３
の実施形態では、入力および出力がシングルエンドの場
合、つまり非平衡型構成について説明してきたが、第１
〜第３の実施形態のトランスコンダクタを用いて、平衡
型（差動入力・差動出力）構成のトランスコンダクタを
実現することもできる。(Fourth Embodiment) The first to third embodiments described above.
In the embodiment described above, the case where the input and the output are single-ended, that is, the unbalanced configuration has been described.
~ It is also possible to realize a balanced (differential input / differential output) configuration transconductor by using the transconductor of the third embodiment.

【００６９】図８は、本発明の第４の実施形態に係る平
衡型構成のトランスコンダクタを示している。この平衡
型構成のトランスコンダクタは、一対の差動信号入力端
子ＩＮ₊ ，ＩＮ_- に各々のゲートが接続され、差動信号
入力端子ＩＮ₊ ，ＩＮ_- からの差動入力信号電圧を電流
に変換する線形領域で動作させる入力トランジスタＭ１
Ａ，Ｍ１Ｂと、ソースが入力トランジスタＭ１Ａ，Ｍ１
Ｂのドレインに接続され、ドレインから一対の差動信号
出力端子ＯＵＴ_- ，ＯＵＴ₊ に出力信号電流を取り出す
出力トランジスタＭ２Ａ，Ｍ２Ｂと、入力トランジスタ
Ｍ１Ａ，Ｍ１Ｂのドレインと出力トランジスタＭ２Ａ，
Ｍ２Ｂのソースとの接続点であるノードＮＡ，ＮＢに接
続された電流入力端、および出力トランジスタＭ２Ａ，
Ｍ２Ｂのゲートに接続された電圧出力端をそれぞれ有
し、電流入力端の入力電流が所定の値を保つように出力
トランジスタＭ２Ａ，Ｍ２Ｂのゲート電圧をそれぞれ制
御する制御回路１Ａ，１Ｂとからなる。FIG. 8 shows a transconductor having a balanced configuration according to the fourth embodiment of the present invention. In this balanced type transconductor, each gate is connected to a pair of differential signal input terminals IN ₊ and IN ₋ , and the differential input signal voltage from the differential signal input terminals IN ₊ and IN ₋ is converted into a current. Input transistor M1 operated in the linear region
A and M1B and sources are input transistors M1A and M1
Output transistors M2A and M2B connected to the drain of B and extracting output signal currents from the drain to the pair of differential signal output terminals OUT ₋ and OUT ₊ , and drains of the input transistors M1A and M1B and output transistor M2A,
A current input terminal connected to nodes NA and NB, which is a connection point with the source of M2B, and output transistor M2A,
The control circuits 1A and 1B each have a voltage output terminal connected to the gate of M2B and control the gate voltages of the output transistors M2A and M2B so that the input current at the current input terminal maintains a predetermined value.

【００７０】制御回路１Ａ，１Ｂは、図２に示した第１
の実施形態のトランスコンダクタにおける制御回路１と
同様に構成されている。すなわち、制御回路１Ａは、ゲ
ートとドレインが結合され、ソースを電流入力端とする
第３のトランジスタＭ３Ａと、このトランジスタＭ３Ａ
とゲートが互いに結合され、ドレインを電圧出力端とす
る第４のトランジスタＭ４Ａと、トランジスタＭ３Ａ，
Ｍ４Ａのドレインにそれぞれ電流を供給する第１、第２
の電流源Ｉ１Ａ，Ｉ２Ａと、各々の一端がトランジスタ
Ｍ３Ａ，Ｍ４Ａのソースに接続され、各々の他端が入力
トランジスタＭ１Ａのソースに接続された第１、第２の
抵抗Ｒ１Ａ，Ｒ２Ａからなる。The control circuits 1A and 1B are the first control circuit shown in FIG.
The configuration is similar to that of the control circuit 1 in the transconductor of the above embodiment. That is, the control circuit 1A includes a third transistor M3A having a gate and a drain coupled to each other and a source serving as a current input terminal, and the transistor M3A.
And a gate are coupled to each other and a drain serves as a voltage output terminal and a fourth transistor M4A and a transistor M3A,
First and second currents respectively supplied to the drain of M4A
Current sources I1A and I2A and first and second resistors R1A and R2A each having one end connected to the sources of the transistors M3A and M4A and the other end connected to the source of the input transistor M1A.

【００７１】電流源Ｉ１Ａ，Ｉ２ＡのトランジスタＭ３
Ａ，Ｍ４Ａのソースに接続された側と反対側の端は、高
電位側電源端Ｖｄｄに接続され、入力トランジスタＭ１
Ａのソースおよび抵抗Ｒ１Ａ，Ｒ２Ａの他端は、低電位
側電源端Ｖｓｓに接続されている。Transistor M3 of current sources I1A and I2A
The ends of A and M4A on the side opposite to the side connected to the sources are connected to the high-potential-side power supply terminal Vdd, and the input transistor M1
The source of A and the other ends of the resistors R1A and R2A are connected to the low-potential-side power supply terminal Vss.

【００７２】同様に制御回路１Ｂは、ゲートとドレイン
が結合され、ソースを電流入力端とする第３のトランジ
スタＭ３Ｂと、このトランジスタＭ３Ｂとゲートが互い
に結合され、ドレインを電圧出力端とする第４のトラン
ジスタＭ４Ｂと、トランジスタＭ３Ｂ，Ｍ４Ｂのドレイ
ンにそれぞれ電流を供給する第１、第２の電流源Ｉ１
Ｂ，Ｉ２Ｂと、各々の一端がトランジスタＭ３Ｂ，Ｍ４
Ｂのソースに接続され、各々の他端が入力トランジスタ
Ｍ１Ａのソースに接続された第１、第２の抵抗Ｒ１Ｂ，
Ｒ２Ｂからなる。Similarly, in the control circuit 1B, a third transistor M3B having a gate and a drain coupled to each other and a source serving as a current input terminal, and a fourth transistor M3B having the gate coupled to each other and having a drain serving as a voltage output terminal are used. Transistor M4B and first and second current sources I1 for supplying currents to the drains of the transistors M3B and M4B, respectively.
B and I2B, and one end of each of the transistors M3B and M4
A first and a second resistor R1B connected to the source of B and the other end of which is connected to the source of the input transistor M1A,
It consists of R2B.

【００７３】電流源Ｉ１Ｂ，Ｉ２ＢのトランジスタＭ３
Ｂ，Ｍ４Ｂのソースに接続された側と反対側の端は、高
電位側電源端Ｖｄｄに接続され、入力トランジスタＭ１
Ｂのソースおよび抵抗Ｒ１Ｂ，Ｒ２Ｂの他端は、低電位
側電源端Ｖｓｓに接続されている。Transistor M3 of current sources I1B and I2B
The ends of B and M4B on the opposite side to the side connected to the sources are connected to the high potential side power supply end Vdd, and the input transistor M1
The source of B and the other ends of the resistors R1B and R2B are connected to the low-potential-side power supply terminal Vss.

【００７４】（第５の実施形態）図９は、本発明の第５
の実施形態に係る平衡型構成のトランスコンダクタであ
り、図８と同一部分に同一符号を付して説明する。この
種のトランスコンダクタは一般に広い入力電圧範囲を実
現するため、入力トランジスタＭ１Ａ，ＭＡ２がｎタイ
プトランジスタである場合、図８に示したように入力ト
ランジスタＭ１Ａ，Ｍ１Ｂの共通ソースは回路の最低電
位点である低電位側電源端Ｖｓｓに接続される。(Fifth Embodiment) FIG. 9 shows the fifth embodiment of the present invention.
8 is a balanced type transconductor according to the embodiment of the present invention, and the same parts as those in FIG. Since this kind of transconductor generally realizes a wide input voltage range, when the input transistors M1A and MA2 are n-type transistors, the common source of the input transistors M1A and M1B is the lowest potential point of the circuit as shown in FIG. Is connected to the low-potential-side power supply terminal Vss.

【００７５】これに対し、本実施形態では図９に示すよ
うに、入力トランジスタＭ１Ａ，Ｍ１Ｂの共通ソースを
電流源Ｉ３を介して低電位側電源端Ｖｓｓに接続してい
る。この場合、動作可能な入力電圧範囲は電流源Ｉ３を
動作させる分だけ犠牲になるが、平衡型構成の実現によ
り差動入力信号電圧の同相成分に対する回路のトランス
コンダクタンスを小さくできる。すなわち、本実施形態
によると、第４の実施形態に比較してトランスコンダク
タの同相信号除去比（ＣＭＲＲ）を高くとることが可能
となる。On the other hand, in the present embodiment, as shown in FIG. 9, the common source of the input transistors M1A and M1B is connected to the low potential side power supply terminal Vss via the current source I3. In this case, the operable input voltage range is sacrificed as much as the current source I3 is operated, but the realization of the balanced configuration can reduce the transconductance of the circuit with respect to the in-phase component of the differential input signal voltage. That is, according to the present embodiment, it is possible to increase the common-mode rejection ratio (CMRR) of the transconductor as compared with the fourth embodiment.

【００７６】（第６の実施形態）図１０（ａ）は、本発
明の第６の実施形態に係るトランスコンダクタとして、
複数対（この例では、３対）の差動信号入力端子ＩＮ１
₊ ，ＩＮ１_- 、ＩＮ２₊，ＩＮ２_- 、ＩＮ３₊ ，ＩＮ３
_- と一つの出力端子ＯＵＴを有する多差動入力シングル
エンド型トランスコンダクタ３を示している。(Sixth Embodiment) FIG. 10A shows a transconductor according to a sixth embodiment of the present invention.
Plural pairs (3 pairs in this example) of differential signal input terminals IN1
₊ , IN1 ₋ , IN2 ₊ , IN2 ₋ , IN3 ₊ , IN3
_- and shows a multi-differential input single ended transconductor 3 having one output terminal OUT.

【００７７】図１０（ａ）のトランスコンダクタ３を詳
しく示したのが図１０（ｂ）であり、差動信号入力端子
ＩＮ１₊ ，ＩＮ１_- 、ＩＮ２₊ ，ＩＮ２_- 、ＩＮ３₊ ，
ＩＮ３_- に各々のゲートが接続され、これらの差動入力
端子からの差動入力信号を電流に変換する、線形領域で
動作させる入力トランジスタＭ１Ａ−１，Ｍ１Ｂ−１、
Ｍ１Ａ−２，Ｍ１Ｂ−２、Ｍ１Ａ−３，Ｍ１Ｂ−３と、
入力トランジスタＭ１Ａ−１，Ｍ１Ａ−２，Ｍ１Ａ−３
の共通ドレイン（ノードＮＡ）に接続された出力トラン
ジスタＭ２Ａと、入力トランジスタＭ１Ｂ−１、Ｍ１Ｂ
−２、Ｍ１Ａ−３，Ｍ１Ｂ−３の共通ドレイン（ノード
ＮＢ）にドレインが接続された出力トランジスタＭ２Ｂ
と、制御回路１Ａ，１Ｂとからなる。FIG. 10 (b) shows in detail the transconductor 3 of FIG. 10 (a), and the differential signal input terminals IN1 ₊ , IN1 ₋ , IN2 ₊ , IN2 ₋ , IN3 ₊ ,
Input transistors M1A-1, M1B-1, which are connected to IN3 ₋ and operate in a linear region, which convert a differential input signal from these differential input terminals into a current,
M1A-2, M1B-2, M1A-3, M1B-3,
Input transistors M1A-1, M1A-2, M1A-3
Of the output transistors M2A and the input transistors M1B-1 and M1B connected to the common drain (node NA) of the
-2, M1A-3, M1B-3 common output (node NB) drain connected to the output transistor M2B
And control circuits 1A and 1B.

【００７８】制御回路１Ａ，１Ｂは、図８の実施形態と
同様に、ノードＮＡ，ＮＢに接続された電流入力端、お
よび出力トランジスタＭ２Ａ，Ｍ２Ｂのゲートに接続さ
れた電圧出力端をそれぞれ有し、電流入力端の入力電流
が所定の値を保つように出力トランジスタＭ２Ａ，Ｍ２
Ｂのゲート電圧をそれぞれ制御するものであり、図２に
示した第１の実施形態のトランスコンダクタにおける制
御回路１と同様に構成されている。The control circuits 1A and 1B have current input terminals connected to the nodes NA and NB and voltage output terminals connected to the gates of the output transistors M2A and M2B, respectively, as in the embodiment of FIG. , The output transistors M2A and M2 so that the input current at the current input terminal maintains a predetermined value.
The gate voltage of B is controlled respectively, and it is configured similarly to the control circuit 1 in the transconductor of the first embodiment shown in FIG.

【００７９】そして、一方の出力トランジスタＭ２Ａの
出力であるドレイン電流をカレントミラー回路２によっ
て折り返し、この電流と他方の出力トランジスタＭ２Ｂ
の出力であるドレイン電流と電流加算して出力端子ＯＵ
Ｔに取り出すことにより、３組の差動信号入力端子を有
するシングルエンド型構成のトランスコンダクタを実現
している。Then, the drain current which is the output of the one output transistor M2A is folded back by the current mirror circuit 2, and this current and the other output transistor M2B
Output terminal OU
By taking out to T, a single-ended type transconductor having three sets of differential signal input terminals is realized.

【００８０】（第７の実施形態）図１１は、本発明の第
７の実施形態として、図１０に示した６入力シングルエ
ンド型トランスコンダクタを二組用いて構成した平衡型
構成のトランスコンダクタ４を示している。すなわち、
多差動入力シングルエンド型トランスコンダクタとし
て、図１０に示したと同様の構成の６入力シングルエン
ド型トランスコンダクタ３Ａ，３Ｂが図に示すように接
続されて平衡型構成のトランスコンダクタ４を構成して
おり、一対の差動入力端子ＩＮ１０₊ ，ＩＮ１０_- に入
力された差動入力信号電圧が電流に変換され、一対の差
動出力端子ＯＵＴ１０₊ ，ＯＵＴ１０ _- から差動出力信
号電流が取り出される。Ｖｃｏｍは基準電圧源である。(Seventh Embodiment) FIG. 11 shows the seventh embodiment of the present invention.
In the seventh embodiment, the 6-input single audio signal shown in FIG. 10 is used.
Balanced type composed of two pairs of grounded transconductors
The transconductor 4 of the configuration is shown. That is,
Multiple differential input single-ended type transconductor
6-input single-ended circuit having the same configuration as that shown in FIG.
Do type transconductors 3A and 3B are connected as shown in the figure.
Continuing to form a balanced transconductor 4
And a pair of differential input terminals IN10₊, IN10_-Enter
Applied differential input signal voltage is converted to current,
Output terminal OUT10₊, OUT10 _-Differential output signal from
No. current is taken out. Vcom is a reference voltage source.

【００８１】本実施形態による平衡型構成のトランスコ
ンダクタは、高い同相信号除去比を得ることができると
いう特徴を有する。この同相信号除去比を高くできる原
理については、本発明と同一出願人による特許先願であ
る特願平１０−１１９６２６号の図１２〜図１８に示し
た６入力シングルエンド型差動増幅器の実施形態におい
て詳しく説明されているので、必要があれば参照された
い。The balanced-type transconductor according to the present embodiment is characterized in that a high common-mode signal rejection ratio can be obtained. Regarding the principle of increasing the common-mode signal rejection ratio, the 6-input single-ended differential amplifier shown in FIG. 12 to FIG. 18 of Japanese Patent Application No. 10-119626, which is a patent application filed by the same applicant as the present invention, is used. It is described in detail in the embodiments, so refer to it if necessary.

【００８２】しかしながら、上記特許出願では出力トラ
ンジスタのゲートに一定のバイアス電圧が印加されてい
るのに対し、本実施形態のトランスコンダクタでは、本
発明に基づいて図１０に示したようにノードＮＡ，ＮＢ
に電流入力端が接続された制御回路１Ａ，１Ｂの電圧出
力端を出力トランジスタＭ２Ａ，Ｍ２Ｂのゲートに接続
して、制御回路１Ａ，１Ｂの電流入力端の入力電流が所
定の値を保つように出力トランジスタＭ２Ａ，Ｍ２Ｂの
ゲート電圧をそれぞれ制御するようにしている点で、上
記特許出願と異なっている。However, in the above patent application, while a constant bias voltage is applied to the gate of the output transistor, in the transconductor of this embodiment, as shown in FIG. NB
The voltage output terminals of the control circuits 1A and 1B, to which the current input terminals are connected, are connected to the gates of the output transistors M2A and M2B so that the input currents of the current input terminals of the control circuits 1A and 1B maintain a predetermined value. This is different from the above patent application in that the gate voltages of the output transistors M2A and M2B are controlled respectively.

【００８３】（第８の実施形態）図１２は、本発明の第
９の実施形態として、図１１に示した平衡型構成のトラ
ンスコンダクタを用いて構成したフィルタ回路を示して
いる。すなわち、図１１に示した構成のトランスコンダ
クタ４Ａ，４Ｂ，４Ｃ，４ＤとキャパシタＣ２によりイ
ンダクタ５が構成され、このインダクタ５の入力側に配
置された入力終端抵抗ＲＩ１，ＲＩ２およびキャパシタ
Ｃ１と、インダクタ５の出力側に配置された出力終端抵
抗Ｒ０およびキャパシタＣ０により、フィルタ回路が構
成されている。(Eighth Embodiment) FIG. 12 shows, as a ninth embodiment of the present invention, a filter circuit constructed by using the transconductor of the balanced type construction shown in FIG. That is, the inductor 5 is composed of the transconductors 4A, 4B, 4C and 4D and the capacitor C2 having the configuration shown in FIG. 11, and the input termination resistors RI1 and RI2 and the capacitor C1 arranged on the input side of the inductor 5 and the inductor C The output terminating resistor R0 and the capacitor C0 arranged on the output side of 5 constitute a filter circuit.

【００８４】このように本発明によるトランスコンダク
タをフィルタ回路に適用すると、先に述べた本発明によ
るトランスコンダクタの特徴から、製造ばらつきの影響
を受けにくく、素子数の少な簡単な構成でフィルタ回路
を実現することができる。As described above, when the transconductor according to the present invention is applied to the filter circuit, due to the features of the transconductor according to the present invention described above, the transconductor according to the present invention is not easily affected by manufacturing variations, and the filter circuit can be formed with a simple configuration with a small number of elements. Can be realized.

【００８５】なお、上記した各実施形態では全て電界効
果トランジスタでトランスコンダクタを構成したが、第
２のトランジスタＭ２，Ｍ２Ａ，Ｍ２Ｂ、第３のトラン
ジスタＭ３，Ｍ３Ａ，Ｍ３Ｂ，Ｍ１３、第４のトランジ
スタＭ４，Ｍ４Ａ，Ｍ４Ｂ，Ｍ１４、第７のトランジス
タＭＢ２、第９のトランジスタＭＢ４等については、バ
イポーラトランジスタを用いることもできる。バイポー
ラトランジスタを用いる場合、電界効果トランジスタの
ゲート、ドレインおよびソースをそれぞれベース、コレ
クタおよびエミッタに置き換えて考えればよい。In each of the above-described embodiments, the field effect transistors constitute the transconductor, but the second transistors M2, M2A, M2B, the third transistors M3, M3A, M3B, M13, and the fourth transistor M4 are used. , M4A, M4B, M14, the seventh transistor MB2, the ninth transistor MB4, etc., may be bipolar transistors. When a bipolar transistor is used, the gate, drain and source of the field effect transistor may be replaced with the base, collector and emitter, respectively.

【００８６】[0086]

【発明の効果】以上説明したように、本発明によれば電
界効果トランジスタを線形領域で用いるトランスコンダ
クタにおいて、制御回路を構成する帰還用の増幅回路を
電圧入力ではなく電流入力とすることにより、この増幅
回路の入力はトランジスタのゲートではなく、ソースで
受けることができる。これにより異なる導電型のトラン
ジスタのゲート・ソース間電圧、またはベース・エミッ
タ間電圧が設計パラメータとして入らないようにできる
ので、トランジスタの閾値のばらつきなどの製造ばらつ
きの影響を受けにくいトランスコンダクタを実現でき
る。また、素子数の少ない簡単な回路で実現することが
でき、集積化した場合、必要なチップ面積を小さくし
て、コストを下げることができる。As described above, according to the present invention, in the transconductor using the field effect transistor in the linear region, the feedback amplifying circuit forming the control circuit is input with current instead of voltage. The input of this amplifier circuit can be received by the source, not the gate of the transistor. This prevents the gate-source voltage or the base-emitter voltage of transistors of different conductivity types from entering as a design parameter, so a transconductor that is less susceptible to manufacturing variations such as variations in transistor thresholds can be realized. . Further, it can be realized by a simple circuit having a small number of elements, and when integrated, the required chip area can be reduced and the cost can be reduced.

【００８７】さらに、本発明のトランスコンダクタを用
いてフィルタ回路を構成すれば、製造ばらつきの影響を
受けにくく、少ない素子数でフィルタ回路を実現でき
る。Further, if the filter circuit is formed by using the transconductor of the present invention, the filter circuit can be realized with a small number of elements without being easily influenced by manufacturing variations.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るトランスコンダクタの基本構成を
示す図FIG. 1 is a diagram showing a basic configuration of a transconductor according to the present invention.

【図２】本発明の第１の実施形態に係るトランスコンダ
クタの回路構成図FIG. 2 is a circuit configuration diagram of a transconductor according to the first embodiment of the present invention.

【図３】本発明の第２の実施形態に係るトランスコンダ
クタの回路構成図FIG. 3 is a circuit configuration diagram of a transconductor according to a second embodiment of the present invention.

【図４】本発明の第３の実施形態に係るトランスコンダ
クタの回路構成図FIG. 4 is a circuit configuration diagram of a transconductor according to a third embodiment of the present invention.

【図５】図４中の制御回路をより具体的に示すトランス
コンダクタの回路構成図FIG. 5 is a circuit configuration diagram of a transconductor showing the control circuit in FIG. 4 more specifically.

【図６】図５（ａ）の制御回路に供給するバイアス電圧
を発生するバイアス回路の第１の例を示す回路構成図FIG. 6 is a circuit configuration diagram showing a first example of a bias circuit that generates a bias voltage supplied to the control circuit of FIG.

【図７】図５（ａ）の制御回路に供給するバイアス電圧
を発生するバイアス回路の第２の例を示す回路構成図FIG. 7 is a circuit configuration diagram showing a second example of a bias circuit that generates a bias voltage to be supplied to the control circuit of FIG.

【図８】図２のトランスコンダクタを用いて構成した本
発明の第４の実施形態に係る平衡型構成のトランスコン
ダクタの回路構成図FIG. 8 is a circuit configuration diagram of a transconductor having a balanced configuration according to a fourth embodiment of the present invention, which is configured using the transconductor of FIG.

【図９】図２のトランスコンダクタを用いて構成した本
発明の第５の実施形態に係る平衡型構成のトランスコン
ダクタの回路構成図FIG. 9 is a circuit configuration diagram of a transconductor having a balanced configuration according to a fifth embodiment of the present invention, which is configured using the transconductor of FIG.

【図１０】図２のトランスコンダクタを用いて構成した
本発明の第６の実施形態に係る多差動入力シングルエン
ド出力トランスコンダクタの回路構成図およびそのシン
ボルを表す図10 is a circuit configuration diagram of a multi-differential input single-ended output transconductor according to the sixth embodiment of the present invention configured by using the transconductor of FIG. 2 and a diagram showing a symbol thereof.

【図１１】図１０のトランスコンダクタを用いて構成し
た本発明の第７の実施形態に係るコモンモードフィード
バック付き平衡型構成のトランスコンダクタの構成図FIG. 11 is a configuration diagram of a balanced-type transconductor with common mode feedback according to a seventh embodiment of the present invention, which is configured by using the transconductor of FIG.

【図１２】図１１のトランスコンダクタをインダクタと
して含む本発明の第８の実施形態に係るフィルタ回路の
構成図FIG. 12 is a configuration diagram of a filter circuit according to an eighth embodiment of the present invention including the transconductor of FIG. 11 as an inductor.

【図１３】従来の線形領域で動作するトランジスタを用
いたトランスコンダクタの回路構成図FIG. 13 is a circuit configuration diagram of a conventional transconductor using a transistor that operates in a linear region.

【図１４】従来の出力抵抗を大きくしたトランスコンダ
クタの一例の回路構成図FIG. 14 is a circuit configuration diagram of an example of a conventional transconductor with a large output resistance.

【図１５】従来の出力抵抗を大きくしたトランスコンダ
クタの他の例の回路構成図FIG. 15 is a circuit configuration diagram of another example of a conventional transconductor having a large output resistance.

【符号の説明】[Explanation of symbols]

１，１Ａ，１Ｂ…制御回路 ２…カレントミラー回路 ３，３Ａ，３Ｂ…多差動入力シングルエンド型トランス
コンダクタ ４，４Ａ，４Ｃ，４Ｄ…平衡型構成のトランスコンダク
タ ５…インダクタ １１，１２…増幅回路 Ｍ１，Ｍ１Ａ，Ｍ１Ｂ，Ｍ−１〜Ｍ−ｎ…第１のトラン
ジスタ Ｍ２，Ｍ２Ａ，Ｍ２Ｂ…第２のトランジスタ Ｍ３，Ｍ３Ａ，Ｍ３Ｂ，Ｍ１３…第３のトランジスタ Ｍ４，Ｍ４Ａ，Ｍ４Ｂ，Ｍ１４…第４のトランジスタ Ｍ５，Ｍ５Ａ，Ｍ５Ｂ…第５のトランジスタ Ｍ６，Ｍ６Ａ，Ｍ６Ｂ…第６のトランジスタ ＭＢ２…第７のトランジスタ ＭＢ１…第８のトランジスタ ＭＢ４…第９のトランジスタ ＭＢ３…第１０のトランジスタ ＭＢ６…第１１のトランジスタ ＭＢ５…第１２のトランジスタ Ｉ１，Ｉ１Ａ，Ｉ１Ｂ…第１の電流源 Ｉ２，Ｉ２Ａ，Ｉ２Ｂ…第２の電流源 Ｒ１，Ｒ１Ａ，Ｒ１Ｂ…第１の抵抗 Ｒ２，Ｒ２Ａ，Ｒ２Ｂ…第２の抵抗 ＲＩ１，ＲＩ２…フィルタ回路の入力終端抵抗 ＲＯ…フィルタ回路の出力終端抵抗 Ｃ１，Ｃ２，Ｃ３…キャパシタ Ｖｂ，Ｖｂ２…バイアス電圧 Ｖｃｏｍ…基準電圧源 Ｖｄｄ…高電位側電源端 Ｖｓｓ…低電位側電源端 ＩＮ，ＩＮ−１〜ＩＮｎ…信号入力端子 ＯＵＴ…信号出力端子 ＩＮ₊ ，ＩＮ_- ，ＩＮ１₊ ，ＩＮ１_- ，ＩＮ２₊ ，ＩＮ
２_- ，ＩＮ３₊ ，ＩＮ３_- ，ＩＮ１０₊ ，ＩＮ１０_{- …}
差動信号入力端子 ＯＵＴ₊ ，ＯＵＴ_- …差動信号出力端子1, 1A, 1B ... Control circuit 2 ... Current mirror circuit 3, 3A, 3B ... Multi-differential input single-ended type transconductors 4, 4A, 4C, 4D ... Balanced type transconductor 5 ... Inductors 11, 12 ... Amplification Circuits M1, M1A, M1B, M-1 to Mn ... First transistors M2, M2A, M2B ... Second transistors M3, M3A, M3B, M13 ... Third transistors M4, M4A, M4B, M14 ... Fourth transistor M5, M5A, M5B ... Fifth transistor M6, M6A, M6B ... Sixth transistor MB2 ... Seventh transistor MB1 ... Eighth transistor MB4 ... Ninth transistor MB3 ... Tenth transistor MB6 ... 11 transistor MB5 ... 12th transistor I1, I1A, I1B ... 1st current source I2 2A, I2B ... Second current sources R1, R1A, R1B ... First resistances R2, R2A, R2B ... Second resistances RI1, RI2 ... Input termination resistance RO of filter circuit ... Output termination resistances C1, C2 of filter circuit , C3 ... capacitor Vb, Vb2 ... bias voltage Vcom ... reference voltage source Vdd ... high-potential side power source terminal Vss ... low-potential-side power supply terminal IN, IN-1~INn ... signal input terminal OUT ... signal output terminal IN _+, IN _{- , IN1 +, IN1 -, IN2} +, IN
_{2 -, IN3 +, IN3 -} , IN10 +, IN10 - ...
The differential signal input terminal OUT _+, OUT _- ... differential signal output terminal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−103236（ＪＰ，Ａ) 特開 昭63−309014（ＪＰ，Ａ) 特開 平４−371013（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 11/12 H03F 1/00 - 3/72 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) Reference JP-A-11-103236 (JP, A) JP-A-63-309014 (JP, A) JP-A-4-371013 (JP, A) (58) Field (Int.Cl. ⁷ , DB name) H03H 11/12 H03F 1/00-3/72

Claims (11)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ゲートが信号入力端子に接続された電界効
果型の第１のトランジスタと、 ソースまたはエミッタが前記第１のトランジスタのドレ
インに接続され、ドレインまたはコレクタが信号出力端
子に接続された第２のトランジスタと、 前記第１のトランジスタのドレインと前記第２のトラン
ジスタのソースまたはエミッタとの接続点に接続された
電流入力端、および該第２のトランジスタのゲートまた
はベースに接続された電圧出力端を有し、該電流入力端
の入力電流が所定の値となるように前記第２のトランジ
スタのゲート電圧またはベース電圧を制御する制御回路
とを具備することを特徴とするトランスコンダクタ。1. A field effect type first transistor having a gate connected to a signal input terminal, a source or an emitter connected to a drain of the first transistor, and a drain or a collector connected to a signal output terminal. A second transistor, a current input terminal connected to a connection point between a drain of the first transistor and a source or an emitter of the second transistor, and a voltage connected to a gate or a base of the second transistor A transconductor comprising an output terminal, and a control circuit for controlling a gate voltage or a base voltage of the second transistor so that an input current of the current input terminal has a predetermined value. 【請求項２】前記制御回路は、 前記第２のトランジスタと同一導電型の第３のトランジ
スタを入力部に有し、該第３のトランジスタのソースま
たはエミッタを前記電流入力端とすることを特徴とする
請求項１記載のトランスコンダクタ。2. The control circuit has a third transistor of the same conductivity type as the second transistor in an input section, and the source or emitter of the third transistor is the current input terminal. The transconductor according to claim 1. 【請求項３】前記制御回路は、 ゲートまたはベースとドレインまたはコレクタが結合さ
れ、ソースまたはエミッタを前記電流入力端とする、前
記第２のトランジスタと同一導電型の第３のトランジス
タと、 前記第３のトランジスタとゲートまたはベースが互いに
結合され、ドレインまたはコレクタを前記電圧出力端と
する第４のトランジスタと、 前記第３、第４のトランジスタのドレインまたはコレク
タにそれぞれ電流を供給する第１、第２の電流源と、 各々の一端が前記第３、第４のトランジスタのソースま
たはエミッタに接続され、各々の他端が前記第１のトラ
ンジスタのソースに接続された第１、第２の抵抗とを有
することを特徴とする請求項１記載のトランスコンダク
タ。3. The control circuit includes a third transistor having the same conductivity type as the second transistor, the gate or the base being coupled to the drain or the collector, the source or the emitter being the current input terminal, and the third transistor. A third transistor having a gate or a base coupled to each other, a drain or a collector serving as the voltage output terminal, and a drain and a collector for supplying the current to the third and fourth transistors, respectively. Two current sources, first and second resistors each having one end connected to the source or emitter of the third and fourth transistors and each other end connected to the source of the first transistor, The transconductor according to claim 1, further comprising: 【請求項４】前記制御回路は、ゲートまたはベースとド
レインまたはコレクタが結合され、ソースまたはエミッ
タを前記電流入力端とする、前記第２のトランジスタと
同一導電型の第３のトランジスタと、 前記第３のトランジスタとゲートまたはベースが互いに
結合され、ドレインまたはコレクタを前記電圧出力端と
する第４のトランジスタと、 前記第３、第４のトランジスタのドレインまたはコレク
タにそれぞれ電流を供給する第１、第２の電流源と、 各々のドレインが前記第３、第４のトランジスタのソー
スまたはエミッタに接続され、各々のソースが前記第１
のトランジスタのソースに共通に接続され、各々のゲー
トが前記第３のトランジスタのドレインまたはコレクタ
に共通に接続された電界効果型の第５、第６のトランジ
スタとを有することを特徴とする請求項１記載のトラン
スコンダクタ。4. A third transistor of the same conductivity type as the second transistor, wherein the gate or base is coupled to the drain or collector and the source or the emitter is the current input terminal, and the control circuit comprises: A third transistor having a gate or a base coupled to each other, a drain or a collector serving as the voltage output terminal, and a drain and a collector for supplying the current to the third and fourth transistors, respectively. Two current sources, each drain connected to the source or emitter of the third and fourth transistors, and each source connected to the first
The field-effect type fifth and sixth transistors which are commonly connected to the sources of the respective transistors and each of which has the gate commonly connected to the drain or the collector of the third transistor. 1. The transconductor according to 1. 【請求項５】前記制御回路は、 ゲートまたはベースに所定のバイアス電圧が印加され、
ソースまたはエミッタを前記電流入力端とする第３のト
ランジスタと、 ゲートまたはベースに前記バイアス電圧が印加され、ド
レインまたはコレクタを前記電圧出力端とする第４のト
ランジスタと、 前記第３のトランジスタのドレイン電流またはコレクタ
電流を入力電流とし、出力電流を前記第４のトランジス
タのドレインまたはコレクタに供給するカレントミラー
回路と、 前記第３、第４のトランジスタのソースまたはエミッタ
に電流をそれぞれ供給する第１、第２の電流源とを有す
ることを特徴とする請求項１記載のトランスコンダク
タ。5. The control circuit applies a predetermined bias voltage to a gate or a base,
A third transistor having a source or an emitter as the current input terminal, a fourth transistor having the gate or the base applied with the bias voltage and a drain or a collector serving as the voltage output terminal, and a drain of the third transistor A current mirror circuit that supplies a current or a collector current as an input current and supplies an output current to the drain or collector of the fourth transistor; and a first mirror that supplies current to the sources or emitters of the third and fourth transistors, respectively. The transconductor according to claim 1, further comprising a second current source. 【請求項６】前記制御回路は、 ゲートまたはベースに第１のバイアス電圧が印加され、
ソースまたはエミッタを前記電流入力端とする第３のト
ランジスタと、 ゲートまたはベースに前記第１のバイアス電圧が印加さ
れ、ドレインまたはコレクタを前記電圧出力端とする第
４のトランジスタと、 前記第３のトランジスタのドレイン電流またはコレクタ
電流を入力電流とし、出力電流を前記第４のトランジス
タのドレインまたはコレクタに供給するカレントミラー
回路と、 各々のゲートに第２のバイアス電圧が印加され、各々の
ドレインが前記第３、第４のトランジスタのソースまた
はエミッタに接続され、各々のソースが前記第１のトラ
ンジスタのソースに共通に接続された第５、第６のトラ
ンジスタとを有することを特徴とする請求項１記載のト
ランスコンダクタ。6. The control circuit is configured such that a first bias voltage is applied to a gate or a base,
A third transistor having a source or an emitter as the current input terminal; a fourth transistor having the gate or the base to which the first bias voltage is applied and a drain or a collector serving as the voltage output terminal; A current mirror circuit that uses a drain current or a collector current of a transistor as an input current and supplies an output current to the drain or collector of the fourth transistor, and a second bias voltage is applied to each gate, and each drain is The fifth and sixth transistors connected to the sources or emitters of the third and fourth transistors, each source being commonly connected to the source of the first transistor. The listed transconductor. 【請求項７】前記第１のバイアス電圧および第２のバイ
アス電圧を発生するバイアス回路を有し、 前記バイアス回路は、 バイアス電流をドレインまたはコレクタに入力する第７
のトランジスタと、 ゲートが前記第７のトランジスタのドレインまたはコレ
クタに接続され、ドレインが該第７のトランジスタのソ
ースまたはエミッタに接続された第８のトランジスタ
と、 前記トランスコンダクタのトランスコンダクタンスを決
定するトランスコンダクタンス制御電圧と前記第８のト
ランジスタのドレイン電圧との差を増幅し、出力端子が
前記第７のトランジスタのゲートまたはベースに接続さ
れた増幅回路とを有し、 前記第７のトランジスタのゲートまたはベース電圧を前
記第１のバイアス電圧として発生し、前記第８のトラン
ジスタのゲート電圧を前記第２のバイアス電圧として発
生することを特徴とする請求項６記載のトランスコンダ
クタ。7. A bias circuit for generating the first bias voltage and the second bias voltage, wherein the bias circuit inputs a bias current to a drain or a collector.
And an eighth transistor whose gate is connected to the drain or collector of the seventh transistor and whose drain is connected to the source or emitter of the seventh transistor, and a transformer which determines the transconductance of the transconductor. An amplifier circuit for amplifying a difference between a conductance control voltage and a drain voltage of the eighth transistor, the output terminal of which is connected to the gate or the base of the seventh transistor; 7. The transconductor according to claim 6, wherein a base voltage is generated as the first bias voltage, and a gate voltage of the eighth transistor is generated as the second bias voltage. 【請求項８】前記第１のバイアス電圧および第２のバイ
アス電圧を発生するバイアス回路を有し、 前記バイアス回路は、 バイアス電流をドレインまたはコレクタに入力する第７
のトランジスタと、 ゲートが前記第７のトランジスタのドレインまたはコレ
クタに接続され、ドレインが該第７のトランジスタのソ
ースまたはエミッタに接続された第８のトランジスタ
と、 ゲートまたはベースが前記第７のトランジスタのゲート
またはソースに接続された第９のトランジスタ、および
ドレインが該第９のトランジスタのソースまたはエミッ
タに接続され、ゲートが前記第８のトランジスタのゲー
トに接続された第１０のトランジスタを含み、前記トラ
ンスコンダクタのトランスコンダクタンスを決定するト
ランスコンダクタンス制御電圧と前記第１０のトランジ
スタのドレイン電圧との差を増幅し、出力端子が前記第
７のトランジスタのゲートまたはベースに接続された増
幅回路とを有し、 前記第７のトランジスタのゲートまたはベース電圧を前
記第１のバイアス電圧として発生し、前記第８のトラン
ジスタのゲート電圧を前記第２のバイアス電圧として発
生することを特徴とする請求項６記載のトランスコンダ
クタ。8. A bias circuit for generating the first bias voltage and the second bias voltage, wherein the bias circuit inputs a bias current to a drain or a collector.
An eighth transistor whose gate is connected to the drain or collector of the seventh transistor and whose drain is connected to the source or emitter of the seventh transistor; and a gate or base of the seventh transistor. A ninth transistor connected to the gate or the source, and a tenth transistor having a drain connected to the source or the emitter of the ninth transistor and a gate connected to the gate of the eighth transistor; An amplifier circuit that amplifies a difference between a transconductance control voltage that determines a transconductance of a conductor and a drain voltage of the tenth transistor, and has an output terminal connected to a gate or a base of the seventh transistor, The gate of the seventh transistor Or the base voltage generated as the first bias voltage, the eighth transconductor of claim 6, wherein the gate voltage of the transistor, characterized in that generated as said second bias voltage. 【請求項９】前記制御回路は、 ゲートまたはベースに所定のバイアス電圧が印加され、
ソースまたはエミッタを前記電流入力端とする第３のト
ランジスタと、 ゲートまたはベースに前記バイアス電圧が印加され、ド
レインまたはコレクタを前記電圧出力端とする第４のト
ランジスタと、 前記第３のトランジスタのドレイン電流またはコレクタ
電流を入力電流とし、出力電流を前記第４のトランジス
タのドレインまたはコレクタに供給するカレントミラー
回路と、 各々のゲートに前記バイアス電圧が印加され、各々のド
レインが前記第３、第４のトランジスタのソースまたは
エミッタに接続され、各々のソースが前記第１のトラン
ジスタのソースに共通に接続された第５、第６のトラン
ジスタとを有することを特徴とする請求項１記載のトラ
ンスコンダクタ。9. The control circuit applies a predetermined bias voltage to a gate or a base,
A third transistor having a source or an emitter as the current input terminal, a fourth transistor having the gate or the base applied with the bias voltage and a drain or a collector serving as the voltage output terminal, and a drain of the third transistor A current mirror circuit that supplies a current or a collector current as an input current and an output current to the drain or collector of the fourth transistor; and the bias voltage is applied to each gate, and each drain has the third and fourth drains. 2. The transconductor according to claim 1, further comprising a fifth transistor and a sixth transistor connected to a source or an emitter of the transistor, each source being commonly connected to the source of the first transistor. 【請求項１０】請求項１乃至９のいずれか１項記載のト
ランスコンダクタを用いて構成したフィルタ回路。10. A filter circuit including the transconductor according to claim 1. Description: 【請求項１１】請求項１乃至９のいずれか１項記載のト
ランスコンダクタを用いて構成したインダクタを含むフ
ィルタ回路。11. A filter circuit including an inductor configured by using the transconductor according to claim 1. Description: